半導体リレー
【課題】出力用ＭＯＳＦＥＴにおけるゲート酸化膜の絶縁劣化を防止する。
【解決手段】出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲート・ソース間に、２つの抵抗Ｒ１、Ｒ２と、抵抗Ｒ２に並列に接続されたダイオードＤ１から構成されるクランプ回路を接続する。フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧に略等しくなり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、フォトダイオードアレイ１３の出力電圧がそのまま印加される。一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ２における電圧降下がダイオードの順方向電圧で固定されるので、２０Ｖの電圧が印加される。
【解決手段】出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲート・ソース間に、２つの抵抗Ｒ１、Ｒ２と、抵抗Ｒ２に並列に接続されたダイオードＤ１から構成されるクランプ回路を接続する。フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧に略等しくなり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、フォトダイオードアレイ１３の出力電圧がそのまま印加される。一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ２における電圧降下がダイオードの順方向電圧で固定されるので、２０Ｖの電圧が印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を光電変換して得られる起電力に基づいて、負荷電流を開閉する半導体リレーに関する。
【背景技術】
【０００２】
入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン、オフする半導体リレーが知られている（例えば、特許文献１参照）。
【０００３】
図７は、従来の半導体リレーの構成を示す図である。図７における半導体リレー７は、入力端子７１ａ、７１ｂからの入力信号に応答して光信号を生成するＬＥＤ等の発光素子７２と、光信号を受光して起電力を発生するフォトダイオードアレイ７３と、発生した起電力を充放電する充放電回路７４と、充放電回路７４からの電圧に対応して導通・遮断する２つの出力用ＭＯＳＦＥＴ７６ａ、７６ｂから構成されている。
【０００４】
出力用ＭＯＳＦＥＴ７６ａ、７６ｂに炭化珪素（ＳｉＣ）を材料としたＳｉＣ−ＭＯＳＦＥＴが用いられる場合、このＳｉＣ−ＭＯＳＦＥＴはドレイン・ソース間を導通させるためのしきい値電圧が３Ｖ以上と高くなる。
【０００５】
一方、フォトダイオードアレイ７３の起電力には、略−１２０ｍＶ／℃の温度勾配がある。例えば、半導体リレー７の動作温度範囲を−４０〜８５℃、出力用ＭＯＳＦＥＴ７６ａ、７６ｂのゲート最大定格電圧を２０Ｖとすると、ゲート印加電圧が動作温度範囲内で最大定格電圧以下となるには、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定する必要がある。すると、次の式（１）に示すように、室温（２０℃）におけるゲート印加電圧が下がってしまう。
【０００６】
２０Ｖ−｛１２０ｍＶ・（２５＋４０）｝＝１２．２Ｖ・・・（１）
【０００７】
しかしながら、ゲート印加電圧が１２．２Ｖでは、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することができない場合がある。
【０００８】
これらの問題点を回避するには、発光素子７２の発光光量を増加させるか、又は、フォトダイオードアレイ７３のセル数を増やすことによって起電力を上げることが望ましいが、ＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜は５００Åと薄いので、ゲート酸化膜の絶縁劣化あるいは破壊を防止する必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８-２０４５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、前記実情に鑑みてなされたもので、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート酸化膜の絶縁劣化を防止することのできる半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を接続し、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の一方あるいは双方に、並列に接続された電圧クランプ手段とを具備したことを特徴とするものである。
【００１２】
この構成により、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート印加電圧を、導通に必要十分なレベルに維持することができるので、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１３】
また、本発明は、上記の半導体リレーにおいて、前記クランプ手段は、前記２つの抵抗の一方に、並列に接続されたダイオードと、から構成されることを特徴とする。すなわち、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の一方に、並列に接続されたダイオードと、から構成されることを特徴とするものを含む。
【００１４】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ダイオードが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１５】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してドレインが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにソースが接続されたＮチャネルＦＥＴと、から構成されることを特徴とするものを含む。
【００１６】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＮチャネルＦＥＴが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１７】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにソースが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴと、から構成されることを特徴とするものを含む。
【００１８】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＰチャネルＦＥＴが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１９】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してコレクタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにエミッタが接続されたＮＰＮバイポーラトランジスタと、から構成されることを特徴とするものを含む。
【００２０】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＮＰＮバイポーラトランジスタが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００２１】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにエミッタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタと、から構成されることを特徴とするものを含む。
【００２２】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＰＮＰバイポーラトランジスタが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００２３】
更に、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に接続されたツェナーダイオードから構成されることを特徴とするものを含む。
【００２４】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ツェナーダイオードのツェナー電圧によって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を、導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【発明の効果】
【００２５】
本発明によれば、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート酸化膜の絶縁劣化を防止することのできる半導体リレーを提供できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体リレーの概略構成を示す図
【図２】本発明の実施の形態２に係る半導体リレーの概略構成を示す図
【図３】本発明の実施の形態３に係る半導体リレーの概略構成を示す図
【図４】本発明の実施の形態３に係る半導体リレーにおいて、変形例の概略構成を示す図
【図５】本発明の実施の形態４に係る半導体リレーの概略構成を示す図
【図６】本発明の実施の形態４に係る半導体リレーにおいて、変形例の概略構成を示す図
【図７】従来の半導体リレーの概略構成を示す図
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態に係る半導体リレーについて、図面を用いて説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー１は、第１の入力端子１１ａと第２の入力端子１１ｂを有するＬＥＤ等の発光素子１２と、発光素子１２と絶縁されたフォトダイオードセルを直列に接続してなり、発光素子１２の発光に応じて起電力を発生し電圧を出力するフォトダイオードアレイ１３と、フォトダイオードアレイ１３の出力電圧を充放電する充放電回路１４と、フォトダイオードアレイ１３の出力電圧を所定電圧に制限するクランプ回路１５と、所定電圧の出力電圧をゲートに印加することによってドレインとソースの間がオン、オフされる炭化珪素（ＳｉＣ）を材料とする２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂを有する構成である。
【００２９】
２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂは、それぞれのゲートがクランプ回路１５を介してフォトダイオードアレイ１３のアノード端子に接続され、それぞれのソースが互いに逆直列に接続された上でクランプ回路１５を介してフォトダイオードアレイ１３のカソード端子に接続される。また、出力用ＭＯＳＦＥＴ１６ａのドレインは第１の出力端子１７ａに接続され、出力用ＭＯＳＦＥＴ１６ｂのドレインが第２の出力端子１７ｂに接続されている。
【００３０】
クランプ回路１５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ１、Ｒ２と、抵抗Ｒ２に並列に接続されたダイオードＤ１から構成される。なお、抵抗Ｒ１、Ｒ２の抵抗値は、例えば、Ｒ１が１９．３ＭΩ、Ｒ２が０．７ＭΩである。
【００３１】
次に、このように構成された本発明の実施の形態１に係る半導体リレーの動作について説明する。
【００３２】
発光素子１２は、第１及び第２の入力端子１１ａ、１１ｂから入力信号が入力されることによって発光し、光信号を生成する。フォトダイオードアレイ１３は、発光素子１２の光信号を受光してその両端で起電力を発生し、電圧を出力する。
【００３３】
充放電回路１４は、フォトダイオードアレイ１３の出力電圧を充放電し、クランプ回路１５を介して出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加する。そして、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加されるフォトダイオードアレイ１３の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子１７ａ、１６ｂの間が導通して、リレーが閉じられる。
【００３４】
一方、第１及び第２の入力端子１１ａ、１１ｂにおいて入力信号がオフになると、充放電回路１４からの出力電圧がなくなり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのドレイン・ソース間がオフとなって、第１及び第２の出力端子１７ａ、１６ｂの間が遮断し、リレーが開放される。
【００３５】
次に、クランプ回路１５の動作について説明する。
【００３６】
クランプ回路１５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧Ｖｆ（約０．７Ｖ）に略等しくなるので、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、フォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００３７】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧Ｖｆで固定される。そのため、例えば発光素子１２の発光量が増えることによってフォトダイオードアレイ１３の起電力が増し、出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００３８】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化がゲート印加電圧の２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００３９】
なお、実際には、ダイオードＤ１の順方向電圧Ｖfにも−１〜２ｍＶ／℃の温度勾配があるが、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は、次の式（２）で計算されるように小さい値である。
【００４０】
−１〜２×（１９．３＋０．７）／０．７≒−３０ｍＶ／℃・・・（２）
【００４１】
この値は、クランプ回路１５がない場合の―１２０ｍＶ／℃に比較して大幅に改善されており、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００４２】
以上説明したように、このような本発明の実施の形態１に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴの各ゲート・ソース間に、直列に接続された２つの抵抗と、抵抗の一方に並列に接続されたダイオードから構成されるクランプ回路を接続する。
【００４３】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖ以上になった場合でも、抵抗の一方における電圧降下がダイオードの順方向電圧Ｖｆで固定されるので、２つの出力用ＭＯＳＦＥＴには２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止することができる。
【００４４】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー２は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路２５を有する構成である。なお、図１と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
【００４５】
クランプ回路２５は、ツェナー電圧が例えば２０ＶであるツェナーダイオードＺＤ１から構成される。
【００４６】
次に、このように構成された本発明の実施の形態２に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路２５の動作のみを説明する。
【００４７】
クランプ回路２５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ツェナーダイオードＺＤ１にツェナー電流が流れることはないので、フォトダイオードアレイ１３の出力電圧がそのまま出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加される。
【００４８】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、ツェナーダイオードＺＤ１にツェナー電流が流れ、ツェナー電圧で制限された２０Ｖの電圧が出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加される。
【００４９】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化がゲート印加電圧の２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００５０】
なお、実際には、ツェナーダイオードＺＤ１のツェナー電圧にも温度勾配があるが、この値は略−３０ｍＶ／℃であって、クランプ回路２５がない場合の、―１２０ｍＶ／℃に比較して大幅に改善されており、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００５１】
以上説明したように、このような本発明の実施の形態２に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、ツェナー電圧が例えば２０Ｖであるツェナーダイオードから構成されるクランプ回路を接続する。
【００５２】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、ツェナーダイオードのツェナー電圧２０Ｖで制限されるので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【００５３】
（実施の形態３）
図３は、本発明の実施の形態３に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー３は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路３５を有する構成である。なお、図１と同じ構成要素については同一符号を付して説明を簡略にし、若しくは省略する。
【００５４】
クランプ回路３５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間に直列に接続された抵抗Ｒ３、Ｒ４と、抵抗Ｒ３、Ｒ４の接続点にゲートが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートに抵抗Ｒ５を介してドレインが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースにソースが接続されたＮチャネルＦＥＴ（Ｑ１）から構成される。なお、抵抗Ｒ３〜Ｒ５の各抵抗値は、例えば、Ｒ３が１９ＭΩ、Ｒ４が１ＭΩ、Ｒ５が抵抗Ｒ３、Ｒ４の各抵抗値の和２０ＭΩより十分小さい値である。
【００５５】
次に、このように構成された本発明の実施の形態３に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路３５の動作のみを説明する。
【００５６】
クランプ回路３５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＮチャネルＦＥＴ（Ｑ１）のゲートに印加される抵抗Ｒ３、Ｒ４によって分圧された電圧は、ＮチャネルＦＥＴ（Ｑ１）をオンするための略１Ｖのしきい値を超えることはない。そのため、ＮチャネルＦＥＴ（Ｑ１）はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００５７】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ３、Ｒ４によって分圧された電圧は、しきい値の略１Ｖを超え、ＮチャネルＦＥＴ（Ｑ１）がオンしてドレイン・ソース間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００５８】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００５９】
なお、実際には、ＮチャネルＦＥＴ（Ｑ１）のしきい値電圧にも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００６０】
図４は、本発明の実施の形態３に係る半導体リレーにおいて、変形例の概略構成を示す図である。同図に示すように、変形例の半導体リレー４は、図３に示した本実施の形態に係る半導体リレー３におけるクランプ回路３５に替えて、クランプ回路４５を有する構成である。
【００６１】
クランプ回路４５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ６、Ｒ７と、抵抗Ｒ６、Ｒ７の接続点にゲートが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートにソースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースに抵抗Ｒ８を介してドレインが接続されたＰチャネルＦＥＴ（Ｑ２）から構成される。なお、抵抗Ｒ６〜Ｒ８の各抵抗値は、例えば、Ｒ６が１９ＭΩ、Ｒ７が１ＭΩ、Ｒ８が抵抗Ｒ６、Ｒ７の各抵抗値の和２０ＭΩより十分小さい値である。
【００６２】
このように構成された本発明の実施の形態３に係る半導体リレーの変形例において、クランプ回路４５の動作を説明する。
【００６３】
クランプ回路４５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＰチャネルＦＥＴ（Ｑ２）のゲートに印加される抵抗Ｒ６、Ｒ７によって分圧された電圧は、ＰチャネルＦＥＴ（Ｑ２）をオンするための略−１Ｖのしきい値を超えることはない。そのためＰチャネルＦＥＴ（Ｑ２）はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００６４】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ６、Ｒ７によって分圧された電圧は、しきい値の略−１Ｖを超え、ＰチャネルＦＥＴ（Ｑ２）がオンしてドレイン・ソース間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧は増えることはない。
【００６５】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００６６】
なお、実際には、ＰチャネルＦＥＴ（Ｑ２）のしきい値電圧にも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００６７】
以上説明したように、このような本発明の実施の形態３に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にゲートが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートに抵抗を介してドレインが接続され、出力用ＭＯＳＦＥＴの各ソースにソースが接続されたＮチャネルＦＥＴから構成されるクランプ回路を接続する。
【００６８】
また、クランプ回路は、２つの出力用ＭＯＳＦＥＴのゲートとソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にゲートが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートにソースが接続され、各ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴから構成されるものであってもよい。
【００６９】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、２つの抵抗によって分圧された電圧は、ＮチャネルＦＥＴ及びＰチャネルＦＥＴの各しきい値であるそれぞれ略１Ｖ及び略−１Ｖを超えてドレイン・ソース間が導通するので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【００７０】
（実施の形態４）
図５は、本発明の実施の形態５に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー４は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路５５を有する構成である。なお、図１と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
【００７１】
クランプ回路５５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ９、Ｒ１０と、抵抗Ｒ９、Ｒ１０の接続点にベースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートに抵抗Ｒ１１を介してコレクタが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースにエミッタが接続されたＮＰＮバイポーラトランジスタＱ３から構成される。なお、抵抗Ｒ９〜Ｒ１１の各抵抗値は、例えば、Ｒ９が３０ＭΩ、Ｒ１０が１ＭΩ、Ｒ１１が抵抗Ｒ９、Ｒ１０の各抵抗値の和３１ＭΩより十分小さい値である。
【００７２】
次に、このように構成された本発明の実施の形態４に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路５５の動作のみを説明する。
【００７３】
クランプ回路５５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＮＰＮバイポーラトランジスタＱ３のベースに印加される抵抗Ｒ９、Ｒ１０によって分圧された電圧は、ＮＰＮバイポーラトランジスタＱ３をオンするためのベース・エミッタ電圧Ｖｂｅの略０.７Ｖを超えることはない。そのため、ＮＰＮバイポーラトランジスタＱ３はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００７４】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ９、Ｒ１０によって分圧された電圧は、Ｖｂｅの略０.７Ｖを超え、ＮＰＮバイポーラトランジスタＱ３がオンしてコレクタ・エミッタ間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００７５】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００７６】
なお、実際には、ＮＰＮバイポーラトランジスタＱ３のベース・エミッタ電圧Ｖｂｅにも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００７７】
図６は、本発明の実施の形態４に係る半導体リレーにおいて、変形例の概略構成を示す図である。同図に示すように、本変形例の半導体リレー６は、図５に示した本実施の形態に係る半導体リレー５におけるクランプ回路５５に替えてクランプ回路６５を有する構成である。
【００７８】
クランプ回路６５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ１２、Ｒ１３と、抵抗Ｒ１２、Ｒ１３の接続点にベースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートにエミッタが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースに抵抗Ｒ１４を介してコレクタが接続されたＰＮＰバイポーラトランジスタＱ４から構成される。
【００７９】
このように構成された本発明の実施の形態４に係る半導体リレーの変形例において、クランプ回路６５の動作を説明する。
【００８０】
クランプ回路６５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＰＮＰバイポーラトランジスタＱ４のベースに印加される抵抗Ｒ１２、Ｒ１３によって分圧された電圧は、ＰＮＰバイポーラトランジスタＱ４をオンするためのベース・エミッタ電圧Ｖｂｅの略−０．７Ｖを超えることはない。そのため、ＰＮＰバイポーラトランジスタＱ４はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００８１】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ６、Ｒ７によって分圧された電圧は、Ｖｂｅの略−０．７Ｖを超え、ＰＮＰバイポーラトランジスタＱ４がオンしてコレクタ・エミッタ間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００８２】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００８３】
なお、実際には、ＰＮＰバイポーラトランジスタＱ４のベース・エミッタ電圧Ｖｂｅにも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００８４】
以上説明したように、このような本発明の実施の形態４に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にベースが接続され、出力用ＭＯＳＦＥＴの各ゲートに抵抗を介してコレクタが接続され、出力用ＭＯＳＦＥＴの各ソースにエミッタが接続されたＮＰＮバイポーラトランジスタから構成されるクランプ回路を接続する。
【００８５】
また、クランプ回路は、２つの出力用ＭＯＳＦＥＴのゲートとソース間に直列に接続された２つの抵抗と、両抵抗の接続点にベースが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートにエミッタが接続され、各ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタから構成されるものであってもよい。
【００８６】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、２つの抵抗によって分圧された電圧は、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース・エミッタ電圧Ｖｂｅの略０．７Ｖ及び略−０．７Ｖを超えてコレクタ・エミッタ間が導通するので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【符号の説明】
【００８７】
１〜６ 半導体リレー
１２ 発光素子
１３ フォトダイオードアレイ
１４ 充放電回路
１５、２５、３５、４５、５５、６５ クランプ回路
１６ａ、１６ｂ 出力用ＭＯＳＦＥＴ
Ｄ１ ダイオード
Ｒ１〜Ｒ１４ 抵抗
Ｑ１ ＮチャネルＦＥＴ
Ｑ２ ＰチャネルＦＥＴ
Ｑ３ ＮＰＮバイポーラトランジスタ
Ｑ４ ＰＮＰバイポーラトランジスタ
ＺＤ１ ツェナーダイオード
【技術分野】
【０００１】
本発明は、入力信号を光電変換して得られる起電力に基づいて、負荷電流を開閉する半導体リレーに関する。
【背景技術】
【０００２】
入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン、オフする半導体リレーが知られている（例えば、特許文献１参照）。
【０００３】
図７は、従来の半導体リレーの構成を示す図である。図７における半導体リレー７は、入力端子７１ａ、７１ｂからの入力信号に応答して光信号を生成するＬＥＤ等の発光素子７２と、光信号を受光して起電力を発生するフォトダイオードアレイ７３と、発生した起電力を充放電する充放電回路７４と、充放電回路７４からの電圧に対応して導通・遮断する２つの出力用ＭＯＳＦＥＴ７６ａ、７６ｂから構成されている。
【０００４】
出力用ＭＯＳＦＥＴ７６ａ、７６ｂに炭化珪素（ＳｉＣ）を材料としたＳｉＣ−ＭＯＳＦＥＴが用いられる場合、このＳｉＣ−ＭＯＳＦＥＴはドレイン・ソース間を導通させるためのしきい値電圧が３Ｖ以上と高くなる。
【０００５】
一方、フォトダイオードアレイ７３の起電力には、略−１２０ｍＶ／℃の温度勾配がある。例えば、半導体リレー７の動作温度範囲を−４０〜８５℃、出力用ＭＯＳＦＥＴ７６ａ、７６ｂのゲート最大定格電圧を２０Ｖとすると、ゲート印加電圧が動作温度範囲内で最大定格電圧以下となるには、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定する必要がある。すると、次の式（１）に示すように、室温（２０℃）におけるゲート印加電圧が下がってしまう。
【０００６】
２０Ｖ−｛１２０ｍＶ・（２５＋４０）｝＝１２．２Ｖ・・・（１）
【０００７】
しかしながら、ゲート印加電圧が１２．２Ｖでは、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することができない場合がある。
【０００８】
これらの問題点を回避するには、発光素子７２の発光光量を増加させるか、又は、フォトダイオードアレイ７３のセル数を増やすことによって起電力を上げることが望ましいが、ＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜は５００Åと薄いので、ゲート酸化膜の絶縁劣化あるいは破壊を防止する必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８-２０４５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、前記実情に鑑みてなされたもので、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート酸化膜の絶縁劣化を防止することのできる半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を接続し、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の一方あるいは双方に、並列に接続された電圧クランプ手段とを具備したことを特徴とするものである。
【００１２】
この構成により、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート印加電圧を、導通に必要十分なレベルに維持することができるので、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１３】
また、本発明は、上記の半導体リレーにおいて、前記クランプ手段は、前記２つの抵抗の一方に、並列に接続されたダイオードと、から構成されることを特徴とする。すなわち、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の一方に、並列に接続されたダイオードと、から構成されることを特徴とするものを含む。
【００１４】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ダイオードが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１５】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してドレインが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにソースが接続されたＮチャネルＦＥＴと、から構成されることを特徴とするものを含む。
【００１６】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＮチャネルＦＥＴが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１７】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにソースが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴと、から構成されることを特徴とするものを含む。
【００１８】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＰチャネルＦＥＴが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００１９】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してコレクタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにエミッタが接続されたＮＰＮバイポーラトランジスタと、から構成されることを特徴とするものを含む。
【００２０】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＮＰＮバイポーラトランジスタが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００２１】
また、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにエミッタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタと、から構成されることを特徴とするものを含む。
【００２２】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ＰＮＰバイポーラトランジスタが導通することによって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【００２３】
更に、本発明は、上記の半導体リレーにおいて、前記クランプ回路は、前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に接続されたツェナーダイオードから構成されることを特徴とするものを含む。
【００２４】
この構成により、フォトダイオードアレイの起電力が大きくなった場合に、ツェナーダイオードのツェナー電圧によって出力電圧がクランプされ、出力用ＭＯＳＦＥＴのゲート印加電圧を、導通に必要十分なレベルに維持することができ、ゲート酸化膜の絶縁劣化を防止することが可能となる。
【発明の効果】
【００２５】
本発明によれば、フォトダイオードアレイの起電力が大きくなっても、出力用ＭＯＳＦＥＴのゲート酸化膜の絶縁劣化を防止することのできる半導体リレーを提供できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体リレーの概略構成を示す図
【図２】本発明の実施の形態２に係る半導体リレーの概略構成を示す図
【図３】本発明の実施の形態３に係る半導体リレーの概略構成を示す図
【図４】本発明の実施の形態３に係る半導体リレーにおいて、変形例の概略構成を示す図
【図５】本発明の実施の形態４に係る半導体リレーの概略構成を示す図
【図６】本発明の実施の形態４に係る半導体リレーにおいて、変形例の概略構成を示す図
【図７】従来の半導体リレーの概略構成を示す図
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態に係る半導体リレーについて、図面を用いて説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー１は、第１の入力端子１１ａと第２の入力端子１１ｂを有するＬＥＤ等の発光素子１２と、発光素子１２と絶縁されたフォトダイオードセルを直列に接続してなり、発光素子１２の発光に応じて起電力を発生し電圧を出力するフォトダイオードアレイ１３と、フォトダイオードアレイ１３の出力電圧を充放電する充放電回路１４と、フォトダイオードアレイ１３の出力電圧を所定電圧に制限するクランプ回路１５と、所定電圧の出力電圧をゲートに印加することによってドレインとソースの間がオン、オフされる炭化珪素（ＳｉＣ）を材料とする２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂを有する構成である。
【００２９】
２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂは、それぞれのゲートがクランプ回路１５を介してフォトダイオードアレイ１３のアノード端子に接続され、それぞれのソースが互いに逆直列に接続された上でクランプ回路１５を介してフォトダイオードアレイ１３のカソード端子に接続される。また、出力用ＭＯＳＦＥＴ１６ａのドレインは第１の出力端子１７ａに接続され、出力用ＭＯＳＦＥＴ１６ｂのドレインが第２の出力端子１７ｂに接続されている。
【００３０】
クランプ回路１５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ１、Ｒ２と、抵抗Ｒ２に並列に接続されたダイオードＤ１から構成される。なお、抵抗Ｒ１、Ｒ２の抵抗値は、例えば、Ｒ１が１９．３ＭΩ、Ｒ２が０．７ＭΩである。
【００３１】
次に、このように構成された本発明の実施の形態１に係る半導体リレーの動作について説明する。
【００３２】
発光素子１２は、第１及び第２の入力端子１１ａ、１１ｂから入力信号が入力されることによって発光し、光信号を生成する。フォトダイオードアレイ１３は、発光素子１２の光信号を受光してその両端で起電力を発生し、電圧を出力する。
【００３３】
充放電回路１４は、フォトダイオードアレイ１３の出力電圧を充放電し、クランプ回路１５を介して出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加する。そして、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加されるフォトダイオードアレイ１３の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子１７ａ、１６ｂの間が導通して、リレーが閉じられる。
【００３４】
一方、第１及び第２の入力端子１１ａ、１１ｂにおいて入力信号がオフになると、充放電回路１４からの出力電圧がなくなり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのドレイン・ソース間がオフとなって、第１及び第２の出力端子１７ａ、１６ｂの間が遮断し、リレーが開放される。
【００３５】
次に、クランプ回路１５の動作について説明する。
【００３６】
クランプ回路１５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧Ｖｆ（約０．７Ｖ）に略等しくなるので、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、フォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００３７】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ２における電圧降下がダイオードＤ１の順方向電圧Ｖｆで固定される。そのため、例えば発光素子１２の発光量が増えることによってフォトダイオードアレイ１３の起電力が増し、出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００３８】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化がゲート印加電圧の２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００３９】
なお、実際には、ダイオードＤ１の順方向電圧Ｖfにも−１〜２ｍＶ／℃の温度勾配があるが、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は、次の式（２）で計算されるように小さい値である。
【００４０】
−１〜２×（１９．３＋０．７）／０．７≒−３０ｍＶ／℃・・・（２）
【００４１】
この値は、クランプ回路１５がない場合の―１２０ｍＶ／℃に比較して大幅に改善されており、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００４２】
以上説明したように、このような本発明の実施の形態１に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴの各ゲート・ソース間に、直列に接続された２つの抵抗と、抵抗の一方に並列に接続されたダイオードから構成されるクランプ回路を接続する。
【００４３】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖ以上になった場合でも、抵抗の一方における電圧降下がダイオードの順方向電圧Ｖｆで固定されるので、２つの出力用ＭＯＳＦＥＴには２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止することができる。
【００４４】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー２は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路２５を有する構成である。なお、図１と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
【００４５】
クランプ回路２５は、ツェナー電圧が例えば２０ＶであるツェナーダイオードＺＤ１から構成される。
【００４６】
次に、このように構成された本発明の実施の形態２に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路２５の動作のみを説明する。
【００４７】
クランプ回路２５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ツェナーダイオードＺＤ１にツェナー電流が流れることはないので、フォトダイオードアレイ１３の出力電圧がそのまま出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加される。
【００４８】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、ツェナーダイオードＺＤ１にツェナー電流が流れ、ツェナー電圧で制限された２０Ｖの電圧が出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートに印加される。
【００４９】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化がゲート印加電圧の２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００５０】
なお、実際には、ツェナーダイオードＺＤ１のツェナー電圧にも温度勾配があるが、この値は略−３０ｍＶ／℃であって、クランプ回路２５がない場合の、―１２０ｍＶ／℃に比較して大幅に改善されており、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００５１】
以上説明したように、このような本発明の実施の形態２に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、ツェナー電圧が例えば２０Ｖであるツェナーダイオードから構成されるクランプ回路を接続する。
【００５２】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、ツェナーダイオードのツェナー電圧２０Ｖで制限されるので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【００５３】
（実施の形態３）
図３は、本発明の実施の形態３に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー３は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路３５を有する構成である。なお、図１と同じ構成要素については同一符号を付して説明を簡略にし、若しくは省略する。
【００５４】
クランプ回路３５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間に直列に接続された抵抗Ｒ３、Ｒ４と、抵抗Ｒ３、Ｒ４の接続点にゲートが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートに抵抗Ｒ５を介してドレインが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースにソースが接続されたＮチャネルＦＥＴ（Ｑ１）から構成される。なお、抵抗Ｒ３〜Ｒ５の各抵抗値は、例えば、Ｒ３が１９ＭΩ、Ｒ４が１ＭΩ、Ｒ５が抵抗Ｒ３、Ｒ４の各抵抗値の和２０ＭΩより十分小さい値である。
【００５５】
次に、このように構成された本発明の実施の形態３に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路３５の動作のみを説明する。
【００５６】
クランプ回路３５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＮチャネルＦＥＴ（Ｑ１）のゲートに印加される抵抗Ｒ３、Ｒ４によって分圧された電圧は、ＮチャネルＦＥＴ（Ｑ１）をオンするための略１Ｖのしきい値を超えることはない。そのため、ＮチャネルＦＥＴ（Ｑ１）はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートには、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００５７】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ３、Ｒ４によって分圧された電圧は、しきい値の略１Ｖを超え、ＮチャネルＦＥＴ（Ｑ１）がオンしてドレイン・ソース間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００５８】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００５９】
なお、実際には、ＮチャネルＦＥＴ（Ｑ１）のしきい値電圧にも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００６０】
図４は、本発明の実施の形態３に係る半導体リレーにおいて、変形例の概略構成を示す図である。同図に示すように、変形例の半導体リレー４は、図３に示した本実施の形態に係る半導体リレー３におけるクランプ回路３５に替えて、クランプ回路４５を有する構成である。
【００６１】
クランプ回路４５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ６、Ｒ７と、抵抗Ｒ６、Ｒ７の接続点にゲートが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートにソースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースに抵抗Ｒ８を介してドレインが接続されたＰチャネルＦＥＴ（Ｑ２）から構成される。なお、抵抗Ｒ６〜Ｒ８の各抵抗値は、例えば、Ｒ６が１９ＭΩ、Ｒ７が１ＭΩ、Ｒ８が抵抗Ｒ６、Ｒ７の各抵抗値の和２０ＭΩより十分小さい値である。
【００６２】
このように構成された本発明の実施の形態３に係る半導体リレーの変形例において、クランプ回路４５の動作を説明する。
【００６３】
クランプ回路４５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＰチャネルＦＥＴ（Ｑ２）のゲートに印加される抵抗Ｒ６、Ｒ７によって分圧された電圧は、ＰチャネルＦＥＴ（Ｑ２）をオンするための略−１Ｖのしきい値を超えることはない。そのためＰチャネルＦＥＴ（Ｑ２）はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００６４】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ６、Ｒ７によって分圧された電圧は、しきい値の略−１Ｖを超え、ＰチャネルＦＥＴ（Ｑ２）がオンしてドレイン・ソース間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧は増えることはない。
【００６５】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００６６】
なお、実際には、ＰチャネルＦＥＴ（Ｑ２）のしきい値電圧にも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００６７】
以上説明したように、このような本発明の実施の形態３に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にゲートが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートに抵抗を介してドレインが接続され、出力用ＭＯＳＦＥＴの各ソースにソースが接続されたＮチャネルＦＥＴから構成されるクランプ回路を接続する。
【００６８】
また、クランプ回路は、２つの出力用ＭＯＳＦＥＴのゲートとソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にゲートが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートにソースが接続され、各ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴから構成されるものであってもよい。
【００６９】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、２つの抵抗によって分圧された電圧は、ＮチャネルＦＥＴ及びＰチャネルＦＥＴの各しきい値であるそれぞれ略１Ｖ及び略−１Ｖを超えてドレイン・ソース間が導通するので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【００７０】
（実施の形態４）
図５は、本発明の実施の形態５に係る半導体リレーの概略構成を示す図である。同図に示すように、本実施の形態の半導体リレー４は、図１に示した実施の形態１に係る半導体リレー１において、クランプ回路１５に替えてクランプ回路５５を有する構成である。なお、図１と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
【００７１】
クランプ回路５５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ９、Ｒ１０と、抵抗Ｒ９、Ｒ１０の接続点にベースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートに抵抗Ｒ１１を介してコレクタが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースにエミッタが接続されたＮＰＮバイポーラトランジスタＱ３から構成される。なお、抵抗Ｒ９〜Ｒ１１の各抵抗値は、例えば、Ｒ９が３０ＭΩ、Ｒ１０が１ＭΩ、Ｒ１１が抵抗Ｒ９、Ｒ１０の各抵抗値の和３１ＭΩより十分小さい値である。
【００７２】
次に、このように構成された本発明の実施の形態４に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同じであるので説明を省略し、クランプ回路５５の動作のみを説明する。
【００７３】
クランプ回路５５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＮＰＮバイポーラトランジスタＱ３のベースに印加される抵抗Ｒ９、Ｒ１０によって分圧された電圧は、ＮＰＮバイポーラトランジスタＱ３をオンするためのベース・エミッタ電圧Ｖｂｅの略０.７Ｖを超えることはない。そのため、ＮＰＮバイポーラトランジスタＱ３はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００７４】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ９、Ｒ１０によって分圧された電圧は、Ｖｂｅの略０.７Ｖを超え、ＮＰＮバイポーラトランジスタＱ３がオンしてコレクタ・エミッタ間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００７５】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００７６】
なお、実際には、ＮＰＮバイポーラトランジスタＱ３のベース・エミッタ電圧Ｖｂｅにも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００７７】
図６は、本発明の実施の形態４に係る半導体リレーにおいて、変形例の概略構成を示す図である。同図に示すように、本変形例の半導体リレー６は、図５に示した本実施の形態に係る半導体リレー５におけるクランプ回路５５に替えてクランプ回路６５を有する構成である。
【００７８】
クランプ回路６５は、２つの出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートとソース間に直列に接続された抵抗Ｒ１２、Ｒ１３と、抵抗Ｒ１２、Ｒ１３の接続点にベースが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ゲートにエミッタが接続され、出力用ＭＯＳＦＥＴ１６ａ、１６ｂの各ソースに抵抗Ｒ１４を介してコレクタが接続されたＰＮＰバイポーラトランジスタＱ４から構成される。
【００７９】
このように構成された本発明の実施の形態４に係る半導体リレーの変形例において、クランプ回路６５の動作を説明する。
【００８０】
クランプ回路６５は、フォトダイオードアレイ１３の出力電圧が設計値の例えば２０Ｖ以下であれば、ＰＮＰバイポーラトランジスタＱ４のベースに印加される抵抗Ｒ１２、Ｒ１３によって分圧された電圧は、ＰＮＰバイポーラトランジスタＱ４をオンするためのベース・エミッタ電圧Ｖｂｅの略−０．７Ｖを超えることはない。そのため、ＰＮＰバイポーラトランジスタＱ４はオフのままであり、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート・ソース間には、２０Ｖ以下のフォトダイオードアレイ１３の出力電圧がそのまま印加される。
【００８１】
一方、フォトダイオードアレイ１３の出力電圧が２０Ｖ以上になると、抵抗Ｒ６、Ｒ７によって分圧された電圧は、Ｖｂｅの略−０．７Ｖを超え、ＰＮＰバイポーラトランジスタＱ４がオンしてコレクタ・エミッタ間が導通する。そのため、例えば発光素子１２の発光量が増えることによって、フォトダイオードアレイ１３の出力電圧が上昇しようとしても、電流が増加するだけで出力電圧が高くなることはない。
【００８２】
その結果、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲート酸化膜の絶縁劣化が２０Ｖ以下では生じないとすれば、絶縁劣化を効果的に防止できる。
【００８３】
なお、実際には、ＰＮＰバイポーラトランジスタＱ４のベース・エミッタ電圧Ｖｂｅにも温度勾配があるが、この値は略−２ｍＶ／℃であって、出力用ＭＯＳＦＥＴ１６ａ、１６ｂのゲートへ印加する電圧に及ぼす影響は−２０ｍＶ／℃程度と小さく、例えば、動作温度範囲の下限−４０℃においてゲート印加電圧を２０Ｖに設定したとしても、室温（２０℃）におけるゲート印加電圧の低下を小さくでき、しきい値電圧の高い出力用ＭＯＳＦＥＴ７６ａ、７６ｂを十分に導通することが可能となる。
【００８４】
以上説明したように、このような本発明の実施の形態４に係る半導体リレーによれば、入力信号に応答して光信号を生成する発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと、フォトダイオードアレイで発生した起電力の電圧を充放電する充放電回路と、ゲート及びソースが充放電回路を介してフォトダイオードアレイに接続された２つの出力用ＭＯＳＦＥＴを備える半導体リレーにおいて、２つの出力用ＭＯＳＦＥＴのゲート及びソース間に、直列に接続された２つの抵抗と、両抵抗の接続点にベースが接続され、出力用ＭＯＳＦＥＴの各ゲートに抵抗を介してコレクタが接続され、出力用ＭＯＳＦＥＴの各ソースにエミッタが接続されたＮＰＮバイポーラトランジスタから構成されるクランプ回路を接続する。
【００８５】
また、クランプ回路は、２つの出力用ＭＯＳＦＥＴのゲートとソース間に直列に接続された２つの抵抗と、両抵抗の接続点にベースが接続され、２つの出力用ＭＯＳＦＥＴの各ゲートにエミッタが接続され、各ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタから構成されるものであってもよい。
【００８６】
これにより、フォトダイオードアレイの出力電圧が設計値の例えば２０Ｖを超えた場合でも、２つの抵抗によって分圧された電圧は、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタのベース・エミッタ電圧Ｖｂｅの略０．７Ｖ及び略−０．７Ｖを超えてコレクタ・エミッタ間が導通するので、２つの出力用ＭＯＳＦＥＴに２０Ｖ以上のゲート電圧が印加されることがなく、ゲート酸化膜の絶縁劣化を防止できる。
【符号の説明】
【００８７】
１〜６ 半導体リレー
１２ 発光素子
１３ フォトダイオードアレイ
１４ 充放電回路
１５、２５、３５、４５、５５、６５ クランプ回路
１６ａ、１６ｂ 出力用ＭＯＳＦＥＴ
Ｄ１ ダイオード
Ｒ１〜Ｒ１４ 抵抗
Ｑ１ ＮチャネルＦＥＴ
Ｑ２ ＰチャネルＦＥＴ
Ｑ３ ＮＰＮバイポーラトランジスタ
Ｑ４ ＰＮＰバイポーラトランジスタ
ＺＤ１ ツェナーダイオード
【特許請求の範囲】
【請求項１】
入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備した半導体リレーにおいて、
前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を具備し、
前記クランプ回路は、
前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、
前記２つの抵抗の一方あるいは双方に、並列に接続され、電圧を制御するクランプ手段を具備した半導体リレー。
【請求項２】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の一方に、並列に接続されたダイオードである半導体リレー。
【請求項３】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してドレインが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにソースが接続されたＮチャネルＦＥＴと、
から構成されることを特徴とする半導体リレー。
【請求項４】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにソースが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴから構成される半導体リレー。
【請求項５】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してコレクタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにエミッタが接続されたＮＰＮバイポーラトランジスタから構成される半導体リレー。
【請求項６】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにエミッタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタから構成される半導体リレー。
【請求項７】
入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備した半導体リレーにおいて、
前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を具備し、
前記クランプ回路は、
前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に接続されたツェナーダイオードから構成されることを特徴とする半導体リレー。
【請求項１】
入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備した半導体リレーにおいて、
前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を具備し、
前記クランプ回路は、
前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に、直列に接続された２つの抵抗と、
前記２つの抵抗の一方あるいは双方に、並列に接続され、電圧を制御するクランプ手段を具備した半導体リレー。
【請求項２】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の一方に、並列に接続されたダイオードである半導体リレー。
【請求項３】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してドレインが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにソースが接続されたＮチャネルＦＥＴと、
から構成されることを特徴とする半導体リレー。
【請求項４】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にゲートが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにソースが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してドレインが接続されたＰチャネルＦＥＴから構成される半導体リレー。
【請求項５】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートに抵抗を介してコレクタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースにエミッタが接続されたＮＰＮバイポーラトランジスタから構成される半導体リレー。
【請求項６】
請求項１に記載の半導体リレーであって、
前記クランプ手段は、
前記２つの抵抗の接続点にベースが接続され、前記出力用ＭＯＳＦＥＴの前記ゲートにエミッタが接続され、前記出力用ＭＯＳＦＥＴの前記ソースに抵抗を介してコレクタが接続されたＰＮＰバイポーラトランジスタから構成される半導体リレー。
【請求項７】
入力信号に応答して光信号を生成する発光素子と、前記光信号を受光して電圧を発生するフォトダイオードアレイと、前記フォトダイオードアレイによって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備した半導体リレーにおいて、
前記充放電回路と前記出力用ＭＯＳＦＥＴの間に、前記フォトダイオードアレイによって発生した電圧を制限するクランプ回路を具備し、
前記クランプ回路は、
前記出力用ＭＯＳＦＥＴの前記ゲート及び前記ソース間に接続されたツェナーダイオードから構成されることを特徴とする半導体リレー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１７１５７４（Ｐ２０１０−１７１５７４Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１０６４３（Ｐ２００９−１０６４３）
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（０００００５８３２）パナソニック電工株式会社 (17,916)
【Ｆターム（参考）】
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