半導体回路、半導体装置、及び電池監視システム
【課題】過大電流による素子の破壊を防止することができる、半導体回路、半導体装置、及び電池監視システムを提供する。
【解決手段】短絡保護回路３０のＰＭＯＳトランジスタＭＰ３により短絡状態の場合は、電源電圧ＶＤＤからＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ０）に電流が流れる経路をＰＭＯＳトランジスタＭＰ０及び短絡電流検出用抵抗素子Ｒ０を経由する経路から、ＰＭＯＳトランジスタＭＰ１及び抵抗素子Ｒｐｕを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ１４が破壊されるのを防止することができる。
【解決手段】短絡保護回路３０のＰＭＯＳトランジスタＭＰ３により短絡状態の場合は、電源電圧ＶＤＤからＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ０）に電流が流れる経路をＰＭＯＳトランジスタＭＰ０及び短絡電流検出用抵抗素子Ｒ０を経由する経路から、ＰＭＯＳトランジスタＭＰ１及び抵抗素子Ｒｐｕを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ１４が破壊されるのを防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路、半導体装置、及び電池監視システム、特に短絡保護機能を有する半導体回路、半導体装置、及び電池監視システムに関するものである。
【背景技術】
【０００２】
一般に、ハイブリッド自動車や電気自動車のモータ駆動等に用いられる大容量で高出力なバッテリーとして、複数の電池セルが直列に接続されたバッテリー（具体的一例としては、リチウムイオンバッテリー等が挙げられる）が用いられている。当該バッテリーの電池や太陽電池等の電池電圧を監視・制御するための電池監視システムが知られている。
【０００３】
このような電池監視システムとして、電池の充電／放電を制御するスイッチング素子を備えた電池監視システムが知られている（例えば特許文献１〜特許文献４参照。）
【０００４】
このような従来の電池監視システムでは、複数の電池セルを含む電池と、当該電池に含まれる電池セルの電圧を監視・制御する電池監視ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、電池監視素子）と、を備えて構成されている。
【０００５】
一般に、電池監視システムにおいて、電池監視ＩＣ外部に設けられたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、外部ＦＥＴという）をスイッチング素子として使用し、電池の充電や放電を制御する方式が多く適用されている。このような電池監視システムでは、外部ＦＥＴのゲートを駆動する駆動回路を電池監視ＩＣに内蔵しているものが多い。図５に、外部ＦＥＴとして、ＰＭＯＳトランジスタを用いた電池監視システムの具体例を示す。また、図６に、外部ＦＥＴとして、ＮＭＯＳトランジスタを用いた電池監視システムの具体例を示す。
【０００６】
電池監視ＩＣを多セル接続された電池に使用する場合、その電源電圧ＶＤＤは、数十Ｖ以上で使用され、また、電池セルの電圧により大きく変動するため、外部ＦＥＴの駆動回路は、外部ＦＥＴのゲート−ソース間耐圧を越えないよう、図５、６に示すようにＦＥＴ駆動電圧（ゲート電圧）を所定の電圧でクランプする機能を付加して構成される。
【０００７】
図５に示した、外部ＦＥＴ０がＰＭＯＳトランジスタである場合のＯＮ／ＯＦＦの制御動作について詳細に説明する。
【０００８】
図５に示した電池監視システム１００のＦＥＴ駆動回路１２０（電池監視ＩＣ１１４）では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、外部ＦＥＴ０を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう制御するデッドタイム回路１２２を介して、ＰＭＯＳトランジスタＭＰ０のＯＮ／ＯＦＦの制御信号ｐｇと、ＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦを制御する制御信号ｎｇとを生成する。外部ＦＥＴ０をＯＦＦする場合は、制御信号ｐｇを「Ｌ」レベル、制御信号ｎｇを「Ｌ」レベルとし、ＰＭＯＳトランジスタＭＰ０をＯＮ、ＮＭＯＳトランジスタをＯＦＦにすることで、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに電源電圧ＶＤＤを出力し、外部ＦＥＴ０をＯＦＦする。一方、外部ＦＥＴ０をＯＮする場合は、制御信号ｐｇを「Ｈ」レベル、制御信号ｎｇを「Ｈ」レベルとし、ＰＭＯＳトランジスタＭＰ０をＯＦＦ、ＮＭＯＳトランジスタをＯＮにすることで、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに電圧ＶＣＬＡＭＰ−を出力し、外部ＦＥＴ０をＯＮにする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−２６１８６１号公報
【特許文献２】特開平８−１９０９３６号公報
【特許文献３】特開平８−１９６０４２号公報
【特許文献４】特開２０００−１０２１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図５に示したＦＥＴ駆動回路１２０の場合、外部ＦＥＴ０をＯＮ、つまりＮＭＯＳトランジスタＭＮ０がＯＮとなっている状態で、何からの外的要因により、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤ、或いはＧＮＤに短絡して短絡電流が発生する場合でも、クランプ電圧源１２４の電流能力により、その短絡電流の大きさが制限されるため、電池監視ＩＣ１１４の破壊には至らない。
【００１１】
しかしながら、外部ＦＥＴ０をＯＦＦ、つまりＰＭＯＳトランジスタＭＰ０がＯＮとなっている状態で、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが、ＧＮＤに短絡すると、ＰＭＯＳトランジスタＭＰ０を介して電源電圧ＶＤＤからＧＮＤへ大きな短絡電流が流れ、電池監視ＩＣ１１４の破壊を引き起こしてしまう場合がある、という問題が生じる。
【００１２】
また、同様に図６に示した電池監視システム１５０のＦＥＴ駆動回路１６０（電池監視ＩＣ１５４）の場合、外部ＦＥＴ１をＯＮ、つまりＰＭＯＳトランジスタＭＰ０がＯＮとなっている状態で、何からの外的要因により、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤに短絡して短絡電流が発生する場合でも、クランプ電圧源１６４の電流能力により、その短絡電流の大きさが制限されるため、電池監視ＩＣ１５４の破壊には至らない。
【００１３】
しかしながら、外部ＦＥＴ１をＯＦＦ、つまりＰＭＯＳトランジスタＭＰ０がＯＦＦとなっている状態で、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが、電源電圧ＶＤＤに短絡すると、ＮＭＯＳトランジスタＭＮ０を介して電源電圧ＶＤＤからＧＮＤへ大きな短絡電流が流れ、電池監視ＩＣの破壊を引き起こしてしまう場合がある、という問題が生じる。
【００１４】
本発明は、上述した問題を解決するために提案されたものであり、過大電流による素子の破壊を防止することができる、半導体回路、半導体装置、及び電池監視システムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１に記載の半導体回路は、第１スイッチ手段をオフするための電圧を供給するオフ電源と、前記第１スイッチ手段と、を電気的に接続する第１伝送路と、前記第１伝送路上に設けられた第２スイッチ手段と、前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第１スイッチ手段と、を電気的に接続し、かつ前記第１伝送路よりも抵抗値が高い第２伝送路と、前記第２伝送路上に設けられた第３スイッチ手段と、前記第１伝送路に接続され、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第２スイッチ手段をオフにすると共に、前記第３スイッチ手段をオンにする電圧検知手段と、前記電圧検知手段と前記第１伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、を備える。
【００１６】
請求項６に記載の半導体装置は、第１スイッチ手段と、前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、を備える。
【００１７】
請求項７に記載の電池監視システムは、電池と、前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第１スイッチ手段と、前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、を備える。
【発明の効果】
【００１８】
本発明によれば、過大電流による素子の破壊を防止することができる、という効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係る電池監視システムの概略構成の一例を示す概略構成図である。
【図２】第１の実施の形態に係る短絡保護回路を備えたＦＥＴ駆動回路の概略構成の一例を示す回路図である。
【図３】第２の実施の形態に係る池監視システムの概略構成の一例を示す概略構成図である。
【図４】第２の実施の形態に係る短絡保護回路を備えたＦＥＴ駆動回路の概略構成の一例を示す回路図である。
【図５】従来の電池監視システムの概略構成の一例を示す概略構成図である。
【図６】従来の電池監視システムの概略構成の一例を示す概略構成図である。
【発明を実施するための形態】
【００２０】
［第１の実施の形態］
【００２１】
まず、以下、図面を参照して本発明の基本構成となる、第１の実施の形態の電池監視システムについて詳細に説明する。
【００２２】
本実施の形態の電池監視システムの概略構成の一例の概略構成図を図１に示す。また、本実施の形態のＦＥＴ駆動回路の概略構成の一例の回路図を図２に示す。
【００２３】
図１に示した本実施の形態の電池監視システム１０は、電池１２と、電池１２の充電・放電を制御する外部ＦＥＴ０と、外部ＦＥＴ０を駆動するためのＦＥＴ駆動回路２０を含む電池監視ＩＣ１４と、を備えて構成されている。
【００２４】
本実施の形態では、外部ＦＥＴ０は、ＰＭＯＳトランジスタであり、ソース端子が電池１２の高電位側に接続されており、ドレイン端子が端子ＰＡＣＫ（＋）に接続されており、かつゲート端子が抵抗素子Ｒｇを介して、電池監視ＩＣ１４のＦＥＴ駆動回路２０のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続されている。
【００２５】
また、電池１２は、複数の電池セルを含んで成り、低電位側が端子ＰＡＣＫ（−）（本実施の形態ではＧＮＤ）に接続されている。
【００２６】
ＦＥＴ駆動回路２０は、電池監視ＩＣ１４内部に設けられており、外部ＦＥＴ０のＯＮ／ＯＦＦを制御する機能を有している。本実施の形態のＦＥＴ駆動回路２０は、デッドタイム回路２２、クランプ電圧源２４、短絡保護回路３０、外部ＦＥＴ０駆動用のＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、及び短絡電流検出用抵抗素子Ｒ０を備えて構成されている。
【００２７】
本実施の形態のＦＥＴ駆動回路２０は、ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧を電源電圧ＶＤＤとした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＮ、ＮＭＯＳトランジスタＭＮ０＝ＯＦＦ）に、外部ＦＥＴ０がＯＦＦ、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をクランプ電圧源２４から出力されたクランプ電圧ＶＣＬＡＭＰ−とした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＦＦ、ＮＭＯＳトランジスタＭＮ０＝ＯＮ）に、外部ＦＥＴ０がＯＮするように外部ＦＥＴ０を制御（駆動）する機能を有している。このように外部ＦＥＴ０を制御することにより、電池１２を使用可／不可を切り替える。
【００２８】
デッドタイム回路２２は、外部ＦＥＴ０を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう（両者のＯＮ期間が重ならないよう）に制御する機能を有するものである。
【００２９】
クランプ電圧源２４は、外部ＦＥＴ０をＯＮさせるための電圧ＶＣＬＡＭＰ−を生成して出力する機能を有するものである。
【００３０】
短絡電流検出用抵抗素子Ｒ０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出するための機能を有するものであり、ＰＭＯＳトランジスタＭＰ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けられている。本実施の形態の電池監視システム１０では、短絡電流検出用抵抗素子Ｒ０を別途、電池監視ＩＣ１４内部の回路（図示省略）でモニタし、短絡電流検出用抵抗素子Ｒ０を流れる電流（短絡電流）の大きさにより、短絡状態を検出している。また本実施の形態では、短絡電流検出用抵抗素子Ｒ０のモニタにより短絡状態であることを検出した場合は、短絡要因を除去するために所定の措置を、所定の回路や人的手段により行うものとしている。
【００３１】
なお、短絡電流検出用抵抗素子Ｒ０を設ける場所は、本実施の形態の位置に限るものではないが、ＰＭＯＳトランジスタＭＰ０がＯＮの場合のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの短絡を検出し、本実施の形態では、短絡状態の場合は、ＰＭＯＳトランジスタＭＰ０がオフ状態になり、電流が流れなくなることから、本実施の形態のように、ＰＭＯＳトランジスタＭＰ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けることが好ましい。
【００３２】
図２に示すように、短絡保護回路３０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤ電位に短絡した場合に、電池監視ＩＣ１４を破壊から保護するための機能を有するものである。
【００３３】
短絡保護回路３０は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、電流源ｉｂｉａｓｓ、抵抗素子Ｒｐｕ、インバータ回路ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４、ｉｎｖ５、ＮＯＲ回路ｎｏｒ０、及びｎａｎｄ回路ｎａｎｄ０を備えて構成されている。
【００３４】
ＰＭＯＳトランジスタＭＰ１のソース端子、ＭＰ２のソース端子は、共に、電源電圧ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ１のゲート端子はＮＡＮＤ回路ｎａｎｄ０の出力端子と接続され、ドレイン端子は、抵抗素子Ｒｐｕを介してＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続される。
【００３５】
ＰＭＯＳトランジスタＭＰ２のゲート端子は、出力信号ｐｏｆｆが入力されるようにデッドタイム回路２２に接続され、ドレイン端子は、ＰＭＯＳトランジスタＭＰ３のソース端子に接続される。
【００３６】
ＰＭＯＳトランジスタＭＰ３のゲート端子は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続され、ドレイン端子（ノードＶ０）は、電流源ｉｂｉａｓｓを介してＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ３のドレイン端子は、インバータ回路ｉｎｖ４、ｉｎｖ５を介してＮＡＮＤ回路ｎａｎｄ０及びＮＯＲ回路ｎｏｒ０の入力端子へ接続される。
【００３７】
デッドタイム回路２２は、インバータ回路ｉｎｖ２に出力信号ｎｏｎが入力されるように接続されると共に、インバータ回路ｉｎｖ２、ｉｎｖ３を介してＮＭＯＳトランジスタＭＮ０のゲート端子に接続される。
【００３８】
デッドタイム回路２２の出力信号ｐｏｆｆは、ＮＯＲ回路ｎｏｒ０の入力端子に接続され、ＮＯＲ回路ｎｏｒ０、インバータ回路ｉｎｖ１を介して、ＰＭＯＳトランジスタＭＰ０のゲート端子、及びＮＡＮＤ回路ｎａｎｄ０の入力端子に接続される。
【００３９】
本実施の形態のＦＥＴ駆動回路２０では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、デッドタイム回路２２は、出力信号ｐｏｆｆ及び出力信号ｎｏｎを生成して出力する。外部ＦＥＴ０をＯＮする場合は、出力信号ｐｏｆｆを「Ｈ」レベル、出力信号ｎｏｎを「Ｈ」レベルとする。「Ｈ」レベルの出力信号ｐｏｆｆにより、ＰＭＯＳトランジスタＭＰ２はＯＦＦになる。また、ＮＯＲ回路ｎｏｒ０では、出力信号ｐｏｆｆが「Ｈ」レベルであるため、ノードＶ１のレベル（電圧値）にかかわらず、「Ｌ」レベルの信号をインバータ回路ｉｎｖ１に出力する。従って、制御信号ｐｇは「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ０はＯＦＦになる。一方、「Ｈ」レベルの出力信号ｎｏｎにより、制御信号ｎｇは「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ０はＯＮになる。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤにクランプ電圧ＶＣＬＡＭＰ−が出力され、外部ＦＥＴ０のゲート端子に、クランプ電圧ＶＣＬＡＭＰ−が印加され、外部ＦＥＴ０がＯＮする。
【００４０】
一方、外部ＦＥＴ０をＯＦＦする場合は、出力信号ｐｏｆｆを「Ｌ」レベル、出力信号ｎｏｎを「Ｌ」レベルとする。外部ＦＥＴ０がＯＦＦの場合は、ＰＭＯＳトランジスタＭＰ０がＯＮ、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなり、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧は電源電圧ＶＤＤとなり、外部ＦＥＴ０のゲート端子に、電源圧ＶＤＤが印加される。この状態では、制御信号ｐｇは、「Ｌ」レベルであるため、ＮＡＮＤ回路ｎａｎｄ０の出力は、ノードＶ１のレベル（電圧値）にかかわらず、「Ｈ」レベルとなり、ＰＭＯＳトランジスタＭＰ１は、ＯＦＦしている。一方、ＰＭＯＳトランジスタＭＰ２では、「Ｌ」レベルの出力信号ｐｏｆｆがゲート端子に印加されるため、ＯＮしているが、ＰＭＯＳトランジスタＭＰ３では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤであるため、ゲート端子に電源電圧ＶＤＤが印加され、ＯＦＦになっている。従って、ノードＶ０、Ｖ１は「Ｌ」レベルとなり、ＮＯＲ回路ｎｏｒ０の入力端子には、「Ｌ」レベルの出力信号ｐｏｆｆと、「Ｌ」レベルのノードＶ１の電圧とが入力されるため、出力が「Ｈ」レベルになり、制御信号ｐｇが「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ０のＯＮ状態が保持される。
【００４１】
また、「Ｌ」レベルの出力信号ｎｏｎにより、制御信号ｎｇは「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ０のＯＦＦ状態が保持される。
【００４２】
この状態において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因によりＧＮＤに短絡した場合等、ＰＭＯＳトランジスタＭＰ３の閾値電圧、ＰＭＯＳトランジスタＭＰ０、ＭＰ２のＯＮ抵抗、短絡電流検出用抵抗素子Ｒ０により決まる短絡検出電圧以下となると、ＰＭＯＳトランジスタＭＰ３がＯＮする。具体的には、ＰＭＯＳトランジスタＭＰ３の閾値電圧をＶＴＨ＿ＭＰ３、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗をＲＯＮ＿ＭＰ０、ＰＭＯＳトランジスタＭＰ２のＯＮ抵抗をＲＯＮ＿ＭＰ２、短絡電流をＩｓｈｏｒｔ、短絡電流検出用抵抗素子Ｒ０の抵抗値をＲ０、電流源ｉｂｉａｓｓの電流値をＩｂｉａｓｓとすると、以下の（１）式を満たすと、ＰＭＯＳトランジスタＭＰ３がＯＮする。
【００４３】
ＶＴＨ＿ＭＰ３＜（Ｒ０＋ＲＯＮ＿ＭＰ０）Ｉｓｈｏｒｔ−ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓ ・・・（１）
【００４４】
ＰＭＯＳトランジスタＭＰ３がＯＮすることにより、ノードＶ０、Ｖ１が「Ｈ」レベルになり、ＮＯＲ回路ｎｏｒ０の出力が「Ｌ」レベルになり、制御信号ｐｇは「Ｈ」レベルとなるため、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなる。
【００４５】
一方、ノードＶ１及び制御信号ｐｇが「Ｈ」レベルとなるため、ＮＡＮＤ回路ｎａｎｄ０の出力が「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ１がＯＮされる。
【００４６】
ＰＭＯＳトランジスタＭＰ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｕを介して、電源電圧ＶＤＤにプルアップされた状態となり、短絡電流Ｉｓｈｏｒｔは、ＰＭＯＳトランジスタＭＰ１のＯＮ抵抗を無視すると、次の（２）式により制限される（抵抗素子Ｒｐｕの抵抗値をＲｐｕとする）。
【００４７】
Ｉｓｈｏｒｔ＝（電源電圧ＶＤＤ−ＦＥＴ＿ＰＡＤ電圧値）／Ｒｐｕ ・・・（２）
【００４８】
従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｕに制限される。
【００４９】
この後、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤをＧＮＤに短絡した要因が上述のようにして除去され、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが開放されると、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤはプルアップ状態であるため、電圧値が上昇する。電圧値が短絡検出電圧以上となると、ＰＭＯＳトランジスタＭＰ３はＯＦＦする。これにより、ノードＶ０、Ｖ１は「Ｌ」レベルとなり、ＮＯＲ回路ｎｏｒ０の出力が「Ｈ」レベルになり、制御信号ｐｇは「Ｌ」レベルとなるため、ＰＭＯＳトランジスタＭＰ０がＯＮする。一方、ノードＶ１及び制御信号ｐｇが「Ｌ」レベルとなるため、ＮＡＮＤ回路ｎａｎｄ０の出力が「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ１がＯＦＦされる。ＰＭＯＳトランジスタＭＰ１がＯＦＦすることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルアップ状態が解除され、短絡検出前の状態（通常状態）に復帰する。
【００５０】
本実施の形態の短絡保護回路３０において、ＰＭＯＳトランジスタＭＰ２は、短絡検出電圧を電源電圧ＶＤＤにより調整する機能を有している。電源電圧ＶＤＤが低くなるにつれ、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、ＰＭＯＳトランジスタＭＰ０をＯＮする際に外部ＦＥＴ０のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以下となり、短絡保護回路３０による短絡保護機能（上述の動作）が動作してしまう可能性がある。
【００５１】
もし、ＰＭＯＳトランジスタＭＰ２を設けない場合、外部ＦＥＴ０をＯＦＦする際に、外部ＦＥＴ０のゲート端子の電荷を放電するため（ＯＦＦするため）の電流が瞬間的に流れる。電源電圧ＶＤＤが低い状態で、外部ＦＥＴ０をＯＦＦすると、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗は、電源電圧ＶＤＤが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。ＰＭＯＳトランジスタＭＰ２を設けない場合は、上述の式（１）において、ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓ＝０となり、Ｒ０＋ＲＯＮ＿ＭＰ０は電源電圧ＶＤＤが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。
【００５２】
短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部ＦＥＴ０をＯＮからＯＦＦにする場合の動作速度が遅くなるという、問題が生じてしまう。
【００５３】
本実施の形態のＦＥＴ駆動回路２０の短絡保護回路３０では、ＰＭＯＳトランジスタＭＰ２を設けることにより、ＰＭＯＳトランジスタＭＰ２のＯＮ抵抗も電源電圧ＶＤＤが低くなるにつれ大きくなるため、短絡検出電圧が低くなり、上述のように短絡検出電圧が大きくなることを抑制することができる。従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧値が短絡検出電圧を下回るのを防止することができる。すなわち、ＰＭＯＳトランジスタＭＰ２のトランジスタサイズ（ＯＮ抵抗値）を適切に選定することにより、上述の問題を回避することができる。
【００５４】
以上説明したように、本実施の形態の電池監視システム１０では、電池１２の充電・放電を制御する外部ＦＥＴ０と、短絡保護回路３０を有するＦＥＴ駆動回路２０を内蔵する電池監視ＩＣ１４と、を備える。外部ＦＥＴ０がＯＦＦ状態の場合において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により短絡し、短絡検出電圧以下となり、ＶＴＨ＿ＭＰ３＜（Ｒ０＋ＲＯＮ＿ＭＰ０）Ｉｓｈｏｒｔ−ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓを満たすと、ＰＭＯＳトランジスタＭＰ３がＯＮする。すなわち、短絡電流Ｉｓｈｏｒｔが生じることにより、ＰＭＯＳトランジスタＭＰ３がＯＮする。また、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなり、さらにＰＭＯＳトランジスタＭＰ１がＯＮされる。ＰＭＯＳトランジスタＭＰ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｕを介して、プルアップされた状態となり、ＧＮＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｕに制限される。
【００５５】
すなわち、短絡状態の場合は、短絡保護回路３０のＰＭＯＳトランジスタＭＰ３により、電源電圧ＶＤＤからＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ０）に電流が流れる経路をＰＭＯＳトランジスタＭＰ０及び短絡電流検出用抵抗素子Ｒ０を経由する経路から、ＰＭＯＳトランジスタＭＰ１及び抵抗素子Ｒｐｕを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ１４が破壊されるのを防止することができる。
【００５６】
また、本実施の形態では、短絡発生後にその要因が除去された場合、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがプルアップ状態であるため、電圧値が短絡検出電圧以上となると、ＰＭＯＳトランジスタＭＰ３がＯＦＦし、ＰＭＯＳトランジスタＭＰ０がＯＮする。また、ＰＭＯＳトランジスタＭＰ１がＯＦＦする。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルアップ状態が解除され、短絡検出前の状態（通常状態）に復帰する。従って、電池監視ＩＣ１４をそのまま継続して使用することができる。
【００５７】
［第２の実施の形態］
【００５８】
以下、図面を参照して本発明の第２の実施の形態の電池監視システムについて詳細に説明する。第１の実施の形態では外部ＦＥＴ０としてＰＭＯＳトランジスタを用いた場合について説明したが、本実施の形態の電池監視システムでは、は外部ＦＥＴとしてＮＭＯＳトランジスタ（外部ＦＥＴ１、図３参照）を用いた場合について説明する。
【００５９】
本実施の形態の電池監視システムの概略構成の一例の概略構成図を図３に示す。また、本実施の形態のＦＥＴ駆動回路の概略構成の一例の回路図を図４に示す。なお、本実施の形態において、第１の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。
【００６０】
図３に示した本実施の形態の電池監視システム５０は、電池１２と、電池１２の充電・放電を制御する外部ＦＥＴ１と、外部ＦＥＴ１を駆動するためのＦＥＴ駆動回路６０を含む電池監視ＩＣ５４と、を備えて構成されている。
【００６１】
本実施の形態では、外部ＦＥＴ１は、ＮＭＯＳトランジスタであり、ソース端子が電池１２の低電位側に接続されており、ドレイン端子が端子ＰＡＣＫ（−）（本実施の形態ではＧＮＤ電位）に接続されており、かつゲート端子が抵抗素子Ｒｇを介して、電池監視ＩＣ５４のＦＥＴ駆動回路６０のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続されている。
【００６２】
また、電池１２は、複数の電池セルを含んで成り、低電位側が端子ＰＡＣＫ（＋）に接続されている。
【００６３】
ＦＥＴ駆動回路６０は、電池監視ＩＣ５４内部に形成されており、外部ＦＥＴ１のＯＮ／ＯＦＦを制御する機能を有している。本実施の形態のＦＥＴ駆動回路６０は、デッドタイム回路６２、クランプ電圧源６４、短絡保護回路７０、外部ＦＥＴ１駆動用のＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、及び短絡電流検出用抵抗素子Ｒ１を備えて構成されている。
【００６４】
本実施の形態のＦＥＴ駆動回路６０は、ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をＧＮＤとした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＦＦ、ＮＭＯＳトランジスタＭＮ０＝ＯＮ）に、外部ＦＥＴ１がＯＦＦ、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をクランプ電圧源６４から出力されたクランプ電圧ＶＣＬＡＭＰ＋とした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＮ、ＮＭＯＳトランジスタＭＮ０＝ＯＦＦ）に、外部ＦＥＴ１がＯＮするように外部ＦＥＴ１を制御（駆動）する機能を有している。このように外部ＦＥＴ１を制御することにより、電池１２を使用可／不可を切り替える。
【００６５】
デッドタイム回路６２は、外部ＦＥＴ１を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう（両者のＯＮ期間が重ならないよう）に制御する機能を有するものである。
【００６６】
クランプ電圧源６４は、外部ＦＥＴ１をＯＮさせるための電圧ＶＣＬＡＭＰ＋を生成して出力する機能を有するものである。
【００６７】
短絡電流検出用抵抗素子Ｒ１は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出するための機能（第１の実施の形態の短絡電流検出用抵抗素子Ｒ０と略同様の機能）を有するものであり、ＮＭＯＳトランジスタＭＮ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けられている。
【００６８】
なお、短絡電流検出用抵抗素子Ｒ０を設ける場所は、第１の実施の形態と同様に本実施の形態の位置に限るものではないが、ＮＭＯＳトランジスタＭＮ０がＯＮの場合のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの短絡を検出し、本実施の形態では、短絡状態の場合は、ＮＭＯＳトランジスタＭＭ０がオフ状態になり、電流が流れなくなることから、本実施の形態のように、ＮＭＯＳトランジスタＭＮ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けることが好ましい。
【００６９】
短絡保護回路７０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡した場合に、電池監視ＩＣ５４を破壊から保護するための機能を有するものである。
【００７０】
短絡保護回路６０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、電流源ｉｂｉａｓｓ、抵抗素子Ｒｐｄ、インバータ回路ｉｎｖ０、ｉｎｖ１、ｉｎｖ３、ｉｎｖ６、ｉｎｖ７、ＮＯＲ回路ｎｏｒ１、及びｎａｎｄ回路ｎａｎｄ１を備えて構成されている。
【００７１】
ＮＭＯＳトランジスタＭＮ１のソース端子、ＭＮ２のソース端子は、共に、ＧＮＤ端子に接続される。ＮＭＯＳトランジスタＭＮ１のゲート端子はＮＯＲ回路ｎｏｒ１の出力端子と接続され、ドレイン端子は、抵抗素子Ｒｐｄを介してＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続される。
【００７２】
ＮＭＯＳトランジスタＭＮ２のゲート端子は、出力信号ｐｏｆｆが入力されるようにデッドタイム回路６２に接続され、ドレイン端子は、ＮＭＯＳトランジスタＭＮ３のソース端子に接続される。
【００７３】
ＮＭＯＳトランジスタＭＮ３のゲート端子は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続され、ドレイン端子（ノードＶ２）は、電流源ｉｂｉａｓｓを介してクランプ電圧源６４出力のクランプ電圧ＶＣＬＡＭＰ＋に接続される。ＮＭＯＳトランジスタＭＮ３のドレイン端子は、インバータ回路ｉｎｖ６、ｉｎｖ７を介してＮＡＮＤ回路ｎａｎｄ１及びＮＯＲ回路ｎｏｒ１の入力端子へ接続される。
【００７４】
デッドタイム回路６２は、インバータ回路ｉｎｖ０に出力信号ｐｏｆｆが入力されるように接続されると共に、インバータ回路ｉｎｖ０、ｉｎｖ１を介してＰＭＯＳトランジスタＭＰ０のゲート端子に接続される。
【００７５】
デッドタイム回路６２の出力信号ｎｏｎは、ＮＡＮＤ回路ｎａｎｄ１の入力端子に接続され、ＮＡＮＤ回路ｎａｎｄ１、インバータ回路ｉｎｖ３を介して、ＮＭＯＳトランジスタＭＮ０のゲート端子、及びＮＯＲ回路ｎｏｒ１の入力端子に接続される。
【００７６】
本実施の形態のＦＥＴ駆動回路６０では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、デッドタイム回路６２は、出力信号ｐｏｆｆ及び出力信号ｎｏｎを生成して出力する。外部ＦＥＴ１をＯＮする場合は、出力信号ｐｏｆｆを「Ｌ」レベル、出力信号ｎｏｎを「Ｌ」レベルとする。「Ｌ」レベルの出力信号ｎｏｎにより、ＮＭＯＳトランジスタＭＮ２はＯＦＦになる。また、ＮＡＮＤ回路ｎａｎｄ１では、出力信号ｎｏｎが「Ｌ」レベルであるため、ノードＶ３のレベル（電圧値）にかかわらず、「Ｈ」レベルの信号をインバータ回路ｉｎｖ３に出力する。従って、制御信号ｎｇは「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ０はＯＦＦになる。一方、「Ｌ」レベルの出力信号ｐｏｆｆにより、制御信号ｐｇは「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ０はＯＮになる。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤにクランプ電圧ＶＣＬＡＭＰ＋が出力され、外部ＦＥＴ１のゲート端子に、クランプ電圧ＶＣＬＡＭＰ＋が印加され、外部ＦＥＴ１がＯＮする。
【００７７】
一方、外部ＦＥＴ０１ＯＦＦする場合は、出力信号ｐｏｆｆを「Ｈ」レベル、出力信号ｎｏｎを「Ｈ」レベルとする。外部ＦＥＴ１がＯＦＦの場合は、ＮＭＯＳトランジスタＭＮ０がＯＮ、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなり、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧はＧＮＤとなり、外部ＦＥＴ１のゲート端子に、ＧＮＤが印加される。この状態では、制御信号ｎｇは、「Ｈ」レベルであるため、ＮＯＲ回路ｎｏｒ１の出力は、ノードＶ３のレベル（電圧値）にかかわらず、「Ｌ」レベルとなり、ＮＭＯＳトランジスタＭＮ１は、ＯＦＦしている。一方、ＮＭＯＳトランジスタＭＮ２では、「Ｈ」レベルの出力信号ｎｏｎがゲート端子に印加されるため、ＯＮしているが、ＮＭＯＳトランジスタＭＮ３では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤであるため、ゲート端子にＧＮＤが印加され、ＯＦＦになっている。従って、ノードＶ２、Ｖ３は「Ｈ」レベルとなり、ＮＡＮＤ回路ｎａｎｄ１の入力端子には、「Ｈ」レベルの出力信号ｎｏｎと、「Ｈ」レベルのノードＶ３の電圧とが入力されるため、出力が「Ｌ」レベルになり、制御信号ｎｇが「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ０のＯＮ状態が保持される。
【００７８】
また、「Ｈ」レベルの出力信号ｐｏｆｆより、制御信号ｐｇは「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ０のＯＦＦ状態が保持される。
【００７９】
この状態において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により電源電圧ＶＤＤに短絡した場合等、ＮＭＯＳトランジスタＭＮ３の閾値電圧、ＮＭＯＳトランジスタＭＮ０、ＭＮ２のＯＮ抵抗、短絡電流検出用抵抗素子Ｒ１により決まる短絡検出電圧以上となると、ＮＭＯＳトランジスタＭＮ３がＯＮする。具体的には、ＮＭＯＳトランジスタＭＮ３の閾値電圧をＶＴＨ＿ＭＮ３、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗をＲＯＮ＿ＭＮ０、ＮＭＯＳトランジスタＭＮ２のＯＮ抵抗をＲＯＮ＿ＭＮ２、短絡電流をＩｓｈｏｒｔ、短絡電流検出用抵抗素子Ｒ１の抵抗値をＲ１、電流源ｉｂｉａｓｓの電流値をＩｂｉａｓｓとすると、以下の（３）式を満たすと、ＮＭＯＳトランジスタＭＮ３がＯＮする。
【００８０】
ＶＴＨ＿ＭＮ３＞ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ−（Ｒ１＋ＲＯＮ＿ＭＮ０）Ｉｓｈｏｒｔ ・・・（３）
【００８１】
ＮＭＯＳトランジスタＭＮ３がＯＮすることにより、ノードＶ２、Ｖ３が「Ｌ」レベルになり、ＮＡＮＤ回路ｎａｎｄ１の出力が「Ｈ」レベルになり、制御信号ｎｇは「Ｌ」レベルとなるため、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなる。
【００８２】
一方、ノードＶ３及び制御信号ｎｇが「Ｌ」レベルとなるため、ＮＯＲ回路ｎｏｒ１の出力が「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ１がＯＮされる。
【００８３】
ＮＭＯＳトランジスタＭＮ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｄを介して、ＧＮＤにプルダウンされた状態となり、短絡電流Ｉｓｈｏｒｔは、ＮＭＯＳトランジスタＭＮ１のＯＮ抵抗を無視すると、次の（４）式により制限される（抵抗素子Ｒｐｄの抵抗値をＲｐｄとする）。
【００８４】
Ｉｓｈｏｒｔ＝（ＦＥＴ＿ＰＡＤ電圧値）／Ｒｐｄ ・・・（４）
【００８５】
従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｄに制限される。
【００８６】
この後、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤを電源電圧ＶＤＤに短絡した要因が上述のようにして除去され、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが開放されると、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤはプルダウン状態であるため、電圧値が下降する。電圧値が短絡検出電圧以下となると、ＮＭＯＳトランジスタＭＮ３はＯＦＦする。これにより、ノードＶ２、Ｖ３は「Ｈ」レベルとなり、ＮＡＮＤ回路ｎａｎｄ１の出力が「Ｌ」レベルになり、制御信号ｎｇは「Ｈ」レベルとなるため、ＮＭＯＳトランジスタＭＮ０がＯＮする。一方、ノードＶ３及び制御信号ｎｇが「Ｈ」レベルとなるため、ＮＯＲ回路ｎｏｒ１の出力が「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ１がＯＦＦされる。ＮＭＯＳトランジスタＭＮ１がＯＦＦすることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルダウン状態が解除され、短絡検出前の状態（通常状態）に復帰する。
【００８７】
本実施の形態の短絡保護回路７０において、ＮＭＯＳトランジスタＭＮ２は、短絡検出電圧を電源電圧ＶＤＤにより調整する機能を有している。電源電圧ＶＤＤが低くなるにつれ、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、ＮＭＯＳトランジスタＭＮ０をＯＮする際に外部ＦＥＴ１のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以上となり、短絡保護回路７０による短絡保護機能（上述の動作）が動作してしまう可能性がある。
【００８８】
もし、ＮＭＯＳトランジスタＭＮ２を設けない場合、外部ＦＥＴ１をＯＦＦする際に、外部ＦＥＴ１のゲート端子の電荷を放電するため（ＯＦＦするため）の電流が瞬間的に流れる。電源電圧ＶＤＤが低い状態で、外部ＦＥＴ１をＯＦＦすると、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗は、電源電圧ＶＤＤが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。ＮＭＯＳトランジスタＭＮ２を設けない場合は、上述の式（３）において、ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ＝０となり、Ｒ１＋ＲＯＮ＿ＭＮ０は電源で圧ＶＤＤが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。
【００８９】
従って、第１の実施の形態と同様に、短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部ＦＥＴ１をＯＮからＯＦＦにする場合の動作速度が遅くなるという、問題が生じてしまう。
【００９０】
本実施の形態のＦＥＴ駆動回路６０の短絡保護回路７０では、ＮＭＯＳトランジスタＭＮ２を設けることにより、ＮＭＯＳトランジスタＭＮ２のＯＮ抵抗も電源電圧ＶＤＤが低くなるにつれ大きくなるため、短絡検出電圧が高くなり、従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧値が短絡検出電圧を上回るのを防止することができる。すなわち、ＮＭＯＳトランジスタＭＮ２のトランジスタサイズ（ＯＮ抵抗値）を適切に選定することにより、上述の問題を回避することができる。
【００９１】
以上説明したように、本実施の形態の電池監視システム５０では、電池１２の充電・放電を制御するＮＭＯＳトランジスタである外部ＦＥＴ１と、短絡保護回路７０を有するＦＥＴ駆動回路６０を内蔵する電池監視ＩＣ５４と、を備える。外部ＦＥＴ１がＯＦＦ状態の場合において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により短絡し、短絡検出電圧以上となり、ＶＴＨ＿ＭＮ３＞ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ−（Ｒ１＋ＲＯＮ＿ＭＮ０）Ｉｓｈｏｒｔを満たすと、ＮＭＯＳトランジスタＭＮ３がＯＮする。すなわち、短絡電流Ｉｓｈｏｒｔが生じることにより、ＮＭＯＳトランジスタＭＮ３がＯＮする。また、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなり、さらにＮＭＯＳトランジスタＭＮ１がＯＮされる。ＮＭＯＳトランジスタＭＮ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｄを介して、プルダウンされた状態となり、電源電圧ＶＤＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｄに制限される。
【００９２】
すなわち、短絡状態の場合は、短絡保護回路７０のＮＭＯＳトランジスタＭＮ３により、ＧＮＤ端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ１）との間で電流が流れる経路をＮＭＯＳトランジスタＭＮ０及び短絡電流検出用抵抗素子Ｒ１を経由する経路から、ＮＭＯＳトランジスタＭＮ１及び抵抗素子Ｒｐｄを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ５４が破壊されるのを防止することができる。
【００９３】
また、本実施の形態では、短絡発生後にその要因が除去された場合、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがプルダウン状態であるため、電圧値が短絡検出電圧以下となると、ＮＭＯＳトランジスタＭＮ３がＯＦＦし、ＮＭＯＳトランジスタＭＮ０がＯＮする。また、ＮＭＯＳトランジスタＭＮ１がＯＦＦする。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルダウン状態が解除され、短絡検出前の状態（通常状態）に復帰する。従って、電池監視ＩＣ５４をそのまま継続して使用することができる。
【００９４】
なお、上述の第１の実施の形態及び第２の実施の形態では、多セル接続された電池１２の電池監視ＩＣ（電池監視ＩＣ１４、５４）に内蔵されるＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）を想定し、外部ＦＥＴ（外部ＦＥＴ０、１）をＯＮする際の出力電圧としてクランプ電圧源（クランプ電圧源２４、６４）から出力されたクランプ電圧（ＶＣＬＡＭＰ−、ＶＣＬＡＭＰ＋）を用いる構成について説明したがこれに限らず、例えば、クランプ電圧源を仕様せず電源電圧ＶＤＤ−ＧＮＤを駆動電源とするＦＥＴ駆動回路を用いるように構成してもよい。なお、この場合において、ＦＥＴゲート電圧出力端子に電源電圧ＶＤＤ短絡、ＧＮＤ短絡の両方の保護を設ける必要がある場合には、第１の実施の形態及び第２の実施の形態を併用して適用するようにすればよい。
【００９５】
また、上述の第１の実施の形態及び第２の実施の形態では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出する場合について詳細に説明したがＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに限らず、第１の実施の形態では、ＭＯＳトランジスタＭＰ０と外部ＦＥＴ０とを接続する配線、また、第２の実施の形態では、ＭＯＳトランジスタＭＮ０と外部ＦＥＴ１とを接続する配線が短絡したか否かについても、それぞれ第１の実施の形態及び第２の実施の形態と同様に検出することができる。
【００９６】
また、上述の第１の実施の形態及び第２の実施の形態では、外部ＦＥＴ（外部ＦＥＴ０、１）に対する短絡保護回路（短絡保護回路３０、７０）を有するＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）について詳細に説明したが外部ＦＥＴ駆動用の回路に限らない。例えば、ＦＥＴ以外の部品駆動用回路に同様な駆動回路を用いる場合には、当該駆動回路に上述の保護回路を適用して、短絡から保護するように構成してもよい。
【００９７】
また、上述の第１の実施の形態及び第２の実施の形態では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡した場合の短絡保護回路（短絡保護回路３０、７０）を有するＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）について詳細に説明したがこれに限らない。例えば、過電流保護機能（過電流保護回路）つき負荷駆動回路として用いるものであってもよい。当該過電流保護回路の場合、例えば、第１の実施の形態のように構成される場合は、検出電圧をＰＭＯＳトランジスタＭＰ０、ＭＰ２、ＭＰ３、短絡電流検出用抵抗素子Ｒ０により特定の検出電圧に設定できる（上述の（１）式参照）ため、万一、想定よりも過大な電流を駆動するような負荷が負荷駆動回路（当該負荷駆動回路を内蔵するＩＣ）に接続された場合に上述と同様な動作により過大電流を制限することによりＩＣを保護することができる。
【００９８】
また、上述の第１の実施の形態及び第２の実施の形態では、電池１２を制御するスイッチング素子として、ＰＭＯＳトランジスタ（外部ＦＥＴ０）、ＮＭＯＳトランジスタ（外部ＦＥＴ１）を外部に設けるように構成しているが、これに限らず、電池監視ＩＣ（電池監視ＩＣ１４、５４）に内蔵するようにしてもよい。なお、本実施の形態のように電池保護ＩＣの場合では、電池１２の充電電流／負荷電流を制御するには大電流を流してＯＮ／ＯＦＦすることとなるため、この大電流を制御するスイッチング素子（ＦＥＴ）を電池監視ＩＣに内蔵しようとすると電池監視ＩＣのサイズが非常に大きくなるため、実装的な観点からあまり好ましくない。また、また発熱の観点からも他回路と同一のパッケージに収めるのは好ましくない。従って、上述の第１の実施の形態及び第２の実施の形態のように、外部ＦＥＴとすることが好ましい。なお、このように外部に設けることにより内蔵する場合に比べて、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤと外部ＦＥＴとの間の伝送路（ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ）が短絡しやすくなるため、上述の第１の実施の形態及び第２の実施の形態のように短絡保護回路（短絡保護回路３０、７０）を設けることにより、短絡から保護する効果がより高くなる。
【００９９】
また、上述の第１の実施の形態及び第２の実施の形態では、短絡検出電圧を調整する機能を有する手段として、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２を設けるように構成しているが、短絡検出電圧を調整する機能を有する手段の構成はこれに限らない。本実施の形態では、抵抗値により短絡検出電圧を調整するため、その他の抵抗素子であってもよい。なお、例えば、第１の実施の形態の場合、短絡検出電圧が短絡電流検出用抵抗素子Ｒ０の抵抗値とＰＭＯＳトランジスタＭＰ０のＯＮ抵抗で決まり、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗は、温度と電源電圧ＶＤＤによりその値が変化するため、ＰＭＯＳトランジスタＭＰ０と温度、電源電圧ＶＤＤに対するＯＮ抵抗の変化が同様であるＰＭＯＳトランジスタを使用したほうが、温度、電源電圧ＶＤＤの変化による短絡検出電圧値の影響を抑制することができる。一方、抵抗素子を用いた場合、当該抵抗素子の抵抗値自体は電源電圧ＶＤＤの変化の影響を受けず、またＰＭＯＳトランジスタＭＰ０と異なる温度特性を持っているため、温度条件や電源電圧ＶＤＤの変化に対し、短絡検出電圧値が影響を受けやすくなるため、上述の第１の実施の形態及び第２の実施の形態のようにＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２）とすることが好ましい。
【符号の説明】
【０１００】
１０、５０ 電池監視システム
１２ 電池
１４、５４ 電池監視ＩＣ
２４、６４ クランプ電圧源
３０、７０ 短絡保護回路
ＶＤＤ 電源電圧
ＦＥＴ０、ＦＥＴ１ 外部ＦＥＴ
【技術分野】
【０００１】
本発明は、半導体回路、半導体装置、及び電池監視システム、特に短絡保護機能を有する半導体回路、半導体装置、及び電池監視システムに関するものである。
【背景技術】
【０００２】
一般に、ハイブリッド自動車や電気自動車のモータ駆動等に用いられる大容量で高出力なバッテリーとして、複数の電池セルが直列に接続されたバッテリー（具体的一例としては、リチウムイオンバッテリー等が挙げられる）が用いられている。当該バッテリーの電池や太陽電池等の電池電圧を監視・制御するための電池監視システムが知られている。
【０００３】
このような電池監視システムとして、電池の充電／放電を制御するスイッチング素子を備えた電池監視システムが知られている（例えば特許文献１〜特許文献４参照。）
【０００４】
このような従来の電池監視システムでは、複数の電池セルを含む電池と、当該電池に含まれる電池セルの電圧を監視・制御する電池監視ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、電池監視素子）と、を備えて構成されている。
【０００５】
一般に、電池監視システムにおいて、電池監視ＩＣ外部に設けられたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、外部ＦＥＴという）をスイッチング素子として使用し、電池の充電や放電を制御する方式が多く適用されている。このような電池監視システムでは、外部ＦＥＴのゲートを駆動する駆動回路を電池監視ＩＣに内蔵しているものが多い。図５に、外部ＦＥＴとして、ＰＭＯＳトランジスタを用いた電池監視システムの具体例を示す。また、図６に、外部ＦＥＴとして、ＮＭＯＳトランジスタを用いた電池監視システムの具体例を示す。
【０００６】
電池監視ＩＣを多セル接続された電池に使用する場合、その電源電圧ＶＤＤは、数十Ｖ以上で使用され、また、電池セルの電圧により大きく変動するため、外部ＦＥＴの駆動回路は、外部ＦＥＴのゲート−ソース間耐圧を越えないよう、図５、６に示すようにＦＥＴ駆動電圧（ゲート電圧）を所定の電圧でクランプする機能を付加して構成される。
【０００７】
図５に示した、外部ＦＥＴ０がＰＭＯＳトランジスタである場合のＯＮ／ＯＦＦの制御動作について詳細に説明する。
【０００８】
図５に示した電池監視システム１００のＦＥＴ駆動回路１２０（電池監視ＩＣ１１４）では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、外部ＦＥＴ０を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう制御するデッドタイム回路１２２を介して、ＰＭＯＳトランジスタＭＰ０のＯＮ／ＯＦＦの制御信号ｐｇと、ＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦを制御する制御信号ｎｇとを生成する。外部ＦＥＴ０をＯＦＦする場合は、制御信号ｐｇを「Ｌ」レベル、制御信号ｎｇを「Ｌ」レベルとし、ＰＭＯＳトランジスタＭＰ０をＯＮ、ＮＭＯＳトランジスタをＯＦＦにすることで、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに電源電圧ＶＤＤを出力し、外部ＦＥＴ０をＯＦＦする。一方、外部ＦＥＴ０をＯＮする場合は、制御信号ｐｇを「Ｈ」レベル、制御信号ｎｇを「Ｈ」レベルとし、ＰＭＯＳトランジスタＭＰ０をＯＦＦ、ＮＭＯＳトランジスタをＯＮにすることで、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに電圧ＶＣＬＡＭＰ−を出力し、外部ＦＥＴ０をＯＮにする。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−２６１８６１号公報
【特許文献２】特開平８−１９０９３６号公報
【特許文献３】特開平８−１９６０４２号公報
【特許文献４】特開２０００−１０２１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図５に示したＦＥＴ駆動回路１２０の場合、外部ＦＥＴ０をＯＮ、つまりＮＭＯＳトランジスタＭＮ０がＯＮとなっている状態で、何からの外的要因により、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤ、或いはＧＮＤに短絡して短絡電流が発生する場合でも、クランプ電圧源１２４の電流能力により、その短絡電流の大きさが制限されるため、電池監視ＩＣ１１４の破壊には至らない。
【００１１】
しかしながら、外部ＦＥＴ０をＯＦＦ、つまりＰＭＯＳトランジスタＭＰ０がＯＮとなっている状態で、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが、ＧＮＤに短絡すると、ＰＭＯＳトランジスタＭＰ０を介して電源電圧ＶＤＤからＧＮＤへ大きな短絡電流が流れ、電池監視ＩＣ１１４の破壊を引き起こしてしまう場合がある、という問題が生じる。
【００１２】
また、同様に図６に示した電池監視システム１５０のＦＥＴ駆動回路１６０（電池監視ＩＣ１５４）の場合、外部ＦＥＴ１をＯＮ、つまりＰＭＯＳトランジスタＭＰ０がＯＮとなっている状態で、何からの外的要因により、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤに短絡して短絡電流が発生する場合でも、クランプ電圧源１６４の電流能力により、その短絡電流の大きさが制限されるため、電池監視ＩＣ１５４の破壊には至らない。
【００１３】
しかしながら、外部ＦＥＴ１をＯＦＦ、つまりＰＭＯＳトランジスタＭＰ０がＯＦＦとなっている状態で、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが、電源電圧ＶＤＤに短絡すると、ＮＭＯＳトランジスタＭＮ０を介して電源電圧ＶＤＤからＧＮＤへ大きな短絡電流が流れ、電池監視ＩＣの破壊を引き起こしてしまう場合がある、という問題が生じる。
【００１４】
本発明は、上述した問題を解決するために提案されたものであり、過大電流による素子の破壊を防止することができる、半導体回路、半導体装置、及び電池監視システムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１に記載の半導体回路は、第１スイッチ手段をオフするための電圧を供給するオフ電源と、前記第１スイッチ手段と、を電気的に接続する第１伝送路と、前記第１伝送路上に設けられた第２スイッチ手段と、前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第１スイッチ手段と、を電気的に接続し、かつ前記第１伝送路よりも抵抗値が高い第２伝送路と、前記第２伝送路上に設けられた第３スイッチ手段と、前記第１伝送路に接続され、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第２スイッチ手段をオフにすると共に、前記第３スイッチ手段をオンにする電圧検知手段と、前記電圧検知手段と前記第１伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、を備える。
【００１６】
請求項６に記載の半導体装置は、第１スイッチ手段と、前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、を備える。
【００１７】
請求項７に記載の電池監視システムは、電池と、前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第１スイッチ手段と、前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、を備える。
【発明の効果】
【００１８】
本発明によれば、過大電流による素子の破壊を防止することができる、という効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係る電池監視システムの概略構成の一例を示す概略構成図である。
【図２】第１の実施の形態に係る短絡保護回路を備えたＦＥＴ駆動回路の概略構成の一例を示す回路図である。
【図３】第２の実施の形態に係る池監視システムの概略構成の一例を示す概略構成図である。
【図４】第２の実施の形態に係る短絡保護回路を備えたＦＥＴ駆動回路の概略構成の一例を示す回路図である。
【図５】従来の電池監視システムの概略構成の一例を示す概略構成図である。
【図６】従来の電池監視システムの概略構成の一例を示す概略構成図である。
【発明を実施するための形態】
【００２０】
［第１の実施の形態］
【００２１】
まず、以下、図面を参照して本発明の基本構成となる、第１の実施の形態の電池監視システムについて詳細に説明する。
【００２２】
本実施の形態の電池監視システムの概略構成の一例の概略構成図を図１に示す。また、本実施の形態のＦＥＴ駆動回路の概略構成の一例の回路図を図２に示す。
【００２３】
図１に示した本実施の形態の電池監視システム１０は、電池１２と、電池１２の充電・放電を制御する外部ＦＥＴ０と、外部ＦＥＴ０を駆動するためのＦＥＴ駆動回路２０を含む電池監視ＩＣ１４と、を備えて構成されている。
【００２４】
本実施の形態では、外部ＦＥＴ０は、ＰＭＯＳトランジスタであり、ソース端子が電池１２の高電位側に接続されており、ドレイン端子が端子ＰＡＣＫ（＋）に接続されており、かつゲート端子が抵抗素子Ｒｇを介して、電池監視ＩＣ１４のＦＥＴ駆動回路２０のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続されている。
【００２５】
また、電池１２は、複数の電池セルを含んで成り、低電位側が端子ＰＡＣＫ（−）（本実施の形態ではＧＮＤ）に接続されている。
【００２６】
ＦＥＴ駆動回路２０は、電池監視ＩＣ１４内部に設けられており、外部ＦＥＴ０のＯＮ／ＯＦＦを制御する機能を有している。本実施の形態のＦＥＴ駆動回路２０は、デッドタイム回路２２、クランプ電圧源２４、短絡保護回路３０、外部ＦＥＴ０駆動用のＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、及び短絡電流検出用抵抗素子Ｒ０を備えて構成されている。
【００２７】
本実施の形態のＦＥＴ駆動回路２０は、ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧を電源電圧ＶＤＤとした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＮ、ＮＭＯＳトランジスタＭＮ０＝ＯＦＦ）に、外部ＦＥＴ０がＯＦＦ、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をクランプ電圧源２４から出力されたクランプ電圧ＶＣＬＡＭＰ−とした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＦＦ、ＮＭＯＳトランジスタＭＮ０＝ＯＮ）に、外部ＦＥＴ０がＯＮするように外部ＦＥＴ０を制御（駆動）する機能を有している。このように外部ＦＥＴ０を制御することにより、電池１２を使用可／不可を切り替える。
【００２８】
デッドタイム回路２２は、外部ＦＥＴ０を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう（両者のＯＮ期間が重ならないよう）に制御する機能を有するものである。
【００２９】
クランプ電圧源２４は、外部ＦＥＴ０をＯＮさせるための電圧ＶＣＬＡＭＰ−を生成して出力する機能を有するものである。
【００３０】
短絡電流検出用抵抗素子Ｒ０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出するための機能を有するものであり、ＰＭＯＳトランジスタＭＰ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けられている。本実施の形態の電池監視システム１０では、短絡電流検出用抵抗素子Ｒ０を別途、電池監視ＩＣ１４内部の回路（図示省略）でモニタし、短絡電流検出用抵抗素子Ｒ０を流れる電流（短絡電流）の大きさにより、短絡状態を検出している。また本実施の形態では、短絡電流検出用抵抗素子Ｒ０のモニタにより短絡状態であることを検出した場合は、短絡要因を除去するために所定の措置を、所定の回路や人的手段により行うものとしている。
【００３１】
なお、短絡電流検出用抵抗素子Ｒ０を設ける場所は、本実施の形態の位置に限るものではないが、ＰＭＯＳトランジスタＭＰ０がＯＮの場合のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの短絡を検出し、本実施の形態では、短絡状態の場合は、ＰＭＯＳトランジスタＭＰ０がオフ状態になり、電流が流れなくなることから、本実施の形態のように、ＰＭＯＳトランジスタＭＰ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けることが好ましい。
【００３２】
図２に示すように、短絡保護回路３０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤ電位に短絡した場合に、電池監視ＩＣ１４を破壊から保護するための機能を有するものである。
【００３３】
短絡保護回路３０は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、電流源ｉｂｉａｓｓ、抵抗素子Ｒｐｕ、インバータ回路ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４、ｉｎｖ５、ＮＯＲ回路ｎｏｒ０、及びｎａｎｄ回路ｎａｎｄ０を備えて構成されている。
【００３４】
ＰＭＯＳトランジスタＭＰ１のソース端子、ＭＰ２のソース端子は、共に、電源電圧ＶＤＤに接続される。ＰＭＯＳトランジスタＭＰ１のゲート端子はＮＡＮＤ回路ｎａｎｄ０の出力端子と接続され、ドレイン端子は、抵抗素子Ｒｐｕを介してＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続される。
【００３５】
ＰＭＯＳトランジスタＭＰ２のゲート端子は、出力信号ｐｏｆｆが入力されるようにデッドタイム回路２２に接続され、ドレイン端子は、ＰＭＯＳトランジスタＭＰ３のソース端子に接続される。
【００３６】
ＰＭＯＳトランジスタＭＰ３のゲート端子は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続され、ドレイン端子（ノードＶ０）は、電流源ｉｂｉａｓｓを介してＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ３のドレイン端子は、インバータ回路ｉｎｖ４、ｉｎｖ５を介してＮＡＮＤ回路ｎａｎｄ０及びＮＯＲ回路ｎｏｒ０の入力端子へ接続される。
【００３７】
デッドタイム回路２２は、インバータ回路ｉｎｖ２に出力信号ｎｏｎが入力されるように接続されると共に、インバータ回路ｉｎｖ２、ｉｎｖ３を介してＮＭＯＳトランジスタＭＮ０のゲート端子に接続される。
【００３８】
デッドタイム回路２２の出力信号ｐｏｆｆは、ＮＯＲ回路ｎｏｒ０の入力端子に接続され、ＮＯＲ回路ｎｏｒ０、インバータ回路ｉｎｖ１を介して、ＰＭＯＳトランジスタＭＰ０のゲート端子、及びＮＡＮＤ回路ｎａｎｄ０の入力端子に接続される。
【００３９】
本実施の形態のＦＥＴ駆動回路２０では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、デッドタイム回路２２は、出力信号ｐｏｆｆ及び出力信号ｎｏｎを生成して出力する。外部ＦＥＴ０をＯＮする場合は、出力信号ｐｏｆｆを「Ｈ」レベル、出力信号ｎｏｎを「Ｈ」レベルとする。「Ｈ」レベルの出力信号ｐｏｆｆにより、ＰＭＯＳトランジスタＭＰ２はＯＦＦになる。また、ＮＯＲ回路ｎｏｒ０では、出力信号ｐｏｆｆが「Ｈ」レベルであるため、ノードＶ１のレベル（電圧値）にかかわらず、「Ｌ」レベルの信号をインバータ回路ｉｎｖ１に出力する。従って、制御信号ｐｇは「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ０はＯＦＦになる。一方、「Ｈ」レベルの出力信号ｎｏｎにより、制御信号ｎｇは「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ０はＯＮになる。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤにクランプ電圧ＶＣＬＡＭＰ−が出力され、外部ＦＥＴ０のゲート端子に、クランプ電圧ＶＣＬＡＭＰ−が印加され、外部ＦＥＴ０がＯＮする。
【００４０】
一方、外部ＦＥＴ０をＯＦＦする場合は、出力信号ｐｏｆｆを「Ｌ」レベル、出力信号ｎｏｎを「Ｌ」レベルとする。外部ＦＥＴ０がＯＦＦの場合は、ＰＭＯＳトランジスタＭＰ０がＯＮ、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなり、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧は電源電圧ＶＤＤとなり、外部ＦＥＴ０のゲート端子に、電源圧ＶＤＤが印加される。この状態では、制御信号ｐｇは、「Ｌ」レベルであるため、ＮＡＮＤ回路ｎａｎｄ０の出力は、ノードＶ１のレベル（電圧値）にかかわらず、「Ｈ」レベルとなり、ＰＭＯＳトランジスタＭＰ１は、ＯＦＦしている。一方、ＰＭＯＳトランジスタＭＰ２では、「Ｌ」レベルの出力信号ｐｏｆｆがゲート端子に印加されるため、ＯＮしているが、ＰＭＯＳトランジスタＭＰ３では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤであるため、ゲート端子に電源電圧ＶＤＤが印加され、ＯＦＦになっている。従って、ノードＶ０、Ｖ１は「Ｌ」レベルとなり、ＮＯＲ回路ｎｏｒ０の入力端子には、「Ｌ」レベルの出力信号ｐｏｆｆと、「Ｌ」レベルのノードＶ１の電圧とが入力されるため、出力が「Ｈ」レベルになり、制御信号ｐｇが「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ０のＯＮ状態が保持される。
【００４１】
また、「Ｌ」レベルの出力信号ｎｏｎにより、制御信号ｎｇは「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ０のＯＦＦ状態が保持される。
【００４２】
この状態において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因によりＧＮＤに短絡した場合等、ＰＭＯＳトランジスタＭＰ３の閾値電圧、ＰＭＯＳトランジスタＭＰ０、ＭＰ２のＯＮ抵抗、短絡電流検出用抵抗素子Ｒ０により決まる短絡検出電圧以下となると、ＰＭＯＳトランジスタＭＰ３がＯＮする。具体的には、ＰＭＯＳトランジスタＭＰ３の閾値電圧をＶＴＨ＿ＭＰ３、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗をＲＯＮ＿ＭＰ０、ＰＭＯＳトランジスタＭＰ２のＯＮ抵抗をＲＯＮ＿ＭＰ２、短絡電流をＩｓｈｏｒｔ、短絡電流検出用抵抗素子Ｒ０の抵抗値をＲ０、電流源ｉｂｉａｓｓの電流値をＩｂｉａｓｓとすると、以下の（１）式を満たすと、ＰＭＯＳトランジスタＭＰ３がＯＮする。
【００４３】
ＶＴＨ＿ＭＰ３＜（Ｒ０＋ＲＯＮ＿ＭＰ０）Ｉｓｈｏｒｔ−ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓ ・・・（１）
【００４４】
ＰＭＯＳトランジスタＭＰ３がＯＮすることにより、ノードＶ０、Ｖ１が「Ｈ」レベルになり、ＮＯＲ回路ｎｏｒ０の出力が「Ｌ」レベルになり、制御信号ｐｇは「Ｈ」レベルとなるため、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなる。
【００４５】
一方、ノードＶ１及び制御信号ｐｇが「Ｈ」レベルとなるため、ＮＡＮＤ回路ｎａｎｄ０の出力が「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ１がＯＮされる。
【００４６】
ＰＭＯＳトランジスタＭＰ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｕを介して、電源電圧ＶＤＤにプルアップされた状態となり、短絡電流Ｉｓｈｏｒｔは、ＰＭＯＳトランジスタＭＰ１のＯＮ抵抗を無視すると、次の（２）式により制限される（抵抗素子Ｒｐｕの抵抗値をＲｐｕとする）。
【００４７】
Ｉｓｈｏｒｔ＝（電源電圧ＶＤＤ−ＦＥＴ＿ＰＡＤ電圧値）／Ｒｐｕ ・・・（２）
【００４８】
従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｕに制限される。
【００４９】
この後、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤをＧＮＤに短絡した要因が上述のようにして除去され、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが開放されると、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤはプルアップ状態であるため、電圧値が上昇する。電圧値が短絡検出電圧以上となると、ＰＭＯＳトランジスタＭＰ３はＯＦＦする。これにより、ノードＶ０、Ｖ１は「Ｌ」レベルとなり、ＮＯＲ回路ｎｏｒ０の出力が「Ｈ」レベルになり、制御信号ｐｇは「Ｌ」レベルとなるため、ＰＭＯＳトランジスタＭＰ０がＯＮする。一方、ノードＶ１及び制御信号ｐｇが「Ｌ」レベルとなるため、ＮＡＮＤ回路ｎａｎｄ０の出力が「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ１がＯＦＦされる。ＰＭＯＳトランジスタＭＰ１がＯＦＦすることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルアップ状態が解除され、短絡検出前の状態（通常状態）に復帰する。
【００５０】
本実施の形態の短絡保護回路３０において、ＰＭＯＳトランジスタＭＰ２は、短絡検出電圧を電源電圧ＶＤＤにより調整する機能を有している。電源電圧ＶＤＤが低くなるにつれ、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、ＰＭＯＳトランジスタＭＰ０をＯＮする際に外部ＦＥＴ０のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以下となり、短絡保護回路３０による短絡保護機能（上述の動作）が動作してしまう可能性がある。
【００５１】
もし、ＰＭＯＳトランジスタＭＰ２を設けない場合、外部ＦＥＴ０をＯＦＦする際に、外部ＦＥＴ０のゲート端子の電荷を放電するため（ＯＦＦするため）の電流が瞬間的に流れる。電源電圧ＶＤＤが低い状態で、外部ＦＥＴ０をＯＦＦすると、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗は、電源電圧ＶＤＤが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。ＰＭＯＳトランジスタＭＰ２を設けない場合は、上述の式（１）において、ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓ＝０となり、Ｒ０＋ＲＯＮ＿ＭＰ０は電源電圧ＶＤＤが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。
【００５２】
短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部ＦＥＴ０をＯＮからＯＦＦにする場合の動作速度が遅くなるという、問題が生じてしまう。
【００５３】
本実施の形態のＦＥＴ駆動回路２０の短絡保護回路３０では、ＰＭＯＳトランジスタＭＰ２を設けることにより、ＰＭＯＳトランジスタＭＰ２のＯＮ抵抗も電源電圧ＶＤＤが低くなるにつれ大きくなるため、短絡検出電圧が低くなり、上述のように短絡検出電圧が大きくなることを抑制することができる。従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧値が短絡検出電圧を下回るのを防止することができる。すなわち、ＰＭＯＳトランジスタＭＰ２のトランジスタサイズ（ＯＮ抵抗値）を適切に選定することにより、上述の問題を回避することができる。
【００５４】
以上説明したように、本実施の形態の電池監視システム１０では、電池１２の充電・放電を制御する外部ＦＥＴ０と、短絡保護回路３０を有するＦＥＴ駆動回路２０を内蔵する電池監視ＩＣ１４と、を備える。外部ＦＥＴ０がＯＦＦ状態の場合において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により短絡し、短絡検出電圧以下となり、ＶＴＨ＿ＭＰ３＜（Ｒ０＋ＲＯＮ＿ＭＰ０）Ｉｓｈｏｒｔ−ＲＯＮ＿ＭＰ２×Ｉｂｉａｓｓを満たすと、ＰＭＯＳトランジスタＭＰ３がＯＮする。すなわち、短絡電流Ｉｓｈｏｒｔが生じることにより、ＰＭＯＳトランジスタＭＰ３がＯＮする。また、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなり、さらにＰＭＯＳトランジスタＭＰ１がＯＮされる。ＰＭＯＳトランジスタＭＰ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｕを介して、プルアップされた状態となり、ＧＮＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｕに制限される。
【００５５】
すなわち、短絡状態の場合は、短絡保護回路３０のＰＭＯＳトランジスタＭＰ３により、電源電圧ＶＤＤからＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ０）に電流が流れる経路をＰＭＯＳトランジスタＭＰ０及び短絡電流検出用抵抗素子Ｒ０を経由する経路から、ＰＭＯＳトランジスタＭＰ１及び抵抗素子Ｒｐｕを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ１４が破壊されるのを防止することができる。
【００５６】
また、本実施の形態では、短絡発生後にその要因が除去された場合、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがプルアップ状態であるため、電圧値が短絡検出電圧以上となると、ＰＭＯＳトランジスタＭＰ３がＯＦＦし、ＰＭＯＳトランジスタＭＰ０がＯＮする。また、ＰＭＯＳトランジスタＭＰ１がＯＦＦする。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルアップ状態が解除され、短絡検出前の状態（通常状態）に復帰する。従って、電池監視ＩＣ１４をそのまま継続して使用することができる。
【００５７】
［第２の実施の形態］
【００５８】
以下、図面を参照して本発明の第２の実施の形態の電池監視システムについて詳細に説明する。第１の実施の形態では外部ＦＥＴ０としてＰＭＯＳトランジスタを用いた場合について説明したが、本実施の形態の電池監視システムでは、は外部ＦＥＴとしてＮＭＯＳトランジスタ（外部ＦＥＴ１、図３参照）を用いた場合について説明する。
【００５９】
本実施の形態の電池監視システムの概略構成の一例の概略構成図を図３に示す。また、本実施の形態のＦＥＴ駆動回路の概略構成の一例の回路図を図４に示す。なお、本実施の形態において、第１の実施の形態と略同様の構成、及び動作については、その旨を記載し、詳細な説明を省略する。
【００６０】
図３に示した本実施の形態の電池監視システム５０は、電池１２と、電池１２の充電・放電を制御する外部ＦＥＴ１と、外部ＦＥＴ１を駆動するためのＦＥＴ駆動回路６０を含む電池監視ＩＣ５４と、を備えて構成されている。
【００６１】
本実施の形態では、外部ＦＥＴ１は、ＮＭＯＳトランジスタであり、ソース端子が電池１２の低電位側に接続されており、ドレイン端子が端子ＰＡＣＫ（−）（本実施の形態ではＧＮＤ電位）に接続されており、かつゲート端子が抵抗素子Ｒｇを介して、電池監視ＩＣ５４のＦＥＴ駆動回路６０のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続されている。
【００６２】
また、電池１２は、複数の電池セルを含んで成り、低電位側が端子ＰＡＣＫ（＋）に接続されている。
【００６３】
ＦＥＴ駆動回路６０は、電池監視ＩＣ５４内部に形成されており、外部ＦＥＴ１のＯＮ／ＯＦＦを制御する機能を有している。本実施の形態のＦＥＴ駆動回路６０は、デッドタイム回路６２、クランプ電圧源６４、短絡保護回路７０、外部ＦＥＴ１駆動用のＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、及び短絡電流検出用抵抗素子Ｒ１を備えて構成されている。
【００６４】
本実施の形態のＦＥＴ駆動回路６０は、ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０のＯＮ／ＯＦＦにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をＧＮＤとした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＦＦ、ＮＭＯＳトランジスタＭＮ０＝ＯＮ）に、外部ＦＥＴ１がＯＦＦ、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧をクランプ電圧源６４から出力されたクランプ電圧ＶＣＬＡＭＰ＋とした場合（ＰＭＯＳトランジスタＭＰ０＝ＯＮ、ＮＭＯＳトランジスタＭＮ０＝ＯＦＦ）に、外部ＦＥＴ１がＯＮするように外部ＦＥＴ１を制御（駆動）する機能を有している。このように外部ＦＥＴ１を制御することにより、電池１２を使用可／不可を切り替える。
【００６５】
デッドタイム回路６２は、外部ＦＥＴ１を駆動するＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０とが同時にＯＮしないよう（両者のＯＮ期間が重ならないよう）に制御する機能を有するものである。
【００６６】
クランプ電圧源６４は、外部ＦＥＴ１をＯＮさせるための電圧ＶＣＬＡＭＰ＋を生成して出力する機能を有するものである。
【００６７】
短絡電流検出用抵抗素子Ｒ１は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出するための機能（第１の実施の形態の短絡電流検出用抵抗素子Ｒ０と略同様の機能）を有するものであり、ＮＭＯＳトランジスタＭＮ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けられている。
【００６８】
なお、短絡電流検出用抵抗素子Ｒ０を設ける場所は、第１の実施の形態と同様に本実施の形態の位置に限るものではないが、ＮＭＯＳトランジスタＭＮ０がＯＮの場合のＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの短絡を検出し、本実施の形態では、短絡状態の場合は、ＮＭＯＳトランジスタＭＭ０がオフ状態になり、電流が流れなくなることから、本実施の形態のように、ＮＭＯＳトランジスタＭＮ０のドレイン端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤとの間に設けることが好ましい。
【００６９】
短絡保護回路７０は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡した場合に、電池監視ＩＣ５４を破壊から保護するための機能を有するものである。
【００７０】
短絡保護回路６０は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、電流源ｉｂｉａｓｓ、抵抗素子Ｒｐｄ、インバータ回路ｉｎｖ０、ｉｎｖ１、ｉｎｖ３、ｉｎｖ６、ｉｎｖ７、ＮＯＲ回路ｎｏｒ１、及びｎａｎｄ回路ｎａｎｄ１を備えて構成されている。
【００７１】
ＮＭＯＳトランジスタＭＮ１のソース端子、ＭＮ２のソース端子は、共に、ＧＮＤ端子に接続される。ＮＭＯＳトランジスタＭＮ１のゲート端子はＮＯＲ回路ｎｏｒ１の出力端子と接続され、ドレイン端子は、抵抗素子Ｒｐｄを介してＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続される。
【００７２】
ＮＭＯＳトランジスタＭＮ２のゲート端子は、出力信号ｐｏｆｆが入力されるようにデッドタイム回路６２に接続され、ドレイン端子は、ＮＭＯＳトランジスタＭＮ３のソース端子に接続される。
【００７３】
ＮＭＯＳトランジスタＭＮ３のゲート端子は、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに接続され、ドレイン端子（ノードＶ２）は、電流源ｉｂｉａｓｓを介してクランプ電圧源６４出力のクランプ電圧ＶＣＬＡＭＰ＋に接続される。ＮＭＯＳトランジスタＭＮ３のドレイン端子は、インバータ回路ｉｎｖ６、ｉｎｖ７を介してＮＡＮＤ回路ｎａｎｄ１及びＮＯＲ回路ｎｏｒ１の入力端子へ接続される。
【００７４】
デッドタイム回路６２は、インバータ回路ｉｎｖ０に出力信号ｐｏｆｆが入力されるように接続されると共に、インバータ回路ｉｎｖ０、ｉｎｖ１を介してＰＭＯＳトランジスタＭＰ０のゲート端子に接続される。
【００７５】
デッドタイム回路６２の出力信号ｎｏｎは、ＮＡＮＤ回路ｎａｎｄ１の入力端子に接続され、ＮＡＮＤ回路ｎａｎｄ１、インバータ回路ｉｎｖ３を介して、ＮＭＯＳトランジスタＭＮ０のゲート端子、及びＮＯＲ回路ｎｏｒ１の入力端子に接続される。
【００７６】
本実施の形態のＦＥＴ駆動回路６０では、外部ＦＥＴ０のＯＮ／ＯＦＦを制御するＦＥＴ ＯＮ信号を受け付けると、デッドタイム回路６２は、出力信号ｐｏｆｆ及び出力信号ｎｏｎを生成して出力する。外部ＦＥＴ１をＯＮする場合は、出力信号ｐｏｆｆを「Ｌ」レベル、出力信号ｎｏｎを「Ｌ」レベルとする。「Ｌ」レベルの出力信号ｎｏｎにより、ＮＭＯＳトランジスタＭＮ２はＯＦＦになる。また、ＮＡＮＤ回路ｎａｎｄ１では、出力信号ｎｏｎが「Ｌ」レベルであるため、ノードＶ３のレベル（電圧値）にかかわらず、「Ｈ」レベルの信号をインバータ回路ｉｎｖ３に出力する。従って、制御信号ｎｇは「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ０はＯＦＦになる。一方、「Ｌ」レベルの出力信号ｐｏｆｆにより、制御信号ｐｇは「Ｌ」レベルになり、ＰＭＯＳトランジスタＭＰ０はＯＮになる。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤにクランプ電圧ＶＣＬＡＭＰ＋が出力され、外部ＦＥＴ１のゲート端子に、クランプ電圧ＶＣＬＡＭＰ＋が印加され、外部ＦＥＴ１がＯＮする。
【００７７】
一方、外部ＦＥＴ０１ＯＦＦする場合は、出力信号ｐｏｆｆを「Ｈ」レベル、出力信号ｎｏｎを「Ｈ」レベルとする。外部ＦＥＴ１がＯＦＦの場合は、ＮＭＯＳトランジスタＭＮ０がＯＮ、ＰＭＯＳトランジスタＭＰ０がＯＦＦとなり、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧はＧＮＤとなり、外部ＦＥＴ１のゲート端子に、ＧＮＤが印加される。この状態では、制御信号ｎｇは、「Ｈ」レベルであるため、ＮＯＲ回路ｎｏｒ１の出力は、ノードＶ３のレベル（電圧値）にかかわらず、「Ｌ」レベルとなり、ＮＭＯＳトランジスタＭＮ１は、ＯＦＦしている。一方、ＮＭＯＳトランジスタＭＮ２では、「Ｈ」レベルの出力信号ｎｏｎがゲート端子に印加されるため、ＯＮしているが、ＮＭＯＳトランジスタＭＮ３では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがＧＮＤであるため、ゲート端子にＧＮＤが印加され、ＯＦＦになっている。従って、ノードＶ２、Ｖ３は「Ｈ」レベルとなり、ＮＡＮＤ回路ｎａｎｄ１の入力端子には、「Ｈ」レベルの出力信号ｎｏｎと、「Ｈ」レベルのノードＶ３の電圧とが入力されるため、出力が「Ｌ」レベルになり、制御信号ｎｇが「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ０のＯＮ状態が保持される。
【００７８】
また、「Ｈ」レベルの出力信号ｐｏｆｆより、制御信号ｐｇは「Ｈ」レベルになり、ＰＭＯＳトランジスタＭＰ０のＯＦＦ状態が保持される。
【００７９】
この状態において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により電源電圧ＶＤＤに短絡した場合等、ＮＭＯＳトランジスタＭＮ３の閾値電圧、ＮＭＯＳトランジスタＭＮ０、ＭＮ２のＯＮ抵抗、短絡電流検出用抵抗素子Ｒ１により決まる短絡検出電圧以上となると、ＮＭＯＳトランジスタＭＮ３がＯＮする。具体的には、ＮＭＯＳトランジスタＭＮ３の閾値電圧をＶＴＨ＿ＭＮ３、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗をＲＯＮ＿ＭＮ０、ＮＭＯＳトランジスタＭＮ２のＯＮ抵抗をＲＯＮ＿ＭＮ２、短絡電流をＩｓｈｏｒｔ、短絡電流検出用抵抗素子Ｒ１の抵抗値をＲ１、電流源ｉｂｉａｓｓの電流値をＩｂｉａｓｓとすると、以下の（３）式を満たすと、ＮＭＯＳトランジスタＭＮ３がＯＮする。
【００８０】
ＶＴＨ＿ＭＮ３＞ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ−（Ｒ１＋ＲＯＮ＿ＭＮ０）Ｉｓｈｏｒｔ ・・・（３）
【００８１】
ＮＭＯＳトランジスタＭＮ３がＯＮすることにより、ノードＶ２、Ｖ３が「Ｌ」レベルになり、ＮＡＮＤ回路ｎａｎｄ１の出力が「Ｈ」レベルになり、制御信号ｎｇは「Ｌ」レベルとなるため、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなる。
【００８２】
一方、ノードＶ３及び制御信号ｎｇが「Ｌ」レベルとなるため、ＮＯＲ回路ｎｏｒ１の出力が「Ｈ」レベルになり、ＮＭＯＳトランジスタＭＮ１がＯＮされる。
【００８３】
ＮＭＯＳトランジスタＭＮ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｄを介して、ＧＮＤにプルダウンされた状態となり、短絡電流Ｉｓｈｏｒｔは、ＮＭＯＳトランジスタＭＮ１のＯＮ抵抗を無視すると、次の（４）式により制限される（抵抗素子Ｒｐｄの抵抗値をＲｐｄとする）。
【００８４】
Ｉｓｈｏｒｔ＝（ＦＥＴ＿ＰＡＤ電圧値）／Ｒｐｄ ・・・（４）
【００８５】
従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが電源電圧ＶＤＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｄに制限される。
【００８６】
この後、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤを電源電圧ＶＤＤに短絡した要因が上述のようにして除去され、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが開放されると、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤはプルダウン状態であるため、電圧値が下降する。電圧値が短絡検出電圧以下となると、ＮＭＯＳトランジスタＭＮ３はＯＦＦする。これにより、ノードＶ２、Ｖ３は「Ｈ」レベルとなり、ＮＡＮＤ回路ｎａｎｄ１の出力が「Ｌ」レベルになり、制御信号ｎｇは「Ｈ」レベルとなるため、ＮＭＯＳトランジスタＭＮ０がＯＮする。一方、ノードＶ３及び制御信号ｎｇが「Ｈ」レベルとなるため、ＮＯＲ回路ｎｏｒ１の出力が「Ｌ」レベルになり、ＮＭＯＳトランジスタＭＮ１がＯＦＦされる。ＮＭＯＳトランジスタＭＮ１がＯＦＦすることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルダウン状態が解除され、短絡検出前の状態（通常状態）に復帰する。
【００８７】
本実施の形態の短絡保護回路７０において、ＮＭＯＳトランジスタＭＮ２は、短絡検出電圧を電源電圧ＶＤＤにより調整する機能を有している。電源電圧ＶＤＤが低くなるにつれ、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗が大きくなり無視できなくなると、短絡検出電圧も大きくなるため、短絡状態でない場合であっても、ＮＭＯＳトランジスタＭＮ０をＯＮする際に外部ＦＥＴ１のゲート駆動電流が流れることで、瞬間的に短絡検出電圧以上となり、短絡保護回路７０による短絡保護機能（上述の動作）が動作してしまう可能性がある。
【００８８】
もし、ＮＭＯＳトランジスタＭＮ２を設けない場合、外部ＦＥＴ１をＯＦＦする際に、外部ＦＥＴ１のゲート端子の電荷を放電するため（ＯＦＦするため）の電流が瞬間的に流れる。電源電圧ＶＤＤが低い状態で、外部ＦＥＴ１をＯＦＦすると、ＮＭＯＳトランジスタＭＮ０のＯＮ抵抗は、電源電圧ＶＤＤが高い場合に比べて大きくなるため、このゲート端子の電荷を放電するための電流により、短絡状態ではないにもかかわらず、短絡を検出してしまう可能性が生じる。ＮＭＯＳトランジスタＭＮ２を設けない場合は、上述の式（３）において、ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ＝０となり、Ｒ１＋ＲＯＮ＿ＭＮ０は電源で圧ＶＤＤが低い場合では大きくなるため、より小さい電流で短絡検出をすることになる。
【００８９】
従って、第１の実施の形態と同様に、短絡保護が誤って動作してしまう場合、このゲート端子の電荷を放電する電流を短絡電流と判断してしまうため、短絡保護機能により電荷を放電する電流が制限されてしまい、外部ＦＥＴ１をＯＮからＯＦＦにする場合の動作速度が遅くなるという、問題が生じてしまう。
【００９０】
本実施の形態のＦＥＴ駆動回路６０の短絡保護回路７０では、ＮＭＯＳトランジスタＭＮ２を設けることにより、ＮＭＯＳトランジスタＭＮ２のＯＮ抵抗も電源電圧ＶＤＤが低くなるにつれ大きくなるため、短絡検出電圧が高くなり、従って、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧値が短絡検出電圧を上回るのを防止することができる。すなわち、ＮＭＯＳトランジスタＭＮ２のトランジスタサイズ（ＯＮ抵抗値）を適切に選定することにより、上述の問題を回避することができる。
【００９１】
以上説明したように、本実施の形態の電池監視システム５０では、電池１２の充電・放電を制御するＮＭＯＳトランジスタである外部ＦＥＴ１と、短絡保護回路７０を有するＦＥＴ駆動回路６０を内蔵する電池監視ＩＣ５４と、を備える。外部ＦＥＴ１がＯＦＦ状態の場合において、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤの電圧が、何らかの要因により短絡し、短絡検出電圧以上となり、ＶＴＨ＿ＭＮ３＞ＲＯＮ＿ＭＮ２×Ｉｂｉａｓｓ−（Ｒ１＋ＲＯＮ＿ＭＮ０）Ｉｓｈｏｒｔを満たすと、ＮＭＯＳトランジスタＭＮ３がＯＮする。すなわち、短絡電流Ｉｓｈｏｒｔが生じることにより、ＮＭＯＳトランジスタＭＮ３がＯＮする。また、ＮＭＯＳトランジスタＭＮ０がＯＦＦとなり、さらにＮＭＯＳトランジスタＭＮ１がＯＮされる。ＮＭＯＳトランジスタＭＮ１がＯＮされることにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤは、抵抗素子Ｒｐｄを介して、プルダウンされた状態となり、電源電圧ＶＤＤに短絡した場合の最大短絡電流Ｉｓｈｏｒｔ＿ｍａｘは、Ｉｓｈｏｒｔ＿ｍａｘ＝ＶＤＤ／Ｒｐｄに制限される。
【００９２】
すなわち、短絡状態の場合は、短絡保護回路７０のＮＭＯＳトランジスタＭＮ３により、ＧＮＤ端子とＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ（外部ＦＥＴ１）との間で電流が流れる経路をＮＭＯＳトランジスタＭＮ０及び短絡電流検出用抵抗素子Ｒ１を経由する経路から、ＮＭＯＳトランジスタＭＮ１及び抵抗素子Ｒｐｄを経由する抵抗値が大きい経路に切り替えるため、短絡電流を制限することができ、従って、短絡により、電池監視ＩＣ５４が破壊されるのを防止することができる。
【００９３】
また、本実施の形態では、短絡発生後にその要因が除去された場合、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤがプルダウン状態であるため、電圧値が短絡検出電圧以下となると、ＮＭＯＳトランジスタＭＮ３がＯＦＦし、ＮＭＯＳトランジスタＭＮ０がＯＮする。また、ＮＭＯＳトランジスタＭＮ１がＯＦＦする。これにより、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤのプルダウン状態が解除され、短絡検出前の状態（通常状態）に復帰する。従って、電池監視ＩＣ５４をそのまま継続して使用することができる。
【００９４】
なお、上述の第１の実施の形態及び第２の実施の形態では、多セル接続された電池１２の電池監視ＩＣ（電池監視ＩＣ１４、５４）に内蔵されるＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）を想定し、外部ＦＥＴ（外部ＦＥＴ０、１）をＯＮする際の出力電圧としてクランプ電圧源（クランプ電圧源２４、６４）から出力されたクランプ電圧（ＶＣＬＡＭＰ−、ＶＣＬＡＭＰ＋）を用いる構成について説明したがこれに限らず、例えば、クランプ電圧源を仕様せず電源電圧ＶＤＤ−ＧＮＤを駆動電源とするＦＥＴ駆動回路を用いるように構成してもよい。なお、この場合において、ＦＥＴゲート電圧出力端子に電源電圧ＶＤＤ短絡、ＧＮＤ短絡の両方の保護を設ける必要がある場合には、第１の実施の形態及び第２の実施の形態を併用して適用するようにすればよい。
【００９５】
また、上述の第１の実施の形態及び第２の実施の形態では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡したか否かを検出する場合について詳細に説明したがＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤに限らず、第１の実施の形態では、ＭＯＳトランジスタＭＰ０と外部ＦＥＴ０とを接続する配線、また、第２の実施の形態では、ＭＯＳトランジスタＭＮ０と外部ＦＥＴ１とを接続する配線が短絡したか否かについても、それぞれ第１の実施の形態及び第２の実施の形態と同様に検出することができる。
【００９６】
また、上述の第１の実施の形態及び第２の実施の形態では、外部ＦＥＴ（外部ＦＥＴ０、１）に対する短絡保護回路（短絡保護回路３０、７０）を有するＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）について詳細に説明したが外部ＦＥＴ駆動用の回路に限らない。例えば、ＦＥＴ以外の部品駆動用回路に同様な駆動回路を用いる場合には、当該駆動回路に上述の保護回路を適用して、短絡から保護するように構成してもよい。
【００９７】
また、上述の第１の実施の形態及び第２の実施の形態では、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤが短絡した場合の短絡保護回路（短絡保護回路３０、７０）を有するＦＥＴ駆動回路（ＦＥＴ駆動回路２０、６０）について詳細に説明したがこれに限らない。例えば、過電流保護機能（過電流保護回路）つき負荷駆動回路として用いるものであってもよい。当該過電流保護回路の場合、例えば、第１の実施の形態のように構成される場合は、検出電圧をＰＭＯＳトランジスタＭＰ０、ＭＰ２、ＭＰ３、短絡電流検出用抵抗素子Ｒ０により特定の検出電圧に設定できる（上述の（１）式参照）ため、万一、想定よりも過大な電流を駆動するような負荷が負荷駆動回路（当該負荷駆動回路を内蔵するＩＣ）に接続された場合に上述と同様な動作により過大電流を制限することによりＩＣを保護することができる。
【００９８】
また、上述の第１の実施の形態及び第２の実施の形態では、電池１２を制御するスイッチング素子として、ＰＭＯＳトランジスタ（外部ＦＥＴ０）、ＮＭＯＳトランジスタ（外部ＦＥＴ１）を外部に設けるように構成しているが、これに限らず、電池監視ＩＣ（電池監視ＩＣ１４、５４）に内蔵するようにしてもよい。なお、本実施の形態のように電池保護ＩＣの場合では、電池１２の充電電流／負荷電流を制御するには大電流を流してＯＮ／ＯＦＦすることとなるため、この大電流を制御するスイッチング素子（ＦＥＴ）を電池監視ＩＣに内蔵しようとすると電池監視ＩＣのサイズが非常に大きくなるため、実装的な観点からあまり好ましくない。また、また発熱の観点からも他回路と同一のパッケージに収めるのは好ましくない。従って、上述の第１の実施の形態及び第２の実施の形態のように、外部ＦＥＴとすることが好ましい。なお、このように外部に設けることにより内蔵する場合に比べて、ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤと外部ＦＥＴとの間の伝送路（ＦＥＴゲート電圧出力端子ＦＥＴ＿ＰＡＤ）が短絡しやすくなるため、上述の第１の実施の形態及び第２の実施の形態のように短絡保護回路（短絡保護回路３０、７０）を設けることにより、短絡から保護する効果がより高くなる。
【００９９】
また、上述の第１の実施の形態及び第２の実施の形態では、短絡検出電圧を調整する機能を有する手段として、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２を設けるように構成しているが、短絡検出電圧を調整する機能を有する手段の構成はこれに限らない。本実施の形態では、抵抗値により短絡検出電圧を調整するため、その他の抵抗素子であってもよい。なお、例えば、第１の実施の形態の場合、短絡検出電圧が短絡電流検出用抵抗素子Ｒ０の抵抗値とＰＭＯＳトランジスタＭＰ０のＯＮ抵抗で決まり、ＰＭＯＳトランジスタＭＰ０のＯＮ抵抗は、温度と電源電圧ＶＤＤによりその値が変化するため、ＰＭＯＳトランジスタＭＰ０と温度、電源電圧ＶＤＤに対するＯＮ抵抗の変化が同様であるＰＭＯＳトランジスタを使用したほうが、温度、電源電圧ＶＤＤの変化による短絡検出電圧値の影響を抑制することができる。一方、抵抗素子を用いた場合、当該抵抗素子の抵抗値自体は電源電圧ＶＤＤの変化の影響を受けず、またＰＭＯＳトランジスタＭＰ０と異なる温度特性を持っているため、温度条件や電源電圧ＶＤＤの変化に対し、短絡検出電圧値が影響を受けやすくなるため、上述の第１の実施の形態及び第２の実施の形態のようにＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２）とすることが好ましい。
【符号の説明】
【０１００】
１０、５０ 電池監視システム
１２ 電池
１４、５４ 電池監視ＩＣ
２４、６４ クランプ電圧源
３０、７０ 短絡保護回路
ＶＤＤ 電源電圧
ＦＥＴ０、ＦＥＴ１ 外部ＦＥＴ
【特許請求の範囲】
【請求項１】
第１スイッチ手段をオフするための電圧を供給するオフ電源と、前記第１スイッチ手段と、を電気的に接続する第１伝送路と、
前記第１伝送路上に設けられた第２スイッチ手段と、
前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第１スイッチ手段と、を電気的に接続し、かつ前記第１伝送路よりも抵抗値が高い第２伝送路と、
前記第２伝送路上に設けられた第３スイッチ手段と、
前記第１伝送路に接続され、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第２スイッチ手段をオフにすると共に、前記第３スイッチ手段をオンにする電圧検知手段と、
前記電圧検知手段と前記第１伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、
を備えた半導体回路。
【請求項２】
前記第１スイッチ手段と、前記第２スイッチ手段との間の前記第１伝送路上に設けられ、前記第１伝送路に流れる電流の電流値を検知する電流検知手段を備えた、請求項１に記載の半導体回路。
【請求項３】
前記第２スイッチ手段及び前記調整手段は、ＭＯＳトランジスタである、請求項１または請求項２に記載の半導体回路。
【請求項４】
前記第２伝送路は、前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路と、を電気的に接続する、請求項１から請求項３のいずれか１項に記載の半導体回路。
【請求項５】
前記第１スイッチ手段をオンするための電圧を供給するオン電源と、前記第１スイッチ手段と、を電気的に接続する第３伝送路と、
前記第３伝送路上に設けられた第４スイッチ手段と、
を備えた、請求項１から請求項４のいずれか１項に記載の半導体回路。
【請求項６】
第１スイッチ手段と、
前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、
を備えた半導体装置。
【請求項７】
電池と、
前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第１スイッチ手段と、
前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、
を備えた電池監視システム。
【請求項１】
第１スイッチ手段をオフするための電圧を供給するオフ電源と、前記第１スイッチ手段と、を電気的に接続する第１伝送路と、
前記第１伝送路上に設けられた第２スイッチ手段と、
前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第１スイッチ手段と、を電気的に接続し、かつ前記第１伝送路よりも抵抗値が高い第２伝送路と、
前記第２伝送路上に設けられた第３スイッチ手段と、
前記第１伝送路に接続され、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路に流れる電流に応じた電圧を検知し、かつ、検知した前記電圧と閾値とに応じて前記第２スイッチ手段をオフにすると共に、前記第３スイッチ手段をオンにする電圧検知手段と、
前記電圧検知手段と前記第１伝送路との間に設けられ、前記オフ電源の電圧値の変動に応じて前記電圧値が変動しないように前記電圧値を調整する調整手段と、
を備えた半導体回路。
【請求項２】
前記第１スイッチ手段と、前記第２スイッチ手段との間の前記第１伝送路上に設けられ、前記第１伝送路に流れる電流の電流値を検知する電流検知手段を備えた、請求項１に記載の半導体回路。
【請求項３】
前記第２スイッチ手段及び前記調整手段は、ＭＯＳトランジスタである、請求項１または請求項２に記載の半導体回路。
【請求項４】
前記第２伝送路は、前記オフ電源と前記第２スイッチ手段との間の前記第１伝送路と、前記第２スイッチ手段と前記第１スイッチ手段との間の前記第１伝送路と、を電気的に接続する、請求項１から請求項３のいずれか１項に記載の半導体回路。
【請求項５】
前記第１スイッチ手段をオンするための電圧を供給するオン電源と、前記第１スイッチ手段と、を電気的に接続する第３伝送路と、
前記第３伝送路上に設けられた第４スイッチ手段と、
を備えた、請求項１から請求項４のいずれか１項に記載の半導体回路。
【請求項６】
第１スイッチ手段と、
前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、
を備えた半導体装置。
【請求項７】
電池と、
前記電池の高電位側に接続され、かつ前記電池の充電、放電を制御する第１スイッチ手段と、
前記第１スイッチ手段をオフするための電圧を供給するオフ電源と前記第１スイッチ手段とを電気的に接続するための請求項１から請求項５のいずれか１項に記載の半導体回路と、
を備えた電池監視システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１６１１８４（Ｐ２０１２−１６１１８４Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１９７５９（Ｐ２０１１−１９７５９）
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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