半導体回路
【課題】温度変化や製造プロセスのばらつきに起因する出力の変動を抑制する。
【解決手段】温度が上昇するとバイアス電圧生成回路28からNMOSトランジスタ26のゲートに供給されるバイアス電圧ＶＧＳが低下することで参照電流Ｉrefが低下し、温度上昇に伴う電圧Ｖcの低下幅が小さくなり、温度が低下するとバイアス電圧ＶＧＳが上昇することで参照電流Ｉrefが増大し、温度低下に伴う電圧Ｖcの増加幅が小さくなる。、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より低下した場合は、バイアス電圧ＶＧＳも低下することで参照電流Ｉrefが低下し、閾値電圧Ｖtの低下に伴う電圧Ｖcの低下幅が小さくなり、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より上昇している場合は、バイアス電圧ＶＧＳも上昇することで参照電流Ｉrefが増大し、閾値電圧Ｖtの上昇に伴う電圧Ｖcの増加幅が小さくなる。
【解決手段】温度が上昇するとバイアス電圧生成回路28からNMOSトランジスタ26のゲートに供給されるバイアス電圧ＶＧＳが低下することで参照電流Ｉrefが低下し、温度上昇に伴う電圧Ｖcの低下幅が小さくなり、温度が低下するとバイアス電圧ＶＧＳが上昇することで参照電流Ｉrefが増大し、温度低下に伴う電圧Ｖcの増加幅が小さくなる。、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より低下した場合は、バイアス電圧ＶＧＳも低下することで参照電流Ｉrefが低下し、閾値電圧Ｖtの低下に伴う電圧Ｖcの低下幅が小さくなり、製造プロセスのばらつきによりトランジスタの閾値電圧Ｖtが設計値より上昇している場合は、バイアス電圧ＶＧＳも上昇することで参照電流Ｉrefが増大し、閾値電圧Ｖtの上昇に伴う電圧Ｖcの増加幅が小さくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に係り、特に、入力電流に応じて変化する電圧を出力する電子回路を備えた半導体回路に関する。
【背景技術】
【０００２】
携帯電話やＴＶに設けられたＬＣＤにおけるバックライトの輝度調整や、照明装置における輝度(照度)等の制御には、光電変換素子によって周囲光の光量を検知して輝度等の制御を行う制御回路が搭載されたＬＳＩが用いられている。周囲光の光量は、暗い状態（低照度）から晴天の太陽光下（高照度）まで指数関数的に増減変化するので、上記の制御回路は、周囲光の受光量に応じて光電変換素子を流れる光電流に対し、オペアンプを用いて電流電圧変換を行ったり、トランジスタやバイポーラを用いて電流増幅を行う際に、同時に対数変換(対数圧縮)を施すことで、後段で処理し易いレベルに変換する構成とされている。
【０００３】
光電変換素子を流れる光電流に対して電流電圧変換及び対数変換を行う変換回路の従来の構成の一例を図１３(Ａ)に示す。図１３(Ａ)に示す構成では、光電変換素子１００の一端がオペアンプ１０２の反転入力側に接続され、オペアンプ１０２の非反転入力端には一定のバイアス電圧Ｖrefが供給される。対数変換を行う場合、オペアンプ１０２の帰還部、すなわち電流電圧変換部にはダイオードが用いられる。図１３ではＭＯＳトランジスタ１０４をダイオード接続することでダイオードとして動作させている。なお、ＭＯＳトランジスタ１０４は、電流電圧変換が自然対数となる領域、すなわち、ＭＯＳトランジスタ１０４の電流電圧特性におけるサブスレッショルド領域で動作させている。このとき、出力端子ＯＵＴからの出力電圧Ｖoは、近似的に、
Ｉph＝Ｉs{exp(ｑＶg／ｎＫＴ)−１)} …(１)
上記(１)式で表される。ここでＩphは光電流、Ｉsは逆電圧飽和電流、ｑは電荷量、Ｋはボルツマン定数、Ｔは絶対温度、ｎは理想係数(プロセス製造過程に起因)である。
【０００４】
また、上記の(１)式で表される出力電圧Ｖoの温度依存性を低減するために、図１３(Ｂ)に示す構成も提案されている。図１３(Ｂ)に示す構成では、ＭＯＳトランジスタ１０４から成る対数変換用のダイオードと同じ特性のダイオードを接続する(なお図１３(Ｂ)ではＭＯＳトランジスタ１０６をダイオードとして動作させている)と共に、電流源１０８によってノードＡに参照電流Ｉrefを供給している。ここで、逆方向バイアス条件では(１)式における"１"を無視できるので、図１３(Ｂ)に示す構成における出力電圧Ｖoは、
Ｖo＝ｎＫＴ／ｑ×ln(Ｉph／Ｉref)×Ａ …(２)
上記(２)式で表され、温度依存性の大きい電流Ｉsが消去される。ここでＡは電圧アンプ１１０の増幅度である。これにより、(２)式からも明らかなように、対数変換後の出力電圧Ｖ０の温度依存性はｎＫ／ｑ倍に低減される。なお、特許文献１の図７にも図１３(Ｂ)と類似の構成が開示されている。
【特許文献１】特開平１１−３８４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１３(Ｂ)に示す構成では、温度が上昇するとＭＯＳトランジスタ１０４,１０６の閾値電圧Ｖtが低下するため、ノードＡの電圧Ｖcは低下する。図１３(Ｂ)に示す構成では、ノードＡの電圧Ｖcが変化すると出力電圧Ｖ０も変化するので、光電流Ｉphが一定であっても温度変化に応じて出力電圧Ｖ０が変動するという問題がある。また、製造プロセスのばらつきの影響でＭＯＳトランジスタ１０４,１０６の閾値電圧Ｖtが設計値よりも低い場合、電流が一定であればノードＡの電圧Ｖcが低下するので、光電流Ｉphが一定であっても製造プロセスのばらつきに起因する閾値電圧Ｖtのばらつきによって出力電圧Ｖ０が変動するという問題もある。
【０００６】
本発明は上記事実を考慮して成されたもので、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制できる半導体回路を得ることが目的である。
【課題を解決するための手段】
【０００７】
上記目的を達成するために請求項１記載の発明に係る半導体回路は、第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力が変化すると共に、前記第２ノードに供給される参照電流に応じて定まる前記第２ノードの電圧が変化した場合も前記出力が変化する電子回路と、供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段と、温度及び前記半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を前記参照電流用トランジスタへ供給するバイアス電圧発生手段と、を含んで構成されている。
【０００８】
請求項１記載の発明に係る電子回路は、第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力（電圧又は電流）が変化すると共に、第２ノードに供給される参照電流又は第２ノードの電圧が変化した場合も出力が変化するように構成されている。なお、この電子回路としては、例えば請求項２に記載したように、入力端に入力電流が供給されると共に出力端が第１ノードに接続されたオペアンプと、第１ノードとオペアンプの入力端の間に設けられたダイオード素子と、入力端が第２ノードに接続された増幅器を備えると共に、半導体素子もダイオード素子で構成され、入力電流の対数値に比例する電圧を出力する電流電圧変換回路が好適であるが、入力電流に応じて出力（電圧又は電流）が変化すると共に、第２ノードに供給される参照電流又は第２ノードの電圧が変化した場合も出力が変化するものであれば、他の構成であってもよい。また、上記の電子回路は、例えば請求項３に記載したように、光電変換素子が接続され、光電変換素子の受光量に応じて光電変換素子を流れる電流が入力される構成が好適であるが、入力電流は他の電流であってもよい。また本発明において、任意のノードや端子への電流の「供給」には、任意のノードや端子へマイナスの電流（逆向きの電流）を供給する（される）ことも含まれる（以下同様）。
【０００９】
また、請求項１記載の発明に係る電子回路は、温度が上昇するに従い、第１ノードと第２ノードの間に設けられた半導体素子のキャリア移動度が低下し閾値電圧が低下することで第２ノードの電圧が低下すると共に、半導体素子の製造プロセスのばらつきによっても閾値電圧が変動することで第２ノードの電圧が変動するが、当該電子回路は、前述のように入力電流に応じて出力が変化すると共に、第２ノードの電圧が変化した場合も出力が変化するので、温度変化や半導体素子の製造プロセスのばらつきによって出力（電圧又は電流）が変動することになる。
【００１０】
これに対して請求項１記載の発明では、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段が設けられており、バイアス電圧発生手段は、温度変化及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を参照電流用トランジスタへ供給する。これにより、温度変化が生じた場合や、半導体素子の製造プロセスのばらつきが生じていた場合は、バイアス電圧発生手段から参照電流用トランジスタへ供給されるバイアス電圧のレベルが変化し、このバイアス電圧のレベルの変化に伴い参照電流用トランジスタによって第２ノードに供給される参照電流が変化し、この参照電流の変化に伴って第２ノードの電圧の変化が抑制される。従って、請求項１記載の発明によれば、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制することができる。
【００１１】
なお、請求項１記載の発明において、バイアス電圧発生手段は、例えば請求項４に記載したように、半導体素子と同一プロセスで形成された複数のバイアス電圧用トランジスタを、温度が上昇するに従ってバイアス電圧のレベルが低下し、製造プロセスのばらつきに伴い複数のバイアス電圧用トランジスタの閾値電圧が低下するに従ってバイアス電圧のレベルが低下するように接続して構成することができる。上記のように、バイアス電圧発生手段を複数のバイアス電圧用トランジスタで構成することで、温度変化に対して半導体素子と同様の特性変化（キャリア移動度の変化に伴う閾値電圧の変化等）を示すと共に、複数のバイアス電圧用トランジスタを半導体素子と同一プロセスで形成することで、製造プロセスのばらつきによる特性変化（閾値電圧の変化等）についても半導体素子と同様となるので、これら複数のバイアス電圧用トランジスタを接続してバイアス電圧発生手段を構成することで、温度変化及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧の発生を実現することができる。
【００１２】
また、請求項１記載の発明において、参照電流供給手段は、参照電流用トランジスタとして単一のトランジスタを備えた構成であってもよいが、当該参照電流用トランジスタも製造プロセスのばらつきの影響を受け、製造プロセスのばらつきの影響で参照電流用トランジスタの閾値電圧が大きく変化した場合、参照用供給用トランジスタによって第２ノードに供給される参照電流も大きく変化することで、第２ノードの電圧の変化を精度良く抑制することが困難となる。これを考慮すると、参照電流供給手段は、例えば請求項５に記載したように、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを複数備えると共に、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを個々の参照電流用トランジスタ毎に切替可能な切替手段を備え、切替手段は、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかが、第２ノードの電圧が所定値に一致するように切替されることが好ましい。
【００１３】
請求項５記載の発明では、複数の参照電流用トランジスタのうち、第２ノードに接続されている個々の参照電流用トランジスタが第２ノードに供給する参照電流の総和が第２ノードに供給される参照電流となるので、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを個々の参照電流用トランジスタ毎に切替えることで、第２ノードに供給する参照電流の大きさ、すなわち第２ノードの電圧を小さな変化幅で変化させることが可能となり、製造プロセスのばらつきの影響で個々の参照電流用トランジスタの閾値電圧が変化していたとしても、第２ノードの電圧の変化を精度良く抑制することが可能となる。
【００１４】
また、請求項５記載の発明において、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかの切替えは、製造プロセスのばらつきに起因する第２ノードの電圧の変化を抑制することが目的であり、第２ノードの電圧が所定値に一致するように、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを一旦切替えた後は、当該切替えを変更する必要はない。これを考慮すると、例えば請求項６に記載したように、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを切替させる切替信号を、個々の参照電流用トランジスタ毎に切替手段に供給する切替信号供給手段を設け、切替信号供給手段から個々の参照電流用トランジスタ毎に切替手段に供給される切替信号が、第２ノードの電圧を測定した結果に基づきメタルトリミングによって設定されるようにしてもよい。
【００１５】
本発明に係る半導体回路を複数製造した場合、個々の半導体回路における適正な切替信号が相違する可能性があるが、請求項６記載の発明では、第２ノードの電圧を測定した結果に基づきメタルトリミングによって切替信号が設定されるので、上記のような場合にも切替信号供給手段を一定の構成とすることができ、半導体回路の製造が容易になると共に、個々の半導体回路毎に相違する（可能性がある）切替信号を安定して切替手段に供給することができる。
【００１６】
また、請求項６記載の発明において、切替手段は、例えば請求項７に記載したように、個々の参照電流用トランジスタに対応して設けられた複数のトランスファーゲートを備え、参照電流用トランジスタ毎に供給された切替信号が、対応するトランスファーゲートに各々入力される構成を採用することができる。
【発明の効果】
【００１７】
以上説明したように本発明は、入力電流に応じて出力が変化すると共に第２ノードの電圧が変化した場合も出力が変化する電子回路に、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段と、温度及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を参照電流用トランジスタへ供給するバイアス電圧発生手段を設けたので、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００１９】
〔第１実施形態〕
図１には本第１実施形態に係る対数変換回路１０が示されている。対数変換回路１０は本発明に係る半導体回路に対応している。なお、本実施形態に係る対数変換回路は、光電変換素子によって周囲光の光量を検知してＬＣＤのバックライトの輝度等の制御を行う照明制御回路の一部を構成しており、照明制御回路の一部としてＬＳＩ等の半導体集積回路に搭載されている。対数変換回路１０はオペアンプ１２を備え、オペアンプ１２の反転入力端には、一端が接地され受光量に応じた光電流Ｉphを発生させる光電変換素子１４の他端が接続されている。なお、光電変換素子１４は請求項３に記載の光電変換素子に対応している。また、オペアンプ１２の非反転入力端は図示しない定電圧電源に接続され、一定のバイアス電圧Ｖrefが供給される。またオペアンプ１２の出力端はノードｍに接続されている。ノードｍは本発明に係る第１ノードに対応している。
【００２０】
また、対数変換回路１０は一対のＮＭＯＳトランジスタ１６,１８を備えており、ＮＭＯＳトランジスタ１６,１８のゲート及びドレインはノードｍに各々接続されている。ＮＭＯＳトランジスタ１６,１８はサブスレッショルド領域で動作するように設計されており、ゲートとドレインが短絡されていることで、互いに同じ特性のダイオードとして各々機能する。ＮＭＯＳトランジスタ１６のソースはオペアンプ１２の反転入力端に接続されている。ＮＭＯＳトランジスタ１６は請求項２に記載のダイオード素子に、オペアンプ１２は請求項２に記載のオペアンプに各々対応しており、ＮＭＯＳトランジスタ１６及びオペアンプ１２は、光電変換素子１４で発生された光電流Ｉphを、光電流Ｉphの対数値に比例する電圧へ変換する対数変換／電流電圧変換部として機能する。
【００２１】
一方、ＮＭＯＳトランジスタ１８のソースはノードｃを介してオペアンプ２０の非反転入力端に接続されている。ノードｃは本発明に係る第２ノードに対応しており、ＮＭＯＳトランジスタ１８は本発明に係る半導体素子（より詳しくは請求項２に記載の「ダイオード素子で構成された半導体素子」）に対応している。オペアンプ２０の反転入力端は抵抗２２を介して接地されており、オペアンプ２０の出力端は対数変換回路１０の出力端ＯＵＴに接続され、また抵抗２４を介してオペアンプ２０の反転入力端にも接続されている。オペアンプ２０及び抵抗２２,２４は電圧アンプとして機能し、請求項２に記載の増幅器に対応している。
【００２２】
なお、上述したオペアンプ１２,２０、ＮＭＯＳトランジスタ１６,１８及び抵抗２２,２４は本発明に係る電子回路（詳しくは請求項２に記載の電流電圧変換回路）に対応している。また本実施形態では、製造の容易さを考慮してＮＭＯＳトランジスタ１６,１８をダイオード素子として用いているが、本発明はこれに限られるものではなく、ＮＭＯＳトランジスタ１６,１８に代えてダイオードを設けてもよい。
【００２３】
また、ノードｃにはＮＭＯＳトランジスタ２６のドレインが接続されている。ＮＭＯＳトランジスタ２６は本発明に係る参照電流供給手段の参照電流用トランジスタに対応しており、ソースが接地され、ゲートにはバイアス電圧生成回路２８が接続されている。バイアス電圧生成回路２８は本発明に係るバイアス電圧発生手段（より詳しくは請求項４に記載のバイアス電圧発生手段）に対応しており、ＮＭＯＳトランジスタ１６,１８と同一プロセスで形成された２個のＰＭＯＳトランジスタ３０,３２と２個のＮＭＯＳトランジスタ３４,３６を備えている。なお、これらのＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６は、請求項４に記載の複数のバイアス電圧用トランジスタに対応しており、飽和領域で動作するようにサイズ（チャンネル幅(Ｗ)とチャンネル長(Ｌ)の比であるＷ／Ｌサイズ）が調整されている。また、ＰＭＯＳトランジスタ３０,３２はＷ／Ｌサイズが同一とされている。
【００２４】
バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２はドレインが図示しない電源に各々接続され、ゲートが互いに接続されている。また、ＰＭＯＳトランジスタ３０のソースにはＮＭＯＳトランジスタ３４のドレイン及びＮＭＯＳトランジスタ３６のゲートが各々接続されており、ＰＭＯＳトランジスタ３２はゲートとソースが短絡されており、ＰＭＯＳトランジスタ３２のソースにはＮＭＯＳトランジスタ３６のドレインが接続されている。また、ＮＭＯＳトランジスタ３４はゲートがノードｇｓに接続され、ソースが接地されており、ＮＭＯＳトランジスタ３６のソースもノードｇｓに接続されている。更に、ノードｇｓは一端が接地された抵抗３８の他端が接続されていると共に、ＮＭＯＳトランジスタ２６のゲートに接続されている。
【００２５】
次に、本第１実施形態に係る対数変換回路１０の作用を説明する。対数変換回路１０はノードｃにＮＭＯＳトランジスタ２６が接続され、このＮＭＯＳトランジスタ２６のゲートにはバイアス電圧生成回路２８によってバイアス電圧が供給されることで、対数変換回路１０のノードｃには、ＮＭＯＳトランジスタ２６のゲートに供給されたバイアス電圧のレベルに応じた参照電流Ｉrefが流れる。このため、対数変換回路１０の出力電圧Ｖoは先の(２)式で表される値、すなわち光電流Ｉphの対数値に比例する値になり(但し、(２)式におけるＡはオペアンプ２０、抵抗２２,２４から成る電圧アンプの増幅度)、(２)式からも明らかなように、出力電圧Ｖ０の温度依存性はｎＫ／ｑ倍に低減される。
【００２６】
ところで、本第１実施形態に係る対数変換回路１０では、電圧降下によりノードｃの電圧Ｖcがノードｍの電圧Ｖmよりも低くなり、出力電圧Ｖ０はノードｃの電圧Ｖcに応じて変化する。またＮＭＯＳトランジスタ１６,１８におけるキャリア移動度は温度によって変化し、温度が上昇するに従ってキャリア移動度が低下する一方、温度が下降するに従ってキャリア移動度が増大するが、このＮＭＯＳトランジスタ１６,１８におけるキャリア移動度の変化に応じてＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが変化し、これに伴ってノードｍの電圧Ｖm及びノードｃの電圧Ｖcが変化する。このため、図１３(Ｂ)に示す構成のように、ノードｃを流れる参照電流Ｉrefが一定の場合（参照電流Ｉrefが温度や対数変換回路１０(半導体集積回路)の製造プロセスの影響を受けない場合）は、図４に示すように、温度変化に対して電圧Ｖm,Ｖcが同じ変化を示すことで、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化に対して大きく変動する。
【００２７】
また、ＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtは、対数変換回路１０(半導体集積回路)の製造プロセスのばらつき（特に、ＮＭＯＳトランジスタの閾値電圧Ｖtを規定するＰ型半導体の低濃度インプラ（イオン注入）のばらつき）によっても変化し、これに伴ってノードｍの電圧Ｖm及びノードｃの電圧Ｖcが変化するので、図１３(Ｂ)に示す構成のようにノードｃを流れる参照電流Ｉrefが一定の場合（参照電流Ｉrefが温度や製造プロセスの影響を受けない場合）は、図６に示すように、製造プロセスのばらつきに伴うＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtの変化に対して電圧Ｖm,Ｖcが同じ変化を示すことで、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化に対して大きく変動する。
【００２８】
これに対して本第１実施形態に係る対数変換回路１０は、バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２のＷ／Ｌサイズが同一とされ、ＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６が飽和領域で各々動作するように各トランジスタのＷ／Ｌ等が最適化されており、ＰＭＯＳトランジスタ３０を流れる電流Ｉ1＝ＰＭＯＳトランジスタ３２を流れる電流Ｉ2で、かつ、ＮＭＯＳトランジスタ３４を流れる電流＝ＰＭＯＳトランジスタ３０を流れる電流Ｉ1であるので、ノードＧＳの電圧(ＮＭＯＳトランジスタ２６のゲートに供給されるバイアス電圧)ＶＧＳはＶＧＳ＝Ｉ1×Ｒとなる(但しＲは抵抗３８の電気抵抗)。そして電流Ｉ1をＮＭＯＳトランジスタ３４のパラメータ(キャリア移動度μ、ゲート絶縁膜容量Ｃox、チャンネル幅Ｗ、チャンネル長Ｌ、ゲート電圧(＝ＮＭＯＳトランジスタ２６のゲートに供給されるバイアス電圧)ＶＧＳ、閾値電圧Ｖt)を用いて表すと、次の(３)式のようになる。
Ｉ1＝１／２・μ・Ｃox・Ｗ／Ｌ・(ＶＧＳ−Ｖt)２ …(３)
なお、本第１実施形態に係る対数変換回路１０において、一例として、温度が所定値かつ閾値電圧Ｖtが設計値(Typical)の条件での電流Ｉ1,Ｉ2＝５μＡとしたい場合には、例えばＰＭＯＳトランジスタ３０,３２のＷ／Ｌ＝１５μｍ／２μｍ、ＮＭＯＳトランジスタ３４,３６のＷ／Ｌ＝５μｍ／５μｍ、抵抗３８の電気抵抗値Ｒ＝180ｋΩに調整することで実現することができる。
【００２９】
ここで、温度が上昇しＮＭＯＳトランジスタ３４のキャリア移動度μが低下すると、上記の(３)式で表される電流Ｉ1が減少することで、図２にも示すように、ＮＭＯＳトランジスタ３４のゲート電圧(バイアス電圧)ＶＧＳが低下される。また、温度が低下しＮＭＯＳトランジスタ３４のキャリア移動度μが増大すると、上記の(３)式で表される電流Ｉ1が増大することで、図２にも示すように、ＮＭＯＳトランジスタ３４のゲート電圧(バイアス電圧)ＶＧＳが上昇される。
【００３０】
また、バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６は、ＮＭＯＳトランジスタ１６,１８と同一プロセスで形成されているので、製造プロセスのばらつきによりＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より低下している場合は、ＮＭＯＳトランジスタ３４,３６の閾値電圧Ｖtも同様に設計値より低下していることになり、図２に"Ｖt：Low"と表記して示すようにバイアス電圧ＶＧＳも低下される。また、製造プロセスのばらつきによりＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値よりも上昇している場合は、ＮＭＯＳトランジスタ３４,３６の閾値電圧Ｖtも同様に設計値よりも上昇していることになり、図２に"Ｖt：High"と表記して示すようにバイアス電圧ＶＧＳも上昇される。
【００３１】
ＮＭＯＳトランジスタ２６のゲートには、バイアス電圧生成回路２８で発生されたバイアス電圧ＶＧＳ、すなわち温度変化及び製造プロセスのばらつきに伴う閾値電圧Ｖtの変化に対して図２に示すように変化するバイアス電圧ＶＧＳが供給される。これにより、温度が上昇した場合は、バイアス電圧ＶＧＳが低下されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって低下され、温度上昇に起因するノードｃの電圧Ｖcの低下幅は参照電流Ｉrefの低下分だけ小さくなる。また、温度が低下した場合は、バイアス電圧ＶＧＳが上昇されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって増大され、温度低下に起因するノードｃの電圧Ｖcの増加幅は参照電流Ｉrefの増大分だけ小さくなる。従って、本第１実施形態に係る対数変換回路１０では、図３に示すように、温度変化に対するノードｃの電圧Ｖcの変動が抑制され、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化の影響で変動することを抑制することができる。
【００３２】
また、製造プロセスのばらつきに伴ってＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より低下していた場合は、バイアス電圧ＶＧＳが低下されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって低下され、閾値電圧Ｖtの低下に起因するノードｃの電圧Ｖcの低下幅は参照電流Ｉrefの低下分だけ小さくなる。また、製造プロセスのばらつきに伴ってＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より上昇していた場合は、バイアス電圧ＶＧＳが上昇されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって増大され、閾値電圧Ｖtの低下に起因するノードｃの電圧Ｖcの増加幅は参照電流Ｉrefの増大分だけ小さくなる。従って、本第１実施形態に係る対数変換回路１０では、図５に示すように、製造プロセスのばらつきに伴う閾値電圧Ｖtの変動に対するノードｃの電圧Ｖcの変動が抑制され、一定の光電流Ｉphに対応する出力電圧Ｖ０が、製造プロセスのばらつきに伴う閾値電圧の変動の影響で変動することも抑制することができる。
【００３３】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図７には、本第２実施形態に係る対数変換回路５０が示されている。この対数変換回路５０も本発明に係る半導体回路に対応している。対数変換回路５０では、第１実施形態で説明した対数変換回路１０に対して３個のＮＭＯＳトランジスタ５２,５４,５６が追加されている。ＮＭＯＳトランジスタ５２,５４,５６は、ドレインが切替部５８を介してノードｃに各々接続され、ソースが各々接地され、ゲートがバイアス電圧生成回路２８に各々接続されており、ＮＭＯＳトランジスタ５２,５４,５６のゲートには、ＮＭＯＳトランジスタ２６と同様にバイアス電圧生成回路２８からバイアス電圧ＶＧＳが供給される。なお、ＮＭＯＳトランジスタ５２,５４,５６は請求項５に記載の複数の参照電流用トランジスタに対応している。
【００３４】
切替部５８は３個のトランスファーゲート６０,６２,６４を備えており、トランスファーゲート６０はＮＭＯＳトランジスタ５２のドレインとノードｃの間に、トランスファーゲート６２はＮＭＯＳトランジスタ５４のドレインとノードｃの間に、トランスファーゲート６４はＮＭＯＳトランジスタ５６のドレインとノードｃの間に各々設けられている。トランスファーゲート６０のゲートtg1,tg1_b、トランスファーゲート６２のゲートtg2,tg2_b、及び、トランスファーゲート６４のゲートtg3,tg3_bは切替信号供給部６６に各々接続されており、トランスファーゲート６０,６２,６４は切替信号供給部６６から個々のゲートに供給された切替信号に応じてオン状態（導通状態）又はオフ状態（非導通状態）に切り替わる。
【００３５】
なお、本第２実施形態では、トランスファーゲート６０,６４として、ゲートtg1,tg3に供給される切替信号がハイレベル、ゲートtg1_b,tg3_bに供給される切替信号がローレベルのときにオン状態となり、ゲートtg1,tg3に供給される切替信号がローレベル、ゲートtg1_b,tg3_bに供給される切替信号がハイレベルのときにオフ状態となるトランスファーゲートを用いている一方、トランスファーゲート６２としては、ゲートtg2に供給される切替信号がローレベル、ゲートtg2_bに供給される切替信号がハイレベルのときにオン状態となり、ゲートtg2に供給される切替信号がハイレベル、ゲートtg2_bに供給される切替信号がローレベルのときにオフ状態となるトランスファーゲートを用いている。切替部５８は請求項５に記載の切替手段に対応しており、トランスファーゲート６０,６２,６４は請求項７に記載の複数のトランスファーゲートに対応している。
【００３６】
図８に示すように、切替信号供給部６６は個々のトランスファーゲート６０,６２,６４に対応する３個の切替信号生成回路６８Ａ〜６８Ｃを備えている。個々の切替信号生成回路６８は２個のＮＯＴ回路７０,７２を備えている。ＮＯＴ回路７０の入力端には、ドレインが図示しない電源に接続されゲートが接地されたＰＭＯＳトランジスタ７４のソースと、抵抗７６の一端が各々接続されている。抵抗７６の他端は、外部に露出しておりメタルトリミングによって切断することが可能なフューズ７８の一端に接続されており、フューズ７８の他端は接地されている。またＮＯＴ回路７０の出力端は、ゲートtgi_bに供給する切替信号tgi_b（但しｉ＝1〜3）を出力するための信号出力端と、ＮＯＴ回路７２の入力端に各々接続されており、ＮＯＴ回路７２の出力端はゲートtgiに供給する切替信号tgi（但しｉ＝1〜3）を出力するための信号出力端に接続されている。
【００３７】
上記構成により、個々の切替信号生成回路６８は、フューズ７８が未切断の状態では切替信号tgiとしてローレベル、切替信号tgi_bとしてハイレベルの信号が出力され、メタルトリミングによってフューズ７８が切断された状態では切替信号tgiとしてハイレベル、切替信号tgi_bとしてローレベルの信号が出力される。なお、切替信号供給部６６は請求項６に記載の切替信号供給手段に対応している。
【００３８】
次に本第２実施形態の作用について、第１実施形態と異なる部分のみ説明する。第１実施形態で説明した対数変換回路１０は、参照電流用トランジスタとして単一のＮＭＯＳトランジスタ２６が設けられているが、このＮＭＯＳトランジスタ２６も製造プロセスのばらつきの影響を受けて閾値電圧Ｖtが変動するので、製造プロセスのばらつきの影響でＮＭＯＳトランジスタ１６,１８,２６の閾値電圧Ｖtが大きく変動した場合には、バイアス電圧生成回路２８によるバイアス電圧ＶＧＳの変更に拘わらず参照電流Ｉrefが設計値に対して大きくずれることで、例として図１０に矢印で示すように、ノードｃの電圧Ｖcが設計値に対して大きくずれ、これに伴って出力電圧Ｖ０も設計値に対して大きくずれてしまうという問題が生ずる。
【００３９】
これに対して本第２実施形態に係る対数変換回路５０では、参照電流用トランジスタとして、ＮＭＯＳトランジスタ２６に加えてＮＭＯＳトランジスタ５２,５４,５６が設けられており、ＮＭＯＳトランジスタ２６を流れる電流をＩr0、ＮＭＯＳトランジスタ５２を流れる電流をＩr1、ＮＭＯＳトランジスタ５４を流れる電流をＩr2、ＮＭＯＳトランジスタ５６を流れる電流をＩr3とすると、参照電流ＩrefはＩref＝Ｉr0＋Ｉr1＋Ｉr2＋Ｉr3となる。また、ＮＭＯＳトランジスタ５２,５４,５６とノードｃとの間には、切替信号供給部６６から供給された切替信号に応じてオン状態（導通状態）又はオフ状態（非導通状態）に切り替わるトランスファーゲート６０,６２,６４が設けられているので、トランスファーゲート６０,６２,６４に供給する切替信号のレベルを切替えることで、ＮＭＯＳトランジスタ５２,５４,５６を流れる電流Ｉr1,Ｉr2,Ｉr3を互いに独立にオンオフすることができる。
【００４０】
なお、本第２実施形態に係る切替信号供給部６６の個々の切替信号生成回路６８Ａ〜６８Ｃは、当初は何れもフューズ７８が未切断の状態であるので、切替信号供給部６６からは切替信号tgiとしてローレベル、切替信号tgi_bとしてハイレベルの信号が出力され、トランスファーゲート６０,６２,６４のうちトランスファーゲート６２のみオン状態となっている。従って、参照電流Ｉrefは当初はＩref＝Ｉr0＋Ｉr2となっている。
【００４１】
本第２実施形態では、対数変換回路５０を搭載した半導体集積回路を製造した後、製造した半導体集積回路を出荷する前に、以下の調整作業が行われる。この調整作業では、まず、温度を規定値に維持すると共に、一定光量の光を光電変換素子１４に照射することで光電変換素子１４で一定の光電流Ｉphが発生させた状態で、ノードｃの電圧Ｖcが測定される。次に、電圧Ｖcの測定値と設計値との偏差に基づいて、トランスファーゲート６０,６２,６４のオンオフの状態の切替えが必要か否かが判断される。前記偏差が許容範囲内であれば、トランスファーゲート６０,６２,６４のオンオフの状態の切替えは不要と判断されて作業終了となるが、前記偏差が許容範囲を超えている場合は、トランスファーゲート６０,６２,６４のオンオフの状態の切替えが必要と判断され、電圧Ｖcの測定値と設計値との偏差を小さくするためには何れのトランスファーゲートのオンオフの状態を切替えるべきかが判断され、オンオフの状態を切替えるトランスファーゲートに対応する切替信号生成回路６８のフューズ７８をメタルトリミングによって切断する作業が行われる。
【００４２】
上記のように、本第２実施形態では参照電流Ｉrefを調整することでノードｃの電圧Ｖcを調整しているが、一般に電圧Ｖと電流ＩにはＶ＝logＩの関係があるため、トランスファーゲート６０,６２,６４の各々のオンオフの状態の組み合わせを切替える（切替信号生成回路６８Ａ〜６８Ｃのフューズ７８の切断／非切断の組み合わせを選択する）ことで、参照電流Ｉrefが指数関数的に変化するように、ＮＭＯＳトランジスタ５２,５４,５６のサイズ（Ｗ／Ｌサイズ）の組み合わせが予め設定されている。なお、次の表１には、
個々の切替信号生成回路６８のフューズ７８の切断／非切断を選択することで、各トランスファーゲートのオンオフの状態の組み合わせを切替えた場合の参照電流Ｉrefの変化の一例を示す。
【００４３】
【表１】
【００４４】
このように、各トランスファーゲートのオンオフの状態の組み合わせの切替えに対して参照電流Ｉrefが指数関数的に変化するように構成することで、各トランスファーゲートのオンオフの状態の組み合わせの切替えに対して電圧Ｖcがおよそ一定の変化幅で変化するので（図９も参照）、電圧Ｖcを設計値に一致、又は、設計値との偏差が非常に小さい値へ調整することを容易に実現することができる。従って、製造プロセスのばらつきの影響でＮＭＯＳトランジスタ１６,１８,２６の閾値電圧Ｖtが大きく変動し、出力電圧Ｖ０が設計値に対して大きくずれてしまっていた場合にも、上記の調整作業を行うことで、例として図１１にも示すように、出力電圧Ｖ０を設計値に一致、又は、設計値との偏差が非常に小さい値へ調整することができる。
【００４５】
また、上記の調整作業を一旦行った後は、各トランスファーゲートのオンオフの状態を切替える必要はなく、また、温度変化に対するノードｃの電圧Ｖcの変動は、ＮＭＯＳトランジスタ２６,５２,５４,５６のゲートに各々供給されるバイアス電圧ＶＧＳが、第１実施形態で説明したバイアス電圧生成回路２８によって温度変化に応じて調整されることで抑制されるので、対数変換回路５０を搭載した半導体集積回路の出荷後に、ユーザが出力電圧Ｖ０等を調整する作業を行う必要もなくなる。
【００４６】
なお、上記では本発明に係る半導体素子としてＮＭＯＳトランジスタ１８を、請求項２に記載のダイオード素子としてＮＭＯＳトランジスタ１６を、本発明に係る参照電流用トランジスタとしてＮＭＯＳトランジスタ２６を各々適用した態様を説明したが、本発明はこれに限定されるものではない。例として図１２には、第１実施形態で説明した対数変換回路１０に対し、本発明に係る半導体素子をＰＭＯＳトランジスタ４４に、請求項２に記載のダイオード素子をＰＭＯＳトランジスタ４２に、本発明に係る参照電流用トランジスタをＮＭＯＳトランジスタ４６に各々置き換えた構成の対数変換回路４０を示す。図１２に示すように、本発明に係る半導体素子、請求項２に記載のダイオード素子及び本発明に係る参照電流用トランジスタはＰＭＯＳトランジスタで構成することも可能である。また、第２実施形態で説明した対数変換回路５０のＮＭＯＳトランジスタ５２,５４,５６についても、同様にＰＭＯＳトランジスタへ置き換え可能であることは言うまでもない。
【００４７】
また、上記では本発明に係る半導体回路として、光電変換素子１４で発生された光電流Ｉphに対して対数変換及び電流電圧変換を行う対数変換回路１０,４０,５０を例に説明したが、本発明に係る半導体回路のうちの電子回路は、入力電流に応じて出力が変化すると共に、第２ノードに供給される参照電流に応じて定まる第２ノードの電圧が変化した場合も出力が変化する構成であればよく、例えば光電流Ｉphに対して対数変換のみを行い光電流Ｉphの対数値に比例する電流を出力する構成の変換回路に本発明を適用することも可能であり、入力電流も光電流Ｉphに限られるものではない。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態に係る対数変換回路の回路図である。
【図２】温度変化及び製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する、バイアス電圧生成回路によって生成されるバイアス電圧Ｖgsの変化を示す線図である。
【図３】本実施形態に係る対数変換回路における温度変化に対する出力電圧Ｖ０の変化を示す線図である。
【図４】従来の対数変換回路における温度変化に対する出力電圧Ｖ０の変化を示す線図である。
【図５】本実施形態に係る対数変換回路における、製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する出力電圧Ｖ０の変化を示す線図である。
【図６】従来の対数変換回路における、製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する出力電圧Ｖ０の変化を示す線図である。
【図７】第２実施形態に係る対数変換回路の回路図である。
【図８】第２実施形態に係る切替信号供給部の回路図である。
【図９】切替信号の変更(メタルトリミング)による電流Ｉref及び電圧Ｖcの変化を示す線図である。
【図１０】製造プロセスのばらつきに起因する、設計値からの出力電圧Ｖ０のずれを示す線図である。
【図１１】メタルトリミングによる出力電圧Ｖ０のずれの修正を説明するための線図である。
【図１２】対数変換回路の他の構成を示す回路図である。
【図１３】(Ａ)及び(Ｂ)は電流電圧変換及び対数変換を行う変換回路の従来の構成を各々示す回路図である。
【符号の説明】
【００４９】
１０ 対数変換回路
１２ オペアンプ
１４ 光電変換素子
１６ ＮＭＯＳトランジスタ
１８ ＮＭＯＳトランジスタ
２６ ＮＭＯＳトランジスタ
２８ バイアス電圧生成回路
３０ ＰＭＯＳトランジスタ
３２ ＰＭＯＳトランジスタ
３４ ＮＭＯＳトランジスタ
３６ ＮＭＯＳトランジスタ
３８ 抵抗
４０ 対数変換回路
４２ ＰＭＯＳトランジスタ
４４ ＰＭＯＳトランジスタ
４６ ＰＭＯＳトランジスタ
５０ 対数変換回路
５２ ＮＭＯＳトランジスタ
５４ ＮＭＯＳトランジスタ
５６ ＮＭＯＳトランジスタ
５８ 切替部
６０ トランスファーゲート
６２ トランスファーゲート
６４ トランスファーゲート
６６ 切替信号供給部
６８Ａ〜６８Ｃ 切替信号生成回路
７８ フューズ
【技術分野】
【０００１】
本発明は半導体回路に係り、特に、入力電流に応じて変化する電圧を出力する電子回路を備えた半導体回路に関する。
【背景技術】
【０００２】
携帯電話やＴＶに設けられたＬＣＤにおけるバックライトの輝度調整や、照明装置における輝度(照度)等の制御には、光電変換素子によって周囲光の光量を検知して輝度等の制御を行う制御回路が搭載されたＬＳＩが用いられている。周囲光の光量は、暗い状態（低照度）から晴天の太陽光下（高照度）まで指数関数的に増減変化するので、上記の制御回路は、周囲光の受光量に応じて光電変換素子を流れる光電流に対し、オペアンプを用いて電流電圧変換を行ったり、トランジスタやバイポーラを用いて電流増幅を行う際に、同時に対数変換(対数圧縮)を施すことで、後段で処理し易いレベルに変換する構成とされている。
【０００３】
光電変換素子を流れる光電流に対して電流電圧変換及び対数変換を行う変換回路の従来の構成の一例を図１３(Ａ)に示す。図１３(Ａ)に示す構成では、光電変換素子１００の一端がオペアンプ１０２の反転入力側に接続され、オペアンプ１０２の非反転入力端には一定のバイアス電圧Ｖrefが供給される。対数変換を行う場合、オペアンプ１０２の帰還部、すなわち電流電圧変換部にはダイオードが用いられる。図１３ではＭＯＳトランジスタ１０４をダイオード接続することでダイオードとして動作させている。なお、ＭＯＳトランジスタ１０４は、電流電圧変換が自然対数となる領域、すなわち、ＭＯＳトランジスタ１０４の電流電圧特性におけるサブスレッショルド領域で動作させている。このとき、出力端子ＯＵＴからの出力電圧Ｖoは、近似的に、
Ｉph＝Ｉs{exp(ｑＶg／ｎＫＴ)−１)} …(１)
上記(１)式で表される。ここでＩphは光電流、Ｉsは逆電圧飽和電流、ｑは電荷量、Ｋはボルツマン定数、Ｔは絶対温度、ｎは理想係数(プロセス製造過程に起因)である。
【０００４】
また、上記の(１)式で表される出力電圧Ｖoの温度依存性を低減するために、図１３(Ｂ)に示す構成も提案されている。図１３(Ｂ)に示す構成では、ＭＯＳトランジスタ１０４から成る対数変換用のダイオードと同じ特性のダイオードを接続する(なお図１３(Ｂ)ではＭＯＳトランジスタ１０６をダイオードとして動作させている)と共に、電流源１０８によってノードＡに参照電流Ｉrefを供給している。ここで、逆方向バイアス条件では(１)式における"１"を無視できるので、図１３(Ｂ)に示す構成における出力電圧Ｖoは、
Ｖo＝ｎＫＴ／ｑ×ln(Ｉph／Ｉref)×Ａ …(２)
上記(２)式で表され、温度依存性の大きい電流Ｉsが消去される。ここでＡは電圧アンプ１１０の増幅度である。これにより、(２)式からも明らかなように、対数変換後の出力電圧Ｖ０の温度依存性はｎＫ／ｑ倍に低減される。なお、特許文献１の図７にも図１３(Ｂ)と類似の構成が開示されている。
【特許文献１】特開平１１−３８４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１３(Ｂ)に示す構成では、温度が上昇するとＭＯＳトランジスタ１０４,１０６の閾値電圧Ｖtが低下するため、ノードＡの電圧Ｖcは低下する。図１３(Ｂ)に示す構成では、ノードＡの電圧Ｖcが変化すると出力電圧Ｖ０も変化するので、光電流Ｉphが一定であっても温度変化に応じて出力電圧Ｖ０が変動するという問題がある。また、製造プロセスのばらつきの影響でＭＯＳトランジスタ１０４,１０６の閾値電圧Ｖtが設計値よりも低い場合、電流が一定であればノードＡの電圧Ｖcが低下するので、光電流Ｉphが一定であっても製造プロセスのばらつきに起因する閾値電圧Ｖtのばらつきによって出力電圧Ｖ０が変動するという問題もある。
【０００６】
本発明は上記事実を考慮して成されたもので、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制できる半導体回路を得ることが目的である。
【課題を解決するための手段】
【０００７】
上記目的を達成するために請求項１記載の発明に係る半導体回路は、第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力が変化すると共に、前記第２ノードに供給される参照電流に応じて定まる前記第２ノードの電圧が変化した場合も前記出力が変化する電子回路と、供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段と、温度及び前記半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を前記参照電流用トランジスタへ供給するバイアス電圧発生手段と、を含んで構成されている。
【０００８】
請求項１記載の発明に係る電子回路は、第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力（電圧又は電流）が変化すると共に、第２ノードに供給される参照電流又は第２ノードの電圧が変化した場合も出力が変化するように構成されている。なお、この電子回路としては、例えば請求項２に記載したように、入力端に入力電流が供給されると共に出力端が第１ノードに接続されたオペアンプと、第１ノードとオペアンプの入力端の間に設けられたダイオード素子と、入力端が第２ノードに接続された増幅器を備えると共に、半導体素子もダイオード素子で構成され、入力電流の対数値に比例する電圧を出力する電流電圧変換回路が好適であるが、入力電流に応じて出力（電圧又は電流）が変化すると共に、第２ノードに供給される参照電流又は第２ノードの電圧が変化した場合も出力が変化するものであれば、他の構成であってもよい。また、上記の電子回路は、例えば請求項３に記載したように、光電変換素子が接続され、光電変換素子の受光量に応じて光電変換素子を流れる電流が入力される構成が好適であるが、入力電流は他の電流であってもよい。また本発明において、任意のノードや端子への電流の「供給」には、任意のノードや端子へマイナスの電流（逆向きの電流）を供給する（される）ことも含まれる（以下同様）。
【０００９】
また、請求項１記載の発明に係る電子回路は、温度が上昇するに従い、第１ノードと第２ノードの間に設けられた半導体素子のキャリア移動度が低下し閾値電圧が低下することで第２ノードの電圧が低下すると共に、半導体素子の製造プロセスのばらつきによっても閾値電圧が変動することで第２ノードの電圧が変動するが、当該電子回路は、前述のように入力電流に応じて出力が変化すると共に、第２ノードの電圧が変化した場合も出力が変化するので、温度変化や半導体素子の製造プロセスのばらつきによって出力（電圧又は電流）が変動することになる。
【００１０】
これに対して請求項１記載の発明では、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段が設けられており、バイアス電圧発生手段は、温度変化及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を参照電流用トランジスタへ供給する。これにより、温度変化が生じた場合や、半導体素子の製造プロセスのばらつきが生じていた場合は、バイアス電圧発生手段から参照電流用トランジスタへ供給されるバイアス電圧のレベルが変化し、このバイアス電圧のレベルの変化に伴い参照電流用トランジスタによって第２ノードに供給される参照電流が変化し、この参照電流の変化に伴って第２ノードの電圧の変化が抑制される。従って、請求項１記載の発明によれば、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制することができる。
【００１１】
なお、請求項１記載の発明において、バイアス電圧発生手段は、例えば請求項４に記載したように、半導体素子と同一プロセスで形成された複数のバイアス電圧用トランジスタを、温度が上昇するに従ってバイアス電圧のレベルが低下し、製造プロセスのばらつきに伴い複数のバイアス電圧用トランジスタの閾値電圧が低下するに従ってバイアス電圧のレベルが低下するように接続して構成することができる。上記のように、バイアス電圧発生手段を複数のバイアス電圧用トランジスタで構成することで、温度変化に対して半導体素子と同様の特性変化（キャリア移動度の変化に伴う閾値電圧の変化等）を示すと共に、複数のバイアス電圧用トランジスタを半導体素子と同一プロセスで形成することで、製造プロセスのばらつきによる特性変化（閾値電圧の変化等）についても半導体素子と同様となるので、これら複数のバイアス電圧用トランジスタを接続してバイアス電圧発生手段を構成することで、温度変化及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧の発生を実現することができる。
【００１２】
また、請求項１記載の発明において、参照電流供給手段は、参照電流用トランジスタとして単一のトランジスタを備えた構成であってもよいが、当該参照電流用トランジスタも製造プロセスのばらつきの影響を受け、製造プロセスのばらつきの影響で参照電流用トランジスタの閾値電圧が大きく変化した場合、参照用供給用トランジスタによって第２ノードに供給される参照電流も大きく変化することで、第２ノードの電圧の変化を精度良く抑制することが困難となる。これを考慮すると、参照電流供給手段は、例えば請求項５に記載したように、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを複数備えると共に、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを個々の参照電流用トランジスタ毎に切替可能な切替手段を備え、切替手段は、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかが、第２ノードの電圧が所定値に一致するように切替されることが好ましい。
【００１３】
請求項５記載の発明では、複数の参照電流用トランジスタのうち、第２ノードに接続されている個々の参照電流用トランジスタが第２ノードに供給する参照電流の総和が第２ノードに供給される参照電流となるので、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを個々の参照電流用トランジスタ毎に切替えることで、第２ノードに供給する参照電流の大きさ、すなわち第２ノードの電圧を小さな変化幅で変化させることが可能となり、製造プロセスのばらつきの影響で個々の参照電流用トランジスタの閾値電圧が変化していたとしても、第２ノードの電圧の変化を精度良く抑制することが可能となる。
【００１４】
また、請求項５記載の発明において、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかの切替えは、製造プロセスのばらつきに起因する第２ノードの電圧の変化を抑制することが目的であり、第２ノードの電圧が所定値に一致するように、個々の参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを一旦切替えた後は、当該切替えを変更する必要はない。これを考慮すると、例えば請求項６に記載したように、参照電流用トランジスタを第２ノードに接続するか第２ノードから切り離すかを切替させる切替信号を、個々の参照電流用トランジスタ毎に切替手段に供給する切替信号供給手段を設け、切替信号供給手段から個々の参照電流用トランジスタ毎に切替手段に供給される切替信号が、第２ノードの電圧を測定した結果に基づきメタルトリミングによって設定されるようにしてもよい。
【００１５】
本発明に係る半導体回路を複数製造した場合、個々の半導体回路における適正な切替信号が相違する可能性があるが、請求項６記載の発明では、第２ノードの電圧を測定した結果に基づきメタルトリミングによって切替信号が設定されるので、上記のような場合にも切替信号供給手段を一定の構成とすることができ、半導体回路の製造が容易になると共に、個々の半導体回路毎に相違する（可能性がある）切替信号を安定して切替手段に供給することができる。
【００１６】
また、請求項６記載の発明において、切替手段は、例えば請求項７に記載したように、個々の参照電流用トランジスタに対応して設けられた複数のトランスファーゲートを備え、参照電流用トランジスタ毎に供給された切替信号が、対応するトランスファーゲートに各々入力される構成を採用することができる。
【発明の効果】
【００１７】
以上説明したように本発明は、入力電流に応じて出力が変化すると共に第２ノードの電圧が変化した場合も出力が変化する電子回路に、供給されたバイアス電圧のレベルに応じた参照電流を第２ノードに供給する参照電流用トランジスタを備えた参照電流供給手段と、温度及び半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を参照電流用トランジスタへ供給するバイアス電圧発生手段を設けたので、温度変化や製造プロセスのばらつきに起因する出力の変動を抑制できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００１９】
〔第１実施形態〕
図１には本第１実施形態に係る対数変換回路１０が示されている。対数変換回路１０は本発明に係る半導体回路に対応している。なお、本実施形態に係る対数変換回路は、光電変換素子によって周囲光の光量を検知してＬＣＤのバックライトの輝度等の制御を行う照明制御回路の一部を構成しており、照明制御回路の一部としてＬＳＩ等の半導体集積回路に搭載されている。対数変換回路１０はオペアンプ１２を備え、オペアンプ１２の反転入力端には、一端が接地され受光量に応じた光電流Ｉphを発生させる光電変換素子１４の他端が接続されている。なお、光電変換素子１４は請求項３に記載の光電変換素子に対応している。また、オペアンプ１２の非反転入力端は図示しない定電圧電源に接続され、一定のバイアス電圧Ｖrefが供給される。またオペアンプ１２の出力端はノードｍに接続されている。ノードｍは本発明に係る第１ノードに対応している。
【００２０】
また、対数変換回路１０は一対のＮＭＯＳトランジスタ１６,１８を備えており、ＮＭＯＳトランジスタ１６,１８のゲート及びドレインはノードｍに各々接続されている。ＮＭＯＳトランジスタ１６,１８はサブスレッショルド領域で動作するように設計されており、ゲートとドレインが短絡されていることで、互いに同じ特性のダイオードとして各々機能する。ＮＭＯＳトランジスタ１６のソースはオペアンプ１２の反転入力端に接続されている。ＮＭＯＳトランジスタ１６は請求項２に記載のダイオード素子に、オペアンプ１２は請求項２に記載のオペアンプに各々対応しており、ＮＭＯＳトランジスタ１６及びオペアンプ１２は、光電変換素子１４で発生された光電流Ｉphを、光電流Ｉphの対数値に比例する電圧へ変換する対数変換／電流電圧変換部として機能する。
【００２１】
一方、ＮＭＯＳトランジスタ１８のソースはノードｃを介してオペアンプ２０の非反転入力端に接続されている。ノードｃは本発明に係る第２ノードに対応しており、ＮＭＯＳトランジスタ１８は本発明に係る半導体素子（より詳しくは請求項２に記載の「ダイオード素子で構成された半導体素子」）に対応している。オペアンプ２０の反転入力端は抵抗２２を介して接地されており、オペアンプ２０の出力端は対数変換回路１０の出力端ＯＵＴに接続され、また抵抗２４を介してオペアンプ２０の反転入力端にも接続されている。オペアンプ２０及び抵抗２２,２４は電圧アンプとして機能し、請求項２に記載の増幅器に対応している。
【００２２】
なお、上述したオペアンプ１２,２０、ＮＭＯＳトランジスタ１６,１８及び抵抗２２,２４は本発明に係る電子回路（詳しくは請求項２に記載の電流電圧変換回路）に対応している。また本実施形態では、製造の容易さを考慮してＮＭＯＳトランジスタ１６,１８をダイオード素子として用いているが、本発明はこれに限られるものではなく、ＮＭＯＳトランジスタ１６,１８に代えてダイオードを設けてもよい。
【００２３】
また、ノードｃにはＮＭＯＳトランジスタ２６のドレインが接続されている。ＮＭＯＳトランジスタ２６は本発明に係る参照電流供給手段の参照電流用トランジスタに対応しており、ソースが接地され、ゲートにはバイアス電圧生成回路２８が接続されている。バイアス電圧生成回路２８は本発明に係るバイアス電圧発生手段（より詳しくは請求項４に記載のバイアス電圧発生手段）に対応しており、ＮＭＯＳトランジスタ１６,１８と同一プロセスで形成された２個のＰＭＯＳトランジスタ３０,３２と２個のＮＭＯＳトランジスタ３４,３６を備えている。なお、これらのＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６は、請求項４に記載の複数のバイアス電圧用トランジスタに対応しており、飽和領域で動作するようにサイズ（チャンネル幅(Ｗ)とチャンネル長(Ｌ)の比であるＷ／Ｌサイズ）が調整されている。また、ＰＭＯＳトランジスタ３０,３２はＷ／Ｌサイズが同一とされている。
【００２４】
バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２はドレインが図示しない電源に各々接続され、ゲートが互いに接続されている。また、ＰＭＯＳトランジスタ３０のソースにはＮＭＯＳトランジスタ３４のドレイン及びＮＭＯＳトランジスタ３６のゲートが各々接続されており、ＰＭＯＳトランジスタ３２はゲートとソースが短絡されており、ＰＭＯＳトランジスタ３２のソースにはＮＭＯＳトランジスタ３６のドレインが接続されている。また、ＮＭＯＳトランジスタ３４はゲートがノードｇｓに接続され、ソースが接地されており、ＮＭＯＳトランジスタ３６のソースもノードｇｓに接続されている。更に、ノードｇｓは一端が接地された抵抗３８の他端が接続されていると共に、ＮＭＯＳトランジスタ２６のゲートに接続されている。
【００２５】
次に、本第１実施形態に係る対数変換回路１０の作用を説明する。対数変換回路１０はノードｃにＮＭＯＳトランジスタ２６が接続され、このＮＭＯＳトランジスタ２６のゲートにはバイアス電圧生成回路２８によってバイアス電圧が供給されることで、対数変換回路１０のノードｃには、ＮＭＯＳトランジスタ２６のゲートに供給されたバイアス電圧のレベルに応じた参照電流Ｉrefが流れる。このため、対数変換回路１０の出力電圧Ｖoは先の(２)式で表される値、すなわち光電流Ｉphの対数値に比例する値になり(但し、(２)式におけるＡはオペアンプ２０、抵抗２２,２４から成る電圧アンプの増幅度)、(２)式からも明らかなように、出力電圧Ｖ０の温度依存性はｎＫ／ｑ倍に低減される。
【００２６】
ところで、本第１実施形態に係る対数変換回路１０では、電圧降下によりノードｃの電圧Ｖcがノードｍの電圧Ｖmよりも低くなり、出力電圧Ｖ０はノードｃの電圧Ｖcに応じて変化する。またＮＭＯＳトランジスタ１６,１８におけるキャリア移動度は温度によって変化し、温度が上昇するに従ってキャリア移動度が低下する一方、温度が下降するに従ってキャリア移動度が増大するが、このＮＭＯＳトランジスタ１６,１８におけるキャリア移動度の変化に応じてＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが変化し、これに伴ってノードｍの電圧Ｖm及びノードｃの電圧Ｖcが変化する。このため、図１３(Ｂ)に示す構成のように、ノードｃを流れる参照電流Ｉrefが一定の場合（参照電流Ｉrefが温度や対数変換回路１０(半導体集積回路)の製造プロセスの影響を受けない場合）は、図４に示すように、温度変化に対して電圧Ｖm,Ｖcが同じ変化を示すことで、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化に対して大きく変動する。
【００２７】
また、ＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtは、対数変換回路１０(半導体集積回路)の製造プロセスのばらつき（特に、ＮＭＯＳトランジスタの閾値電圧Ｖtを規定するＰ型半導体の低濃度インプラ（イオン注入）のばらつき）によっても変化し、これに伴ってノードｍの電圧Ｖm及びノードｃの電圧Ｖcが変化するので、図１３(Ｂ)に示す構成のようにノードｃを流れる参照電流Ｉrefが一定の場合（参照電流Ｉrefが温度や製造プロセスの影響を受けない場合）は、図６に示すように、製造プロセスのばらつきに伴うＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtの変化に対して電圧Ｖm,Ｖcが同じ変化を示すことで、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化に対して大きく変動する。
【００２８】
これに対して本第１実施形態に係る対数変換回路１０は、バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２のＷ／Ｌサイズが同一とされ、ＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６が飽和領域で各々動作するように各トランジスタのＷ／Ｌ等が最適化されており、ＰＭＯＳトランジスタ３０を流れる電流Ｉ1＝ＰＭＯＳトランジスタ３２を流れる電流Ｉ2で、かつ、ＮＭＯＳトランジスタ３４を流れる電流＝ＰＭＯＳトランジスタ３０を流れる電流Ｉ1であるので、ノードＧＳの電圧(ＮＭＯＳトランジスタ２６のゲートに供給されるバイアス電圧)ＶＧＳはＶＧＳ＝Ｉ1×Ｒとなる(但しＲは抵抗３８の電気抵抗)。そして電流Ｉ1をＮＭＯＳトランジスタ３４のパラメータ(キャリア移動度μ、ゲート絶縁膜容量Ｃox、チャンネル幅Ｗ、チャンネル長Ｌ、ゲート電圧(＝ＮＭＯＳトランジスタ２６のゲートに供給されるバイアス電圧)ＶＧＳ、閾値電圧Ｖt)を用いて表すと、次の(３)式のようになる。
Ｉ1＝１／２・μ・Ｃox・Ｗ／Ｌ・(ＶＧＳ−Ｖt)２ …(３)
なお、本第１実施形態に係る対数変換回路１０において、一例として、温度が所定値かつ閾値電圧Ｖtが設計値(Typical)の条件での電流Ｉ1,Ｉ2＝５μＡとしたい場合には、例えばＰＭＯＳトランジスタ３０,３２のＷ／Ｌ＝１５μｍ／２μｍ、ＮＭＯＳトランジスタ３４,３６のＷ／Ｌ＝５μｍ／５μｍ、抵抗３８の電気抵抗値Ｒ＝180ｋΩに調整することで実現することができる。
【００２９】
ここで、温度が上昇しＮＭＯＳトランジスタ３４のキャリア移動度μが低下すると、上記の(３)式で表される電流Ｉ1が減少することで、図２にも示すように、ＮＭＯＳトランジスタ３４のゲート電圧(バイアス電圧)ＶＧＳが低下される。また、温度が低下しＮＭＯＳトランジスタ３４のキャリア移動度μが増大すると、上記の(３)式で表される電流Ｉ1が増大することで、図２にも示すように、ＮＭＯＳトランジスタ３４のゲート電圧(バイアス電圧)ＶＧＳが上昇される。
【００３０】
また、バイアス電圧生成回路２８のＰＭＯＳトランジスタ３０,３２及びＮＭＯＳトランジスタ３４,３６は、ＮＭＯＳトランジスタ１６,１８と同一プロセスで形成されているので、製造プロセスのばらつきによりＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より低下している場合は、ＮＭＯＳトランジスタ３４,３６の閾値電圧Ｖtも同様に設計値より低下していることになり、図２に"Ｖt：Low"と表記して示すようにバイアス電圧ＶＧＳも低下される。また、製造プロセスのばらつきによりＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値よりも上昇している場合は、ＮＭＯＳトランジスタ３４,３６の閾値電圧Ｖtも同様に設計値よりも上昇していることになり、図２に"Ｖt：High"と表記して示すようにバイアス電圧ＶＧＳも上昇される。
【００３１】
ＮＭＯＳトランジスタ２６のゲートには、バイアス電圧生成回路２８で発生されたバイアス電圧ＶＧＳ、すなわち温度変化及び製造プロセスのばらつきに伴う閾値電圧Ｖtの変化に対して図２に示すように変化するバイアス電圧ＶＧＳが供給される。これにより、温度が上昇した場合は、バイアス電圧ＶＧＳが低下されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって低下され、温度上昇に起因するノードｃの電圧Ｖcの低下幅は参照電流Ｉrefの低下分だけ小さくなる。また、温度が低下した場合は、バイアス電圧ＶＧＳが上昇されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって増大され、温度低下に起因するノードｃの電圧Ｖcの増加幅は参照電流Ｉrefの増大分だけ小さくなる。従って、本第１実施形態に係る対数変換回路１０では、図３に示すように、温度変化に対するノードｃの電圧Ｖcの変動が抑制され、一定の光電流Ｉphに対応する出力電圧Ｖ０が温度変化の影響で変動することを抑制することができる。
【００３２】
また、製造プロセスのばらつきに伴ってＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より低下していた場合は、バイアス電圧ＶＧＳが低下されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって低下され、閾値電圧Ｖtの低下に起因するノードｃの電圧Ｖcの低下幅は参照電流Ｉrefの低下分だけ小さくなる。また、製造プロセスのばらつきに伴ってＮＭＯＳトランジスタ１６,１８の閾値電圧Ｖtが設計値より上昇していた場合は、バイアス電圧ＶＧＳが上昇されることでノードｃを流れる参照電流ＩrefがＮＭＯＳトランジスタ２６によって増大され、閾値電圧Ｖtの低下に起因するノードｃの電圧Ｖcの増加幅は参照電流Ｉrefの増大分だけ小さくなる。従って、本第１実施形態に係る対数変換回路１０では、図５に示すように、製造プロセスのばらつきに伴う閾値電圧Ｖtの変動に対するノードｃの電圧Ｖcの変動が抑制され、一定の光電流Ｉphに対応する出力電圧Ｖ０が、製造プロセスのばらつきに伴う閾値電圧の変動の影響で変動することも抑制することができる。
【００３３】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図７には、本第２実施形態に係る対数変換回路５０が示されている。この対数変換回路５０も本発明に係る半導体回路に対応している。対数変換回路５０では、第１実施形態で説明した対数変換回路１０に対して３個のＮＭＯＳトランジスタ５２,５４,５６が追加されている。ＮＭＯＳトランジスタ５２,５４,５６は、ドレインが切替部５８を介してノードｃに各々接続され、ソースが各々接地され、ゲートがバイアス電圧生成回路２８に各々接続されており、ＮＭＯＳトランジスタ５２,５４,５６のゲートには、ＮＭＯＳトランジスタ２６と同様にバイアス電圧生成回路２８からバイアス電圧ＶＧＳが供給される。なお、ＮＭＯＳトランジスタ５２,５４,５６は請求項５に記載の複数の参照電流用トランジスタに対応している。
【００３４】
切替部５８は３個のトランスファーゲート６０,６２,６４を備えており、トランスファーゲート６０はＮＭＯＳトランジスタ５２のドレインとノードｃの間に、トランスファーゲート６２はＮＭＯＳトランジスタ５４のドレインとノードｃの間に、トランスファーゲート６４はＮＭＯＳトランジスタ５６のドレインとノードｃの間に各々設けられている。トランスファーゲート６０のゲートtg1,tg1_b、トランスファーゲート６２のゲートtg2,tg2_b、及び、トランスファーゲート６４のゲートtg3,tg3_bは切替信号供給部６６に各々接続されており、トランスファーゲート６０,６２,６４は切替信号供給部６６から個々のゲートに供給された切替信号に応じてオン状態（導通状態）又はオフ状態（非導通状態）に切り替わる。
【００３５】
なお、本第２実施形態では、トランスファーゲート６０,６４として、ゲートtg1,tg3に供給される切替信号がハイレベル、ゲートtg1_b,tg3_bに供給される切替信号がローレベルのときにオン状態となり、ゲートtg1,tg3に供給される切替信号がローレベル、ゲートtg1_b,tg3_bに供給される切替信号がハイレベルのときにオフ状態となるトランスファーゲートを用いている一方、トランスファーゲート６２としては、ゲートtg2に供給される切替信号がローレベル、ゲートtg2_bに供給される切替信号がハイレベルのときにオン状態となり、ゲートtg2に供給される切替信号がハイレベル、ゲートtg2_bに供給される切替信号がローレベルのときにオフ状態となるトランスファーゲートを用いている。切替部５８は請求項５に記載の切替手段に対応しており、トランスファーゲート６０,６２,６４は請求項７に記載の複数のトランスファーゲートに対応している。
【００３６】
図８に示すように、切替信号供給部６６は個々のトランスファーゲート６０,６２,６４に対応する３個の切替信号生成回路６８Ａ〜６８Ｃを備えている。個々の切替信号生成回路６８は２個のＮＯＴ回路７０,７２を備えている。ＮＯＴ回路７０の入力端には、ドレインが図示しない電源に接続されゲートが接地されたＰＭＯＳトランジスタ７４のソースと、抵抗７６の一端が各々接続されている。抵抗７６の他端は、外部に露出しておりメタルトリミングによって切断することが可能なフューズ７８の一端に接続されており、フューズ７８の他端は接地されている。またＮＯＴ回路７０の出力端は、ゲートtgi_bに供給する切替信号tgi_b（但しｉ＝1〜3）を出力するための信号出力端と、ＮＯＴ回路７２の入力端に各々接続されており、ＮＯＴ回路７２の出力端はゲートtgiに供給する切替信号tgi（但しｉ＝1〜3）を出力するための信号出力端に接続されている。
【００３７】
上記構成により、個々の切替信号生成回路６８は、フューズ７８が未切断の状態では切替信号tgiとしてローレベル、切替信号tgi_bとしてハイレベルの信号が出力され、メタルトリミングによってフューズ７８が切断された状態では切替信号tgiとしてハイレベル、切替信号tgi_bとしてローレベルの信号が出力される。なお、切替信号供給部６６は請求項６に記載の切替信号供給手段に対応している。
【００３８】
次に本第２実施形態の作用について、第１実施形態と異なる部分のみ説明する。第１実施形態で説明した対数変換回路１０は、参照電流用トランジスタとして単一のＮＭＯＳトランジスタ２６が設けられているが、このＮＭＯＳトランジスタ２６も製造プロセスのばらつきの影響を受けて閾値電圧Ｖtが変動するので、製造プロセスのばらつきの影響でＮＭＯＳトランジスタ１６,１８,２６の閾値電圧Ｖtが大きく変動した場合には、バイアス電圧生成回路２８によるバイアス電圧ＶＧＳの変更に拘わらず参照電流Ｉrefが設計値に対して大きくずれることで、例として図１０に矢印で示すように、ノードｃの電圧Ｖcが設計値に対して大きくずれ、これに伴って出力電圧Ｖ０も設計値に対して大きくずれてしまうという問題が生ずる。
【００３９】
これに対して本第２実施形態に係る対数変換回路５０では、参照電流用トランジスタとして、ＮＭＯＳトランジスタ２６に加えてＮＭＯＳトランジスタ５２,５４,５６が設けられており、ＮＭＯＳトランジスタ２６を流れる電流をＩr0、ＮＭＯＳトランジスタ５２を流れる電流をＩr1、ＮＭＯＳトランジスタ５４を流れる電流をＩr2、ＮＭＯＳトランジスタ５６を流れる電流をＩr3とすると、参照電流ＩrefはＩref＝Ｉr0＋Ｉr1＋Ｉr2＋Ｉr3となる。また、ＮＭＯＳトランジスタ５２,５４,５６とノードｃとの間には、切替信号供給部６６から供給された切替信号に応じてオン状態（導通状態）又はオフ状態（非導通状態）に切り替わるトランスファーゲート６０,６２,６４が設けられているので、トランスファーゲート６０,６２,６４に供給する切替信号のレベルを切替えることで、ＮＭＯＳトランジスタ５２,５４,５６を流れる電流Ｉr1,Ｉr2,Ｉr3を互いに独立にオンオフすることができる。
【００４０】
なお、本第２実施形態に係る切替信号供給部６６の個々の切替信号生成回路６８Ａ〜６８Ｃは、当初は何れもフューズ７８が未切断の状態であるので、切替信号供給部６６からは切替信号tgiとしてローレベル、切替信号tgi_bとしてハイレベルの信号が出力され、トランスファーゲート６０,６２,６４のうちトランスファーゲート６２のみオン状態となっている。従って、参照電流Ｉrefは当初はＩref＝Ｉr0＋Ｉr2となっている。
【００４１】
本第２実施形態では、対数変換回路５０を搭載した半導体集積回路を製造した後、製造した半導体集積回路を出荷する前に、以下の調整作業が行われる。この調整作業では、まず、温度を規定値に維持すると共に、一定光量の光を光電変換素子１４に照射することで光電変換素子１４で一定の光電流Ｉphが発生させた状態で、ノードｃの電圧Ｖcが測定される。次に、電圧Ｖcの測定値と設計値との偏差に基づいて、トランスファーゲート６０,６２,６４のオンオフの状態の切替えが必要か否かが判断される。前記偏差が許容範囲内であれば、トランスファーゲート６０,６２,６４のオンオフの状態の切替えは不要と判断されて作業終了となるが、前記偏差が許容範囲を超えている場合は、トランスファーゲート６０,６２,６４のオンオフの状態の切替えが必要と判断され、電圧Ｖcの測定値と設計値との偏差を小さくするためには何れのトランスファーゲートのオンオフの状態を切替えるべきかが判断され、オンオフの状態を切替えるトランスファーゲートに対応する切替信号生成回路６８のフューズ７８をメタルトリミングによって切断する作業が行われる。
【００４２】
上記のように、本第２実施形態では参照電流Ｉrefを調整することでノードｃの電圧Ｖcを調整しているが、一般に電圧Ｖと電流ＩにはＶ＝logＩの関係があるため、トランスファーゲート６０,６２,６４の各々のオンオフの状態の組み合わせを切替える（切替信号生成回路６８Ａ〜６８Ｃのフューズ７８の切断／非切断の組み合わせを選択する）ことで、参照電流Ｉrefが指数関数的に変化するように、ＮＭＯＳトランジスタ５２,５４,５６のサイズ（Ｗ／Ｌサイズ）の組み合わせが予め設定されている。なお、次の表１には、
個々の切替信号生成回路６８のフューズ７８の切断／非切断を選択することで、各トランスファーゲートのオンオフの状態の組み合わせを切替えた場合の参照電流Ｉrefの変化の一例を示す。
【００４３】
【表１】
【００４４】
このように、各トランスファーゲートのオンオフの状態の組み合わせの切替えに対して参照電流Ｉrefが指数関数的に変化するように構成することで、各トランスファーゲートのオンオフの状態の組み合わせの切替えに対して電圧Ｖcがおよそ一定の変化幅で変化するので（図９も参照）、電圧Ｖcを設計値に一致、又は、設計値との偏差が非常に小さい値へ調整することを容易に実現することができる。従って、製造プロセスのばらつきの影響でＮＭＯＳトランジスタ１６,１８,２６の閾値電圧Ｖtが大きく変動し、出力電圧Ｖ０が設計値に対して大きくずれてしまっていた場合にも、上記の調整作業を行うことで、例として図１１にも示すように、出力電圧Ｖ０を設計値に一致、又は、設計値との偏差が非常に小さい値へ調整することができる。
【００４５】
また、上記の調整作業を一旦行った後は、各トランスファーゲートのオンオフの状態を切替える必要はなく、また、温度変化に対するノードｃの電圧Ｖcの変動は、ＮＭＯＳトランジスタ２６,５２,５４,５６のゲートに各々供給されるバイアス電圧ＶＧＳが、第１実施形態で説明したバイアス電圧生成回路２８によって温度変化に応じて調整されることで抑制されるので、対数変換回路５０を搭載した半導体集積回路の出荷後に、ユーザが出力電圧Ｖ０等を調整する作業を行う必要もなくなる。
【００４６】
なお、上記では本発明に係る半導体素子としてＮＭＯＳトランジスタ１８を、請求項２に記載のダイオード素子としてＮＭＯＳトランジスタ１６を、本発明に係る参照電流用トランジスタとしてＮＭＯＳトランジスタ２６を各々適用した態様を説明したが、本発明はこれに限定されるものではない。例として図１２には、第１実施形態で説明した対数変換回路１０に対し、本発明に係る半導体素子をＰＭＯＳトランジスタ４４に、請求項２に記載のダイオード素子をＰＭＯＳトランジスタ４２に、本発明に係る参照電流用トランジスタをＮＭＯＳトランジスタ４６に各々置き換えた構成の対数変換回路４０を示す。図１２に示すように、本発明に係る半導体素子、請求項２に記載のダイオード素子及び本発明に係る参照電流用トランジスタはＰＭＯＳトランジスタで構成することも可能である。また、第２実施形態で説明した対数変換回路５０のＮＭＯＳトランジスタ５２,５４,５６についても、同様にＰＭＯＳトランジスタへ置き換え可能であることは言うまでもない。
【００４７】
また、上記では本発明に係る半導体回路として、光電変換素子１４で発生された光電流Ｉphに対して対数変換及び電流電圧変換を行う対数変換回路１０,４０,５０を例に説明したが、本発明に係る半導体回路のうちの電子回路は、入力電流に応じて出力が変化すると共に、第２ノードに供給される参照電流に応じて定まる第２ノードの電圧が変化した場合も出力が変化する構成であればよく、例えば光電流Ｉphに対して対数変換のみを行い光電流Ｉphの対数値に比例する電流を出力する構成の変換回路に本発明を適用することも可能であり、入力電流も光電流Ｉphに限られるものではない。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態に係る対数変換回路の回路図である。
【図２】温度変化及び製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する、バイアス電圧生成回路によって生成されるバイアス電圧Ｖgsの変化を示す線図である。
【図３】本実施形態に係る対数変換回路における温度変化に対する出力電圧Ｖ０の変化を示す線図である。
【図４】従来の対数変換回路における温度変化に対する出力電圧Ｖ０の変化を示す線図である。
【図５】本実施形態に係る対数変換回路における、製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する出力電圧Ｖ０の変化を示す線図である。
【図６】従来の対数変換回路における、製造プロセスのばらつきに起因する閾値電圧Ｖtの変化に対する出力電圧Ｖ０の変化を示す線図である。
【図７】第２実施形態に係る対数変換回路の回路図である。
【図８】第２実施形態に係る切替信号供給部の回路図である。
【図９】切替信号の変更(メタルトリミング)による電流Ｉref及び電圧Ｖcの変化を示す線図である。
【図１０】製造プロセスのばらつきに起因する、設計値からの出力電圧Ｖ０のずれを示す線図である。
【図１１】メタルトリミングによる出力電圧Ｖ０のずれの修正を説明するための線図である。
【図１２】対数変換回路の他の構成を示す回路図である。
【図１３】(Ａ)及び(Ｂ)は電流電圧変換及び対数変換を行う変換回路の従来の構成を各々示す回路図である。
【符号の説明】
【００４９】
１０ 対数変換回路
１２ オペアンプ
１４ 光電変換素子
１６ ＮＭＯＳトランジスタ
１８ ＮＭＯＳトランジスタ
２６ ＮＭＯＳトランジスタ
２８ バイアス電圧生成回路
３０ ＰＭＯＳトランジスタ
３２ ＰＭＯＳトランジスタ
３４ ＮＭＯＳトランジスタ
３６ ＮＭＯＳトランジスタ
３８ 抵抗
４０ 対数変換回路
４２ ＰＭＯＳトランジスタ
４４ ＰＭＯＳトランジスタ
４６ ＰＭＯＳトランジスタ
５０ 対数変換回路
５２ ＮＭＯＳトランジスタ
５４ ＮＭＯＳトランジスタ
５６ ＮＭＯＳトランジスタ
５８ 切替部
６０ トランスファーゲート
６２ トランスファーゲート
６４ トランスファーゲート
６６ 切替信号供給部
６８Ａ〜６８Ｃ 切替信号生成回路
７８ フューズ
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力が変化すると共に、前記第２ノードに供給される参照電流に応じて定まる前記第２ノードの電圧が変化した場合も前記出力が変化する電子回路と、
供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに流す参照電流用トランジスタを備えた参照電流供給手段と、
温度変化及び前記半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を前記参照電流用トランジスタへ供給するバイアス電圧発生手段と、
を含む半導体回路。
【請求項２】
前記電子回路は、入力端に入力電流が供給されると共に出力端が前記第１ノードに接続されたオペアンプと、前記第１ノードと前記オペアンプの前記入力端の間に設けられたダイオード素子と、入力端が前記第２ノードに接続された増幅器を備えると共に、前記半導体素子もダイオード素子で構成され、入力電流の対数値に比例する電圧を出力する電流電圧変換回路であることを特徴とする請求項１記載の半導体回路。
【請求項３】
前記電子回路には光電変換素子が接続され、前記光電変換素子の受光量に応じて前記光電変換素子を流れる電流が入力されることを特徴とする請求項１記載の半導体回路。
【請求項４】
前記バイアス電圧発生手段は、前記半導体素子と同一プロセスで形成された複数のバイアス電圧用トランジスタが、温度が上昇するに従って前記バイアス電圧のレベルが低下し、前記製造プロセスのばらつきに伴い前記複数のバイアス電圧用トランジスタの閾値電圧が低下するに従って前記バイアス電圧のレベルが低下するように接続されて構成されていることを特徴とする請求項１記載の半導体回路。
【請求項５】
前記参照電流供給手段は、供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに供給する前記参照電流用トランジスタを複数備えると共に、前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかを個々の前記参照電流用トランジスタ毎に切替可能な切替手段を備え、
前記切替手段は、個々の前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかが、前記第２ノードの電圧が所定値に一致するように切替されることを特徴とする請求項１記載の半導体回路。
【請求項６】
前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかを切替させる切替信号を、個々の前記参照電流用トランジスタ毎に前記切替手段に供給する切替信号供給手段を更に備え、前記切替信号供給手段から個々の前記参照電流用トランジスタ毎に前記切替手段に供給される切替信号は、前記第２ノードの電圧を測定した結果に基づきメタルトリミングによって設定されることを特徴とする請求項５記載の半導体回路。
【請求項７】
前記切替手段は、個々の前記参照電流用トランジスタに対応して設けられた複数のトランスファーゲートを備え、前記参照電流用トランジスタ毎に供給された切替信号は、対応するトランスファーゲートに各々入力されることを特徴とする請求項６記載の半導体回路。
【請求項１】
第１ノードと第２ノードの間に設けられた半導体素子を備え、入力電流に応じて出力が変化すると共に、前記第２ノードに供給される参照電流に応じて定まる前記第２ノードの電圧が変化した場合も前記出力が変化する電子回路と、
供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに流す参照電流用トランジスタを備えた参照電流供給手段と、
温度変化及び前記半導体素子の製造プロセスのばらつきに応じてレベルが変化するバイアス電圧を前記参照電流用トランジスタへ供給するバイアス電圧発生手段と、
を含む半導体回路。
【請求項２】
前記電子回路は、入力端に入力電流が供給されると共に出力端が前記第１ノードに接続されたオペアンプと、前記第１ノードと前記オペアンプの前記入力端の間に設けられたダイオード素子と、入力端が前記第２ノードに接続された増幅器を備えると共に、前記半導体素子もダイオード素子で構成され、入力電流の対数値に比例する電圧を出力する電流電圧変換回路であることを特徴とする請求項１記載の半導体回路。
【請求項３】
前記電子回路には光電変換素子が接続され、前記光電変換素子の受光量に応じて前記光電変換素子を流れる電流が入力されることを特徴とする請求項１記載の半導体回路。
【請求項４】
前記バイアス電圧発生手段は、前記半導体素子と同一プロセスで形成された複数のバイアス電圧用トランジスタが、温度が上昇するに従って前記バイアス電圧のレベルが低下し、前記製造プロセスのばらつきに伴い前記複数のバイアス電圧用トランジスタの閾値電圧が低下するに従って前記バイアス電圧のレベルが低下するように接続されて構成されていることを特徴とする請求項１記載の半導体回路。
【請求項５】
前記参照電流供給手段は、供給されたバイアス電圧のレベルに応じた参照電流を前記第２ノードに供給する前記参照電流用トランジスタを複数備えると共に、前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかを個々の前記参照電流用トランジスタ毎に切替可能な切替手段を備え、
前記切替手段は、個々の前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかが、前記第２ノードの電圧が所定値に一致するように切替されることを特徴とする請求項１記載の半導体回路。
【請求項６】
前記参照電流用トランジスタを前記第２ノードに接続するか前記第２ノードから切り離すかを切替させる切替信号を、個々の前記参照電流用トランジスタ毎に前記切替手段に供給する切替信号供給手段を更に備え、前記切替信号供給手段から個々の前記参照電流用トランジスタ毎に前記切替手段に供給される切替信号は、前記第２ノードの電圧を測定した結果に基づきメタルトリミングによって設定されることを特徴とする請求項５記載の半導体回路。
【請求項７】
前記切替手段は、個々の前記参照電流用トランジスタに対応して設けられた複数のトランスファーゲートを備え、前記参照電流用トランジスタ毎に供給された切替信号は、対応するトランスファーゲートに各々入力されることを特徴とする請求項６記載の半導体回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−２７２９７９（Ｐ２００９−２７２９７９Ａ）
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００８−１２３００１（Ｐ２００８−１２３００１）
【出願日】平成２０年５月９日（２００８．５．９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成２０年５月９日（２００８．５．９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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