半導体基板上にて集積回路を形成するための方法
【課題】配線に使われる多結晶シリコン層を形成する際に、アモルファスシリコン層が相変化して基板が変形する。この変形を、相変化時の機械的ストレスの発生を回避することにより軽減する方法を提供する。
【解決手段】基板１上のキャパシタ電極、ゲート電極などの導電層２の上に中間層としてアモルファス状の抗ストレス層３を設け、その上にアモルファスシリコン層４を形成する。この後、シリコン層の結晶化温度に加熱し、アモルファスシリコン層を相変化させ多結晶シリコン層にする。抗ストレス層の存在により結晶化時の機械的ストレスの発生が回避される。抗ストレス層は、別の加熱により相変化させ低抵抗化し、導電層と多結晶シリコン層は電気的に接続される。
【解決手段】基板１上のキャパシタ電極、ゲート電極などの導電層２の上に中間層としてアモルファス状の抗ストレス層３を設け、その上にアモルファスシリコン層４を形成する。この後、シリコン層の結晶化温度に加熱し、アモルファスシリコン層を相変化させ多結晶シリコン層にする。抗ストレス層の存在により結晶化時の機械的ストレスの発生が回避される。抗ストレス層は、別の加熱により相変化させ低抵抗化し、導電層と多結晶シリコン層は電気的に接続される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の技術分野〕
本発明は、半導体基板上にて集積回路を形成するための方法に関する。本発明はさらに、集積回路デバイスに関する。
【０００２】
〔本発明の背景〕
今日の集積電子回路は、複雑かつ大規模な製造プロセスによって機械的に製造されている。半導体産業は近年、非常に洗練された信頼性の高い製造プロセスを確立した。その最も顕著なものは、いわゆるＣＭＯＳプロセスである。一般的に数百もの個々のプロセス工程が行われるＣＭＯＳプロセスでは、マイクロプロセッサまたは電子的なデータメモリデバイスなどの高度に集積された電子デバイスが半導体基板上に形成される。
【０００３】
堆積、エッチング、リソグラフィ、および関連技術による精巧な手順を通して、抵抗、キャパシタ、またはトランジスタなどの複数の電子素子が半導体基板上に構成され、かつ相互に接続される。今日、１つの基板上に可能な限り多くの電子素子の集積チップを搭載することが、総合的なデバイス性能、ひいては集積回路の経済的な成功を左右する。したがって、上記電子素子の最小加工寸法を微細化することは、より高度な産業的および科学的な研究が免れないことになる。
【０００４】
デバイスの設計および配置に関するかぎり、基板上の電子素子の集積度を高めることは、しばしば、集積回路のキャパシタ素子のキャパシタンスの増加の問題となる場合が多い。キャパシタ素子の増加の問題を改善させるための主な要素として、いわゆる高ｋ材料などの誘電率の高い材料を用いると共に、キャパシタ電極として高導電層を形成する方法が挙げられる。
【０００５】
従来技術では、アルミナ、シリカ、およびそれらの関連材料などの誘電体上に高導電層が堆積される。一方、高導電層のための基材としては、金属、および窒化チタンおよび窒化タンタルなどの金属複合材料が幅広く利用されている。
【０００６】
集積回路製造の分野では、シリコンの物理および技術が最も進歩している。このため、例えばキャパシタ電極などの電極素子との電気的接続を配線して確立するために、主に多結晶シリコンが用いられている。したがって、高導電層の最上部には、一般的には多結晶シリコン層が堆積される。
【０００７】
多結晶シリコンを直接堆積させることは技術的に不都合があるため、従来の製造プロセスでは、まずアモルファスシリコン層を堆積する。このアモルファスシリコン層は、後の加熱プロセス中に多結晶化される。
【０００８】
このようなシリコンの相変化は、シリコンを堆積した下部の材料の物理的構造によって変化し易い。一般的な高導電性材料の最上部のシリコン結晶が多結晶状態へ変化することは、所望しないストレスが生じ、結果として基板が変形することが示されている。
【０００９】
後者の基板変形に関しては、その変形の程度が最低限であっても、デバイスの製造中での深刻な問題の原因となる。なぜなら、後の各プロセス段階では高い精度で互いにアラインメントされる必要があるが、上記高精度でのアライメントが、基板の変形によって不可能となるからである。
【００１０】
電子回路の集積度をさらに高め、その総合的なデバイス性能を最大限に高めるために、信頼性の高い効率的な製造プロセスを維持する一方で、適切な設計方法を取り入れなければならない。このため、最小加工寸法を微細化するための方法を改良する必要がある。
【００１１】
〔本発明の概要〕
従来技術の欠陥を考慮して、本発明は、集積デバイスを形成するための改善された方法を提供することを目的とする。本発明はさらに、改善された集積回路デバイスを提供することを目的とする。上記目的の１つ、あるいはいくつか、および上記以外の目的は、本発明によって達成される。
【００１２】
本発明の第１の形態によると、半導体基板上に集積デバイスを形成するための方法が提供されている。この方法は、次に説明するような各工程を含んでいる。最初の工程では、半導体基板上に導電層が備えられる。上記半導体基板は、例えば半導体基板のドープ領域、その他の導電層または誘電体層などの機能素子または層を既に有していてよい。したがって、上記導電層は、上記機能素子または層上に堆積させてよい。上記導電層は、キャパシタ電極またはゲート電極として、既に上記半導体基板の一部である誘電体層上に備えられる。
【００１３】
次の工程では、上記導電層上にアモルファスの抗ストレス層が備えられる。上記アモルファスの抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファスのものである。次の工程では、上記アモルファスの抗ストレス層上に、アモルファス状態のシリコン層が備えられる。
【００１４】
最後の工程では、導電層、アモルファスの抗ストレス層、およびシリコン層とを有する上記基板が、上記ポリシリコン結晶化温度まで少なくとも加熱される。このようにして、上記アモルファスのシリコン層は、上記アモルファスの状態が多結晶状態へと変化する。
【００１５】
本発明による方法では、導電層とアモルファスのシリコン層との間にアモルファスの抗ストレス層が備えられる。上記アモルファスのシリコン層は、上記導電層上において、弱い機械的ストレスにて多結晶状態へと結晶化する。
【００１６】
アモルファスの抗ストレス層を追加的に備えることによって、アモルファスのシリコン層は、上記アモルファスの状態が多結晶状態へと変化するためのベースが改善され、さらに多結晶シリコン／導電層間の機械的ストレスの発生が回避されるため有利である。
【００１７】
この結果、本発明による方法は、アラインメント誤差の少ない製造プロセスを提供し、デバイスの機能不全を大幅に抑制することによって、デバイスの信頼性および生産歩留りを向上させる。さらに、誘電体層の最上部に導電層を備え、そして多結晶シリコンによって導電層の電気的接続を形成することによって、十分な利点が引き出される。
【００１８】
従来の導電層上でのシリコン多結晶化とは対照的に、本発明によるアモルファスの抗ストレス層は、アモルファスのシリコンが多結晶状態へと変化する結晶化プロセスに影響を与えて阻害する可能性のある明確な特徴を免れるものである。
【００１９】
上記導電層は、これ自体が多結晶状態であってよいため、ドメイン境界を有している。この境界は、アモルファスシリコンの相変化を可能にするために行われる加熱段階において、結晶種として機能する。したがって、上記境界は、シリコンの結晶化プロセスに多大な影響を与える。
【００２０】
本発明によるアモルファスの抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態を維持する。このため、上記アモルファスの抗ストレス層によって、シリコン層における所望する相変化に必要な温度において有利な表面が提供される。
【００２１】
本発明の第２の形態によると、半導体基板上に集積デバイスを形成するための方法は、次に説明する各工程を含んでいる。最初の工程では、半導体基板上に導電層が形成される。上記半導体基板は、本発明の第１の形態と併せて既に説明した通りである。
【００２２】
次の工程では、上記導電層上に結晶性の抗ストレス層が形成される。この結晶性の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶状態を維持するものである。次の工程では、上記結晶性の抗ストレス層上にアモルファス状態のシリコン層が形成される。
【００２３】
最後の工程では、上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板が、上記ポリシリコン結晶化温度まで少なくとも加熱される。上記アモルファスのシリコン層は、上記ポリシリコン結晶化温度において、上記シリコン層の相を多結晶状態へと変化する。
【００２４】
本発明では、導電層とアモルファスのシリコン層との間に結晶性の抗ストレス層が形成される。この結晶性の抗ストレス層によって、アモルファスのシリコン層が加熱段階中に多結晶状態に結晶化するために有利な表面が提供される。
【００２５】
上記結晶性の抗ストレス層は、シリコン結晶の多結晶状態への変化に影響を与えて阻害する可能性のある明確な特徴（例えば粒界）を持たないため、機械的ストレスの発生が低減される。したがって、導電層とポリシリコン層との間の機械的ストレスの発生によって生じる基板の変形が大幅に抑制される。
【００２６】
本発明の第３の形態によると、集積回路デバイスが形成される。この集積回路デバイスは、導電層および多結晶シリコン層を有している。本発明によるデバイスは、多結晶シリコン層と導電層との間に配置された中間の抗ストレス層をさらに有している。
【００２７】
この中間の抗ストレス層によって、多結晶シリコン層の結晶化におけるストレスの発生が低減される。また、上記中間の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態のものである。
【００２８】
本発明の第４の形態によると、上記中間の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性のものである。
【００２９】
本発明に基づく中間の抗ストレス層の追加によって、集積回路デバイス内の機械的ストレスの発生が低減される。特に、多結晶シリコンと導電層との界面から生じる機械的ストレスの発生が、大幅に低減される。
【００３０】
したがって、デバイス製造中にアラインメント問題が生じることなく、最初はアモルファスであったシリコン層が導電層上において多結晶状態へと結晶化される。この結果、上記デバイス設計は、導電層の形成と、上記導電層における多結晶シリコンによる電気的な接続とにおいて、十分な利点を引き出すことができる。
【００３１】
本発明の一形態によると、上記抗ストレス層は電気的導電性である。導電性の抗ストレス層によって、最初はアモルファスであったシリコンが多結晶状態へと結晶化されるためには有利であり、さらに多結晶シリコンと、その下部にある導電層との間に電気的接続が形成される。上記多結晶シリコンは、一般的には、キャパシタ電極またはゲート電極として機能する場合が多い導電層との接触を形成するために用いられる。
【００３２】
本発明の別の形態によると、抗ストレス層全体における電荷輸送をトンネル現象によって可能にするため、抗ストレス層の厚みは０．５ｎｍ〜１５ｎｍの範囲である。抗ストレス層の上記有利な厚みによって、多結晶シリコンと、その下部にある導電層との電気的接続が可能となる。
【００３３】
本発明の別の形態によると、ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である。上記温度によって、最初はアモルファスであったシリコンが多結晶状態へ有利に遷移する。一方、上記抗ストレス層はその構造的特性を維持し、アモルファスシリコンが多結晶状態へ結晶化する前に不利な状態へ変化することはない。上記ポリシリコン結晶化温の度は、後に多結晶化されるシリコンの電気的導電性を制御および強化するためのシリコンのドーピングによって、上記範囲内において異なっていてよい。
【００３４】
本発明の別の形態によると、集積デバイスを形態するための上記方法は、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくとも変態温度まで加熱する工程をさらに含む。上記のような変態温度によって、抗ストレス層が遷移（相転移）して低抵抗層を形成することが可能になる。本発明による上記方法によって、最初は高抵抗であった抗ストレス層が低抵抗層へと変化することにより、上記ポリシリコン層を介した上記導電層と外部との間の電気的接続が形成される。
【００３５】
上記変態温度まで加熱することによって、抗ストレス層とシリコン層とが反応して、シリコンの低抵抗化合物および抗ストレス層の材料を含んだ低抵抗層を形成することが可能である。
【００３６】
本発明による加熱によってさらに、抗ストレス層の相変化が起きて低抵抗層が形成されてもよい。有利な各相変化としては、最初のアモルファス状態から単結晶状態または多結晶状態への遷移を含む、または、最初の単結晶状態または多結晶状態からアモルファス状態への遷移を含んでもよい。
【００３７】
その上、上記抗ストレス層は、異なる結晶構造間において相変化し、その最終的な結晶構造が低抵抗なものであってもよい。代わりに、上記抗ストレス層を変態温度まで加熱することによって、上記抗ストレス層を溶解し、多孔質層を形成してもよい。これによって多結晶シリコン層と導電層とを直接的に接続することができる。
【００３８】
本発明の別の形態によると、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくともポリシリコン結晶化温度および変態温度まで加熱する工程は、１つの加熱段階において行われる。
【００３９】
このように、アモルファス状態から多結晶状態へのシリコン層の結晶化、および抗ストレス層の変態による低抵抗状態の形成という２つの変態が、１つのプロセス工程において行われる。これによってプロセス工程の全体数が減少し、集積回路デバイスを形成する方法の効率が最適化される。
【００４０】
集積デバイスを形成するための本発明による方法は、ＣＭＯＳ製造プロセスに組み込まれていることが好ましい。上記ＣＭＯＳ製造プロセスは、集積電子デバイスのための信頼性の高い、かつ十分に確立された形成プロセスである。上記のように、本発明による方法は、確立された効率的な製造プロセスの一部として応用することができる。
【００４１】
代わりに、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくともポリシリコン結晶化温度、および少なくとも変態温度まで加熱する工程を、高温アニーリング段階の一部として行ってもよい。
【００４２】
後者の高温アニーリング段階は、ＣＭＯＳ製造プロセスの確立された一部である。また、上記高温アニーリング段階は、シリコン層の結晶化、および低抵抗の抗ストレス層形成の双方において十分に高い温度を提供する一方、追加的な加熱段階を必要としないため、熱的なコストを一定に維持できて、上記コストの上昇を回避できる。
【００４３】
本発明の別の形態によると、導電層は、窒化チタン、窒化チタンケイ素、酸化チタンケイ素、ルテニウム、窒化ルテニウム、酸化ルテニウム、窒化ルテニウムケイ素、酸化ルテニウムケイ素、窒化タンタル、窒化タンタルケイ素、酸化タンタルケイ素、窒化ルテニウムタンタル、窒化ルテニウムタンタルケイ素、酸化ルテニウムタンタルケイ素、窒化タングステン、窒化タングステンケイ素、酸化タングステンケイ素、窒化タングステンホウ素、および炭素のうちの少なくとも１つを含有している。これらの材料は良好な導電性を与え、また総合的なデバイス性能を最適化する設計仕様にしたがって堆積および構成することができる。
【００４４】
本発明の別の形態によると、抗ストレス層は、窒化ケイ素、酸化ケイ素、酸化窒化ケイ素、炭素、酸化アルミニウム、酸化アルミニウムケイ素、窒化アルミニウム、窒化チタンアルミニウム、窒化タンタル、酸化ハフニウム、窒化ハフニウム、酸化窒化ハフニウム、酸化ハフニウムケイ素、酸化窒化ハフニウムケイ素、酸化ハフニウムアルミニウム、窒化ハフニウムアルミニウム、および酸化チタンのうちの少なくとも１つを含有している。
【００４５】
これらの材料は、下部にある導電層に対する良好な粘着性を与える。また、これらの材料は、ポリシリコン結晶化温度においてアモルファスのシリコンが多結晶状態へ結晶化するための有利な物理的構造を与え、上記温度および上記温度未満においてその有利な構造が変化することはない。
【００４６】
さらに、上記材料は、シリコンまたは導電層との反応、相変化、または溶解による多孔質化によって、変態温度を超える温度において低抵抗層を形成できるものである。
【００４７】
本発明の別の形態によると、集積回路デバイスは、誘電体素子をさらに備えている。この誘電体素子は、導電層の下に配置されて、キャパシタ誘電体を形成する。主に垂直方向にあるトレンチキャパシタの場合は、中央の誘電体素子に隣接して導電層が配置される。
【００４８】
誘電体素子は、トランジスタ素子の一部として形成してもよい。これらのトランジスタ素子では、電流を制御するための誘電体−導体機構が形成される場合が多い。この誘電体−導体機構はゲートとも称される。
【００４９】
上記誘電体素子は、酸化アルミニウム、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化バリウムストロンチウムチタンのうち少なくとも１つを含有している。上記材料によって、有利な誘電率と、十分に高い耐電圧との両方がもたらされる。
【００５０】
〔図面の簡単な説明〕
本発明の上記および上記以外の目的および特徴は、以下の説明および添付図面によって明らかとなるであろう。添付図面は次の通りである。
【００５１】
図１Ａ〜図１Ｆは、選択された各プロセス工程において形成中の、本発明の第１の実施形態にしたがった集積デバイスの断面をそれぞれ示す断面図である。
【００５２】
図２は、集積電子デバイスの概略的な断面図である。図３Ａ〜図３Ｂは、それぞれ、本発明の第２および第３の各実施形態にしたがった集積回路の概略的な拡大断面をそれぞれ示す断面図である。
【００５３】
〔本発明の詳細な説明〕
図１Ａ〜図１Ｆは、本発明の第１の実施形態にしたがった集積デバイスの概略断面図である。図１Ａに示されているように、半導体基板１上に集積デバイスが形成される。この半導体基板１は、例えば導電層または誘電体層、あるいは基板１内のドープ領域などの機能を備える各素子または各層１０を有している。
【００５４】
図１Ｂに示されているように、基板１上の、機能を備える各素子または各層１０上に、導電層２が堆積される。上記導電層２は、機能を備える各素子または各層１０の一部のみを覆うように形成されてもよく、また、基板１の別の部分に伸びていてもよい。
【００５５】
次のプロセス段階では、図１Ｃに示されているように、導電層２上に抗ストレス層３が堆積される。上記抗ストレス層３は、アモルファスまたは結晶性の表面３１を備えていることが好ましい。このように表面３１は、粒界などの明確な特徴、あるいは、結晶種として機能し得る、または抗ストレス層３の最上部にある材料の相変化プロセスに影響を及ぼし得る他の明確な特徴は持たない。
【００５６】
図１Ｄは、アモルファスのシリコン層４を堆積した後における集積デバイスの断面図である。上記アモルファスのシリコン層４は、後の多結晶状態への結晶化によって導電層２を外部と電気的に接続するためのものである。
【００５７】
上記相変化は、機能を備える各素子または各層１０と、導電層２と、抗ストレス層３と、アモルファスのシリコン層４とを有する基板１が、少なくともポリシリコン結晶化温度まで加熱される加熱段階において達成される。上記ポリシリコン結晶化温度は、４５０℃〜６５０℃の範囲内であることが好ましい。
【００５８】
アモルファスのシリコン層４は、上記加熱によって相変化し、多結晶状態へと結晶化して、図１Ｅに示されているような多結晶状態のシリコン層４０を形成する。
【００５９】
抗ストレス層３は、その変態温度まで少なくとも加熱する別の加熱段階によって相変化し、図１Ｆに示されているように、低抵抗の抗ストレス層３０を形成する。抗ストレス層３から低抵抗の抗ストレス層３０への遷移は、単一の加熱段階により、アモルファスのシリコン層４が結晶化して多結晶のシリコン層４０を形成することによってもまた達成可能である。その後のデバイスの状態は、図１Ｄから図１Ｆまでにより直接的に移行することによって図示されるものであってもよい。
【００６０】
低抵抗の中間の抗ストレス層３０の形成によって、多結晶のシリコン層４０と導電層２との間に電気的接続が確立される。この電気的接続は、元々導電性である抗ストレス層３によって確立させることも可能である。
【００６１】
代わりに、各抗ストレス層３、３０の厚みは、抗ストレス層３、３０全体における電荷輸送を、トンネル現象によって可能にするため、１．５ｎｍ〜５０ｎｍの範囲内にしてもよい。
【００６２】
その上、抗ストレス層３の成分と、シリコン層４、４０のシリコンまたは導電層２とを化学反応させて低抵抗の化合物層を形成することによって、当初の抗ストレス層３から低抵抗の抗ストレス層３０への遷移を生じさせてもよい。
【００６３】
代わりに、少なくとも変態温度まで加熱することによって、アモルファス状態から結晶性状態への変化、結晶性状態からアモルファス状態への変化、または当初の結晶性状態から低抵抗な結晶性状態への相変化によって、抗ストレス層３が相変化して低抵抗の抗ストレス層３０を形成してもよい。
【００６４】
代わりに、抗ストレス層３を加熱することによって抗ストレス層３が溶解し、多孔質の抗ストレス層３０を形成してもよく、この形成により、多結晶のシリコン層４０と導電層２との直接的な電気的接続が確立される。
【００６５】
基板１に用いることのできる材料は、シリコンまたはそれに関連する他の半導体材料を含んでいる。機能を備える各素子または各層１０は、ドープされている半導体、導電性材料（例えばアルミニウム、金、銅、あるいは他の金属）、または誘電体材料（例えば酸化アルミニウム、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、酸化チタン、または酸化バリウムストロンチウムチタン）を含有していてよい。後者の材料は、キャパシタ誘電体およびゲート誘電体を形成して、誘電率および耐電圧を最適化するために一般的に用いられている。
【００６６】
導電層２は、例えば窒化チタン、窒化チタンケイ素、酸化チタンケイ素、ルテニウム、窒化ルテニウム、酸化ルテニウム、窒化ルテニウムケイ素、酸化ルテニウムケイ素、窒化タンタル、窒化タンタルケイ素、酸化タンタルケイ素、窒化ルテニウムタンタル、窒化ルテニウムタンタルケイ素、酸化ルテニウムタンタルケイ素、窒化タングステン、窒化タングステンケイ素、酸化タングステンケイ素、窒化タングステンホウ素、または炭素を含有していてよい。
【００６７】
抗ストレス層３は、窒化ケイ素、酸化ケイ素、酸化窒化ケイ素、炭素、酸化アルミニウム、酸化アルミニウムケイ素、窒化アルミニウム、窒化チタンアルミニウム、窒化タンタル、酸化ハフニウム、窒化ハフニウム、酸化窒化ハフニウム、酸化ハフニウムケイ素、酸化窒化ハフニウムケイ素、酸化ハフニウムアルミニウム、窒化ハフニウムアルミニウム、および酸化チタンのうちの少なくとも一つを含有していてよい。
【００６８】
図２は、集積デバイスの概略断面図を示している。この集積デバイスは、半導体基板２１２内に形成される。上記集積デバイスは、例えばトレンチキャパシタ素子２１１、およびいわゆるゲートスタック２２１などの電子素子を有している。
【００６９】
上記トレンチキャパシタ素子２１１は、内部電極素子２１３を取り囲むキャパシタ誘電体素子２１４を有している。後者の内部電極素子２１３は、トレンチに多結晶シリコンを充填することによって形成される場合が多いため、ポリシリコン素子２１３とも称されることもある。
【００７０】
その他の重要な電子素子としては、基板２１２の各ドープ領域２１５によって形成されたトランジスタ素子、および誘電体素子２１６上のゲートスタック２２１がある。このゲートスタック２２１は、ポリシリコン素子分２２４、その他の金属および各シリサイド素子２２２、２２３をそれぞれ有していてよい。
【００７１】
本発明によれば、各誘電体素子２１４、２１６と各ポリシリコン素子２１３、２２４との各界面部は、中間層をそれぞれ有している。各破線領域２１０、２２０は、それぞれ、図３Ａおよび図３Ｂにおいて詳細図として拡大して示されている。
【００７２】
図３は、図２に示されている、本発明の第２および第３の各実施形態にしたがった集積デバイスの詳細な拡大断面図をそれぞれ示している。
【００７３】
図３Ａは、図２の破線領域２１０内に位置している誘電体素子２１４とポリシリコン素子２１３との界面部の層機構の詳細図を示している。第２の実施形態によれば、導電層３０２は誘電体素子３０１に隣接している。導電層３０２とポリシリコン素子３０４との間には、中間の抗ストレス層３０３が配置されている。
【００７４】
上記中間の抗ストレス層３０３によって、層状の上記ポリシリコン素子３０４が、当初のアモルファス状態から結晶化することがストレスの発生を低減して可能になる。中間の抗ストレス層３０３は、ポリシリコン素子３０４と導電層３０２とが直接的に電気的接続されるように低抵抗であるか、あるいは中間の抗ストレス層３０３をその厚さ方向に貫通した各孔部３０５を上記抗ストレス層３０３の溶融により有して多孔質層を形成したものでもよい。
【００７５】
図３Ｂは、本発明の第３の実施形態にしたがった、図２の破線領域２２０の断面を示している。この破線領域２２０の断面では、ゲート誘電体素子３１０が導電層３１１によって覆われている。ポリシリコン素子３１３は、導電層３１１の最上部に配置されている。上記導電層３１１は、ゲート誘電体素子３１０上においてゲート電極として機能する。
【００７６】
導電層３１１とポリシリコン素子３１３との間には、中間の抗ストレス層３１２が配置されている。この中間の抗ストレス層３１２によって、当初はアモルファスであったシリコンが結晶化して、多結晶状態のポリシリコン素子３１３を形成することが可能になる。
【００７７】
本実施形態でも、また、中間の抗ストレス層３１２は、ポリシリコン素子３１３と導電層３１１との電気的接続を確立するために、電気的に導電性であってよく、あるいは中間の抗ストレス層３１２をその厚さ方向に貫通した各孔部３１４を上記抗ストレス層３１２の溶融により有して多孔質層を形成したものであってもよい。
【００７８】
以上の説明は、単に、本発明の有利な典型的な実施形態について説明したものである。したがって本明細書に開示されている特徴、請求項、および図面は、本発明を様々な実施形態によって個々に、および任意の組み合わせによって実施するための必須要素となり得る。
【図面の簡単な説明】
【００７９】
【図１Ａ】本発明の第１の実施形態に基づく集積回路の形成方法の各要部工程における、一要部工程の断面図である。
【図１Ｂ】上記集積回路の形成方法の各要部工程における、次の一要部工程の断面図である。
【図１Ｃ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｄ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｅ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｆ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図２】集積電子デバイスの概略的な断面図である。
【図３Ａ】本発明の第２の実施形態に基づく集積回路における要部の拡大断面図である。
【図３Ｂ】本発明の第３の実施形態に基づく集積回路における要部の拡大断面図である。
【発明の詳細な説明】
【０００１】
〔本発明の技術分野〕
本発明は、半導体基板上にて集積回路を形成するための方法に関する。本発明はさらに、集積回路デバイスに関する。
【０００２】
〔本発明の背景〕
今日の集積電子回路は、複雑かつ大規模な製造プロセスによって機械的に製造されている。半導体産業は近年、非常に洗練された信頼性の高い製造プロセスを確立した。その最も顕著なものは、いわゆるＣＭＯＳプロセスである。一般的に数百もの個々のプロセス工程が行われるＣＭＯＳプロセスでは、マイクロプロセッサまたは電子的なデータメモリデバイスなどの高度に集積された電子デバイスが半導体基板上に形成される。
【０００３】
堆積、エッチング、リソグラフィ、および関連技術による精巧な手順を通して、抵抗、キャパシタ、またはトランジスタなどの複数の電子素子が半導体基板上に構成され、かつ相互に接続される。今日、１つの基板上に可能な限り多くの電子素子の集積チップを搭載することが、総合的なデバイス性能、ひいては集積回路の経済的な成功を左右する。したがって、上記電子素子の最小加工寸法を微細化することは、より高度な産業的および科学的な研究が免れないことになる。
【０００４】
デバイスの設計および配置に関するかぎり、基板上の電子素子の集積度を高めることは、しばしば、集積回路のキャパシタ素子のキャパシタンスの増加の問題となる場合が多い。キャパシタ素子の増加の問題を改善させるための主な要素として、いわゆる高ｋ材料などの誘電率の高い材料を用いると共に、キャパシタ電極として高導電層を形成する方法が挙げられる。
【０００５】
従来技術では、アルミナ、シリカ、およびそれらの関連材料などの誘電体上に高導電層が堆積される。一方、高導電層のための基材としては、金属、および窒化チタンおよび窒化タンタルなどの金属複合材料が幅広く利用されている。
【０００６】
集積回路製造の分野では、シリコンの物理および技術が最も進歩している。このため、例えばキャパシタ電極などの電極素子との電気的接続を配線して確立するために、主に多結晶シリコンが用いられている。したがって、高導電層の最上部には、一般的には多結晶シリコン層が堆積される。
【０００７】
多結晶シリコンを直接堆積させることは技術的に不都合があるため、従来の製造プロセスでは、まずアモルファスシリコン層を堆積する。このアモルファスシリコン層は、後の加熱プロセス中に多結晶化される。
【０００８】
このようなシリコンの相変化は、シリコンを堆積した下部の材料の物理的構造によって変化し易い。一般的な高導電性材料の最上部のシリコン結晶が多結晶状態へ変化することは、所望しないストレスが生じ、結果として基板が変形することが示されている。
【０００９】
後者の基板変形に関しては、その変形の程度が最低限であっても、デバイスの製造中での深刻な問題の原因となる。なぜなら、後の各プロセス段階では高い精度で互いにアラインメントされる必要があるが、上記高精度でのアライメントが、基板の変形によって不可能となるからである。
【００１０】
電子回路の集積度をさらに高め、その総合的なデバイス性能を最大限に高めるために、信頼性の高い効率的な製造プロセスを維持する一方で、適切な設計方法を取り入れなければならない。このため、最小加工寸法を微細化するための方法を改良する必要がある。
【００１１】
〔本発明の概要〕
従来技術の欠陥を考慮して、本発明は、集積デバイスを形成するための改善された方法を提供することを目的とする。本発明はさらに、改善された集積回路デバイスを提供することを目的とする。上記目的の１つ、あるいはいくつか、および上記以外の目的は、本発明によって達成される。
【００１２】
本発明の第１の形態によると、半導体基板上に集積デバイスを形成するための方法が提供されている。この方法は、次に説明するような各工程を含んでいる。最初の工程では、半導体基板上に導電層が備えられる。上記半導体基板は、例えば半導体基板のドープ領域、その他の導電層または誘電体層などの機能素子または層を既に有していてよい。したがって、上記導電層は、上記機能素子または層上に堆積させてよい。上記導電層は、キャパシタ電極またはゲート電極として、既に上記半導体基板の一部である誘電体層上に備えられる。
【００１３】
次の工程では、上記導電層上にアモルファスの抗ストレス層が備えられる。上記アモルファスの抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファスのものである。次の工程では、上記アモルファスの抗ストレス層上に、アモルファス状態のシリコン層が備えられる。
【００１４】
最後の工程では、導電層、アモルファスの抗ストレス層、およびシリコン層とを有する上記基板が、上記ポリシリコン結晶化温度まで少なくとも加熱される。このようにして、上記アモルファスのシリコン層は、上記アモルファスの状態が多結晶状態へと変化する。
【００１５】
本発明による方法では、導電層とアモルファスのシリコン層との間にアモルファスの抗ストレス層が備えられる。上記アモルファスのシリコン層は、上記導電層上において、弱い機械的ストレスにて多結晶状態へと結晶化する。
【００１６】
アモルファスの抗ストレス層を追加的に備えることによって、アモルファスのシリコン層は、上記アモルファスの状態が多結晶状態へと変化するためのベースが改善され、さらに多結晶シリコン／導電層間の機械的ストレスの発生が回避されるため有利である。
【００１７】
この結果、本発明による方法は、アラインメント誤差の少ない製造プロセスを提供し、デバイスの機能不全を大幅に抑制することによって、デバイスの信頼性および生産歩留りを向上させる。さらに、誘電体層の最上部に導電層を備え、そして多結晶シリコンによって導電層の電気的接続を形成することによって、十分な利点が引き出される。
【００１８】
従来の導電層上でのシリコン多結晶化とは対照的に、本発明によるアモルファスの抗ストレス層は、アモルファスのシリコンが多結晶状態へと変化する結晶化プロセスに影響を与えて阻害する可能性のある明確な特徴を免れるものである。
【００１９】
上記導電層は、これ自体が多結晶状態であってよいため、ドメイン境界を有している。この境界は、アモルファスシリコンの相変化を可能にするために行われる加熱段階において、結晶種として機能する。したがって、上記境界は、シリコンの結晶化プロセスに多大な影響を与える。
【００２０】
本発明によるアモルファスの抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態を維持する。このため、上記アモルファスの抗ストレス層によって、シリコン層における所望する相変化に必要な温度において有利な表面が提供される。
【００２１】
本発明の第２の形態によると、半導体基板上に集積デバイスを形成するための方法は、次に説明する各工程を含んでいる。最初の工程では、半導体基板上に導電層が形成される。上記半導体基板は、本発明の第１の形態と併せて既に説明した通りである。
【００２２】
次の工程では、上記導電層上に結晶性の抗ストレス層が形成される。この結晶性の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶状態を維持するものである。次の工程では、上記結晶性の抗ストレス層上にアモルファス状態のシリコン層が形成される。
【００２３】
最後の工程では、上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板が、上記ポリシリコン結晶化温度まで少なくとも加熱される。上記アモルファスのシリコン層は、上記ポリシリコン結晶化温度において、上記シリコン層の相を多結晶状態へと変化する。
【００２４】
本発明では、導電層とアモルファスのシリコン層との間に結晶性の抗ストレス層が形成される。この結晶性の抗ストレス層によって、アモルファスのシリコン層が加熱段階中に多結晶状態に結晶化するために有利な表面が提供される。
【００２５】
上記結晶性の抗ストレス層は、シリコン結晶の多結晶状態への変化に影響を与えて阻害する可能性のある明確な特徴（例えば粒界）を持たないため、機械的ストレスの発生が低減される。したがって、導電層とポリシリコン層との間の機械的ストレスの発生によって生じる基板の変形が大幅に抑制される。
【００２６】
本発明の第３の形態によると、集積回路デバイスが形成される。この集積回路デバイスは、導電層および多結晶シリコン層を有している。本発明によるデバイスは、多結晶シリコン層と導電層との間に配置された中間の抗ストレス層をさらに有している。
【００２７】
この中間の抗ストレス層によって、多結晶シリコン層の結晶化におけるストレスの発生が低減される。また、上記中間の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態のものである。
【００２８】
本発明の第４の形態によると、上記中間の抗ストレス層は、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性のものである。
【００２９】
本発明に基づく中間の抗ストレス層の追加によって、集積回路デバイス内の機械的ストレスの発生が低減される。特に、多結晶シリコンと導電層との界面から生じる機械的ストレスの発生が、大幅に低減される。
【００３０】
したがって、デバイス製造中にアラインメント問題が生じることなく、最初はアモルファスであったシリコン層が導電層上において多結晶状態へと結晶化される。この結果、上記デバイス設計は、導電層の形成と、上記導電層における多結晶シリコンによる電気的な接続とにおいて、十分な利点を引き出すことができる。
【００３１】
本発明の一形態によると、上記抗ストレス層は電気的導電性である。導電性の抗ストレス層によって、最初はアモルファスであったシリコンが多結晶状態へと結晶化されるためには有利であり、さらに多結晶シリコンと、その下部にある導電層との間に電気的接続が形成される。上記多結晶シリコンは、一般的には、キャパシタ電極またはゲート電極として機能する場合が多い導電層との接触を形成するために用いられる。
【００３２】
本発明の別の形態によると、抗ストレス層全体における電荷輸送をトンネル現象によって可能にするため、抗ストレス層の厚みは０．５ｎｍ〜１５ｎｍの範囲である。抗ストレス層の上記有利な厚みによって、多結晶シリコンと、その下部にある導電層との電気的接続が可能となる。
【００３３】
本発明の別の形態によると、ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である。上記温度によって、最初はアモルファスであったシリコンが多結晶状態へ有利に遷移する。一方、上記抗ストレス層はその構造的特性を維持し、アモルファスシリコンが多結晶状態へ結晶化する前に不利な状態へ変化することはない。上記ポリシリコン結晶化温の度は、後に多結晶化されるシリコンの電気的導電性を制御および強化するためのシリコンのドーピングによって、上記範囲内において異なっていてよい。
【００３４】
本発明の別の形態によると、集積デバイスを形態するための上記方法は、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくとも変態温度まで加熱する工程をさらに含む。上記のような変態温度によって、抗ストレス層が遷移（相転移）して低抵抗層を形成することが可能になる。本発明による上記方法によって、最初は高抵抗であった抗ストレス層が低抵抗層へと変化することにより、上記ポリシリコン層を介した上記導電層と外部との間の電気的接続が形成される。
【００３５】
上記変態温度まで加熱することによって、抗ストレス層とシリコン層とが反応して、シリコンの低抵抗化合物および抗ストレス層の材料を含んだ低抵抗層を形成することが可能である。
【００３６】
本発明による加熱によってさらに、抗ストレス層の相変化が起きて低抵抗層が形成されてもよい。有利な各相変化としては、最初のアモルファス状態から単結晶状態または多結晶状態への遷移を含む、または、最初の単結晶状態または多結晶状態からアモルファス状態への遷移を含んでもよい。
【００３７】
その上、上記抗ストレス層は、異なる結晶構造間において相変化し、その最終的な結晶構造が低抵抗なものであってもよい。代わりに、上記抗ストレス層を変態温度まで加熱することによって、上記抗ストレス層を溶解し、多孔質層を形成してもよい。これによって多結晶シリコン層と導電層とを直接的に接続することができる。
【００３８】
本発明の別の形態によると、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくともポリシリコン結晶化温度および変態温度まで加熱する工程は、１つの加熱段階において行われる。
【００３９】
このように、アモルファス状態から多結晶状態へのシリコン層の結晶化、および抗ストレス層の変態による低抵抗状態の形成という２つの変態が、１つのプロセス工程において行われる。これによってプロセス工程の全体数が減少し、集積回路デバイスを形成する方法の効率が最適化される。
【００４０】
集積デバイスを形成するための本発明による方法は、ＣＭＯＳ製造プロセスに組み込まれていることが好ましい。上記ＣＭＯＳ製造プロセスは、集積電子デバイスのための信頼性の高い、かつ十分に確立された形成プロセスである。上記のように、本発明による方法は、確立された効率的な製造プロセスの一部として応用することができる。
【００４１】
代わりに、導電層と、抗ストレス層と、シリコン層とを有する基板を、少なくともポリシリコン結晶化温度、および少なくとも変態温度まで加熱する工程を、高温アニーリング段階の一部として行ってもよい。
【００４２】
後者の高温アニーリング段階は、ＣＭＯＳ製造プロセスの確立された一部である。また、上記高温アニーリング段階は、シリコン層の結晶化、および低抵抗の抗ストレス層形成の双方において十分に高い温度を提供する一方、追加的な加熱段階を必要としないため、熱的なコストを一定に維持できて、上記コストの上昇を回避できる。
【００４３】
本発明の別の形態によると、導電層は、窒化チタン、窒化チタンケイ素、酸化チタンケイ素、ルテニウム、窒化ルテニウム、酸化ルテニウム、窒化ルテニウムケイ素、酸化ルテニウムケイ素、窒化タンタル、窒化タンタルケイ素、酸化タンタルケイ素、窒化ルテニウムタンタル、窒化ルテニウムタンタルケイ素、酸化ルテニウムタンタルケイ素、窒化タングステン、窒化タングステンケイ素、酸化タングステンケイ素、窒化タングステンホウ素、および炭素のうちの少なくとも１つを含有している。これらの材料は良好な導電性を与え、また総合的なデバイス性能を最適化する設計仕様にしたがって堆積および構成することができる。
【００４４】
本発明の別の形態によると、抗ストレス層は、窒化ケイ素、酸化ケイ素、酸化窒化ケイ素、炭素、酸化アルミニウム、酸化アルミニウムケイ素、窒化アルミニウム、窒化チタンアルミニウム、窒化タンタル、酸化ハフニウム、窒化ハフニウム、酸化窒化ハフニウム、酸化ハフニウムケイ素、酸化窒化ハフニウムケイ素、酸化ハフニウムアルミニウム、窒化ハフニウムアルミニウム、および酸化チタンのうちの少なくとも１つを含有している。
【００４５】
これらの材料は、下部にある導電層に対する良好な粘着性を与える。また、これらの材料は、ポリシリコン結晶化温度においてアモルファスのシリコンが多結晶状態へ結晶化するための有利な物理的構造を与え、上記温度および上記温度未満においてその有利な構造が変化することはない。
【００４６】
さらに、上記材料は、シリコンまたは導電層との反応、相変化、または溶解による多孔質化によって、変態温度を超える温度において低抵抗層を形成できるものである。
【００４７】
本発明の別の形態によると、集積回路デバイスは、誘電体素子をさらに備えている。この誘電体素子は、導電層の下に配置されて、キャパシタ誘電体を形成する。主に垂直方向にあるトレンチキャパシタの場合は、中央の誘電体素子に隣接して導電層が配置される。
【００４８】
誘電体素子は、トランジスタ素子の一部として形成してもよい。これらのトランジスタ素子では、電流を制御するための誘電体−導体機構が形成される場合が多い。この誘電体−導体機構はゲートとも称される。
【００４９】
上記誘電体素子は、酸化アルミニウム、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化バリウムストロンチウムチタンのうち少なくとも１つを含有している。上記材料によって、有利な誘電率と、十分に高い耐電圧との両方がもたらされる。
【００５０】
〔図面の簡単な説明〕
本発明の上記および上記以外の目的および特徴は、以下の説明および添付図面によって明らかとなるであろう。添付図面は次の通りである。
【００５１】
図１Ａ〜図１Ｆは、選択された各プロセス工程において形成中の、本発明の第１の実施形態にしたがった集積デバイスの断面をそれぞれ示す断面図である。
【００５２】
図２は、集積電子デバイスの概略的な断面図である。図３Ａ〜図３Ｂは、それぞれ、本発明の第２および第３の各実施形態にしたがった集積回路の概略的な拡大断面をそれぞれ示す断面図である。
【００５３】
〔本発明の詳細な説明〕
図１Ａ〜図１Ｆは、本発明の第１の実施形態にしたがった集積デバイスの概略断面図である。図１Ａに示されているように、半導体基板１上に集積デバイスが形成される。この半導体基板１は、例えば導電層または誘電体層、あるいは基板１内のドープ領域などの機能を備える各素子または各層１０を有している。
【００５４】
図１Ｂに示されているように、基板１上の、機能を備える各素子または各層１０上に、導電層２が堆積される。上記導電層２は、機能を備える各素子または各層１０の一部のみを覆うように形成されてもよく、また、基板１の別の部分に伸びていてもよい。
【００５５】
次のプロセス段階では、図１Ｃに示されているように、導電層２上に抗ストレス層３が堆積される。上記抗ストレス層３は、アモルファスまたは結晶性の表面３１を備えていることが好ましい。このように表面３１は、粒界などの明確な特徴、あるいは、結晶種として機能し得る、または抗ストレス層３の最上部にある材料の相変化プロセスに影響を及ぼし得る他の明確な特徴は持たない。
【００５６】
図１Ｄは、アモルファスのシリコン層４を堆積した後における集積デバイスの断面図である。上記アモルファスのシリコン層４は、後の多結晶状態への結晶化によって導電層２を外部と電気的に接続するためのものである。
【００５７】
上記相変化は、機能を備える各素子または各層１０と、導電層２と、抗ストレス層３と、アモルファスのシリコン層４とを有する基板１が、少なくともポリシリコン結晶化温度まで加熱される加熱段階において達成される。上記ポリシリコン結晶化温度は、４５０℃〜６５０℃の範囲内であることが好ましい。
【００５８】
アモルファスのシリコン層４は、上記加熱によって相変化し、多結晶状態へと結晶化して、図１Ｅに示されているような多結晶状態のシリコン層４０を形成する。
【００５９】
抗ストレス層３は、その変態温度まで少なくとも加熱する別の加熱段階によって相変化し、図１Ｆに示されているように、低抵抗の抗ストレス層３０を形成する。抗ストレス層３から低抵抗の抗ストレス層３０への遷移は、単一の加熱段階により、アモルファスのシリコン層４が結晶化して多結晶のシリコン層４０を形成することによってもまた達成可能である。その後のデバイスの状態は、図１Ｄから図１Ｆまでにより直接的に移行することによって図示されるものであってもよい。
【００６０】
低抵抗の中間の抗ストレス層３０の形成によって、多結晶のシリコン層４０と導電層２との間に電気的接続が確立される。この電気的接続は、元々導電性である抗ストレス層３によって確立させることも可能である。
【００６１】
代わりに、各抗ストレス層３、３０の厚みは、抗ストレス層３、３０全体における電荷輸送を、トンネル現象によって可能にするため、１．５ｎｍ〜５０ｎｍの範囲内にしてもよい。
【００６２】
その上、抗ストレス層３の成分と、シリコン層４、４０のシリコンまたは導電層２とを化学反応させて低抵抗の化合物層を形成することによって、当初の抗ストレス層３から低抵抗の抗ストレス層３０への遷移を生じさせてもよい。
【００６３】
代わりに、少なくとも変態温度まで加熱することによって、アモルファス状態から結晶性状態への変化、結晶性状態からアモルファス状態への変化、または当初の結晶性状態から低抵抗な結晶性状態への相変化によって、抗ストレス層３が相変化して低抵抗の抗ストレス層３０を形成してもよい。
【００６４】
代わりに、抗ストレス層３を加熱することによって抗ストレス層３が溶解し、多孔質の抗ストレス層３０を形成してもよく、この形成により、多結晶のシリコン層４０と導電層２との直接的な電気的接続が確立される。
【００６５】
基板１に用いることのできる材料は、シリコンまたはそれに関連する他の半導体材料を含んでいる。機能を備える各素子または各層１０は、ドープされている半導体、導電性材料（例えばアルミニウム、金、銅、あるいは他の金属）、または誘電体材料（例えば酸化アルミニウム、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム、酸化チタン、または酸化バリウムストロンチウムチタン）を含有していてよい。後者の材料は、キャパシタ誘電体およびゲート誘電体を形成して、誘電率および耐電圧を最適化するために一般的に用いられている。
【００６６】
導電層２は、例えば窒化チタン、窒化チタンケイ素、酸化チタンケイ素、ルテニウム、窒化ルテニウム、酸化ルテニウム、窒化ルテニウムケイ素、酸化ルテニウムケイ素、窒化タンタル、窒化タンタルケイ素、酸化タンタルケイ素、窒化ルテニウムタンタル、窒化ルテニウムタンタルケイ素、酸化ルテニウムタンタルケイ素、窒化タングステン、窒化タングステンケイ素、酸化タングステンケイ素、窒化タングステンホウ素、または炭素を含有していてよい。
【００６７】
抗ストレス層３は、窒化ケイ素、酸化ケイ素、酸化窒化ケイ素、炭素、酸化アルミニウム、酸化アルミニウムケイ素、窒化アルミニウム、窒化チタンアルミニウム、窒化タンタル、酸化ハフニウム、窒化ハフニウム、酸化窒化ハフニウム、酸化ハフニウムケイ素、酸化窒化ハフニウムケイ素、酸化ハフニウムアルミニウム、窒化ハフニウムアルミニウム、および酸化チタンのうちの少なくとも一つを含有していてよい。
【００６８】
図２は、集積デバイスの概略断面図を示している。この集積デバイスは、半導体基板２１２内に形成される。上記集積デバイスは、例えばトレンチキャパシタ素子２１１、およびいわゆるゲートスタック２２１などの電子素子を有している。
【００６９】
上記トレンチキャパシタ素子２１１は、内部電極素子２１３を取り囲むキャパシタ誘電体素子２１４を有している。後者の内部電極素子２１３は、トレンチに多結晶シリコンを充填することによって形成される場合が多いため、ポリシリコン素子２１３とも称されることもある。
【００７０】
その他の重要な電子素子としては、基板２１２の各ドープ領域２１５によって形成されたトランジスタ素子、および誘電体素子２１６上のゲートスタック２２１がある。このゲートスタック２２１は、ポリシリコン素子分２２４、その他の金属および各シリサイド素子２２２、２２３をそれぞれ有していてよい。
【００７１】
本発明によれば、各誘電体素子２１４、２１６と各ポリシリコン素子２１３、２２４との各界面部は、中間層をそれぞれ有している。各破線領域２１０、２２０は、それぞれ、図３Ａおよび図３Ｂにおいて詳細図として拡大して示されている。
【００７２】
図３は、図２に示されている、本発明の第２および第３の各実施形態にしたがった集積デバイスの詳細な拡大断面図をそれぞれ示している。
【００７３】
図３Ａは、図２の破線領域２１０内に位置している誘電体素子２１４とポリシリコン素子２１３との界面部の層機構の詳細図を示している。第２の実施形態によれば、導電層３０２は誘電体素子３０１に隣接している。導電層３０２とポリシリコン素子３０４との間には、中間の抗ストレス層３０３が配置されている。
【００７４】
上記中間の抗ストレス層３０３によって、層状の上記ポリシリコン素子３０４が、当初のアモルファス状態から結晶化することがストレスの発生を低減して可能になる。中間の抗ストレス層３０３は、ポリシリコン素子３０４と導電層３０２とが直接的に電気的接続されるように低抵抗であるか、あるいは中間の抗ストレス層３０３をその厚さ方向に貫通した各孔部３０５を上記抗ストレス層３０３の溶融により有して多孔質層を形成したものでもよい。
【００７５】
図３Ｂは、本発明の第３の実施形態にしたがった、図２の破線領域２２０の断面を示している。この破線領域２２０の断面では、ゲート誘電体素子３１０が導電層３１１によって覆われている。ポリシリコン素子３１３は、導電層３１１の最上部に配置されている。上記導電層３１１は、ゲート誘電体素子３１０上においてゲート電極として機能する。
【００７６】
導電層３１１とポリシリコン素子３１３との間には、中間の抗ストレス層３１２が配置されている。この中間の抗ストレス層３１２によって、当初はアモルファスであったシリコンが結晶化して、多結晶状態のポリシリコン素子３１３を形成することが可能になる。
【００７７】
本実施形態でも、また、中間の抗ストレス層３１２は、ポリシリコン素子３１３と導電層３１１との電気的接続を確立するために、電気的に導電性であってよく、あるいは中間の抗ストレス層３１２をその厚さ方向に貫通した各孔部３１４を上記抗ストレス層３１２の溶融により有して多孔質層を形成したものであってもよい。
【００７８】
以上の説明は、単に、本発明の有利な典型的な実施形態について説明したものである。したがって本明細書に開示されている特徴、請求項、および図面は、本発明を様々な実施形態によって個々に、および任意の組み合わせによって実施するための必須要素となり得る。
【図面の簡単な説明】
【００７９】
【図１Ａ】本発明の第１の実施形態に基づく集積回路の形成方法の各要部工程における、一要部工程の断面図である。
【図１Ｂ】上記集積回路の形成方法の各要部工程における、次の一要部工程の断面図である。
【図１Ｃ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｄ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｅ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図１Ｆ】上記集積回路の形成方法の各要部工程における、さらに次の一要部工程の断面図である。
【図２】集積電子デバイスの概略的な断面図である。
【図３Ａ】本発明の第２の実施形態に基づく集積回路における要部の拡大断面図である。
【図３Ｂ】本発明の第３の実施形態に基づく集積回路における要部の拡大断面図である。
【特許請求の範囲】
【請求項１】
半導体基板上に集積デバイスを形成するための方法であって、
上記半導体基板上に導電層を備える工程と、
上記導電層上に、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態であるアモルファスの抗ストレス層を備える工程と、
上記アモルファスの抗ストレス層の上に、アモルファス状態のシリコン層を備える工程と、
上記導電層、上記アモルファスの抗ストレス層、および上記シリコン層を有する上記基板を、上記アモルファスシリコン層の相が変化して多結晶状態となるように上記ポリシリコン結晶化温度まで少なくとも加熱する工程と、を含む半導体基板上に集積デバイスを形成するための方法。
【請求項２】
上記アモルファスの抗ストレス層は、電気的導電性である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項３】
上記アモルファスの抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記アモルファスの抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項４】
上記ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項５】
上記導電層、上記アモルファスの抗ストレス層、および上記シリコン層を含む上記基板を、上記アモルファスの抗ストレス層が低抵抗層を形成するための変態温度まで少なくとも加熱する工程をさらに含む、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項６】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように上記シリコン層と反応する、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項７】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように相変化して結晶性の状態となる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項８】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように融解して多孔質層となる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項９】
上記基板を、少なくとも上記ポリシリコン結晶化温度、かつ少なくとも上記変態温度まで加熱する工程が、１つの加熱段階において行われる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１０】
ＣＭＯＳ製造プロセス内に組み込まれる、請求項９に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１１】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１２】
上記アモルファスの抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１３】
半導体基板上に集積デバイスを形成するための方法であって、
上記半導体基板上に導電層を備える工程と、
上記導電層上に、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性の抗ストレス層を備える工程と、
上記結晶性の抗ストレス層上に、アモルファス状態にあるシリコン層を備える工程と、
上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板を、上記アモルファスのシリコン層の相が変化して多結晶状態となるように少なくとも上記ポリシリコン結晶化温度まで加熱する工程と、を含む半導体基板上に集積デバイスを形成するための方法。
【請求項１４】
上記結晶性の抗ストレス層は、電気的導電性である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１５】
上記結晶性の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記結晶性の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１６】
上記ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１７】
上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板を、上記結晶性の抗ストレス層が低抵抗層を形成するように少なくとも変態温度まで加熱する工程をさらに含んでいる、請求項１３に記載の集積デバイスを形成するための方法。
【請求項１８】
上記結晶性の抗ストレス層は、低抵抗層を形成するように上記シリコン層と反応する、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１９】
上記結晶性の抗ストレス層は、低抵抗層を形成するように相変化する、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２０】
上記結晶性の抗ストレス層は、低抵抗層を形成するために融解して多孔質層となる、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２１】
上記基板を、少なくとも上記ポリシリコン結晶化温度、かつ少なくとも上記変態温度まで加熱する工程が、１つの加熱段階において行われる、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２２】
ＣＭＯＳ製造プロセス内に組み込まれる、請求項２１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２３】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２４】
上記結晶性の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２５】
導電層、および多結晶シリコン層を有し、中間の抗ストレス層をさらに有する集積回路デバイスであって、
上記中間の抗ストレス層は、
上記多結晶シリコン層と上記導電層との間に配置されており、
上記多結晶シリコン層の結晶化を残留ストレスが低減された状態にて可能とするものであり、および、
ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファスである、集積回路デバイス。
【請求項２６】
上記中間の抗ストレス層は、電気的導電性である、請求項２５に記載の集積回路デバイス。
【請求項２７】
上記中間の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記中間の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項２５に記載の集積回路デバイス。
【請求項２８】
上記中間の抗ストレス層は、多孔質層である、請求項２５に記載の集積回路デバイス。
【請求項２９】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項２５に記載の集積回路デバイス。
【請求項３０】
上記中間の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項２５に記載の集積回路デバイス。
【請求項３１】
さらに、誘電体素子を、キャパシタ誘電体を形成するように上記導電層の下に配置されて有する、請求項２５に記載の集積回路デバイス。
【請求項３２】
上記誘電体素子は、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＺｒＯ、ＴｉＯ2、Ｂａ1-XＳｒXＴｉＯ3のうち少なくとも１つを含有している、請求項３１に記載の集積回路デバイス。
【請求項３３】
導電層、および多結晶シリコン層を有し、さらに中間の抗ストレス層を有する集積回路デバイスであって、
上記中間の抗ストレス層は、
上記多結晶シリコン層と上記導電層との間に配置されており、
上記多結晶シリコン層の結晶化を、残留ストレスが低減された状態にて可能にするものであり、
ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性である、集積回路デバイス。
【請求項３４】
上記中間の抗ストレス層は、電気的導電性である、請求項３３に記載の集積回路デバイス。
【請求項３５】
上記中間の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記中間の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項３３に記載の集積回路デバイス。
【請求項３６】
上記中間の抗ストレス層は、多孔質層である、請求項３３に記載の集積回路デバイス。
【請求項３７】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項３３に記載の集積回路デバイス。
【請求項３８】
上記中間の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項３３に記載の集積回路デバイス。
【請求項３９】
さらに、誘電体素子を、キャパシタ誘電体を形成するように上記導電層の下に配置されて有する、請求項３３に記載の集積回路デバイス。
【請求項４０】
上記誘電体素子は、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＺｒＯ、ＴｉＯ2、Ｂａ1-XＳｒXＴｉＯ3のうち少なくとも１つを含有している、請求項３９に記載の集積回路デバイス。
【請求項１】
半導体基板上に集積デバイスを形成するための方法であって、
上記半導体基板上に導電層を備える工程と、
上記導電層上に、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファス状態であるアモルファスの抗ストレス層を備える工程と、
上記アモルファスの抗ストレス層の上に、アモルファス状態のシリコン層を備える工程と、
上記導電層、上記アモルファスの抗ストレス層、および上記シリコン層を有する上記基板を、上記アモルファスシリコン層の相が変化して多結晶状態となるように上記ポリシリコン結晶化温度まで少なくとも加熱する工程と、を含む半導体基板上に集積デバイスを形成するための方法。
【請求項２】
上記アモルファスの抗ストレス層は、電気的導電性である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項３】
上記アモルファスの抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記アモルファスの抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項４】
上記ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項５】
上記導電層、上記アモルファスの抗ストレス層、および上記シリコン層を含む上記基板を、上記アモルファスの抗ストレス層が低抵抗層を形成するための変態温度まで少なくとも加熱する工程をさらに含む、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項６】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように上記シリコン層と反応する、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項７】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように相変化して結晶性の状態となる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項８】
上記アモルファスの抗ストレス層は、低抵抗層を形成するように融解して多孔質層となる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項９】
上記基板を、少なくとも上記ポリシリコン結晶化温度、かつ少なくとも上記変態温度まで加熱する工程が、１つの加熱段階において行われる、請求項５に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１０】
ＣＭＯＳ製造プロセス内に組み込まれる、請求項９に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１１】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１２】
上記アモルファスの抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１３】
半導体基板上に集積デバイスを形成するための方法であって、
上記半導体基板上に導電層を備える工程と、
上記導電層上に、ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性の抗ストレス層を備える工程と、
上記結晶性の抗ストレス層上に、アモルファス状態にあるシリコン層を備える工程と、
上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板を、上記アモルファスのシリコン層の相が変化して多結晶状態となるように少なくとも上記ポリシリコン結晶化温度まで加熱する工程と、を含む半導体基板上に集積デバイスを形成するための方法。
【請求項１４】
上記結晶性の抗ストレス層は、電気的導電性である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１５】
上記結晶性の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記結晶性の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１６】
上記ポリシリコン結晶化温度は、５５０℃〜６５０℃の範囲である、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１７】
上記導電層、上記結晶性の抗ストレス層、および上記シリコン層を有する上記基板を、上記結晶性の抗ストレス層が低抵抗層を形成するように少なくとも変態温度まで加熱する工程をさらに含んでいる、請求項１３に記載の集積デバイスを形成するための方法。
【請求項１８】
上記結晶性の抗ストレス層は、低抵抗層を形成するように上記シリコン層と反応する、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項１９】
上記結晶性の抗ストレス層は、低抵抗層を形成するように相変化する、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２０】
上記結晶性の抗ストレス層は、低抵抗層を形成するために融解して多孔質層となる、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２１】
上記基板を、少なくとも上記ポリシリコン結晶化温度、かつ少なくとも上記変態温度まで加熱する工程が、１つの加熱段階において行われる、請求項１７に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２２】
ＣＭＯＳ製造プロセス内に組み込まれる、請求項２１に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２３】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２４】
上記結晶性の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項１３に記載の半導体基板上に集積デバイスを形成するための方法。
【請求項２５】
導電層、および多結晶シリコン層を有し、中間の抗ストレス層をさらに有する集積回路デバイスであって、
上記中間の抗ストレス層は、
上記多結晶シリコン層と上記導電層との間に配置されており、
上記多結晶シリコン層の結晶化を残留ストレスが低減された状態にて可能とするものであり、および、
ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満においてアモルファスである、集積回路デバイス。
【請求項２６】
上記中間の抗ストレス層は、電気的導電性である、請求項２５に記載の集積回路デバイス。
【請求項２７】
上記中間の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記中間の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項２５に記載の集積回路デバイス。
【請求項２８】
上記中間の抗ストレス層は、多孔質層である、請求項２５に記載の集積回路デバイス。
【請求項２９】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項２５に記載の集積回路デバイス。
【請求項３０】
上記中間の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項２５に記載の集積回路デバイス。
【請求項３１】
さらに、誘電体素子を、キャパシタ誘電体を形成するように上記導電層の下に配置されて有する、請求項２５に記載の集積回路デバイス。
【請求項３２】
上記誘電体素子は、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＺｒＯ、ＴｉＯ2、Ｂａ1-XＳｒXＴｉＯ3のうち少なくとも１つを含有している、請求項３１に記載の集積回路デバイス。
【請求項３３】
導電層、および多結晶シリコン層を有し、さらに中間の抗ストレス層を有する集積回路デバイスであって、
上記中間の抗ストレス層は、
上記多結晶シリコン層と上記導電層との間に配置されており、
上記多結晶シリコン層の結晶化を、残留ストレスが低減された状態にて可能にするものであり、
ポリシリコン結晶化温度、かつポリシリコン結晶化温度未満において結晶性である、集積回路デバイス。
【請求項３４】
上記中間の抗ストレス層は、電気的導電性である、請求項３３に記載の集積回路デバイス。
【請求項３５】
上記中間の抗ストレス層全体における電荷輸送がトンネル現象によって可能になるように、上記中間の抗ストレス層の厚みは、０．５ｎｍ〜１５ｎｍの範囲である、請求項３３に記載の集積回路デバイス。
【請求項３６】
上記中間の抗ストレス層は、多孔質層である、請求項３３に記載の集積回路デバイス。
【請求項３７】
上記導電層は、ＴｉＮ、ＴｉＳｉＮ、ＴｉＳｉＯ、Ｒｕ、ＲｕＮ、ＲｕＯ、ＲｕＳｉＮ、ＲｕＳｉＯ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉＯ、ＲｕＴａＮ、ＲｕＴａＳｉＮ、ＲｕＴａＳｉＯ2、ＷＮ、ＷＳｉＮ、ＷＳｉＯ、ＷＢＮ、炭素のうち少なくとも１つを含有している、請求項３３に記載の集積回路デバイス。
【請求項３８】
上記中間の抗ストレス層は、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ、Ｃ、Ａｌ2Ｏ3、ＡｌＳｉＯ、ＡｌＮ、ＴｉＡｌＮ、ＴａＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＮ、ＴｉＯ2のうち少なくとも１つを含有している、請求項３３に記載の集積回路デバイス。
【請求項３９】
さらに、誘電体素子を、キャパシタ誘電体を形成するように上記導電層の下に配置されて有する、請求項３３に記載の集積回路デバイス。
【請求項４０】
上記誘電体素子は、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＺｒＯ、ＴｉＯ2、Ｂａ1-XＳｒXＴｉＯ3のうち少なくとも１つを含有している、請求項３９に記載の集積回路デバイス。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３Ａ】
【図３Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３Ａ】
【図３Ｂ】
【公開番号】特開２００７−１８４５９８（Ｐ２００７−１８４５９８Ａ）
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−３４９８９９（Ｐ２００６−３４９８９９）
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１８年１２月２６日（２００６．１２．２６）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
[ Back to top ]