半導体実装部材及び半導体実装部材の製造方法
【課題】 多配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材を提供する。
【解決手段】 半導体実装部材１００を第２基板１１０と第１基板１０との２つのプリント配線板で構成するため、多配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。製造時間がの長くかかるビルドアップ基板と、製造時間の短い積層基板とを組み合わせることで、全体の製造時間を短くすることができる。
【解決手段】 半導体実装部材１００を第２基板１１０と第１基板１０との２つのプリント配線板で構成するため、多配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。製造時間がの長くかかるビルドアップ基板と、製造時間の短い積層基板とを組み合わせることで、全体の製造時間を短くすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のプリント配線板上に第２のプリント配線板を取り付けて成り、半導体を実装するための半導体実装部材に関するものである。
【背景技術】
【０００２】
コンピュータのＣＰＵ用の実装基板としては、特許文献１に挙げられているような、コア基板上に層間絶縁層と導体回路とをビルドアップ積層して成るビルドアップ基板が用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２２３３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パーソナルコンピュータと比較して高性能なサーバ用コンピュータのＣＰＵ用の実装基板として、多層配線への対応及び電源強化の観点から、層数が多く且つサイズが大きなプリント配線板が用いられる。パーソナルコンピュータのＣＰＵ実装用のプリント配線板に比較して、層数が多く且つサイズが大きくなると、歩留まりが下がるという課題が生じる。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、多層配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１バンプと、前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、からなる半導体実装部材であって、前記第２基板の厚みは、前記第１基板よりも厚いことを技術的特徴とする。
【発明の効果】
【０００７】
請求項１では、半導体実装部材は、第１基板と、該第１基板上にバンプを介して設けられる第２基板とを有する。すなわち、請求項１に記載の半導体実装部材においては、多層配線で且つサイズの大きい従来の配線板を少なくとも２つの部材に分割するとともに各々の部材の層数を低減し、互いをバンプで接続している。これにより、多層配線で且つサイズの大きい従来の配線板と比較して、歩留まりの向上を図ることが可能となる。
また、第２基板の厚みは第１基板よりも厚い。この場合、第２基板上に半導体素子を実装する際に生じる応力が、第１基板と第２基板との間に介在するバンプに伝播するまでに、相対的に厚い第２基板の内部で緩和されると推測される。その結果、第１基板と第２基板との間の接続信頼性が確保されやすくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る、半導体装置の断面図である。
【図２】実施形態に係る第１基板の断面図である。
【図３】実施形態に係る第１基板の平面図である。
【図４】実施形態に係る第１基板の製造工程図である。
【図５】実施形態に係る第１基板の製造工程図である。
【図６】実施形態に係る第１基板の製造工程図である。
【図７】第実施形態に係る第１基板の製造工程図である。
【図８】実施形態に係る第２基板の断面図である。
【図９】実施形態に係る第２基板の平面図である。
【図１０】実施形態に係る第２基板の製造工程図である。
【図１１】実施形態に係る第２基板の製造工程図である。
【図１２】実施形態に係る第２基板の製造工程図である。
【図１３】実施形態に係る第２基板の製造工程図である。
【図１４】実施形態に係る半導体実装部材の製造工程図である。
【図１５】実施形態に係る半導体実装部材の断面図である。
【発明を実施するための形態】
【０００９】
図１〜図１５を参照して本実施形態に係る半導体実装部材について説明する。
まず、図１は半導体実装部材１００に半導体素子２００が実装されている状態（半導体装置）を示している。図１５は、半導体素子２００を実装する前の状態の半導体実装部材１００を示している。
半導体実装部材１００は、第１基板１１０と、第１基板１１０上にバンプ１８６を介して設けられている第２基板１０とを有する。
第１基板１１０と第２基板１との間には樹脂充填剤１８８が充填されている。半導体素子２００は、半田バンプ８６を介して第２基板１０上に実装されている。第２基板１０と半導体素子２００との間には樹脂充填剤２８８が充填されている。
【００１０】
第１基板１１０は厚さｔ１（約０．８mm）に構成されている。第２基板１０は、厚さｔ２（約１．０mm）に構成されている。本実施形態では、第１基板１１０及び第２基板１０は、１＜ｔ２／ｔ１＜２が成立するように構成されている。
第１基板１１０の厚みｔ１と第２基板１０の厚みｔ２とが上記の関係を満たすとき、実装部材１０全体の厚みの増大を抑制しつつ、半導体素子２００を実装する際にバンプ１８６に生じる応力を効果的に緩和することが可能になると推測される。
【００１１】
[第１基板]
図２は、第１基板１１０の断面図を示す。
第１基板１１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有する第１絶縁層１３０を備える。絶縁層１３０の第１面Ｆ上には、第１導体１４７を有する第１絶縁層１４０Ａが形成されている。この第１絶縁層１４０Ａ上には、第１導体１５７を有する第１絶縁層１５０Ａ、及び第１導体１６７を有する第１絶縁層１６０Ａが順次形成されている。一方、絶縁層１３０の第２面Ｓ上には、第１導体１４８を有する第１絶縁層１４０Ｂが形成されている。この第１絶縁層１４０Ｂ上には、第１導体１５８を有する第１絶縁層１５０Ｂ、及び第１導体１６８を有する第１絶縁層１６０Ｂが順次形成されている。
各第１絶縁層の内部にはそれぞれ貫通孔が設けられている。各貫通孔の内部には、めっきからなるビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂが形成されている。これらビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂにより、異なる層に位置する第１導体同士が電気的に接続されている。
【００１２】
最外層の絶縁層１６０Ａ上及び１６０Ｂ上には、開口１８１の設けられたソルダーレジスト層１８０が形成されている。絶縁層１６０Ａ上のソルダーレジスト層１８０の開口１８１内には、上述した第２基板１０を接続するための半田バンプ１８６が形成されている。絶縁層１６０Ｂ上のソルダーレジスト層１８０の開口１８１には、該開口により露出する第１導体１６８を含むパッドが設けられている。
また、ビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂは、柱状に積み上げられている。なお、「柱状」とは、厚み方向に隣接する一対のビア導体同士が接触している状態をいう。これにより、厚み方向における導体の距離が短縮され、配線抵抗が減少する。その結果、電源電圧や信号の損失が抑制される。
【００１３】
図３は、第１基板１１０の平面図である。同図に示すように、第１基板１１０上に設けられる半田バンプ１８６はペリフェラル配列である。これらバンプ１８６の配列領域を構成する４辺のうち、任意の１辺の配列領域Ｘは、他の３辺の配列領域Ｙと比べて幅が広い。
また、バンプ１８６の配列領域のうち、少なくとも１つの角部Ｃを形成するバンプは、斜線状に配置されている。バンプが斜線状に配置されている角部Ｃは、第１基板１０を接続する際、双方の基板１０，１１０を互いに位置あわせするときの目印となり得る。
【００１４】
引き続き、図２を参照して上述した第２基板１１０の製造方法について図４〜図７を参照して説明する。
（１）厚さ約６０μｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁層１３０の両面に約１０μｍの銅箔１３２がラミネートされている銅張積層板１３０Ａを出発材料とする（図４（Ａ））。
【００１５】
（２）レーザにより、裏面側の銅箔１３２に至るビア用開口１３３を形成した後（図４（Ｂ））、全面に無電解めっき処理を施して無電解めっき膜１３１を設ける（図４（Ｃ））。
【００１６】
（３）電解めっき処理を施し、無電解めっき膜１３１上、及び、ビア用開口１３３内に電解めっき膜１３５を設ける（図５（Ａ））。
【００１７】
（４）第１導体を形成する部分にエッチングレジスト１３７を形成する（図５（Ｂ））。
【００１８】
（５）レジスト１３７の非形成部の電解めっき膜１３５、無電解めっき膜１３１及び銅箔１３２をエッチングにより溶解した後、レジスト１３７を除去し、ビア導体１３６及び第１導体１３７、１３８を形成する（図５（Ｃ））。その後、第１導体を粗化する（図示せず）。
【００１９】
（６）片面のみに銅箔１４２Ａを有するプリプレグを積層し、絶縁層１３０の第１面Ｆ上に絶縁層１４０Ａを形成する。同じく、片面のみに銅箔１４２Ｂを有するプリプレグを第２面Ｓ上に積層し、絶縁層１３０の第２面Ｓ上に絶縁層１４０Ｂを形成する（図５（Ｄ））。
【００２０】
（７）レーザにより、絶縁層１４０Ａにビア導体用の貫通孔１４３Ａを、絶縁層１４０Ｂにビア導体用の貫通孔１４３Ｂを形成した後（図６（Ａ））、無電解めっき処理を施して無電解めっき膜１４１を設ける（図６（Ｂ））。
【００２１】
（８）電解めっき処理を施し、無電解めっき膜１４１上、及び、貫通孔１４３Ａ、１４３Ｂ内に電解めっき膜１４５を設ける（図６（Ｃ））。
【００２２】
（９）第１導体を形成する部分にエッチングレジスト１４７を形成する（図６（Ｄ））。
【００２３】
（１０）レジスト１４７の非形成部の電解めっき膜１４５、無電解めっき膜１４１及び銅箔１４２Ａ、１４２Ｂをエッチングにより溶解した後、レジスト１４７を除去し、ビア導体１４６Ａ、１４６Ｂ及び第１導体１４７、１４８を形成する（図７（Ａ））。その後、第１導体１４７、１４８を粗化する（図示せず）。
【００２４】
（１１）上述した（６）−（１０）の工程を繰り返す（図７（Ｂ））。
【００２５】
（１２）開口１８１を有し、厚さが約２０μｍのソルダーレジスト層１８０を形成する（図７（Ｃ））。
【００２６】
（１３）ソルダーレジスト層１８０の開口１８１にニッケルめっき層１８２を形成した。金めっき層１８４を形成する（図７（Ｄ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００２７】
（１４）半田ボールを開口１８１内に搭載し、所定温度でリフローを行い、半田バンプ１８６を形成する（図２）。
【００２８】
[第２基板]
図８は、第２基板１０の断面図を示す。
第２基板１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有するコア基板３０を備える。コア基板３０の第１面Ｆ上及び第２面Ｓ上には、第２導体３４が形成されている。コア基板３０の内部には貫通孔３３ａ、３３ｂが形成されている。これら貫通孔は、異なる直径を有している。本実施形態では、直径が１８０μｍの第１貫通孔３３ｂと、直径が２５０μｍの第２貫通孔３３ａを備える。これら貫通孔の内部には、第２導体３４同士を接続するスルーホール導体が設けられている。このスルーホール導体のうち、大径の第１貫通孔内に設けられるのが第１スルーホール導体３６ａであり、小径の第２貫通孔内に設けられるのが第２スルーホール導体３６ｂである。
【００２９】
第１スルーホール導体３６ａは信号用の導体であり、第２スルーホール導体３６ｂは電源用又はグランド用の導体である。なお、スルーホール導体３６ａ，３６ｂそれぞれの電気的な機能ははこれに限定されるものではない。
コア基板３０の第１面Ｆ上及び第２面Ｓ上には、それぞれ層間樹脂絶縁層５０と第３導体５８とが交互に積層されてなるビルドアップ層５５が設けられている。そして、第２導体３４と第３導体５８とはビア導体５９を介して接続され、異なる層に位置する第３導体５８同士はビア導体６９を介して電気的に接続されている。
最外層の層間樹脂絶縁層７０上には、開口を有するソルダーレジスト層８０が形成されている。第１面側のソルダーレジスト層８０の開口内には、半導体素子を実装するための半田バンプ８６が形成されている。
【００３０】
図９（Ａ）に、第２基板１０の第１面（半導体素子が実装される面）の平面図を示す。
第２基板１０は略矩形状であり、第２バンプ８６が形成されている半導体素子実装領域Ｒ１を有している。半導体素子実装領域Ｒ１の中心Ｃ１は、第２基板１０の第１面の中心Ｃ２に対してずれている。すなわち、半導体素子実装領域Ｒ１の外周には、他よりも幅広い領域Ｒ２が存在する。領域Ｒ２は、第２基板１０の中心Ｃ２から半導体素子実装領域Ｒ１の中心Ｃ１へ向かう方向とは逆方向に位置する領域である。このとき、半導体素子実装領域Ｒ１の外周のうち、領域Ｒ２以外の３辺の領域をＲ３とし、領域Ｒ２の幅をｒ２とし、領域Ｒ３の幅をｒ３としたとき、ｒ２＞ｒ３を満たす。
【００３１】
この幅広い領域Ｒ２に、樹脂充填剤を一旦塗布した後、半導体素子実装領域Ｒ１を形成する複数のバンプ８６間及びその周辺に樹脂充填剤を流し込む。
これにより、半導体素子実装領域Ｒ１と、そこに実装される半導体素子との間に存在する樹脂充填剤に空洞が発生することを効果的に抑制することが可能となる。
また、半導体素子実装領域Ｒ１の外周のうち他の３辺の領域Ｒ３においては、相対的に幅狭となるため、樹脂充填剤がそれら３辺に沿って流れにくくなり、半導体素子実装領域Ｒ１を形成する複数のバンプ間に容易に樹脂充填剤を流動させることが可能となる。
【００３２】
図９（Ｂ）に示すように、第２基板１０の裏面（第２面）は、上記第１基板１１０のバンプ配列に対応するパッド８８から成るパッド配列を有している。このうち、第１基板１１０の角部Ｃに相当する箇所には、三角形状の表示マークＭが設けられている。この表示マークＭは、第１基板１１０と第２基板１０とを接続する際、双方を位置あわせする目的を有する。
【００３３】
引き続き、第２基板１０の製造方法について図１０〜図１３を参照して説明する。
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とする（図１０（Ａ））。
【００３４】
（２）まず、ドリル又はレーザーを用いて銅張積層板にスルーホール用貫通孔３３を形成する（図１０（Ｂ））。その後、無電解めっき処理を施して無電解めっき膜３１を設ける（図１０（Ｃ））。この際、直径の異なる２種類の貫通孔（例えば１８０μｍ）３３ｂ、貫通孔（例えば、２５０μｍ）３３ａを形成する。
【００３５】
（３）電解めっき処理を施し、めっき膜３１上、及び、スルーホール用貫通孔３３内に電解めっき膜３５を設ける（図１０（Ｄ））。次いで、電解めっき膜３５で形成される空間内に穴埋め樹脂を充填する。なお、穴埋め樹脂を充填することを省略し、スルーホール用貫通孔３３内に電解めっき膜を充填してもよい。
【００３６】
（４）第２導体が形成される部分にエッチングレジスト３７を形成する（図１０（Ｅ））。
【００３７】
（５）レジスト３７が形成されていない箇所の電解めっき膜３５、無電解めっき膜３１、銅箔３２をエッチングにより溶解した後、レジスト３７を除去し、スルーホール導体３６ａ，３６ｂ及び第２導体３４を形成する（図１１（Ａ））。その後、第２導体３４を粗化する（図示せず）。
【００３８】
（６）上記工程を経たコア基板３０の両面上に、厚さ約２５μｍの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃まで昇温しながら真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図１１（Ｂ））。
【００３９】
（７）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０に直径約６０μｍのバイアホール用開口５１を設ける（図１１（Ｃ））。クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層５０の粗化面を設ける（図示せず）。
【００４０】
（８）予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲で無電解めっき膜５２を設ける（図１１（Ｄ））。
【００４１】
（９）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける（図１２（Ａ））。
【００４２】
（１０）次に、電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１２（Ｂ）参照）。
【００４３】
（１１）めっきレジスト５４をアミン溶液で剥離除去した後、そのめっきレジスト下の無電解めっき膜５２を硫酸と過酸化水素との混合液を用いるエッチングにて溶解除去し、無電解めっき膜５２と電解めっき膜５６からなる厚さ約１５μｍの第２導体５８及びビア導体５９を形成する（図１２（Ｃ））。第二銅錯体と有機酸とを含有するエッチング液によって、第３導体５８及びビア導体５９表面を粗化する（図示せず）。
【００４４】
（１２）上記（６）−（１１）と同様にして、ビア導体６９及び第２導体６８の形成された層間樹脂絶縁層６０と、ビア導体７９及び第３導体５８の形成された層間樹脂絶縁層７０とを形成する（図１２（Ｄ））。
【００４５】
（１３）基板の両面に、市販のソルダーレジスト組成物を２０μｍの厚さで塗布し、乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層に密着させて紫外線で露光し、ＤＭＴＧ溶液で現像処理し、上面側に小径の開口８１と、下面側に大径の開口８１を形成する。さらに、加熱処理を行ってソルダーレジスト層を硬化させ、開口８１を有し、その厚さが約２０μｍのソルダーレジストパターン層８０を形成する（図１３（Ａ））。
【００４６】
（１４）次に、ソルダーレジスト層８０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口８１に厚さ５μｍのニッケルめっき層８２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層８２上に、厚さ０．０３μｍの金めっき層８４を形成する（図１３（Ｂ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００４７】
（１５）開口を有するマスクを基板の開口８１に位置合わせして載置し、半田ボール８６αを開口８１内に搭載する（図１３（Ｃ））。
【００４８】
（１６）約２００℃でリフローを行い、半田ボール８６αを半田バンプ８６にし、第２基板１０を完成する（図８）。
【００４９】
[半導体実装部材の製造方法]
図１４を参照して第２基板１０と第１基板１１０との接続について説明する。
図１４（Ａ）に示すように、第２基板１０を、半田バンプ７６が下側に位置するように反転させる。そして、第１基板１１０を図示しない吸着部材で吸着し、第１基板１１０の半田バンプ１８６が、第２基板１０のパッド８８と対応するように位置決めする。そして、半田バンプ１８６をパッド８８へ当接させた状態で約２００℃でリフローを行い、図１４（Ｂ）に示すように第２基板１０と第１基板１１０とを接続する。
【００５０】
そして、第１基板１１０と第２基板１０との間に樹脂充填剤１８８を充填し、半導体実装部材１００を完成する（図１５）。
【００５１】
次いで、半田バンプ８６を介して半導体素子２００を実装し、半導体素子２００と第２基板１０との間に樹脂充填剤２８８を充填する（図１）。
ここで、第１基板１１０と第２基板１０との間、及び半導体素子２００と第２基板１０との間には同じ樹脂充填剤２８８が充填される。これにより、半導体素子を実装する際に要求される信頼性を容易に確保でき、バンプ１８６にクラックが生じることを抑制することができる。
【００５２】
本実施形態では、半導体実装部材１００を第１基板１１０と第２基板１０との２つのプリント配線板で構成するため、多層配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。
【００５３】
また、本実施形態では、第２基板１１０の両面にバンプを形成せず、双方の基板の接続に寄与するバンプを第１基板１０側に設けている。通常、第２基板１０は、第１基板１１０よりも製造時間が長く、生産効率は低い。このため、第２基板１０の両面にバンプを形成するとなると、その分、生産効率はさらに低下する。よって、双方の基板の接続に寄与するバンプを第１基板１１０側に設けることで、第２基板１０の生産効率は向上し、ひいては実装部材の生産効率を向上させることが可能になる。
さらに、本実施形態では、下側に配置した第２基板１０に対し、第１基板１１０を実装している。仮に、下側に配置した第１基板１１０に吸着部材を用いて第２基板１０を実装した場合、第２基板１０の第１面（バンプ８６が設けられている面）が吸着面となる。このとき、吸着部材との干渉により、実装する際にバンプ８６が損傷する可能性がある。これに対し、本実施形態では、第１基板１１０のうち、吸着部材が接触する側の面にはバンプが形成されていない。このため、双方の基板を接続する際に、バンプが損傷するおそれがない。
【００５４】
また、第２基板１０の厚みは第１基板１１０よりも厚い。この場合、半導体素子を実装する際に生じる応力が、第１基板１１０と第２基板１０との間に介在するバンプに伝播するまでに、相対的に厚い第２基板１０の内部で緩和されると推測される。その結果、第１基板１１０と第２基板１０との間の接続信頼性が確保されやすくなる。
【符号の説明】
【００５５】
１０ 第２基板
３０ コア基板
３４ 第２導体
３６ スルーホール導体
５０ 層間樹脂絶縁層
５８ 第３導体
５９ ビア導体
８０ ソルダーレジスト層
８６ 第２半田バンプ
１００ 半導体実装部材
１１０ 第１基板
１３０ 絶縁層
１３６ ビア導体
１３７ 第１導体
１８６ 第１半田バンプ
２００ 半導体素子
【技術分野】
【０００１】
本発明は、第１のプリント配線板上に第２のプリント配線板を取り付けて成り、半導体を実装するための半導体実装部材に関するものである。
【背景技術】
【０００２】
コンピュータのＣＰＵ用の実装基板としては、特許文献１に挙げられているような、コア基板上に層間絶縁層と導体回路とをビルドアップ積層して成るビルドアップ基板が用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２２３３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パーソナルコンピュータと比較して高性能なサーバ用コンピュータのＣＰＵ用の実装基板として、多層配線への対応及び電源強化の観点から、層数が多く且つサイズが大きなプリント配線板が用いられる。パーソナルコンピュータのＣＰＵ実装用のプリント配線板に比較して、層数が多く且つサイズが大きくなると、歩留まりが下がるという課題が生じる。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、多層配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１バンプと、前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、からなる半導体実装部材であって、前記第２基板の厚みは、前記第１基板よりも厚いことを技術的特徴とする。
【発明の効果】
【０００７】
請求項１では、半導体実装部材は、第１基板と、該第１基板上にバンプを介して設けられる第２基板とを有する。すなわち、請求項１に記載の半導体実装部材においては、多層配線で且つサイズの大きい従来の配線板を少なくとも２つの部材に分割するとともに各々の部材の層数を低減し、互いをバンプで接続している。これにより、多層配線で且つサイズの大きい従来の配線板と比較して、歩留まりの向上を図ることが可能となる。
また、第２基板の厚みは第１基板よりも厚い。この場合、第２基板上に半導体素子を実装する際に生じる応力が、第１基板と第２基板との間に介在するバンプに伝播するまでに、相対的に厚い第２基板の内部で緩和されると推測される。その結果、第１基板と第２基板との間の接続信頼性が確保されやすくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る、半導体装置の断面図である。
【図２】実施形態に係る第１基板の断面図である。
【図３】実施形態に係る第１基板の平面図である。
【図４】実施形態に係る第１基板の製造工程図である。
【図５】実施形態に係る第１基板の製造工程図である。
【図６】実施形態に係る第１基板の製造工程図である。
【図７】第実施形態に係る第１基板の製造工程図である。
【図８】実施形態に係る第２基板の断面図である。
【図９】実施形態に係る第２基板の平面図である。
【図１０】実施形態に係る第２基板の製造工程図である。
【図１１】実施形態に係る第２基板の製造工程図である。
【図１２】実施形態に係る第２基板の製造工程図である。
【図１３】実施形態に係る第２基板の製造工程図である。
【図１４】実施形態に係る半導体実装部材の製造工程図である。
【図１５】実施形態に係る半導体実装部材の断面図である。
【発明を実施するための形態】
【０００９】
図１〜図１５を参照して本実施形態に係る半導体実装部材について説明する。
まず、図１は半導体実装部材１００に半導体素子２００が実装されている状態（半導体装置）を示している。図１５は、半導体素子２００を実装する前の状態の半導体実装部材１００を示している。
半導体実装部材１００は、第１基板１１０と、第１基板１１０上にバンプ１８６を介して設けられている第２基板１０とを有する。
第１基板１１０と第２基板１との間には樹脂充填剤１８８が充填されている。半導体素子２００は、半田バンプ８６を介して第２基板１０上に実装されている。第２基板１０と半導体素子２００との間には樹脂充填剤２８８が充填されている。
【００１０】
第１基板１１０は厚さｔ１（約０．８mm）に構成されている。第２基板１０は、厚さｔ２（約１．０mm）に構成されている。本実施形態では、第１基板１１０及び第２基板１０は、１＜ｔ２／ｔ１＜２が成立するように構成されている。
第１基板１１０の厚みｔ１と第２基板１０の厚みｔ２とが上記の関係を満たすとき、実装部材１０全体の厚みの増大を抑制しつつ、半導体素子２００を実装する際にバンプ１８６に生じる応力を効果的に緩和することが可能になると推測される。
【００１１】
[第１基板]
図２は、第１基板１１０の断面図を示す。
第１基板１１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有する第１絶縁層１３０を備える。絶縁層１３０の第１面Ｆ上には、第１導体１４７を有する第１絶縁層１４０Ａが形成されている。この第１絶縁層１４０Ａ上には、第１導体１５７を有する第１絶縁層１５０Ａ、及び第１導体１６７を有する第１絶縁層１６０Ａが順次形成されている。一方、絶縁層１３０の第２面Ｓ上には、第１導体１４８を有する第１絶縁層１４０Ｂが形成されている。この第１絶縁層１４０Ｂ上には、第１導体１５８を有する第１絶縁層１５０Ｂ、及び第１導体１６８を有する第１絶縁層１６０Ｂが順次形成されている。
各第１絶縁層の内部にはそれぞれ貫通孔が設けられている。各貫通孔の内部には、めっきからなるビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂが形成されている。これらビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂにより、異なる層に位置する第１導体同士が電気的に接続されている。
【００１２】
最外層の絶縁層１６０Ａ上及び１６０Ｂ上には、開口１８１の設けられたソルダーレジスト層１８０が形成されている。絶縁層１６０Ａ上のソルダーレジスト層１８０の開口１８１内には、上述した第２基板１０を接続するための半田バンプ１８６が形成されている。絶縁層１６０Ｂ上のソルダーレジスト層１８０の開口１８１には、該開口により露出する第１導体１６８を含むパッドが設けられている。
また、ビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂは、柱状に積み上げられている。なお、「柱状」とは、厚み方向に隣接する一対のビア導体同士が接触している状態をいう。これにより、厚み方向における導体の距離が短縮され、配線抵抗が減少する。その結果、電源電圧や信号の損失が抑制される。
【００１３】
図３は、第１基板１１０の平面図である。同図に示すように、第１基板１１０上に設けられる半田バンプ１８６はペリフェラル配列である。これらバンプ１８６の配列領域を構成する４辺のうち、任意の１辺の配列領域Ｘは、他の３辺の配列領域Ｙと比べて幅が広い。
また、バンプ１８６の配列領域のうち、少なくとも１つの角部Ｃを形成するバンプは、斜線状に配置されている。バンプが斜線状に配置されている角部Ｃは、第１基板１０を接続する際、双方の基板１０，１１０を互いに位置あわせするときの目印となり得る。
【００１４】
引き続き、図２を参照して上述した第２基板１１０の製造方法について図４〜図７を参照して説明する。
（１）厚さ約６０μｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁層１３０の両面に約１０μｍの銅箔１３２がラミネートされている銅張積層板１３０Ａを出発材料とする（図４（Ａ））。
【００１５】
（２）レーザにより、裏面側の銅箔１３２に至るビア用開口１３３を形成した後（図４（Ｂ））、全面に無電解めっき処理を施して無電解めっき膜１３１を設ける（図４（Ｃ））。
【００１６】
（３）電解めっき処理を施し、無電解めっき膜１３１上、及び、ビア用開口１３３内に電解めっき膜１３５を設ける（図５（Ａ））。
【００１７】
（４）第１導体を形成する部分にエッチングレジスト１３７を形成する（図５（Ｂ））。
【００１８】
（５）レジスト１３７の非形成部の電解めっき膜１３５、無電解めっき膜１３１及び銅箔１３２をエッチングにより溶解した後、レジスト１３７を除去し、ビア導体１３６及び第１導体１３７、１３８を形成する（図５（Ｃ））。その後、第１導体を粗化する（図示せず）。
【００１９】
（６）片面のみに銅箔１４２Ａを有するプリプレグを積層し、絶縁層１３０の第１面Ｆ上に絶縁層１４０Ａを形成する。同じく、片面のみに銅箔１４２Ｂを有するプリプレグを第２面Ｓ上に積層し、絶縁層１３０の第２面Ｓ上に絶縁層１４０Ｂを形成する（図５（Ｄ））。
【００２０】
（７）レーザにより、絶縁層１４０Ａにビア導体用の貫通孔１４３Ａを、絶縁層１４０Ｂにビア導体用の貫通孔１４３Ｂを形成した後（図６（Ａ））、無電解めっき処理を施して無電解めっき膜１４１を設ける（図６（Ｂ））。
【００２１】
（８）電解めっき処理を施し、無電解めっき膜１４１上、及び、貫通孔１４３Ａ、１４３Ｂ内に電解めっき膜１４５を設ける（図６（Ｃ））。
【００２２】
（９）第１導体を形成する部分にエッチングレジスト１４７を形成する（図６（Ｄ））。
【００２３】
（１０）レジスト１４７の非形成部の電解めっき膜１４５、無電解めっき膜１４１及び銅箔１４２Ａ、１４２Ｂをエッチングにより溶解した後、レジスト１４７を除去し、ビア導体１４６Ａ、１４６Ｂ及び第１導体１４７、１４８を形成する（図７（Ａ））。その後、第１導体１４７、１４８を粗化する（図示せず）。
【００２４】
（１１）上述した（６）−（１０）の工程を繰り返す（図７（Ｂ））。
【００２５】
（１２）開口１８１を有し、厚さが約２０μｍのソルダーレジスト層１８０を形成する（図７（Ｃ））。
【００２６】
（１３）ソルダーレジスト層１８０の開口１８１にニッケルめっき層１８２を形成した。金めっき層１８４を形成する（図７（Ｄ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００２７】
（１４）半田ボールを開口１８１内に搭載し、所定温度でリフローを行い、半田バンプ１８６を形成する（図２）。
【００２８】
[第２基板]
図８は、第２基板１０の断面図を示す。
第２基板１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有するコア基板３０を備える。コア基板３０の第１面Ｆ上及び第２面Ｓ上には、第２導体３４が形成されている。コア基板３０の内部には貫通孔３３ａ、３３ｂが形成されている。これら貫通孔は、異なる直径を有している。本実施形態では、直径が１８０μｍの第１貫通孔３３ｂと、直径が２５０μｍの第２貫通孔３３ａを備える。これら貫通孔の内部には、第２導体３４同士を接続するスルーホール導体が設けられている。このスルーホール導体のうち、大径の第１貫通孔内に設けられるのが第１スルーホール導体３６ａであり、小径の第２貫通孔内に設けられるのが第２スルーホール導体３６ｂである。
【００２９】
第１スルーホール導体３６ａは信号用の導体であり、第２スルーホール導体３６ｂは電源用又はグランド用の導体である。なお、スルーホール導体３６ａ，３６ｂそれぞれの電気的な機能ははこれに限定されるものではない。
コア基板３０の第１面Ｆ上及び第２面Ｓ上には、それぞれ層間樹脂絶縁層５０と第３導体５８とが交互に積層されてなるビルドアップ層５５が設けられている。そして、第２導体３４と第３導体５８とはビア導体５９を介して接続され、異なる層に位置する第３導体５８同士はビア導体６９を介して電気的に接続されている。
最外層の層間樹脂絶縁層７０上には、開口を有するソルダーレジスト層８０が形成されている。第１面側のソルダーレジスト層８０の開口内には、半導体素子を実装するための半田バンプ８６が形成されている。
【００３０】
図９（Ａ）に、第２基板１０の第１面（半導体素子が実装される面）の平面図を示す。
第２基板１０は略矩形状であり、第２バンプ８６が形成されている半導体素子実装領域Ｒ１を有している。半導体素子実装領域Ｒ１の中心Ｃ１は、第２基板１０の第１面の中心Ｃ２に対してずれている。すなわち、半導体素子実装領域Ｒ１の外周には、他よりも幅広い領域Ｒ２が存在する。領域Ｒ２は、第２基板１０の中心Ｃ２から半導体素子実装領域Ｒ１の中心Ｃ１へ向かう方向とは逆方向に位置する領域である。このとき、半導体素子実装領域Ｒ１の外周のうち、領域Ｒ２以外の３辺の領域をＲ３とし、領域Ｒ２の幅をｒ２とし、領域Ｒ３の幅をｒ３としたとき、ｒ２＞ｒ３を満たす。
【００３１】
この幅広い領域Ｒ２に、樹脂充填剤を一旦塗布した後、半導体素子実装領域Ｒ１を形成する複数のバンプ８６間及びその周辺に樹脂充填剤を流し込む。
これにより、半導体素子実装領域Ｒ１と、そこに実装される半導体素子との間に存在する樹脂充填剤に空洞が発生することを効果的に抑制することが可能となる。
また、半導体素子実装領域Ｒ１の外周のうち他の３辺の領域Ｒ３においては、相対的に幅狭となるため、樹脂充填剤がそれら３辺に沿って流れにくくなり、半導体素子実装領域Ｒ１を形成する複数のバンプ間に容易に樹脂充填剤を流動させることが可能となる。
【００３２】
図９（Ｂ）に示すように、第２基板１０の裏面（第２面）は、上記第１基板１１０のバンプ配列に対応するパッド８８から成るパッド配列を有している。このうち、第１基板１１０の角部Ｃに相当する箇所には、三角形状の表示マークＭが設けられている。この表示マークＭは、第１基板１１０と第２基板１０とを接続する際、双方を位置あわせする目的を有する。
【００３３】
引き続き、第２基板１０の製造方法について図１０〜図１３を参照して説明する。
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とする（図１０（Ａ））。
【００３４】
（２）まず、ドリル又はレーザーを用いて銅張積層板にスルーホール用貫通孔３３を形成する（図１０（Ｂ））。その後、無電解めっき処理を施して無電解めっき膜３１を設ける（図１０（Ｃ））。この際、直径の異なる２種類の貫通孔（例えば１８０μｍ）３３ｂ、貫通孔（例えば、２５０μｍ）３３ａを形成する。
【００３５】
（３）電解めっき処理を施し、めっき膜３１上、及び、スルーホール用貫通孔３３内に電解めっき膜３５を設ける（図１０（Ｄ））。次いで、電解めっき膜３５で形成される空間内に穴埋め樹脂を充填する。なお、穴埋め樹脂を充填することを省略し、スルーホール用貫通孔３３内に電解めっき膜を充填してもよい。
【００３６】
（４）第２導体が形成される部分にエッチングレジスト３７を形成する（図１０（Ｅ））。
【００３７】
（５）レジスト３７が形成されていない箇所の電解めっき膜３５、無電解めっき膜３１、銅箔３２をエッチングにより溶解した後、レジスト３７を除去し、スルーホール導体３６ａ，３６ｂ及び第２導体３４を形成する（図１１（Ａ））。その後、第２導体３４を粗化する（図示せず）。
【００３８】
（６）上記工程を経たコア基板３０の両面上に、厚さ約２５μｍの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃まで昇温しながら真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図１１（Ｂ））。
【００３９】
（７）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０に直径約６０μｍのバイアホール用開口５１を設ける（図１１（Ｃ））。クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層５０の粗化面を設ける（図示せず）。
【００４０】
（８）予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲で無電解めっき膜５２を設ける（図１１（Ｄ））。
【００４１】
（９）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４を設ける（図１２（Ａ））。
【００４２】
（１０）次に、電解めっきを施して、厚さ１５μｍの電解めっき膜５６を形成する（図１２（Ｂ）参照）。
【００４３】
（１１）めっきレジスト５４をアミン溶液で剥離除去した後、そのめっきレジスト下の無電解めっき膜５２を硫酸と過酸化水素との混合液を用いるエッチングにて溶解除去し、無電解めっき膜５２と電解めっき膜５６からなる厚さ約１５μｍの第２導体５８及びビア導体５９を形成する（図１２（Ｃ））。第二銅錯体と有機酸とを含有するエッチング液によって、第３導体５８及びビア導体５９表面を粗化する（図示せず）。
【００４４】
（１２）上記（６）−（１１）と同様にして、ビア導体６９及び第２導体６８の形成された層間樹脂絶縁層６０と、ビア導体７９及び第３導体５８の形成された層間樹脂絶縁層７０とを形成する（図１２（Ｄ））。
【００４５】
（１３）基板の両面に、市販のソルダーレジスト組成物を２０μｍの厚さで塗布し、乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層に密着させて紫外線で露光し、ＤＭＴＧ溶液で現像処理し、上面側に小径の開口８１と、下面側に大径の開口８１を形成する。さらに、加熱処理を行ってソルダーレジスト層を硬化させ、開口８１を有し、その厚さが約２０μｍのソルダーレジストパターン層８０を形成する（図１３（Ａ））。
【００４６】
（１４）次に、ソルダーレジスト層８０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口８１に厚さ５μｍのニッケルめっき層８２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層８２上に、厚さ０．０３μｍの金めっき層８４を形成する（図１３（Ｂ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００４７】
（１５）開口を有するマスクを基板の開口８１に位置合わせして載置し、半田ボール８６αを開口８１内に搭載する（図１３（Ｃ））。
【００４８】
（１６）約２００℃でリフローを行い、半田ボール８６αを半田バンプ８６にし、第２基板１０を完成する（図８）。
【００４９】
[半導体実装部材の製造方法]
図１４を参照して第２基板１０と第１基板１１０との接続について説明する。
図１４（Ａ）に示すように、第２基板１０を、半田バンプ７６が下側に位置するように反転させる。そして、第１基板１１０を図示しない吸着部材で吸着し、第１基板１１０の半田バンプ１８６が、第２基板１０のパッド８８と対応するように位置決めする。そして、半田バンプ１８６をパッド８８へ当接させた状態で約２００℃でリフローを行い、図１４（Ｂ）に示すように第２基板１０と第１基板１１０とを接続する。
【００５０】
そして、第１基板１１０と第２基板１０との間に樹脂充填剤１８８を充填し、半導体実装部材１００を完成する（図１５）。
【００５１】
次いで、半田バンプ８６を介して半導体素子２００を実装し、半導体素子２００と第２基板１０との間に樹脂充填剤２８８を充填する（図１）。
ここで、第１基板１１０と第２基板１０との間、及び半導体素子２００と第２基板１０との間には同じ樹脂充填剤２８８が充填される。これにより、半導体素子を実装する際に要求される信頼性を容易に確保でき、バンプ１８６にクラックが生じることを抑制することができる。
【００５２】
本実施形態では、半導体実装部材１００を第１基板１１０と第２基板１０との２つのプリント配線板で構成するため、多層配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。
【００５３】
また、本実施形態では、第２基板１１０の両面にバンプを形成せず、双方の基板の接続に寄与するバンプを第１基板１０側に設けている。通常、第２基板１０は、第１基板１１０よりも製造時間が長く、生産効率は低い。このため、第２基板１０の両面にバンプを形成するとなると、その分、生産効率はさらに低下する。よって、双方の基板の接続に寄与するバンプを第１基板１１０側に設けることで、第２基板１０の生産効率は向上し、ひいては実装部材の生産効率を向上させることが可能になる。
さらに、本実施形態では、下側に配置した第２基板１０に対し、第１基板１１０を実装している。仮に、下側に配置した第１基板１１０に吸着部材を用いて第２基板１０を実装した場合、第２基板１０の第１面（バンプ８６が設けられている面）が吸着面となる。このとき、吸着部材との干渉により、実装する際にバンプ８６が損傷する可能性がある。これに対し、本実施形態では、第１基板１１０のうち、吸着部材が接触する側の面にはバンプが形成されていない。このため、双方の基板を接続する際に、バンプが損傷するおそれがない。
【００５４】
また、第２基板１０の厚みは第１基板１１０よりも厚い。この場合、半導体素子を実装する際に生じる応力が、第１基板１１０と第２基板１０との間に介在するバンプに伝播するまでに、相対的に厚い第２基板１０の内部で緩和されると推測される。その結果、第１基板１１０と第２基板１０との間の接続信頼性が確保されやすくなる。
【符号の説明】
【００５５】
１０ 第２基板
３０ コア基板
３４ 第２導体
３６ スルーホール導体
５０ 層間樹脂絶縁層
５８ 第３導体
５９ ビア導体
８０ ソルダーレジスト層
８６ 第２半田バンプ
１００ 半導体実装部材
１１０ 第１基板
１３０ 絶縁層
１３６ ビア導体
１３７ 第１導体
１８６ 第１半田バンプ
２００ 半導体素子
【特許請求の範囲】
【請求項１】
貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、
貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、
前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１バンプと、
前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、
からなる半導体実装部材であって、
前記第２基板の厚みは、前記第１基板よりも厚い。
【請求項２】
前記第１基板の厚みをｔ１とし、前記第２基板の厚みをｔ２としたときに、１＜ｔ２／ｔ１＜２が成立する請求項１の半導体実装部材。
【請求項３】
前記第１基板と前記第２基板との間、及び前記第２基板と前記半導体素子との間には、それぞれ同一材料の樹脂充填材が充填されている請求項１の半導体実装部材
【請求項４】
前記第１バンプはペリフェラル配列である請求項１の半導体実装部材。
【請求項５】
前記第１バンプの配列領域を構成する４辺のうち、任意の１辺の配列領域は、該任意の１辺の配列領域に対向する１辺の配列領域と比べて幅が広い請求項４の半導体実装部材。
【請求項６】
前記第１基板の前記ビア導体は、前記貫通孔の内部にめっきが充填されて形成されている請求項１の半導体実装部材。
【請求項７】
前記第１基板の前記ビア導体は、柱状に積み上げられて形成されている請求項１の半導体実装部材。
【請求項８】
前記第２基板は、第１スルーホール導体と、該第１スルーホール導体よりも径の小さい第２スルーホール導体と、を有する請求項１の半導体実装部材。
【請求項９】
前記第１スルーホール導体は電源用又はグランド用の導体であり、前記第２スルーホール導体は信号用の導体である請求項８の半導体実装部材。
【請求項１０】
請求項１に記載の半導体実装部材の製造方法であって、
前記第１基板上に第１バンプを形成することと、
前記第２基板のうち半導体素子を実装する側の第１面に第２バンプを形成することと、
前記第１バンプを介して前記第１基板と前記第２基板とを接続することと、
前記第１基板と前記第２基板との間に樹脂充填剤を充填することと、を有することを特徴とする半導体実装部材の製造方法。
【請求項１１】
前記第２バンプを介して前記第２基板上に半導体素子を実装することと、
前記第２基板と前記半導体素子との間に樹脂充填剤を充填することと、を有する請求項１０の半導体実装部材の製造方法。
【請求項１２】
前記第１基板と前記第２基板との間、及び前記第２基板と前記半導体素子との間に、それぞれ同一の樹脂充填材を充填する請求項１１の半導体実装部材の製造方法。
【請求項１３】
前記第１面とは反対側の第２面が上方に位置するように前記第２基板を配置し、該第２基板に対して前記第１バンプを介して前記第１基板を接続する請求項１０の半導体実装部材の製造方法。
【請求項１】
貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、
貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、
前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１バンプと、
前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、
からなる半導体実装部材であって、
前記第２基板の厚みは、前記第１基板よりも厚い。
【請求項２】
前記第１基板の厚みをｔ１とし、前記第２基板の厚みをｔ２としたときに、１＜ｔ２／ｔ１＜２が成立する請求項１の半導体実装部材。
【請求項３】
前記第１基板と前記第２基板との間、及び前記第２基板と前記半導体素子との間には、それぞれ同一材料の樹脂充填材が充填されている請求項１の半導体実装部材
【請求項４】
前記第１バンプはペリフェラル配列である請求項１の半導体実装部材。
【請求項５】
前記第１バンプの配列領域を構成する４辺のうち、任意の１辺の配列領域は、該任意の１辺の配列領域に対向する１辺の配列領域と比べて幅が広い請求項４の半導体実装部材。
【請求項６】
前記第１基板の前記ビア導体は、前記貫通孔の内部にめっきが充填されて形成されている請求項１の半導体実装部材。
【請求項７】
前記第１基板の前記ビア導体は、柱状に積み上げられて形成されている請求項１の半導体実装部材。
【請求項８】
前記第２基板は、第１スルーホール導体と、該第１スルーホール導体よりも径の小さい第２スルーホール導体と、を有する請求項１の半導体実装部材。
【請求項９】
前記第１スルーホール導体は電源用又はグランド用の導体であり、前記第２スルーホール導体は信号用の導体である請求項８の半導体実装部材。
【請求項１０】
請求項１に記載の半導体実装部材の製造方法であって、
前記第１基板上に第１バンプを形成することと、
前記第２基板のうち半導体素子を実装する側の第１面に第２バンプを形成することと、
前記第１バンプを介して前記第１基板と前記第２基板とを接続することと、
前記第１基板と前記第２基板との間に樹脂充填剤を充填することと、を有することを特徴とする半導体実装部材の製造方法。
【請求項１１】
前記第２バンプを介して前記第２基板上に半導体素子を実装することと、
前記第２基板と前記半導体素子との間に樹脂充填剤を充填することと、を有する請求項１０の半導体実装部材の製造方法。
【請求項１２】
前記第１基板と前記第２基板との間、及び前記第２基板と前記半導体素子との間に、それぞれ同一の樹脂充填材を充填する請求項１１の半導体実装部材の製造方法。
【請求項１３】
前記第１面とは反対側の第２面が上方に位置するように前記第２基板を配置し、該第２基板に対して前記第１バンプを介して前記第１基板を接続する請求項１０の半導体実装部材の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１６０７０１（Ｐ２０１２−１６０７０１Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−２６４１９９（Ｐ２０１１−２６４１９９）
【出願日】平成２３年１２月２日（２０１１．１２．２）
【出願人】（００００００１５８）イビデン株式会社 (856)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１２月２日（２０１１．１２．２）
【出願人】（００００００１５８）イビデン株式会社 (856)
【Ｆターム（参考）】
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