半導体発光素子
【課題】チップサイズを変えること無く、出力を下げることもなく、順方向電圧のみを下げることが可能な半導体発光素子およびその製造方法を提供することを目的とする。
【解決手段】１つの発光素子に１つのピーク波長を発する２つの発光層を具え、第１導電型の半導体層に接続する電極に対し、２つの第２導電型の半導体層に接続する２つの電極による並列回路を形成し、２つの発光層を並列で発光させることで、擬似的に発光層の面積を増やし、順方向電圧を下げることができる。
【解決手段】１つの発光素子に１つのピーク波長を発する２つの発光層を具え、第１導電型の半導体層に接続する電極に対し、２つの第２導電型の半導体層に接続する２つの電極による並列回路を形成し、２つの発光層を並列で発光させることで、擬似的に発光層の面積を増やし、順方向電圧を下げることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体発光素子に関する。
【背景技術】
【０００２】
近年、発光ダイオード（ＬＥＤ）の用途の多様化と共に、ＬＥＤの光出力の向上が求められている。
【０００３】
一般にＬＥＤは、表面電極と裏面電極との間に、ｐ型半導体層、ｎ型半導体層、およびこれら半導体層間に設けられた発光層を具える構造を有する半導体発光素子である。高品質のＬＥＤには、一般に高出力と低消費電力（低い順方向電圧）、そして長寿命が求められる。
【０００４】
発光層での発光出力は発光層に流れる電流密度に依存し、電流密度を大きくすれば発光出力は大きくなる。しかしながら、過度の電流密度は発熱を生じて発光出力を低下させ、ＬＥＤの寿命を短くする原因となり、ＬＥＤに流すことの出来る電流には上限がある。
【０００５】
そのため、発光出力を低下させずに大電流を流すためにも、順方向電圧を低くしたＬＥＤが求められている。
【０００６】
なお、特許文献１には、異種材料を垂直に組み合わせて、複数の波長を放出するＬＥＤが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５５−１４８４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
大電流を流すことの出来るＬＥＤとして、チップサイズが大きいＬＥＤがある。チップサイズが大きいＬＥＤとは、垂直方向を光放射方向とした場合の発光面積が大きいＬＥＤである。この発光面積が大きいＬＥＤとは、すなわち基板上に形成した半導体層間に設けられた発光層の面積が大きいことであり、大電流でも発光層の電流密度は抑えられる。しかしながら、チップサイズが大きいことは、基板１枚あたりから作製できるチップ個数が減少することであり、製造コストを上げてしまう。さらに、チップサイズに起因する発光素子および発光装置の大きさが大きくても問題無い用途には良いが、携帯電話などその大きさ自体が問題となる用途もある。
【０００９】
そこで本発明は、上記課題に鑑み、チップサイズの大型化以外の方法で順方向電圧を下げることのできるＬＥＤを得ることが可能な半導体発光素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
ここで本発明者らは、活性層を垂直方向に複数積層し、かつ、活性層に並列回路により電流が流れる構造とすることを見出した。
【００１１】
このような層構造を有する半導体発光素子３００によれば、活性層の積層により実質的な活性層の合計面積を大きくし、チップサイズを大きくすること無く、順方向電圧を下げることができる。
【００１２】
すなわち、本発明の要旨構成は以下の通りである。
１つのピーク波長を発する２つの発光層の間に位置する第１導電型の半導体層と、該２つの発光層を該第１導電型の半導体層と挟む位置にある２つの第２導電型の半導体層とを有し、該第１導電型の半導体層に接続する電極に対し、該２つの第２導電型の半導体層に接続する２つの電極が電気的に並列に接続される半導体発光素子。
【発明の効果】
【００１３】
本発明によれば、同じチップサイズにおいても発光層の面積を広げ、発光出力を下げること無く低順方向電圧を有する発光素子を提供することが可能となった。
【図面の簡単な説明】
【００１４】
【図１】本発明に従う半導体発光素子を拡大して示す模式断面図（ａ）、上面図（ｂ）である。
【図２】本発明に従う半導体発光素子の実装時の模式断面図である。
【図３】従来の半導体発光素子を拡大して示す模式断面図（ａ）、上面図（ｂ）である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明に従う半導体発光素子と比較例の半導体発光素子とで共通する構成要素には、原則として下１桁が同一の参照番号を付し、説明は省略する。また、発光素子の模式断面図においては、説明の便宜上、各層の厚さが実状とは異なる比率で誇張して示す。
【００１６】
本発明の一実施形態である半導体発光素子１は、図１（ａ）のＡ−Ａ断面図に例示するとおり、基板２上に第１のｎ型半導体層３、第１の発光層４、ｐ型半導体層５、第２の発光層６、第２のｎ型半導体層７を有する。図１（ｂ）の上面図に例示する配置のように、ｐ型半導体層５の一部が露出した溝部５ａの中に、ｐ型電極８を有する。そして、基板２側に第１のｎ型電極９を有し、第２のｎ型半導体層７上に第２のｎ型電極１０を有する。
【００１７】
このような構成を採用した半導体発光素子１を、図２に例示するようにＴＯ−１８等のステムに実装し、ｐ側電極８に陽極端子を電気的に接続し、第１のｎ型電極９と第２のｎ型電極１０の両方に陰極端子を電気的に接続することで、第１の発光層４と第２の発光層６に対する並列回路を形成する。
【００１８】
このように、第１の発光層４と第２の発光層６に対する並列回路を形成することにより、擬似的に発光層の面積が増加し、半導体発光素子１の発光出力を下げること無く、順方向電圧を低減することができる。
【００１９】
基板２を構成する好適な材料としては、例えばＳｉ、ＧａＡｓ、Ｇｅ等の半導体材料のほか、ＡｌやＣｕなどの金属またはその合金材料等が挙げられ、好適には１００〜３００μｍの厚さを有する。
【００２０】
本発明は、順方向電圧の低減を目的としている。そのため、第１の発光層４および第２の発光層６とは同じ材料により形成され、単一波長をもつ。ここで、単一波長とは、半導体発光素子１の発する波長が１つのピーク波長を有することを意味するものであり、２つの発光層を形成する上で目的とする組成や波長が等しければよく、製造上の数％の誤差は許容する。なお、基板２による二次発光は考慮しない。
【００２１】
半導体層の各層を構成する好適な材料としては、化合物半導体が挙げられ、例えばＩＩＩ−Ｖ族化合物半導体とすることができる。ＩＩＩ−Ｖ族化合物半導体としては、例えばｎ型半導体層１０１およびｐ型半導体層１０３をそれぞれＡｌＧａＡｓ系材料、ＡｌＧａＩｎＰ系材料、ＡｌＧａＮ系材料などとすることができる。ｐ型不純物としては、Ｍｇ，Ｚｎ，Ｃ，Ｓｉ，Ｇｅ、ｎ型不純物としては、Ｔｅ，Ｓｉ，Ｓｅ，Ｓが例示できる。発光層は単層、あるいは多重量子井戸のような積層構造などとすることができる。これらはいずれも、ＭＯＣＶＤ法など既知の手法を用いてエピタキシャル成長させることにより形成することができる。各層の厚みは、例えばｎ型半導体層１０１は１〜１０μｍ、発光層１０２は１０〜５００ｎｍ、ｐ型半導体層１０３は１〜１０μｍとすることができる。
【００２２】
これまで本発明における第１伝導型をｎ型、第２伝導型をｐ型として、半導体層１０４を説明したが、本発明はこれに限定されず、第１伝導型をｐ型、第２伝導型をｎ型としても良いことは勿論である。
【００２３】
第１の第１導電型電極９は第１の第１導電型半導体層３またはそれに接続する基板２との良好なオーミック接触を形成するための電極であり、基板２として金属基板を使用した場合には、第１の第１導電型電極９のない構造を選択することも可能である。第２の第１導電型電極１０は第２の第１導電型半導体層７（本実施形態ではｎ型半導体層）との良好なオーミック接触を形成するための電極である。第２導電型電極８は第２導電型半導体層５（本実施形態ではｐ型半導体層）との良好なオーミック接触を形成するための電極である。電極を構成する好適な材料としては、ＮｉやＴｉ等の金属にＡｕやＡｌ等の金属を組み合わせたものが挙げられ、ＡｌＧａＡｓ系材料に対しては例えばＡｕＧｅ，ＮｉおよびＡｕを順次形成したＡｕＧｅ／Ｎｉ／Ａｕ電極があり、好適には１００〜２０００ｎｍの厚さを有する。オーミック接触には熱処理が必要な場合がある。なお、上記第２の第１導電型電極１０および第２導電型電極８には、電極上にワイヤーボンディングの際に必要なパッド電極をさらに設けても良い。
【００２４】
図１には図示していないが、ｐ型電極８と第２のｎ発光層６および第２のｎ型半導体層７とが直接接触しないように、両者の間に絶縁膜が設けられることがより好ましい。
【００２５】
次に、半導体発光素子１の製造方法の一例を説明する。まず、ｎ型ＧａＡｓ基板などの導電性成長用基板（基板２）に既述のような材料からなる第１のｎ型半導体層３、第１の発光層４、ｐ型半導体層５、第２の発光層６、第２のｎ型半導体層７をこの順に、例えばＭＯＣＶＤ法などによりエピタキシャル成長させて形成する。
【００２６】
次に、第２のｎ型半導体層７上に所定パターンの第２のｎ型電極１０を形成する。例えば既述のような材料を抵抗加熱による蒸着法や電子ビーム蒸着などにより成膜し、フォトリソグラフィーによりレジストパターン形成後、エッチングして、所定パターンを形成する。その後、第２のｎ型半導体層７上に例えば図１のＬで示す部分を除いてレジストパターンなどのマスクを形成し、ウェットエッチングまたはドライエッチングにより、Ｌで示す部分の第２のｎ型半導体層７、第２の発光層をエッチング除去し、ｐ型半導体層５の一部を露出させて溝部５ａを形成する。このように形成された溝部５ａ内のｐ型半導体層５上に、所定パターンのｐ型電極８を形成する。例えば既述のような材料を抵抗加熱による蒸着法や電子ビーム蒸着などにより成膜し、フォトリソグラフィーによりレジストパターン形成後、エッチングして、所定パターンを形成する。その後、基板２の裏面側全面に第１のｎ型電極を形成する。その後、必要に応じてアニール処理（ＲＴＡ：Rapid Thermal Annealing）を行い、成膜した各電極のオーミック接触を形成する。
【００２７】
最後に、メサパターンを形成後、ダイシングを行い、半導体発光素子１を用いたＬＥＤ素子を作製することができる。
【００２８】
これまで本発明の一実施形態として、半導体層と同種の導電性半導体基板を用いた半導体発光素子１とその製造方法を説明してきたが、異種基板上のＬＥＤ素子としても良い。また、上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。また、以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
【実施例】
【００２９】
（実施例）
図１に示す本発明に従う半導体発光素子を作製した。まず、導電性ｎ型ＧａＡｓ基板（Ｓｉドープ、厚さ３５０μｍ）上に、ＭＯＣＶＤ法により、第１のｎ型半導体層（Ａｌ０．４Ｇａ０．６Ａｓ、Ｔｅドープ、厚さ５μｍ）、第１の発光層（ＧａＡｓ井戸層（８ｎｍ）とＡｌ０．２Ｇａ０．８Ａｓバリア層（６ｎｍ）によるアンドープ量子井戸型（３ＱＷ）構造）、ｐ型半導体層（Ａｌ０．２Ｇａ０．８Ａｓ、Ｃドープ、厚さ２μｍ）、第２の発光層（上記第１の発光層と同じ）、第２のｎ型半導体層（上記第１のｎ型半導体層と同じ）からなる半導体層を順に形成した。
【００３０】
次に、第２のｎ型半導体層上に、第２のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１．５μｍ）を直径９０μｍの円形に形成した。形成方法は真空蒸着器（抵抗加熱）を用いて全面に成膜後、フォトリソグラフィーによるレジストパターンを形成し、ウェットエッチングにより行った。その後、第２のｎ型半導体層上にフォトリソグラフィーによるレジストパターンを形成し、アンモニアと過酸化水素水を含むエッチング液を用いてｐ型半導体層が露出するまでエッチングを行い、直径１００μｍ（図１のＬ）の溝部５ａを形成した。次に、フォトリソグラフィーによりレジストパターンを形成し、真空蒸着器（抵抗加熱）による成膜とリフトオフ法を用いて、上記により露出したｐ型半導体層上の中央に直径８０μｍのｐ型電極（ＡｕＺｎ、厚さ３００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１μｍ）を形成した。その後、導電性ｎ型ＧａＡｓ基板の裏面に第１のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）を形成した。上記の電極のオーミック接触形成のため、Ｎ２雰囲気中で４００〜４５０℃による熱処理を行った。その後、ダイシングを行い、チップサイズ３２０μｍ角の発光素子を得た。
【００３１】
（比較例１）
図３に示す従来例に従う半導体発光素子を作製した。導電性ｎ型ＧａＡｓ基板（Ｓｉドープ、厚さ３５０μｍ）上に、ＭＯＣＶＤ法により、第１のｎ型半導体層（Ａｌ０．４Ｇａ０．６Ａｓ、Ｔｅドープ、厚さ５μｍ）、第１の発光層（ＧａＡｓ井戸層（８ｎｍ）とＡｌ０．２Ｇａ０．８Ａｓバリア層（６ｎｍ）によるアンドープ量子井戸型（３ＱＷ）構造）、ｐ型半導体層（Ａｌ０．２Ｇａ０．８Ａｓ、Ｃドープ、厚さ２μｍ）を形成した。その後、フォトリソグラフィーによりレジストパターンを形成し、真空蒸着器（抵抗加熱）による成膜とリフトオフ法を用いて、ｐ型半導体層上に直径８０μｍのｐ型電極（ＡｕＺｎ、厚さ３００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１μｍ）を形成した。その後、導電性ｎ型ＧａＡｓ基板の裏面に第１のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）を形成した。上記の電極のオーミック接触形成のため、Ｎ２雰囲気中で４００〜４５０℃による熱処理を行った。その後、ダイシングを行い、チップサイズ３２０μｍ角の発光素子を得た。
【００３２】
（比較例２）
比較例２のｐ型電極の直径を１２０μｍとした以外は、比較例１と同様に従来例に従う半導体発光素子を作製した。光放射方向における遮光部となる電極の面積を実施例と合わせるように、すなわち、比較例２のｐ型電極の面積３６００π（μｍ２）が実施例のｐ型電極の面積１６００π（μｍ２）と第２のｎ型電極の面積２０２５π（μｍ２）との和とほぼ一致するようにしている。
【００３３】
（評価方法）
実施例および比較例１、２の半導体発光素子を、ステム（ＴＯ−１８）のマウント用ステージ（負極）に銀ペーストを用いて接続し、Ａｕワイヤーを用いたワイヤーボンディングにより陽極とｐ型電極とを接続した。実施例の半導体発光素子の場合には、図２のように、さらにＡｕワイヤーを用いたワイヤーボンディングにより第２のｎ型電極とマウント用ステージ（負極）とを接続することにより、第１と第２の発光層に並列に電気が流れるようにした。
【００３４】
Ａｕワイヤーをボンディングした各実施例・比較例の半導体発光素子を２０個作製し、それぞれの半導体発光素子について、定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆ、発光ピーク波長および積分球による発光出力Ｐｏを測定し、測定結果の中間値の結果を表１に示した。
【００３５】
【表１】
【００３６】
（評価結果）
表１に示すとおり、実施例の順方向電圧は１．４３Ｖであり、比較例１の１．５０Ｖ、比較例２の１．４８Ｖに比べて順方向電圧Ｖｆが低い。これは、発光層が１層から２層となったことにより、発光層面積が増え、電流密度が低下したためと考えられる。比較例１の出力が高いが、これは、光放射方向の遮光となる電極（比較例１ではｐ型電極）の面積が小さいためであり、この遮光面積を同等とした比較例２と実施例とを比べると、実施例は出力を下げることなく、順方向電圧を大きく低減することが出来ていることがわかる。
【産業上の利用可能性】
【００３７】
本発明によれば、１つの半導体発光素子に、同じ波長をもつ２つの発光層を垂直方向に具え、その２つの発光層に並列に電流を流す構造とすることにより、チップサイズを変えること無く、出力を下げることもなく、順方向電圧のみを下げることができ、従来に無い省電力の発光素子を提供することができる。
【符号の説明】
【００３８】
１ 半導体発光素子
２ 基板
３ 第１のｎ型半導体層（第１の第１導電型半導体層）
４ 第１の発光層
５ ｐ型半導体層（第２導電型半導体層）
５ａ 溝部
６ 第２の発光層
７ 第２のｎ型半導体層（第２の第１導電型半導体層）
８ ｐ型電極（第２導電型電極）
９ 第１のｎ型電極（第１導電型電極）
１０ 第２のｎ型電極（第２の第１導電型電極）
【技術分野】
【０００１】
本発明は半導体発光素子に関する。
【背景技術】
【０００２】
近年、発光ダイオード（ＬＥＤ）の用途の多様化と共に、ＬＥＤの光出力の向上が求められている。
【０００３】
一般にＬＥＤは、表面電極と裏面電極との間に、ｐ型半導体層、ｎ型半導体層、およびこれら半導体層間に設けられた発光層を具える構造を有する半導体発光素子である。高品質のＬＥＤには、一般に高出力と低消費電力（低い順方向電圧）、そして長寿命が求められる。
【０００４】
発光層での発光出力は発光層に流れる電流密度に依存し、電流密度を大きくすれば発光出力は大きくなる。しかしながら、過度の電流密度は発熱を生じて発光出力を低下させ、ＬＥＤの寿命を短くする原因となり、ＬＥＤに流すことの出来る電流には上限がある。
【０００５】
そのため、発光出力を低下させずに大電流を流すためにも、順方向電圧を低くしたＬＥＤが求められている。
【０００６】
なお、特許文献１には、異種材料を垂直に組み合わせて、複数の波長を放出するＬＥＤが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５５−１４８４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
大電流を流すことの出来るＬＥＤとして、チップサイズが大きいＬＥＤがある。チップサイズが大きいＬＥＤとは、垂直方向を光放射方向とした場合の発光面積が大きいＬＥＤである。この発光面積が大きいＬＥＤとは、すなわち基板上に形成した半導体層間に設けられた発光層の面積が大きいことであり、大電流でも発光層の電流密度は抑えられる。しかしながら、チップサイズが大きいことは、基板１枚あたりから作製できるチップ個数が減少することであり、製造コストを上げてしまう。さらに、チップサイズに起因する発光素子および発光装置の大きさが大きくても問題無い用途には良いが、携帯電話などその大きさ自体が問題となる用途もある。
【０００９】
そこで本発明は、上記課題に鑑み、チップサイズの大型化以外の方法で順方向電圧を下げることのできるＬＥＤを得ることが可能な半導体発光素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
ここで本発明者らは、活性層を垂直方向に複数積層し、かつ、活性層に並列回路により電流が流れる構造とすることを見出した。
【００１１】
このような層構造を有する半導体発光素子３００によれば、活性層の積層により実質的な活性層の合計面積を大きくし、チップサイズを大きくすること無く、順方向電圧を下げることができる。
【００１２】
すなわち、本発明の要旨構成は以下の通りである。
１つのピーク波長を発する２つの発光層の間に位置する第１導電型の半導体層と、該２つの発光層を該第１導電型の半導体層と挟む位置にある２つの第２導電型の半導体層とを有し、該第１導電型の半導体層に接続する電極に対し、該２つの第２導電型の半導体層に接続する２つの電極が電気的に並列に接続される半導体発光素子。
【発明の効果】
【００１３】
本発明によれば、同じチップサイズにおいても発光層の面積を広げ、発光出力を下げること無く低順方向電圧を有する発光素子を提供することが可能となった。
【図面の簡単な説明】
【００１４】
【図１】本発明に従う半導体発光素子を拡大して示す模式断面図（ａ）、上面図（ｂ）である。
【図２】本発明に従う半導体発光素子の実装時の模式断面図である。
【図３】従来の半導体発光素子を拡大して示す模式断面図（ａ）、上面図（ｂ）である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ本発明をより詳細に説明する。なお、本明細書において、本発明に従う半導体発光素子と比較例の半導体発光素子とで共通する構成要素には、原則として下１桁が同一の参照番号を付し、説明は省略する。また、発光素子の模式断面図においては、説明の便宜上、各層の厚さが実状とは異なる比率で誇張して示す。
【００１６】
本発明の一実施形態である半導体発光素子１は、図１（ａ）のＡ−Ａ断面図に例示するとおり、基板２上に第１のｎ型半導体層３、第１の発光層４、ｐ型半導体層５、第２の発光層６、第２のｎ型半導体層７を有する。図１（ｂ）の上面図に例示する配置のように、ｐ型半導体層５の一部が露出した溝部５ａの中に、ｐ型電極８を有する。そして、基板２側に第１のｎ型電極９を有し、第２のｎ型半導体層７上に第２のｎ型電極１０を有する。
【００１７】
このような構成を採用した半導体発光素子１を、図２に例示するようにＴＯ−１８等のステムに実装し、ｐ側電極８に陽極端子を電気的に接続し、第１のｎ型電極９と第２のｎ型電極１０の両方に陰極端子を電気的に接続することで、第１の発光層４と第２の発光層６に対する並列回路を形成する。
【００１８】
このように、第１の発光層４と第２の発光層６に対する並列回路を形成することにより、擬似的に発光層の面積が増加し、半導体発光素子１の発光出力を下げること無く、順方向電圧を低減することができる。
【００１９】
基板２を構成する好適な材料としては、例えばＳｉ、ＧａＡｓ、Ｇｅ等の半導体材料のほか、ＡｌやＣｕなどの金属またはその合金材料等が挙げられ、好適には１００〜３００μｍの厚さを有する。
【００２０】
本発明は、順方向電圧の低減を目的としている。そのため、第１の発光層４および第２の発光層６とは同じ材料により形成され、単一波長をもつ。ここで、単一波長とは、半導体発光素子１の発する波長が１つのピーク波長を有することを意味するものであり、２つの発光層を形成する上で目的とする組成や波長が等しければよく、製造上の数％の誤差は許容する。なお、基板２による二次発光は考慮しない。
【００２１】
半導体層の各層を構成する好適な材料としては、化合物半導体が挙げられ、例えばＩＩＩ−Ｖ族化合物半導体とすることができる。ＩＩＩ−Ｖ族化合物半導体としては、例えばｎ型半導体層１０１およびｐ型半導体層１０３をそれぞれＡｌＧａＡｓ系材料、ＡｌＧａＩｎＰ系材料、ＡｌＧａＮ系材料などとすることができる。ｐ型不純物としては、Ｍｇ，Ｚｎ，Ｃ，Ｓｉ，Ｇｅ、ｎ型不純物としては、Ｔｅ，Ｓｉ，Ｓｅ，Ｓが例示できる。発光層は単層、あるいは多重量子井戸のような積層構造などとすることができる。これらはいずれも、ＭＯＣＶＤ法など既知の手法を用いてエピタキシャル成長させることにより形成することができる。各層の厚みは、例えばｎ型半導体層１０１は１〜１０μｍ、発光層１０２は１０〜５００ｎｍ、ｐ型半導体層１０３は１〜１０μｍとすることができる。
【００２２】
これまで本発明における第１伝導型をｎ型、第２伝導型をｐ型として、半導体層１０４を説明したが、本発明はこれに限定されず、第１伝導型をｐ型、第２伝導型をｎ型としても良いことは勿論である。
【００２３】
第１の第１導電型電極９は第１の第１導電型半導体層３またはそれに接続する基板２との良好なオーミック接触を形成するための電極であり、基板２として金属基板を使用した場合には、第１の第１導電型電極９のない構造を選択することも可能である。第２の第１導電型電極１０は第２の第１導電型半導体層７（本実施形態ではｎ型半導体層）との良好なオーミック接触を形成するための電極である。第２導電型電極８は第２導電型半導体層５（本実施形態ではｐ型半導体層）との良好なオーミック接触を形成するための電極である。電極を構成する好適な材料としては、ＮｉやＴｉ等の金属にＡｕやＡｌ等の金属を組み合わせたものが挙げられ、ＡｌＧａＡｓ系材料に対しては例えばＡｕＧｅ，ＮｉおよびＡｕを順次形成したＡｕＧｅ／Ｎｉ／Ａｕ電極があり、好適には１００〜２０００ｎｍの厚さを有する。オーミック接触には熱処理が必要な場合がある。なお、上記第２の第１導電型電極１０および第２導電型電極８には、電極上にワイヤーボンディングの際に必要なパッド電極をさらに設けても良い。
【００２４】
図１には図示していないが、ｐ型電極８と第２のｎ発光層６および第２のｎ型半導体層７とが直接接触しないように、両者の間に絶縁膜が設けられることがより好ましい。
【００２５】
次に、半導体発光素子１の製造方法の一例を説明する。まず、ｎ型ＧａＡｓ基板などの導電性成長用基板（基板２）に既述のような材料からなる第１のｎ型半導体層３、第１の発光層４、ｐ型半導体層５、第２の発光層６、第２のｎ型半導体層７をこの順に、例えばＭＯＣＶＤ法などによりエピタキシャル成長させて形成する。
【００２６】
次に、第２のｎ型半導体層７上に所定パターンの第２のｎ型電極１０を形成する。例えば既述のような材料を抵抗加熱による蒸着法や電子ビーム蒸着などにより成膜し、フォトリソグラフィーによりレジストパターン形成後、エッチングして、所定パターンを形成する。その後、第２のｎ型半導体層７上に例えば図１のＬで示す部分を除いてレジストパターンなどのマスクを形成し、ウェットエッチングまたはドライエッチングにより、Ｌで示す部分の第２のｎ型半導体層７、第２の発光層をエッチング除去し、ｐ型半導体層５の一部を露出させて溝部５ａを形成する。このように形成された溝部５ａ内のｐ型半導体層５上に、所定パターンのｐ型電極８を形成する。例えば既述のような材料を抵抗加熱による蒸着法や電子ビーム蒸着などにより成膜し、フォトリソグラフィーによりレジストパターン形成後、エッチングして、所定パターンを形成する。その後、基板２の裏面側全面に第１のｎ型電極を形成する。その後、必要に応じてアニール処理（ＲＴＡ：Rapid Thermal Annealing）を行い、成膜した各電極のオーミック接触を形成する。
【００２７】
最後に、メサパターンを形成後、ダイシングを行い、半導体発光素子１を用いたＬＥＤ素子を作製することができる。
【００２８】
これまで本発明の一実施形態として、半導体層と同種の導電性半導体基板を用いた半導体発光素子１とその製造方法を説明してきたが、異種基板上のＬＥＤ素子としても良い。また、上述したところはいずれも代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。また、以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
【実施例】
【００２９】
（実施例）
図１に示す本発明に従う半導体発光素子を作製した。まず、導電性ｎ型ＧａＡｓ基板（Ｓｉドープ、厚さ３５０μｍ）上に、ＭＯＣＶＤ法により、第１のｎ型半導体層（Ａｌ０．４Ｇａ０．６Ａｓ、Ｔｅドープ、厚さ５μｍ）、第１の発光層（ＧａＡｓ井戸層（８ｎｍ）とＡｌ０．２Ｇａ０．８Ａｓバリア層（６ｎｍ）によるアンドープ量子井戸型（３ＱＷ）構造）、ｐ型半導体層（Ａｌ０．２Ｇａ０．８Ａｓ、Ｃドープ、厚さ２μｍ）、第２の発光層（上記第１の発光層と同じ）、第２のｎ型半導体層（上記第１のｎ型半導体層と同じ）からなる半導体層を順に形成した。
【００３０】
次に、第２のｎ型半導体層上に、第２のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１．５μｍ）を直径９０μｍの円形に形成した。形成方法は真空蒸着器（抵抗加熱）を用いて全面に成膜後、フォトリソグラフィーによるレジストパターンを形成し、ウェットエッチングにより行った。その後、第２のｎ型半導体層上にフォトリソグラフィーによるレジストパターンを形成し、アンモニアと過酸化水素水を含むエッチング液を用いてｐ型半導体層が露出するまでエッチングを行い、直径１００μｍ（図１のＬ）の溝部５ａを形成した。次に、フォトリソグラフィーによりレジストパターンを形成し、真空蒸着器（抵抗加熱）による成膜とリフトオフ法を用いて、上記により露出したｐ型半導体層上の中央に直径８０μｍのｐ型電極（ＡｕＺｎ、厚さ３００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１μｍ）を形成した。その後、導電性ｎ型ＧａＡｓ基板の裏面に第１のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）を形成した。上記の電極のオーミック接触形成のため、Ｎ２雰囲気中で４００〜４５０℃による熱処理を行った。その後、ダイシングを行い、チップサイズ３２０μｍ角の発光素子を得た。
【００３１】
（比較例１）
図３に示す従来例に従う半導体発光素子を作製した。導電性ｎ型ＧａＡｓ基板（Ｓｉドープ、厚さ３５０μｍ）上に、ＭＯＣＶＤ法により、第１のｎ型半導体層（Ａｌ０．４Ｇａ０．６Ａｓ、Ｔｅドープ、厚さ５μｍ）、第１の発光層（ＧａＡｓ井戸層（８ｎｍ）とＡｌ０．２Ｇａ０．８Ａｓバリア層（６ｎｍ）によるアンドープ量子井戸型（３ＱＷ）構造）、ｐ型半導体層（Ａｌ０．２Ｇａ０．８Ａｓ、Ｃドープ、厚さ２μｍ）を形成した。その後、フォトリソグラフィーによりレジストパターンを形成し、真空蒸着器（抵抗加熱）による成膜とリフトオフ法を用いて、ｐ型半導体層上に直径８０μｍのｐ型電極（ＡｕＺｎ、厚さ３００ｎｍ）およびパッド電極（Ｔｉ／Ａｕ、厚さ１μｍ）を形成した。その後、導電性ｎ型ＧａＡｓ基板の裏面に第１のｎ型電極（ＡｕＧｅ／Ｎｉ／Ａｕ、厚さ８００ｎｍ）を形成した。上記の電極のオーミック接触形成のため、Ｎ２雰囲気中で４００〜４５０℃による熱処理を行った。その後、ダイシングを行い、チップサイズ３２０μｍ角の発光素子を得た。
【００３２】
（比較例２）
比較例２のｐ型電極の直径を１２０μｍとした以外は、比較例１と同様に従来例に従う半導体発光素子を作製した。光放射方向における遮光部となる電極の面積を実施例と合わせるように、すなわち、比較例２のｐ型電極の面積３６００π（μｍ２）が実施例のｐ型電極の面積１６００π（μｍ２）と第２のｎ型電極の面積２０２５π（μｍ２）との和とほぼ一致するようにしている。
【００３３】
（評価方法）
実施例および比較例１、２の半導体発光素子を、ステム（ＴＯ−１８）のマウント用ステージ（負極）に銀ペーストを用いて接続し、Ａｕワイヤーを用いたワイヤーボンディングにより陽極とｐ型電極とを接続した。実施例の半導体発光素子の場合には、図２のように、さらにＡｕワイヤーを用いたワイヤーボンディングにより第２のｎ型電極とマウント用ステージ（負極）とを接続することにより、第１と第２の発光層に並列に電気が流れるようにした。
【００３４】
Ａｕワイヤーをボンディングした各実施例・比較例の半導体発光素子を２０個作製し、それぞれの半導体発光素子について、定電流電圧電源を用いて２０ｍＡの電流を流したときの順方向電圧Ｖｆ、発光ピーク波長および積分球による発光出力Ｐｏを測定し、測定結果の中間値の結果を表１に示した。
【００３５】
【表１】
【００３６】
（評価結果）
表１に示すとおり、実施例の順方向電圧は１．４３Ｖであり、比較例１の１．５０Ｖ、比較例２の１．４８Ｖに比べて順方向電圧Ｖｆが低い。これは、発光層が１層から２層となったことにより、発光層面積が増え、電流密度が低下したためと考えられる。比較例１の出力が高いが、これは、光放射方向の遮光となる電極（比較例１ではｐ型電極）の面積が小さいためであり、この遮光面積を同等とした比較例２と実施例とを比べると、実施例は出力を下げることなく、順方向電圧を大きく低減することが出来ていることがわかる。
【産業上の利用可能性】
【００３７】
本発明によれば、１つの半導体発光素子に、同じ波長をもつ２つの発光層を垂直方向に具え、その２つの発光層に並列に電流を流す構造とすることにより、チップサイズを変えること無く、出力を下げることもなく、順方向電圧のみを下げることができ、従来に無い省電力の発光素子を提供することができる。
【符号の説明】
【００３８】
１ 半導体発光素子
２ 基板
３ 第１のｎ型半導体層（第１の第１導電型半導体層）
４ 第１の発光層
５ ｐ型半導体層（第２導電型半導体層）
５ａ 溝部
６ 第２の発光層
７ 第２のｎ型半導体層（第２の第１導電型半導体層）
８ ｐ型電極（第２導電型電極）
９ 第１のｎ型電極（第１導電型電極）
１０ 第２のｎ型電極（第２の第１導電型電極）
【特許請求の範囲】
【請求項１】
１つのピーク波長を発する２つの発光層の間に位置する第１導電型の半導体層と、上記２つの発光層を上記第１導電型の半導体層と挟む位置にある２つの第２導電型の半導体層とを有し、該第１導電型の半導体層に接続する電極に対し、前記２つの第２導電型の半導体層に接続する２つの電極が電気的に並列に接続される半導体発光素子。
【請求項１】
１つのピーク波長を発する２つの発光層の間に位置する第１導電型の半導体層と、上記２つの発光層を上記第１導電型の半導体層と挟む位置にある２つの第２導電型の半導体層とを有し、該第１導電型の半導体層に接続する電極に対し、前記２つの第２導電型の半導体層に接続する２つの電極が電気的に並列に接続される半導体発光素子。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２０９４５１（Ｐ２０１２−２０９４５１Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７４５２２（Ｐ２０１１−７４５２２）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００２２４７９８）ＤＯＷＡホールディングス株式会社 (550)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００２２４７９８）ＤＯＷＡホールディングス株式会社 (550)
【Ｆターム（参考）】
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