半導体素子、記憶回路、集積回路、及び集積回路の駆動方法
【課題】回路規模の拡大に資する新規の半導体素子を提供する。
【解決手段】独立した２つの電気的スイッチを単体の酸化物半導体層を用いて構成することを要旨とする。例えば、当該半導体素子は、当該酸化物半導体層の下面（第１の面）近傍におけるチャネル（電流経路）の形成と、上面（第２の面）近傍におけるチャネルの形成とを独立して制御する。これにより、２つの電気的スイッチを別個に設ける場合（例えば、２つのトランジスタを別個に設ける場合）と比較して、回路面積を縮小することが可能となる。すなわち、当該半導体素子を用いて回路を構成することで、回路規模の拡大に伴う回路面積の拡大を抑制することが可能になる。
【解決手段】独立した２つの電気的スイッチを単体の酸化物半導体層を用いて構成することを要旨とする。例えば、当該半導体素子は、当該酸化物半導体層の下面（第１の面）近傍におけるチャネル（電流経路）の形成と、上面（第２の面）近傍におけるチャネルの形成とを独立して制御する。これにより、２つの電気的スイッチを別個に設ける場合（例えば、２つのトランジスタを別個に設ける場合）と比較して、回路面積を縮小することが可能となる。すなわち、当該半導体素子を用いて回路を構成することで、回路規模の拡大に伴う回路面積の拡大を抑制することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、電気的スイッチとしての機能を有する半導体素子に関する。また、当該半導体素子を有する記憶回路、及び当該記憶回路を有する集積回路に関する。また、当該集積回路の駆動方法に関する。
【背景技術】
【０００２】
近年、トランジスタの構成材料として、高移動度と、均一な素子特性とを兼ね備えた酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物によってチャネルが形成されるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のトランジスタは、回路を構成する素子の一である。例えば、中央演算素子（ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等）は、数千万個以上という多数のトランジスタをスイッチとして用いた集積回路である。今後は、より多数のトランジスタによって集積回路を構成することが期待されている。ただし、単純に回路規模を拡大する場合には、回路面積の拡大が伴う。そのため、回路規模が拡大された集積回路を所望の回路面積において作製するため、各種素子の微細化に関する研究開発が活発に行われている。しかし、当該研究開発は既に数十年に渡って行われており、素子単体の微細化によってさらなる回路規模の拡大に対応することは困難となってきている。
【０００５】
そこで、本発明の一態様は、回路規模の拡大に資する新規の半導体素子を提供することを目的の一とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチが単体の酸化物半導体層を用いて構成されることを要旨とする。例えば、当該半導体素子は、当該酸化物半導体層の下面（第１の面）近傍におけるチャネル（電流経路）の形成と、上面（第２の面）近傍におけるチャネルの形成とを独立して制御することが可能な半導体素子である。
【０００７】
ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、チャネルが形成されない領域の酸化物半導体層に生じる電流を極めて低くすることが可能である。これにより、単体の酸化物半導体層の下面近傍及び上面近傍に別個にチャネルが形成される場合であっても、両者間に生じる電流を極めて低くすることが可能となる。
【０００８】
具体的には、本発明の一態様は、酸化物半導体層と、酸化物半導体層の第１の面に接する第１の絶縁層と、第１の面の裏面である酸化物半導体層の第２の面に接する第２の絶縁層と、第１の絶縁層を介して酸化物半導体層と重畳する第１の導電層と、第２の絶縁層を介して酸化物半導体層と重畳する第２の導電層と、第１の面の一端において酸化物半導体層と接する第３の導電層と、第１の面の他端において酸化物半導体層と接する第４の導電層と、第２の面の一端において酸化物半導体層と接する第５の導電層と、第２の面の他端において酸化物半導体層と接する第６の導電層と、を有する半導体素子である。
【０００９】
また、本発明の一態様の半導体素子は、酸化物半導体層と、第１のゲート絶縁層及び第２のゲート絶縁層と、第１のゲート及び第２のゲートと、第１のソース及び第２のソースと、第１のドレイン及び第２のドレインと、を有し、第１のゲート絶縁層を介して酸化物半導体層の第１の面近傍に生じる電界を第１のゲート及び第１のソース間の電圧に応じて制御することで酸化物半導体層に第１のソース及び第１のドレイン間のチャネルが形成され、第２のゲート絶縁層を介して第１の面の裏面である酸化物半導体層の第２の面近傍に生じる電界を第２のゲート及び第２のソース間の電圧に応じて制御することで、酸化物半導体層に第２のソース及び第２のドレイン間のチャネルが形成される半導体素子であると換言することもできる。
【発明の効果】
【００１０】
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチを単体の酸化物半導体層を用いて構成される。よって、２つの電気的スイッチを別個に設ける場合（例えば、２つのトランジスタを別個に設ける場合）と比較して、回路面積を縮小することが可能となる。すなわち、当該半導体素子を用いて回路を構成することで、回路規模の拡大に伴う回路面積の拡大を抑制することが可能になる。
【図面の簡単な説明】
【００１１】
【図１】半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。
【図２】半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。
【図３】（Ａ）、（Ｂ）記憶回路の構成例を示す図。
【図４】集積回路の（Ａ）、（Ｂ）構成例を示すブロック図、（Ｃ）動作例を示すフローチャート。
【図５】集積回路の構造例を示す図。
【図６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図８】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
まず、本発明の一態様に係る半導体素子について図１、２を参照して説明する。
【００１４】
＜半導体素子の構成例＞
図１（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体素子の構成例を示す図である。なお、図１（Ａ）は当該半導体素子の上面図であり、図１（Ｂ）は図１（Ａ）に示す線分ＡＢにおける当該半導体素子の断面図であり、図１（Ｃ）は図１（Ａ）に示す線分ＣＤにおける当該半導体素子の断面図である。
【００１５】
図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０と、酸化物半導体層１０の下面に接する絶縁層２１と、酸化物半導体層１０の上面に接する絶縁層２２と、絶縁層２１を介して酸化物半導体層１０と重畳する導電層３１と、絶縁層２２を介して酸化物半導体層１０と重畳する導電層３２と、酸化物半導体層１０の下面の一端において酸化物半導体層１０と接する導電層３３と、酸化物半導体層１０の下面の他端において酸化物半導体層１０と接する導電層３４と、酸化物半導体層１０の上面の一端において酸化物半導体層１０と接する導電層３５と、酸化物半導体層１０の上面の他端において酸化物半導体層１０と接する導電層３６と、を有する。
【００１６】
なお、図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０を共有する２つのトランジスタを有すると表現することもできる。具体的には、当該半導体素子は、ゲートとして機能する導電層３１と、ゲート絶縁層として機能する絶縁層２１と、ソースとして機能する導電層３３と、ドレインとして機能する導電層３４と、酸化物半導体層１０とを有する第１のトランジスタと、ゲートとして機能する導電層３２と、ゲート絶縁層として機能する絶縁層２２と、ソースとして機能する導電層３５と、ドレインとして機能する導電層３６と、酸化物半導体層１０とを有する第２のトランジスタとを有すると表現することもできる。
【００１７】
図１（Ａ）〜（Ｃ）に示す半導体素子においては、導電層３１（ゲート）及び導電層３３（ソース）間電圧に応じて、絶縁層２１を介して酸化物半導体層１０の下面近傍に生じる電界を制御することが可能である。これにより、酸化物半導体層１０の下面近傍に導電層３３（ソース）及び導電層３４（ドレイン）間のチャネルを形成することが可能である。同様に、当該半導体素子においては、導電層３２（ゲート）及び導電層３５（ソース）間電圧に応じて、絶縁層２２を介して酸化物半導体層１０の上面近傍に生じる電界を制御することが可能である。これにより、酸化物半導体層１０の上面近傍に導電層３５（ソース）及び導電層３６（ドレイン）間のチャネルを形成することが可能である。なお、図１（Ａ）〜（Ｃ）に示す半導体素子においては、絶縁層２１のみを介して導電層３１と重畳する領域の酸化物半導体層１０の下面近傍が、主として導電層３３及び導電層３４間のチャネルとなる領域であり、絶縁層２２のみを介して導電層３２と重畳する領域の酸化物半導体層１０の上面近傍が、主として導電層３５及び導電層３６間のチャネルとなる領域である。
【００１８】
上記の通り、図１（Ａ）〜（Ｃ）に示す半導体素子においては、電圧制御によって導電層３３及び導電層３４間の導通状態と、導電層３５及び導電層３６間の導通状態とを制御することが可能である。さらに、前者及び後者のチャネルは酸化物半導体層１０中の異なる領域に設けられる。ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、チャネルが形成されない領域の酸化物半導体層１０に生じる電流を極めて低くすることが可能である。これにより、前者及び後者のチャネルが同時に形成される場合であっても、目的としない導電層間に生じる電流を極めて低くすることが可能となる。また、トランジスタの意図した駆動によっては、二つのチャネルは必ずしも分離する必要はない、すなわち、二つのチャネルは酸化物半導体層における同じ領域を共有してもよい。
【００１９】
なお、酸化物半導体層１０は、積層構造とすることもできる。その場合、酸化物半導体領域に挟まれた酸化物絶縁体領域を有する構成とすることが好ましい。具体的には、酸化物半導体層１０が、下面を含む第１の酸化物半導体領域と、上面を含む第２の酸化物半導体領域と、第１の酸化物半導体領域及び第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する構成とすることが好ましい。これにより、上述の両者のチャネルが同時に形成される場合であっても、目的としない導電層間に生じる電流をさらに低減することが可能となるからである。なお、当該酸化物絶縁体領域は、酸化アルミニウム、酸化シリコンなどを用いることができ、さらには、それらの積層（例えば、第１の酸化シリコン領域と、第１の酸化シリコン領域上の酸化アルミニウム領域と、酸化アルミニウム領域上の第２の酸化シリコン領域との積層）を用いることも可能である。
【００２０】
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３３及び導電層３４間のチャネルと、導電層３５及び導電層３６間のチャネルとが重畳する領域を有することは好ましい構成である。これにより、回路面積の低減を図ることが可能であるからである。ただし、本明細書で開示される半導体素子においては、酸化物半導体層にチャネルが形成される領域は特定の領域に限定されない。
【００２１】
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３１が導電層３２よりも導電層３３及び導電層３４に近接し、且つ導電層３２が導電層３１よりも導電層３５及び導電層３６に近接する構成は好ましい。以下、この点について具体的に述べる。当該半導体素子においては、導電層３１〜導電層３６のそれぞれに与えられる電位に応じて、酸化物半導体層１０に生じる電界が変化する。そして、酸化物半導体層１０では、この電界に依存したチャネルが形成されることになる。よって、当該半導体素子においては、意図しない２種の導電層（導電層３３及び導電層３４の少なくとも一と、導電層３５及び導電層３６の少なくとも一と）が電気的に接続する可能性がある。これに対して、当該半導体素子を図１（Ａ）〜（Ｃ）に示す構成とすることで、意図しない２種の導電層が電気的に接続する蓋然性を低減することが可能である。
【００２２】
＜半導体素子の変形例＞
図１（Ａ）〜（Ｃ）に示す半導体素子は本発明の半導体素子の一態様であり、図１（Ａ）〜（Ｃ）に示した半導体素子とは異なる構成を有する半導体素子も本発明の一態様には含まれる。例えば、図２（Ａ）〜（Ｃ）に示す半導体素子も本発明の一態様である。
【００２３】
図２（Ａ）は半導体素子の上面図であり、図２（Ｂ）は図２（Ａ）に示す線分ＥＦにおける当該半導体素子の断面図であり、図２（Ｃ）は図２（Ａ）に示す線分ＧＨにおける当該半導体素子の断面図である。
【００２４】
図２（Ａ）〜（Ｃ）に示す半導体素子は、図１（Ａ）〜（Ｃ）に示す半導体素子と同様に、酸化物半導体層１０と、絶縁層２１、２２と、導電層３１〜３６と、を有する。ただし、図２（Ａ）〜（Ｃ）に示す半導体素子は、導電層３１の一端が絶縁層２１を介して導電層３３の一端と重畳せず、且つ導電層３１の他端が絶縁層２１を介して導電層３４の一端と重畳しない点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。同様に、図２（Ａ）〜（Ｃ）に示す半導体素子は、導電層３２の一端が絶縁層２２を介して導電層３５の一端と重畳せず、且つ導電層３２の他端が絶縁層２２を介して導電層３６の一端と重畳しない点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。
【００２５】
これにより、図２（Ａ）〜（Ｃ）に示す半導体素子においては、図１（Ａ）〜（Ｃ）に示す半導体素子と比較して、導電層３３及び導電層３４間にチャネルが形成されない状態において生じる電流を低減させること、並びに導電層３５及び導電層３６間にチャネルが形成されない状態において生じる電流を低減させることが可能である。他方、図１（Ａ）〜（Ｃ）に示す半導体素子においては、図２（Ａ）〜（Ｃ）に示す半導体素子と比較して、導電層３３及び導電層３４間にチャネルが形成される状態において生じる電流を増加させること、並びに導電層３５及び導電層３６間にチャネルが形成される状態において生じる電流を増加させることが可能である。
【００２６】
＜酸化物半導体層１０＞
図１、２に示す半導体素子が有する酸化物半導体層１０は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、酸化物半導体層１０を有する半導体素子の電気特性のばらつきを低減するためのスタビライザーとして、Ｉｎ及びＺｎに加えて、ガリウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
【００２７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を含んでいてもよい。
【００２８】
例えば、酸化物半導体層１０を構成する酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＳｉを含ませてもよい。
【００２９】
なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体、という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が含まれていてもよい。
【００３０】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることもできる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｆｅ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体層として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００３１】
より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることもできる。
【００３２】
また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、上述の半導体素子における電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３３】
しかし、これらに限られず、必要とする半導体特性（例えば、電界効果移動度等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００３４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を向上させることができる。
【００３５】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００３６】
なお、上述したように酸化物半導体層１０が第１及び第２の酸化物半導体領域並びに酸化物絶縁体領域を含む場合には、酸化物半導体領域を少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を用いて構成し、酸化物絶縁体領域を酸化アルミニウム、酸化シリコンなどを用いて構成することが可能である。
【００３７】
また、酸化物半導体層１０としては、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）ことが好ましい。これにより、酸化物半導体層１０にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体層１０は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【００３８】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００３９】
スパッタリング法を用いて酸化物半導体層１０を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスを排気する排気系における逆流を防止するなどを行うことが効果的である。
【００４０】
また、酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでもよいし、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。
【００４１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いて半導体素子を作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４４】
【数１】
【００４５】
上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４６】
また、非単結晶である酸化物半導体層１０の一例として、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物半導体（ＣＡＡＣ−ＯＳ）膜を用いることも可能である。
【００４７】
具体的には、ＣＡＡＣ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜が成膜される膜表面に平行なａ−ｂ面において六角形の格子を有する結合を有し、なおかつ、ａ−ｂ面に概略垂直なｃ軸配向を有する、六方晶構造の亜鉛を含む結晶を有する。
【００４８】
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００４９】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）を向いていてもよい。
【００５０】
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００５１】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【００５２】
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）又はアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【００５３】
したがって、酸化物半導体層１０をＣＡＡＣ−ＯＳ膜で構成することによって、上述の半導体素子の信頼性を向上させることが可能である。
【００５４】
なお、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
【００５５】
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
【００５６】
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【００５７】
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【００５８】
＜絶縁層２１、２２＞
図１、２に示す半導体素子が有する絶縁層２１、２２として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
【００５９】
＜導電層３１〜３６＞
図１、２に示す半導体素子が有する導電層３１〜３６として、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、または上述した元素を成分とする窒化物を適用することができる。また、これらの材料の積層構造を適用することもできる。
【００６０】
＜ＣＡＡＣの一例＞
次いで、上述したＣＡＡＣの一例について、図６乃至図８を用いて詳細に説明する。なお、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００６１】
図６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図６（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図６（Ａ）に示す小グループは電荷が０である。
【００６２】
図６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図６（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図６（Ｂ）に示す構造をとりうる。図６（Ｂ）に示す小グループは電荷が０である。
【００６３】
図６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図６（Ｃ）に示す小グループは電荷が０である。
【００６４】
図６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図６（Ｄ）に示す小グループは電荷が＋１となる。
【００６５】
図６（Ｅ）に、２個のＺｎを含む小グループを示す。図６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示す小グループは電荷が−１となる。
【００６６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００６７】
ここで、これらの小グループ同士が結合する規則について説明する。図６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図６（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００６８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００６９】
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７（Ｃ）は、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００７０】
図７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００７１】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００７３】
具体的には、図７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００７４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【００７５】
例えば、図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【００７６】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７７】
図８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００７８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００７９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００８０】
＜半導体素子を有する記憶回路＞
次いで、上述した半導体素子を有する記憶回路について図３を参照して説明する。図３（Ａ）、（Ｂ）は、記憶回路の構成例を示す図である。具体的には、図３（Ａ）、（Ｂ）は、上述した半導体素子と、２つの記憶素子と、を有する記憶回路の構成例を示す図である。なお、当該半導体素子は、酸化物半導体層１０に電気的に接続された４つの端子（図１、２における導電層３３〜３６に対応）を有すると表現できる。さらに、当該４つの端子に含まれる、いずれか２つの端子間の電気的な接続及び残りの２つの端子間の電気的な接続を制御する機能を有すると表現できる。この点に鑑み、本明細書においては、図３（Ａ）、（Ｂ）に示す５０が付された記号を上述の半導体素子を表す記号として使用することとする。
【００８１】
図３（Ａ）に示す記憶回路は、第１の端子が第１の入出力端子（Ｉｎ／Ｏｕｔ １）として機能し、第２の端子が第２の入出力端子（Ｉｎ／Ｏｕｔ ２）として機能する半導体素子５０と、一方の電極が半導体素子５０の第３の端子に電気的に接続され、他方の電極が一定電位を供給する配線５３に電気的に接続された容量素子５１と、一方の電極が半導体素子５０の第４の端子に電気的に接続され、他方の電極が一定電位を供給する配線５３に電気的に接続された容量素子５２と、を有する。
【００８２】
なお、図３（Ａ）に示す記憶回路は、半導体素子５０の第３の端子及び容量素子５１の一方の電極が電気的に接続する第１のノードにおいてデータの保持を行う記憶素子と、半導体素子５０の第４の端子及び容量素子５２の一方の電極が電気的に接続する第２のノードにおいてデータの保持を行う記憶素子とを有すると表現できる。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。
【００８３】
図３（Ａ）に示す記憶回路では、第１のノード及び第２のノードのそれぞれの電位（容量素子５１及び容量素子５２のそれぞれに保持される電荷）を２値又は多値のデータに対応させることが可能である。具体的には、読み出し時に第１の入出力端子又は第２の入出力端子に電気的に接続された配線の電位が、第１のノード及び第２のノードのそれぞれの電位（容量素子５１及び容量素子５２のそれぞれに保持される電荷）に応じて変動する。この時の当該配線の電位の値によって保持されたデータを判別することが可能である。
【００８４】
図３（Ｂ）に示す記憶回路は、第１の端子が第１の入力端子（Ｉｎ １）として機能し、第２の端子が第２の入力端子（Ｉｎ ２）として機能する半導体素子５０と、ゲートが半導体素子５０の第３の端子に電気的に接続され、ソース及びドレインの一方が一定電位を供給する配線５８に電気的に接続され、ソース及びドレインの一方が第１の出力端子（Ｏｕｔ １）として機能するトランジスタ５４と、一方の電極が半導体素子５０の第３の端子及びトランジスタ５４のゲートに電気的に接続され、他方の電極が読み出しワード線５９に電気的に接続された容量素子５５と、ゲートが半導体素子５０の第４の端子に電気的に接続され、ソース及びドレインの一方が一定電位を供給する配線５８に電気的に接続され、ソース及びドレインの一方が第２の出力端子（Ｏｕｔ ２）として機能するトランジスタ５６と、一方の電極が半導体素子５０の第４の端子及びトランジスタ５６のゲートに電気的に接続され、他方の電極が読み出しワード線５９に電気的に接続された容量素子５７と、を有する。
【００８５】
なお、図３（Ｂ）に示す記憶回路は、半導体素子５０の第３の端子、トランジスタ５４のゲート、及び容量素子５５の一方の電極が電気的に接続する第１のノードにおいてデータの保持を行う記憶素子と、半導体素子５０の第４の端子、トランジスタ５６のゲート、及び容量素子５７の一方の電極が電気的に接続する第２のノードにおいてデータの保持を行う記憶素子とを有すると表現できる。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。また、トランジスタ５４、５６が有する半導体材料は特に限定されない。
【００８６】
図３（Ｂ）に示す記憶回路では、第１のノード又は第２のノードの電位に応じて、トランジスタ５４、５６のスイッチングを制御することが可能である。加えて、第１のノード及び第２のノードの電位は、読み出しワード線５９との容量結合によって制御することが可能である。そのため、図３（Ｂ）に示す記憶回路では、多値の情報を記憶することが可能である。すなわち、読み出しワード線５９の電位が異なる複数の条件においてトランジスタ５４、５６の導通状態（オン状態又はオフ状態）を判別することで、第１のノード又は第２のノードの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ５４又はトランジスタ５６を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図３（Ｂ）に示す記憶回路は、２値のデータを保持するメモリセルとして使用することもできる。
【００８７】
図３（Ａ）、（Ｂ）に示す記憶回路においては、２つの記憶素子に対するデータの入力を単体の半導体素子５０によって制御することが可能である。よって、別個にスイッチを設ける場合と比較して回路面積を縮小することが可能となる。
【００８８】
＜記憶回路を有する集積回路＞
次いで、上述した記憶回路を有する集積回路について図４を参照して説明する。図４（Ａ）、（Ｂ）は、集積回路の構成例を示すブロック図であり、図４（Ｃ）は、当該集積回路の動作例を示すフローチャートである。
【００８９】
図４（Ａ）は、半導体素子５０を介して２つのフリップフロップ（ＦＦ１、２）と、２つの記憶素子（ＭＣ１、２）とのデータの直接的な授受が可能な集積回路を示すブロック図であり、図４（Ｂ）は、半導体素子５０を介した２つのフリップフロップ（ＦＦ１、２）から２つの記憶素子（ＭＣ１、２）へのデータの転送と、バッファ（ＢＦ１、２）を介した２つの記憶素子から２つのフリップフロップ（ＦＦ１、２）へのデータの転送とを行うことが可能な集積回路を示すブロック図である。例えば、図３（Ａ）に示す記憶回路を有する集積回路として図４（Ａ）に示す構成を適用することが可能であり、図３（Ｂ）に示す記憶回路を有する集積回路として図４（Ｂ）に示す構成を適用することが可能である。
【００９０】
なお、図４（Ａ）、（Ｂ）に示すフリップフロップ（ＦＦ１、２）としては、１ビットのデータの保持が可能な揮発性メモリであればどのような回路を適用してもよい。また、図４（Ｂ）に示すバッファ（ＢＦ１、２）としては、記憶素子（ＭＣ１、２）に保持されたデータをフリップフロップ（ＦＦ１、２）に対して転送することができる構成であればどのような回路を適用してもよい。
【００９１】
図４（Ｃ）は、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する場合の動作例を示すフローチャートである。ここで、半導体素子５０は、酸化物半導体層１０におけるチャネルの形成を制御することでスイッチとして機能する素子である。上述したように、酸化物半導体層１０においては、チャネルが形成されない領域に生じる電流を極めて低くすることが可能である。よって、記憶素子（ＭＣ１、ＭＣ２）では、長期間に渡ってデータの保持を行うことが可能である。
【００９２】
図４（Ｃ）に示すように、当該集積回路においては、電源電圧の供給を停止する前にフリップフロップ（ＦＦ１、２）が保持するデータを記憶素子（ＭＣ１、２）へと転送する。電源電圧の供給停止に伴ってフリップフロップ（ＦＦ１、２）から消失するデータを退避させるためである。なお、半導体素子５０においては、フリップフロップ（ＦＦ１）から記憶素子（ＭＣ１）へのデータの転送と、フリップフロップ（ＦＦ２）から記憶素子（ＭＣ２）へのデータの転送とを同時に行うことが可能である。
【００９３】
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する。これにより、当該集積回路における消費電力を低減することが可能となる。
【００９４】
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を再開する。
【００９５】
次いで、記憶素子（ＭＣ１、２）が保持するデータをフリップフロップ（ＦＦ１、２）へと転送する。フリップフロップ（ＦＦ１、２）のデータを復元するためである。なお、図４（Ａ）に示す半導体素子５０においては、記憶素子（ＭＣ１）からフリップフロップ（ＦＦ１）へのデータの転送と、記憶素子（ＭＣ２）からフリップフロップ（ＦＦ２）へのデータの転送とを同時に行うことが可能である。
【００９６】
図４（Ａ）、（Ｂ）に示す集積回路は、半導体素子５０を有する。よって、回路面積を縮小することが可能である。また、図４（Ｃ）に示す動作を行うことによって、当該集積回路における消費電力を低減することが可能である。さらに、当該集積回路においては、２つのフリップフロップ（ＦＦ１、２）から２つの記憶素子（ＭＣ１、２）へのデータの転送、又は２つの記憶素子（ＭＣ１、２）から２つのフリップフロップ（ＦＦ１、２）へのデータの転送を同時に行うことによって、動作速度を向上させることが可能である。
【００９７】
＜集積回路の構造例＞
次いで、上述した集積回路の構造例について図５を参照して説明する。
【００９８】
集積回路が有するフリップフロップ（ＦＦ１、２）は、トランジスタなどを用いて構成される。ここで、当該トランジスタとしては、電界効果移動度の高いトランジスタを適用することが好ましい。よって、上述の半導体素子５０は、酸化物半導体層１０にチャネルが形成されるのに対して、当該トランジスタは、多結晶シリコン層又は単結晶シリコン層にチャネルが形成されるトランジスタであることが好ましい。
【００９９】
図５は、そのような集積回路の構造例を示す図である。図５に示す集積回路は、当該フリップフロップなどを含む機能回路部６１を有する単結晶シリコン基板６０と、機能回路部６１と重畳する領域に設けられる半導体素子５０を有する層７０とを有する。そして、層７０に設けられる開口部において当該フリップフロップと、半導体素子５０とを電気的に接続させる。図５に示すように、集積回路が有する機能回路部６１と、半導体素子５０とを重畳して設ける構造は、好ましい構造である。さらなる回路面積の縮小が可能となるからである。
【０１００】
なお、本明細書で開示される集積回路は、図５に示す構造に限定されないことを付記する。例えば、図５では単結晶シリコン基板６０を有する集積回路について例示したが、単結晶シリコン基板６０を絶縁表面上に単結晶シリコン層が設けられた基板（いわゆる、ＳＯＩ基板）に置換することなどが可能である。
【符号の説明】
【０１０１】
１０ 酸化物半導体層
２１ 絶縁層
２２ 絶縁層
３１ 導電層
３２ 導電層
３３ 導電層
３４ 導電層
３５ 導電層
３６ 導電層
５０ 半導体素子
５１ 容量素子
５２ 容量素子
５３ 配線
５４ トランジスタ
５５ 容量素子
５６ トランジスタ
５７ 容量素子
５８ 配線
５９ 配線
６０ 単結晶シリコン基板
６１ 機能回路部
７０ 層
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、電気的スイッチとしての機能を有する半導体素子に関する。また、当該半導体素子を有する記憶回路、及び当該記憶回路を有する集積回路に関する。また、当該集積回路の駆動方法に関する。
【背景技術】
【０００２】
近年、トランジスタの構成材料として、高移動度と、均一な素子特性とを兼ね備えた酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物によってチャネルが形成されるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のトランジスタは、回路を構成する素子の一である。例えば、中央演算素子（ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等）は、数千万個以上という多数のトランジスタをスイッチとして用いた集積回路である。今後は、より多数のトランジスタによって集積回路を構成することが期待されている。ただし、単純に回路規模を拡大する場合には、回路面積の拡大が伴う。そのため、回路規模が拡大された集積回路を所望の回路面積において作製するため、各種素子の微細化に関する研究開発が活発に行われている。しかし、当該研究開発は既に数十年に渡って行われており、素子単体の微細化によってさらなる回路規模の拡大に対応することは困難となってきている。
【０００５】
そこで、本発明の一態様は、回路規模の拡大に資する新規の半導体素子を提供することを目的の一とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチが単体の酸化物半導体層を用いて構成されることを要旨とする。例えば、当該半導体素子は、当該酸化物半導体層の下面（第１の面）近傍におけるチャネル（電流経路）の形成と、上面（第２の面）近傍におけるチャネルの形成とを独立して制御することが可能な半導体素子である。
【０００７】
ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、チャネルが形成されない領域の酸化物半導体層に生じる電流を極めて低くすることが可能である。これにより、単体の酸化物半導体層の下面近傍及び上面近傍に別個にチャネルが形成される場合であっても、両者間に生じる電流を極めて低くすることが可能となる。
【０００８】
具体的には、本発明の一態様は、酸化物半導体層と、酸化物半導体層の第１の面に接する第１の絶縁層と、第１の面の裏面である酸化物半導体層の第２の面に接する第２の絶縁層と、第１の絶縁層を介して酸化物半導体層と重畳する第１の導電層と、第２の絶縁層を介して酸化物半導体層と重畳する第２の導電層と、第１の面の一端において酸化物半導体層と接する第３の導電層と、第１の面の他端において酸化物半導体層と接する第４の導電層と、第２の面の一端において酸化物半導体層と接する第５の導電層と、第２の面の他端において酸化物半導体層と接する第６の導電層と、を有する半導体素子である。
【０００９】
また、本発明の一態様の半導体素子は、酸化物半導体層と、第１のゲート絶縁層及び第２のゲート絶縁層と、第１のゲート及び第２のゲートと、第１のソース及び第２のソースと、第１のドレイン及び第２のドレインと、を有し、第１のゲート絶縁層を介して酸化物半導体層の第１の面近傍に生じる電界を第１のゲート及び第１のソース間の電圧に応じて制御することで酸化物半導体層に第１のソース及び第１のドレイン間のチャネルが形成され、第２のゲート絶縁層を介して第１の面の裏面である酸化物半導体層の第２の面近傍に生じる電界を第２のゲート及び第２のソース間の電圧に応じて制御することで、酸化物半導体層に第２のソース及び第２のドレイン間のチャネルが形成される半導体素子であると換言することもできる。
【発明の効果】
【００１０】
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチを単体の酸化物半導体層を用いて構成される。よって、２つの電気的スイッチを別個に設ける場合（例えば、２つのトランジスタを別個に設ける場合）と比較して、回路面積を縮小することが可能となる。すなわち、当該半導体素子を用いて回路を構成することで、回路規模の拡大に伴う回路面積の拡大を抑制することが可能になる。
【図面の簡単な説明】
【００１１】
【図１】半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。
【図２】半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。
【図３】（Ａ）、（Ｂ）記憶回路の構成例を示す図。
【図４】集積回路の（Ａ）、（Ｂ）構成例を示すブロック図、（Ｃ）動作例を示すフローチャート。
【図５】集積回路の構造例を示す図。
【図６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図８】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
まず、本発明の一態様に係る半導体素子について図１、２を参照して説明する。
【００１４】
＜半導体素子の構成例＞
図１（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体素子の構成例を示す図である。なお、図１（Ａ）は当該半導体素子の上面図であり、図１（Ｂ）は図１（Ａ）に示す線分ＡＢにおける当該半導体素子の断面図であり、図１（Ｃ）は図１（Ａ）に示す線分ＣＤにおける当該半導体素子の断面図である。
【００１５】
図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０と、酸化物半導体層１０の下面に接する絶縁層２１と、酸化物半導体層１０の上面に接する絶縁層２２と、絶縁層２１を介して酸化物半導体層１０と重畳する導電層３１と、絶縁層２２を介して酸化物半導体層１０と重畳する導電層３２と、酸化物半導体層１０の下面の一端において酸化物半導体層１０と接する導電層３３と、酸化物半導体層１０の下面の他端において酸化物半導体層１０と接する導電層３４と、酸化物半導体層１０の上面の一端において酸化物半導体層１０と接する導電層３５と、酸化物半導体層１０の上面の他端において酸化物半導体層１０と接する導電層３６と、を有する。
【００１６】
なお、図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０を共有する２つのトランジスタを有すると表現することもできる。具体的には、当該半導体素子は、ゲートとして機能する導電層３１と、ゲート絶縁層として機能する絶縁層２１と、ソースとして機能する導電層３３と、ドレインとして機能する導電層３４と、酸化物半導体層１０とを有する第１のトランジスタと、ゲートとして機能する導電層３２と、ゲート絶縁層として機能する絶縁層２２と、ソースとして機能する導電層３５と、ドレインとして機能する導電層３６と、酸化物半導体層１０とを有する第２のトランジスタとを有すると表現することもできる。
【００１７】
図１（Ａ）〜（Ｃ）に示す半導体素子においては、導電層３１（ゲート）及び導電層３３（ソース）間電圧に応じて、絶縁層２１を介して酸化物半導体層１０の下面近傍に生じる電界を制御することが可能である。これにより、酸化物半導体層１０の下面近傍に導電層３３（ソース）及び導電層３４（ドレイン）間のチャネルを形成することが可能である。同様に、当該半導体素子においては、導電層３２（ゲート）及び導電層３５（ソース）間電圧に応じて、絶縁層２２を介して酸化物半導体層１０の上面近傍に生じる電界を制御することが可能である。これにより、酸化物半導体層１０の上面近傍に導電層３５（ソース）及び導電層３６（ドレイン）間のチャネルを形成することが可能である。なお、図１（Ａ）〜（Ｃ）に示す半導体素子においては、絶縁層２１のみを介して導電層３１と重畳する領域の酸化物半導体層１０の下面近傍が、主として導電層３３及び導電層３４間のチャネルとなる領域であり、絶縁層２２のみを介して導電層３２と重畳する領域の酸化物半導体層１０の上面近傍が、主として導電層３５及び導電層３６間のチャネルとなる領域である。
【００１８】
上記の通り、図１（Ａ）〜（Ｃ）に示す半導体素子においては、電圧制御によって導電層３３及び導電層３４間の導通状態と、導電層３５及び導電層３６間の導通状態とを制御することが可能である。さらに、前者及び後者のチャネルは酸化物半導体層１０中の異なる領域に設けられる。ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、チャネルが形成されない領域の酸化物半導体層１０に生じる電流を極めて低くすることが可能である。これにより、前者及び後者のチャネルが同時に形成される場合であっても、目的としない導電層間に生じる電流を極めて低くすることが可能となる。また、トランジスタの意図した駆動によっては、二つのチャネルは必ずしも分離する必要はない、すなわち、二つのチャネルは酸化物半導体層における同じ領域を共有してもよい。
【００１９】
なお、酸化物半導体層１０は、積層構造とすることもできる。その場合、酸化物半導体領域に挟まれた酸化物絶縁体領域を有する構成とすることが好ましい。具体的には、酸化物半導体層１０が、下面を含む第１の酸化物半導体領域と、上面を含む第２の酸化物半導体領域と、第１の酸化物半導体領域及び第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する構成とすることが好ましい。これにより、上述の両者のチャネルが同時に形成される場合であっても、目的としない導電層間に生じる電流をさらに低減することが可能となるからである。なお、当該酸化物絶縁体領域は、酸化アルミニウム、酸化シリコンなどを用いることができ、さらには、それらの積層（例えば、第１の酸化シリコン領域と、第１の酸化シリコン領域上の酸化アルミニウム領域と、酸化アルミニウム領域上の第２の酸化シリコン領域との積層）を用いることも可能である。
【００２０】
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３３及び導電層３４間のチャネルと、導電層３５及び導電層３６間のチャネルとが重畳する領域を有することは好ましい構成である。これにより、回路面積の低減を図ることが可能であるからである。ただし、本明細書で開示される半導体素子においては、酸化物半導体層にチャネルが形成される領域は特定の領域に限定されない。
【００２１】
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３１が導電層３２よりも導電層３３及び導電層３４に近接し、且つ導電層３２が導電層３１よりも導電層３５及び導電層３６に近接する構成は好ましい。以下、この点について具体的に述べる。当該半導体素子においては、導電層３１〜導電層３６のそれぞれに与えられる電位に応じて、酸化物半導体層１０に生じる電界が変化する。そして、酸化物半導体層１０では、この電界に依存したチャネルが形成されることになる。よって、当該半導体素子においては、意図しない２種の導電層（導電層３３及び導電層３４の少なくとも一と、導電層３５及び導電層３６の少なくとも一と）が電気的に接続する可能性がある。これに対して、当該半導体素子を図１（Ａ）〜（Ｃ）に示す構成とすることで、意図しない２種の導電層が電気的に接続する蓋然性を低減することが可能である。
【００２２】
＜半導体素子の変形例＞
図１（Ａ）〜（Ｃ）に示す半導体素子は本発明の半導体素子の一態様であり、図１（Ａ）〜（Ｃ）に示した半導体素子とは異なる構成を有する半導体素子も本発明の一態様には含まれる。例えば、図２（Ａ）〜（Ｃ）に示す半導体素子も本発明の一態様である。
【００２３】
図２（Ａ）は半導体素子の上面図であり、図２（Ｂ）は図２（Ａ）に示す線分ＥＦにおける当該半導体素子の断面図であり、図２（Ｃ）は図２（Ａ）に示す線分ＧＨにおける当該半導体素子の断面図である。
【００２４】
図２（Ａ）〜（Ｃ）に示す半導体素子は、図１（Ａ）〜（Ｃ）に示す半導体素子と同様に、酸化物半導体層１０と、絶縁層２１、２２と、導電層３１〜３６と、を有する。ただし、図２（Ａ）〜（Ｃ）に示す半導体素子は、導電層３１の一端が絶縁層２１を介して導電層３３の一端と重畳せず、且つ導電層３１の他端が絶縁層２１を介して導電層３４の一端と重畳しない点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。同様に、図２（Ａ）〜（Ｃ）に示す半導体素子は、導電層３２の一端が絶縁層２２を介して導電層３５の一端と重畳せず、且つ導電層３２の他端が絶縁層２２を介して導電層３６の一端と重畳しない点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。
【００２５】
これにより、図２（Ａ）〜（Ｃ）に示す半導体素子においては、図１（Ａ）〜（Ｃ）に示す半導体素子と比較して、導電層３３及び導電層３４間にチャネルが形成されない状態において生じる電流を低減させること、並びに導電層３５及び導電層３６間にチャネルが形成されない状態において生じる電流を低減させることが可能である。他方、図１（Ａ）〜（Ｃ）に示す半導体素子においては、図２（Ａ）〜（Ｃ）に示す半導体素子と比較して、導電層３３及び導電層３４間にチャネルが形成される状態において生じる電流を増加させること、並びに導電層３５及び導電層３６間にチャネルが形成される状態において生じる電流を増加させることが可能である。
【００２６】
＜酸化物半導体層１０＞
図１、２に示す半導体素子が有する酸化物半導体層１０は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、酸化物半導体層１０を有する半導体素子の電気特性のばらつきを低減するためのスタビライザーとして、Ｉｎ及びＺｎに加えて、ガリウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
【００２７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を含んでいてもよい。
【００２８】
例えば、酸化物半導体層１０を構成する酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＳｉを含ませてもよい。
【００２９】
なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体、という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が含まれていてもよい。
【００３０】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることもできる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｆｅ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体層として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００３１】
より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることもできる。
【００３２】
また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、上述の半導体素子における電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３３】
しかし、これらに限られず、必要とする半導体特性（例えば、電界効果移動度等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００３４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を向上させることができる。
【００３５】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００３６】
なお、上述したように酸化物半導体層１０が第１及び第２の酸化物半導体領域並びに酸化物絶縁体領域を含む場合には、酸化物半導体領域を少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を用いて構成し、酸化物絶縁体領域を酸化アルミニウム、酸化シリコンなどを用いて構成することが可能である。
【００３７】
また、酸化物半導体層１０としては、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）ことが好ましい。これにより、酸化物半導体層１０にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体層１０は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【００３８】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００３９】
スパッタリング法を用いて酸化物半導体層１０を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスを排気する排気系における逆流を防止するなどを行うことが効果的である。
【００４０】
また、酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでもよいし、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。
【００４１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いて半導体素子を作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４３】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４４】
【数１】
【００４５】
上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４６】
また、非単結晶である酸化物半導体層１０の一例として、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物半導体（ＣＡＡＣ−ＯＳ）膜を用いることも可能である。
【００４７】
具体的には、ＣＡＡＣ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜が成膜される膜表面に平行なａ−ｂ面において六角形の格子を有する結合を有し、なおかつ、ａ−ｂ面に概略垂直なｃ軸配向を有する、六方晶構造の亜鉛を含む結晶を有する。
【００４８】
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００４９】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）を向いていてもよい。
【００５０】
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００５１】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【００５２】
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）又はアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【００５３】
したがって、酸化物半導体層１０をＣＡＡＣ−ＯＳ膜で構成することによって、上述の半導体素子の信頼性を向上させることが可能である。
【００５４】
なお、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
【００５５】
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
【００５６】
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【００５７】
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【００５８】
＜絶縁層２１、２２＞
図１、２に示す半導体素子が有する絶縁層２１、２２として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
【００５９】
＜導電層３１〜３６＞
図１、２に示す半導体素子が有する導電層３１〜３６として、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、または上述した元素を成分とする窒化物を適用することができる。また、これらの材料の積層構造を適用することもできる。
【００６０】
＜ＣＡＡＣの一例＞
次いで、上述したＣＡＡＣの一例について、図６乃至図８を用いて詳細に説明する。なお、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００６１】
図６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図６（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図６（Ａ）に示す小グループは電荷が０である。
【００６２】
図６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図６（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図６（Ｂ）に示す構造をとりうる。図６（Ｂ）に示す小グループは電荷が０である。
【００６３】
図６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図６（Ｃ）に示す小グループは電荷が０である。
【００６４】
図６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図６（Ｄ）に示す小グループは電荷が＋１となる。
【００６５】
図６（Ｅ）に、２個のＺｎを含む小グループを示す。図６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示す小グループは電荷が−１となる。
【００６６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００６７】
ここで、これらの小グループ同士が結合する規則について説明する。図６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図６（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００６８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００６９】
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７（Ｃ）は、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００７０】
図７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００７１】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００７３】
具体的には、図７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００７４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【００７５】
例えば、図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【００７６】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７７】
図８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００７８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００７９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００８０】
＜半導体素子を有する記憶回路＞
次いで、上述した半導体素子を有する記憶回路について図３を参照して説明する。図３（Ａ）、（Ｂ）は、記憶回路の構成例を示す図である。具体的には、図３（Ａ）、（Ｂ）は、上述した半導体素子と、２つの記憶素子と、を有する記憶回路の構成例を示す図である。なお、当該半導体素子は、酸化物半導体層１０に電気的に接続された４つの端子（図１、２における導電層３３〜３６に対応）を有すると表現できる。さらに、当該４つの端子に含まれる、いずれか２つの端子間の電気的な接続及び残りの２つの端子間の電気的な接続を制御する機能を有すると表現できる。この点に鑑み、本明細書においては、図３（Ａ）、（Ｂ）に示す５０が付された記号を上述の半導体素子を表す記号として使用することとする。
【００８１】
図３（Ａ）に示す記憶回路は、第１の端子が第１の入出力端子（Ｉｎ／Ｏｕｔ １）として機能し、第２の端子が第２の入出力端子（Ｉｎ／Ｏｕｔ ２）として機能する半導体素子５０と、一方の電極が半導体素子５０の第３の端子に電気的に接続され、他方の電極が一定電位を供給する配線５３に電気的に接続された容量素子５１と、一方の電極が半導体素子５０の第４の端子に電気的に接続され、他方の電極が一定電位を供給する配線５３に電気的に接続された容量素子５２と、を有する。
【００８２】
なお、図３（Ａ）に示す記憶回路は、半導体素子５０の第３の端子及び容量素子５１の一方の電極が電気的に接続する第１のノードにおいてデータの保持を行う記憶素子と、半導体素子５０の第４の端子及び容量素子５２の一方の電極が電気的に接続する第２のノードにおいてデータの保持を行う記憶素子とを有すると表現できる。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。
【００８３】
図３（Ａ）に示す記憶回路では、第１のノード及び第２のノードのそれぞれの電位（容量素子５１及び容量素子５２のそれぞれに保持される電荷）を２値又は多値のデータに対応させることが可能である。具体的には、読み出し時に第１の入出力端子又は第２の入出力端子に電気的に接続された配線の電位が、第１のノード及び第２のノードのそれぞれの電位（容量素子５１及び容量素子５２のそれぞれに保持される電荷）に応じて変動する。この時の当該配線の電位の値によって保持されたデータを判別することが可能である。
【００８４】
図３（Ｂ）に示す記憶回路は、第１の端子が第１の入力端子（Ｉｎ １）として機能し、第２の端子が第２の入力端子（Ｉｎ ２）として機能する半導体素子５０と、ゲートが半導体素子５０の第３の端子に電気的に接続され、ソース及びドレインの一方が一定電位を供給する配線５８に電気的に接続され、ソース及びドレインの一方が第１の出力端子（Ｏｕｔ １）として機能するトランジスタ５４と、一方の電極が半導体素子５０の第３の端子及びトランジスタ５４のゲートに電気的に接続され、他方の電極が読み出しワード線５９に電気的に接続された容量素子５５と、ゲートが半導体素子５０の第４の端子に電気的に接続され、ソース及びドレインの一方が一定電位を供給する配線５８に電気的に接続され、ソース及びドレインの一方が第２の出力端子（Ｏｕｔ ２）として機能するトランジスタ５６と、一方の電極が半導体素子５０の第４の端子及びトランジスタ５６のゲートに電気的に接続され、他方の電極が読み出しワード線５９に電気的に接続された容量素子５７と、を有する。
【００８５】
なお、図３（Ｂ）に示す記憶回路は、半導体素子５０の第３の端子、トランジスタ５４のゲート、及び容量素子５５の一方の電極が電気的に接続する第１のノードにおいてデータの保持を行う記憶素子と、半導体素子５０の第４の端子、トランジスタ５６のゲート、及び容量素子５７の一方の電極が電気的に接続する第２のノードにおいてデータの保持を行う記憶素子とを有すると表現できる。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。また、トランジスタ５４、５６が有する半導体材料は特に限定されない。
【００８６】
図３（Ｂ）に示す記憶回路では、第１のノード又は第２のノードの電位に応じて、トランジスタ５４、５６のスイッチングを制御することが可能である。加えて、第１のノード及び第２のノードの電位は、読み出しワード線５９との容量結合によって制御することが可能である。そのため、図３（Ｂ）に示す記憶回路では、多値の情報を記憶することが可能である。すなわち、読み出しワード線５９の電位が異なる複数の条件においてトランジスタ５４、５６の導通状態（オン状態又はオフ状態）を判別することで、第１のノード又は第２のノードの電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ５４又はトランジスタ５６を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図３（Ｂ）に示す記憶回路は、２値のデータを保持するメモリセルとして使用することもできる。
【００８７】
図３（Ａ）、（Ｂ）に示す記憶回路においては、２つの記憶素子に対するデータの入力を単体の半導体素子５０によって制御することが可能である。よって、別個にスイッチを設ける場合と比較して回路面積を縮小することが可能となる。
【００８８】
＜記憶回路を有する集積回路＞
次いで、上述した記憶回路を有する集積回路について図４を参照して説明する。図４（Ａ）、（Ｂ）は、集積回路の構成例を示すブロック図であり、図４（Ｃ）は、当該集積回路の動作例を示すフローチャートである。
【００８９】
図４（Ａ）は、半導体素子５０を介して２つのフリップフロップ（ＦＦ１、２）と、２つの記憶素子（ＭＣ１、２）とのデータの直接的な授受が可能な集積回路を示すブロック図であり、図４（Ｂ）は、半導体素子５０を介した２つのフリップフロップ（ＦＦ１、２）から２つの記憶素子（ＭＣ１、２）へのデータの転送と、バッファ（ＢＦ１、２）を介した２つの記憶素子から２つのフリップフロップ（ＦＦ１、２）へのデータの転送とを行うことが可能な集積回路を示すブロック図である。例えば、図３（Ａ）に示す記憶回路を有する集積回路として図４（Ａ）に示す構成を適用することが可能であり、図３（Ｂ）に示す記憶回路を有する集積回路として図４（Ｂ）に示す構成を適用することが可能である。
【００９０】
なお、図４（Ａ）、（Ｂ）に示すフリップフロップ（ＦＦ１、２）としては、１ビットのデータの保持が可能な揮発性メモリであればどのような回路を適用してもよい。また、図４（Ｂ）に示すバッファ（ＢＦ１、２）としては、記憶素子（ＭＣ１、２）に保持されたデータをフリップフロップ（ＦＦ１、２）に対して転送することができる構成であればどのような回路を適用してもよい。
【００９１】
図４（Ｃ）は、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する場合の動作例を示すフローチャートである。ここで、半導体素子５０は、酸化物半導体層１０におけるチャネルの形成を制御することでスイッチとして機能する素子である。上述したように、酸化物半導体層１０においては、チャネルが形成されない領域に生じる電流を極めて低くすることが可能である。よって、記憶素子（ＭＣ１、ＭＣ２）では、長期間に渡ってデータの保持を行うことが可能である。
【００９２】
図４（Ｃ）に示すように、当該集積回路においては、電源電圧の供給を停止する前にフリップフロップ（ＦＦ１、２）が保持するデータを記憶素子（ＭＣ１、２）へと転送する。電源電圧の供給停止に伴ってフリップフロップ（ＦＦ１、２）から消失するデータを退避させるためである。なお、半導体素子５０においては、フリップフロップ（ＦＦ１）から記憶素子（ＭＣ１）へのデータの転送と、フリップフロップ（ＦＦ２）から記憶素子（ＭＣ２）へのデータの転送とを同時に行うことが可能である。
【００９３】
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する。これにより、当該集積回路における消費電力を低減することが可能となる。
【００９４】
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を再開する。
【００９５】
次いで、記憶素子（ＭＣ１、２）が保持するデータをフリップフロップ（ＦＦ１、２）へと転送する。フリップフロップ（ＦＦ１、２）のデータを復元するためである。なお、図４（Ａ）に示す半導体素子５０においては、記憶素子（ＭＣ１）からフリップフロップ（ＦＦ１）へのデータの転送と、記憶素子（ＭＣ２）からフリップフロップ（ＦＦ２）へのデータの転送とを同時に行うことが可能である。
【００９６】
図４（Ａ）、（Ｂ）に示す集積回路は、半導体素子５０を有する。よって、回路面積を縮小することが可能である。また、図４（Ｃ）に示す動作を行うことによって、当該集積回路における消費電力を低減することが可能である。さらに、当該集積回路においては、２つのフリップフロップ（ＦＦ１、２）から２つの記憶素子（ＭＣ１、２）へのデータの転送、又は２つの記憶素子（ＭＣ１、２）から２つのフリップフロップ（ＦＦ１、２）へのデータの転送を同時に行うことによって、動作速度を向上させることが可能である。
【００９７】
＜集積回路の構造例＞
次いで、上述した集積回路の構造例について図５を参照して説明する。
【００９８】
集積回路が有するフリップフロップ（ＦＦ１、２）は、トランジスタなどを用いて構成される。ここで、当該トランジスタとしては、電界効果移動度の高いトランジスタを適用することが好ましい。よって、上述の半導体素子５０は、酸化物半導体層１０にチャネルが形成されるのに対して、当該トランジスタは、多結晶シリコン層又は単結晶シリコン層にチャネルが形成されるトランジスタであることが好ましい。
【００９９】
図５は、そのような集積回路の構造例を示す図である。図５に示す集積回路は、当該フリップフロップなどを含む機能回路部６１を有する単結晶シリコン基板６０と、機能回路部６１と重畳する領域に設けられる半導体素子５０を有する層７０とを有する。そして、層７０に設けられる開口部において当該フリップフロップと、半導体素子５０とを電気的に接続させる。図５に示すように、集積回路が有する機能回路部６１と、半導体素子５０とを重畳して設ける構造は、好ましい構造である。さらなる回路面積の縮小が可能となるからである。
【０１００】
なお、本明細書で開示される集積回路は、図５に示す構造に限定されないことを付記する。例えば、図５では単結晶シリコン基板６０を有する集積回路について例示したが、単結晶シリコン基板６０を絶縁表面上に単結晶シリコン層が設けられた基板（いわゆる、ＳＯＩ基板）に置換することなどが可能である。
【符号の説明】
【０１０１】
１０ 酸化物半導体層
２１ 絶縁層
２２ 絶縁層
３１ 導電層
３２ 導電層
３３ 導電層
３４ 導電層
３５ 導電層
３６ 導電層
５０ 半導体素子
５１ 容量素子
５２ 容量素子
５３ 配線
５４ トランジスタ
５５ 容量素子
５６ トランジスタ
５７ 容量素子
５８ 配線
５９ 配線
６０ 単結晶シリコン基板
６１ 機能回路部
７０ 層
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層の第１の面に接する第１の絶縁層と、
前記第１の面の裏面である前記酸化物半導体層の第２の面に接する第２の絶縁層と、
前記第１の絶縁層を介して前記酸化物半導体層と重畳する第１の導電層と、
前記第２の絶縁層を介して前記酸化物半導体層と重畳する第２の導電層と、
前記第１の面の一端において前記酸化物半導体層と接する第３の導電層と、
前記第１の面の他端において前記酸化物半導体層と接する第４の導電層と、
前記第２の面の一端において前記酸化物半導体層と接する第５の導電層と、
前記第２の面の他端において前記酸化物半導体層と接する第６の導電層と、を有する半導体素子。
【請求項２】
請求項１において、
前記第１の導電層の一端が前記第１の絶縁層を介して前記第３の導電層の一端と重畳し、且つ前記第１の導電層の他端が前記第１の絶縁層を介して前記第４の導電層の一端と重畳し、
前記第２の導電層の一端が前記第２の絶縁層を介して前記第５の導電層の一端と重畳し、且つ前記第２の導電層の他端が前記第２の絶縁層を介して前記第６の導電層の一端と重畳する半導体素子。
【請求項３】
請求項１において、
前記第１の導電層の一端が前記第１の絶縁層を介して前記第３の導電層の一端と重畳せず、且つ前記第１の導電層の他端が前記第１の絶縁層を介して前記第４の導電層の一端と重畳せず、
前記第２の導電層の一端が前記第２の絶縁層を介して前記第５の導電層の一端と重畳せず、且つ前記第２の導電層の他端が前記第２の絶縁層を介して前記第６の導電層の一端と重畳しない半導体素子。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸化物半導体層が、前記第１の面を含む第１の酸化物半導体領域と、前記第２の面を含む第２の酸化物半導体領域と、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する半導体素子。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１の導電層が前記第２の導電層よりも前記第３の導電層及び前記第４の導電層に近接し、且つ前記第２の導電層が前記第１の導電層よりも前記第５の導電層及び前記第６の導電層に近接する半導体素子。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体素子と、
前記第４の導電層と電気的に接続するノードにおいてデータの保持を行う第１の記憶素子と、
前記第６の導電層と電気的に接続するノードにおいてデータの保持を行う第２の記憶素子と、を有する記憶回路。
【請求項７】
請求項６に記載の記憶回路と、
前記第３の導電層と電気的に接続する第１のフリップフロップと、
前記第５の導電層と電気的に接続する第２のフリップフロップと、を有する集積回路。
【請求項８】
酸化物半導体層と、
第１のゲート絶縁層及び第２のゲート絶縁層と、
第１のゲート及び第２のゲートと、
第１のソース及び第２のソースと、
第１のドレイン及び第２のドレインと、を有し、
前記第１のゲート絶縁層を介して前記酸化物半導体層の第１の面近傍に生じる電界を前記第１のゲート及び前記第１のソース間の電圧に応じて制御することで、前記酸化物半導体層に前記第１のソース及び前記第１のドレイン間のチャネルが形成され、
前記第２のゲート絶縁層を介して前記第１の面の裏面である前記酸化物半導体層の第２の面近傍に生じる電界を前記第２のゲート及び前記第２のソース間の電圧に応じて制御することで、前記酸化物半導体層に前記第２のソース及び前記第２のドレイン間のチャネルが形成される半導体素子。
【請求項９】
請求項８において、
前記第１のソース及び前記第１のドレイン間のチャネルと、前記第２のソース及び前記第２のドレイン間のチャネルとが重畳する領域を有する半導体素子。
【請求項１０】
請求項８又は請求項９において、
前記酸化物半導体層が、前記第１の面を含む第１の酸化物半導体領域と、前記第２の面を含む第２の酸化物半導体領域と、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する半導体素子。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、
前記第１のゲートが前記第２のゲートよりも前記第１のソース及び前記第１のドレインに近接し、且つ前記第２のゲートが前記第１のゲートよりも前記第２のソース及び前記第２のドレインに近接する半導体素子。
【請求項１２】
請求項８乃至請求項１１のいずれか一項に記載の半導体素子と、
前記第１のソース及び前記第１のドレインの一方と電気的に接続するノードにおいてデータの保持を行う第１の記憶素子と、
前記第２のソース及び前記第２のドレインの一方と電気的に接続するノードにおいてデータの保持を行う第２の記憶素子と、を有する記憶回路。
【請求項１３】
請求項１２に記載の記憶回路と、
前記第１のソース及び前記第１のドレインの他方と電気的に接続する第１のフリップフロップと、
前記第２のソース及び前記第２のドレインの他方と電気的に接続する第２のフリップフロップと、を有する集積回路。
【請求項１４】
請求項７又は請求項１３において、
前記半導体素子が、前記第１のフリップフロップ又は前記第２のフリップフロップと重畳する領域に設けられ、
前記第１のフリップフロップ及び前記第２のフリップフロップが、多結晶シリコン層又は単結晶シリコン層にチャネルが形成されるトランジスタを用いて構成される集積回路。
【請求項１５】
請求項７、請求項１３、又は請求項１４に記載の集積回路の駆動方法であって、
前記第１のフリップフロップ及び前記第２のフリップフロップに対する電源電圧の供給が停止される期間前に、前記第１のフリップフロップが保持するデータを前記第１の記憶素子に転送し、且つ前記第２のフリップフロップが保持するデータを前記第２の記憶素子に転送し、
前記期間中に、前記第１の記憶素子及び前記第２の記憶素子においてデータを保持し、
前記期間後に、前記第１の記憶素子において保持されたデータを前記第１のフリップフロップに転送することで前記第１のフリップフロップのデータを復元し、且つ前記第２の記憶素子において保持されたデータを前記第２のフリップフロップに転送することで前記第２のフリップフロップのデータを復元する集積回路の駆動方法。
【請求項１６】
請求項１５において、
前記期間前に、前記第１のフリップフロップから前記第１の記憶素子に対するデータの転送及び前記第２のフリップフロップから前記第２の記憶素子に対するデータの転送を同時に行う集積回路の駆動方法。
【請求項１７】
請求項１５又は請求項１６において、
前記期間後に、前記第１の記憶素子から前記第１のフリップフロップに対するデータの転送及び前記第２の記憶素子から前記第２のフリップフロップに対するデータの転送を同時に行う集積回路の駆動方法。
【請求項１】
酸化物半導体層と、
前記酸化物半導体層の第１の面に接する第１の絶縁層と、
前記第１の面の裏面である前記酸化物半導体層の第２の面に接する第２の絶縁層と、
前記第１の絶縁層を介して前記酸化物半導体層と重畳する第１の導電層と、
前記第２の絶縁層を介して前記酸化物半導体層と重畳する第２の導電層と、
前記第１の面の一端において前記酸化物半導体層と接する第３の導電層と、
前記第１の面の他端において前記酸化物半導体層と接する第４の導電層と、
前記第２の面の一端において前記酸化物半導体層と接する第５の導電層と、
前記第２の面の他端において前記酸化物半導体層と接する第６の導電層と、を有する半導体素子。
【請求項２】
請求項１において、
前記第１の導電層の一端が前記第１の絶縁層を介して前記第３の導電層の一端と重畳し、且つ前記第１の導電層の他端が前記第１の絶縁層を介して前記第４の導電層の一端と重畳し、
前記第２の導電層の一端が前記第２の絶縁層を介して前記第５の導電層の一端と重畳し、且つ前記第２の導電層の他端が前記第２の絶縁層を介して前記第６の導電層の一端と重畳する半導体素子。
【請求項３】
請求項１において、
前記第１の導電層の一端が前記第１の絶縁層を介して前記第３の導電層の一端と重畳せず、且つ前記第１の導電層の他端が前記第１の絶縁層を介して前記第４の導電層の一端と重畳せず、
前記第２の導電層の一端が前記第２の絶縁層を介して前記第５の導電層の一端と重畳せず、且つ前記第２の導電層の他端が前記第２の絶縁層を介して前記第６の導電層の一端と重畳しない半導体素子。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸化物半導体層が、前記第１の面を含む第１の酸化物半導体領域と、前記第２の面を含む第２の酸化物半導体領域と、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する半導体素子。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１の導電層が前記第２の導電層よりも前記第３の導電層及び前記第４の導電層に近接し、且つ前記第２の導電層が前記第１の導電層よりも前記第５の導電層及び前記第６の導電層に近接する半導体素子。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体素子と、
前記第４の導電層と電気的に接続するノードにおいてデータの保持を行う第１の記憶素子と、
前記第６の導電層と電気的に接続するノードにおいてデータの保持を行う第２の記憶素子と、を有する記憶回路。
【請求項７】
請求項６に記載の記憶回路と、
前記第３の導電層と電気的に接続する第１のフリップフロップと、
前記第５の導電層と電気的に接続する第２のフリップフロップと、を有する集積回路。
【請求項８】
酸化物半導体層と、
第１のゲート絶縁層及び第２のゲート絶縁層と、
第１のゲート及び第２のゲートと、
第１のソース及び第２のソースと、
第１のドレイン及び第２のドレインと、を有し、
前記第１のゲート絶縁層を介して前記酸化物半導体層の第１の面近傍に生じる電界を前記第１のゲート及び前記第１のソース間の電圧に応じて制御することで、前記酸化物半導体層に前記第１のソース及び前記第１のドレイン間のチャネルが形成され、
前記第２のゲート絶縁層を介して前記第１の面の裏面である前記酸化物半導体層の第２の面近傍に生じる電界を前記第２のゲート及び前記第２のソース間の電圧に応じて制御することで、前記酸化物半導体層に前記第２のソース及び前記第２のドレイン間のチャネルが形成される半導体素子。
【請求項９】
請求項８において、
前記第１のソース及び前記第１のドレイン間のチャネルと、前記第２のソース及び前記第２のドレイン間のチャネルとが重畳する領域を有する半導体素子。
【請求項１０】
請求項８又は請求項９において、
前記酸化物半導体層が、前記第１の面を含む第１の酸化物半導体領域と、前記第２の面を含む第２の酸化物半導体領域と、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する半導体素子。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、
前記第１のゲートが前記第２のゲートよりも前記第１のソース及び前記第１のドレインに近接し、且つ前記第２のゲートが前記第１のゲートよりも前記第２のソース及び前記第２のドレインに近接する半導体素子。
【請求項１２】
請求項８乃至請求項１１のいずれか一項に記載の半導体素子と、
前記第１のソース及び前記第１のドレインの一方と電気的に接続するノードにおいてデータの保持を行う第１の記憶素子と、
前記第２のソース及び前記第２のドレインの一方と電気的に接続するノードにおいてデータの保持を行う第２の記憶素子と、を有する記憶回路。
【請求項１３】
請求項１２に記載の記憶回路と、
前記第１のソース及び前記第１のドレインの他方と電気的に接続する第１のフリップフロップと、
前記第２のソース及び前記第２のドレインの他方と電気的に接続する第２のフリップフロップと、を有する集積回路。
【請求項１４】
請求項７又は請求項１３において、
前記半導体素子が、前記第１のフリップフロップ又は前記第２のフリップフロップと重畳する領域に設けられ、
前記第１のフリップフロップ及び前記第２のフリップフロップが、多結晶シリコン層又は単結晶シリコン層にチャネルが形成されるトランジスタを用いて構成される集積回路。
【請求項１５】
請求項７、請求項１３、又は請求項１４に記載の集積回路の駆動方法であって、
前記第１のフリップフロップ及び前記第２のフリップフロップに対する電源電圧の供給が停止される期間前に、前記第１のフリップフロップが保持するデータを前記第１の記憶素子に転送し、且つ前記第２のフリップフロップが保持するデータを前記第２の記憶素子に転送し、
前記期間中に、前記第１の記憶素子及び前記第２の記憶素子においてデータを保持し、
前記期間後に、前記第１の記憶素子において保持されたデータを前記第１のフリップフロップに転送することで前記第１のフリップフロップのデータを復元し、且つ前記第２の記憶素子において保持されたデータを前記第２のフリップフロップに転送することで前記第２のフリップフロップのデータを復元する集積回路の駆動方法。
【請求項１６】
請求項１５において、
前記期間前に、前記第１のフリップフロップから前記第１の記憶素子に対するデータの転送及び前記第２のフリップフロップから前記第２の記憶素子に対するデータの転送を同時に行う集積回路の駆動方法。
【請求項１７】
請求項１５又は請求項１６において、
前記期間後に、前記第１の記憶素子から前記第１のフリップフロップに対するデータの転送及び前記第２の記憶素子から前記第２のフリップフロップに対するデータの転送を同時に行う集積回路の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２５６８５５（Ｐ２０１２−２５６８５５Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−８９２５６（Ｐ２０１２−８９２５６）
【出願日】平成２４年４月１０日（２０１２．４．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年４月１０日（２０１２．４．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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