半導体素子およびその製造方法
【課題】二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子を提供する。
【解決手段】半導体素子１０は、多結晶シリコン膜４と、絶縁膜５，９と、金属量子ドット８とを備える。多結晶シリコン膜４は、絶縁基板１上に配置され、アモルファスシリコン膜を熱プラズマジェットによってアニールして作製される。絶縁膜５は、ＳｉＯ２からなり、多結晶シリコン膜４に接して多結晶シリコン膜４上に形成される。金属量子ドット８は、Ｐｔからなり、Ｐｔ薄膜を熱プラズマジェットによってアニールして絶縁膜５上に形成される。絶縁膜９は、ＳｉＯ２からなり、金属量子ドット８を覆うように絶縁膜５上に形成される。
【解決手段】半導体素子１０は、多結晶シリコン膜４と、絶縁膜５，９と、金属量子ドット８とを備える。多結晶シリコン膜４は、絶縁基板１上に配置され、アモルファスシリコン膜を熱プラズマジェットによってアニールして作製される。絶縁膜５は、ＳｉＯ２からなり、多結晶シリコン膜４に接して多結晶シリコン膜４上に形成される。金属量子ドット８は、Ｐｔからなり、Ｐｔ薄膜を熱プラズマジェットによってアニールして絶縁膜５上に形成される。絶縁膜９は、ＳｉＯ２からなり、金属量子ドット８を覆うように絶縁膜５上に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、複合フローティングゲートを用いた半導体メモリが知られている（特許文献１）。この半導体メモリは、Ｓｉ酸化膜によって被覆したＳｉ系量子ドット、高誘電率絶縁膜によって被覆したシリサイド量子ドット、および高誘電率絶縁膜によって被覆したＳｉ系量子ドットをＳｉＯ２膜を介して半導体基板上に、順次、積層した構造からなる。そして、電荷は、シリサイド量子ドット中に蓄積される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７０７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の半導体メモリにおいては、ＳｉＯ２膜は、シリコンからなる半導体基板を１０００℃で熱酸化して形成されるため、二酸化シリコンとシリコンとの界面特性が良好な半導体素子をガラス等の絶縁基板上に作製することが困難であった。
【０００５】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子を提供することである。
【０００６】
また、この発明の別の目的は、二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
この発明の実施の形態によれば、半導体素子は、絶縁基板と、多結晶シリコン膜と、第１および第２の二酸化シリコン膜と、金属量子ドットとを備える。多結晶シリコン膜は、絶縁基板上に形成される。第１の二酸化シリコン膜は、多結晶シリコン膜に接して形成され、キャリアがトンネル可能な膜厚を有する。金属量子ドットは、第１の二酸化シリコン膜に接して形成され、白金またはニッケルからなる。第２の二酸化シリコン膜は、金属量子ドットを覆うように形成される。そして、多結晶シリコン膜は、熱プラズマジェットをアモルファスシリコン膜に照射して製造された多結晶シリコン膜からなる。また、第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに熱プラズマジェットを照射することによって製造された二酸化シリコンからなる。更に、金属量子ドットは、白金またはニッケルからなる金属薄膜に熱プラズマジェットを照射することによって製造された金属量子ドットからなる。
【０００８】
また、この発明の実施の形態によれば、半導体素子の製造方法は、絶縁基板上にアモルファスシリコン膜を形成する第１の工程と、アモルファスシリコン膜に接して第１の二酸化シリコン膜を形成する第２の工程と、第１の二酸化シリコン膜に接して白金またはニッケルからなる金属薄膜を形成する第３の工程と、アモルファスシリコン膜に熱プラズマジェットを照射する第４の工程と、第１の二酸化シリコン膜に熱プラズマジェットを照射する第５の工程と、金属薄膜に熱プラズマジェットを照射する第６の工程と、熱プラズマジェットの照射によって金属薄膜から形成された金属量子ドットを覆うように第２の二酸化シリコン膜を形成する第７の工程とを備える。
【発明の効果】
【０００９】
この発明の実施の形態による半導体素子においては、多結晶シリコン膜は、第１の二酸化シリコン膜に接して形成され、多結晶シリコン膜は、アモルファスシリコン膜を熱プラズマジェットによってアニールすることによって製造され、第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに熱プラズマジェットを照射することによって製造される。また、金属量子ドットは、金属薄膜を熱プラズマジェットによってアニールすることによって製造される。その結果、第１の二酸化シリコン膜と多結晶シリコン膜との界面準位密度は、１０１０（個／ｃｍ２ｅＶ）台と低く、シリコンウエハを熱酸化して二酸化シリコン膜を作製したときの二酸化シリコン膜とシリコンとの界面準位密度とほぼ同じである。
【００１０】
従って、二酸化シリコンとシリコンとの良好な界面特性を有する半導体素子を絶縁基板上に製造できる。
【００１１】
また、この発明の実施の形態による半導体素子においては、多結晶シリコン膜中の電子を絶縁膜によって挟み込まれた金属量子ドットへ注入してメモリの書込を行なう。
【００１２】
従って、量子ドットとしてＳｉ系量子ドットを用いた場合よりも電子の保持時間を長くできる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態による半導体素子の断面構造図である。
【図２】リモートプラズマ処理を行なうプラズマ装置の概略図である。
【図３】熱プラズマジェットによる処理を行なうプラズマ装置の構成を示す概略図である。
【図４】図３に示すプラズマ装置において結晶を製造する例を説明するための図である。
【図５】図１に示す半導体素子の製造方法を示す第１の工程図である。
【図６】図１に示す半導体素子の製造方法を示す第２の工程図である。
【図７】図１に示す半導体素子の製造方法を示す第３の工程図である。
【図８】図１に示す半導体素子の製造方法を示す第４の工程図である。
【図９】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第１のエネルギーバンド図である。
【図１０】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第２のエネルギーバンド図である。
【図１１】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第３のエネルギーバンド図である。
【図１２】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第４のエネルギーバンド図である。
【図１３】フーリエ変換赤外分光光度計（ＦＴ−ＩＲ）を用いたＳｉＯ２膜の赤外線分光のスペクトルを示す図である。
【図１４】ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数と、最大表面温度との関係を示す図である。
【図１５】ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタの高周波Ｃ−Ｖ特性を示す図である。
【図１６】固定電荷密度と最大表面温度との関係を示す図である。
【図１７】この発明の実施の形態による他の半導体素子の断面構造図である。
【図１８】図１７に示す半導体素子の製造方法を示す第１の工程図である。
【図１９】図１７に示す半導体素子の製造方法を示す第２の工程図である。
【図２０】図１７に示す半導体素子の製造方法を示す第３の工程図である。
【図２１】シート抵抗と最大表面温度との関係を示す図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１５】
図１は、この発明の実施の形態による半導体素子の断面構造図である。図１を参照して、この発明の実施の形態による半導体素子１０は、絶縁基板１と、ｎ＋型多結晶シリコン層２，３と、多結晶シリコン膜４と、絶縁膜５，９と、ソース電極６と、ドレイン電極７と、金属量子ドット８と、ゲート電極１１とを備える。
【００１６】
絶縁基板１は、例えば、ガラスまたは有機フィルムからなる。ｎ＋型多結晶シリコン層２は、絶縁基板１に接して形成される。ｎ＋型多結晶シリコン層３は、絶縁基板１の面内方向においてｎ＋型多結晶シリコン層２から離れた位置で絶縁基板１に接して形成される。
【００１７】
ｎ＋型多結晶シリコン層２，３の各々は、例えば、２０ｎｍの膜厚を有し、例えば、約１×１０２０ｃｍ−３のリン（Ｐ）濃度を有する。
【００１８】
多結晶シリコン膜４は、ｎ＋型多結晶シリコン層２，３を覆うように絶縁基板１上に形成される。多結晶シリコン膜４は、例えば、ノンドープの多結晶シリコンからなり、例えば、１０〜２０ｎｍの膜厚を有する。
【００１９】
絶縁膜５は、多結晶シリコン膜４を覆うように絶縁基板１上に形成される。そして、絶縁膜５は、例えば、二酸化シリコン（ＳｉＯ２）膜からなり、例えば、５ｎｍの膜厚を有する。この５ｎｍの膜厚は、キャリア（電子または正孔）がトンネル可能な膜厚である。
【００２０】
ソース電極６は、一方端がｎ＋型多結晶シリコン層２上において絶縁膜５を貫通して多結晶シリコン膜４に接するように絶縁膜５上に形成される。そして、ソース電極６は、例えば、アルミニウム（Ａｌ）からなる。
【００２１】
ドレイン電極７は、一方端がｎ＋型多結晶シリコン層３上において絶縁膜５を貫通して多結晶シリコン膜４に接するように絶縁膜５上に形成される。そして、ドレイン電極７は、例えば、Ａｌからなる。
【００２２】
金属量子ドット８は、ソース電極６とドレイン電極７との間において、絶縁膜５に接して形成される。そして、金属量子ドット８は、例えば、白金（Ｐｔ）ドットからなる。また、金属量子ドット８は、例えば、９．０ｎｍの高さ、１０ｎｍの幅を有する。更に、金属量子ドット８の密度は、例えば、１．６×１０１１ｃｍ−２である。
【００２３】
絶縁膜９は、金属量子ドット８を覆うように絶縁膜５上に形成される。そして、絶縁膜９は、例えば、ＳｉＯ２膜からなる。また、絶縁膜９は、例えば、２０ｎｍの膜厚を有する。
【００２４】
ゲート電極１１は、絶縁膜９に接して絶縁膜９上に形成される。そして、ゲート電極１１は、例えば、不純物半導体または半透明金属からなる。不純物半導体は、Ｂ等の不純物がドーピングされた半導体である。
【００２５】
半導体素子１０においては、金属量子ドット８は、絶縁膜５，９によって挟まれており、絶縁膜５は、キャリアがトンネル可能な膜厚を有する。従って、半導体素子１０においては、ゲート電極１１に印加する電圧を制御することによって、チャネル層である多結晶シリコン膜４中の電子は、金属量子ドット８へ注入される。
【００２６】
また、金属量子ドット８に光を照射することによって、金属量子ドット８に保持された電子は、多結晶シリコン膜４へ放出される。
【００２７】
このように、半導体素子１０は、キャリアの書込みおよび消去が可能なフローティングゲート型の薄膜トランジスタである。
【００２８】
図２は、リモートプラズマ処理を行なうプラズマ装置の概略図である。図２を参照して、プラズマ装置６００は、石英管６１０と、反応室６２０と、基板ホルダー６３０と、ヒーター６４０と、配管６５０と、バルブ６６０と、アンテナ６７０と、マッチング回路６８０と、高周波電源６９０とを備える。
【００２９】
石英管６１０は、１０ｃｍφの直径を有し、その一方端が反応室６２０内に挿入されるように固定される。反応室６２０は、中空の円筒形状からなり、上面６２０Ａに石英管６１０の一方端を挿入するための開口部６２１を有し、側面６２０Ｂに排気口６２２を有する。そして、反応室６２０は、開口部６２１から石英管６１０の一方端が挿入されることによって、内部空間が石英管６１０の内部空間と連通する。従って、ポンプ（図示せず）によって反応室６２０および石英管６１０の内部の気体を排気口６２２を介して排気できる。
【００３０】
基板ホルダー６３０は、反応室６２０の下面６２０Ｃ上に配置される。ヒーター６４０は、シリコンカーバイド（ＳｉＣ）からなり、基板ホルダー６３０内に配置される。
【００３１】
配管６５０は、バルブ６６０を介して石英管６１０の他方端に連結される。バルブ６６０は、配管６５０に装着される。アンテナ６７０は、基板ホルダー６３０上に設置された基板８００から２３ｃｍの位置で石英管６１０の周囲を取り巻くように配置される。そして、アンテナ６７０は、その一方端がマッチング回路６８０に接続され、他方端が接地される。
【００３２】
マッチング回路６８０は、アンテナ６７０の一方端と高周波電源６９０との間に接続される。高周波電源６９０は、マッチング回路６８０と、接地ノードとの間に接続される。
【００３３】
ヒーター６４０は、基板ホルダー６３０を介して基板８００を所定の温度に加熱する。配管６５０は、水素（Ｈ２）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびシラン（ＳｉＨ４）ガスのいずれかをボンベ（図示せず）から石英管６１０内に導く。この場合、配管６５０は、
バルブ６６０は、Ｈ２ガス、Ａｒガス、Ｎ２ガス、およびＳｉＨ４ガスを石英管６１０内へ供給し、またはＨ２ガス、Ａｒガス、Ｎ２ガス、およびＳｉＨ４ガスの石英管６１０内への供給を遮断する。
【００３４】
マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射を低くして高周波電力をアンテナ６７０へ供給する。高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０へ供給する。
【００３５】
プラズマ装置６００における処理動作について説明する。基板８００が基板ホルダー６３０上に配置され、排気口６２２から反応室６２０および石英管６１０の真空引きが行なわれる。
【００３６】
その後、バルブ６６０が開けられ、ボンベ（図示せず）から所定量のＨ２ガス等が配管６５０を介して石英管６１０内へ導入される。そして、石英管６１０内の圧力が所定の圧力に達すると、高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０に供給する。この場合、マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射が最も低くなるように調整される。
【００３７】
そうすると、石英管６１０内でプラズマ７３０が発生し、主に原子状水素等がプラズマ７３０の発生領域から基板８００の方向へ石英管６１０内を拡散し、基板８００表面に到達する。そして、原子状水素等は、基板８００表面を処理する。
【００３８】
所定の処理時間が経過すると、高周波電源６９０がオフされ、バルブ６６０が閉じられて処理動作が終了する。
【００３９】
なお、プラズマ装置６００を用いてリモートプラズマ処理を行なう場合、基板８００は、電気的にフローティングされた状態でリモートプラズマによって処理される。
【００４０】
図３は、熱プラズマジェットによる処理を行なうプラズマ装置の構成を示す概略図である。図３を参照して、プラズマ装置１００は、反応容器１０１と、陰極１０２と、陽極１０３と、絶縁部材１０４と、配管１０５と、試料ホルダー１０６と、ガスボンベ１０７と、直流電源１０８と、移動装置１０９とを備える。
【００４１】
反応容器１０１は、中空の円柱形状からなる。陰極１０２は、３％のＬａＯ２を含むタングステン（Ｗ）からなる。そして、陰極１０２は、略円柱形状を有し、一方端が尖っている。また、陰極１０２は、他方端が絶縁部材１０４および反応容器１０１を貫通し、反応容器１０１の外部に配置されるとともに、絶縁部材１０４に固定される。
【００４２】
陽極１０３は、陰極１０２との間に空間ＳＰを形成するように陰極１０２の周囲に配置され、絶縁部材１０４に固定される。そして、陽極１０３は、試料ホルダー１０６側に熱プラズマジェットが通過するための孔１１１を有する。
【００４３】
絶縁部材１０４は、反応容器１０１の天井に固定される。配管１０５は、一方端が空間ＳＰに接するように陽極１０３を貫通し、他方端がガスボンベ１０７に連結される。
【００４４】
試料ホルダー１０６は、陰極１０２および陽極１０３に対向して配置される。ガスボンベ１０７は、配管１０５の他方端に連結され、Ａｒガスを保持する。
【００４５】
試料ホルダー１０６は、試料１１０を保持する。ガスボンベ１０７は、Ａｒガスを配管１０５を介して空間ＳＰに供給する。
【００４６】
直流電源１０８は、直流電圧源１０８１と、電流計１０８２とを含む。そして、直流電源１０８は、所望の電流が流れるように、陰極１０２と陽極１０３との間に直流電圧を印加する。
【００４７】
移動装置１０９は、試料ホルダー１０６を一定速度で方向ＤＲ１へ移動させる。
【００４８】
図４は、図３に示すプラズマ装置１００において結晶を製造する例を説明するための図である。図４を参照して、基板１２１上に多結晶シリコン膜を作製する場合、大気圧下で基板／アモルファスシリコン（ａ−Ｓｉ）からなる試料１２０が試料ホルダー１０６上に配置される。そして、ａ−Ｓｉは、たとえば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって作製され、その膜厚は、５０ｎｍである。
【００４９】
ガスボンベ１０７は、９．８リットル／分の流量でＡｒガスを空間ＳＰへ供給する。
【００５０】
また、直流電源１０８は、直流電流が１５０Ａ程度になるように、陰極１０２と陽極１０３との間に１３〜１６Ｖの直流電圧を印加する。
【００５１】
そうすると、陰極１０２は、熱プラズマジェット１４０を出射し、その出射した熱プラズマジェット１４０を孔１１１を介して試料１２０に照射する。
【００５２】
また、移動装置１０９は、１ｍ／ｓ〜２ｍ／ｓの速度で矢印１３２の方向へ試料ホルダー１０６を移動させる。
【００５３】
その結果、熱プラズマジェット１４０が照射された部分は、２〜３ｍｓｅｃで１２００℃まで昇温され、多結晶シリコン膜１２２になる。
【００５４】
図５から図８は、それぞれ、図１に示す半導体素子１０の製造方法を示す第１から第４の工程図である。
【００５５】
図５を参照して、半導体素子１０の製造が開始されると、ガラス等の絶縁基板１は、ＲＣＡ洗浄等のウェットによる洗浄が行われ、容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）プラズマ装置（図示せず）の一方の電極上にセットされる。この場合、平行に配置された２つの電極間の距離は、４５ｍｍである。
【００５６】
そして、０．５ｓｃｃｍの１００％ＳｉＨ４ガスと、１５ｓｃｃｍの１％フォスフィン（ＰＨ３）ガスと、３４．５ｓｃｃｍのＨ２ガスとを配管を介して反応室内に流す。その後、排気装置（図示せず）によって反応室内の圧力を１３．３Ｐａに設定する。また、ヒーターによって絶縁基板１の温度を２５０℃に設定する。
【００５７】
そうすると、高周波電源は、１３．５６ＭＨｚの周波数を有する５０Ｗのパワーをマッチング回路を介して２つの電極間に印加する。
【００５８】
これによって、リン（Ｐ）ドープのアモルファスシリコン膜２０１が絶縁基板１上に堆積される（工程（ａ）参照）。この場合、アモルファスシリコン膜２０１の膜厚は、２０ｎｍである。
【００５９】
その後、アモルファスシリコン膜２０１上にレジストを塗布し、その塗布したレジスタをフォトリソグラフィによってパターンニングしてレジストパターン２１０をアモルファスシリコン膜２０１上に形成する（工程（ｂ）参照）。
【００６０】
そして、レジストパターン２１０をマスクとしてアモルファスシリコン膜２０１をエッチングし、ｎ型アモルファスシリコン膜２０２，２０３を絶縁基板１上に形成する（工程（ｃ）参照）。その後、レジストパターン２１０を除去する。
【００６１】
引き続いて、ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を容量結合型プラズマ装置から取り出し、その取り出したｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１の表面を希フッ酸で処理し、ｎ型アモルファスシリコン膜２０２，２０３の表面を水素によって終端する。
【００６２】
そして、表面が水素によって終端されたｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を誘導結合型（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）プラズマ装置の基板ホルダー上にセットする。この場合、誘導結合型プラズマ装置における電極と基板との間の距離は、４５ｍｍである。
【００６３】
そうすると、５ｓｃｃｍの１００％ＳｉＨ４ガスと、５ｓｃｃｍのＨ２ガスとを配管を介して反応室内に流す。そして、排気装置（図示せず）によって反応室内の圧力を６．６５Ｐａに設定する。また、ヒーターによって絶縁基板１の温度を２５０℃に設定する。
【００６４】
そうすると、高周波電源は、１３．５６ＭＨｚの周波数を有する３０Ｗのパワーをマッチング回路を介して電極に印加する。
【００６５】
これによって、ノンドープのアモルファスシリコン膜２０４が絶縁基板１およびｎ型アモルファスシリコン膜２０２，２０３上に形成される（工程（ｄ）参照）。この場合、アモルファスシリコン膜２０４の膜厚は、１０ｎｍ〜２０ｎｍである。
【００６６】
その後、アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を誘導結合型プラズマ装置から取り出し、その取り出したアモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１をプラズマ装置６００の基板ホルダー６３０上にセットする。
【００６７】
そして、０．６ｓｃｃｍのＳｉＨ４ガスと、１０ｓｃｃｍのＯ２ガスと、４０ｓｃｃｍのＡｒガスとを配管６５０を介して石英管６１０および反応室６２０内に流す。そして、排気装置（図示せず）によって反応室６２０内の圧力を４０Ｐａに設定する。また、ヒーター６４０によって絶縁基板１の温度を３５０℃以下に設定する。
【００６８】
そうすると、高周波電源６９０は、１０Ｗのパワーをマッチング回路６８０を介してアンテナ６７０に印加する。
【００６９】
これによって、ＳｉＯ２膜２０５がアモルファスシリコン膜２０４上に形成される（工程（ｅ）参照）。この場合、ＳｉＯ２膜２０５の膜厚は、５ｎｍである。
【００７０】
図６を参照して、工程（ｅ）の後、試料（＝ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をスパッタリング装置にセットし、試料の温度を室温に保持したまま、白金からなる金属薄膜２０６をＳｉＯ２膜２０５上にＡｒスパッタリングによって形成する（工程（ｆ）参照）。この場合、金属薄膜２０６の膜厚は、５ｎｍである。
【００７１】
その後、試料（＝金属薄膜２０６／ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【００７２】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５２Ａになるように、陰極１０２と陽極１０３との間に１６Ｖの直流電圧を印加する。また、移動装置１０９は、１ｍ／ｓまたは２ｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【００７３】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットを試料（＝金属薄膜２０６／ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）に照射する（工程（ｇ）参照）。この場合、試料と熱プラズマジェットとの距離は、４ｍｍまたは５ｍｍであり、試料の温度は、室温である。
【００７４】
その結果、ｎ＋型多結晶シリコン層２，３は、それぞれ、ｎ型アモルファスシリコン膜２０２，２０３から形成され、多結晶シリコン膜４は、アモルファスシリコン膜２０４から形成され、絶縁膜（＝ＳｉＯ２膜）５がＳｉＯ２膜２０５から形成され、金属量子ドット８が金属薄膜２０６から形成される（工程（ｈ）参照）。
【００７５】
そして、ＰＭＡ（PostMetalization Annealing）処理を行なう。このＰＭＡ処理は、ＳｉＯ２／Ｓｉ界面を水素原子によって終端することによってＳｉＯ２／Ｓｉ界面特性を向上させる技術である。そして、ＰＭＡ処理は、試料（＝金属量子ドット８／絶縁膜（＝ＳｉＯ２膜）５／多結晶シリコン膜４／ｎ＋型多結晶シリコン層２，３／絶縁基板１）をＨ２ガス中で６７０Ｋの温度で熱処理することによって行われた。
【００７６】
その後、試料（＝金属量子ドット８／ＳｉＯ２膜５／多結晶シリコン膜４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をプラズマ装置６００の基板ホルダー６３０上にセットする。そして、ＳｉＯ２膜２０５の形成条件と同じ形成条件を用いてＳｉＯ２膜２０７を金属量子ドット８を覆うように形成する（工程（ｉ）参照）。この場合、ＳｉＯ２膜２０７の膜厚は、２０ｎｍである。
【００７７】
図７を参照して、工程（ｉ）の後、レジストをＳｉＯ２膜２０７の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２２０をＳｉＯ２膜２０７上に形成する（工程（ｊ）参照）。
【００７８】
そして、レジストパターン２２０をマスクとしてＳｉＯ２膜２０７および金属量子ドット８をエッチングする（工程（ｋ）参照）。これによって、ＳｉＯ２膜９が金属量子ドット８上に形成される。その後、レジストパターン２２０を除去する。
【００７９】
引き続いて、レジストをＳｉＯ２膜５，９上に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２３０をレジストをＳｉＯ２膜５，９上に形成する（工程（ｌ）参照）。
【００８０】
そして、レジストパターン２３０をマスクとしてＳｉＯ２膜５をエッチングし、スルーホール２０８，２０９を絶縁膜（＝ＳｉＯ２膜）５に形成する（工程（ｍ）参照）。その後、レジストパターン２３０を除去する。
【００８１】
図８を参照して、工程（ｍ）の後、ＳｉＯ２膜５，９上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２４０をＳｉＯ２膜５，９上に形成する（工程（ｎ）参照）。
【００８２】
そして、レジストパターン２４０をマスクとしてＡｌを蒸着し、その後、レジストパターン２４０を除去する。これによって、ソース電極６およびドレイン電極７が形成される（工程（ｏ）参照）。
【００８３】
引き続いて、ＳｉＯ２膜５，９、ソース電極６およびドレイン電極７上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２５０を形成する（工程（ｐ）参照）。
【００８４】
そして、レジストパターン２５０をマスクとして不純物半導体または半透明金属を形成し、その後、レジストパターン２５０を除去する。これによって、ゲート電極１１がＳｉＯ２膜９上に形成され、半導体素子１０が完成する（工程（ｑ）参照）。
【００８５】
なお、金属量子ドット８がＮｉからなる場合も、半導体素子１０は、上述した工程（ａ）〜工程（ｑ）に従って製造される。
【００８６】
図９〜図１２は、それぞれ、図１に示す半導体素子１０におけるメモリ書込動作とメモリ消去動作とを説明するための第１から第４のエネルギーバンド図である。
【００８７】
以下の説明では、半導体素子１０におけるトランジスタキャパシタ部のエネルギーバンド図を参照してメモリ書き込み動作およびメモリ消去動作を説明する。
【００８８】
まず、図９を参照して、半導体素子１０のゲート電極１１に正の電圧が印加されていないときのエネルギーバンド図について説明する。金属量子ドット８は、絶縁膜５と絶縁膜９とによって挟まれており、ナノサイズを有するため、離散的なエネルギー準位ＬＶ１が金属量子ドット８の伝導帯中に存在する。エネルギー準位ＬＶ１は、電子に対するエネルギー準位である。
【００８９】
そして、金属量子ドット８は、多結晶シリコン膜４と異なる材料からなっているので、エネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。
【００９０】
このように、半導体素子１０においては、金属量子ドット８の電子に対するエネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。
【００９１】
次に、図１０を参照して、図９に示すエネルギーバンド図を有する半導体素子１０におけるメモリの書き込み動作は、ゲート電極１１に正の電圧を印加し、多結晶シリコン膜４から電子を金属量子ドット８に注入することにより行われる。
【００９２】
ゲート電極１１に正の電圧を印加すると、多結晶シリコン膜４の電子３０が絶縁膜５をトンネルして金属量子ドット８へと注入される。金属量子ドット８へ電子が注入されると、金属量子ドット８の静電エネルギーが上昇するため、金属量子ドット８中の電子保持によって多結晶シリコン膜４のバンドは、下側に曲げられる。この状態は、論理上の「１」と判定される。
【００９３】
正の電圧をゲート電極１１に更に印加すると、さらに、多結晶シリコン膜４の電子が絶縁膜５をトンネルして金属量子ドット８へと注入される。これによって、金属量子ドット８へ２個目の電子４０が注入される（図１１参照）。この状態は、論理上の「２」と判定される。
【００９４】
このように、ゲート電極１１に正電圧を印加することによって、多結晶シリコン膜４の電子が１個ずつ絶縁膜５をトンネルして金属量子ドット８へと注入される。この状態をもって多値表現が可能となる。
【００９５】
金属量子ドット８に注入された数個の電子は、光入力または電子放出操作のない間は金属量子ドット８に保持される。
【００９６】
また、半導体素子１０のゲート電極１１に正電圧を更に印加すると、上記同様に、多結晶シリコン膜４から電子が金属量子ドット８内に注入される。
【００９７】
金属量子ドット８は、ナノ（量子）構造であるため、離散化したエネルギー準位ＬＶ１が存在し、このエネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。その結果、金属量子ドット８は、電子保持によるしきい値シフトの検知が可能であり、さらには、金属材料を用いているため、保持電子数の制限がなく、多数の電子を安定に保持できる。そのため、電子保持時間が長くなり、結果として情報の保持時間が長くなる。さらには、電荷保持ノードとして金属量子ドット８を用いることで、電子の注入に必要な時間、即ち、情報書き込み時間に大きく影響を及ぼす絶縁膜５を極めて薄膜化することが可能となるため、書き込み速度も同時に効率良く改善できる。
【００９８】
以上説明した半導体素子１０によれば、ゲート電極１１を不純物半導体または半透明金属によって構成し、不純物半導体または半透明金属からの電気的パルスまたは光パルスにより金属量子ドット８への電子の注入を高速で効率的に行なうことが可能となる。
【００９９】
また、半導体素子１０においては、多結晶シリコン膜４と絶縁膜５との境界面がＳｉとＳｉＯ２との界面なので、閾値電圧の増加や電界効果移動度の低下を招くことなく、良好なトランジスタ特性を実現できる。
【０１００】
次に、半導体素子１０におけるメモリの消去動作について説明する。半導体素子１０におけるメモリの消去は、ゲート電極１１に光を照射したり、負の電圧を印加したりして、金属量子ドット８に注入された電子を多結晶シリコン膜４へ放出することによって行なわれる。
【０１０１】
以下、図１２を参照して、半導体素子１０におけるメモリの消去動作を説明する。なお、半導体素子１０の構造におけるトランジスタキャパシタ部の構造で説明を行う。
【０１０２】
一旦、書き込んだ情報を消去する場合、ゲート電極１１から微弱な光５０を入射する。微弱な光５０がゲート電極１１に入射されると、内部光電効果によって、金属量子ドット８に保持された電子が励起される。その結果、半導体素子１０では、金属量子ドット８に保持された電子６０は、多結晶シリコン膜４中へ放出される。
【０１０３】
そして、ゲート電極１１に負電圧をさらに印加することによって、金属量子ドット８中のより低いエネルギー準位ＬＶ１に保持された電子は、多結晶シリコン膜４へ放出される。
【０１０４】
このように、半導体素子１０では、金属量子ドット８に保持された電子を放出する際、ゲート電極１１に印加する負電圧を制御することによって、金属量子ドット８に保持された電子を段階的に多結晶シリコン膜４へ放出するようにしている。
【０１０５】
その結果、多値メモリの部分的な消去動作が可能となるので、メモリ消去動作の制御をより確実化させることができる。
【０１０６】
また、一度に全ての電子を放出する場合は、ゲート電極１１に負電圧を印加した状態でゲート電極１１に微弱な光５０を照射する。これにより、内部光電効果によって金属量子ドット８内の保持電子を一挙に多結晶シリコン膜４へ放出でき、保持電子がなくなるため、データは消去されたことになる。
【０１０７】
なお、金属量子ドット８に対する多結晶シリコン膜４のバリアは、低いために赤外域の光でも容易に電子を放出できるので、現在、光データ通信に広く使われている赤外域の光で半導体素子１０からのデータ出力が可能であるという利点を有する。
【０１０８】
なお、微弱な光５０の光源として、メモリパッケージ内部に有機ＥＬ材料を塗布することで実現してもよい。
【０１０９】
以上、説明したように、半導体素子１０においては、多値記憶動作を実現できる。
【０１１０】
また、Ｓｉ量子ドットに比べ電子系に対する深いポテンシャル井戸が実現できる金属量子ドットに電子を注入することにより、注入された電子は、金属量子ドット内に安定して蓄積可能となり、電子を放出しにくくなる。その結果、絶縁膜５の薄膜化による書き込み・消去時間の低減が改善できるため、多値記憶動作を安定かつ高速に実現可能となる。
【０１１１】
半導体素子１０の製造においては、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６を、順次、絶縁基板１上に堆積した後に、プラズマ装置１００によって熱プラズマジェットをｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６に照射してｎ＋型多結晶シリコン層２，３、多結晶シリコン膜４、絶縁膜（＝ＳｉＯ２膜）５および金属量子ドット８を形成する（工程（ａ）〜工程（ｈ）参照）。
【０１１２】
即ち、絶縁膜（＝ＳｉＯ２膜）５は、プラズマ装置６００を用いたリモートプラズマによって堆積されたＳｉＯ２膜２０５に熱プラズマジェットを照射することによって作製される。また、多結晶シリコン膜４と絶縁膜（＝ＳｉＯ２膜）５との界面も、アモルファスシリコン膜２０４／ＳｉＯ２膜２０５に熱プラズマジェットを照射することによって作製される。
【０１１３】
そこで、熱プラズマジェットによって作製された絶縁膜（＝ＳｉＯ２膜）５、および多結晶シリコン膜４と絶縁膜（＝ＳｉＯ２膜）５との界面特性について説明する。
【０１１４】
図１３は、フーリエ変換赤外分光光度計（ＦＴ−ＩＲ）を用いたＳｉＯ２膜の赤外線分光のスペクトルを示す図である。図１３において、縦軸は、吸収を表し、横軸は、波数を表す。
【０１１５】
図１３を参照して、ＳｉＯ２膜２０５においては、Ｓｉ−Ｏ−Ｓｉの伸縮振動が１０５３ｃｍ−１に観測された。この１０５３ｃｍ−１の波数は、１０００℃程度の高温でシリコンウェハを熱酸化して形成されたＳｉＯ２膜におけるＳｉ−Ｏ−Ｓｉの伸縮振動の波数（＝１０７８ｃｍ−１）よりも小さい。
【０１１６】
また、ＳｉＯ２膜２０５においては、３４００〜３６００ｃｍ−１の範囲において、Ｓｉ−ＯＨの結合に基づく吸収が観測された。
【０１１７】
これらの結果は、ＳｉＯ２膜２０５の堆積中に、Ｓｉ−ＯＨの結合が導入され、Ｓｉ−Ｏ−Ｓｉネットワークにおいて酸素欠陥を生じることを示す。
【０１１８】
また、ＰＭＡ処理を行なうことによって、Ｓｉ−ＯＨ結合およびＳｉ−Ｏ−Ｓｉ結合の強度は、殆ど、変化せず、Ｓｉ−Ｏ−Ｓｉのピーク波数も、殆ど、変化しない。従って、Ｓｉ−Ｏ−Ｓｉネットワークの化学結合は、６７０ＫでのＰＭＡによっては改善されない。
【０１１９】
一方、プラズマ装置１００を用いた熱プラズマジェットの照射によるアニールを行なうと、ＳｉＯ２膜２０５の温度は、２．８ｍｓの間、８１５℃に昇温され、３４００〜３６００ｃｍ−１の範囲におけるＳｉ−ＯＨの伸縮振動による吸収強度が大きく減少する。また、Ｓｉ−Ｏ−Ｓｉの非対称伸縮振動に関連した信号強度は、１０５３ｃｍ−１から１０６６ｃｍ−１へ著しく増加し、吸収バンドの半値幅は、９０ｃｍ−１から８５ｃｍ−１へ減少する。
【０１２０】
これらの結果は、膜中のＯＨ結合がＨ２Ｏ分子として脱着し、Ｓｉ−Ｏ−Ｓｉネットワークを形成することを示す。即ち、熱プラズマジェットによるアニールは、Ｓｉ−Ｏ−Ｓｉの化学結合成分を増加し、ネットワークを緩和する。
【０１２１】
図１４は、ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数と、最大表面温度との関係を示す図である。
【０１２２】
図１４において、縦軸は、ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数を表し、横軸は、最大表面温度を表す。なお、この最大表面温度は、プラズマ装置１００を用いて熱プラズマジェットによってＳｉＯ２膜をアニールするときのＳｉＯ２膜の表面温度の最大値であり、試料ホルダー１０６上の試料全体の温度ではない。
【０１２３】
図１４を参照して、最大表面温度が８８９（Ｋ）から１０８８（Ｋ）まで上昇すると、Ｓｉ−ＯＨ結合の量は、単調に２４％まで減少し、Ｓｉ−Ｏ−Ｓｉ結合の量は、１．１５倍まで増加する。また、ピーク波数は、最大表面温度の上昇に伴って線形に大きくなる。
【０１２４】
そして、１０８８Ｋにおける熱プラズマジェットによるアニールは、９７３（Ｋ）における熱酸化膜と実質的に同等である。
【０１２５】
従って、基板表面の局所的な加熱は、厳しい熱的ダメージを基板に与えることなしに膜の品質を改善する有効な方法である。
【０１２６】
図１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタの高周波Ｃ−Ｖ特性を示す図である。
【０１２７】
図１５において、縦軸は、規格化された容量を表し、横軸は、ゲート電圧を表す。
【０１２８】
図１５を参照して、プラズマ装置６００を用いて堆積された直後のＳｉＯ２膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ）を用いたＭＯＳキャパシタのＣ−Ｖ特性は、注入電荷のためにヒステリシスを示すとともに、正の固定電荷のために、負のフラットバンド電圧シフトが観測された。
【０１２９】
一方、ＰＭＡ処理および熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いてＭＯＳキャパシタのＣ−Ｖ特性においては、ヒステリシスの幅および負のフラットバンド電圧シフトが著しく減少した。
【０１３０】
これらの結果は、トラップサイト数および固定電荷量の減少を表すものである。
【０１３１】
図１６は、固定電荷密度と最大表面温度との関係を示す図である。図１６において、縦軸は、固定電荷密度を表し、横軸は、最大表面温度を表す。なお、固定電荷密度は、全ての固定電荷がＳｉＯ２／Ｓｉ界面に存在すると仮定して計算された。
【０１３２】
図１６を参照して、プラズマ装置６００を用いて堆積された直後のＳｉＯ２膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ）を用いたＭＯＳキャパシタの固定電荷密度は、１×１０１２（ｃｍ−２）よりも高い。
【０１３３】
一方、熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いたＭＯＳキャパシタの固定電荷密度は、最大表面温度が１２００Ｋまで上昇するに伴って、１．２×１０１１（ｃｍ−２）まで減少した。
【０１３４】
この１．２×１０１１（ｃｍ−２）の値は、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタの固定電荷密度よりも低い値である。
【０１３５】
熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いたＭＯＳキャパシタのＣ−Ｖ特性は、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタのＣ−Ｖ特性よりも向上しない。
【０１３６】
そして、図１５に示すように、熱プラズマジェットによるアニールを行なった後に、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタ（ＴＰＪ＋ＰＭＡ）のＣ−Ｖ特性は、殆ど、理想的なＣ−Ｖ特性に一致する。
【０１３７】
これらの結果は、ＳｉＯ２膜中の固定電荷密度および界面トラップ密度がＰＭＡ処理によって更に減少することを意味する。これを確認するために、界面トラップ密度を高周波Ｃ−Ｖ特性およびquasi-static Ｃ−Ｖ特性から定量的に評価した。その結果、熱プラズマジェットによるアニールを行なうことによって、界面トラップ密度は、２．０×１０１２（ｃｍ−２ｅＶ−１）から５．０×１０１１（ｃｍ−２ｅＶ−１）へ減少した。
【０１３８】
そして、熱プラズマジェットによるアニールを行なった後に、ＰＭＡ処理を行なうことによって、界面トラップ密度は、３．０×１０１０（ｃｍ−２ｅＶ−１）まで減少した。この３．０×１０１０（ｃｍ−２ｅＶ−１）は、約１０００℃において熱酸化によって作製されたＳｉＯ２の界面トラップ密度と同等である。
【０１３９】
このように、熱プラズマジェットによるアニールとＰＭＡ処理とを連続的に行なうことによって、熱酸化によって作製されたＳｉＯ２の界面トラップ密度と同等の界面トラップ密度を有するＳｉＯ２／Ｓｉ界面が得られる。
【０１４０】
従って、半導体素子１０における多結晶シリコン膜４と絶縁膜５（＝ＳｉＯ２膜）との界面は、良好な界面特性を示す。
【０１４１】
その結果、この発明の実施の形態によれば、ガラス等の絶縁基板１上に作製された半導体素子１０において、二酸化シリコンとシリコンとの界面特性を向上できる。
【０１４２】
金属量子ドット８は、金属薄膜２０６を熱プラズマジェットによってアニールすることによって製造されるが、金属量子ドット８の密度および高さは、熱プラズマジェットが照射されたときの金属薄膜２０６の表面温度によって変化する。
【０１４３】
即ち、金属量子ドット８の密度は、金属薄膜２０６の表面温度が５００℃から７００℃へ高くなるに従って約２．０×１０１１（ｃｍ−２）から約１．４×１０１１（ｃｍ−２）へ低下し、金属量子ドット８の高さは、金属薄膜２０６の表面温度が５００℃から７００℃へ高くなるに従って約６．０ｎｍから約１３．７ｎｍまで大きくなる。
【０１４４】
従って、金属薄膜２０６の表面温度が５００℃であるとき、金属量子ドット８は、最も高い密度および最も低い高さを有し、金属薄膜２０６の表面温度が７００℃であるとき、金属量子ドット８は、最も低い密度および最も高い高さを有する。
【０１４５】
そして、金属薄膜２０６の表面温度は、熱プラズマジェットの走査速度および熱プラズマジェットと試料との距離によって変化する。熱プラズマジェットと試料との距離を一定に保持して、熱プラズマジェットの走査速度を２ｍ／ｓに設定すると、金属薄膜２０６の表面温度は、５００℃になり、熱プラズマジェットの走査速度を１ｍ／ｓに設定すると、金属薄膜２０６の表面温度は、６５０℃になる。
【０１４６】
従って、熱プラズマジェットと試料との距離を一定に保持した場合、金属薄膜２０６の表面温度は、熱プラズマジェットの走査速度が相対的に速くなれば、相対的に低くなり、熱プラズマジェットの走査速度が相対的に遅くなれば、相対的に高くなる。
【０１４７】
また、熱プラズマジェットの走査速度を一定に保持して、熱プラズマジェットと試料との距離を４ｍｍに設定すると、金属薄膜２０６の表面温度は、６５０℃になり、熱プラズマジェットと試料との距離を５ｍｍに設定すると、金属薄膜２０６の表面温度は、７００℃になる。
【０１４８】
従って、熱プラズマジェットの走査速度を一定に保持した場合、金属薄膜２０６の表面温度は、熱プラズマジェットと試料との距離が相対的に短くなれば、相対的に高くなり、熱プラズマジェットの走査速度が相対的に長くなれば、相対的に低くなる。
【０１４９】
その結果、熱プラズマジェットの走査速度、および熱プラズマジェットと試料との距離を制御することによって、金属量子ドット８の密度および高さを所望の密度および所望の高さに設定できる。
【０１５０】
図１７は、この発明の実施の形態による他の半導体素子の断面構造図である。この発明の実施の形態による半導体素子は、図１７に示す半導体素子１０Ａであってもよい。
【０１５１】
図１７を参照して、半導体素子１０Ａは、絶縁基板１と、多結晶シリコン膜２１と、ソース電極２２と、ドレイン電極２３と、絶縁膜２４，２６と、金属量子ドット２５と、ゲート電極２７とを備える。
【０１５２】
多結晶シリコン膜２１は、ノンドープの多結晶シリコンからなり、多結晶シリコン膜４と同じ膜厚を有する。そして、多結晶シリコン膜２１は、絶縁基板１の表面に形成される。
【０１５３】
ソース電極２２は、ｎ＋型多結晶シリコンからなり、多結晶シリコン膜２１中に形成される。そして、ソース電極２２は、半導体素子１０のｎ＋型多結晶シリコン層２，３と略同じ膜厚を有する。また、ソース電極２２は、約１×１０２０ｃｍ−３のＰ濃度を有する。
【０１５４】
ドレイン電極２３は、絶縁基板１の面内方向において、ソース電極２２から離れた位置において多結晶シリコン膜２１中に配置される。そして、ドレイン電極２３は、半導体素子１０のｎ＋型多結晶シリコン層２，３と略同じ膜厚を有する。また、ドレイン電極２３は、約１×１０２０ｃｍ−３のＰ濃度を有するｎ＋型多結晶シリコンからなる。
【０１５５】
絶縁膜２４は、ＳｉＯ２膜からなり、ソース電極２２とドレイン電極２３との間の多結晶シリコン膜２１上に多結晶シリコン膜２１に接して形成される。そして、絶縁膜２４は、キャリアがトンネル可能な５ｎｍの膜厚を有する。
【０１５６】
金属量子ドット２５は、ＰｔまたはＮｉからなり、絶縁膜２４に接して絶縁膜２４上に形成される。そして、金属量子ドット２５は、半導体素子１０の金属量子ドット８と同じサイズを有する。
【０１５７】
絶縁膜２６は、ＳｉＯ２膜からなり、金属量子ドット２５を覆うように絶縁膜２４上に形成される。そして、絶縁膜２６は、半導体素子１０の絶縁膜９と同じ膜厚を有する。
【０１５８】
ゲート電極２７は、不純物半導体または半透明金属からなる。そして、ゲート電極２７は、絶縁膜２６上に形成される。
【０１５９】
図１８から図２０は、それぞれ、図１７に示す半導体素子１０Ａの製造方法を示す第１から第３の工程図である。
【０１６０】
図１８を参照して、半導体素子１０Ａの製造が開始されると、ガラス等の絶縁基板１は、ＲＣＡ洗浄等のウェットによる洗浄が行われ、誘導結合型プラズマ装置の基板ホルダー上にセットされる。
【０１６１】
そして、上述したアモルファスシリコン膜２０４の形成条件と同じ形成条件を用いてアモルファスシリコン膜３０１を絶縁基板１上に形成する（工程（ａ）参照）。この場合、アモルファスシリコン膜３０１の膜厚は、アモルファスシリコン膜２０４の膜厚と同じである。
【０１６２】
その後、アモルファスシリコン膜３０１／絶縁基板１を誘導結合型プラズマ装置から取り出し、その取り出したアモルファスシリコン膜３０１／絶縁基板１をプラズマ装置６００の基板ホルダー６３０上にセットする。
【０１６３】
そして、ＳｉＯ２膜２０５の形成条件と同じ形成条件を用いてＳｉＯ２膜３０２をアモルファスシリコン膜３０１上に形成する（工程（ｂ）参照）。この場合、ＳｉＯ２膜３０２の膜厚は、ＳｉＯ２膜２０５の膜厚と同じである。
【０１６４】
引き続いて、試料（＝ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）をスパッタリング装置にセットし、試料の温度を室温に保持したまま、白金からなる金属薄膜３０３をＳｉＯ２膜３０２上にＡｒスパッタリングによって形成する（工程（ｃ）参照）。この場合、金属薄膜３０３の膜厚は、５ｎｍである。
【０１６５】
その後、試料（＝金属薄膜３０３／ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【０１６６】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５２Ａになるように、陰極１０２と陽極１０３との間に１６Ｖの直流電圧を印加する。また、移動装置１０９は、１ｍ／ｓまたは２ｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【０１６７】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットを試料（＝金属薄膜３０３／ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）に照射する（工程（ｄ）参照）。この場合、試料と熱プラズマジェットとの距離は、４ｍｍまたは５ｍｍであり、試料の温度は、室温である。
【０１６８】
これによって、多結晶シリコン膜３０４は、アモルファスシリコン膜３０１から形成され、ＳｉＯ２膜３０５は、ＳｉＯ２膜３０２から形成され、金属量子ドット２５が金属薄膜３０３から形成される（工程（ｅ）参照）。
【０１６９】
そして、試料（＝金属量子ドット２５／ＳｉＯ２膜３０５／多結晶シリコン膜３０４／絶縁基板１）をＨ２ガス中で６７０Ｋの温度で熱処理することによってＰＭＡ処理を行なう。
【０１７０】
図１９を参照して、工程（ｅ）の後、プラズマ装置６００を用いてＳｉＯ２膜３０２の形成条件と同じ形成条件を用いてＳｉＯ２膜３０６を金属量子ドット２５を覆うようにＳｉＯ２膜３０５上に形成する（工程（ｆ）参照）。この場合、ＳｉＯ２膜３０６の膜厚は、半導体素子１０の絶縁膜９の膜厚と同じである。
【０１７１】
その後、レジストをＳｉＯ２膜３０６上に塗布し、その塗布したレジストをフォトリソグラフィによりパターンニングしてレジストパターン３１０を形成する（工程（ｇ）参照）。
【０１７２】
そして、レジストパターン３１０をマスクとしてＳｉＯ２膜３０６、金属量子ドット２５およびＳｉＯ２膜３０５をエッチングする。これによって、多結晶シリコン膜３０４上に絶縁膜２４、金属量子ドット２５および絶縁膜２６が形成される（工程（ｈ）参照）。
【０１７３】
引き続いて、レジストパターン３１０をマスクとしてＰを多結晶シリコン膜３０４にイオン注入する（工程（ｉ）参照）。そして、レジストパターン３１０を除去する。この場合、イオン注入の加速電圧は、５ｋｅＶであり、Ｐのドーズ量は、５×１０１４（イオン／ｃｍ２）である。
【０１７４】
図２０を参照して、工程（ｉ）の後、試料（＝絶縁膜２６／金属量子ドット２５／絶縁膜２４／Ｐドープ領域３０７，３０８／多結晶シリコン膜２１／絶縁基板１）を５７０（Ｋ）で熱処理する。そして、試料（＝絶縁膜２６／金属量子ドット２５／絶縁膜２４／Ｐドープ領域３０７，３０８／多結晶シリコン膜２１／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【０１７５】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５０Ａになるように、陰極１０２と陽極１０３との間に１４．０〜１８．５Ｖの直流電圧を印加する。また、移動装置１０９は、４００ｍｍ／ｓ〜１４００ｍｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【０１７６】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットをＰドープ領域３０７，３０８に照射する（工程（ｊ）参照）。この場合、試料と熱プラズマジェットとの距離は、１．５ｍｍであり、試料の温度は、室温である。
【０１７７】
その結果、イオン注入されたＰ原子が電気的に活性化され、ソース電極２２およびドレイン電極２３が多結晶シリコン層２１中に形成される。
【０１７８】
そして、レジストを塗布し、その塗布したレジストをフォトリソグラフィによりパターングしてレジストパターン３２０を形成する（工程（ｋ）参照）。
【０１７９】
そうすうと、レジストパターン３２０をマスクとして不純物半導体または半透明金属からなるゲート電極２７を絶縁膜２６上に形成する。これによって、半導体素子１０Ａが完成する（工程（ｌ）参照）。
【０１８０】
なお、半導体素子１０Ａの製造方法においては、Ｐをプラズマ処理によって多結晶シリコン膜３０４中へ注入してもよい。
【０１８１】
また、金属量子ドット２５がＮｉからなる場合も、半導体素子１０Ａは、図１８から図２０に示す工程（ａ）〜工程（ｌ）に従って製造される。
【０１８２】
図２１は、シート抵抗と最大表面温度との関係を示す図である。図２１において、縦軸は、シート抵抗を表し、横軸は、最大表面温度を表す。
【０１８３】
なお、図２１において、Preheating Temperatureは、プラズマ装置１００を用いたプラズマジェットによるアニールの前に行なわれる熱処理温度である。
【０１８４】
図２１を参照して、Ｂをイオン注入した試料、および砒素（Ａｓ）をイオン注入した試料において、シート抵抗は、最大表面温度の上昇に伴って大きく低下する。従って、熱プラズマジェットによるアニールを行なうことによって、イオン注入されたＢおよびＡｓは、電気的に活性化されることが解った。
【０１８５】
このように、熱プラズマジェットによるアニールによって、イオン注入された原子を電気的に活性化できる。
【０１８６】
なお、図２１においては、図示されていないが、Ｐをイオン注入した場合も、熱プラズマジェットによるアニールによって、イオン注入されたＰを電気的に活性化できることを確認している。
【０１８７】
半導体素子１０Ａにおける金属量子ドット２５へのメモリの書込動作および消去動作は、半導体素子１０における金属量子ドット８へのメモリの書込動作および消去動作と同じである。
【０１８８】
半導体素子１０Ａのその他の部分については、半導体素子１０と同じである。
【０１８９】
なお、上述した半導体素子１０の製造方法においては、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６を絶縁基板１上に、順次、堆積した後に、熱プラズマジェットによるアニールを行なうと説明したが、この発明の実施の形態においては、これに限らず、次のような方法によって、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６に対して熱プラズマジェットによるアニールを行なっても良い。
（Ｉ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜４上にＳｉＯ２膜２０５を堆積し、ＳｉＯ２膜２０５を熱プラズマジェットによってアニールし、その後、絶縁膜（＝ＳｉＯ２膜）５上に金属薄膜２０６を堆積し、金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＩ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４およびＳｉＯ２膜２０５をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４およびＳｉＯ２膜２０５を熱プラズマジェットによってアニールし、その後、絶縁膜（＝ＳｉＯ２膜）５上に金属薄膜２０６を堆積し、金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＩＩ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４／ＳｉＯ２膜２０５／金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＶ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜４上にＳｉＯ２膜２０５および金属薄膜２０６を堆積し、ＳｉＯ２膜２０５／金属薄膜２０６を熱プラズマジェットによってアニールする。
【０１９０】
また、上述した半導体素子１０Ａの製造方法においては、アモルファスシリコン膜３０１、ＳｉＯ２膜３０２および金属薄膜３０３を絶縁基板１上に、順次、堆積した後に、熱プラズマジェットによるアニールを行なうと説明したが、この発明の実施の形態においては、これに限らず、次のような方法によって、アモルファスシリコン膜３０１、ＳｉＯ２膜３０２および金属薄膜３０３に対する熱プラズマジェットによるアニールを行なっても良い。
（Ｖ）アモルファスシリコン膜３０１を絶縁基板１上に堆積し、アモルファスシリコン膜３０１を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜３０４上にＳｉＯ２膜３０２を堆積し、ＳｉＯ２膜３０２を熱プラズマジェットによってアニールし、その後、ＳｉＯ２膜３０５上に金属薄膜３０３を堆積し、金属薄膜３０３を熱プラズマジェットによってアニールする。
（ＶＩ）アモルファスシリコン膜３０１およびＳｉＯ２膜３０２を絶縁基板１上に堆積し、アモルファスシリコン膜３０１およびＳｉＯ２膜３０２を熱プラズマジェットによってアニールし、その後、ＳｉＯ２膜３０５上に金属薄膜３０３を堆積し、金属薄膜３０３を熱プラズマジェットによってアニールする。
（ＶＩＩ）アモルファスシリコン膜３０１を絶縁基板１上に堆積し、その後、アモルファスシリコン膜３０１を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜３０４上にＳｉＯ２膜３０２および金属薄膜３０３を堆積し、ＳｉＯ２膜３０２／金属薄膜３０３を熱プラズマジェットによってアニールする。
【０１９１】
そして、上述した方法（Ｉ）〜（ＶＩＩ）のうちのいずれの方法を用いても、多結晶シリコン膜４と絶縁膜（ＳｉＯ２膜）５との界面における界面トラップ密度、および多結晶シリコン膜２１と絶縁膜（ＳｉＯ２膜）２４との界面における界面トラップ密度は、３．０×１０１０（ｃｍ−２ｅＶ−１）になる。従って、ＳｉＯ２とＳｉとの良い界面特性を持った半導体素子１０，１０Ａを絶縁基板１上に作製できる。
【０１９２】
このように、この発明の実施の形態による半導体素子の製造方法は、アモルファスシリコン膜の堆積、アモルファスシリコン膜の熱プラズマジェットによるアニール、ＳｉＯ２膜の堆積、ＳｉＯ２膜の熱プラズマジェットによるアニール、金属薄膜の堆積、および金属薄膜の熱プラズマジェットによるアニールを備えるものであればよい。
【０１９３】
この発明の実施の形態による半導体素子１０，１０Ａの製造方法は、プラズマを用いたアモルファスシリコン膜およびＳｉＯ２膜の堆積、スパッタリングによる金属薄膜の堆積、室温における熱プラズマジェットによるアモルファスシリコン膜、ＳｉＯ２膜および金属薄膜のアニールを用いて半導体素子１０，１０Ａを製造する。
【０１９４】
従って、５００℃以下の低温において半導体素子１０，１０Ａを製造できる。つまり、ＳｉＯ２とＳｉとの界面準位密度を熱酸化膜（＝ＳｉＯ２膜）とシリコンとの界面準位密度（＝３．０×１０１０（ｃｍ−２ｅＶ−１））まで低減した半導体素子１０，１０Ａを絶縁基板１上に製造できる。
【０１９５】
なお、上記においては、ソース電極６，２２およびドレイン電極７，２３は、ｎ型多結晶シリコンからなると説明したが、この発明の実施の形態においては、これに限らず、ソース電極６，２２およびドレイン電極７，２３は、ｐ型多結晶シリコンからなっていてもよい。この場合、図５の工程（ａ）において、容量結合型プラズマ装置を用いてボロン（Ｂ）をドープしたｐ型アモルファスシリコン膜が絶縁基板１上に堆積される。また、図１９の工程（ｉ）において、ボロン（Ｂ）が多結晶シリコン膜３０４へイオン注入される。
【０１９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１９７】
この発明は、半導体素子およびその製造方法に適用される。
【符号の説明】
【０１９８】
１ 絶縁基板、２，３ ｎ＋型多結晶シリコン層、４，２１ 多結晶シリコン膜、５，９，２４，２６ 絶縁膜、６，２２ ソース電極、７，２３ ドレイン電極、８，２５ 金属量子ドット、１０，１０Ａ 半導体素子、１１，２７ ゲート電極、１００，６００ プラズマ装置、１０１ 反応容器、１０２ 陰極、１０３ 陽極、１０４ 絶縁部材、１０５ 配管、１０６ 試料ホルダー、１０７ ガスボンベ、１０８ 直流電源、１０９ 移動装置、６１０ 石英管、６２０ 反応室、６３０ 基板ホルダー、６４０ ヒーター、６５０ 配管、６６０ バルブ、６７０ アンテナ、６８０ マッチング回路、６９０ 高周波電源。
【技術分野】
【０００１】
この発明は、半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、複合フローティングゲートを用いた半導体メモリが知られている（特許文献１）。この半導体メモリは、Ｓｉ酸化膜によって被覆したＳｉ系量子ドット、高誘電率絶縁膜によって被覆したシリサイド量子ドット、および高誘電率絶縁膜によって被覆したＳｉ系量子ドットをＳｉＯ２膜を介して半導体基板上に、順次、積層した構造からなる。そして、電荷は、シリサイド量子ドット中に蓄積される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７０７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の半導体メモリにおいては、ＳｉＯ２膜は、シリコンからなる半導体基板を１０００℃で熱酸化して形成されるため、二酸化シリコンとシリコンとの界面特性が良好な半導体素子をガラス等の絶縁基板上に作製することが困難であった。
【０００５】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子を提供することである。
【０００６】
また、この発明の別の目的は、二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
この発明の実施の形態によれば、半導体素子は、絶縁基板と、多結晶シリコン膜と、第１および第２の二酸化シリコン膜と、金属量子ドットとを備える。多結晶シリコン膜は、絶縁基板上に形成される。第１の二酸化シリコン膜は、多結晶シリコン膜に接して形成され、キャリアがトンネル可能な膜厚を有する。金属量子ドットは、第１の二酸化シリコン膜に接して形成され、白金またはニッケルからなる。第２の二酸化シリコン膜は、金属量子ドットを覆うように形成される。そして、多結晶シリコン膜は、熱プラズマジェットをアモルファスシリコン膜に照射して製造された多結晶シリコン膜からなる。また、第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに熱プラズマジェットを照射することによって製造された二酸化シリコンからなる。更に、金属量子ドットは、白金またはニッケルからなる金属薄膜に熱プラズマジェットを照射することによって製造された金属量子ドットからなる。
【０００８】
また、この発明の実施の形態によれば、半導体素子の製造方法は、絶縁基板上にアモルファスシリコン膜を形成する第１の工程と、アモルファスシリコン膜に接して第１の二酸化シリコン膜を形成する第２の工程と、第１の二酸化シリコン膜に接して白金またはニッケルからなる金属薄膜を形成する第３の工程と、アモルファスシリコン膜に熱プラズマジェットを照射する第４の工程と、第１の二酸化シリコン膜に熱プラズマジェットを照射する第５の工程と、金属薄膜に熱プラズマジェットを照射する第６の工程と、熱プラズマジェットの照射によって金属薄膜から形成された金属量子ドットを覆うように第２の二酸化シリコン膜を形成する第７の工程とを備える。
【発明の効果】
【０００９】
この発明の実施の形態による半導体素子においては、多結晶シリコン膜は、第１の二酸化シリコン膜に接して形成され、多結晶シリコン膜は、アモルファスシリコン膜を熱プラズマジェットによってアニールすることによって製造され、第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに熱プラズマジェットを照射することによって製造される。また、金属量子ドットは、金属薄膜を熱プラズマジェットによってアニールすることによって製造される。その結果、第１の二酸化シリコン膜と多結晶シリコン膜との界面準位密度は、１０１０（個／ｃｍ２ｅＶ）台と低く、シリコンウエハを熱酸化して二酸化シリコン膜を作製したときの二酸化シリコン膜とシリコンとの界面準位密度とほぼ同じである。
【００１０】
従って、二酸化シリコンとシリコンとの良好な界面特性を有する半導体素子を絶縁基板上に製造できる。
【００１１】
また、この発明の実施の形態による半導体素子においては、多結晶シリコン膜中の電子を絶縁膜によって挟み込まれた金属量子ドットへ注入してメモリの書込を行なう。
【００１２】
従って、量子ドットとしてＳｉ系量子ドットを用いた場合よりも電子の保持時間を長くできる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態による半導体素子の断面構造図である。
【図２】リモートプラズマ処理を行なうプラズマ装置の概略図である。
【図３】熱プラズマジェットによる処理を行なうプラズマ装置の構成を示す概略図である。
【図４】図３に示すプラズマ装置において結晶を製造する例を説明するための図である。
【図５】図１に示す半導体素子の製造方法を示す第１の工程図である。
【図６】図１に示す半導体素子の製造方法を示す第２の工程図である。
【図７】図１に示す半導体素子の製造方法を示す第３の工程図である。
【図８】図１に示す半導体素子の製造方法を示す第４の工程図である。
【図９】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第１のエネルギーバンド図である。
【図１０】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第２のエネルギーバンド図である。
【図１１】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第３のエネルギーバンド図である。
【図１２】図１に示す半導体素子におけるメモリ書込動作とメモリ消去動作とを説明するための第４のエネルギーバンド図である。
【図１３】フーリエ変換赤外分光光度計（ＦＴ−ＩＲ）を用いたＳｉＯ２膜の赤外線分光のスペクトルを示す図である。
【図１４】ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数と、最大表面温度との関係を示す図である。
【図１５】ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタの高周波Ｃ−Ｖ特性を示す図である。
【図１６】固定電荷密度と最大表面温度との関係を示す図である。
【図１７】この発明の実施の形態による他の半導体素子の断面構造図である。
【図１８】図１７に示す半導体素子の製造方法を示す第１の工程図である。
【図１９】図１７に示す半導体素子の製造方法を示す第２の工程図である。
【図２０】図１７に示す半導体素子の製造方法を示す第３の工程図である。
【図２１】シート抵抗と最大表面温度との関係を示す図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１５】
図１は、この発明の実施の形態による半導体素子の断面構造図である。図１を参照して、この発明の実施の形態による半導体素子１０は、絶縁基板１と、ｎ＋型多結晶シリコン層２，３と、多結晶シリコン膜４と、絶縁膜５，９と、ソース電極６と、ドレイン電極７と、金属量子ドット８と、ゲート電極１１とを備える。
【００１６】
絶縁基板１は、例えば、ガラスまたは有機フィルムからなる。ｎ＋型多結晶シリコン層２は、絶縁基板１に接して形成される。ｎ＋型多結晶シリコン層３は、絶縁基板１の面内方向においてｎ＋型多結晶シリコン層２から離れた位置で絶縁基板１に接して形成される。
【００１７】
ｎ＋型多結晶シリコン層２，３の各々は、例えば、２０ｎｍの膜厚を有し、例えば、約１×１０２０ｃｍ−３のリン（Ｐ）濃度を有する。
【００１８】
多結晶シリコン膜４は、ｎ＋型多結晶シリコン層２，３を覆うように絶縁基板１上に形成される。多結晶シリコン膜４は、例えば、ノンドープの多結晶シリコンからなり、例えば、１０〜２０ｎｍの膜厚を有する。
【００１９】
絶縁膜５は、多結晶シリコン膜４を覆うように絶縁基板１上に形成される。そして、絶縁膜５は、例えば、二酸化シリコン（ＳｉＯ２）膜からなり、例えば、５ｎｍの膜厚を有する。この５ｎｍの膜厚は、キャリア（電子または正孔）がトンネル可能な膜厚である。
【００２０】
ソース電極６は、一方端がｎ＋型多結晶シリコン層２上において絶縁膜５を貫通して多結晶シリコン膜４に接するように絶縁膜５上に形成される。そして、ソース電極６は、例えば、アルミニウム（Ａｌ）からなる。
【００２１】
ドレイン電極７は、一方端がｎ＋型多結晶シリコン層３上において絶縁膜５を貫通して多結晶シリコン膜４に接するように絶縁膜５上に形成される。そして、ドレイン電極７は、例えば、Ａｌからなる。
【００２２】
金属量子ドット８は、ソース電極６とドレイン電極７との間において、絶縁膜５に接して形成される。そして、金属量子ドット８は、例えば、白金（Ｐｔ）ドットからなる。また、金属量子ドット８は、例えば、９．０ｎｍの高さ、１０ｎｍの幅を有する。更に、金属量子ドット８の密度は、例えば、１．６×１０１１ｃｍ−２である。
【００２３】
絶縁膜９は、金属量子ドット８を覆うように絶縁膜５上に形成される。そして、絶縁膜９は、例えば、ＳｉＯ２膜からなる。また、絶縁膜９は、例えば、２０ｎｍの膜厚を有する。
【００２４】
ゲート電極１１は、絶縁膜９に接して絶縁膜９上に形成される。そして、ゲート電極１１は、例えば、不純物半導体または半透明金属からなる。不純物半導体は、Ｂ等の不純物がドーピングされた半導体である。
【００２５】
半導体素子１０においては、金属量子ドット８は、絶縁膜５，９によって挟まれており、絶縁膜５は、キャリアがトンネル可能な膜厚を有する。従って、半導体素子１０においては、ゲート電極１１に印加する電圧を制御することによって、チャネル層である多結晶シリコン膜４中の電子は、金属量子ドット８へ注入される。
【００２６】
また、金属量子ドット８に光を照射することによって、金属量子ドット８に保持された電子は、多結晶シリコン膜４へ放出される。
【００２７】
このように、半導体素子１０は、キャリアの書込みおよび消去が可能なフローティングゲート型の薄膜トランジスタである。
【００２８】
図２は、リモートプラズマ処理を行なうプラズマ装置の概略図である。図２を参照して、プラズマ装置６００は、石英管６１０と、反応室６２０と、基板ホルダー６３０と、ヒーター６４０と、配管６５０と、バルブ６６０と、アンテナ６７０と、マッチング回路６８０と、高周波電源６９０とを備える。
【００２９】
石英管６１０は、１０ｃｍφの直径を有し、その一方端が反応室６２０内に挿入されるように固定される。反応室６２０は、中空の円筒形状からなり、上面６２０Ａに石英管６１０の一方端を挿入するための開口部６２１を有し、側面６２０Ｂに排気口６２２を有する。そして、反応室６２０は、開口部６２１から石英管６１０の一方端が挿入されることによって、内部空間が石英管６１０の内部空間と連通する。従って、ポンプ（図示せず）によって反応室６２０および石英管６１０の内部の気体を排気口６２２を介して排気できる。
【００３０】
基板ホルダー６３０は、反応室６２０の下面６２０Ｃ上に配置される。ヒーター６４０は、シリコンカーバイド（ＳｉＣ）からなり、基板ホルダー６３０内に配置される。
【００３１】
配管６５０は、バルブ６６０を介して石英管６１０の他方端に連結される。バルブ６６０は、配管６５０に装着される。アンテナ６７０は、基板ホルダー６３０上に設置された基板８００から２３ｃｍの位置で石英管６１０の周囲を取り巻くように配置される。そして、アンテナ６７０は、その一方端がマッチング回路６８０に接続され、他方端が接地される。
【００３２】
マッチング回路６８０は、アンテナ６７０の一方端と高周波電源６９０との間に接続される。高周波電源６９０は、マッチング回路６８０と、接地ノードとの間に接続される。
【００３３】
ヒーター６４０は、基板ホルダー６３０を介して基板８００を所定の温度に加熱する。配管６５０は、水素（Ｈ２）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびシラン（ＳｉＨ４）ガスのいずれかをボンベ（図示せず）から石英管６１０内に導く。この場合、配管６５０は、
バルブ６６０は、Ｈ２ガス、Ａｒガス、Ｎ２ガス、およびＳｉＨ４ガスを石英管６１０内へ供給し、またはＨ２ガス、Ａｒガス、Ｎ２ガス、およびＳｉＨ４ガスの石英管６１０内への供給を遮断する。
【００３４】
マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射を低くして高周波電力をアンテナ６７０へ供給する。高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０へ供給する。
【００３５】
プラズマ装置６００における処理動作について説明する。基板８００が基板ホルダー６３０上に配置され、排気口６２２から反応室６２０および石英管６１０の真空引きが行なわれる。
【００３６】
その後、バルブ６６０が開けられ、ボンベ（図示せず）から所定量のＨ２ガス等が配管６５０を介して石英管６１０内へ導入される。そして、石英管６１０内の圧力が所定の圧力に達すると、高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０に供給する。この場合、マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射が最も低くなるように調整される。
【００３７】
そうすると、石英管６１０内でプラズマ７３０が発生し、主に原子状水素等がプラズマ７３０の発生領域から基板８００の方向へ石英管６１０内を拡散し、基板８００表面に到達する。そして、原子状水素等は、基板８００表面を処理する。
【００３８】
所定の処理時間が経過すると、高周波電源６９０がオフされ、バルブ６６０が閉じられて処理動作が終了する。
【００３９】
なお、プラズマ装置６００を用いてリモートプラズマ処理を行なう場合、基板８００は、電気的にフローティングされた状態でリモートプラズマによって処理される。
【００４０】
図３は、熱プラズマジェットによる処理を行なうプラズマ装置の構成を示す概略図である。図３を参照して、プラズマ装置１００は、反応容器１０１と、陰極１０２と、陽極１０３と、絶縁部材１０４と、配管１０５と、試料ホルダー１０６と、ガスボンベ１０７と、直流電源１０８と、移動装置１０９とを備える。
【００４１】
反応容器１０１は、中空の円柱形状からなる。陰極１０２は、３％のＬａＯ２を含むタングステン（Ｗ）からなる。そして、陰極１０２は、略円柱形状を有し、一方端が尖っている。また、陰極１０２は、他方端が絶縁部材１０４および反応容器１０１を貫通し、反応容器１０１の外部に配置されるとともに、絶縁部材１０４に固定される。
【００４２】
陽極１０３は、陰極１０２との間に空間ＳＰを形成するように陰極１０２の周囲に配置され、絶縁部材１０４に固定される。そして、陽極１０３は、試料ホルダー１０６側に熱プラズマジェットが通過するための孔１１１を有する。
【００４３】
絶縁部材１０４は、反応容器１０１の天井に固定される。配管１０５は、一方端が空間ＳＰに接するように陽極１０３を貫通し、他方端がガスボンベ１０７に連結される。
【００４４】
試料ホルダー１０６は、陰極１０２および陽極１０３に対向して配置される。ガスボンベ１０７は、配管１０５の他方端に連結され、Ａｒガスを保持する。
【００４５】
試料ホルダー１０６は、試料１１０を保持する。ガスボンベ１０７は、Ａｒガスを配管１０５を介して空間ＳＰに供給する。
【００４６】
直流電源１０８は、直流電圧源１０８１と、電流計１０８２とを含む。そして、直流電源１０８は、所望の電流が流れるように、陰極１０２と陽極１０３との間に直流電圧を印加する。
【００４７】
移動装置１０９は、試料ホルダー１０６を一定速度で方向ＤＲ１へ移動させる。
【００４８】
図４は、図３に示すプラズマ装置１００において結晶を製造する例を説明するための図である。図４を参照して、基板１２１上に多結晶シリコン膜を作製する場合、大気圧下で基板／アモルファスシリコン（ａ−Ｓｉ）からなる試料１２０が試料ホルダー１０６上に配置される。そして、ａ−Ｓｉは、たとえば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって作製され、その膜厚は、５０ｎｍである。
【００４９】
ガスボンベ１０７は、９．８リットル／分の流量でＡｒガスを空間ＳＰへ供給する。
【００５０】
また、直流電源１０８は、直流電流が１５０Ａ程度になるように、陰極１０２と陽極１０３との間に１３〜１６Ｖの直流電圧を印加する。
【００５１】
そうすると、陰極１０２は、熱プラズマジェット１４０を出射し、その出射した熱プラズマジェット１４０を孔１１１を介して試料１２０に照射する。
【００５２】
また、移動装置１０９は、１ｍ／ｓ〜２ｍ／ｓの速度で矢印１３２の方向へ試料ホルダー１０６を移動させる。
【００５３】
その結果、熱プラズマジェット１４０が照射された部分は、２〜３ｍｓｅｃで１２００℃まで昇温され、多結晶シリコン膜１２２になる。
【００５４】
図５から図８は、それぞれ、図１に示す半導体素子１０の製造方法を示す第１から第４の工程図である。
【００５５】
図５を参照して、半導体素子１０の製造が開始されると、ガラス等の絶縁基板１は、ＲＣＡ洗浄等のウェットによる洗浄が行われ、容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）プラズマ装置（図示せず）の一方の電極上にセットされる。この場合、平行に配置された２つの電極間の距離は、４５ｍｍである。
【００５６】
そして、０．５ｓｃｃｍの１００％ＳｉＨ４ガスと、１５ｓｃｃｍの１％フォスフィン（ＰＨ３）ガスと、３４．５ｓｃｃｍのＨ２ガスとを配管を介して反応室内に流す。その後、排気装置（図示せず）によって反応室内の圧力を１３．３Ｐａに設定する。また、ヒーターによって絶縁基板１の温度を２５０℃に設定する。
【００５７】
そうすると、高周波電源は、１３．５６ＭＨｚの周波数を有する５０Ｗのパワーをマッチング回路を介して２つの電極間に印加する。
【００５８】
これによって、リン（Ｐ）ドープのアモルファスシリコン膜２０１が絶縁基板１上に堆積される（工程（ａ）参照）。この場合、アモルファスシリコン膜２０１の膜厚は、２０ｎｍである。
【００５９】
その後、アモルファスシリコン膜２０１上にレジストを塗布し、その塗布したレジスタをフォトリソグラフィによってパターンニングしてレジストパターン２１０をアモルファスシリコン膜２０１上に形成する（工程（ｂ）参照）。
【００６０】
そして、レジストパターン２１０をマスクとしてアモルファスシリコン膜２０１をエッチングし、ｎ型アモルファスシリコン膜２０２，２０３を絶縁基板１上に形成する（工程（ｃ）参照）。その後、レジストパターン２１０を除去する。
【００６１】
引き続いて、ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を容量結合型プラズマ装置から取り出し、その取り出したｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１の表面を希フッ酸で処理し、ｎ型アモルファスシリコン膜２０２，２０３の表面を水素によって終端する。
【００６２】
そして、表面が水素によって終端されたｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を誘導結合型（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）プラズマ装置の基板ホルダー上にセットする。この場合、誘導結合型プラズマ装置における電極と基板との間の距離は、４５ｍｍである。
【００６３】
そうすると、５ｓｃｃｍの１００％ＳｉＨ４ガスと、５ｓｃｃｍのＨ２ガスとを配管を介して反応室内に流す。そして、排気装置（図示せず）によって反応室内の圧力を６．６５Ｐａに設定する。また、ヒーターによって絶縁基板１の温度を２５０℃に設定する。
【００６４】
そうすると、高周波電源は、１３．５６ＭＨｚの周波数を有する３０Ｗのパワーをマッチング回路を介して電極に印加する。
【００６５】
これによって、ノンドープのアモルファスシリコン膜２０４が絶縁基板１およびｎ型アモルファスシリコン膜２０２，２０３上に形成される（工程（ｄ）参照）。この場合、アモルファスシリコン膜２０４の膜厚は、１０ｎｍ〜２０ｎｍである。
【００６６】
その後、アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１を誘導結合型プラズマ装置から取り出し、その取り出したアモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１をプラズマ装置６００の基板ホルダー６３０上にセットする。
【００６７】
そして、０．６ｓｃｃｍのＳｉＨ４ガスと、１０ｓｃｃｍのＯ２ガスと、４０ｓｃｃｍのＡｒガスとを配管６５０を介して石英管６１０および反応室６２０内に流す。そして、排気装置（図示せず）によって反応室６２０内の圧力を４０Ｐａに設定する。また、ヒーター６４０によって絶縁基板１の温度を３５０℃以下に設定する。
【００６８】
そうすると、高周波電源６９０は、１０Ｗのパワーをマッチング回路６８０を介してアンテナ６７０に印加する。
【００６９】
これによって、ＳｉＯ２膜２０５がアモルファスシリコン膜２０４上に形成される（工程（ｅ）参照）。この場合、ＳｉＯ２膜２０５の膜厚は、５ｎｍである。
【００７０】
図６を参照して、工程（ｅ）の後、試料（＝ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をスパッタリング装置にセットし、試料の温度を室温に保持したまま、白金からなる金属薄膜２０６をＳｉＯ２膜２０５上にＡｒスパッタリングによって形成する（工程（ｆ）参照）。この場合、金属薄膜２０６の膜厚は、５ｎｍである。
【００７１】
その後、試料（＝金属薄膜２０６／ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【００７２】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５２Ａになるように、陰極１０２と陽極１０３との間に１６Ｖの直流電圧を印加する。また、移動装置１０９は、１ｍ／ｓまたは２ｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【００７３】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットを試料（＝金属薄膜２０６／ＳｉＯ２膜２０５／アモルファスシリコン膜２０４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）に照射する（工程（ｇ）参照）。この場合、試料と熱プラズマジェットとの距離は、４ｍｍまたは５ｍｍであり、試料の温度は、室温である。
【００７４】
その結果、ｎ＋型多結晶シリコン層２，３は、それぞれ、ｎ型アモルファスシリコン膜２０２，２０３から形成され、多結晶シリコン膜４は、アモルファスシリコン膜２０４から形成され、絶縁膜（＝ＳｉＯ２膜）５がＳｉＯ２膜２０５から形成され、金属量子ドット８が金属薄膜２０６から形成される（工程（ｈ）参照）。
【００７５】
そして、ＰＭＡ（PostMetalization Annealing）処理を行なう。このＰＭＡ処理は、ＳｉＯ２／Ｓｉ界面を水素原子によって終端することによってＳｉＯ２／Ｓｉ界面特性を向上させる技術である。そして、ＰＭＡ処理は、試料（＝金属量子ドット８／絶縁膜（＝ＳｉＯ２膜）５／多結晶シリコン膜４／ｎ＋型多結晶シリコン層２，３／絶縁基板１）をＨ２ガス中で６７０Ｋの温度で熱処理することによって行われた。
【００７６】
その後、試料（＝金属量子ドット８／ＳｉＯ２膜５／多結晶シリコン膜４／ｎ型アモルファスシリコン膜２０２，２０３／絶縁基板１）をプラズマ装置６００の基板ホルダー６３０上にセットする。そして、ＳｉＯ２膜２０５の形成条件と同じ形成条件を用いてＳｉＯ２膜２０７を金属量子ドット８を覆うように形成する（工程（ｉ）参照）。この場合、ＳｉＯ２膜２０７の膜厚は、２０ｎｍである。
【００７７】
図７を参照して、工程（ｉ）の後、レジストをＳｉＯ２膜２０７の全面に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２２０をＳｉＯ２膜２０７上に形成する（工程（ｊ）参照）。
【００７８】
そして、レジストパターン２２０をマスクとしてＳｉＯ２膜２０７および金属量子ドット８をエッチングする（工程（ｋ）参照）。これによって、ＳｉＯ２膜９が金属量子ドット８上に形成される。その後、レジストパターン２２０を除去する。
【００７９】
引き続いて、レジストをＳｉＯ２膜５，９上に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２３０をレジストをＳｉＯ２膜５，９上に形成する（工程（ｌ）参照）。
【００８０】
そして、レジストパターン２３０をマスクとしてＳｉＯ２膜５をエッチングし、スルーホール２０８，２０９を絶縁膜（＝ＳｉＯ２膜）５に形成する（工程（ｍ）参照）。その後、レジストパターン２３０を除去する。
【００８１】
図８を参照して、工程（ｍ）の後、ＳｉＯ２膜５，９上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２４０をＳｉＯ２膜５，９上に形成する（工程（ｎ）参照）。
【００８２】
そして、レジストパターン２４０をマスクとしてＡｌを蒸着し、その後、レジストパターン２４０を除去する。これによって、ソース電極６およびドレイン電極７が形成される（工程（ｏ）参照）。
【００８３】
引き続いて、ＳｉＯ２膜５，９、ソース電極６およびドレイン電極７上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン２５０を形成する（工程（ｐ）参照）。
【００８４】
そして、レジストパターン２５０をマスクとして不純物半導体または半透明金属を形成し、その後、レジストパターン２５０を除去する。これによって、ゲート電極１１がＳｉＯ２膜９上に形成され、半導体素子１０が完成する（工程（ｑ）参照）。
【００８５】
なお、金属量子ドット８がＮｉからなる場合も、半導体素子１０は、上述した工程（ａ）〜工程（ｑ）に従って製造される。
【００８６】
図９〜図１２は、それぞれ、図１に示す半導体素子１０におけるメモリ書込動作とメモリ消去動作とを説明するための第１から第４のエネルギーバンド図である。
【００８７】
以下の説明では、半導体素子１０におけるトランジスタキャパシタ部のエネルギーバンド図を参照してメモリ書き込み動作およびメモリ消去動作を説明する。
【００８８】
まず、図９を参照して、半導体素子１０のゲート電極１１に正の電圧が印加されていないときのエネルギーバンド図について説明する。金属量子ドット８は、絶縁膜５と絶縁膜９とによって挟まれており、ナノサイズを有するため、離散的なエネルギー準位ＬＶ１が金属量子ドット８の伝導帯中に存在する。エネルギー準位ＬＶ１は、電子に対するエネルギー準位である。
【００８９】
そして、金属量子ドット８は、多結晶シリコン膜４と異なる材料からなっているので、エネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。
【００９０】
このように、半導体素子１０においては、金属量子ドット８の電子に対するエネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。
【００９１】
次に、図１０を参照して、図９に示すエネルギーバンド図を有する半導体素子１０におけるメモリの書き込み動作は、ゲート電極１１に正の電圧を印加し、多結晶シリコン膜４から電子を金属量子ドット８に注入することにより行われる。
【００９２】
ゲート電極１１に正の電圧を印加すると、多結晶シリコン膜４の電子３０が絶縁膜５をトンネルして金属量子ドット８へと注入される。金属量子ドット８へ電子が注入されると、金属量子ドット８の静電エネルギーが上昇するため、金属量子ドット８中の電子保持によって多結晶シリコン膜４のバンドは、下側に曲げられる。この状態は、論理上の「１」と判定される。
【００９３】
正の電圧をゲート電極１１に更に印加すると、さらに、多結晶シリコン膜４の電子が絶縁膜５をトンネルして金属量子ドット８へと注入される。これによって、金属量子ドット８へ２個目の電子４０が注入される（図１１参照）。この状態は、論理上の「２」と判定される。
【００９４】
このように、ゲート電極１１に正電圧を印加することによって、多結晶シリコン膜４の電子が１個ずつ絶縁膜５をトンネルして金属量子ドット８へと注入される。この状態をもって多値表現が可能となる。
【００９５】
金属量子ドット８に注入された数個の電子は、光入力または電子放出操作のない間は金属量子ドット８に保持される。
【００９６】
また、半導体素子１０のゲート電極１１に正電圧を更に印加すると、上記同様に、多結晶シリコン膜４から電子が金属量子ドット８内に注入される。
【００９７】
金属量子ドット８は、ナノ（量子）構造であるため、離散化したエネルギー準位ＬＶ１が存在し、このエネルギー準位ＬＶ１は、多結晶シリコン膜４の伝導帯よりも低い。その結果、金属量子ドット８は、電子保持によるしきい値シフトの検知が可能であり、さらには、金属材料を用いているため、保持電子数の制限がなく、多数の電子を安定に保持できる。そのため、電子保持時間が長くなり、結果として情報の保持時間が長くなる。さらには、電荷保持ノードとして金属量子ドット８を用いることで、電子の注入に必要な時間、即ち、情報書き込み時間に大きく影響を及ぼす絶縁膜５を極めて薄膜化することが可能となるため、書き込み速度も同時に効率良く改善できる。
【００９８】
以上説明した半導体素子１０によれば、ゲート電極１１を不純物半導体または半透明金属によって構成し、不純物半導体または半透明金属からの電気的パルスまたは光パルスにより金属量子ドット８への電子の注入を高速で効率的に行なうことが可能となる。
【００９９】
また、半導体素子１０においては、多結晶シリコン膜４と絶縁膜５との境界面がＳｉとＳｉＯ２との界面なので、閾値電圧の増加や電界効果移動度の低下を招くことなく、良好なトランジスタ特性を実現できる。
【０１００】
次に、半導体素子１０におけるメモリの消去動作について説明する。半導体素子１０におけるメモリの消去は、ゲート電極１１に光を照射したり、負の電圧を印加したりして、金属量子ドット８に注入された電子を多結晶シリコン膜４へ放出することによって行なわれる。
【０１０１】
以下、図１２を参照して、半導体素子１０におけるメモリの消去動作を説明する。なお、半導体素子１０の構造におけるトランジスタキャパシタ部の構造で説明を行う。
【０１０２】
一旦、書き込んだ情報を消去する場合、ゲート電極１１から微弱な光５０を入射する。微弱な光５０がゲート電極１１に入射されると、内部光電効果によって、金属量子ドット８に保持された電子が励起される。その結果、半導体素子１０では、金属量子ドット８に保持された電子６０は、多結晶シリコン膜４中へ放出される。
【０１０３】
そして、ゲート電極１１に負電圧をさらに印加することによって、金属量子ドット８中のより低いエネルギー準位ＬＶ１に保持された電子は、多結晶シリコン膜４へ放出される。
【０１０４】
このように、半導体素子１０では、金属量子ドット８に保持された電子を放出する際、ゲート電極１１に印加する負電圧を制御することによって、金属量子ドット８に保持された電子を段階的に多結晶シリコン膜４へ放出するようにしている。
【０１０５】
その結果、多値メモリの部分的な消去動作が可能となるので、メモリ消去動作の制御をより確実化させることができる。
【０１０６】
また、一度に全ての電子を放出する場合は、ゲート電極１１に負電圧を印加した状態でゲート電極１１に微弱な光５０を照射する。これにより、内部光電効果によって金属量子ドット８内の保持電子を一挙に多結晶シリコン膜４へ放出でき、保持電子がなくなるため、データは消去されたことになる。
【０１０７】
なお、金属量子ドット８に対する多結晶シリコン膜４のバリアは、低いために赤外域の光でも容易に電子を放出できるので、現在、光データ通信に広く使われている赤外域の光で半導体素子１０からのデータ出力が可能であるという利点を有する。
【０１０８】
なお、微弱な光５０の光源として、メモリパッケージ内部に有機ＥＬ材料を塗布することで実現してもよい。
【０１０９】
以上、説明したように、半導体素子１０においては、多値記憶動作を実現できる。
【０１１０】
また、Ｓｉ量子ドットに比べ電子系に対する深いポテンシャル井戸が実現できる金属量子ドットに電子を注入することにより、注入された電子は、金属量子ドット内に安定して蓄積可能となり、電子を放出しにくくなる。その結果、絶縁膜５の薄膜化による書き込み・消去時間の低減が改善できるため、多値記憶動作を安定かつ高速に実現可能となる。
【０１１１】
半導体素子１０の製造においては、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６を、順次、絶縁基板１上に堆積した後に、プラズマ装置１００によって熱プラズマジェットをｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６に照射してｎ＋型多結晶シリコン層２，３、多結晶シリコン膜４、絶縁膜（＝ＳｉＯ２膜）５および金属量子ドット８を形成する（工程（ａ）〜工程（ｈ）参照）。
【０１１２】
即ち、絶縁膜（＝ＳｉＯ２膜）５は、プラズマ装置６００を用いたリモートプラズマによって堆積されたＳｉＯ２膜２０５に熱プラズマジェットを照射することによって作製される。また、多結晶シリコン膜４と絶縁膜（＝ＳｉＯ２膜）５との界面も、アモルファスシリコン膜２０４／ＳｉＯ２膜２０５に熱プラズマジェットを照射することによって作製される。
【０１１３】
そこで、熱プラズマジェットによって作製された絶縁膜（＝ＳｉＯ２膜）５、および多結晶シリコン膜４と絶縁膜（＝ＳｉＯ２膜）５との界面特性について説明する。
【０１１４】
図１３は、フーリエ変換赤外分光光度計（ＦＴ−ＩＲ）を用いたＳｉＯ２膜の赤外線分光のスペクトルを示す図である。図１３において、縦軸は、吸収を表し、横軸は、波数を表す。
【０１１５】
図１３を参照して、ＳｉＯ２膜２０５においては、Ｓｉ−Ｏ−Ｓｉの伸縮振動が１０５３ｃｍ−１に観測された。この１０５３ｃｍ−１の波数は、１０００℃程度の高温でシリコンウェハを熱酸化して形成されたＳｉＯ２膜におけるＳｉ−Ｏ−Ｓｉの伸縮振動の波数（＝１０７８ｃｍ−１）よりも小さい。
【０１１６】
また、ＳｉＯ２膜２０５においては、３４００〜３６００ｃｍ−１の範囲において、Ｓｉ−ＯＨの結合に基づく吸収が観測された。
【０１１７】
これらの結果は、ＳｉＯ２膜２０５の堆積中に、Ｓｉ−ＯＨの結合が導入され、Ｓｉ−Ｏ−Ｓｉネットワークにおいて酸素欠陥を生じることを示す。
【０１１８】
また、ＰＭＡ処理を行なうことによって、Ｓｉ−ＯＨ結合およびＳｉ−Ｏ−Ｓｉ結合の強度は、殆ど、変化せず、Ｓｉ−Ｏ−Ｓｉのピーク波数も、殆ど、変化しない。従って、Ｓｉ−Ｏ−Ｓｉネットワークの化学結合は、６７０ＫでのＰＭＡによっては改善されない。
【０１１９】
一方、プラズマ装置１００を用いた熱プラズマジェットの照射によるアニールを行なうと、ＳｉＯ２膜２０５の温度は、２．８ｍｓの間、８１５℃に昇温され、３４００〜３６００ｃｍ−１の範囲におけるＳｉ−ＯＨの伸縮振動による吸収強度が大きく減少する。また、Ｓｉ−Ｏ−Ｓｉの非対称伸縮振動に関連した信号強度は、１０５３ｃｍ−１から１０６６ｃｍ−１へ著しく増加し、吸収バンドの半値幅は、９０ｃｍ−１から８５ｃｍ−１へ減少する。
【０１２０】
これらの結果は、膜中のＯＨ結合がＨ２Ｏ分子として脱着し、Ｓｉ−Ｏ−Ｓｉネットワークを形成することを示す。即ち、熱プラズマジェットによるアニールは、Ｓｉ−Ｏ−Ｓｉの化学結合成分を増加し、ネットワークを緩和する。
【０１２１】
図１４は、ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数と、最大表面温度との関係を示す図である。
【０１２２】
図１４において、縦軸は、ＳｉＯ２膜におけるＳｉ−ＯＨの相対積分強度、Ｓｉ−Ｏ−Ｓｉの相対積分強度、およびピーク波数を表し、横軸は、最大表面温度を表す。なお、この最大表面温度は、プラズマ装置１００を用いて熱プラズマジェットによってＳｉＯ２膜をアニールするときのＳｉＯ２膜の表面温度の最大値であり、試料ホルダー１０６上の試料全体の温度ではない。
【０１２３】
図１４を参照して、最大表面温度が８８９（Ｋ）から１０８８（Ｋ）まで上昇すると、Ｓｉ−ＯＨ結合の量は、単調に２４％まで減少し、Ｓｉ−Ｏ−Ｓｉ結合の量は、１．１５倍まで増加する。また、ピーク波数は、最大表面温度の上昇に伴って線形に大きくなる。
【０１２４】
そして、１０８８Ｋにおける熱プラズマジェットによるアニールは、９７３（Ｋ）における熱酸化膜と実質的に同等である。
【０１２５】
従って、基板表面の局所的な加熱は、厳しい熱的ダメージを基板に与えることなしに膜の品質を改善する有効な方法である。
【０１２６】
図１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタの高周波Ｃ−Ｖ特性を示す図である。
【０１２７】
図１５において、縦軸は、規格化された容量を表し、横軸は、ゲート電圧を表す。
【０１２８】
図１５を参照して、プラズマ装置６００を用いて堆積された直後のＳｉＯ２膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ）を用いたＭＯＳキャパシタのＣ−Ｖ特性は、注入電荷のためにヒステリシスを示すとともに、正の固定電荷のために、負のフラットバンド電圧シフトが観測された。
【０１２９】
一方、ＰＭＡ処理および熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いてＭＯＳキャパシタのＣ−Ｖ特性においては、ヒステリシスの幅および負のフラットバンド電圧シフトが著しく減少した。
【０１３０】
これらの結果は、トラップサイト数および固定電荷量の減少を表すものである。
【０１３１】
図１６は、固定電荷密度と最大表面温度との関係を示す図である。図１６において、縦軸は、固定電荷密度を表し、横軸は、最大表面温度を表す。なお、固定電荷密度は、全ての固定電荷がＳｉＯ２／Ｓｉ界面に存在すると仮定して計算された。
【０１３２】
図１６を参照して、プラズマ装置６００を用いて堆積された直後のＳｉＯ２膜（Ａｓ−ｄｅｐｏｓｉｔｅｄ）を用いたＭＯＳキャパシタの固定電荷密度は、１×１０１２（ｃｍ−２）よりも高い。
【０１３３】
一方、熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いたＭＯＳキャパシタの固定電荷密度は、最大表面温度が１２００Ｋまで上昇するに伴って、１．２×１０１１（ｃｍ−２）まで減少した。
【０１３４】
この１．２×１０１１（ｃｍ−２）の値は、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタの固定電荷密度よりも低い値である。
【０１３５】
熱プラズマジェットによるアニールを行なったＳｉＯ２膜を用いたＭＯＳキャパシタのＣ−Ｖ特性は、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタのＣ−Ｖ特性よりも向上しない。
【０１３６】
そして、図１５に示すように、熱プラズマジェットによるアニールを行なった後に、ＰＭＡ処理を行なったＳｉＯ２膜を用いたＭＯＳキャパシタ（ＴＰＪ＋ＰＭＡ）のＣ−Ｖ特性は、殆ど、理想的なＣ−Ｖ特性に一致する。
【０１３７】
これらの結果は、ＳｉＯ２膜中の固定電荷密度および界面トラップ密度がＰＭＡ処理によって更に減少することを意味する。これを確認するために、界面トラップ密度を高周波Ｃ−Ｖ特性およびquasi-static Ｃ−Ｖ特性から定量的に評価した。その結果、熱プラズマジェットによるアニールを行なうことによって、界面トラップ密度は、２．０×１０１２（ｃｍ−２ｅＶ−１）から５．０×１０１１（ｃｍ−２ｅＶ−１）へ減少した。
【０１３８】
そして、熱プラズマジェットによるアニールを行なった後に、ＰＭＡ処理を行なうことによって、界面トラップ密度は、３．０×１０１０（ｃｍ−２ｅＶ−１）まで減少した。この３．０×１０１０（ｃｍ−２ｅＶ−１）は、約１０００℃において熱酸化によって作製されたＳｉＯ２の界面トラップ密度と同等である。
【０１３９】
このように、熱プラズマジェットによるアニールとＰＭＡ処理とを連続的に行なうことによって、熱酸化によって作製されたＳｉＯ２の界面トラップ密度と同等の界面トラップ密度を有するＳｉＯ２／Ｓｉ界面が得られる。
【０１４０】
従って、半導体素子１０における多結晶シリコン膜４と絶縁膜５（＝ＳｉＯ２膜）との界面は、良好な界面特性を示す。
【０１４１】
その結果、この発明の実施の形態によれば、ガラス等の絶縁基板１上に作製された半導体素子１０において、二酸化シリコンとシリコンとの界面特性を向上できる。
【０１４２】
金属量子ドット８は、金属薄膜２０６を熱プラズマジェットによってアニールすることによって製造されるが、金属量子ドット８の密度および高さは、熱プラズマジェットが照射されたときの金属薄膜２０６の表面温度によって変化する。
【０１４３】
即ち、金属量子ドット８の密度は、金属薄膜２０６の表面温度が５００℃から７００℃へ高くなるに従って約２．０×１０１１（ｃｍ−２）から約１．４×１０１１（ｃｍ−２）へ低下し、金属量子ドット８の高さは、金属薄膜２０６の表面温度が５００℃から７００℃へ高くなるに従って約６．０ｎｍから約１３．７ｎｍまで大きくなる。
【０１４４】
従って、金属薄膜２０６の表面温度が５００℃であるとき、金属量子ドット８は、最も高い密度および最も低い高さを有し、金属薄膜２０６の表面温度が７００℃であるとき、金属量子ドット８は、最も低い密度および最も高い高さを有する。
【０１４５】
そして、金属薄膜２０６の表面温度は、熱プラズマジェットの走査速度および熱プラズマジェットと試料との距離によって変化する。熱プラズマジェットと試料との距離を一定に保持して、熱プラズマジェットの走査速度を２ｍ／ｓに設定すると、金属薄膜２０６の表面温度は、５００℃になり、熱プラズマジェットの走査速度を１ｍ／ｓに設定すると、金属薄膜２０６の表面温度は、６５０℃になる。
【０１４６】
従って、熱プラズマジェットと試料との距離を一定に保持した場合、金属薄膜２０６の表面温度は、熱プラズマジェットの走査速度が相対的に速くなれば、相対的に低くなり、熱プラズマジェットの走査速度が相対的に遅くなれば、相対的に高くなる。
【０１４７】
また、熱プラズマジェットの走査速度を一定に保持して、熱プラズマジェットと試料との距離を４ｍｍに設定すると、金属薄膜２０６の表面温度は、６５０℃になり、熱プラズマジェットと試料との距離を５ｍｍに設定すると、金属薄膜２０６の表面温度は、７００℃になる。
【０１４８】
従って、熱プラズマジェットの走査速度を一定に保持した場合、金属薄膜２０６の表面温度は、熱プラズマジェットと試料との距離が相対的に短くなれば、相対的に高くなり、熱プラズマジェットの走査速度が相対的に長くなれば、相対的に低くなる。
【０１４９】
その結果、熱プラズマジェットの走査速度、および熱プラズマジェットと試料との距離を制御することによって、金属量子ドット８の密度および高さを所望の密度および所望の高さに設定できる。
【０１５０】
図１７は、この発明の実施の形態による他の半導体素子の断面構造図である。この発明の実施の形態による半導体素子は、図１７に示す半導体素子１０Ａであってもよい。
【０１５１】
図１７を参照して、半導体素子１０Ａは、絶縁基板１と、多結晶シリコン膜２１と、ソース電極２２と、ドレイン電極２３と、絶縁膜２４，２６と、金属量子ドット２５と、ゲート電極２７とを備える。
【０１５２】
多結晶シリコン膜２１は、ノンドープの多結晶シリコンからなり、多結晶シリコン膜４と同じ膜厚を有する。そして、多結晶シリコン膜２１は、絶縁基板１の表面に形成される。
【０１５３】
ソース電極２２は、ｎ＋型多結晶シリコンからなり、多結晶シリコン膜２１中に形成される。そして、ソース電極２２は、半導体素子１０のｎ＋型多結晶シリコン層２，３と略同じ膜厚を有する。また、ソース電極２２は、約１×１０２０ｃｍ−３のＰ濃度を有する。
【０１５４】
ドレイン電極２３は、絶縁基板１の面内方向において、ソース電極２２から離れた位置において多結晶シリコン膜２１中に配置される。そして、ドレイン電極２３は、半導体素子１０のｎ＋型多結晶シリコン層２，３と略同じ膜厚を有する。また、ドレイン電極２３は、約１×１０２０ｃｍ−３のＰ濃度を有するｎ＋型多結晶シリコンからなる。
【０１５５】
絶縁膜２４は、ＳｉＯ２膜からなり、ソース電極２２とドレイン電極２３との間の多結晶シリコン膜２１上に多結晶シリコン膜２１に接して形成される。そして、絶縁膜２４は、キャリアがトンネル可能な５ｎｍの膜厚を有する。
【０１５６】
金属量子ドット２５は、ＰｔまたはＮｉからなり、絶縁膜２４に接して絶縁膜２４上に形成される。そして、金属量子ドット２５は、半導体素子１０の金属量子ドット８と同じサイズを有する。
【０１５７】
絶縁膜２６は、ＳｉＯ２膜からなり、金属量子ドット２５を覆うように絶縁膜２４上に形成される。そして、絶縁膜２６は、半導体素子１０の絶縁膜９と同じ膜厚を有する。
【０１５８】
ゲート電極２７は、不純物半導体または半透明金属からなる。そして、ゲート電極２７は、絶縁膜２６上に形成される。
【０１５９】
図１８から図２０は、それぞれ、図１７に示す半導体素子１０Ａの製造方法を示す第１から第３の工程図である。
【０１６０】
図１８を参照して、半導体素子１０Ａの製造が開始されると、ガラス等の絶縁基板１は、ＲＣＡ洗浄等のウェットによる洗浄が行われ、誘導結合型プラズマ装置の基板ホルダー上にセットされる。
【０１６１】
そして、上述したアモルファスシリコン膜２０４の形成条件と同じ形成条件を用いてアモルファスシリコン膜３０１を絶縁基板１上に形成する（工程（ａ）参照）。この場合、アモルファスシリコン膜３０１の膜厚は、アモルファスシリコン膜２０４の膜厚と同じである。
【０１６２】
その後、アモルファスシリコン膜３０１／絶縁基板１を誘導結合型プラズマ装置から取り出し、その取り出したアモルファスシリコン膜３０１／絶縁基板１をプラズマ装置６００の基板ホルダー６３０上にセットする。
【０１６３】
そして、ＳｉＯ２膜２０５の形成条件と同じ形成条件を用いてＳｉＯ２膜３０２をアモルファスシリコン膜３０１上に形成する（工程（ｂ）参照）。この場合、ＳｉＯ２膜３０２の膜厚は、ＳｉＯ２膜２０５の膜厚と同じである。
【０１６４】
引き続いて、試料（＝ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）をスパッタリング装置にセットし、試料の温度を室温に保持したまま、白金からなる金属薄膜３０３をＳｉＯ２膜３０２上にＡｒスパッタリングによって形成する（工程（ｃ）参照）。この場合、金属薄膜３０３の膜厚は、５ｎｍである。
【０１６５】
その後、試料（＝金属薄膜３０３／ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【０１６６】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５２Ａになるように、陰極１０２と陽極１０３との間に１６Ｖの直流電圧を印加する。また、移動装置１０９は、１ｍ／ｓまたは２ｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【０１６７】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットを試料（＝金属薄膜３０３／ＳｉＯ２膜３０２／アモルファスシリコン膜３０１／絶縁基板１）に照射する（工程（ｄ）参照）。この場合、試料と熱プラズマジェットとの距離は、４ｍｍまたは５ｍｍであり、試料の温度は、室温である。
【０１６８】
これによって、多結晶シリコン膜３０４は、アモルファスシリコン膜３０１から形成され、ＳｉＯ２膜３０５は、ＳｉＯ２膜３０２から形成され、金属量子ドット２５が金属薄膜３０３から形成される（工程（ｅ）参照）。
【０１６９】
そして、試料（＝金属量子ドット２５／ＳｉＯ２膜３０５／多結晶シリコン膜３０４／絶縁基板１）をＨ２ガス中で６７０Ｋの温度で熱処理することによってＰＭＡ処理を行なう。
【０１７０】
図１９を参照して、工程（ｅ）の後、プラズマ装置６００を用いてＳｉＯ２膜３０２の形成条件と同じ形成条件を用いてＳｉＯ２膜３０６を金属量子ドット２５を覆うようにＳｉＯ２膜３０５上に形成する（工程（ｆ）参照）。この場合、ＳｉＯ２膜３０６の膜厚は、半導体素子１０の絶縁膜９の膜厚と同じである。
【０１７１】
その後、レジストをＳｉＯ２膜３０６上に塗布し、その塗布したレジストをフォトリソグラフィによりパターンニングしてレジストパターン３１０を形成する（工程（ｇ）参照）。
【０１７２】
そして、レジストパターン３１０をマスクとしてＳｉＯ２膜３０６、金属量子ドット２５およびＳｉＯ２膜３０５をエッチングする。これによって、多結晶シリコン膜３０４上に絶縁膜２４、金属量子ドット２５および絶縁膜２６が形成される（工程（ｈ）参照）。
【０１７３】
引き続いて、レジストパターン３１０をマスクとしてＰを多結晶シリコン膜３０４にイオン注入する（工程（ｉ）参照）。そして、レジストパターン３１０を除去する。この場合、イオン注入の加速電圧は、５ｋｅＶであり、Ｐのドーズ量は、５×１０１４（イオン／ｃｍ２）である。
【０１７４】
図２０を参照して、工程（ｉ）の後、試料（＝絶縁膜２６／金属量子ドット２５／絶縁膜２４／Ｐドープ領域３０７，３０８／多結晶シリコン膜２１／絶縁基板１）を５７０（Ｋ）で熱処理する。そして、試料（＝絶縁膜２６／金属量子ドット２５／絶縁膜２４／Ｐドープ領域３０７，３０８／多結晶シリコン膜２１／絶縁基板１）をプラズマ装置１００の試料ホルダー１０６上にセットする。
【０１７５】
そして、７リットル／ｍｉｎのＡｒガスを配管１０５を介して空間ＳＰへ供給し、直流電源１０８は、直流電流が１５０Ａになるように、陰極１０２と陽極１０３との間に１４．０〜１８．５Ｖの直流電圧を印加する。また、移動装置１０９は、４００ｍｍ／ｓ〜１４００ｍｍ／ｓの速さで試料ホルダー１０６を絶縁基板１の面内方向へ移動させる。
【０１７６】
これによって、陰極１０２は、熱プラズマジェットを発生し、その発生した熱プラズマジェットをＰドープ領域３０７，３０８に照射する（工程（ｊ）参照）。この場合、試料と熱プラズマジェットとの距離は、１．５ｍｍであり、試料の温度は、室温である。
【０１７７】
その結果、イオン注入されたＰ原子が電気的に活性化され、ソース電極２２およびドレイン電極２３が多結晶シリコン層２１中に形成される。
【０１７８】
そして、レジストを塗布し、その塗布したレジストをフォトリソグラフィによりパターングしてレジストパターン３２０を形成する（工程（ｋ）参照）。
【０１７９】
そうすうと、レジストパターン３２０をマスクとして不純物半導体または半透明金属からなるゲート電極２７を絶縁膜２６上に形成する。これによって、半導体素子１０Ａが完成する（工程（ｌ）参照）。
【０１８０】
なお、半導体素子１０Ａの製造方法においては、Ｐをプラズマ処理によって多結晶シリコン膜３０４中へ注入してもよい。
【０１８１】
また、金属量子ドット２５がＮｉからなる場合も、半導体素子１０Ａは、図１８から図２０に示す工程（ａ）〜工程（ｌ）に従って製造される。
【０１８２】
図２１は、シート抵抗と最大表面温度との関係を示す図である。図２１において、縦軸は、シート抵抗を表し、横軸は、最大表面温度を表す。
【０１８３】
なお、図２１において、Preheating Temperatureは、プラズマ装置１００を用いたプラズマジェットによるアニールの前に行なわれる熱処理温度である。
【０１８４】
図２１を参照して、Ｂをイオン注入した試料、および砒素（Ａｓ）をイオン注入した試料において、シート抵抗は、最大表面温度の上昇に伴って大きく低下する。従って、熱プラズマジェットによるアニールを行なうことによって、イオン注入されたＢおよびＡｓは、電気的に活性化されることが解った。
【０１８５】
このように、熱プラズマジェットによるアニールによって、イオン注入された原子を電気的に活性化できる。
【０１８６】
なお、図２１においては、図示されていないが、Ｐをイオン注入した場合も、熱プラズマジェットによるアニールによって、イオン注入されたＰを電気的に活性化できることを確認している。
【０１８７】
半導体素子１０Ａにおける金属量子ドット２５へのメモリの書込動作および消去動作は、半導体素子１０における金属量子ドット８へのメモリの書込動作および消去動作と同じである。
【０１８８】
半導体素子１０Ａのその他の部分については、半導体素子１０と同じである。
【０１８９】
なお、上述した半導体素子１０の製造方法においては、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６を絶縁基板１上に、順次、堆積した後に、熱プラズマジェットによるアニールを行なうと説明したが、この発明の実施の形態においては、これに限らず、次のような方法によって、ｎ型アモルファスシリコン膜２０２，２０３、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６に対して熱プラズマジェットによるアニールを行なっても良い。
（Ｉ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜４上にＳｉＯ２膜２０５を堆積し、ＳｉＯ２膜２０５を熱プラズマジェットによってアニールし、その後、絶縁膜（＝ＳｉＯ２膜）５上に金属薄膜２０６を堆積し、金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＩ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４およびＳｉＯ２膜２０５をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４およびＳｉＯ２膜２０５を熱プラズマジェットによってアニールし、その後、絶縁膜（＝ＳｉＯ２膜）５上に金属薄膜２０６を堆積し、金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＩＩ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４、ＳｉＯ２膜２０５および金属薄膜２０６をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４／ＳｉＯ２膜２０５／金属薄膜２０６を熱プラズマジェットによってアニールする。
（ＩＶ）ｎ型アモルファスシリコン膜２０２，２０３を堆積後、ｎ型アモルファスシリコン膜２０２，２０３を熱プラズマジェットによってアニールし、その後、アモルファスシリコン膜２０４をｎ＋型多結晶シリコン膜２，３上に堆積し、アモルファスシリコン膜２０４を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜４上にＳｉＯ２膜２０５および金属薄膜２０６を堆積し、ＳｉＯ２膜２０５／金属薄膜２０６を熱プラズマジェットによってアニールする。
【０１９０】
また、上述した半導体素子１０Ａの製造方法においては、アモルファスシリコン膜３０１、ＳｉＯ２膜３０２および金属薄膜３０３を絶縁基板１上に、順次、堆積した後に、熱プラズマジェットによるアニールを行なうと説明したが、この発明の実施の形態においては、これに限らず、次のような方法によって、アモルファスシリコン膜３０１、ＳｉＯ２膜３０２および金属薄膜３０３に対する熱プラズマジェットによるアニールを行なっても良い。
（Ｖ）アモルファスシリコン膜３０１を絶縁基板１上に堆積し、アモルファスシリコン膜３０１を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜３０４上にＳｉＯ２膜３０２を堆積し、ＳｉＯ２膜３０２を熱プラズマジェットによってアニールし、その後、ＳｉＯ２膜３０５上に金属薄膜３０３を堆積し、金属薄膜３０３を熱プラズマジェットによってアニールする。
（ＶＩ）アモルファスシリコン膜３０１およびＳｉＯ２膜３０２を絶縁基板１上に堆積し、アモルファスシリコン膜３０１およびＳｉＯ２膜３０２を熱プラズマジェットによってアニールし、その後、ＳｉＯ２膜３０５上に金属薄膜３０３を堆積し、金属薄膜３０３を熱プラズマジェットによってアニールする。
（ＶＩＩ）アモルファスシリコン膜３０１を絶縁基板１上に堆積し、その後、アモルファスシリコン膜３０１を熱プラズマジェットによってアニールし、その後、多結晶シリコン膜３０４上にＳｉＯ２膜３０２および金属薄膜３０３を堆積し、ＳｉＯ２膜３０２／金属薄膜３０３を熱プラズマジェットによってアニールする。
【０１９１】
そして、上述した方法（Ｉ）〜（ＶＩＩ）のうちのいずれの方法を用いても、多結晶シリコン膜４と絶縁膜（ＳｉＯ２膜）５との界面における界面トラップ密度、および多結晶シリコン膜２１と絶縁膜（ＳｉＯ２膜）２４との界面における界面トラップ密度は、３．０×１０１０（ｃｍ−２ｅＶ−１）になる。従って、ＳｉＯ２とＳｉとの良い界面特性を持った半導体素子１０，１０Ａを絶縁基板１上に作製できる。
【０１９２】
このように、この発明の実施の形態による半導体素子の製造方法は、アモルファスシリコン膜の堆積、アモルファスシリコン膜の熱プラズマジェットによるアニール、ＳｉＯ２膜の堆積、ＳｉＯ２膜の熱プラズマジェットによるアニール、金属薄膜の堆積、および金属薄膜の熱プラズマジェットによるアニールを備えるものであればよい。
【０１９３】
この発明の実施の形態による半導体素子１０，１０Ａの製造方法は、プラズマを用いたアモルファスシリコン膜およびＳｉＯ２膜の堆積、スパッタリングによる金属薄膜の堆積、室温における熱プラズマジェットによるアモルファスシリコン膜、ＳｉＯ２膜および金属薄膜のアニールを用いて半導体素子１０，１０Ａを製造する。
【０１９４】
従って、５００℃以下の低温において半導体素子１０，１０Ａを製造できる。つまり、ＳｉＯ２とＳｉとの界面準位密度を熱酸化膜（＝ＳｉＯ２膜）とシリコンとの界面準位密度（＝３．０×１０１０（ｃｍ−２ｅＶ−１））まで低減した半導体素子１０，１０Ａを絶縁基板１上に製造できる。
【０１９５】
なお、上記においては、ソース電極６，２２およびドレイン電極７，２３は、ｎ型多結晶シリコンからなると説明したが、この発明の実施の形態においては、これに限らず、ソース電極６，２２およびドレイン電極７，２３は、ｐ型多結晶シリコンからなっていてもよい。この場合、図５の工程（ａ）において、容量結合型プラズマ装置を用いてボロン（Ｂ）をドープしたｐ型アモルファスシリコン膜が絶縁基板１上に堆積される。また、図１９の工程（ｉ）において、ボロン（Ｂ）が多結晶シリコン膜３０４へイオン注入される。
【０１９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１９７】
この発明は、半導体素子およびその製造方法に適用される。
【符号の説明】
【０１９８】
１ 絶縁基板、２，３ ｎ＋型多結晶シリコン層、４，２１ 多結晶シリコン膜、５，９，２４，２６ 絶縁膜、６，２２ ソース電極、７，２３ ドレイン電極、８，２５ 金属量子ドット、１０，１０Ａ 半導体素子、１１，２７ ゲート電極、１００，６００ プラズマ装置、１０１ 反応容器、１０２ 陰極、１０３ 陽極、１０４ 絶縁部材、１０５ 配管、１０６ 試料ホルダー、１０７ ガスボンベ、１０８ 直流電源、１０９ 移動装置、６１０ 石英管、６２０ 反応室、６３０ 基板ホルダー、６４０ ヒーター、６５０ 配管、６６０ バルブ、６７０ アンテナ、６８０ マッチング回路、６９０ 高周波電源。
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成された多結晶シリコン膜と、
前記多結晶シリコン膜に接して形成され、キャリアがトンネル可能な膜厚を有する第１の二酸化シリコン膜と、
前記第１の二酸化シリコン膜に接して形成され、白金またはニッケルからなる金属量子ドットと、
前記金属量子ドットを覆うように形成された第２の二酸化シリコン膜とを備え、
前記多結晶シリコン膜は、熱プラズマジェットをアモルファスシリコン膜に照射して製造された多結晶シリコン膜からなり、
前記第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに前記熱プラズマジェットを照射することによって製造された二酸化シリコンからなり、
前記金属量子ドットは、前記白金または前記ニッケルからなる金属薄膜に前記熱プラズマジェットを照射することによって製造された金属量子ドットからなる、半導体素子。
【請求項２】
絶縁基板上にアモルファスシリコン膜を形成する第１の工程と、
前記アモルファスシリコン膜に接して第１の二酸化シリコン膜を形成する第２の工程と、
前記第１の二酸化シリコン膜に接して白金またはニッケルからなる金属薄膜を形成する第３の工程と、
前記アモルファスシリコン膜に熱プラズマジェットを照射する第４の工程と、
前記第１の二酸化シリコン膜に熱プラズマジェットを照射する第５の工程と、
前記金属薄膜に熱プラズマジェットを照射する第６の工程と、
前記熱プラズマジェットの照射によって前記金属薄膜から形成された金属量子ドットを覆うように第２の二酸化シリコン膜を形成する第７の工程とを備える半導体素子の製造方法。
【請求項３】
前記第４から第６の工程は、同時に実行される、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第４から第６の工程において、前記熱プラズマジェットは、前記絶縁基板の面内方向へ走査されながら前記アモルファスシリコン膜、前記第１の二酸化シリコン膜および前記金属薄膜に照射される、請求項２または請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１の工程において、前記アモルファスシリコン膜は、４００℃以下の温度で前記絶縁基板上に形成され、
前記第２の工程において、前記第１の二酸化シリコン膜は、３５０℃以下の温度で前記アモルファスシリコン膜に接して形成され、
前記第３の工程において、前記金属薄膜は、室温で前記第１の二酸化シリコン膜に接して形成され、
前記第４から第６の工程において、前記熱プラズマジェットは、室温で前記アモルファスシリコン膜、前記第１の二酸化シリコン膜および前記金属薄膜に照射され、
前記第７の工程において、前記第２の二酸化シリコン膜は、３５０℃以下の温度で前記アモルファスシリコン膜に接して形成される、請求項２から請求項４のいずれか１項に記載の半導体素子の製造方法。
【請求項１】
絶縁基板と、
前記絶縁基板上に形成された多結晶シリコン膜と、
前記多結晶シリコン膜に接して形成され、キャリアがトンネル可能な膜厚を有する第１の二酸化シリコン膜と、
前記第１の二酸化シリコン膜に接して形成され、白金またはニッケルからなる金属量子ドットと、
前記金属量子ドットを覆うように形成された第２の二酸化シリコン膜とを備え、
前記多結晶シリコン膜は、熱プラズマジェットをアモルファスシリコン膜に照射して製造された多結晶シリコン膜からなり、
前記第１の二酸化シリコン膜は、リモートプラズマを用いて堆積された二酸化シリコンに前記熱プラズマジェットを照射することによって製造された二酸化シリコンからなり、
前記金属量子ドットは、前記白金または前記ニッケルからなる金属薄膜に前記熱プラズマジェットを照射することによって製造された金属量子ドットからなる、半導体素子。
【請求項２】
絶縁基板上にアモルファスシリコン膜を形成する第１の工程と、
前記アモルファスシリコン膜に接して第１の二酸化シリコン膜を形成する第２の工程と、
前記第１の二酸化シリコン膜に接して白金またはニッケルからなる金属薄膜を形成する第３の工程と、
前記アモルファスシリコン膜に熱プラズマジェットを照射する第４の工程と、
前記第１の二酸化シリコン膜に熱プラズマジェットを照射する第５の工程と、
前記金属薄膜に熱プラズマジェットを照射する第６の工程と、
前記熱プラズマジェットの照射によって前記金属薄膜から形成された金属量子ドットを覆うように第２の二酸化シリコン膜を形成する第７の工程とを備える半導体素子の製造方法。
【請求項３】
前記第４から第６の工程は、同時に実行される、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第４から第６の工程において、前記熱プラズマジェットは、前記絶縁基板の面内方向へ走査されながら前記アモルファスシリコン膜、前記第１の二酸化シリコン膜および前記金属薄膜に照射される、請求項２または請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１の工程において、前記アモルファスシリコン膜は、４００℃以下の温度で前記絶縁基板上に形成され、
前記第２の工程において、前記第１の二酸化シリコン膜は、３５０℃以下の温度で前記アモルファスシリコン膜に接して形成され、
前記第３の工程において、前記金属薄膜は、室温で前記第１の二酸化シリコン膜に接して形成され、
前記第４から第６の工程において、前記熱プラズマジェットは、室温で前記アモルファスシリコン膜、前記第１の二酸化シリコン膜および前記金属薄膜に照射され、
前記第７の工程において、前記第２の二酸化シリコン膜は、３５０℃以下の温度で前記アモルファスシリコン膜に接して形成される、請求項２から請求項４のいずれか１項に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−８９５５６（Ｐ２０１２−８９５５６Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３２４５６（Ｐ２０１０−２３２４５６）
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２２年 ８月２０日 ｈｔｔｐ：／／ｊｊａｐ．ｊｓａｐ．ｊｐ／ｃｇｉ−ｂｉｎ／ｇｅｔａｒｔｉｃｌｅ？ｍａｇａｚｉｎｅ＝ＪＪＡＰ＆ｖｏｌｕｍｅ＝４９＆ｐａｇｅ＝０８ＪＪ０１を通じて発表
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２２年 ８月２０日 ｈｔｔｐ：／／ｊｊａｐ．ｊｓａｐ．ｊｐ／ｃｇｉ−ｂｉｎ／ｇｅｔａｒｔｉｃｌｅ？ｍａｇａｚｉｎｅ＝ＪＪＡＰ＆ｖｏｌｕｍｅ＝４９＆ｐａｇｅ＝０８ＪＪ０１を通じて発表
【出願人】（５０４１３６５６８）国立大学法人広島大学 (924)
【Ｆターム（参考）】
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