説明

半導体素子の製造方法

【目的】 本発明は、半導体ウェハの薄形化や大口径化にともない相対的にウェハ強度が低下するとともに、研削工程により破砕層が発生し、ウェハー搬送時等において発生するウェハー割れや、スクライブ工程におけるチップ欠け、さらにチップ強度が低いという問題点を、ウェハ研削工程を無くすことにより、ウェハーおよびチップ強度を向上させるものである。
【構成】 前述の目的のためこの発明は、半導体素子の製造方法において、半導体ウェハを容易にエッチングできる素材を用いて貼り合せた後、半導体素子形成工程を処理するとともに、ダイススクライブ工程においては、ウェハ表面に保護膜を形成したのち、ダイシングブレードで貼り合せ材までスクライブし、その後、貼り合せ材をエッチングすることにより、チップ分割出来るようにしたものである。

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体ウェハーをチップに分離するまで強度低下を生じさせない方法に関するもので、特にそのウェハーが薄くても支障なく分離できる方法を提供するものである。
【0002】
【従来の技術】図3(a)〜(d)は、従来の半導体素子のウェハプロセス完了後から、チップ分離するまでの工程を示したものである。図3(a)はウェハプロセス完了後を示したものであり、31は半導体ウェハで一般的に6”φウェハで625μm、8”φウェハで725μmの厚さを有している。
【0003】しかしこのようなウェハ厚は、チップ実装仕様に不適当であり半導体ウェハー31の裏面は、200〜450μmの実装仕様に適した厚さに研削されている。この研削工程において、デバイス面32を保護するため、保護テープ33が接着用糊で接着される。この状態において図3(b)に示すように、半導体ウェハー31は実装仕様の厚さ200〜450μmに研削される。この研削工程は一般的には機械的に研削されるため、半導体ウェハー31は、研削面である裏面に破砕層34を発生させてしまう。その後表面保護テープ33を剥離し、電気的特性判定が行なわれ、組立工程に搬送される。そして、図3(c)に示すように、チップ分割を行なうため、半導体ウェハ31の裏面にダイシングテープ35を接着させ、スクライブライン36に沿ってダイヤモンドブレードでスクライブされる。37は、この時のスクライブ溝であり、38(a),38(b)…は分離されたチップである。図3(d)は分離された1つのチップ38(a)を示したものであるが研削工程における破砕層34はそのままの形として残っている。
【0004】
【発明が解決しようとする課題】しかしながら、実装仕様において、200〜450μmに薄く研削されたウェハにおいては、厚さ的に強度が低下するとともに、研削時における破砕層を有しているため、電気特性測定工程やウェハー搬送工程、さらには、ダイシングテープ接着工程において、ウェハ割れが発生するという問題点があった。さらに、スクライブ時において、ウェハ裏面の破砕層の切り抜き部分では、大きなクラックやチップの欠けが発生するとともに、チップ分離後においてもチップ裏面に破砕層を有しているため、チップの強度が弱く、ICガード用のチップなどにおいては、大きな不良要因となっていた。
【0005】この発明は以上述べた。ウェハの薄形化や大口径化にともない、相対的にウェハ強度が低下するとともに、研削工程により破砕層が発生し、ウェハー搬送時等において発生するウェハー割れや、スクライブ工程におけるチップ欠け、さらにチップ強度が低いという問題点を、ウェハ研削工程を無くすことにより、ウェハ、およびチップ強度を向上させたものである。
【0006】
【課題を解決するための手段】前述の目的のためこの発明は、半導体素子の製造方法において、半導体ウェハを容易にエッチングできる素材を用いて貼り合せた後、半導体素子形成工程を処理するとともに、ダイススクライブ工程においては、ウェハ表面に保護膜を形成したのち、ダイシングブレードで貼り合せ材までスクライブし、その後、貼り合せ材をエッチングすることにより、チップ分割出来るようにしたものである。
【0007】
【作用】前述のように、この発明によれば、実装仕様で必要となるチップ厚の設定を、ウェハ貼り合せ技術を用い、易エッチング材で貼り合せ、スクライブ工程でこの貼り合せ材までスクライブし、その後貼り合せ材をエッチング除去し、チップに分離する方法としたので、裏面研削による破砕層が半導体ウェハに発生しないし、また、スクライブによるチップ分離工程まで補強板をセットした状態で搬送できるため、裏面研削工程が除去出来る。
【0008】
【実施例】図1は、この発明の第1の実施例の工程断面図であって、図1(a)はデバイスを作製する半導体ウェハー1を示したものであり、ウェハー厚は、実装の仕様により任意の厚さ、たとえば200〜450μmに設定されており、素子作成面2および裏面3とも、ミラーポリッシュにより仕上げされている。図1(b)は半導体ウェハー1を機械的に補強する補強板4であり、半導体ウェハと同一素材もしくはほぼ同等の熱膨張率と、より高い融点を有し、貼り合せ材のエッチング材に対して、耐性のある素材であり、厚さは、200〜1000μmのウェハ処理工程でも充分に機械的強度を確保できる厚さに設定するとともに、補強面5はミラーポリッシュ仕上げとする。図1(c)は公知のウェハ貼り合せ技術を用いて、貼り合せた状態を示したものであり、素子形成面2を表面として、裏面3と補強面5とを易エッチングの貼り合せ材6、たとえばBPSG膜で貼り合せる。この様にして形成した基板7を用いて、従来と同様のプロセスで素子形成処理を行ない、電気特性測定のプロービング工程まで行なう。その後図1(d)に示すように耐酸性の保護膜8、例えばポリイミドを素子形成面2に全面コートする。又9はチップ分離用のスクライブラインであり、このスクライブライン9に沿って30〜50μm幅のダイヤモンドブレードでスクライブした状態を示したのが、図1(e)であり、10はスクライブ溝で、スクライブ深さは、貼り合せ材8よりも深い値とする。その後貼り合せ材エッチング液、例えば貼り合せ材がBPSGの場合、HF液中で、貼り合せ材をエッチング除去する。これを示したのが図1(f)であり、チップは、11(a)・11(b)・11(c)……に分離される。この分離された1つのチップ11(a)状態を示したものが図1.(g)でありチップ裏面12も研削による破砕層のない構造とすることが出来る。
【0009】第1の実施例においては、表面保護膜をたとえばポリイミド膜とし、チップスクライブ工程においてダイヤモンドホイールでポリイミド膜を通して半導体ウェハを貼り合せ材までスクライブを行なっていた。しかし、この方法においては、ポリイミド膜も同時にスクライブしているのでダイヤモンドホイールの目詰まりが起きやすいという問題点がある。そこで第2の実施例の工程断面図を図2(a)〜(b)に示すが、素子形成面をレジストでコーティングし、ホトリソグラフィ処理を行ないスクライブライン部のレジストを除去した後に、スクライブ処理を行なうようにしたものである。図2(a)において、7は基板、8は貼り合せ材、また素子形成面2は、スクライブラインのパターン9がある。この素子形成面2にレジスト12を1〜3μmコーティングし、スクライブライン部9のレジストをホトリソグラフィ技術でパターニングしたものである。この状態でスクライブライン9を貼り合せ材8までスクライブ処理したものが図2(b)である。その後第1の実施例と同様に貼り合せ材をエッチング除去することにより各々のチップに分離することが出来る。
【0010】
【発明の効果】以上のように、この発明によれば、実装仕様で必要となるチップ厚の設定を、ウェハ貼り合せ技術を用い、易エッチング材で貼り合せ、スクライブ工程でこの貼り合せ材までスクライブし、その後貼り合せ材をエッチング除去し、チップに分離する方法としたので裏面研削による破砕層が半導体ウェハーに発生せずスクライブによるチップの欠けや、チップ強度が向上しないという問題点が解決出来るとともに、スクライブによるチップ分離工程まで補強板をセットした状態で搬送できるため、裏面研削工程が除去出来るとともに、ウェハーの大型化にともなうウェハーの相対的強度低下によるウェハーの割れの発生を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の工程断面図
【図2】本発明の第2の実施例の工程断面図
【図3】従来例の工程断面図
【符号の説明】
1 半導体ウェハー
2 素子作成面
3 裏面
4 補強板
5 補強面
6 貼り合せ材
7 基板
8 保護膜
9 スクライブライン
10 スクライブ溝
11 チップ
12 レジスト

【特許請求の範囲】
【請求項1】 半導体素子形成工程の前に、半導体ウェハーに易エッチング材を用いて補強板を貼り合せ、素子形成工程後のスクライブ工程で、少くとも前記貼り合せ部分までスクライブし、前記貼り合せ材をエッチング除去することにより、チップ分離を行うことを特徴とする半導体素子の製造方法。
【請求項2】 請求項1記載のスクライブ工程の前に、素子形成面を耐エッチング材でコーティングすることを特徴とする請求項1記載の半導体素子の製造方法。
【請求項3】 請求項1記載のスクライブ工程の前に、素子形成面をレジストでコーティングし、スクライブライン部の該レジストを除去しておくことを特徴とする請求項1記載の半導体素子の製造方法。

【図1】
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【図2】
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【図3】
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