説明

半導体素子の駆動回路

【課題】駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないことと、駆動回路の出力段のトランジスタに貫通電流が流れないようにする。
【解決手段】MOSトランジスタQ1とQ2は縦続接続されている。IC12の出力は、MOSトランジスタQ1のゲートと、ツェナーダイオードZD2を介してMOSトランジスタQ2のゲートに印加されている。IC12の出力電圧がツェナー電圧未満のときは、MOSトランジスタQ2はオフ状態となり、MOSトランジスタQ4のゲートには、抵抗R6を介して電源電圧が印加されるので、駆動回路11の出力段のMOSトランジスタQ4はオン状態となる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の駆動回路に関する。
【背景技術】
【0002】
半導体素子をスイッチング動作させる駆動回路として、例えば、図5に示す駆動回路41が用いられる。
図5において、IC12は、駆動信号のオン期間、オフ期間を可変する信号を生成し、生成した信号をpチャネルMOSトランジスタQ1とnチャネルMOSトランジスタQ2のゲートに出力する。pチャネルMOSトランジスタQ1のドレインは、pチャネルMOSトランジスタQ3のゲートと抵抗R41の一端に接続されている。pチャネルMOSトランジスタQ1のソースには電源電圧Vが供給される。
【0003】
nチャネルMOSトランジスタQ2のドレインは、nチャネルMOSトランジスタQ4のゲートと抵抗R41の他端に接続され、ソースは接地されている。
pチャネルMOSトランジスタQ3とnチャネルMOSトランジスタQ4は縦続接続され、pチャネルMOSトランジスタQ3のソースは抵抗R42を介して電源電圧Vに接続されている。そして、MOSトランジスタQ3とQ4の接続点の電圧が、図示しない制御対象のMOSトランジスタのゲートに出力されている。MOSトランジスタQ4のソースは抵抗R43を介して接地されている。
【0004】
図6は、IC12とMOSトランジスタQ1〜Q4の動作波形を示す図である。
IC12の出力がローレベルからハイレベルに変化すると、MOSトランジスタQ1がオフ、MOSトランジスタQ2がオンに変化する。IC12の出力がローレベルのとき、MOSトランジスタQ3のゲートには電源電圧Vが印加されているので、MOSトランジスタQ1がオフ状態に変化しても、MOSトランジスタQ3のゲート電圧が正の一定値に上昇するまでの間、MOSトランジスタQ3はオフ状態を維持する。
【0005】
他方、MOSトランジスタQ4のゲートにはそれまで電源電圧Vが印加されていたので、MOSトランジスタQ2がオンとなっても、MOSトランジスタQ4のゲート電圧はすぐには所定電圧以下とならず、一定時間経過した後オフ状態となる。
【0006】
そのため、図6に示すようにMOSトランジスタQ3とQ4の両方がオンとなる期間が生じる。駆動回路41の出力電流を大きくするため、抵抗R42、R43は小さな値に設計されるので、MOSトランジスタQ3、Q4が同時にオンすると大きな貫通電流が流れしまう。
【0007】
また、電源起動時に電源電圧Vが一定値に達するまでの期間は、IC12の出力はローレベルであることが望ましいが、実際には、IC12が正常に動作する電圧に達するまでの間、IC12の出力は不定であり、IC12の電源端子に印加される電圧がハイレベルの信号としてそのまま出力されてしまうことがある。その結果、電源の起動時に、駆動回路11から半導体素子をオンにする信号が出力される可能性があった。
【0008】
特許文献1には、第2のスイッチング素子のオン動作に従属して電源電圧が得られる従属的電源回路に接続したインバータにおいて、従属的電源回路の電圧が所定値以上に上昇するまで、第1のスイッチング素子のオン動作を禁止する回路を設けることが記載されている。
【特許文献1】特開平1−114374号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明の課題は、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないこと、半導体素子をスイッチング動作させる駆動回路の出力段のトランジスタに貫通電流が流れないようにすることである。
【課題を解決するための手段】
【0010】
本発明は、半導体素子をスイッチング動作させる駆動信号を生成する駆動回路であって、駆動信号のオン期間及びオフ期間を決める信号を生成するICの出力がゲートまたはベースに印加される第1のトランジスタと、前記第1のトランジスタと縦続接続され、前記ICの出力がツェナーダイオードを介してゲートまたはベースに印加される第2のトランジスタとからなる。
【0011】
この駆動回路によれば、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできる。
上記の駆動回路において、前記第1及び第2のトランジスタはMOSトランジスタからなり、前記第1と第2のトランジスタは第1の抵抗を介して縦続接続され、前記第1のトランジスタのドレインまたはソースにゲートが接続された第3のMOSトランジスタと、前記第2のトランジスタのドレインまたはソースと、一端が電源電圧に接続された第2の抵抗の他端に、ゲートが接続された第4のMOSトランジスタを有する。
【0012】
このように構成することで、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできる。
上記の駆動回路において、前記第1のトランジスタのゲートまたはベースには、第1のダイオードと第1のツェナーダイオードが直列に接続され、前記第2のトランジスタのゲートまたはベースには、第2のダイオードと第2のツェナーダイオードが直列に接続されている。
【0013】
このように構成することで、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作しないようにできると共に、駆動回路の出力段のトランジスタが同時にオンするのを防止できる。
【発明の効果】
【0014】
本発明によれば、駆動回路の電源電圧が所定値以上に上昇するまで駆動回路がオン動作せず、かつ駆動回路の出力段のトランジスタが同時にオンするのを防止できる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の好適な実施の形態について説明する。図1は、第1の実施の形態の駆動回路11の回路図である。この第1の実施の形態は、駆動回路11の電源電圧が所定値以上に上昇するまで駆動回路11をオン動作させないためのものである。
【0016】
駆動回路11は、半導体素子、例えばMOSトランジスタQ5をスイッチング動作させるための駆動信号を生成する回路である。IC12は、信号生成用の専用の半導体集積回路であり、駆動信号のオン期間及びオフ期間を決める信号を出力する。IC12の出力は、pチャネルMOSトランジスタQ1のゲートとツェナーダイオードZD2のカソードに印加されている。ツェナーダイオードZD2のアノードは、nチャネルMOSトランジスタQ2のゲートと、抵抗R5の一端に接続されており、抵抗R5の他端は接地(または共通電位、以下、接地として説明する)されている。
【0017】
MOSトランジスタQ1のソースは電源電圧Vに接続され、ドレインはpチャネルMOSトランジスタQ3のゲートと、抵抗R1の一端に接続されている。MOSトランジスタQ2のドレインは、抵抗R1の他端と、nチャネルMOSトランジスタQ4のゲートに接続されている。MOSトランジスタQ4のゲートには抵抗R6が接続され、その抵抗R6の他端は電源電圧Vに接続されている。
【0018】
MOSトランジスタQ3のソースは抵抗R2の一端に接続され、ドレインはnチャネルMOSトランジスタQ4のドレインに接続されている。抵抗R2の他端は電源電圧Vに接続されている。nチャネルMOSトランジスタQ4のソースは抵抗R3を介して接地されている。
【0019】
MOSトランジスタQ3とMOSトランジスタQ4の接続点は、制御対象のnチャネルMOSトランジスタQ5のゲートと接続されており、MOSトランジスタQ3、Q4の出力電圧が駆動信号としてMOSトランジスタQ5のゲートに出力されている。MOSトランジスタQ5のゲートには抵抗R4が接続され、抵抗R4の他端は接地されている。
【0020】
図1の駆動回路11は、IC12の出力がローレベルのとき、pチャネルMOSトランジスタQ1がオン、nチャネルMOSトランジスタQ2がオフ状態になる。
MOSトランジスタQ1がオン状態のとき、pチャネルMOSトランジスタQ3のゲートには電源電圧Vが印加されるので、MOSトランジスタQ3はオフ状態となる。MOSトランジスタQ2がオフ状態のとき、nチャネルMOSトランジスタQ4のゲートには、抵抗R6を介して電源電圧Vのが印加されるので、MOSトランジスタQ4はオン状態となる。
【0021】
IC12の出力がローレベルからハイレベルに変化する過程で、出力電圧、つまりMOSトランジスタQ1のゲート電圧が一定電圧(MOSトランジスタQ1がオフとなる電圧)以上になると、MOSトランジスタQ1はオフ状態に変化する。このとき、IC12の出力電圧が、ツェナーダイオードZD2のツェナー電圧未満であれば、MOSトランジスタQ2はオフ状態を維持する。
【0022】
すなわち、IC12の出力電圧がツェナーダイオードZD2のツェナー電圧未満のとき、MOSトランジスタQ2はオフ状態になる。
MOSトランジスタQ2がオフのとき、pチャネルMOSトランジスタQ3のゲートには、抵抗R6、R1を介して電源電圧Vが印加されるので、pチャネルMOSトランジスタQ3はオフ状態を維持する。
【0023】
他方、MOSトランジスタQ4のゲートには抵抗R6を介して電源電圧Vが印加されるので、MOSトランジスタQ4はオン状態を維持する。これによりMOSトランジスタQ5をオフ状態にすることができる。
【0024】
すなわち、駆動回路11の電源電圧Vが低く、IC12の出力電圧がツェナーダイオードZD2のツェナー電圧未満のときには、MOSトランジスタQ2をオフ状態、MOSトランジスタQ4をオン状態にできるので、駆動回路11から半導体素子をオン状態にする信号が出力されるのを防止することができる。
【0025】
上述した第1の実施の形態によれば、IC12の出力とMOSトランジスタQ2のゲートとの間にツェナーダイオードZD2を挿入し、MOSトランジスタQ4のゲートに抵抗R6を介して電源電圧Vを印加することで、駆動回路11の電源電圧Vが所定値以上となるまで、駆動回路11からMOSトランジスタQ5をオン状態にする信号が出力されないようにできる。
【0026】
なお、図1の回路において、MOSトランジスタQ2がオン状態(またはオフ状態)になる電圧を制限するための回路はツェナーダイオードを用いたものに限らず、他の構成の電圧制限回路を用いても良い。
【0027】
次に、図2は、第2の実施の形態の駆動回路21の回路図である。この第2の実施の形態は、電源の起動時の駆動回路21の誤動作を防止するものであると共に、スイッチング時に駆動回路21の出力段のトランジスタが同時にオンするのを防止するものである。以下、図1と同じ要素には同じ符号を付けてそれらの説明は省略する。
【0028】
図2において、pチャネルMOSトランジスタQ1のゲートは抵抗R21を介して電源電圧Vに接続され、さらにツェナーダイオードZD1とダイオードD1を介してIC12の出力に接続されている。ダイオードD1のカソードがIC12の出力に接続され、ツェナーダイオードZD1のカソードがゲートに接続されている。
【0029】
nチャネルMOSトランジスタQ2のゲートは、ツェナーダイオードZD2とダイオードD2を介してIC12の出力に接続され、さらに抵抗R5を介して接地されている。ダイオードD2のアノードがIC12の出力に接続され、ツェナーダイオードZD2のアノードがゲートに接続されている。
【0030】
上記の駆動回路21の動作を、図3の波形図を参照して説明する。IC12の出力がローレベルのときは、pチャネルMOSトランジスタQ1のゲートには、ツェナーダイオードZD1のツェナー電圧とダイオードD1の順方向電圧を加算した電圧が印加され、MOSトランジスタQ1はオン状態になっている。
【0031】
他方、MOSトランジスタQ2のゲートに印加される電圧は、IC12の出力がローレベルであることからほぼ0Vとなり、MOSトランジスタQ2はオフ状態になっている。
IC12の出力電圧がローレベルからハイレベルに変化し、その出力電圧がツェナーダイオードZD2のツェナー電圧以上となると、MOSトランジスタQ2はオン状態になる。
【0032】
一方、IC12の出力がハイレベルになっても、ダイオードD1によりIC12からMOSトランジスタQ1のゲートには電流は流入せず、電源電圧Vから抵抗R21の経路で電流が流れるので、ゲート電圧が一定値(オフ電圧)に達するまでの一定時間MOSトランジスタQ1はオン状態を維持する。
【0033】
すなわち、図3に示すように、MOSトランジスタQ2は、IC12の出力がハイレベルに変化したとき直ぐにオン状態に変化するが、MOSトランジスタQ1はゲート電圧が一定値に達するまでの一定時間オン状態を維持する。従って、その間、MOSトランジスタQ1とQ2は同時にオン状態となる(図3のQ1、Q2がともにオンの期間)。MOSトランジスタQ1とQ2が同時にオン状態となることで、MOSトランジスタQ1とQ2に貫通電流が流れるが、抵抗R1の値は、出力段の抵抗R2、R3の値に比べて大きな値に設計することができるので、トランジスタQ1、Q2に流れる貫通電流は動作上問題が無い値にできる。
【0034】
MOSトランジスタQ1がオン状態のとき、MOSトランジスタQ3のゲートには電源電圧Vが印加されるので、MOSトランジスタQ3はその間オフ状態を維持する。
MOSトランジスタQ2がオン状態に変化しても、MOSトランジスタQ4のゲート電圧が一定値以下になるまでMOSトランジスタQ4はオン状態を維持する(図3のQ4がオン状態の期間)。
【0035】
すなわち、図3の駆動回路21は、IC12の出力がローレベルからハイレベルに変化してから一定期間、MOSトランジスタQ1とQ2を同時にオン状態とすることで、その間MOSトランジスタQ3をオフ状態にすることができる。これにより、MOSトランジスタQ3とQ4が同時にオンして貫通電流が流れるのを防止できる。
【0036】
一定時間が経過してMOSトランジスタQ4のゲートの電荷が放出されてゲート電圧が一定値未満となると、MOSトランジスタQ4がオフ状態に変化する(図3のQ4がオフに変化するタイミング)。その後、MOSトランジスタQ1のゲート電圧が一定値以上となり、MOSトランジスタQ1がオフ状態に変化すると(図3のQ1がオフに変化するタイミング)、MOSトランジスタQ3のゲート電圧が次第に減少し、一定時間後にMOSトランジスタQ3がオン状態に変化する(図3のQ3がオンに変化するタイミング)。このとき、MOSトランジスタQ3とQ4の接続点の出力電圧Voutは正の電圧となり、半導体素子をオンさせる駆動信号が出力される。
【0037】
次に、電源起動時の動作を説明する。電源の立ち上がり時にIC12が誤動作してハイレベルの信号(例えば、その時の電源電圧Vとほぼ等しい電圧値の信号)が出力されても、IC12の出力電圧が、ツェナーダイオードZD2のツェナー電圧(ダイオードD2の順方向電圧を含む)未満のときには、MOSトランジスタQ2はオフ状態を維持する。
【0038】
MOSトランジスタQ2がオフ状態のとき、MOSトランジスタQ4のゲートには、抵抗R6を介して電源電圧Vが印加されるので、MOSトランジスタQ4はオン状態となる。
【0039】
従って、駆動回路21の出力電圧Voutは接地電位となり、半導体素子(例えば、nチャネルMOSトランジスタQ5)をオフ状態に保つことができる。これにより、電源起動時にIC12の誤動作によりハイレベルの信号が出力される場合でも、駆動回路21の出力電圧Voutを接地電位にして、制御対象の半導体素子をオフ状態にすることができる。
【0040】
上述した第2の実施の形態によれば、IC12の出力が変化したときに、駆動回路21の出力段のMOSトランジスタQ3、Q4が同時にオンするのを防止できる。さらに、電源起動時にIC12が誤動作して外部の半導体素子をオンにする信号(例えば、ハイレベルの信号)が出力されても、ツェナーダイオードZD2によりゲート電圧を制限することで、駆動回路21から半導体素子をオン状態にする信号が出力されるのを防止することができる。
【0041】
次に、図4は、第3の実施の形態の駆動回路31の回路図である。この第3の実施の形態は、駆動回路31をバイポーラトランジスタQ1、Q2で構成した例であり、トランジスタQ1、Q2が駆動回路31の出力段のトランジスタに該当する。
【0042】
IC12の出力は、ツェナーダイオードZD3と抵抗R11を介して、トランジスタQ1のベースに入力している。また、IC12の出力は、抵抗R12を介してトランジスタQ2のベースに入力している。トランジスタQ1のコレクタは抵抗R13を介して電源電圧Vに接続され、トランジスタQ1のエミッタとトランジスタQ2のエミッタが接続され、トランジスタQ2のコレクタは接地(または基準電位)されている。トランジスタQ1とトランジスタQ2の接続点から、図示しない半導体素子を駆動する駆動電圧Voutが出力される。
【0043】
IC12の出力がローレベルのとき、トランジスタQ1がオフ、トランジスタQ2がオンとなっている。IC12の出力がローレベルからハイレベルに変化すると、トランジスタQ2はオフ状態に変化するが、トランジスタQ1は、IC12の出力電圧が、ツェナーダイオードZD3のツェナー電圧以上で、かつトランジスタQ1のオン電圧以上となるまでオフ状態を維持する。これにより、IC12の出力が変化するときに、駆動回路31の出力段のトランジスタQ1、Q2が同時にオンするのを防止できる。
【0044】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
駆動回路に使用するトランジスタはMOSトランジスタに限らず、バイポーラトランジスタ等の他の半導体素子でも良い。また、駆動回路は、縦続接続されたトランジスタが2段接続された回路に限らず、図4に示すような1段構成の回路、あるいは3段以上の回路であっても良い。
【図面の簡単な説明】
【0045】
【図1】第1の実施の形態の駆動回路の回路図である。
【図2】第2の実施の形態の駆動回路の回路図である。
【図3】第2の実施の形態の動作波形を示す図である。
【図4】第3の実施の形態の駆動回路の回路図である。
【図5】従来の駆動回路の回路図である。
【図6】従来の駆動回路の動作波形を示す図である。
【符号の説明】
【0046】
11、21、31、41 駆動回路
12 IC
ZD1、ZD2、ZD3 ツェナーダイオード
Q1〜Q5 トランジスタ

【特許請求の範囲】
【請求項1】
半導体素子をスイッチング動作させる駆動信号を生成する駆動回路であって、
駆動信号のオン期間及びオフ期間を決める信号を生成するICの出力がゲートまたはベースに印加される第1のトランジスタと、
前記第1のトランジスタと縦続接続され、前記ICの出力がツェナーダイオードを介してゲートまたはベースに印加される第2のトランジスタとからなる半導体素子の駆動回路。
【請求項2】
前記第1及び第2のトランジスタはMOSトランジスタからなり、前記第1と第2のトランジスタは第1の抵抗を介して縦続接続され、
前記第1のトランジスタのドレインまたはソースにゲートが接続された第3のMOSトランジスタと、
前記第2のトランジスタのドレインまたはソースと、一端が電源電圧に接続された第2の抵抗の他端に、ゲートが接続された第4のMOSトランジスタを有する請求項1記載の半導体素子の駆動回路。
【請求項3】
前記第1のトランジスタのゲートまたはベースには、第1のダイオードと第1のツェナーダイオードが直列に接続され、
前記第2のトランジスタのゲートまたはベースには、第2のダイオードと第2のツェナーダイオードが直列に接続されている請求項1または2記載の半導体素子の駆動回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【公開番号】特開2009−147784(P2009−147784A)
【公開日】平成21年7月2日(2009.7.2)
【国際特許分類】
【出願番号】特願2007−324500(P2007−324500)
【出願日】平成19年12月17日(2007.12.17)
【出願人】(000003218)株式会社豊田自動織機 (4,162)
【Fターム(参考)】