半導体素子制御装置
【課題】電源電圧が低下した場合でも、制御対象とする半導体素子を適切に制御することができる半導体素子制御装置を提供する。
【解決手段】電圧付与回路１８は、電源電圧Ｖccを所定の閾値電圧Ｖthと比較して、Ｖcc≦Ｖthであれば、プリドライブ回路２のグランド側端子にグランドレベル近傍の電圧である仮想グランド電圧Ｖcpを付与し、Ｖcc＞Ｖthであれば、前記グランド側端子に電源電圧Ｖccとクランプ制御用電圧Ｖgsとの差電圧を付与する。
【解決手段】電圧付与回路１８は、電源電圧Ｖccを所定の閾値電圧Ｖthと比較して、Ｖcc≦Ｖthであれば、プリドライブ回路２のグランド側端子にグランドレベル近傍の電圧である仮想グランド電圧Ｖcpを付与し、Ｖcc＞Ｖthであれば、前記グランド側端子に電源電圧Ｖccとクランプ制御用電圧Ｖgsとの差電圧を付与する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源と負荷との間に接続される電圧駆動型の半導体素子を制御する半導体素子制御装置に関する。
【背景技術】
【０００２】
例えば降圧型のＤＣ／ＤＣコンバータのような電源回路において、電源とグランドとの間にパワーＭＯＳＦＥＴのような半導体スイッチング素子を接続し、そのＦＥＴを高速でスイッチング制御する場合には、ゲート電圧がゲート−ソース間電圧の耐圧を超えないようにクランプ制御することが行われている。そのような従来技術の一例として、特許文献１に開示されているものがある（図１４参照）。
【特許文献１】特開平１１−２０５１２３号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この回路では、制御対象とするＰチャネルＭＯＳＦＥＴ：Ｍ５をオンさせる場合のゲート電圧は、電源電圧に対して常にＦＥＴ：Ｍ８，Ｍ６の閾値電圧ＶＴ分（２ＶＴ）だけ低い電圧となるように制御される。その結果、電源電圧Ｖｄｄが低下した場合であっても、ゲート電圧は上記の制約を受けるため、ＦＥＴ：Ｍ５を十分にオンさせることができないという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、電源電圧が低下した場合でも、制御対象とする半導体素子を適切に制御することができる半導体素子制御装置を提供することにある。
【課題を解決するための手段】
【０００４】
請求項１記載の半導体素子制御装置によれば、電圧付与回路は、電源電圧が閾値以下である場合は駆動回路のグランド側端子にグランドレベル近傍の電圧を付与し、電源電圧が閾値を超えている場合は、前記グランド側端子に電源電圧とクランプ制御用電圧との差電圧を付与する。即ち、電源電圧が閾値を超えていれば、制御対象とする半導体素子の電源側端子と導通制御端子との電圧差はクランプ制御用電圧となり、電源電圧が閾値以下であれば、上記電圧差は電源電圧に近い値となる。従って、電源電圧が低下した結果クランプ制御が不要な状態となった場合に、制御対象の半導体素子を十分にオンさせることができる。
【０００５】
請求項２記載の半導体素子制御装置によれば、電圧発生回路は、電源電圧と閾値との関係に応じて、グランドレベル近傍の電圧と前記差電圧とを切り換えて出力し、電圧バッファ回路は、電圧発生回路の出力電圧に応じた電圧を、駆動回路のグランド側端子に付与する。したがって、電圧発生回路の出力電圧により、グランド側端子に付与する電圧を切り換えることができる。
【０００６】
請求項３記載の半導体素子制御装置によれば、電源電圧が定電流回路の動作開始電圧に達しなければ、抵抗素子との共通接続点の電位はグランドレベル付近の電圧となり、電源電圧が前記動作開始電圧に達すると、共通接続点の電位は、電源電圧より抵抗素子における電圧降下分を減じた値となる。したがって、定電流回路の動作開始電圧に応じて閾値を設定できると共に、抵抗素子の抵抗値と定電流回路の電流値とでクランプ制御電圧を設定することができる。
【０００７】
請求項４記載の半導体素子制御装置によれば、電源電圧が定電流回路の動作開始電圧に達すると、ツェナーダイオードとの共通接続点の電位は、電源電圧よりツェナー電圧を減じた値となる。したがって、ツェナー電圧によりクランプ制御電圧を設定することができる。
【０００８】
請求項５記載の半導体素子制御装置によれば、電圧バッファ回路を構成するオペアンプが、電圧発生回路の出力電圧に応じて駆動回路のグランド側端子とグランドとの間に接続される半導体素子の導通状態を制御して前記グランド側端子の電位を制御するので、グランド側端子の電位を、電圧発生回路の出力電圧に応じて設定することができる。
【０００９】
請求項６記載の半導体素子制御装置によれば、電圧バッファ回路を構成する第２半導体素子は電圧発生回路の出力電圧により導通制御され、その第２半導体素子の導通状態に応じて第１半導体素子の導通が制御される。したがって、グランド側端子の電位を、前記出力電圧に、第２半導体素子が導通することで付与される定電圧を加えた電位に制御することができる。
【００１０】
請求項７記載の半導体素子制御装置によれば、導通制御回路は、電源電圧が前記閾値以下のレベルに設定される下限値を下回った場合に、駆動回路のグランド側端子とグランドとの間に接続される半導体素子を導通させる。従って、電圧付与回路が、十分な低電圧を付与することができない構成である場合でも、補助電圧付与回路の作用により十分に低い電圧を駆動回路のグランド側端子に付与できる。
【００１１】
請求項８記載の半導体素子制御装置によれば、導通制御回路は、補助電圧付与回路を構成する半導体素子の導通制御にヒステリシス特性を持たせるので、電源電圧が下限値付近で変動する場合に、前記半導体素子が頻繁に断続されることを回避できる。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下、本発明の第１実施例について図１乃至図５を参照して説明する。図１は、半導体素子制御装置の全体構成を概略的に示すものである。電源Ｖccとグランドとの間には、ＰチャネルＭＯＳＦＥＴ（半導体素子，トランジスタ）１と、図示しない負荷との直列回路が接続される。この場合、負荷とは、ＤＣモータやランプ，その他インダクタなどである。ＦＥＴ１のゲート（導通制御端子）には、プリドライブ回路（駆動回路）２によりゲート電圧が与えられて、ＦＥＴ１のＯＮ，ＯＦＦ、すなわち負荷に対する通電が制御される。
【００１３】
プリドライブ回路２の電源側端子は電源Ｖccに接続されており、グランド側端子は、電圧可変型クランプ回路３（以下、単にクランプ回路と称す）を介してグランドに接続されている。このクランプ回路（電圧バッファ回路）３は、プリドライブ回路２のグランド側端子に、仮想グランド電圧Ｖcpを付与するものである。また、電源Ｖccとグランドとの間には、抵抗素子４，ＮチャネルＭＯＳＦＥＴ５，抵抗素子６の直列回路が接続されており、ＦＥＴ５のドレインは、プリドライブ回路２の入力端子に接続されている。
【００１４】
電源Ｖccとプリドライブ回路２のグランド側端子との間には、過電圧保護用のツェナーダイオード７が接続されており、そのツェナーダイオード７のアノードとＦＥＴ５のドレインとの間には、クランプ用のダイオード８が接続されている。ＦＥＴ５のゲートには外部より制御信号Ｖinが与えられるようになっており、制御信号Ｖinがハイレベルになると、ＦＥＴ５がＯＮしてプリドライブ回路２の入力端子がロウレベルとなり、ＦＥＴ１がＯＮされる。
【００１５】
また、電源Ｖccとグランドとの間には電圧モニタ回路（電圧発生回路）９が接続されている。この電圧モニタ回路９は、電源Ｖccの電圧レベルに応じて、クランプ回路３に出力する参照電圧Ｖrefを変化させるようになっており、クランプ回路３は、その参照電圧Ｖrefに応じてプリドライブ回路２のグランド側端子に与える仮想グランド電圧Ｖcpを変化させる。
【００１６】
図２は、プリドライブ回路２の具体構成例を示すものである。プリドライブ回路２は、Ｐ，ＮチャネルＭＯＳＦＥＴ１０Ｐ，１０ＮよりなるＣＭＯＳインバータと、Ｐ，ＮチャネルＭＯＳＦＥＴ１１Ｐ，１１ＮよりなるＣＭＯＳインバータとを直列接続して構成されている。ＦＥＴ１０Ｐ及び１１Ｐのソースは電源Ｖccに接続され、ＦＥＴ１０Ｎ及び１１Ｎのソースには、クランプ回路３により仮想グランド電圧Ｖcpが与えられる。そして、ＦＥＴ１０Ｐ，１０ＮのゲートはＦＥＴ５のドレインに接続され、ＦＥＴ１１Ｐ，１１ＮのドレインはＦＥＴ１のゲートに接続される。
【００１７】
図３（ａ），（ｂ）は、電圧モニタ回路９（ａ，ｂ）の具体構成例を示す。図３（ａ）は、電源Ｖccとグランドとの間に、抵抗素子１２と定電流回路１３との直列回路を接続したものであり、両者の共通接続点がクランプ回路３に与える参照電圧Ｖrefとなる。また、図３（ｂ）は、（ａ）の抵抗素子１２をツェナーダイオード１４に置き換えたものである。これらの電圧モニタ回路９は、例えば電源Ｖccの最大電圧が１６Ｖ程度である場合に閾値電圧Ｖthを８Ｖに設定し、
Ｖcc＞Ｖth → Ｖref＝Ｖcc−Ｖgs …（１）
Ｖcc≦Ｖth → Ｖref≒０ …（２）
となるように、参照電圧Ｖrefを変化させる。ここで、電圧Ｖgsは、プリドライブ回路２がＦＥＴ１をＯＮさせる場合に、ＦＥＴ１のゲート−ソース間電圧として付与する電圧であり、ＦＥＴ１のゲート−ソース間耐圧Ｖgs(max)（例えば１０Ｖ）を超えないようにゲート電圧をクランプする電圧（クランプ制御用電圧）で、例えば８Ｖに設定されている。
【００１８】
すなわち、図３の構成では、Ｖcc≦Ｖthの場合、定電流回路１３は電流を流さないように構成されており、その結果、参照電圧Ｖref≒０となる。そして、Ｖcc＞Ｖthの場合、（ａ）では、定電流回路１３が流す定電流により抵抗素子１２に発生する電圧降下が電圧Ｖgsに相当するように定められ、（ｂ）では、ツェナーダイオード１４のツェナー電圧Ｖｚ＝Ｖgsに定められる。
【００１９】
図４（ａ），（ｂ）は、クランプ回路３（ａ，ｂ）の具体構成例を示す。図４（ａ）は、ＮチャネルＭＯＳＦＥＴ１５のドレイン，ゲートに、オペアンプ１６の非反転入力端子と、出力端子とをそれぞれ接続して構成したもので、オペアンプ１６の反転入力端子には、電圧モニタ回路９より参照電圧Ｖrefが与えられる。また、図４（ｂ）は、（ａ）のＦＥＴ１５に替えて、ＮＰＮトランジスタ１７を接続したものである。
尚、以上の構成において、クランプ回路３と電圧モニタ回路９とは、電圧付与回路１８を構成している。また、以上の構成よりＦＥＴ１を除いたものが、半導体素子制御装置１９を構成している。
【００２０】
次に、本実施例の作用について図５も参照して説明する。図５は、電源電圧Ｖccが１６Ｖ〜０Ｖの範囲で変化する場合に、クランプ回路３によって付与される仮想グランド電圧Ｖcpの変化を示すものである。電源電圧Ｖccが、電圧モニタ回路９に設定されている閾値電圧Ｖthを上回る場合、クランプ回路３に付与される参照電圧Ｖrefは、上記（１）式で示したようにＶref＝Ｖcc−Ｖgs となり、その参照電圧Ｖrefは、クランプ回路３のオペアンプ１６の作用により仮想グランド電圧Ｖcpとして出力される。
【００２１】
その結果、制御信号Ｖinがハイレベルとなり、プリドライブ回路２の入力端子がロウレベルになると、内部の出力側ＦＥＴ１１Ｐ，１１ＮがそれぞれＯＦＦ，ＯＮとなるので、ＦＥＴ１（Ｍ１）のゲート電圧は、ほぼ仮想グランド電圧Ｖcpに等しくなる。この時、ＦＥＴ１のゲート−ソース（電源側端子）間電圧は、Ｖcc−（Ｖcc−Ｖgs）＝Ｖgsとなり、ＦＥＴ１は、電圧差８Ｖでクランプされた状態でＯＮとなる。
上記の状態は、Ｖcc＞Ｖthが成立する間にＦＥＴ１がＯＮとなる場合は常に維持されるので、ＦＥＴ１のソース−ゲート間電圧は常にＶcp＝８Ｖとなり、電圧クランプ機能が有効となる。
【００２２】
そして、電源電圧Ｖccが閾値電圧Ｖth以下になると、参照電圧Ｖrefは、上記（２）式で示したようにＶref≒０となるので、仮想グランド電圧Ｖcpも、Ｖcp≒０として出力される。この時、ＦＥＴ１がＯＮする場合のソース−ゲート間電圧は、ほぼ電源電圧Ｖccとなる。
【００２３】
以上の結果、電源電圧Ｖccと仮想グランド電圧Ｖcpとの関係は、図５に示すようになる。尚、図５において、電源電圧Ｖccが０Ｖ〜１．５Ｖ付近の間に仮想グランド電圧Ｖcpが上昇するように示されているのは、この区間ではオペアンプ１６が、図４（ａ）の場合、ＦＥＴ１５をＯＮさせるのに必要な電圧ＶＴを出力できず、仮想グランド電圧Ｖcpがハイインピーダンス状態になることを示している。したがって、図４（ｂ）の場合、上記ハイインピーダンス状態になる電圧範囲は０Ｖ〜０．６Ｖ付近となる。
【００２４】
以上のように本実施例によれば、電圧付与回路１８は、電源電圧Ｖccを所定の閾値電圧Ｖthと比較して、Ｖcc≦Ｖthであれば、プリドライブ回路２のグランド側端子にグランドレベル近傍の電圧である仮想グランド電圧Ｖcpを付与し、Ｖcc＞Ｖthであれば、前記グランド側端子に電源電圧Ｖccとクランプ制御用の電圧Ｖgsとの差電圧を付与するようにした。従って、電源電圧Ｖccが低下することでアクティブなクランプ制御が不要となった状況下でＦＥＴ１をＯＮさせる場合は、クランプ制御を無効化してゲート−ソース間電圧を電源電圧Ｖccにほぼ等しくすることができ、ＦＥＴ１を十分にＯＮさせることができる。
【００２５】
また、電圧付与回路１８を電圧モニタ回路９とクランプ回路３とで構成し、電圧モニタ回路９が出力する電圧に応じて、プリドライブ回路２のグランド側端子に与える仮想グランド電圧Ｖcpを切り換えるようにした。そして、電圧モニタ回路９ａとして、抵抗素子１２と定電流回路１３との直列回路で構成すれば、定電流回路１３の動作開始電圧に応じて閾値電圧Ｖthを設定すると共に、抵抗素子１２の抵抗値と定電流回路１３の電流値とでクランプ制御電圧Ｖgsを設定することができる。また、電圧モニタ回路９ｂとして、ツェナーダイオード１４と定電流回路１３との直列回路で構成すれば、ツェナー電圧Ｖｚでクランプ制御電圧Ｖgsを設定することができる。
【００２６】
そして、クランプ制御回路３は、オペアンプ１６が、参照電圧Ｖrefに応じてプリドライブ回路２のグランド側端子とグランドとの間に接続されるＦＥＴ１５又はトランジスタ１７の導通状態を制御してグランド側端子の電位を制御するので、グランド側端子の電位を、参照電圧Ｖrefに応じて設定することができる。
【００２７】
（第２実施例）
図６乃至図９は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図６に示すように、第２実施例の半導体素子制御装置２１は、クランプ回路３，電圧モニタ回路９が、クランプ回路（電圧付与回路，電圧バッファ回路）２２，電圧モニタ回路（電圧発生回路，補助電圧付与回路）２３にそれぞれ置き換わっており、クランプ回路２２に対して並列にＮチャネルＭＯＳＦＥＴ（半導体素子，補助電圧付与回路）２４が接続されている。また、電圧モニタ回路９は、電圧モニタ回路２３に置き換わっており、ＦＥＴ２４のＯＮ，ＯＦＦは、電圧モニタ回路２３により制御される。その他の構成ついては第１実施例と同様である。
【００２８】
図７（ａ），（ｂ）は電圧モニタ回路２３（ａ，ｂ）の具体構成を示すが、参照電圧Ｖrefを生成出力する部分は電圧モニタ回路９と同様に構成されており、ＦＥＴ２４（Ｍ２）を制御する構成部分が追加されている。図７（ａ）では、電源Ｖccとグランドとの間に抵抗素子２５，２６の直列回路が接続されており、両者の共通接続点はコンパレータ２７の反転入力端子に接続されている。コンパレータ２７の非反転入力端子には、比較用の基準電圧Ｖref1が与えられており、コンパレータ２７の出力信号によりＦＥＴ２４を制御する。また、図７（ｂ）は、抵抗素子２５に替えてツェナーダイオード２８を配置している。
【００２９】
図８（ａ），（ｂ）は、クランプ回路２２（ａ，ｂ）の具体構成例を示す。図８（ａ）は、ＮチャネルＭＯＳＦＥＴ２９（第１半導体素子）に並列に、ＰチャネルＭＯＳＦＥＴ３０（第２半導体素子）及び抵抗素子３１の並列回路を接続したもので、両者の共通接続点がＦＥＴ２９のゲートに接続されている。そして、ＦＥＴ３０のゲートに参照電圧Ｖrefが与えられる。ＦＥＴ１がプリドライバ回路２によってＯＦＦされた場合、そのゲート電圧は、ほぼ電源電圧Ｖccとなる。その状態からプリドライバ回路２がＦＥＴ１をＯＮさせる場合、プリドライバ回路２のグランド側電圧は、ＦＥＴ１のゲート容量によりある程度高電圧を維持する。
【００３０】
したがって、クランプ回路２２（ａ）に与えられる参照電圧Ｖrefが≒０の場合、ＦＥＴ３０はＯＮしてＦＥＴ２９もＯＮするが、この時の仮想グランド電圧Ｖcpは、ＦＥＴ２２が存在しないと仮定すれば、ほぼＦＥＴ３０の閾値電圧ＶＴとなる。そして、参照電圧Ｖrefが（Ｖcc−Ｖgs）で与えられる場合も、仮想グランド電圧Ｖcpは、（Ｖcc−Ｖgs＋ＶＴ）となる。
【００３１】
また、図８（ｂ）は、（ａ）のＦＥＴ２９，３０に替えて、ＮＰＮトランジスタ３２（第１半導体素子），ＰＮＰトランジスタ３３（第２半導体素子）を接続したものである。この場合、仮想グランド電圧Ｖcpは、上記の閾値電圧ＶＴをベース−エミッタ間電圧ＶＦに置き換えたものとなる。そして、ＦＥＴ２４は、何れの場合も電源電圧Ｖccが閾値電圧Ｖth（＝下限値）以下でＯＮするように制御される。
【００３２】
次に、第２実施例の作用について図９も参照して説明する。例えば、ＦＥＴ１をキャリア周波数が数１００ｋＨｚのオーダーでＰＷＭ制御することを想定すると、第１実施例のようにオペアンプ１６を用いて構成されるクランプ回路３では、高速動作に制約があり追従が困難となる場合がある。
そこで、第２実施例では、クランプ回路２２にオペアンプを使用せず、ＦＥＴ２９，３０又はバイポーラトランジスタ３２，３３を用いて構成し、高速動作に十分に対応することを可能としている。しかしながら、その一方で、プリドライブ回路２に与える仮想グランド電圧Ｖcpの最低レベルは上述のように電圧ＶＴ又はＶＦとなるため、Ｖcc≦Ｖthの電圧範囲でクランプ制御を無効化する場合に、ＦＥＴ１の駆動電圧範囲が狭まることになる。
【００３３】
上記の問題を改善するため、クランプ回路２２に対して並列にＦＥＴ２４を接続し、Ｖcc≦Ｖthの電圧範囲でＯＮさせて、仮想グランド電圧Ｖcpの最低レベルが第１実施例と同様にグランドレベル付近となるようにしている。その結果、電源電圧Ｖccと仮想グランド電圧Ｖcpとの関係は図９に示すようになり、Ｖcc＞Ｖthの電圧範囲では、ＦＥＴ１をＯＮさせた場合のゲート−ソース間電圧は［Ｖgs−ＶＴ（又はＶＦ）］となる。
【００３４】
以上のように第２実施例によれば、クランプ回路２２をより高速動作が可能にとなるように構成すると共に、電圧モニタ回路２３が、電源電圧Ｖccが閾値Ｖth以下となった場合にＦＥＴ２４をＯＮさせるようにした。従って、クランプ回路２２の構成が、十分な低電圧を付与するのが困難であっても、ＦＥＴ２４の作用によって十分に低い電圧をプリドライブ回路２のグランド側端子に付与することができ、ＦＥＴ１の駆動電圧範囲が狭まることを回避できる。
また、クランプ回路２２は、ＦＥＴ３０（又はトランジスタ３３）を参照電圧Ｖrefにより導通制御し、そのＦＥＴ３０の導通状態に応じてＦＥＴ２９（又はトランジスタ３２）の導通を制御するので、Ｖcc＞Ｖthの電圧範囲では、グランド側端子の電位を、参照電圧Ｖrefに、導通時に生じる定電圧ＶＴ（又はＶＦ）を加えた電位に制御できる。
【００３５】
（第３実施例）
図１０は本発明の第３実施例であり、電圧モニタ回路の異なる構成例を示す。電圧モニタ回路（電圧付与回路，電圧発生回路，補助電圧付与回路）４１は、第２実施例のようにコンパレータ２７を使用せず、参照電圧Ｖrefを出力する回路部分とＦＥＴ２４のゲート駆動信号を出力する回路部分とが一体に構成されている。電源Ｖccとグランドとの間には、抵抗素子４２，ツェナーダイオード４３，定電流回路４４の直列回路が接続されており、ツェナーダイオード４３と定電流回路４４との共通接続点は、ＮＰＮトランジスタ４５のベースに接続されている。トランジスタ４５のコレクタは電源Ｖccに接続され、エミッタは、定電流回路４６を介してグランドに接続されていると共に参照電圧Ｖrefを出力するようになっている。
【００３６】
また、電源Ｖccとグランドとの間には、ＰＮＰトランジスタ４７，抵抗素子４８及び４９の直列回路が接続されており、トランジスタ４７のベースは、抵抗素子４２とツェナーダイオード４３との共通接続点に接続されている。更に、電源Ｖccとグランドとの間には、定電流回路５０及びＮＰＮトランジスタ５１の直列回路が接続されており、トランジスタ５１のベースは抵抗素子４８及び４９の共通接続点に接続されている。そして、トランジスタ５１のコレクタより、ＦＥＴ２４のゲート駆動信号が出力される。
【００３７】
次に、第３実施例の作用について説明する。Ｖcc≦Ｖthの場合、ツェナーダイオード４３がＯＮしないため、トランジスタ４５，４７，５１は何れもＯＦＦとなる。したがって、参照電圧Ｖrefは≒０となり、ＦＥＴ２４のゲート駆動信号はハイレベルとなり、ＦＥＴ２４はＯＮされる。一方、Ｖcc＞Ｖthの場合、ツェナーダイオード４３がＯＮするので、トランジスタ４５，４７，５１は何れもＯＮとなる。したがって、参照電圧Ｖrefは［Ｖcc−Ｖgs（抵抗素子４２の電圧降下分）］となり、ＦＥＴ２４のゲート駆動信号はロウレベルとなってＦＥＴ２４はＯＦＦされる。この場合、クランプ制御電圧Ｖgsは、抵抗素子４２の電圧降下分と、ツェナーダイオード４３のツェナー電圧Ｖｚと、トランジスタ４５のベース−エミッタ間電圧ＶＦとの和になる。
以上のように構成される第３実施例による場合も、第１，第２実施例と同様の効果が得られる。
【００３８】
（第４実施例）
図１１及び図１２は本発明の第４実施例を示すものであり、第３実施例と異なる部分について説明する。第４実施例の電圧モニタ回路（電圧付与回路，補助電圧付与回路，導通制御回路）５２は、第３実施例の電圧モニタ回路４１に対し、ＦＥＴ２４のゲート駆動信号の出力についてヒステリシス特性を持たせるように構成したものである。
【００３９】
抵抗素子４８及び４９の共通接続点とトランジスタ５１のベースとの間には、抵抗素子５３が挿入されており、また、前記共通接続点とグランドとの間には、抵抗素子５４，ＮＰＮトランジスタ５５の直列回路が接続されている。電源Ｖccとグランドとの間には、抵抗素子５６，ＮＰＮトランジスタ５７の直列回路が接続されている。そして、トランジスタ５７のベースは、抵抗素子５８を介して上記共通接続点に接続されている。
【００４０】
次に、第４実施例の作用について図１２も参照して説明する。第３実施例の電圧モニタ回路４１では、トランジスタ５１をＯＮさせるために流す電流Ｉ１は、抵抗素子４９の抵抗値をＲ１とすると、［Ｉ１＝ＶＦ／Ｒ１］であった。一方、電圧モニタ回路５２では、トランジスタ５１をＯＮさせるために流す電流Ｉ２は、トランジスタ５７，５５が同時にＯＮするため、抵抗素子５４の抵抗値をＲ２とすると、概略的に示せば［Ｉ２＝ＶＦ／（Ｒ１//Ｒ２）］に増加する（例えば、数１０ｍＡ程度）。したがって、その電流が増加する分だけ、トランジスタ５１をＯＮしてＦＥＴ２４をターンＯＦＦさせる電圧が上昇するようになる。
その結果、図１２に示すように、ＦＥＴ２４をＯＮさせる電圧範囲にヒステリシス特性が付与される。斯様な特性を付与することで、閾値Ｖth付近で電源電圧Ｖccが変化した場合に、その変動に応じてＦＥＴ２４のＯＮ／ＯＦＦが頻繁に切り替わることを防止できる。
【００４１】
（第５実施例）
図１３は本発明の第５実施例を示すものである。第５実施例は、第２実施例の半導体素子制御装置２１に使用されるクランプ回路２２を、クランプ回路（電圧付与回路，電圧バッファ回路）６１に置き換えることを想定する。図１３（ａ），（ｂ）に示すように、クランプ回路６１（ａ，ｂ）は、オペアンプ６２とＰチャネルＭＯＳＦＥＴ（半導体素子）６３，又はＰＮＰトランジスタ（半導体素子）６４との組合せで構成される。
【００４２】
第２実施例の半導体素子制御装置２１にクランプ回路６１を組み合わせると、オペアンプ６２が含まれるため、高速動作に対する適応性は若干低下する。しかし、クランプ回路２２を使用する場合のように、参照電圧Ｖrefに対して仮想クランプ電圧Ｖcpが［＋ＶＴ（又はＶＦ）］となることがない。したがって、図９では、仮想クランプ電圧Ｖcpは破線で示す参照電圧Ｖrefに一致するため、ＦＥＴ１の駆動電圧範囲を拡げることができる。
【００４３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
保護用のツェナーダイオード７や、ＦＥＴ５のクランプ用ダイオード８は、必要に応じて設ければ良い。
電源電圧Ｖccや、制御対象とする半導体素子の耐圧、閾値電圧Ｖthなどは、個別の設計に応じて適宜変更すれば良い。
閾値電圧Ｖthとクランプ制御電圧とが同じ電圧に設定される場合は、図３（ｂ）の低電流回路１３を抵抗素子に置き換えても良い。
第２実施例において、ＦＥＴ２４をターンＯＮさせる下限値は、閾値電圧Ｖthよりも低くなるように設定しても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例であり、半導体素子制御装置の全体構成を概略的に示す図
【図２】プリドライブ回路の具体構成例を示す図
【図３】電圧モニタ回路の具体構成例を示す図
【図４】クランプ回路の具体構成例を示す図
【図５】電源電圧Ｖccの変化に伴う仮想グランド電圧Ｖcpの変化を示す図
【図６】本発明の第２実施例を示す図１相当図
【図７】図３相当図
【図８】図４相当図
【図９】図５相当図
【図１０】本発明の第３実施例を示す図３相当図
【図１１】本発明の第４実施例を示す図１０相当図
【図１２】図９相当図
【図１３】本発明の第５実施例を示す図８相当図
【図１４】従来技術を示す図１相当図
【符号の説明】
【００４５】
図面中、１はＰチャネルＭＯＳＦＥＴ（半導体素子）、２はプリドライブ回路（駆動回路）、３は電圧可変型クランプ回路（電圧バッファ回路）、９は電圧モニタ回路（電圧発生回路）、１２は抵抗素子、１３は定電流回路、１４はツェナーダイオード、１５はＮチャネルＭＯＳＦＥＴ（半導体素子）、１６オペアンプ、１７はＮＰＮトランジスタ（半導体素子）、１８は電圧付与回路、１９，２１は半導体素子制御装置、２２は電圧可変型クランプ回路（電圧付与回路，電圧バッファ回路）、２３は電圧モニタ回路（補助電圧付与回路）、２４はＮチャネルＭＯＳＦＥＴ（半導体素子，補助電圧付与回路）、２９はＮチャネルＭＯＳＦＥＴ（第１半導体素子）、３０はＰチャネルＭＯＳＦＥＴ（第２半導体素子）、３１は抵抗素子、３２はＮＰＮトランジスタ（第１半導体素子）、３３はＰＮＰトランジスタ（第２半導体素子）、４１は電圧モニタ回路（電圧付与回路，補助電圧付与回路）、５２は電圧モニタ回路（電圧付与回路，補助電圧付与回路）、６１は電圧可変型クランプ回路（電圧付与回路，電圧バッファ回路）、６２はオペアンプ、６３はＰチャネルＭＯＳＦＥＴ（半導体素子）、６４はＰＮＰトランジスタ（半導体素子）を示す。
【技術分野】
【０００１】
本発明は、直流電源と負荷との間に接続される電圧駆動型の半導体素子を制御する半導体素子制御装置に関する。
【背景技術】
【０００２】
例えば降圧型のＤＣ／ＤＣコンバータのような電源回路において、電源とグランドとの間にパワーＭＯＳＦＥＴのような半導体スイッチング素子を接続し、そのＦＥＴを高速でスイッチング制御する場合には、ゲート電圧がゲート−ソース間電圧の耐圧を超えないようにクランプ制御することが行われている。そのような従来技術の一例として、特許文献１に開示されているものがある（図１４参照）。
【特許文献１】特開平１１−２０５１２３号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この回路では、制御対象とするＰチャネルＭＯＳＦＥＴ：Ｍ５をオンさせる場合のゲート電圧は、電源電圧に対して常にＦＥＴ：Ｍ８，Ｍ６の閾値電圧ＶＴ分（２ＶＴ）だけ低い電圧となるように制御される。その結果、電源電圧Ｖｄｄが低下した場合であっても、ゲート電圧は上記の制約を受けるため、ＦＥＴ：Ｍ５を十分にオンさせることができないという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、電源電圧が低下した場合でも、制御対象とする半導体素子を適切に制御することができる半導体素子制御装置を提供することにある。
【課題を解決するための手段】
【０００４】
請求項１記載の半導体素子制御装置によれば、電圧付与回路は、電源電圧が閾値以下である場合は駆動回路のグランド側端子にグランドレベル近傍の電圧を付与し、電源電圧が閾値を超えている場合は、前記グランド側端子に電源電圧とクランプ制御用電圧との差電圧を付与する。即ち、電源電圧が閾値を超えていれば、制御対象とする半導体素子の電源側端子と導通制御端子との電圧差はクランプ制御用電圧となり、電源電圧が閾値以下であれば、上記電圧差は電源電圧に近い値となる。従って、電源電圧が低下した結果クランプ制御が不要な状態となった場合に、制御対象の半導体素子を十分にオンさせることができる。
【０００５】
請求項２記載の半導体素子制御装置によれば、電圧発生回路は、電源電圧と閾値との関係に応じて、グランドレベル近傍の電圧と前記差電圧とを切り換えて出力し、電圧バッファ回路は、電圧発生回路の出力電圧に応じた電圧を、駆動回路のグランド側端子に付与する。したがって、電圧発生回路の出力電圧により、グランド側端子に付与する電圧を切り換えることができる。
【０００６】
請求項３記載の半導体素子制御装置によれば、電源電圧が定電流回路の動作開始電圧に達しなければ、抵抗素子との共通接続点の電位はグランドレベル付近の電圧となり、電源電圧が前記動作開始電圧に達すると、共通接続点の電位は、電源電圧より抵抗素子における電圧降下分を減じた値となる。したがって、定電流回路の動作開始電圧に応じて閾値を設定できると共に、抵抗素子の抵抗値と定電流回路の電流値とでクランプ制御電圧を設定することができる。
【０００７】
請求項４記載の半導体素子制御装置によれば、電源電圧が定電流回路の動作開始電圧に達すると、ツェナーダイオードとの共通接続点の電位は、電源電圧よりツェナー電圧を減じた値となる。したがって、ツェナー電圧によりクランプ制御電圧を設定することができる。
【０００８】
請求項５記載の半導体素子制御装置によれば、電圧バッファ回路を構成するオペアンプが、電圧発生回路の出力電圧に応じて駆動回路のグランド側端子とグランドとの間に接続される半導体素子の導通状態を制御して前記グランド側端子の電位を制御するので、グランド側端子の電位を、電圧発生回路の出力電圧に応じて設定することができる。
【０００９】
請求項６記載の半導体素子制御装置によれば、電圧バッファ回路を構成する第２半導体素子は電圧発生回路の出力電圧により導通制御され、その第２半導体素子の導通状態に応じて第１半導体素子の導通が制御される。したがって、グランド側端子の電位を、前記出力電圧に、第２半導体素子が導通することで付与される定電圧を加えた電位に制御することができる。
【００１０】
請求項７記載の半導体素子制御装置によれば、導通制御回路は、電源電圧が前記閾値以下のレベルに設定される下限値を下回った場合に、駆動回路のグランド側端子とグランドとの間に接続される半導体素子を導通させる。従って、電圧付与回路が、十分な低電圧を付与することができない構成である場合でも、補助電圧付与回路の作用により十分に低い電圧を駆動回路のグランド側端子に付与できる。
【００１１】
請求項８記載の半導体素子制御装置によれば、導通制御回路は、補助電圧付与回路を構成する半導体素子の導通制御にヒステリシス特性を持たせるので、電源電圧が下限値付近で変動する場合に、前記半導体素子が頻繁に断続されることを回避できる。
【発明を実施するための最良の形態】
【００１２】
（第１実施例）
以下、本発明の第１実施例について図１乃至図５を参照して説明する。図１は、半導体素子制御装置の全体構成を概略的に示すものである。電源Ｖccとグランドとの間には、ＰチャネルＭＯＳＦＥＴ（半導体素子，トランジスタ）１と、図示しない負荷との直列回路が接続される。この場合、負荷とは、ＤＣモータやランプ，その他インダクタなどである。ＦＥＴ１のゲート（導通制御端子）には、プリドライブ回路（駆動回路）２によりゲート電圧が与えられて、ＦＥＴ１のＯＮ，ＯＦＦ、すなわち負荷に対する通電が制御される。
【００１３】
プリドライブ回路２の電源側端子は電源Ｖccに接続されており、グランド側端子は、電圧可変型クランプ回路３（以下、単にクランプ回路と称す）を介してグランドに接続されている。このクランプ回路（電圧バッファ回路）３は、プリドライブ回路２のグランド側端子に、仮想グランド電圧Ｖcpを付与するものである。また、電源Ｖccとグランドとの間には、抵抗素子４，ＮチャネルＭＯＳＦＥＴ５，抵抗素子６の直列回路が接続されており、ＦＥＴ５のドレインは、プリドライブ回路２の入力端子に接続されている。
【００１４】
電源Ｖccとプリドライブ回路２のグランド側端子との間には、過電圧保護用のツェナーダイオード７が接続されており、そのツェナーダイオード７のアノードとＦＥＴ５のドレインとの間には、クランプ用のダイオード８が接続されている。ＦＥＴ５のゲートには外部より制御信号Ｖinが与えられるようになっており、制御信号Ｖinがハイレベルになると、ＦＥＴ５がＯＮしてプリドライブ回路２の入力端子がロウレベルとなり、ＦＥＴ１がＯＮされる。
【００１５】
また、電源Ｖccとグランドとの間には電圧モニタ回路（電圧発生回路）９が接続されている。この電圧モニタ回路９は、電源Ｖccの電圧レベルに応じて、クランプ回路３に出力する参照電圧Ｖrefを変化させるようになっており、クランプ回路３は、その参照電圧Ｖrefに応じてプリドライブ回路２のグランド側端子に与える仮想グランド電圧Ｖcpを変化させる。
【００１６】
図２は、プリドライブ回路２の具体構成例を示すものである。プリドライブ回路２は、Ｐ，ＮチャネルＭＯＳＦＥＴ１０Ｐ，１０ＮよりなるＣＭＯＳインバータと、Ｐ，ＮチャネルＭＯＳＦＥＴ１１Ｐ，１１ＮよりなるＣＭＯＳインバータとを直列接続して構成されている。ＦＥＴ１０Ｐ及び１１Ｐのソースは電源Ｖccに接続され、ＦＥＴ１０Ｎ及び１１Ｎのソースには、クランプ回路３により仮想グランド電圧Ｖcpが与えられる。そして、ＦＥＴ１０Ｐ，１０ＮのゲートはＦＥＴ５のドレインに接続され、ＦＥＴ１１Ｐ，１１ＮのドレインはＦＥＴ１のゲートに接続される。
【００１７】
図３（ａ），（ｂ）は、電圧モニタ回路９（ａ，ｂ）の具体構成例を示す。図３（ａ）は、電源Ｖccとグランドとの間に、抵抗素子１２と定電流回路１３との直列回路を接続したものであり、両者の共通接続点がクランプ回路３に与える参照電圧Ｖrefとなる。また、図３（ｂ）は、（ａ）の抵抗素子１２をツェナーダイオード１４に置き換えたものである。これらの電圧モニタ回路９は、例えば電源Ｖccの最大電圧が１６Ｖ程度である場合に閾値電圧Ｖthを８Ｖに設定し、
Ｖcc＞Ｖth → Ｖref＝Ｖcc−Ｖgs …（１）
Ｖcc≦Ｖth → Ｖref≒０ …（２）
となるように、参照電圧Ｖrefを変化させる。ここで、電圧Ｖgsは、プリドライブ回路２がＦＥＴ１をＯＮさせる場合に、ＦＥＴ１のゲート−ソース間電圧として付与する電圧であり、ＦＥＴ１のゲート−ソース間耐圧Ｖgs(max)（例えば１０Ｖ）を超えないようにゲート電圧をクランプする電圧（クランプ制御用電圧）で、例えば８Ｖに設定されている。
【００１８】
すなわち、図３の構成では、Ｖcc≦Ｖthの場合、定電流回路１３は電流を流さないように構成されており、その結果、参照電圧Ｖref≒０となる。そして、Ｖcc＞Ｖthの場合、（ａ）では、定電流回路１３が流す定電流により抵抗素子１２に発生する電圧降下が電圧Ｖgsに相当するように定められ、（ｂ）では、ツェナーダイオード１４のツェナー電圧Ｖｚ＝Ｖgsに定められる。
【００１９】
図４（ａ），（ｂ）は、クランプ回路３（ａ，ｂ）の具体構成例を示す。図４（ａ）は、ＮチャネルＭＯＳＦＥＴ１５のドレイン，ゲートに、オペアンプ１６の非反転入力端子と、出力端子とをそれぞれ接続して構成したもので、オペアンプ１６の反転入力端子には、電圧モニタ回路９より参照電圧Ｖrefが与えられる。また、図４（ｂ）は、（ａ）のＦＥＴ１５に替えて、ＮＰＮトランジスタ１７を接続したものである。
尚、以上の構成において、クランプ回路３と電圧モニタ回路９とは、電圧付与回路１８を構成している。また、以上の構成よりＦＥＴ１を除いたものが、半導体素子制御装置１９を構成している。
【００２０】
次に、本実施例の作用について図５も参照して説明する。図５は、電源電圧Ｖccが１６Ｖ〜０Ｖの範囲で変化する場合に、クランプ回路３によって付与される仮想グランド電圧Ｖcpの変化を示すものである。電源電圧Ｖccが、電圧モニタ回路９に設定されている閾値電圧Ｖthを上回る場合、クランプ回路３に付与される参照電圧Ｖrefは、上記（１）式で示したようにＶref＝Ｖcc−Ｖgs となり、その参照電圧Ｖrefは、クランプ回路３のオペアンプ１６の作用により仮想グランド電圧Ｖcpとして出力される。
【００２１】
その結果、制御信号Ｖinがハイレベルとなり、プリドライブ回路２の入力端子がロウレベルになると、内部の出力側ＦＥＴ１１Ｐ，１１ＮがそれぞれＯＦＦ，ＯＮとなるので、ＦＥＴ１（Ｍ１）のゲート電圧は、ほぼ仮想グランド電圧Ｖcpに等しくなる。この時、ＦＥＴ１のゲート−ソース（電源側端子）間電圧は、Ｖcc−（Ｖcc−Ｖgs）＝Ｖgsとなり、ＦＥＴ１は、電圧差８Ｖでクランプされた状態でＯＮとなる。
上記の状態は、Ｖcc＞Ｖthが成立する間にＦＥＴ１がＯＮとなる場合は常に維持されるので、ＦＥＴ１のソース−ゲート間電圧は常にＶcp＝８Ｖとなり、電圧クランプ機能が有効となる。
【００２２】
そして、電源電圧Ｖccが閾値電圧Ｖth以下になると、参照電圧Ｖrefは、上記（２）式で示したようにＶref≒０となるので、仮想グランド電圧Ｖcpも、Ｖcp≒０として出力される。この時、ＦＥＴ１がＯＮする場合のソース−ゲート間電圧は、ほぼ電源電圧Ｖccとなる。
【００２３】
以上の結果、電源電圧Ｖccと仮想グランド電圧Ｖcpとの関係は、図５に示すようになる。尚、図５において、電源電圧Ｖccが０Ｖ〜１．５Ｖ付近の間に仮想グランド電圧Ｖcpが上昇するように示されているのは、この区間ではオペアンプ１６が、図４（ａ）の場合、ＦＥＴ１５をＯＮさせるのに必要な電圧ＶＴを出力できず、仮想グランド電圧Ｖcpがハイインピーダンス状態になることを示している。したがって、図４（ｂ）の場合、上記ハイインピーダンス状態になる電圧範囲は０Ｖ〜０．６Ｖ付近となる。
【００２４】
以上のように本実施例によれば、電圧付与回路１８は、電源電圧Ｖccを所定の閾値電圧Ｖthと比較して、Ｖcc≦Ｖthであれば、プリドライブ回路２のグランド側端子にグランドレベル近傍の電圧である仮想グランド電圧Ｖcpを付与し、Ｖcc＞Ｖthであれば、前記グランド側端子に電源電圧Ｖccとクランプ制御用の電圧Ｖgsとの差電圧を付与するようにした。従って、電源電圧Ｖccが低下することでアクティブなクランプ制御が不要となった状況下でＦＥＴ１をＯＮさせる場合は、クランプ制御を無効化してゲート−ソース間電圧を電源電圧Ｖccにほぼ等しくすることができ、ＦＥＴ１を十分にＯＮさせることができる。
【００２５】
また、電圧付与回路１８を電圧モニタ回路９とクランプ回路３とで構成し、電圧モニタ回路９が出力する電圧に応じて、プリドライブ回路２のグランド側端子に与える仮想グランド電圧Ｖcpを切り換えるようにした。そして、電圧モニタ回路９ａとして、抵抗素子１２と定電流回路１３との直列回路で構成すれば、定電流回路１３の動作開始電圧に応じて閾値電圧Ｖthを設定すると共に、抵抗素子１２の抵抗値と定電流回路１３の電流値とでクランプ制御電圧Ｖgsを設定することができる。また、電圧モニタ回路９ｂとして、ツェナーダイオード１４と定電流回路１３との直列回路で構成すれば、ツェナー電圧Ｖｚでクランプ制御電圧Ｖgsを設定することができる。
【００２６】
そして、クランプ制御回路３は、オペアンプ１６が、参照電圧Ｖrefに応じてプリドライブ回路２のグランド側端子とグランドとの間に接続されるＦＥＴ１５又はトランジスタ１７の導通状態を制御してグランド側端子の電位を制御するので、グランド側端子の電位を、参照電圧Ｖrefに応じて設定することができる。
【００２７】
（第２実施例）
図６乃至図９は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図６に示すように、第２実施例の半導体素子制御装置２１は、クランプ回路３，電圧モニタ回路９が、クランプ回路（電圧付与回路，電圧バッファ回路）２２，電圧モニタ回路（電圧発生回路，補助電圧付与回路）２３にそれぞれ置き換わっており、クランプ回路２２に対して並列にＮチャネルＭＯＳＦＥＴ（半導体素子，補助電圧付与回路）２４が接続されている。また、電圧モニタ回路９は、電圧モニタ回路２３に置き換わっており、ＦＥＴ２４のＯＮ，ＯＦＦは、電圧モニタ回路２３により制御される。その他の構成ついては第１実施例と同様である。
【００２８】
図７（ａ），（ｂ）は電圧モニタ回路２３（ａ，ｂ）の具体構成を示すが、参照電圧Ｖrefを生成出力する部分は電圧モニタ回路９と同様に構成されており、ＦＥＴ２４（Ｍ２）を制御する構成部分が追加されている。図７（ａ）では、電源Ｖccとグランドとの間に抵抗素子２５，２６の直列回路が接続されており、両者の共通接続点はコンパレータ２７の反転入力端子に接続されている。コンパレータ２７の非反転入力端子には、比較用の基準電圧Ｖref1が与えられており、コンパレータ２７の出力信号によりＦＥＴ２４を制御する。また、図７（ｂ）は、抵抗素子２５に替えてツェナーダイオード２８を配置している。
【００２９】
図８（ａ），（ｂ）は、クランプ回路２２（ａ，ｂ）の具体構成例を示す。図８（ａ）は、ＮチャネルＭＯＳＦＥＴ２９（第１半導体素子）に並列に、ＰチャネルＭＯＳＦＥＴ３０（第２半導体素子）及び抵抗素子３１の並列回路を接続したもので、両者の共通接続点がＦＥＴ２９のゲートに接続されている。そして、ＦＥＴ３０のゲートに参照電圧Ｖrefが与えられる。ＦＥＴ１がプリドライバ回路２によってＯＦＦされた場合、そのゲート電圧は、ほぼ電源電圧Ｖccとなる。その状態からプリドライバ回路２がＦＥＴ１をＯＮさせる場合、プリドライバ回路２のグランド側電圧は、ＦＥＴ１のゲート容量によりある程度高電圧を維持する。
【００３０】
したがって、クランプ回路２２（ａ）に与えられる参照電圧Ｖrefが≒０の場合、ＦＥＴ３０はＯＮしてＦＥＴ２９もＯＮするが、この時の仮想グランド電圧Ｖcpは、ＦＥＴ２２が存在しないと仮定すれば、ほぼＦＥＴ３０の閾値電圧ＶＴとなる。そして、参照電圧Ｖrefが（Ｖcc−Ｖgs）で与えられる場合も、仮想グランド電圧Ｖcpは、（Ｖcc−Ｖgs＋ＶＴ）となる。
【００３１】
また、図８（ｂ）は、（ａ）のＦＥＴ２９，３０に替えて、ＮＰＮトランジスタ３２（第１半導体素子），ＰＮＰトランジスタ３３（第２半導体素子）を接続したものである。この場合、仮想グランド電圧Ｖcpは、上記の閾値電圧ＶＴをベース−エミッタ間電圧ＶＦに置き換えたものとなる。そして、ＦＥＴ２４は、何れの場合も電源電圧Ｖccが閾値電圧Ｖth（＝下限値）以下でＯＮするように制御される。
【００３２】
次に、第２実施例の作用について図９も参照して説明する。例えば、ＦＥＴ１をキャリア周波数が数１００ｋＨｚのオーダーでＰＷＭ制御することを想定すると、第１実施例のようにオペアンプ１６を用いて構成されるクランプ回路３では、高速動作に制約があり追従が困難となる場合がある。
そこで、第２実施例では、クランプ回路２２にオペアンプを使用せず、ＦＥＴ２９，３０又はバイポーラトランジスタ３２，３３を用いて構成し、高速動作に十分に対応することを可能としている。しかしながら、その一方で、プリドライブ回路２に与える仮想グランド電圧Ｖcpの最低レベルは上述のように電圧ＶＴ又はＶＦとなるため、Ｖcc≦Ｖthの電圧範囲でクランプ制御を無効化する場合に、ＦＥＴ１の駆動電圧範囲が狭まることになる。
【００３３】
上記の問題を改善するため、クランプ回路２２に対して並列にＦＥＴ２４を接続し、Ｖcc≦Ｖthの電圧範囲でＯＮさせて、仮想グランド電圧Ｖcpの最低レベルが第１実施例と同様にグランドレベル付近となるようにしている。その結果、電源電圧Ｖccと仮想グランド電圧Ｖcpとの関係は図９に示すようになり、Ｖcc＞Ｖthの電圧範囲では、ＦＥＴ１をＯＮさせた場合のゲート−ソース間電圧は［Ｖgs−ＶＴ（又はＶＦ）］となる。
【００３４】
以上のように第２実施例によれば、クランプ回路２２をより高速動作が可能にとなるように構成すると共に、電圧モニタ回路２３が、電源電圧Ｖccが閾値Ｖth以下となった場合にＦＥＴ２４をＯＮさせるようにした。従って、クランプ回路２２の構成が、十分な低電圧を付与するのが困難であっても、ＦＥＴ２４の作用によって十分に低い電圧をプリドライブ回路２のグランド側端子に付与することができ、ＦＥＴ１の駆動電圧範囲が狭まることを回避できる。
また、クランプ回路２２は、ＦＥＴ３０（又はトランジスタ３３）を参照電圧Ｖrefにより導通制御し、そのＦＥＴ３０の導通状態に応じてＦＥＴ２９（又はトランジスタ３２）の導通を制御するので、Ｖcc＞Ｖthの電圧範囲では、グランド側端子の電位を、参照電圧Ｖrefに、導通時に生じる定電圧ＶＴ（又はＶＦ）を加えた電位に制御できる。
【００３５】
（第３実施例）
図１０は本発明の第３実施例であり、電圧モニタ回路の異なる構成例を示す。電圧モニタ回路（電圧付与回路，電圧発生回路，補助電圧付与回路）４１は、第２実施例のようにコンパレータ２７を使用せず、参照電圧Ｖrefを出力する回路部分とＦＥＴ２４のゲート駆動信号を出力する回路部分とが一体に構成されている。電源Ｖccとグランドとの間には、抵抗素子４２，ツェナーダイオード４３，定電流回路４４の直列回路が接続されており、ツェナーダイオード４３と定電流回路４４との共通接続点は、ＮＰＮトランジスタ４５のベースに接続されている。トランジスタ４５のコレクタは電源Ｖccに接続され、エミッタは、定電流回路４６を介してグランドに接続されていると共に参照電圧Ｖrefを出力するようになっている。
【００３６】
また、電源Ｖccとグランドとの間には、ＰＮＰトランジスタ４７，抵抗素子４８及び４９の直列回路が接続されており、トランジスタ４７のベースは、抵抗素子４２とツェナーダイオード４３との共通接続点に接続されている。更に、電源Ｖccとグランドとの間には、定電流回路５０及びＮＰＮトランジスタ５１の直列回路が接続されており、トランジスタ５１のベースは抵抗素子４８及び４９の共通接続点に接続されている。そして、トランジスタ５１のコレクタより、ＦＥＴ２４のゲート駆動信号が出力される。
【００３７】
次に、第３実施例の作用について説明する。Ｖcc≦Ｖthの場合、ツェナーダイオード４３がＯＮしないため、トランジスタ４５，４７，５１は何れもＯＦＦとなる。したがって、参照電圧Ｖrefは≒０となり、ＦＥＴ２４のゲート駆動信号はハイレベルとなり、ＦＥＴ２４はＯＮされる。一方、Ｖcc＞Ｖthの場合、ツェナーダイオード４３がＯＮするので、トランジスタ４５，４７，５１は何れもＯＮとなる。したがって、参照電圧Ｖrefは［Ｖcc−Ｖgs（抵抗素子４２の電圧降下分）］となり、ＦＥＴ２４のゲート駆動信号はロウレベルとなってＦＥＴ２４はＯＦＦされる。この場合、クランプ制御電圧Ｖgsは、抵抗素子４２の電圧降下分と、ツェナーダイオード４３のツェナー電圧Ｖｚと、トランジスタ４５のベース−エミッタ間電圧ＶＦとの和になる。
以上のように構成される第３実施例による場合も、第１，第２実施例と同様の効果が得られる。
【００３８】
（第４実施例）
図１１及び図１２は本発明の第４実施例を示すものであり、第３実施例と異なる部分について説明する。第４実施例の電圧モニタ回路（電圧付与回路，補助電圧付与回路，導通制御回路）５２は、第３実施例の電圧モニタ回路４１に対し、ＦＥＴ２４のゲート駆動信号の出力についてヒステリシス特性を持たせるように構成したものである。
【００３９】
抵抗素子４８及び４９の共通接続点とトランジスタ５１のベースとの間には、抵抗素子５３が挿入されており、また、前記共通接続点とグランドとの間には、抵抗素子５４，ＮＰＮトランジスタ５５の直列回路が接続されている。電源Ｖccとグランドとの間には、抵抗素子５６，ＮＰＮトランジスタ５７の直列回路が接続されている。そして、トランジスタ５７のベースは、抵抗素子５８を介して上記共通接続点に接続されている。
【００４０】
次に、第４実施例の作用について図１２も参照して説明する。第３実施例の電圧モニタ回路４１では、トランジスタ５１をＯＮさせるために流す電流Ｉ１は、抵抗素子４９の抵抗値をＲ１とすると、［Ｉ１＝ＶＦ／Ｒ１］であった。一方、電圧モニタ回路５２では、トランジスタ５１をＯＮさせるために流す電流Ｉ２は、トランジスタ５７，５５が同時にＯＮするため、抵抗素子５４の抵抗値をＲ２とすると、概略的に示せば［Ｉ２＝ＶＦ／（Ｒ１//Ｒ２）］に増加する（例えば、数１０ｍＡ程度）。したがって、その電流が増加する分だけ、トランジスタ５１をＯＮしてＦＥＴ２４をターンＯＦＦさせる電圧が上昇するようになる。
その結果、図１２に示すように、ＦＥＴ２４をＯＮさせる電圧範囲にヒステリシス特性が付与される。斯様な特性を付与することで、閾値Ｖth付近で電源電圧Ｖccが変化した場合に、その変動に応じてＦＥＴ２４のＯＮ／ＯＦＦが頻繁に切り替わることを防止できる。
【００４１】
（第５実施例）
図１３は本発明の第５実施例を示すものである。第５実施例は、第２実施例の半導体素子制御装置２１に使用されるクランプ回路２２を、クランプ回路（電圧付与回路，電圧バッファ回路）６１に置き換えることを想定する。図１３（ａ），（ｂ）に示すように、クランプ回路６１（ａ，ｂ）は、オペアンプ６２とＰチャネルＭＯＳＦＥＴ（半導体素子）６３，又はＰＮＰトランジスタ（半導体素子）６４との組合せで構成される。
【００４２】
第２実施例の半導体素子制御装置２１にクランプ回路６１を組み合わせると、オペアンプ６２が含まれるため、高速動作に対する適応性は若干低下する。しかし、クランプ回路２２を使用する場合のように、参照電圧Ｖrefに対して仮想クランプ電圧Ｖcpが［＋ＶＴ（又はＶＦ）］となることがない。したがって、図９では、仮想クランプ電圧Ｖcpは破線で示す参照電圧Ｖrefに一致するため、ＦＥＴ１の駆動電圧範囲を拡げることができる。
【００４３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
保護用のツェナーダイオード７や、ＦＥＴ５のクランプ用ダイオード８は、必要に応じて設ければ良い。
電源電圧Ｖccや、制御対象とする半導体素子の耐圧、閾値電圧Ｖthなどは、個別の設計に応じて適宜変更すれば良い。
閾値電圧Ｖthとクランプ制御電圧とが同じ電圧に設定される場合は、図３（ｂ）の低電流回路１３を抵抗素子に置き換えても良い。
第２実施例において、ＦＥＴ２４をターンＯＮさせる下限値は、閾値電圧Ｖthよりも低くなるように設定しても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例であり、半導体素子制御装置の全体構成を概略的に示す図
【図２】プリドライブ回路の具体構成例を示す図
【図３】電圧モニタ回路の具体構成例を示す図
【図４】クランプ回路の具体構成例を示す図
【図５】電源電圧Ｖccの変化に伴う仮想グランド電圧Ｖcpの変化を示す図
【図６】本発明の第２実施例を示す図１相当図
【図７】図３相当図
【図８】図４相当図
【図９】図５相当図
【図１０】本発明の第３実施例を示す図３相当図
【図１１】本発明の第４実施例を示す図１０相当図
【図１２】図９相当図
【図１３】本発明の第５実施例を示す図８相当図
【図１４】従来技術を示す図１相当図
【符号の説明】
【００４５】
図面中、１はＰチャネルＭＯＳＦＥＴ（半導体素子）、２はプリドライブ回路（駆動回路）、３は電圧可変型クランプ回路（電圧バッファ回路）、９は電圧モニタ回路（電圧発生回路）、１２は抵抗素子、１３は定電流回路、１４はツェナーダイオード、１５はＮチャネルＭＯＳＦＥＴ（半導体素子）、１６オペアンプ、１７はＮＰＮトランジスタ（半導体素子）、１８は電圧付与回路、１９，２１は半導体素子制御装置、２２は電圧可変型クランプ回路（電圧付与回路，電圧バッファ回路）、２３は電圧モニタ回路（補助電圧付与回路）、２４はＮチャネルＭＯＳＦＥＴ（半導体素子，補助電圧付与回路）、２９はＮチャネルＭＯＳＦＥＴ（第１半導体素子）、３０はＰチャネルＭＯＳＦＥＴ（第２半導体素子）、３１は抵抗素子、３２はＮＰＮトランジスタ（第１半導体素子）、３３はＰＮＰトランジスタ（第２半導体素子）、４１は電圧モニタ回路（電圧付与回路，補助電圧付与回路）、５２は電圧モニタ回路（電圧付与回路，補助電圧付与回路）、６１は電圧可変型クランプ回路（電圧付与回路，電圧バッファ回路）、６２はオペアンプ、６３はＰチャネルＭＯＳＦＥＴ（半導体素子）、６４はＰＮＰトランジスタ（半導体素子）を示す。
【特許請求の範囲】
【請求項１】
直流電源と負荷との間に接続される電圧駆動型の半導体素子を制御するもので、前記半導体素子を導通状態とする場合、必要に応じてクランプ制御を行う半導体素子制御装置において、
外部より与えられる制御信号に応じて、前記半導体素子の導通制御端子に駆動電圧を印加する駆動回路と、
前記電源の電圧を所定の閾値と比較して、前記電源電圧が前記閾値以下である場合は前記駆動回路のグランド側端子にグランドレベル近傍の電圧を付与し、前記電源電圧が前記閾値を超えている場合は、前記グランド側端子に前記電源電圧と前記クランプ制御用電圧との差電圧を付与する電圧付与回路とを備えることを特徴とする半導体素子制御装置。
【請求項２】
前記電圧付与回路は、
前記電源電圧と前記閾値との関係に応じて、前記グランドレベル近傍の電圧と前記差電圧とを切り換えて出力する電圧発生回路と、
この電圧発生回路の出力電圧に応じた電圧を、前記駆動回路のグランド側端子に付与する電圧バッファ回路とで構成されることを特徴とする請求項１記載の半導体素子制御装置。
【請求項３】
前記電圧発生回路は、前記電源とグランドとの間に接続される抵抗素子と定電流回路との直列回路で構成されることを特徴とする請求項２記載の半導体素子制御装置。
【請求項４】
前記電圧発生回路は、前記電源とグランドとの間に接続されるツェナーダイオードと定電流回路との直列回路で構成されることを特徴とする請求項２記載の半導体素子制御装置。
【請求項５】
前記電圧バッファ回路は、
前記駆動回路のグランド側端子とグランドとの間に接続される半導体素子と、
前記電圧発生回路の出力電圧に応じて前記半導体素子の導通状態を制御することで、前記グランド側端子の電位を制御するオペアンプとで構成されることを特徴とする請求項２乃至４の何れかに記載の半導体素子制御装置。
【請求項６】
前記電圧バッファ回路は、
前記駆動回路のグランド側端子とグランドとの間に接続される第１半導体素子と、
この第１半導体素子に並列に接続される、前記素子に対して相補型となる第２半導体素子と抵抗素子との直列回路で構成され、
前記直列回路の共通接続点は、前記第１半導体素子の導通制御端子に接続され、前記第２半導体素子の導通制御端子に前記電圧発生回路の出力電圧が与えられることを特徴とする請求項２乃至４の何れかに記載の半導体素子制御装置。
【請求項７】
前記駆動回路のグランド側端子とグランドとの間に接続される半導体素子と、
前記電源電圧が前記閾値以下のレベルに設定される下限値を下回った場合に前記半導体素子を導通させる導通制御回路とで構成される補助電圧付与回路を備えることを特徴とする請求項１乃至６の何れかに記載の半導体素子制御装置。
【請求項８】
前記導通制御回路は、前記半導体素子の導通制御にヒステリシス特性を持たせるように構成されることを特徴とする請求項７記載の半導体素子制御装置。
【請求項１】
直流電源と負荷との間に接続される電圧駆動型の半導体素子を制御するもので、前記半導体素子を導通状態とする場合、必要に応じてクランプ制御を行う半導体素子制御装置において、
外部より与えられる制御信号に応じて、前記半導体素子の導通制御端子に駆動電圧を印加する駆動回路と、
前記電源の電圧を所定の閾値と比較して、前記電源電圧が前記閾値以下である場合は前記駆動回路のグランド側端子にグランドレベル近傍の電圧を付与し、前記電源電圧が前記閾値を超えている場合は、前記グランド側端子に前記電源電圧と前記クランプ制御用電圧との差電圧を付与する電圧付与回路とを備えることを特徴とする半導体素子制御装置。
【請求項２】
前記電圧付与回路は、
前記電源電圧と前記閾値との関係に応じて、前記グランドレベル近傍の電圧と前記差電圧とを切り換えて出力する電圧発生回路と、
この電圧発生回路の出力電圧に応じた電圧を、前記駆動回路のグランド側端子に付与する電圧バッファ回路とで構成されることを特徴とする請求項１記載の半導体素子制御装置。
【請求項３】
前記電圧発生回路は、前記電源とグランドとの間に接続される抵抗素子と定電流回路との直列回路で構成されることを特徴とする請求項２記載の半導体素子制御装置。
【請求項４】
前記電圧発生回路は、前記電源とグランドとの間に接続されるツェナーダイオードと定電流回路との直列回路で構成されることを特徴とする請求項２記載の半導体素子制御装置。
【請求項５】
前記電圧バッファ回路は、
前記駆動回路のグランド側端子とグランドとの間に接続される半導体素子と、
前記電圧発生回路の出力電圧に応じて前記半導体素子の導通状態を制御することで、前記グランド側端子の電位を制御するオペアンプとで構成されることを特徴とする請求項２乃至４の何れかに記載の半導体素子制御装置。
【請求項６】
前記電圧バッファ回路は、
前記駆動回路のグランド側端子とグランドとの間に接続される第１半導体素子と、
この第１半導体素子に並列に接続される、前記素子に対して相補型となる第２半導体素子と抵抗素子との直列回路で構成され、
前記直列回路の共通接続点は、前記第１半導体素子の導通制御端子に接続され、前記第２半導体素子の導通制御端子に前記電圧発生回路の出力電圧が与えられることを特徴とする請求項２乃至４の何れかに記載の半導体素子制御装置。
【請求項７】
前記駆動回路のグランド側端子とグランドとの間に接続される半導体素子と、
前記電源電圧が前記閾値以下のレベルに設定される下限値を下回った場合に前記半導体素子を導通させる導通制御回路とで構成される補助電圧付与回路を備えることを特徴とする請求項１乃至６の何れかに記載の半導体素子制御装置。
【請求項８】
前記導通制御回路は、前記半導体素子の導通制御にヒステリシス特性を持たせるように構成されることを特徴とする請求項７記載の半導体素子制御装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−４４３０４（Ｐ２００９−４４３０４Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００７−２０５３２７（Ｐ２００７−２０５３２７）
【出願日】平成１９年８月７日（２００７．８．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１９年８月７日（２００７．８．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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