半導体素子及びその製造方法
【課題】半導体層の素子分離される部分に溝を形成する際に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化を可能にした半導体素子及びその製造方法を提供する。
【解決手段】ＨＦＥＴ１０は、電子供給層１４上に形成されたソース電極１６、ドレイン電極１７およびゲート電極１８と、各電極間を絶縁する絶縁膜１９と、半導体層２２の素子分離される部分に形成されたメサ構造２３を有する。ゲート電極１８は、ショットキー電極の機能を有する第１の電極層２０と、絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有する第２の電極層２１と、を有する。メサ構造２３を形成する際に内在する応力が開放されても、その応力によりゲート電極１８のフィールドプレート部２１ａが絶縁膜１９から剥離するのを防止でき、高耐圧化が可能になる。
【解決手段】ＨＦＥＴ１０は、電子供給層１４上に形成されたソース電極１６、ドレイン電極１７およびゲート電極１８と、各電極間を絶縁する絶縁膜１９と、半導体層２２の素子分離される部分に形成されたメサ構造２３を有する。ゲート電極１８は、ショットキー電極の機能を有する第１の電極層２０と、絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有する第２の電極層２１と、を有する。メサ構造２３を形成する際に内在する応力が開放されても、その応力によりゲート電極１８のフィールドプレート部２１ａが絶縁膜１９から剥離するのを防止でき、高耐圧化が可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系ヘテロ接合電界効果トランジスタなどの半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮなどの窒化物系半導体は、従来のＳｉ、ＧａＡｓなどの半導体に比べてそのエネルギーバンドギャップが広いため、高温、高耐圧デバイス用半導体として優れている。特にこれらの窒化物系半導体（ＧａＮ系半導体）材料では、同様に広バンドギャップ半導体であるＳｉＣなどと異なり、ＡｌＧａＮ／ＧａＮ等のヘテロ接合構造の形成が可能であるので、窒化物系半導体ヘテロ接合電界効果トランジスタ（Hetero-junction FET: ＨＦＥＴ）の開発が盛んに行われている（例えば、特許文献１および２を参照）。
【０００３】
化合物半導体を用いた半導体素子には一層の高耐圧性が求められており、このため、例えばＨＦＥＴ等のＦＥＴでは、ゲート耐圧の改善が必要とされている。ゲート耐圧の改善には、ゲート電極端部における電界集中の緩和が必要であり、この電界集中の緩和には、フィールドプレート構造が有効なことが知られている（例えば、特許文献３を参照）。
【０００４】
このようなフィールドプレート構造を有する半導体素子として、例えば、特許文献３に開示されたものが知られている。この半導体素子は、半導体層上に絶縁膜を挟み込んで配設された複数電極の一つは、半導体層とショットキー接合したショットキー電極層と、ショットキー電極層上に積層され、絶縁膜上に張り出すとともに絶縁膜に密着する張出部を有するフィールドプレート電極層と、を備える。この半導体素子によれば、フィールドプレート電極層の張出部が絶縁膜から剥離するのを防止でき、一層の高耐圧化を図れる。
【特許文献１】特開２００５−１２９８５６号公報
【特許文献２】特開２００３−１７９０８２号公報
【特許文献３】特開２００５−９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記フィールドプレート構造を有するＧａＮ系ＦＥＴなどの半導体素子では、ダイサーによって素子分離する際に素子が受けるダメージを低減するために、素子周辺の半導体層を除去して溝を形成し、その溝部分にダイサーカットを施すことが検討されている。
【０００６】
例えば、Ｓｉ基板などの基板を用いたＡｌＧａＮ／ＧａＮ系ＨＦＥＴの場合、ゲート電極には、ＡｌＧａＮからなる電子供給層とのショットキー障壁高さの高いＮｉと、電極の金属抵抗を低減することを目的としたＡｕの積層構造（Ｎｉ／Ａｕ）が用いられることが多い。また、ＡｌＧａＮからなる電子供給層上のパッシベイション膜（絶縁膜）には、ＳｉＯ２が用いられることが多い。
【０００７】
このような半導体素子では、Ｓｉ基板上にエピタキシャル成長されたＧａＮ等からなる半導体層には、Ｓｉとの格子定数の違いなどから応力が内在し、素子周辺の半導体層にエッチングにより溝を形成する際に、その応力が開放される。
このようなＡｌＧａＮ／ＧａＮ系ＨＦＥＴなどの半導体素子を上記フィールドプレート構造とし、ゲート電極のフィールドプレート部の金属にＮｉなどを用いた場合、上記応力の開放と、ＮｉとＳｉＯ２の密着性の不良により、フィールドプレート部が絶縁膜から剥離してしまう。
【０００８】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、半導体層の素子分離される部分に溝を形成する際に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化を可能にした半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１に記載の発明に係る半導体素子は、基板上に形成された化合物半導体からなる半導体層と、前記半導体層上の一部に形成された、開口部を有する絶縁膜と、前記半導体層上に形成された複数の電極と、前記半導体層の素子分離される部分に形成されたメサ構造と、を備え、前記複数の電極の一つの電極は、前記開口部に形成され、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有することを特徴とする。
【００１０】
この構成によれば、上記一つの電極の第２の電極層は絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有している。このため、半導体層の素子分離される部分に溝をエッチングにより形成する際に半導体層に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化が可能になる。また、半導体層のダイサーでカットされる部分に溝が形成されているので、ダイサーでカットする際に、半導体素子自体が受けるダメージが少ない。
請求項２に記載の発明に係る半導体素子は、前記メサ構造は前記基板に達する深さの溝を有することを特徴とする。この構成によれば、メサ構造の溝内にダイサーを挿入して素子分離する際に、ダイサーで基板をカットするだけでよいので、半導体素子自体が受けるダメージが更に少なくなる。
【００１１】
請求項３に記載の発明に係る半導体素子は、前記第１の電極層は、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つと、Ａｕとの積層構造を有し、前記第２の電極層は、前記絶縁膜との接触部側に、Ｔｉ或いはＣｒからなる層を備えていることを特徴とする。
請求項４に記載の発明に係る半導体素子は、前記第２の電極層は、前記第１の電極層の端部および前記絶縁膜と接触する側から順に、Ｔｉ，ＰｔおよびＡｕを積層した構造或いはＣｒ，ＰｔおよびＡｕを積層した構造を有することを特徴とする。
請求項５に記載の発明に係る半導体素子は、前記化合物半導体は、窒化物系半導体であることを特徴とする。
【００１２】
請求項６に記載の発明に係る半導体素子の製造方法は、基板上に化合物半導体からなる半導体層を形成する工程と、前記半導体層上に絶縁膜により電気的に分離された複数の電極を形成する工程と、前記半導体層の素子分離される部分に溝を形成する工程と、を備え、前記複数の電極の一つの電極は、電極としての機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部側が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層とを有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数の電極の一つの電極の第２の電極層は絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有している。このため、半導体層の素子分離される部分に溝をエッチングにより形成する際に半導体層に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化が可能になる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明を具体化した実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態に係る半導体素子としてのＡｌＧａＮ／ＧａＮ系ヘテロ接合電界効果トランジスタ（Hetero-junction FET: ＨＦＥＴ）１０の概略構成を示す断面図である。図２は、図１に示すＨＦＥＴ１０のゲート電極部分を拡大して示す部分断面図である。
【００１５】
ＨＦＥＴ１０は、図１に示すように、シリコン（Ｓｉ）基板１１上に、ＡｌＧａＮからなるバッファ層１２と、ＧａＮからなる電子走行層１３と、電子走行層１３に比べて薄いＡｌ0.25Ｇａ0.75Ｎからなる電子供給層１４と、をこの順に積層して形成された半導体層２２を有する。このＨＦＥＴ１０では、バンドギャップの広いＡｌＧａＮからなる電子供給層１４とＡｌＧａＮよりバンドギャップの狭いＧａＮからなる電子走行層１３とでヘテロ接合界面が形成されている。
【００１６】
このＡｌＧａＮ／ＧａＮヘテロ接合界面には、自発分極、および圧電効果（ピエゾ効果）によって、高濃度の二次元電子ガス層１５を形成し、チャンネルの抵抗、即ちＨＦＥＴ１０のオン抵抗を小さくする効果がある。
【００１７】
また、ＨＦＥＴ１０は、電子供給層１４上に形成されたソース電極１６、ドレイン電極１７およびゲート電極１８の複数の電極と、ＳｉＯ２などからなる絶縁膜１９とを有する。絶縁膜１９は、電子供給層１４上における、ソース電極１６とゲート電極１８との間、およびゲート電極１８とドレイン電極１７との間にそれぞれ形成されている。これにより、ソース電極１６とゲート電極１８、およびゲート電極１８とドレイン電極１７がそれぞれ電気的に絶縁されている。なお、ソース電極１６またはドレイン電極１７と、電子供給層１４との間には、各層間のコンタクト抵抗を低減するための図示しないコンタクト層が形成されている。このコンタクト層は、ｎ型不純物が高濃度にドーピングされた窒化物系化合物半導体を用いて形成されている。
【００１８】
また、ＨＦＥＴ１０は、半導体層２２の素子分離される部分に形成されたメサ構造２３を有する。このメサ構造２３は、シリコン基板１１に達する深さまでエッチングされた溝を有する深メサである。
複数の電極の一つの電極であるゲート電極１８は、ショットキー電極の機能を有する第１の電極層２０と、第１の電極層２０上に積層され、絶縁膜１９上で複数の電極のうちの他の電極であるドレイン電極１７側へ張り出しかつ絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有する第２の電極層２１と、を有する。
【００１９】
図１および図２に示すように、ゲート電極１８の第１の電極層２０は、絶縁膜１９の開口部１９ａに形成されており、半導体層２２とショットキー接合する金属材料である第１の層２０ａと、金属抵抗を低減する金属材料である第２の層２０ｂとの積層構造を有する。第１の層２０ａは、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つから選択される。本実施形態では、第１の電極層２０は、Ｎｉからなる第１の層２０ａとＡｕからなる第２の層２０ｂとの積層構造、つまりＮｉ／Ａｕの積層構造を有する。
【００２０】
また、ゲート電極１８の第２の電極層２１は、図１および図２に示すように、第１の電極層２０の第２の層２０ｂおよび絶縁膜１９と接触する側から順に、絶縁膜１９に密着する金属材料、つまり絶縁膜１９との密着性の良い金属からなる第１の層２１ｂと、第２の層２１ｃと、金属抵抗を低減する金属材料からなる第３の層２１ｄとを有する。第１の層２１ｂは、Ｔｉ或いはＣｒのいずれかの金属材料が用いられる。本実施形態では、第１の層２１ｂにＴｉを用いた。
【００２１】
Ｎｉ／Ａｕの積層構造を有する第１の電極層２０は、良好なショットキー特性を得るために400℃〜600℃ほどで熱処理する必要がある。そのため、第２の層２１ｃには、その熱処理を実施する際に、第３の層２１ｄであるＡｕの第１の層２１ｂであるＴｉへの拡散を防止するためにバリアとなる金属材料、たとえばＰｔを用いた。このように、本実施形態では、ゲート電極２１の第２の電極層２１に、Ｔｉ，ＰｔおよびＡｕの積層構造を用いた。なお、第１の電極層２０と第２の電極層２１とは、これらの接合面において電気的に接続される。
【００２２】
このような構造を有するＨＦＥＴ１０では、ソース電極１６とドレイン電極１７とを作動させた場合、電子走行層１３に供給された電子が２次元電子ガス層１５中を高速走行してドレイン電極１７まで移動する。このとき、ゲート電極１８に加える電圧を制御してゲート電極１８直下の空乏層の厚さを変化させることによって、ソース電極１６からドレイン電極１７へ移動する電子、すなわちドレイン電流を制御することができる。
【００２３】
このように第２の電極層２１に用いられる密着材料としてのＴｉ、Ｃｒ等は、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜１９との密着度が高い。このため、ＨＦＥＴ１０におけるフィールドプレート部２１ａと絶縁膜１９との密着度が高い。これによって、ＨＦＥＴ１０では、ゲート電極１８の一層の高耐圧化が実現されている。
【００２４】
つぎに、ＨＦＥＴ１０の製造方法について説明する。
まず、シリコン基板１１を設置して真空度を１０ｈＰａとしたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置内に、窒化物系化合物半導体の原料となるトリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とアンモニア（ＮＨ3）とを、それぞれ１０ｃｍ3／ｍｉｎ、５０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１１０℃で、層厚５０ｎｍのＡｌＧａＮからなるバッファ層１２をシリコン基板１１上に成膜する。
【００２５】
次に、ＴＭＧａとＮＨ3とを、それぞれ１０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚４００ｎｍのＧａＮからなる電子走行層１３をバッファ層１２上に成膜する。
【００２６】
次に、ＴＭＡｌとＴＭＧａとＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚３０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層１４を電子走行層１３上に成膜する。この電子供給層１４のキャリア濃度は１×１０16／ｃｍ3である。
【００２７】
次に、フォトリソグラフィを利用したパターンニングによって、電子供給層１４上にＳｉＯ２膜からなるマスクを形成するとともに、ソース電極１６およびドレイン電極１７を形成すべき領域に各電極形状に対応した開口部を形成する。そして、この開口部に例えばＴｉ、ＡｌおよびＡｕを、それぞれ膜厚５０ｎｍ、５０ｎｍおよび１０ｎｍとして順次蒸着して、ソース電極１６およびドレイン電極１７を形成する。
【００２８】
次に、電子供給層１４上のマスクを除去し、ソース電極１６およびドレイン電極１７の間の電子供給層１４上に絶縁膜１９としてのＳｉＯ２膜を蒸着し、ゲート電極１８を形成すべき領域の絶縁膜１９をエッチングして、第１の電極層２０の形状に対応した開口部を形成する。そして、この開口部にＮｉおよびＡｕを、それぞれ膜厚１０ｎｍおよび２００ｎｍとして順次蒸着して、第１の電極層２０を形成する。なお、ここで、Ｎｉの代わりに、例えばＰｔ、Ｐｄ、Ｉｒのいずれかを蒸着するようにしてもよい。
【００２９】
次に、電子供給層１４、ソース電極１６、ドレイン電極１７、第１の電極層２０および絶縁膜１９上にフォトレジストからなるマスクを形成するとともに、第２の電極層２１を形成すべき領域のマスクをエッチングして、第２の電極層２１の形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＰｔおよびＡｕを、それぞれ膜厚５０ｎｍ、２００ｎｍおよび２００ｎｍとして順次蒸着して、第２の電極層２１を形成する。その後、フォトレジストからなるマスクを除去する。
【００３０】
最後に、電子供給層１４、ソース電極１６、ドレイン電極１７、第２の電極層２１および絶縁膜１９上にＳｉＯ２膜を形成し、このＳｉＯ２膜のパターニングを行ってメサ構造２３の溝を形成すべき箇所を開口する。この後、その開口において、半導体層２２を、その表面側からシリコン基板１１に達する深さまでエッチングにより除去して、壁面が略垂直の溝を有するメサ構造２３を形成する。これにより、図１に示すＨＦＥＴ１０が完成する。なお、図１で符号２４は、ダイサーによるカットラインである。
以上のように構成された一実施形態によれば、以下の作用効果を奏する。
【００３１】
○第１の電極層２０と第２の電極層２１とを積層して形成されたフィールドプレート構造を有するゲート電極１８によって、このゲート電極１８の端部における電界集中は緩和される。また、ゲート電極１８の第２の電極層２１はＳｉＯ２からなる絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有している。このため、半導体層２２の素子分離される部分にメサ構造２３の溝をエッチングにより形成する際に半導体層２２に内在する応力が開放されても、その応力によりゲート電極１８のフィールドプレート部２１ａが絶縁膜１９から剥離するのを防止でき、高耐圧化が可能になる。
【００３２】
○第１の電極層２０をＮｉからなる第１の層２０ａとＡｕからなる第２の層２０ｂとの積層構造（Ｎｉ／Ａｕの積層構造）としているので、ＡｌＧａＮからなる電子供給層１４との障壁高さの高いＮｉ／Ａｕは良好なショットキー特性を示す。これにより、障壁高さの高いゲート電極が得られ、ゲートリーク電流の低減と、フィールドプレート部２１ａの剥離防止との両立を図れる。ゲートリーク電流が低減されることで、オフ耐圧が向上する。
【００３３】
○半導体層２２のダイサーでカットされる（ダイサーで素子分離される）部分に、メサ構造２３の溝が形成されているので、ダイサーでカットする際に、半導体素子自体が受けるダメージが少ない。
なお、この発明は以下のように変更して具体化することもできる。
【００３４】
・上記実施形態では、一例としてＨＦＥＴについて説明したが、本発明は、ＨＦＥＴに限らず、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等、種々のＦＥＴに適用可能である。
【００３５】
・上記実施形態では、シリコン基板１１に達する深さまでエッチングされた溝を有する深メサのメサ構造２３を有するＨＦＥＴ１０について説明したが、本発明は、深メサのメサ構造２３に限らず、そのメサ構造２３とは異なる形状の溝、異なる深さの溝、その溝よりも数の多い溝を有するメサ構造が形成された半導体素子にも適用可能である。
【００３６】
・上記実施形態では、シリコン基板１１を用いているが、シリコン基板に限らず、他の基板を用いた半導体素子にも本発明は適用可能である。
【００３７】
・また、本発明は、ＦＥＴ以外にも、ショットキーダイオード等、各種ダイオードにも適用可能である。例えば、半導体層上に形成され、絶縁膜で互いに電気的に絶縁されたカソード電極およびアノード電極を有し、半導体層とショットキー接合するアノード電極に、フィールドプレート構造を持たせたショットキーダイオードにも本発明は適用可能である。つまり、本発明を適用したショットキーダイオードでは、アノード電極は、上記ゲート電極１８と同様に、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、絶縁膜上でカソード電極側へ張り出しかつ絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有する。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係るＨＦＥＴの概略構成を示す断面図。
【図２】図１に示すＨＦＥＴのゲート電極部分を拡大して示す部分断面図で。
【符号の説明】
【００３９】
１０：ＨＦＥＴ
１１：シリコン基板
１２：バッファ層
１３：電子走行層
１４：電子供給層
１５：二次元電子ガス層
１６：ソース電極
１７：ドレイン電極
１８：ゲート電極
１９：絶縁膜
１９ａ：開口部
２０：第１の電極層
２０ａ：第１の層
２０ｂ：第２の層
２１：第２の電極層
２１ａ：フィールドプレート部
２２：半導体層
２３：メサ構造
【技術分野】
【０００１】
本発明は、ＧａＮ系ヘテロ接合電界効果トランジスタなどの半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮなどの窒化物系半導体は、従来のＳｉ、ＧａＡｓなどの半導体に比べてそのエネルギーバンドギャップが広いため、高温、高耐圧デバイス用半導体として優れている。特にこれらの窒化物系半導体（ＧａＮ系半導体）材料では、同様に広バンドギャップ半導体であるＳｉＣなどと異なり、ＡｌＧａＮ／ＧａＮ等のヘテロ接合構造の形成が可能であるので、窒化物系半導体ヘテロ接合電界効果トランジスタ（Hetero-junction FET: ＨＦＥＴ）の開発が盛んに行われている（例えば、特許文献１および２を参照）。
【０００３】
化合物半導体を用いた半導体素子には一層の高耐圧性が求められており、このため、例えばＨＦＥＴ等のＦＥＴでは、ゲート耐圧の改善が必要とされている。ゲート耐圧の改善には、ゲート電極端部における電界集中の緩和が必要であり、この電界集中の緩和には、フィールドプレート構造が有効なことが知られている（例えば、特許文献３を参照）。
【０００４】
このようなフィールドプレート構造を有する半導体素子として、例えば、特許文献３に開示されたものが知られている。この半導体素子は、半導体層上に絶縁膜を挟み込んで配設された複数電極の一つは、半導体層とショットキー接合したショットキー電極層と、ショットキー電極層上に積層され、絶縁膜上に張り出すとともに絶縁膜に密着する張出部を有するフィールドプレート電極層と、を備える。この半導体素子によれば、フィールドプレート電極層の張出部が絶縁膜から剥離するのを防止でき、一層の高耐圧化を図れる。
【特許文献１】特開２００５−１２９８５６号公報
【特許文献２】特開２００３−１７９０８２号公報
【特許文献３】特開２００５−９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記フィールドプレート構造を有するＧａＮ系ＦＥＴなどの半導体素子では、ダイサーによって素子分離する際に素子が受けるダメージを低減するために、素子周辺の半導体層を除去して溝を形成し、その溝部分にダイサーカットを施すことが検討されている。
【０００６】
例えば、Ｓｉ基板などの基板を用いたＡｌＧａＮ／ＧａＮ系ＨＦＥＴの場合、ゲート電極には、ＡｌＧａＮからなる電子供給層とのショットキー障壁高さの高いＮｉと、電極の金属抵抗を低減することを目的としたＡｕの積層構造（Ｎｉ／Ａｕ）が用いられることが多い。また、ＡｌＧａＮからなる電子供給層上のパッシベイション膜（絶縁膜）には、ＳｉＯ２が用いられることが多い。
【０００７】
このような半導体素子では、Ｓｉ基板上にエピタキシャル成長されたＧａＮ等からなる半導体層には、Ｓｉとの格子定数の違いなどから応力が内在し、素子周辺の半導体層にエッチングにより溝を形成する際に、その応力が開放される。
このようなＡｌＧａＮ／ＧａＮ系ＨＦＥＴなどの半導体素子を上記フィールドプレート構造とし、ゲート電極のフィールドプレート部の金属にＮｉなどを用いた場合、上記応力の開放と、ＮｉとＳｉＯ２の密着性の不良により、フィールドプレート部が絶縁膜から剥離してしまう。
【０００８】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、半導体層の素子分離される部分に溝を形成する際に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化を可能にした半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１に記載の発明に係る半導体素子は、基板上に形成された化合物半導体からなる半導体層と、前記半導体層上の一部に形成された、開口部を有する絶縁膜と、前記半導体層上に形成された複数の電極と、前記半導体層の素子分離される部分に形成されたメサ構造と、を備え、前記複数の電極の一つの電極は、前記開口部に形成され、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有することを特徴とする。
【００１０】
この構成によれば、上記一つの電極の第２の電極層は絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有している。このため、半導体層の素子分離される部分に溝をエッチングにより形成する際に半導体層に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化が可能になる。また、半導体層のダイサーでカットされる部分に溝が形成されているので、ダイサーでカットする際に、半導体素子自体が受けるダメージが少ない。
請求項２に記載の発明に係る半導体素子は、前記メサ構造は前記基板に達する深さの溝を有することを特徴とする。この構成によれば、メサ構造の溝内にダイサーを挿入して素子分離する際に、ダイサーで基板をカットするだけでよいので、半導体素子自体が受けるダメージが更に少なくなる。
【００１１】
請求項３に記載の発明に係る半導体素子は、前記第１の電極層は、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つと、Ａｕとの積層構造を有し、前記第２の電極層は、前記絶縁膜との接触部側に、Ｔｉ或いはＣｒからなる層を備えていることを特徴とする。
請求項４に記載の発明に係る半導体素子は、前記第２の電極層は、前記第１の電極層の端部および前記絶縁膜と接触する側から順に、Ｔｉ，ＰｔおよびＡｕを積層した構造或いはＣｒ，ＰｔおよびＡｕを積層した構造を有することを特徴とする。
請求項５に記載の発明に係る半導体素子は、前記化合物半導体は、窒化物系半導体であることを特徴とする。
【００１２】
請求項６に記載の発明に係る半導体素子の製造方法は、基板上に化合物半導体からなる半導体層を形成する工程と、前記半導体層上に絶縁膜により電気的に分離された複数の電極を形成する工程と、前記半導体層の素子分離される部分に溝を形成する工程と、を備え、前記複数の電極の一つの電極は、電極としての機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部側が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層とを有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数の電極の一つの電極の第２の電極層は絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有している。このため、半導体層の素子分離される部分に溝をエッチングにより形成する際に半導体層に内在する応力が開放されても、その応力によりフィールドプレート部が絶縁膜から剥離するのを防止でき、高耐圧化が可能になる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明を具体化した実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態に係る半導体素子としてのＡｌＧａＮ／ＧａＮ系ヘテロ接合電界効果トランジスタ（Hetero-junction FET: ＨＦＥＴ）１０の概略構成を示す断面図である。図２は、図１に示すＨＦＥＴ１０のゲート電極部分を拡大して示す部分断面図である。
【００１５】
ＨＦＥＴ１０は、図１に示すように、シリコン（Ｓｉ）基板１１上に、ＡｌＧａＮからなるバッファ層１２と、ＧａＮからなる電子走行層１３と、電子走行層１３に比べて薄いＡｌ0.25Ｇａ0.75Ｎからなる電子供給層１４と、をこの順に積層して形成された半導体層２２を有する。このＨＦＥＴ１０では、バンドギャップの広いＡｌＧａＮからなる電子供給層１４とＡｌＧａＮよりバンドギャップの狭いＧａＮからなる電子走行層１３とでヘテロ接合界面が形成されている。
【００１６】
このＡｌＧａＮ／ＧａＮヘテロ接合界面には、自発分極、および圧電効果（ピエゾ効果）によって、高濃度の二次元電子ガス層１５を形成し、チャンネルの抵抗、即ちＨＦＥＴ１０のオン抵抗を小さくする効果がある。
【００１７】
また、ＨＦＥＴ１０は、電子供給層１４上に形成されたソース電極１６、ドレイン電極１７およびゲート電極１８の複数の電極と、ＳｉＯ２などからなる絶縁膜１９とを有する。絶縁膜１９は、電子供給層１４上における、ソース電極１６とゲート電極１８との間、およびゲート電極１８とドレイン電極１７との間にそれぞれ形成されている。これにより、ソース電極１６とゲート電極１８、およびゲート電極１８とドレイン電極１７がそれぞれ電気的に絶縁されている。なお、ソース電極１６またはドレイン電極１７と、電子供給層１４との間には、各層間のコンタクト抵抗を低減するための図示しないコンタクト層が形成されている。このコンタクト層は、ｎ型不純物が高濃度にドーピングされた窒化物系化合物半導体を用いて形成されている。
【００１８】
また、ＨＦＥＴ１０は、半導体層２２の素子分離される部分に形成されたメサ構造２３を有する。このメサ構造２３は、シリコン基板１１に達する深さまでエッチングされた溝を有する深メサである。
複数の電極の一つの電極であるゲート電極１８は、ショットキー電極の機能を有する第１の電極層２０と、第１の電極層２０上に積層され、絶縁膜１９上で複数の電極のうちの他の電極であるドレイン電極１７側へ張り出しかつ絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有する第２の電極層２１と、を有する。
【００１９】
図１および図２に示すように、ゲート電極１８の第１の電極層２０は、絶縁膜１９の開口部１９ａに形成されており、半導体層２２とショットキー接合する金属材料である第１の層２０ａと、金属抵抗を低減する金属材料である第２の層２０ｂとの積層構造を有する。第１の層２０ａは、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つから選択される。本実施形態では、第１の電極層２０は、Ｎｉからなる第１の層２０ａとＡｕからなる第２の層２０ｂとの積層構造、つまりＮｉ／Ａｕの積層構造を有する。
【００２０】
また、ゲート電極１８の第２の電極層２１は、図１および図２に示すように、第１の電極層２０の第２の層２０ｂおよび絶縁膜１９と接触する側から順に、絶縁膜１９に密着する金属材料、つまり絶縁膜１９との密着性の良い金属からなる第１の層２１ｂと、第２の層２１ｃと、金属抵抗を低減する金属材料からなる第３の層２１ｄとを有する。第１の層２１ｂは、Ｔｉ或いはＣｒのいずれかの金属材料が用いられる。本実施形態では、第１の層２１ｂにＴｉを用いた。
【００２１】
Ｎｉ／Ａｕの積層構造を有する第１の電極層２０は、良好なショットキー特性を得るために400℃〜600℃ほどで熱処理する必要がある。そのため、第２の層２１ｃには、その熱処理を実施する際に、第３の層２１ｄであるＡｕの第１の層２１ｂであるＴｉへの拡散を防止するためにバリアとなる金属材料、たとえばＰｔを用いた。このように、本実施形態では、ゲート電極２１の第２の電極層２１に、Ｔｉ，ＰｔおよびＡｕの積層構造を用いた。なお、第１の電極層２０と第２の電極層２１とは、これらの接合面において電気的に接続される。
【００２２】
このような構造を有するＨＦＥＴ１０では、ソース電極１６とドレイン電極１７とを作動させた場合、電子走行層１３に供給された電子が２次元電子ガス層１５中を高速走行してドレイン電極１７まで移動する。このとき、ゲート電極１８に加える電圧を制御してゲート電極１８直下の空乏層の厚さを変化させることによって、ソース電極１６からドレイン電極１７へ移動する電子、すなわちドレイン電流を制御することができる。
【００２３】
このように第２の電極層２１に用いられる密着材料としてのＴｉ、Ｃｒ等は、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜１９との密着度が高い。このため、ＨＦＥＴ１０におけるフィールドプレート部２１ａと絶縁膜１９との密着度が高い。これによって、ＨＦＥＴ１０では、ゲート電極１８の一層の高耐圧化が実現されている。
【００２４】
つぎに、ＨＦＥＴ１０の製造方法について説明する。
まず、シリコン基板１１を設置して真空度を１０ｈＰａとしたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置内に、窒化物系化合物半導体の原料となるトリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とアンモニア（ＮＨ3）とを、それぞれ１０ｃｍ3／ｍｉｎ、５０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１１０℃で、層厚５０ｎｍのＡｌＧａＮからなるバッファ層１２をシリコン基板１１上に成膜する。
【００２５】
次に、ＴＭＧａとＮＨ3とを、それぞれ１０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚４００ｎｍのＧａＮからなる電子走行層１３をバッファ層１２上に成膜する。
【００２６】
次に、ＴＭＡｌとＴＭＧａとＮＨ3とを、それぞれ５０ｃｍ3／ｍｉｎ、１０ｃｍ3／ｍｉｎ、１２ｌｃｍ3／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚３０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層１４を電子走行層１３上に成膜する。この電子供給層１４のキャリア濃度は１×１０16／ｃｍ3である。
【００２７】
次に、フォトリソグラフィを利用したパターンニングによって、電子供給層１４上にＳｉＯ２膜からなるマスクを形成するとともに、ソース電極１６およびドレイン電極１７を形成すべき領域に各電極形状に対応した開口部を形成する。そして、この開口部に例えばＴｉ、ＡｌおよびＡｕを、それぞれ膜厚５０ｎｍ、５０ｎｍおよび１０ｎｍとして順次蒸着して、ソース電極１６およびドレイン電極１７を形成する。
【００２８】
次に、電子供給層１４上のマスクを除去し、ソース電極１６およびドレイン電極１７の間の電子供給層１４上に絶縁膜１９としてのＳｉＯ２膜を蒸着し、ゲート電極１８を形成すべき領域の絶縁膜１９をエッチングして、第１の電極層２０の形状に対応した開口部を形成する。そして、この開口部にＮｉおよびＡｕを、それぞれ膜厚１０ｎｍおよび２００ｎｍとして順次蒸着して、第１の電極層２０を形成する。なお、ここで、Ｎｉの代わりに、例えばＰｔ、Ｐｄ、Ｉｒのいずれかを蒸着するようにしてもよい。
【００２９】
次に、電子供給層１４、ソース電極１６、ドレイン電極１７、第１の電極層２０および絶縁膜１９上にフォトレジストからなるマスクを形成するとともに、第２の電極層２１を形成すべき領域のマスクをエッチングして、第２の電極層２１の形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＰｔおよびＡｕを、それぞれ膜厚５０ｎｍ、２００ｎｍおよび２００ｎｍとして順次蒸着して、第２の電極層２１を形成する。その後、フォトレジストからなるマスクを除去する。
【００３０】
最後に、電子供給層１４、ソース電極１６、ドレイン電極１７、第２の電極層２１および絶縁膜１９上にＳｉＯ２膜を形成し、このＳｉＯ２膜のパターニングを行ってメサ構造２３の溝を形成すべき箇所を開口する。この後、その開口において、半導体層２２を、その表面側からシリコン基板１１に達する深さまでエッチングにより除去して、壁面が略垂直の溝を有するメサ構造２３を形成する。これにより、図１に示すＨＦＥＴ１０が完成する。なお、図１で符号２４は、ダイサーによるカットラインである。
以上のように構成された一実施形態によれば、以下の作用効果を奏する。
【００３１】
○第１の電極層２０と第２の電極層２１とを積層して形成されたフィールドプレート構造を有するゲート電極１８によって、このゲート電極１８の端部における電界集中は緩和される。また、ゲート電極１８の第２の電極層２１はＳｉＯ２からなる絶縁膜１９との接触部が絶縁膜１９に密着する金属材料で構成されたフィールドプレート部２１ａを有している。このため、半導体層２２の素子分離される部分にメサ構造２３の溝をエッチングにより形成する際に半導体層２２に内在する応力が開放されても、その応力によりゲート電極１８のフィールドプレート部２１ａが絶縁膜１９から剥離するのを防止でき、高耐圧化が可能になる。
【００３２】
○第１の電極層２０をＮｉからなる第１の層２０ａとＡｕからなる第２の層２０ｂとの積層構造（Ｎｉ／Ａｕの積層構造）としているので、ＡｌＧａＮからなる電子供給層１４との障壁高さの高いＮｉ／Ａｕは良好なショットキー特性を示す。これにより、障壁高さの高いゲート電極が得られ、ゲートリーク電流の低減と、フィールドプレート部２１ａの剥離防止との両立を図れる。ゲートリーク電流が低減されることで、オフ耐圧が向上する。
【００３３】
○半導体層２２のダイサーでカットされる（ダイサーで素子分離される）部分に、メサ構造２３の溝が形成されているので、ダイサーでカットする際に、半導体素子自体が受けるダメージが少ない。
なお、この発明は以下のように変更して具体化することもできる。
【００３４】
・上記実施形態では、一例としてＨＦＥＴについて説明したが、本発明は、ＨＦＥＴに限らず、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等、種々のＦＥＴに適用可能である。
【００３５】
・上記実施形態では、シリコン基板１１に達する深さまでエッチングされた溝を有する深メサのメサ構造２３を有するＨＦＥＴ１０について説明したが、本発明は、深メサのメサ構造２３に限らず、そのメサ構造２３とは異なる形状の溝、異なる深さの溝、その溝よりも数の多い溝を有するメサ構造が形成された半導体素子にも適用可能である。
【００３６】
・上記実施形態では、シリコン基板１１を用いているが、シリコン基板に限らず、他の基板を用いた半導体素子にも本発明は適用可能である。
【００３７】
・また、本発明は、ＦＥＴ以外にも、ショットキーダイオード等、各種ダイオードにも適用可能である。例えば、半導体層上に形成され、絶縁膜で互いに電気的に絶縁されたカソード電極およびアノード電極を有し、半導体層とショットキー接合するアノード電極に、フィールドプレート構造を持たせたショットキーダイオードにも本発明は適用可能である。つまり、本発明を適用したショットキーダイオードでは、アノード電極は、上記ゲート電極１８と同様に、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、絶縁膜上でカソード電極側へ張り出しかつ絶縁膜との接触部が絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有する。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係るＨＦＥＴの概略構成を示す断面図。
【図２】図１に示すＨＦＥＴのゲート電極部分を拡大して示す部分断面図で。
【符号の説明】
【００３９】
１０：ＨＦＥＴ
１１：シリコン基板
１２：バッファ層
１３：電子走行層
１４：電子供給層
１５：二次元電子ガス層
１６：ソース電極
１７：ドレイン電極
１８：ゲート電極
１９：絶縁膜
１９ａ：開口部
２０：第１の電極層
２０ａ：第１の層
２０ｂ：第２の層
２１：第２の電極層
２１ａ：フィールドプレート部
２２：半導体層
２３：メサ構造
【特許請求の範囲】
【請求項１】
基板上に形成された化合物半導体からなる半導体層と、
前記半導体層上の一部に形成された、開口部を有する絶縁膜と、
前記半導体層上に形成された複数の電極と、
前記半導体層の素子分離される部分に形成されたメサ構造と、を備え、
前記複数の電極の一つの電極は、前記開口部に形成され、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有することを特徴とする半導体素子。
【請求項２】
前記メサ構造は前記基板に達する深さの溝を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１の電極層は、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つと、Ａｕとの積層構造を有し、前記第２の電極層は、前記絶縁膜との接触部側に、Ｔｉ或いはＣｒからなる層を備えていることを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記第２の電極層は、前記第１の電極層の端部および前記絶縁膜と接触する側から順に、Ｔｉ，ＰｔおよびＡｕを積層した構造或いはＣｒ，ＰｔおよびＡｕを積層した構造を有することを特徴とする請求項１又は２に記載の半導体素子。
【請求項５】
前記化合物半導体は、窒化物系半導体であることを特徴とする請求項１乃至４のいずれか一つに記載の半導体素子。
【請求項６】
基板上に化合物半導体からなる半導体層を形成する工程と、
前記半導体層上に絶縁膜により電気的に分離された複数の電極を形成する工程と、
前記半導体層の素子分離される部分に溝を形成する工程と、を備え、
前記複数の電極の一つの電極は、電極としての機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部側が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層とを有することを特徴とする半導体素子の製造方法。
【請求項１】
基板上に形成された化合物半導体からなる半導体層と、
前記半導体層上の一部に形成された、開口部を有する絶縁膜と、
前記半導体層上に形成された複数の電極と、
前記半導体層の素子分離される部分に形成されたメサ構造と、を備え、
前記複数の電極の一つの電極は、前記開口部に形成され、ショットキー電極の機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層と、を有することを特徴とする半導体素子。
【請求項２】
前記メサ構造は前記基板に達する深さの溝を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１の電極層は、Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔのいずれか一つと、Ａｕとの積層構造を有し、前記第２の電極層は、前記絶縁膜との接触部側に、Ｔｉ或いはＣｒからなる層を備えていることを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記第２の電極層は、前記第１の電極層の端部および前記絶縁膜と接触する側から順に、Ｔｉ，ＰｔおよびＡｕを積層した構造或いはＣｒ，ＰｔおよびＡｕを積層した構造を有することを特徴とする請求項１又は２に記載の半導体素子。
【請求項５】
前記化合物半導体は、窒化物系半導体であることを特徴とする請求項１乃至４のいずれか一つに記載の半導体素子。
【請求項６】
基板上に化合物半導体からなる半導体層を形成する工程と、
前記半導体層上に絶縁膜により電気的に分離された複数の電極を形成する工程と、
前記半導体層の素子分離される部分に溝を形成する工程と、を備え、
前記複数の電極の一つの電極は、電極としての機能を有する第１の電極層と、該第１の電極層上に積層され、前記絶縁膜上で前記複数の電極のうちの他の電極側へ張り出しかつ前記絶縁膜との接触部側が前記絶縁膜に密着する金属材料で構成されたフィールドプレート部を有する第２の電極層とを有することを特徴とする半導体素子の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１０４１２（Ｐ２０１０−１０４１２Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６８２２４（Ｐ２００８−１６８２２４）
【出願日】平成２０年６月２７日（２００８．６．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２７日（２００８．６．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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