説明

半導体素子及びその製造方法

【課題】スティッキングが生じにくい半導体素子及びその製造方法を提供することを目的とする。
【解決手段】一方の面1aに触媒層3が形成された基板1において、前記一方とは反対側から前記触媒層3の裏面3aに至る開口部1cを形成する工程と、前記開口部1cにおいて、前記触媒層3の裏面3aにグラフェン5を形成する工程と、前記触媒層3の少なくとも一部を除去する工程と、を有することを特徴とする半導体素子の製造方法。開口部1cの形成後、グラフェン5の形成前に、熱処理を行うことができる。グラフェン5を形成する前に、触媒層3の表面に保護層を形成することができる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、グラフェンを構成要素とする半導体素子及びその製造方法に関する。
【背景技術】
【0002】
近年、グラフェンを応用した電子デバイスに注目が集まっている。グラフェンの形成方法としては、CVD等の方法により、金属触媒上にグラフェンを形成する方法が知られている。
【0003】
上記の方法により形成されたグラフェンは金属触媒上にあり、このままでは半導体素子へ応用し難い。そのため、金属触媒上にあるグラフェンを、シリコン等の基板へ転写する提案がなされている(特許文献1参照)。
【0004】
しかしながら、この方法では、転写の際に、炭素原子1個分という極めて薄い薄膜であるグラフェンにシワが発生してしまい,グラフェンの膜質を劣化させてしまうという問題があった。
【0005】
そこで、従来の転写法に代わる方法として、以下の技術(特許文献2)が考えられる。まず、図5(1)に示すように、基板P1上に、鉄から成る触媒P3をパターニングする。次に、図5(2)に示すように、触媒P3上にグラフェンP5を形成する。次に、図5(3)に示すように、グラフェンP5の端部に、それを保持する役割を持つ電極P7を形成する。次に、図5(4)に示すように、触媒P3を除去する。次に、図5(5)に示すように、絶縁膜P9を形成し、さらに、図5(6)に示すように、トップゲート電極P11を形成し、半導体素子を完成する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−298683号公報
【特許文献2】特開2009−164432号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献2記載の方法では、図5(4)に示すように触媒P3を除去する際に、グラフェンP5が基板P1に固着してしまう現象(スティッキング)が生じる恐れがある。特に、グラフェンP5のサイズ(素子サイズ)が大きいほど、スティッキングは生じやすくなる。スティッキングが生じると、意図しない電流の経路が発生したり、グラフェンP5が破損してしまう。
【0008】
本発明は以上の点に鑑みなされたものであり、スティッキングが生じにくい半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の半導体素子の製造方法は、一方の面に触媒層が形成された基板において、前記一方とは反対側から触媒層の裏面に至る開口部を形成する工程と、開口部において、触媒層の裏面にグラフェンを形成する工程と、触媒層の少なくとも一部を除去する工程とを有する。
【0010】
本発明の半導体素子の製造方法を図示すると、図1のようになる。図(1)は、一方の面1aに触媒層3が形成された基板1を表す。図1(2)は、基板1において、一方の面1aとは反対側の面1bから、触媒層3の裏面3aに至る開口部1cを形成した状態を表す。図1(3)は開口部1cにおいて、触媒層3の裏面3aにグラフェン5を形成した状態を表す。図1(4)は、触媒層3を除去した状態を表す。なお、この図1(4)では触媒層3の全てを除去しているが、触媒層3の一部を残し、それを半導体素子の電極としてもよい。図1(5)は、基板1における一方の面1aに電極7を形成した状態を表す。
【0011】
本発明の半導体素子の製造方法では、グラフェンは触媒層の裏面に形成され、基板と対向する状態にならないため、スティッキングの問題が生じない。
本発明の半導体素子の製造方法において、例えば、開口部の形成後、グラフェンの形成前に、熱処理を行ってもよい。熱処理を行うことにより触媒層の膜質を改善することができる。熱処理の条件は、例えば、以下のようにすることができる。
【0012】
雰囲気ガス:H2
温度:1000℃
気圧:10〜100Pa
熱処理時間:30分間
本発明の半導体素子の製造方法において、例えば、グラフェンを形成する前に、触媒層の表面(裏面とは反対側の面)に保護層を形成することができる。保護層により、触媒層の表面にグラフェンが形成されることを防止できる。また、本発明の半導体素子の製造方法において、例えば、グラフェンの形成後、触媒層の表面に形成されたグラフェンをO2アッシング等の方法により除去することができる。
【0013】
前記開口部は、例えば、基板を前記反対側からエッチングすることにより形成できる。エッチングは、ウエットエッチングであってもよいし、ドライエッチングであってもよい。
【0014】
この場合、基板と触媒層との間に、基板をエッチングするときのエッチング条件において基板よりもエッチングされにくいエッチングストップ層を有することが好ましい。エッチングストップ層は、基板のうち、触媒層側にある一部を改質(例えば酸化)して形成したものであってもよい。エッチングストップ層を有することにより、次のようなエッチングが可能になる。まず、基板はエッチングしやすいが、エッチングストップ層はエッチングしにくい第1のエッチング条件により、基板を前記反対側からエッチングし、エッチングストップ層に至る。第1のエッチング条件では、エッチングストップ層は残存する。次に、エッチング条件を、第2のエッチング条件に変える。この第2のエッチング条件は、エッチングストップ層を容易にエッチングできる条件である。第2のエッチング条件のエッチングにより、エッチングストップ層を除去し、触媒層の裏面を露出させる。このエッチング方法によれば、エッチングストップ層を設けないでエッチングを行う場合に比べて、基板の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。
【0015】
本発明の半導体素子の製造方法において、例えば、触媒層を除去する前に、グラフェンを支持する支持層を形成することができる。支持層を備えることにより、触媒層を除去するときにグラフェンが剥離してしまうようなことが起こり難い。
【0016】
基板の材質は特に限定されないが、例えばシリコン基板を用いることができる。触媒層の材料としては、例えば、Ni、Cu、Fe等の触媒能を有する材料が挙げられる。触媒層の膜厚は、例えば10〜1000nmである。
【0017】
グラフェンは、例えば、CVD法により、以下の条件で形成することができる。
雰囲気ガス:CH4+H2+Ar
温度:1000℃
気圧:60Pa
触媒層の少なくとも一部を除去する方法としては、例えば、FeCl3、HNO3等の溶液でエッチングする方法が挙げられる。エッチングストップ層としては、例えば、SiO2の層が挙げられる。基板がシリコン基板である場合は、その表面を酸化してSiO2から成るエッチングストップ層を形成することができる。エッチングストップ層の膜厚は、例えば10〜1000nmである。エッチングストップ層は、例えば、希釈フッ酸(H2O:HF=10:1)により除去できる。
【0018】
保護層の材質としては、例えば、SiO2、SiN等が挙げられる。保護層は、例えば、プラズマCVD法により形成できる。保護層の膜厚は、例えば10〜1000nmである。保護層は、例えば、希釈フッ酸(H2O:HF=10:1)により除去できる。
【0019】
支持層の材質としては、例えば、周知のレジスト材料が挙げられる。支持層は、例えば、塗布法により形成できる。支持層は、例えば、レジスト材料の剥離液で除去できる。
電極の材質としては、例えば、Cr/Au、Ti/Au、Ni等が挙げられる。電極は、例えば、蒸着により形成できる。電極の膜厚は、例えば30〜50nmである。
【0020】
本発明の半導体素子は、一方の面から反対側の面まで貫通する開口部を有する基板と、基板における前記一方の面のうち、開口部を含む領域に形成されたグラフェンとを有する。
【0021】
本発明の半導体素子において、グラフェンは、基板の一方の面から反対側の面まで貫通する開口部を含む領域に形成されているから、基板との間にスティッキングの問題が生じにくい。
【0022】
本発明の半導体素子は、グラフェンを支持する支持層を備えることが好ましい。支持層を備えることにより、グラフェンの剥離を防止できる。
【図面の簡単な説明】
【0023】
【図1】半導体素子の製造方法を表す説明図である。
【図2】半導体素子の製造方法を表す説明図である。
【図3】半導体素子の製造方法を表す説明図である。
【図4】半導体素子の製造方法を表す説明図である。
【図5】従来の半導体素子の製造方法を表す説明図である。
【発明を実施するための形態】
【0024】
本発明の実施形態を図面に基づいて説明する。
<第1の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図2に基づいて説明する。まず、図2(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11、Cuから成る触媒層3、及び保護層13を順次積層する。エッチングストップ層11は、シリコン基板1の表面を酸化させて形成したSiO2の層であり、その膜厚は約500nmである。触媒層3はスパッタ法により形成された層であり、その膜厚は約500nmである。保護層13の材質はSiO2である。保護層13はプラズマCVDの方法で形成され、その膜厚は約500nmである。
【0025】
次に、図2(2)に示すように、シリコン基板1を、一方の面1aとは反対側の面1bから局所的にエッチングし、開口部1cを形成する。開口部1cは、反対側の面1bにおいて開口し、触媒層3の裏面3aに至るすり鉢状の孔(凹部)である。エッチングは2段階で行われ、1段階目のエッチングでは、シリコン基板1はエッチングしやすいが、エッチングストップ層11はエッチングしにくい第1のエッチング条件により行う。この1段階目のエッチングでは、エッチングストップ層11が露出するまでエッチングが進む。1段階目のエッチングで用いるエッチング液は、水酸化カリウム水溶液である。なお、水酸化カリウム水溶液の代わりに他のアルカリ性のエッチング液(例えばTMAH(テトラメチルアンモニアハイドロオキサイド)等)を用いてもよい。
【0026】
その後、エッチング条件を、第2のエッチング条件に変える。この第2のエッチング条件は、エッチングストップ層11を容易にエッチングできる条件である。第2のエッチング条件のエッチングにより、エッチングストップ層11を除去し、触媒層3の裏面3aを露出させる。この2段階目のエッチングにより、開口部1cが完成する。上記のエッチング方法によれば、エッチングストップ層11を設けないでエッチングを行う場合に比べて、シリコン基板1の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。2段階目のエッチングで用いるエッチング液は希釈フッ酸(H2O:HF=10:1)である。エッチング終了後、熱処理を行う。熱処理の条件は以下のとおりである。
【0027】
雰囲気ガス:H2
温度:1000℃
気圧:50Pa
熱処理時間:30分間
次に、図2(3)に示すように、CH4を原料とするCVD法により、触媒層3の裏面3a上にグラフェン5を形成する。グラフェン5は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜(multi-layer graphene)またはグラフェン積層膜(stacked graphene)と称されることもある。
【0028】
次に、図2(4)に示すように、シリコン基板1における反対側の面1b、開口部1cの内部、及びグラフェン5を覆う支持層15を形成する。支持層15の材質は周知のレジスト材料である。支持層15は塗布法により形成され、その膜厚は約500nmである。
【0029】
次に、図2(5)に示すように、保護層13及び触媒層3を、希釈フッ酸及びFeCl3を用いてエッチングすることにより除去する。
次に、図2(6)に示すように、電極7を形成し、半導体素子を完成する。電極7は、エッチングストップ層11上に形成され、その一部がグラフェン5と接している。電極7の材質はCr/Auであり、蒸着により形成される。半導体素子において、グラフェン5は、開口部1cに架橋している。
【0030】
2.半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン5は触媒層3の裏面3aに形成され、シリコン基板1と対向する状態にならないため、スティッキングの問題が生じない。また、保護層13を形成することにより、触媒層3の表面(裏面3aとは反対の面)にグラフェンが形成されてしまうことを防止できる。また、支持層15を形成することにより、保護層13及び触媒層3を除去するときにグラフェン5が基板1から剥離してしまうことがない。
<第2の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図3に基づいて説明する。本実施形態では、基本的には前記第1の実施形態と同様にして半導体素子を製造した。すなわち、図3(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11、Cuから成る触媒層3、保護層13を順次積層し、図3(2)に示すように、シリコン基板1を、一方の面1aとは反対側の面1bから局所的にエッチングして開口部1cを形成し、図3(3)に示すように、CH4を原料とするCVD法により、触媒層3の裏面3a上にグラフェン5を形成し、図3(4)に示すように支持層15を形成する。
【0031】
ただし、本実施形態では、図3(5)に示すように、まず、保護層13を除去し、次に、図3(6)に示すように、フォトリソグラフィー法により、触媒層3の一部の領域のみを除去し、他の領域を残す。残した触媒層3は、電極として機能する。以上の工程により、半導体素子が完成する。
【0032】
2.半導体素子及びその製造方法が奏する効果
本実施形態の半導体素子及びその製造方法は、前記第1の実施形態と同様の効果を奏する。また、本実施形態では、触媒層3をパターニングし電極として利用するので、半導体素子の製造プロセスを簡略化できる。
<第3の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図4に基づいて説明する。まず、図4(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11を形成する。エッチングストップ層11は、シリコン基板1の表面を酸化させて形成したSiO2の層であり、その膜厚は約500nmである。
【0033】
次に、図4(2)に示すように、シリコン基板1を、一方の面1aとは反対側の面1bから局所的にエッチングし、開口部1cを形成する。開口部1cは、反対側の面1bにおいて開口し、エッチングストップ層11に至るすり鉢状の孔(凹部)である。
【0034】
次に、図4(3)に示すように、シリコン基板1における反対側の面1bに、触媒層3及び保護層13を形成する。触媒層3は、開口部1cの内面にも形成され、エッチングストップ層11の裏面に接する。触媒層3は、スパッタ法により形成されたCuから成る層であり、その膜厚は約500nmである。保護層13の材質はSiO2である。保護層13はプラズマCVDの方法で形成され、その膜厚は約500nmである。
【0035】
次に、図4(4)に示すように、希釈フッ酸(H2O:HF=10:1)を用いてエッチングすることにより、エッチングストップ層11を除去する。このとき、触媒層3は、開口部1cにおいて、シリコン基板1の一方の面1a側に露出する。
【0036】
次に、図4(5)に示すように、触媒層3のうち、シリコン基板1の一方の面1a側に露出している部分の上に、CH4を原料とするCVD法によってグラフェン5を形成する。グラフェン5は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜(multi-layer graphene)またはグラフェン積層膜(stacked graphene)と称されることもある。
【0037】
次に、図4(6)に示すように、シリコン基板1の一方の面1a上に電極7を形成する。電極7の一部はグラフェン5と接している。電極7の材質はCr/Auであり、蒸着により形成される。
【0038】
次に、図4(7)に示すように、保護層13及び触媒層3を、希釈フッ酸を用いてエッチングすることにより除去し、半導体素子を完成する。
2.半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン5は触媒層3上に形成され、シリコン基板1と対向する状態にならないため、スティッキングの問題が生じない。また、保護層13を形成することにより、触媒層3の裏面にグラフェンが形成されてしまうことを防止できる。また、グラフェン5が平坦な面に形成されるので、電極形成工程等が容易になる。
【0039】
尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
例えば、前記第1、第2の実施形態において、触媒層3の表面にグラフェンが形成された場合、O2アッシング等の方法で余分なグラフェンを除去し、その後に触媒層3を除去(エッチング)するとよい。
【0040】
また、前記第1、第2の実施形態において、電極7を形成した後に支持層15を除去してもよい。支持層15の剥離には、レジスト材料用の剥離液を用いることができる。
【符号の説明】
【0041】
1・・・シリコン基板、1a・・・一方の面、1b・・・反対側の面、
1c・・・開口部、3・・・触媒層、3a・・・裏面、5・・・グラフェン、
7・・・電極、11・・・エッチングストップ層、13・・・保護層、15・・・支持層

【特許請求の範囲】
【請求項1】
一方の面に触媒層が形成された基板において、前記一方とは反対側から前記触媒層の裏面に至る開口部を形成する工程と、
前記開口部において、前記触媒層の裏面にグラフェンを形成する工程と、
前記触媒層の少なくとも一部を除去する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項2】
前記開口部の形成後、グラフェンの形成前に、熱処理を行うことを特徴とする請求項1記載の半導体素子の製造方法。
【請求項3】
前記グラフェンを形成する前に、前記触媒層の表面に保護層を形成することを特徴とする請求項1又は2記載の半導体素子の製造方法。
【請求項4】
前記グラフェンの形成後、前記触媒層の表面に付着したグラフェンを除去することを特徴とする請求項1〜3のいずれか1項記載の半導体素子の製造方法。
【請求項5】
前記開口部は、前記基板を前記反対側からエッチングすることにより形成することを特徴とする請求項1〜4のいずれか1項記載の半導体素子の製造方法。
【請求項6】
前記基板と前記触媒層との間に、前記基板をエッチングするときのエッチング条件において前記基板よりもエッチングされにくいエッチングストップ層を有することを特徴とする請求項5記載の半導体素子の製造方法。
【請求項7】
前記触媒層を除去する前に、前記グラフェンを支持する支持層を形成することを特徴とする請求項1〜6のいずれか1項記載の導体素子の製造方法。
【請求項8】
一方の面から反対側の面まで貫通する開口部を有する基板と、
前記基板における前記一方の面のうち、前記開口部を含む領域に形成されたグラフェンと、
を有することを特徴とする半導体素子。
【請求項9】
前記触媒層を支持する支持層を備えることを特徴とする請求項8記載の半導体素子。

【図5】
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【図1】
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【図2】
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【図3】
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【図4】
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【公開番号】特開2013−110156(P2013−110156A)
【公開日】平成25年6月6日(2013.6.6)
【国際特許分類】
【出願番号】特願2011−251693(P2011−251693)
【出願日】平成23年11月17日(2011.11.17)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】