半導体素子及び半導体素子形成方法
【課題】ゲルマニウムをチャネル材料とする金属／ゲルマニウムからなるソース／ドレイン構造を有する半導体素子を提供する。
【解決手段】半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、ゲルマニウム（Ｇｅ）を３価元素（又は５価元素）でドーピングしたｐ型ゲルマニウム（又はｎ型ゲルマニウム）をチャネル２の材料とし、当該ｐ型ゲルマニウム（又はｎ型ゲルマニウム）の任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属３を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有する。
【解決手段】半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、ゲルマニウム（Ｇｅ）を３価元素（又は５価元素）でドーピングしたｐ型ゲルマニウム（又はｎ型ゲルマニウム）をチャネル２の材料とし、当該ｐ型ゲルマニウム（又はｎ型ゲルマニウム）の任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属３を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体と金属との接合によりソース／ドレイン構造を形成する半導体素子に関し、特にゲルマニウムと金属との接合によりソース／ドレイン構造を形成する半導体素子に関する。
【背景技術】
【０００２】
シリコン（以下、Ｓｉとする）を主成分とするトランジスタ（ＭＯＳＦＥＴ）のスケーリング則に物理限界が訪れようとしているため、チャネルの材料を、Ｓｉに比べて本質的に移動度が高いゲルマニウム（以下、Ｇｅとする）に置き換えるための研究が世界中で行われている。また、素子の微細化に伴う高速動作を実現するために、ソース（以下、Ｓとする）／ドレイン（以下、Ｄとする）構造に接合抵抗が高いｐｎ接合を用いるのではなく、低抵抗化を目的とし、ショットキー障壁を利用した金属Ｓ／Ｄ構造が提案されている。
【０００３】
チャネルの材料をＧｅに置き換える場合、Ｇｅのドーピングの困難性が問題となる。非特許文献１に示す技術は、Ｇａｓ−Ｐｈａｓｅドーピングを用いることで、チャネルをＧｅとしたｎＭＯＳＦＥＴを実現している。
【０００４】
また、Ｇｅをチャネルの材料とした金属Ｓ／Ｄ構造の実現が望まれている。しかし、Ｇｅをチャネルとした金属Ｓ／Ｄ構造の場合は、金属とＧｅとの界面におけるフェルミ準位ピニングが顕在化するため、金属／ｐ−Ｇｅ界面においては、常にオーミック伝導となり、ショットキー障壁を利用したｎ−ＭＯＳＦＥＴの動作を実現することができず、すなわちＯＦＦ状態を実現することができないため、ＣＭＯＳの作成は実質的に不可能であると認識されている。また、金属／ｎ−Ｇｅ界面においては、ショットキー障壁が高くなってしまうという問題もある。これらは、金属／Ｇｅ界面におけるフェルミ準位ピニングの起源が不明であることや、このフェルミ準位ピニングを制御するのが困難であることに起因している。
【０００５】
非特許文献２には、フェルミ準位ピニングを制御する技術とその起源が言及されている。非特許文献２の技術は、金属／Ｇｅ界面に所定の厚みで絶縁膜を挿入することで、フェルミ準位ピニングを制御する技術が開示されており、また、フェルミ準位ピニングの起源としてＭｅｔａｌ−Ｉｎｄｕｃｅｄ Ｇａｐ Ｓｔａｔｅ（以下、ＭＩＧＳとする）によるものであることが示唆されている。
【０００６】
これに対して、非特許文献３には、フェルミ準位ピニングの起源が内的要因であるＭＩＧＳによるものであることを示しつつ、外的要因として界面の状態も多少フェルミ準位ピニングの起源に関与している可能性があることが発明者により示唆されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K.Morii, T.Iwasaki, R.Nakane, M.Takenaka, and S.Takagi, "High-Performance GeO2/Ge nMOSFETs With Source/Drain Junction Formed by Gad-Phase Doping", IEEE ELECTRON DEVICE LETTERS, VOL.31, NO.10, 2010.10
【非特許文献２】Athanasios Dimoulas, Akira Triumi, and Suzanne E.Mohney, "Source and Drain Contacts for Germanium and III-V FETs for Digetal Logic", MRS BULLETIN, VOL.34, 2009.07 (www.mrs.org/bulletin)
【非特許文献３】K.Yamane, K.Hamaya, Y.Ando, Y.Enomoto, K.Yamamoto, T.Satoh, and M.Miyao, "Effect of atomically controlled interfaces on Fermi-level pinning at metal/Ge interfaces", APPLIED PHYSICS LETTERS 96, 162104(2010), 2010.04
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献１に示す技術のように、チャネルの材料をＧｅにしたｎＭＯＳＦＥＴが実現できたとしても、ｐｎ接合による接合抵抗が高く、上記で示したように、Ｓｉの場合と同様にｐｎ接合を用いた場合のＳ／Ｄ構造には物理的限界が生じてしまう。
【０００９】
また、非特許文献２の技術は、金属／Ｇｅ界面に所定の厚みで絶縁膜を挿入するため、抵抗が大きくなり、半導体素子としての実用性に乏しいものとなってしまう。
【００１０】
さらに、非特許文献３では、金属/Ｇｅ界面におけるフェルミ準位ピニングの影響を、
外的要因として考えられる界面の欠陥を制御することにより、１割から２割程度、改善できることを示唆しているが、依然、内的要因であるＭＩＧＳの影響が支配的であるため、１７０Ｋという極低温領域で制御不能となってしまう。つまり、室温等で利用することができず、実用性が非常に乏しいものとなってしまう。
【００１１】
そこで、本発明は、ファルミ準位ピニングがＭＩＧＳのような内的要因を起源としているものではなく、Ｇｅ／金属の接合における界面の欠陥の量にのみ依存しているということを技術的前提として、Ｇｅをチャネル材料とする金属／ＧｅからなるＳ／Ｄ構造を有する実用性が高い半導体素子を提供する。
【課題を解決するための手段】
【００１２】
本願に開示する半導体素子は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、Ｇｅを３価元素でドーピングしたｐ型Ｇｅに、当該ｐ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有するものである。
【００１３】
このように、本願に開示する半導体素子においては、ｐ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該ｐ型Ｇｅとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりゲルマニウムと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたｎ型半導体素子を形成することができるという効果を奏する。
【００１４】
本願に開示する半導体素子は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、Ｇｅを５価元素でドーピングしたｎ型Ｇｅに、当該ｎ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有するものである。
【００１５】
このように、本願に開示する半導体素子においては、ｎ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該ｎ型Ｇｅとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準
位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いｐ型半導体素子を形成することができるという効果を奏する。
【００１６】
本願に開示する半導体素子は、前記Ｇｅが、ミラー指数（１１１）面を成長面とし、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されているものである。
【００１７】
このように、本願に開示する半導体素子においては、Ｇｅが、ミラー指数（１１１）面を成長面とし、前記金属が、Ｇｅのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されているため、性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００１８】
本願に開示する半導体素子は、前記金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものである。
【００１９】
このように、本願に開示する半導体素子においては、金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものであるため、金属の結晶構造がＧｅのミラー指数（１１１）面と同一の原子配置を有する結晶面を有することとなり、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、さらに性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００２０】
本願に開示する半導体素子は、Ｇｅの格子定数と前記金属の格子定数との差が６％未満とするものである。
【００２１】
このように、本願に開示する半導体素子においては、Ｇｅの格子定数と前記金属の格子定数との差が６％未満とするため、Ｇｅと金属との間で、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。
【００２２】
本願に開示する半導体素子は、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面を有し、前記界面が、前記Ｇｅのミラー指数（１１１）面と、当該Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面とを接合して形成されているものである。
【００２３】
このように、本願に開示する半導体素子においては、金属にＳｉの成分が含まれており、Ｇｅ（１１１）面に対して、同一の原子配置であるＳｉの結晶面を最表面として金属を積層することで、より高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。
【００２４】
本願に開示する半導体素子は、Ｓｉ基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記３価元素又は５価元素でドーピングされたＧｅ薄膜上に、前記金属が接合されているものである。
【００２５】
このように、本願に開示する半導体素子においては、ゲルマニウムウエハのようなＧｅの基板を用いるのではなく、Ｓｉ基板上に積層されたＧｅの薄膜上に金属が接合されるため、必要とするＧｅの量を最小限とし、低資源、低価格で高性能な半導体素子を実現することができるという効果を奏する。
【００２６】
本願に開示する半導体素子は、前記Ｇｅと金属との接触面積が１００μｍ2以下とする
ものである。
【００２７】
このように、本願に開示する半導体素子においては、Ｇｅと金属との接触面積が１００μｍ2以下とするため、Ｇｅと金属とが接合する界面に欠陥部分を一切含まない半導体素
子を形成することができ、フェルミ準位ピニングを緩和して非常に高性能な半導体素子を実現することができるという効果を奏する。
【００２８】
本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、Ｇｅを３価元素でドーピングしたｐ型Ｇｅに、当該ｐ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するＧｅ／金属接合工程を含むものである。
【００２９】
このように、本願に開示する半導体素子形成方法においては、ｐ型Ｇｅに、当該ｐ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたｎ型半導体素子を形成することができるという効果を奏する。
【００３０】
本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、Ｇｅを５価元素でドーピングしたｎ型Ｇｅに、当該ｎ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するＧｅ／金属接合工程を含むものである。
【００３１】
このように、本願に開示する半導体素子形成方法においては、ｎ型Ｇｅに、当該ｎ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いｐ型半導体素子を形成することができるという効果を奏する。
【００３２】
本願に開示する半導体素子形成方法は、前記Ｇｅが、ミラー指数（１１１）面を成長面とするものである。
【００３３】
このように、本願に開示する半導体素子形成方法においては、Ｇｅが、ミラー指数（１１１）面を成長面とするため、性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００３４】
本願に開示する半導体素子形成方法は、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面を有し、前記Ｇｅ／金属接合工程が、前記Ｓｉを原子レベルで１層のみ積層されるように２００℃以下の温度で供給して界面を形成する界面形成工程と、前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むものである。
【００３５】
このように、本願に開示する半導体素子形成方法においては、Ｇｅに原子レベルで１層
のみのＳｉを２００℃以下の温度で積層してから、その上に金属を積層するため、Ｇｅと金属とが接合する界面を、より高品質で無欠陥、且つ平坦性を保って形成することができ、フェルミ準位ピニングを緩和して高性能な半導体素子を実現することができるという効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る半導体素子の基本構造を示す図である。
【図２】フェルミ準位ピニングの概念を示す図である。
【図３】本発明に係る半導体素子で用いられるＧｅの結晶格子と一例としての金属の結晶格子の模式図である。
【図４】本発明に係る金属とＧｅの（１００）面、（１１１）面の原子配置を示す図である。
【図５】従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第１の図である。
【図６】従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第２の図である。
【図７】本発明に係る半導体素子の形成方法を示す第１のフローチャートである。
【図８】本発明に係る半導体素子における金属／Ｇｅ界面の状態を示す第１の図である。
【図９】本発明に係る半導体素子の形成方法を示す第２のフローチャートである。
【図１０】本発明に係る半導体素子における金属／Ｇｅ界面の状態を示す第２の図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態を説明する。本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００３８】
本実施形態に係る半導体素子について、図１ないし図１０を用いて説明する。図１は、本実施形態に係る半導体素子の基本構造を示す図、図２は、フェルミ準位ピニングの概念を示す図、図３は、本実施形態に係る半導体素子で用いられるＧｅの結晶格子と一例としての金属の結晶格子の模式図、図４は、本実施形態に係る金属とＧｅの（１００）面、（１１１）面の原子配置を示す図、図５は、従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第１の図、図６は、従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第２の図、図７は、本実施形態に係る半導体素子の形成方法を示す第１のフローチャート、図８は、本実施形態に係る半導体素子における金属／Ｇｅ界面の状態を示す第１の図、図９は、本実施形態に係る半導体素子の形成方法を示す第２のフローチャート、図１０は、本実施形態に係る半導体素子における金属／Ｇｅ界面の状態を示す第２の図である。
【００３９】
本実施形態に係る半導体素子は、図１（Ａ）、（Ｂ）に示すようなＭＯＳＦＥＴを基本とするものであり、チャネル２の材料にＧｅを用い、Ｓ／Ｄ構造にｐｎ接合を用いるのではなく、金属３とＧｅとの接合によりショットキー障壁を利用したＳ／Ｄ構造を形成するものである。金属３とＧｅとで形成されるＳ／Ｄ構造は、極浅接合で低抵抗であることから、次世代の半導体素子の構造として既に注目されている。また、Ｓ−Ｄ間に電流を流すために、酸化絶縁膜４を介してゲート電極５に電圧が印加される。動作としては、ゲート電極５に電圧を印加するかしないかにより、Ｓ−Ｄ間の通電のＯＮ／ＯＦＦを制御する。図１（Ａ）は、チャネル材料であるＧｅをｐ−Ｇｅ（３価元素でドーピングされたｐ型Ｇｅ）とするｎ−ＭＯＳＦＥＴ１ａであり、図１（Ｂ）は、チャネル材料であるＧｅをｎ−Ｇｅ（５価元素でドーピングされたｎ型Ｇｅ）とするｐ−ＭＯＳＦＥＴ１ｂである。これらの素子を同一基板上に配置してＣＭＯＳを形成することができる。
【００４０】
本実施形態に係る半導体素子を用いたＣＭＯＳの構造の一例を図１（Ｃ）に示す。ｐ−Ｇｅチャネルの一部にＳｂ（アンチモン）等をドーピングしてｎ−Ｇｅチャネルを形成し、それぞれのＧｅ表面にソースとして機能させるための金属３を積層すると共に、ゲートとして機能させるための酸化絶縁膜４及びゲート電極を形成する。また、ｐ−Ｇｅチャネルとｎ−Ｇｅチャネルの境界部分にドレインとして機能させるための金属３を積層する。このようなＳ／Ｄ構造を形成することで、Ｇｅ−チャネルショットキーＣＭＯＳを実現することができる。
【００４１】
チャネル材料としてＧｅを用いた場合は、Ｓｉを用いた場合に比べて電子の移動度が高く、高性能な半導体素子を実現することが可能となる。しかしながら、金属とＧｅとの界面においては、強いフェルミ準位ピニング効果により、以下のような半導体素子の阻害要因がある。
【００４２】
（１）図１（Ｂ）に示すような金属／ｎ−Ｇｅ接合の電気伝導は、接合する金属の仕事関数に依らず、ほぼ一定のショットキー障壁（ΦB＝０．５５〜０．６５ｅＶ）から生じ
るショットキー伝導を示す。すなわち、図２（Ａ）に示すように、フェルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が高くなり接合抵抗が高くなってしまう。
【００４３】
（２）図１（Ａ）に示すような金属／ｐ−Ｇｅ接合の電気伝導は、金属の仕事関数に依らず常にオーミック伝導を示す。すなわち、図２（Ｂ）に示すように、ファルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が低くなりｎ−ＭＯＳＦＥＴを作成してもＯＦＦ状態を実現することができず、ＣＭＯＳの機能を実現することができない。
【００４４】
（３）金属／Ｇｅ接合の界面に、極薄絶縁膜として膜厚１．６〜２．２ｍｍ程度の薄膜を挿入すると、電気伝導性は金属／絶縁膜／ｎ−Ｇｅでオーミック伝導を示し、金属／絶縁膜／ｐ−Ｇｅでショットキー伝導となり、フェルミ準位ピニングを制御することが可能となる（非特許文献２を参照）。これにより、ｎ−ＭＯＳＦＥＴのＯＦＦ状態を実現してＣＭＯＳの機能を実現することができるが、金属とＧｅとの間に絶縁膜を挿入するため、接合抵抗が非常に高くなってしまい、実用性に乏しいＣＭＯＳしか実現できなくなってしまう。
【００４５】
以上のような事実から、近年の多くの関連研究では、強いフェルミ準位ピニングの起源が金属誘起ギャップ準位（Ｍｅｔａｌ−Ｉｎｄｕｃｅｄ Ｇａｐ Ｓｔａｔｅ：ＭＩＧＳ）の影響であると結論付けられており、本質的に金属／Ｇｅ界面の直接接合では、ＣＭＯＳに用いるためのｎ−ＭＯＳＦＥＴ１ａの作成は困難であると考えられている。一方、本願発明者らによる鋭意努力により、上記非特許文献３に示すように、フェルミ準位ピニングが金属／Ｇｅ界面の状態に影響している可能性があることが分かっている。
【００４６】
そこで、本実施形態においては、ｐ−Ｇｅ（又はｎ−Ｇｅ）に、ｐ−Ｇｅ（又はｎ−Ｇｅ）の任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、その同一の原子配置である結晶面で接合して界面を形成し、形成された界面を用いたＳ／Ｄ構造を有する半導体素子を形成する。具体的には、Ｇｅ（１１１）と同一の原子配置である結晶面を有する金属としてＦｅ3Ｓｉを用いる。図３に、ＤＯ3規則化したＦｅ3Ｓｉの
結晶構造とＧｅの結晶構造を示す。図３において、黒色で示す原子がＧｅ原子であり、白色で示す原子がＦｅ原子であり、二重丸で示す原子がＳｉ原子である。Ｆｅ3Ｓｉの結晶
構造を（１１１）の断面で眺めると、（Ｆｅ×３＋Ｓｉ×１）という積層構造の周期となっている。
【００４７】
図４において、Ｆｅ3Ｓｉ及びＧｅの（１００）面及び（１１１）面における断面の原
子配置を示す。図４（Ａ）がＦｅ3Ｓｉの（１００）面における断面の原子配置であり、
図４（Ｂ）がＧｅの（１００）面における断面の原子配置であり、図４（Ｃ）がＦｅ3Ｓ
ｉの（１１１）面における断面の原子配置であり、図４（Ｄ）がＧｅの（１１１）面における断面の原子配置である。図から明らかなように、（１００）面での原子マッチングは良好ではなく、仮にＧｅ（１００）面上にＦｅ3ＳｉをＭＢＥ法（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシー法）により成長させようとすれば、Ｆｅ3Ｓｉの結晶化よりも安定なＦｅ／Ｇｅ間のシリサイド（ジャーマナイド）反応から、Ｆ
ｅＧｅのような異種化合物が形成されてしまう。金属／Ｇｅ界面において、このような異種化合物が形成されてしまうと、界面の状態が欠陥を有すると共に平坦性が保たれなくなり、低品質な界面となってしまう。しかしながら、原子マッチングが極めて良好な結晶面（１１１）を用いて低温ＭＢＥ法を行うと、上記のようなシリサイド（ジャーマナイド）反応により、ＦｅＧｅのような異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。
【００４８】
なお、ここでは、Ｇｅ（１１１）面とＦｅ3Ｓｉ（１１１）面の原子マッチングが極め
て良好であることに注目して界面を形成しているが、Ｇｅ（１１１）面以外の面と原子マッチングが極めて良好な面を結晶面として有している金属であれば適用することができる。すなわち、原子マッチングが極めて良好な面同士を接合面とすることで、金属の結晶化よりも安定なシリサイド（ジャーマナイド）反応から、金属とＧｅによる異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。
【００４９】
このように、原子マッチングが極めて良好な結晶面でＧｅと金属との界面を形成することで、従来はフェルミ準位ピニングの起源がＭＩＧＳの影響であると結論付けられていたが、本実施形態に係る半導体素子によれば、金属／Ｇｅ界面の欠陥の量にほぼ依存していると結論付けることができる。その根拠となる結果を図５に示す。図５の横軸は金属とＧｅとの接合面積を示しており、縦軸は５０Ｋにおけるショットキー伝導特性のＯＮ電流とＯＦＦ電流の比を示している。この中で、接合面積が１０6近傍のプロット（領域Ａ）が
、非特許文献３におけるＦｅ3Ｓｉ／Ｇｅ接合素子の特性を示しており、１０2及び１０0
近傍のプロット（領域Ｂ及び領域Ｃ）が、本実施形態に係る半導体素子における金属／Ｇｅ接合素子の特性を示している。
【００５０】
図５に示す通り、金属とＧｅとの接合面積が１０6と大きい場合には、ショットキー伝
導のＯＮ／ＯＦＦ特性があまりよくない。これは、接合面積が大きい分、金属とＧｅとの界面において、所定の割合で欠陥が生じていることに起因している。これに対して、接触面積が１０2や１０0の場合は、ショットキー伝導のＯＮ／ＯＦＦ特性が非常に良いものと、あまりよくないものとにはっきりと区分されている。これは、接触面積を小さくすることで、その接触面積における欠陥数の影響が顕在化したことを示唆している。すなわち、金属とＧｅとの界面において、欠陥が全く含まれていない領域については、フェルミ準位ピニングが緩和して非常によいショットキー伝導が示されており、欠陥が含まれる領域については、完全にフェルミ準位ピニングの影響を受けてしまうという結果が明瞭に示されている。
【００５１】
また、図６に室温における電気伝導性の結果を示す。図６（Ａ）は、非特許文献３におけるＦｅ3Ｓｉ／ｐ−Ｇｅ接合素子のＩ−Ｖ特性を示しており、図６（Ｂ）は、本実施形
態に係る半導体素子（ｎ−ＭＯＳＦＥＴ）における金属／Ｇｅ接合素子のＩ−Ｖ特性を示している。図６から明らかな通り、非特許文献３の場合は、室温においてはオーミック伝導となっており、本実施形態の場合は、室温においてもショットキー伝導が実現されてい
る。
【００５２】
これらの実験結果から、フェルミ準位ピニングの起源はＭＩＧＳの影響ではなく、金属／Ｇｅ界面の欠損量に依存していることが明らかである。すなわち、本実施形態に係る半導体素子のように、原子マッチングが極めて良好な結晶面を用いることで、Ｇｅと金属との界面を原子レベルでエピタキシャル成長させて形成することができ、Ｇｅと金属との界面を高品質で無欠陥、且つ平坦性を保ったものにして、Ｇｅをチャネルの材料として金属／ＧｅのＳ／Ｄ構造を有するｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴを作成し、実用性に富んだＣＭＯＳを実現することが可能となる。特に、原子マッチングが極めて良好な結晶面を用いて界面を形成することで、１００μｍ2の接合内に欠陥がほとんど存在しない界
面を用いたＳ／Ｄ構造を有する半導体素子を実現することができる。
【００５３】
次に、本実施形態に係る半導体素子の形成方法について、図７を用いて説明する。まず、Ｇｅ薄膜チャネルを作成する（Ｓ７１）。ここで作成されるＧｅ薄膜チャネルは、ｎ−ＭＯＳＦＥＴの場合はｐ−ＧｅにドーピングされたＧｅ薄膜チャネルを作成し、ｐ−ＭＯＳＦＥＴの場合はｎ−ＧｅにドーピングされたＧｅ薄膜チャネルを作成する。
【００５４】
ここで、ＧｅはＳｉと異なり資源に乏しく高価であることから、本実施形態においては薄膜チャネルとして作成する。すなわち、ゲルマニウムウエハのような厚みのあるＧｅチャネルを生成するのではなく、厚さ５００μｍ程度のシリコンウエハに２００ｎｍ程度の二酸化ケイ素を積層し、その二酸化ケイ素上に３価元素又は５価元素でドーピングされた１００ｎｍ程度のＧｅ薄膜を積層したものを用いる。そうすることで、Ｇｅの量を大幅に削減することができると共に、価格を安価にすることができる。また、このとき、性能が最も良いとされているＧｅ（１１１）面を成長面とするＧｅ薄膜を積層することが望ましい。その場合、後の工程で積層する金属は、Ｇｅ（１１１）面と原子マッチングが極めて良好な結晶面で界面を形成することとなる。
【００５５】
なお、Ｇｅチャネルとしてゲルマニウムウエハのようにある程度の厚みがあるＧｅチャネルを作成してもよい。
【００５６】
Ｇｅ薄膜チャネルが作成されると、このＧｅ表面の洗浄と熱処理を行う（Ｓ７２）。この工程は、Ｇｅ表面に対して、ＨＦ（フッ化水素酸）水溶液（ＨＦ：Ｈ2Ｏ＝１：４０）
で洗浄後に、ＭＢＥ法室内にて４５０℃で２０分間の熱処理を行う。その後、ＭＢＥ法によりＧｅの成長面と同一の原子配置で構成される結晶面を有する金属の成分構成で、Ｇｅ薄膜チャネル上に原子レベルで金属を成長させる（Ｓ７３）。例えば、Ｇｅ（１１１）面と同一の原子配置で構成される結晶面を有するＦｅ3Ｓｉを成長させる場合、クヌーセン
セルを用いてＦｅとＳｉをそれぞれ２．１２ｎｍ／ｍｉｎ、１．２０ｎｍ／ｍｉｎの成長率で化学量論組成（３：１）を保って同時に蒸発させる。この工程により図８に示すように、Ｇｅ（１１１）にＦｅ面×３、Ｓｉ面×１が周期的に繰り返されてＦｅ3Ｓｉが成長
する。
【００５７】
また、このときの基板の温度は２０℃以上２００℃以下、より好ましくは２０℃以上１３０℃以下とする。基板の温度をこのように制御することで、Ｇｅ（１１１）チャネルとＦｅ3Ｓｉとが反応することなく、原子レベルでエピタキシャル成長することができる。
そのため、高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。Ｆｅ3Ｓｉが成長して一旦結合が完了した後は基板温度を４００℃まで上昇させてもＧ
ｅ（１１１）チャネルとＦｅ3Ｓｉとは反応しないことが発明者らにより確認されている
。したがって、以降の処理では基板温度を４００℃程度まで上げることが可能である。
【００５８】
上記図７で示した方法で作成される金属／Ｇｅ界面よりも、さらに高品質に界面を作成
するために、図９に示すような方法で本実施形態に係る半導体素子を形成してもよい。図９において、まず、Ｇｅ薄膜チャネルを作成する（Ｓ９１）。この工程は、図７におけるＳ７１と同じである。Ｇｅ薄膜チャネルが作成されると、Ｇｅ表面に対して洗浄と熱処理を行う（Ｓ９２）。この工程は、図７におけるＳ７２と同じである。その後、ＭＢＥ法によりＳｉを原子レベルで１層だけ積層する（Ｓ９３）。このときの基板の温度は、図７の場合と同様に２０℃以上２００℃以下、より好ましくは２０℃以上１３０℃以下とする。また、Ｓｉの供給開始・停止の制御は、ＭＢＥ装置のシャッター制御により行う。Ｓｉが原子レベルで１層だけ積層されると、図７のＳ７３と同様に化学量論組成を保って金属の成分を同時に蒸発させて供給する（Ｓ９４）。
【００５９】
これらの工程により、図１０に示すように、Ｇｅ（１１１）にまずＳｉ面が形成され、その上に順次Ｆｅ面×３、Ｓｉ面×１が周期的に繰り返されてＦｅ3Ｓｉが成長する。こ
うすることで、金属とＧｅとの界面はＧｅとＳｉとが接合されることとなり、より高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。
【００６０】
なお、本実施形態においては、Ｆｅ3Ｓｉを金属の一例として挙げているが、８個の体
心立方格子で１つの立方体が形成される結晶構造（図３に示すＦｅ3Ｓｉの結晶構造にお
いて、各原子を限定しない）を有している金属であれば、本実施形態に係る半導体素子を形成することができる。このとき、Ｇｅ（１１１）との原子マッチングが極めて良好となる。
【００６１】
また、Ｇｅ（１１１）面だけではなく、他の結晶面（例えば、Ｇｅ（１００）、Ｇｅ（１１０）、Ｇｅ（１０１）等）と原子マッチングが極めて良好な結晶面を有する金属も、本実施形態に係る半導体素子を形成することができる。すなわち、金属／Ｇｅの界面においてＧｅの任意の結晶面と原子マッチングが極めて良好な結晶面で接合されていればよい。さらに、Ｇｅの格子定数と接合する金属の格子定数との差が６％未満であることが望ましい。
【符号の説明】
【００６２】
１ 半導体素子
１ａ ｎ−ＭＯＳＦＥＴ
１ｂ ｐ−ＭＯＳＦＥＴ
２ チャネル
３ 金属
４ 酸化絶縁膜
５ ゲート電極
【技術分野】
【０００１】
本発明は、半導体と金属との接合によりソース／ドレイン構造を形成する半導体素子に関し、特にゲルマニウムと金属との接合によりソース／ドレイン構造を形成する半導体素子に関する。
【背景技術】
【０００２】
シリコン（以下、Ｓｉとする）を主成分とするトランジスタ（ＭＯＳＦＥＴ）のスケーリング則に物理限界が訪れようとしているため、チャネルの材料を、Ｓｉに比べて本質的に移動度が高いゲルマニウム（以下、Ｇｅとする）に置き換えるための研究が世界中で行われている。また、素子の微細化に伴う高速動作を実現するために、ソース（以下、Ｓとする）／ドレイン（以下、Ｄとする）構造に接合抵抗が高いｐｎ接合を用いるのではなく、低抵抗化を目的とし、ショットキー障壁を利用した金属Ｓ／Ｄ構造が提案されている。
【０００３】
チャネルの材料をＧｅに置き換える場合、Ｇｅのドーピングの困難性が問題となる。非特許文献１に示す技術は、Ｇａｓ−Ｐｈａｓｅドーピングを用いることで、チャネルをＧｅとしたｎＭＯＳＦＥＴを実現している。
【０００４】
また、Ｇｅをチャネルの材料とした金属Ｓ／Ｄ構造の実現が望まれている。しかし、Ｇｅをチャネルとした金属Ｓ／Ｄ構造の場合は、金属とＧｅとの界面におけるフェルミ準位ピニングが顕在化するため、金属／ｐ−Ｇｅ界面においては、常にオーミック伝導となり、ショットキー障壁を利用したｎ−ＭＯＳＦＥＴの動作を実現することができず、すなわちＯＦＦ状態を実現することができないため、ＣＭＯＳの作成は実質的に不可能であると認識されている。また、金属／ｎ−Ｇｅ界面においては、ショットキー障壁が高くなってしまうという問題もある。これらは、金属／Ｇｅ界面におけるフェルミ準位ピニングの起源が不明であることや、このフェルミ準位ピニングを制御するのが困難であることに起因している。
【０００５】
非特許文献２には、フェルミ準位ピニングを制御する技術とその起源が言及されている。非特許文献２の技術は、金属／Ｇｅ界面に所定の厚みで絶縁膜を挿入することで、フェルミ準位ピニングを制御する技術が開示されており、また、フェルミ準位ピニングの起源としてＭｅｔａｌ−Ｉｎｄｕｃｅｄ Ｇａｐ Ｓｔａｔｅ（以下、ＭＩＧＳとする）によるものであることが示唆されている。
【０００６】
これに対して、非特許文献３には、フェルミ準位ピニングの起源が内的要因であるＭＩＧＳによるものであることを示しつつ、外的要因として界面の状態も多少フェルミ準位ピニングの起源に関与している可能性があることが発明者により示唆されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K.Morii, T.Iwasaki, R.Nakane, M.Takenaka, and S.Takagi, "High-Performance GeO2/Ge nMOSFETs With Source/Drain Junction Formed by Gad-Phase Doping", IEEE ELECTRON DEVICE LETTERS, VOL.31, NO.10, 2010.10
【非特許文献２】Athanasios Dimoulas, Akira Triumi, and Suzanne E.Mohney, "Source and Drain Contacts for Germanium and III-V FETs for Digetal Logic", MRS BULLETIN, VOL.34, 2009.07 (www.mrs.org/bulletin)
【非特許文献３】K.Yamane, K.Hamaya, Y.Ando, Y.Enomoto, K.Yamamoto, T.Satoh, and M.Miyao, "Effect of atomically controlled interfaces on Fermi-level pinning at metal/Ge interfaces", APPLIED PHYSICS LETTERS 96, 162104(2010), 2010.04
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献１に示す技術のように、チャネルの材料をＧｅにしたｎＭＯＳＦＥＴが実現できたとしても、ｐｎ接合による接合抵抗が高く、上記で示したように、Ｓｉの場合と同様にｐｎ接合を用いた場合のＳ／Ｄ構造には物理的限界が生じてしまう。
【０００９】
また、非特許文献２の技術は、金属／Ｇｅ界面に所定の厚みで絶縁膜を挿入するため、抵抗が大きくなり、半導体素子としての実用性に乏しいものとなってしまう。
【００１０】
さらに、非特許文献３では、金属/Ｇｅ界面におけるフェルミ準位ピニングの影響を、
外的要因として考えられる界面の欠陥を制御することにより、１割から２割程度、改善できることを示唆しているが、依然、内的要因であるＭＩＧＳの影響が支配的であるため、１７０Ｋという極低温領域で制御不能となってしまう。つまり、室温等で利用することができず、実用性が非常に乏しいものとなってしまう。
【００１１】
そこで、本発明は、ファルミ準位ピニングがＭＩＧＳのような内的要因を起源としているものではなく、Ｇｅ／金属の接合における界面の欠陥の量にのみ依存しているということを技術的前提として、Ｇｅをチャネル材料とする金属／ＧｅからなるＳ／Ｄ構造を有する実用性が高い半導体素子を提供する。
【課題を解決するための手段】
【００１２】
本願に開示する半導体素子は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、Ｇｅを３価元素でドーピングしたｐ型Ｇｅに、当該ｐ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有するものである。
【００１３】
このように、本願に開示する半導体素子においては、ｐ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該ｐ型Ｇｅとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりゲルマニウムと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたｎ型半導体素子を形成することができるという効果を奏する。
【００１４】
本願に開示する半導体素子は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、Ｇｅを５価元素でドーピングしたｎ型Ｇｅに、当該ｎ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有するものである。
【００１５】
このように、本願に開示する半導体素子においては、ｎ型Ｇｅの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属と、当該ｎ型Ｇｅとを、原子配置が同一である結晶面で接合して界面を形成するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準
位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いｐ型半導体素子を形成することができるという効果を奏する。
【００１６】
本願に開示する半導体素子は、前記Ｇｅが、ミラー指数（１１１）面を成長面とし、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されているものである。
【００１７】
このように、本願に開示する半導体素子においては、Ｇｅが、ミラー指数（１１１）面を成長面とし、前記金属が、Ｇｅのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されているため、性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００１８】
本願に開示する半導体素子は、前記金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものである。
【００１９】
このように、本願に開示する半導体素子においては、金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものであるため、金属の結晶構造がＧｅのミラー指数（１１１）面と同一の原子配置を有する結晶面を有することとなり、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、さらに性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００２０】
本願に開示する半導体素子は、Ｇｅの格子定数と前記金属の格子定数との差が６％未満とするものである。
【００２１】
このように、本願に開示する半導体素子においては、Ｇｅの格子定数と前記金属の格子定数との差が６％未満とするため、Ｇｅと金属との間で、高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。
【００２２】
本願に開示する半導体素子は、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面を有し、前記界面が、前記Ｇｅのミラー指数（１１１）面と、当該Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面とを接合して形成されているものである。
【００２３】
このように、本願に開示する半導体素子においては、金属にＳｉの成分が含まれており、Ｇｅ（１１１）面に対して、同一の原子配置であるＳｉの結晶面を最表面として金属を積層することで、より高品質で無欠陥、且つ平坦性を保った界面を形成することができ、高性能な半導体素子を実現することができるという効果を奏する。
【００２４】
本願に開示する半導体素子は、Ｓｉ基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記３価元素又は５価元素でドーピングされたＧｅ薄膜上に、前記金属が接合されているものである。
【００２５】
このように、本願に開示する半導体素子においては、ゲルマニウムウエハのようなＧｅの基板を用いるのではなく、Ｓｉ基板上に積層されたＧｅの薄膜上に金属が接合されるため、必要とするＧｅの量を最小限とし、低資源、低価格で高性能な半導体素子を実現することができるという効果を奏する。
【００２６】
本願に開示する半導体素子は、前記Ｇｅと金属との接触面積が１００μｍ2以下とする
ものである。
【００２７】
このように、本願に開示する半導体素子においては、Ｇｅと金属との接触面積が１００μｍ2以下とするため、Ｇｅと金属とが接合する界面に欠陥部分を一切含まない半導体素
子を形成することができ、フェルミ準位ピニングを緩和して非常に高性能な半導体素子を実現することができるという効果を奏する。
【００２８】
本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、Ｇｅを３価元素でドーピングしたｐ型Ｇｅに、当該ｐ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するＧｅ／金属接合工程を含むものである。
【００２９】
このように、本願に開示する半導体素子形成方法においては、ｐ型Ｇｅに、当該ｐ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー伝導を可能としたｎ型半導体素子を形成することができるという効果を奏する。
【００３０】
本願に開示する半導体素子形成方法は、半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、Ｇｅを５価元素でドーピングしたｎ型Ｇｅに、当該ｎ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するＧｅ／金属接合工程を含むものである。
【００３１】
このように、本願に開示する半導体素子形成方法においては、ｎ型Ｇｅに、当該ｎ型Ｇｅの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記Ｇｅと前記金属とを接合するため、原子レベルでエピタキシャル成長させることが可能となり、シリサイド（ジャーマナイド）反応によりＧｅと金属とが結合した異種化合物が形成されることを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。この高品質で無欠陥、且つ平坦性を保った界面により、フェルミ準位ピニングの影響をなくし、ショットキー障壁を低くして接合抵抗が低いｐ型半導体素子を形成することができるという効果を奏する。
【００３２】
本願に開示する半導体素子形成方法は、前記Ｇｅが、ミラー指数（１１１）面を成長面とするものである。
【００３３】
このように、本願に開示する半導体素子形成方法においては、Ｇｅが、ミラー指数（１１１）面を成長面とするため、性能が最も良いとされているＧｅの（１１１）面を用いて高性能な半導体素子を実現することができるという効果を奏する。
【００３４】
本願に開示する半導体素子形成方法は、前記金属が、前記Ｇｅのミラー指数（１１１）面と同一の構造を有するＳｉの結晶面を有し、前記Ｇｅ／金属接合工程が、前記Ｓｉを原子レベルで１層のみ積層されるように２００℃以下の温度で供給して界面を形成する界面形成工程と、前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むものである。
【００３５】
このように、本願に開示する半導体素子形成方法においては、Ｇｅに原子レベルで１層
のみのＳｉを２００℃以下の温度で積層してから、その上に金属を積層するため、Ｇｅと金属とが接合する界面を、より高品質で無欠陥、且つ平坦性を保って形成することができ、フェルミ準位ピニングを緩和して高性能な半導体素子を実現することができるという効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る半導体素子の基本構造を示す図である。
【図２】フェルミ準位ピニングの概念を示す図である。
【図３】本発明に係る半導体素子で用いられるＧｅの結晶格子と一例としての金属の結晶格子の模式図である。
【図４】本発明に係る金属とＧｅの（１００）面、（１１１）面の原子配置を示す図である。
【図５】従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第１の図である。
【図６】従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第２の図である。
【図７】本発明に係る半導体素子の形成方法を示す第１のフローチャートである。
【図８】本発明に係る半導体素子における金属／Ｇｅ界面の状態を示す第１の図である。
【図９】本発明に係る半導体素子の形成方法を示す第２のフローチャートである。
【図１０】本発明に係る半導体素子における金属／Ｇｅ界面の状態を示す第２の図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施の形態を説明する。本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００３８】
本実施形態に係る半導体素子について、図１ないし図１０を用いて説明する。図１は、本実施形態に係る半導体素子の基本構造を示す図、図２は、フェルミ準位ピニングの概念を示す図、図３は、本実施形態に係る半導体素子で用いられるＧｅの結晶格子と一例としての金属の結晶格子の模式図、図４は、本実施形態に係る金属とＧｅの（１００）面、（１１１）面の原子配置を示す図、図５は、従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第１の図、図６は、従来の金属／Ｇｅ接合素子と本願の金属／Ｇｅ接合素子との特性を比較する結果を示す第２の図、図７は、本実施形態に係る半導体素子の形成方法を示す第１のフローチャート、図８は、本実施形態に係る半導体素子における金属／Ｇｅ界面の状態を示す第１の図、図９は、本実施形態に係る半導体素子の形成方法を示す第２のフローチャート、図１０は、本実施形態に係る半導体素子における金属／Ｇｅ界面の状態を示す第２の図である。
【００３９】
本実施形態に係る半導体素子は、図１（Ａ）、（Ｂ）に示すようなＭＯＳＦＥＴを基本とするものであり、チャネル２の材料にＧｅを用い、Ｓ／Ｄ構造にｐｎ接合を用いるのではなく、金属３とＧｅとの接合によりショットキー障壁を利用したＳ／Ｄ構造を形成するものである。金属３とＧｅとで形成されるＳ／Ｄ構造は、極浅接合で低抵抗であることから、次世代の半導体素子の構造として既に注目されている。また、Ｓ−Ｄ間に電流を流すために、酸化絶縁膜４を介してゲート電極５に電圧が印加される。動作としては、ゲート電極５に電圧を印加するかしないかにより、Ｓ−Ｄ間の通電のＯＮ／ＯＦＦを制御する。図１（Ａ）は、チャネル材料であるＧｅをｐ−Ｇｅ（３価元素でドーピングされたｐ型Ｇｅ）とするｎ−ＭＯＳＦＥＴ１ａであり、図１（Ｂ）は、チャネル材料であるＧｅをｎ−Ｇｅ（５価元素でドーピングされたｎ型Ｇｅ）とするｐ−ＭＯＳＦＥＴ１ｂである。これらの素子を同一基板上に配置してＣＭＯＳを形成することができる。
【００４０】
本実施形態に係る半導体素子を用いたＣＭＯＳの構造の一例を図１（Ｃ）に示す。ｐ−Ｇｅチャネルの一部にＳｂ（アンチモン）等をドーピングしてｎ−Ｇｅチャネルを形成し、それぞれのＧｅ表面にソースとして機能させるための金属３を積層すると共に、ゲートとして機能させるための酸化絶縁膜４及びゲート電極を形成する。また、ｐ−Ｇｅチャネルとｎ−Ｇｅチャネルの境界部分にドレインとして機能させるための金属３を積層する。このようなＳ／Ｄ構造を形成することで、Ｇｅ−チャネルショットキーＣＭＯＳを実現することができる。
【００４１】
チャネル材料としてＧｅを用いた場合は、Ｓｉを用いた場合に比べて電子の移動度が高く、高性能な半導体素子を実現することが可能となる。しかしながら、金属とＧｅとの界面においては、強いフェルミ準位ピニング効果により、以下のような半導体素子の阻害要因がある。
【００４２】
（１）図１（Ｂ）に示すような金属／ｎ−Ｇｅ接合の電気伝導は、接合する金属の仕事関数に依らず、ほぼ一定のショットキー障壁（ΦB＝０．５５〜０．６５ｅＶ）から生じ
るショットキー伝導を示す。すなわち、図２（Ａ）に示すように、フェルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が高くなり接合抵抗が高くなってしまう。
【００４３】
（２）図１（Ａ）に示すような金属／ｐ−Ｇｅ接合の電気伝導は、金属の仕事関数に依らず常にオーミック伝導を示す。すなわち、図２（Ｂ）に示すように、ファルミ準位が価電子帯の近傍にピン止めされていることで、ショットキー障壁が低くなりｎ−ＭＯＳＦＥＴを作成してもＯＦＦ状態を実現することができず、ＣＭＯＳの機能を実現することができない。
【００４４】
（３）金属／Ｇｅ接合の界面に、極薄絶縁膜として膜厚１．６〜２．２ｍｍ程度の薄膜を挿入すると、電気伝導性は金属／絶縁膜／ｎ−Ｇｅでオーミック伝導を示し、金属／絶縁膜／ｐ−Ｇｅでショットキー伝導となり、フェルミ準位ピニングを制御することが可能となる（非特許文献２を参照）。これにより、ｎ−ＭＯＳＦＥＴのＯＦＦ状態を実現してＣＭＯＳの機能を実現することができるが、金属とＧｅとの間に絶縁膜を挿入するため、接合抵抗が非常に高くなってしまい、実用性に乏しいＣＭＯＳしか実現できなくなってしまう。
【００４５】
以上のような事実から、近年の多くの関連研究では、強いフェルミ準位ピニングの起源が金属誘起ギャップ準位（Ｍｅｔａｌ−Ｉｎｄｕｃｅｄ Ｇａｐ Ｓｔａｔｅ：ＭＩＧＳ）の影響であると結論付けられており、本質的に金属／Ｇｅ界面の直接接合では、ＣＭＯＳに用いるためのｎ−ＭＯＳＦＥＴ１ａの作成は困難であると考えられている。一方、本願発明者らによる鋭意努力により、上記非特許文献３に示すように、フェルミ準位ピニングが金属／Ｇｅ界面の状態に影響している可能性があることが分かっている。
【００４６】
そこで、本実施形態においては、ｐ−Ｇｅ（又はｎ−Ｇｅ）に、ｐ−Ｇｅ（又はｎ−Ｇｅ）の任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、その同一の原子配置である結晶面で接合して界面を形成し、形成された界面を用いたＳ／Ｄ構造を有する半導体素子を形成する。具体的には、Ｇｅ（１１１）と同一の原子配置である結晶面を有する金属としてＦｅ3Ｓｉを用いる。図３に、ＤＯ3規則化したＦｅ3Ｓｉの
結晶構造とＧｅの結晶構造を示す。図３において、黒色で示す原子がＧｅ原子であり、白色で示す原子がＦｅ原子であり、二重丸で示す原子がＳｉ原子である。Ｆｅ3Ｓｉの結晶
構造を（１１１）の断面で眺めると、（Ｆｅ×３＋Ｓｉ×１）という積層構造の周期となっている。
【００４７】
図４において、Ｆｅ3Ｓｉ及びＧｅの（１００）面及び（１１１）面における断面の原
子配置を示す。図４（Ａ）がＦｅ3Ｓｉの（１００）面における断面の原子配置であり、
図４（Ｂ）がＧｅの（１００）面における断面の原子配置であり、図４（Ｃ）がＦｅ3Ｓ
ｉの（１１１）面における断面の原子配置であり、図４（Ｄ）がＧｅの（１１１）面における断面の原子配置である。図から明らかなように、（１００）面での原子マッチングは良好ではなく、仮にＧｅ（１００）面上にＦｅ3ＳｉをＭＢＥ法（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシー法）により成長させようとすれば、Ｆｅ3Ｓｉの結晶化よりも安定なＦｅ／Ｇｅ間のシリサイド（ジャーマナイド）反応から、Ｆ
ｅＧｅのような異種化合物が形成されてしまう。金属／Ｇｅ界面において、このような異種化合物が形成されてしまうと、界面の状態が欠陥を有すると共に平坦性が保たれなくなり、低品質な界面となってしまう。しかしながら、原子マッチングが極めて良好な結晶面（１１１）を用いて低温ＭＢＥ法を行うと、上記のようなシリサイド（ジャーマナイド）反応により、ＦｅＧｅのような異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。
【００４８】
なお、ここでは、Ｇｅ（１１１）面とＦｅ3Ｓｉ（１１１）面の原子マッチングが極め
て良好であることに注目して界面を形成しているが、Ｇｅ（１１１）面以外の面と原子マッチングが極めて良好な面を結晶面として有している金属であれば適用することができる。すなわち、原子マッチングが極めて良好な面同士を接合面とすることで、金属の結晶化よりも安定なシリサイド（ジャーマナイド）反応から、金属とＧｅによる異種化合物が形成されてしまうことを防止して、高品質で無欠陥、且つ平坦性を保った界面を形成することができる。
【００４９】
このように、原子マッチングが極めて良好な結晶面でＧｅと金属との界面を形成することで、従来はフェルミ準位ピニングの起源がＭＩＧＳの影響であると結論付けられていたが、本実施形態に係る半導体素子によれば、金属／Ｇｅ界面の欠陥の量にほぼ依存していると結論付けることができる。その根拠となる結果を図５に示す。図５の横軸は金属とＧｅとの接合面積を示しており、縦軸は５０Ｋにおけるショットキー伝導特性のＯＮ電流とＯＦＦ電流の比を示している。この中で、接合面積が１０6近傍のプロット（領域Ａ）が
、非特許文献３におけるＦｅ3Ｓｉ／Ｇｅ接合素子の特性を示しており、１０2及び１０0
近傍のプロット（領域Ｂ及び領域Ｃ）が、本実施形態に係る半導体素子における金属／Ｇｅ接合素子の特性を示している。
【００５０】
図５に示す通り、金属とＧｅとの接合面積が１０6と大きい場合には、ショットキー伝
導のＯＮ／ＯＦＦ特性があまりよくない。これは、接合面積が大きい分、金属とＧｅとの界面において、所定の割合で欠陥が生じていることに起因している。これに対して、接触面積が１０2や１０0の場合は、ショットキー伝導のＯＮ／ＯＦＦ特性が非常に良いものと、あまりよくないものとにはっきりと区分されている。これは、接触面積を小さくすることで、その接触面積における欠陥数の影響が顕在化したことを示唆している。すなわち、金属とＧｅとの界面において、欠陥が全く含まれていない領域については、フェルミ準位ピニングが緩和して非常によいショットキー伝導が示されており、欠陥が含まれる領域については、完全にフェルミ準位ピニングの影響を受けてしまうという結果が明瞭に示されている。
【００５１】
また、図６に室温における電気伝導性の結果を示す。図６（Ａ）は、非特許文献３におけるＦｅ3Ｓｉ／ｐ−Ｇｅ接合素子のＩ−Ｖ特性を示しており、図６（Ｂ）は、本実施形
態に係る半導体素子（ｎ−ＭＯＳＦＥＴ）における金属／Ｇｅ接合素子のＩ−Ｖ特性を示している。図６から明らかな通り、非特許文献３の場合は、室温においてはオーミック伝導となっており、本実施形態の場合は、室温においてもショットキー伝導が実現されてい
る。
【００５２】
これらの実験結果から、フェルミ準位ピニングの起源はＭＩＧＳの影響ではなく、金属／Ｇｅ界面の欠損量に依存していることが明らかである。すなわち、本実施形態に係る半導体素子のように、原子マッチングが極めて良好な結晶面を用いることで、Ｇｅと金属との界面を原子レベルでエピタキシャル成長させて形成することができ、Ｇｅと金属との界面を高品質で無欠陥、且つ平坦性を保ったものにして、Ｇｅをチャネルの材料として金属／ＧｅのＳ／Ｄ構造を有するｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴを作成し、実用性に富んだＣＭＯＳを実現することが可能となる。特に、原子マッチングが極めて良好な結晶面を用いて界面を形成することで、１００μｍ2の接合内に欠陥がほとんど存在しない界
面を用いたＳ／Ｄ構造を有する半導体素子を実現することができる。
【００５３】
次に、本実施形態に係る半導体素子の形成方法について、図７を用いて説明する。まず、Ｇｅ薄膜チャネルを作成する（Ｓ７１）。ここで作成されるＧｅ薄膜チャネルは、ｎ−ＭＯＳＦＥＴの場合はｐ−ＧｅにドーピングされたＧｅ薄膜チャネルを作成し、ｐ−ＭＯＳＦＥＴの場合はｎ−ＧｅにドーピングされたＧｅ薄膜チャネルを作成する。
【００５４】
ここで、ＧｅはＳｉと異なり資源に乏しく高価であることから、本実施形態においては薄膜チャネルとして作成する。すなわち、ゲルマニウムウエハのような厚みのあるＧｅチャネルを生成するのではなく、厚さ５００μｍ程度のシリコンウエハに２００ｎｍ程度の二酸化ケイ素を積層し、その二酸化ケイ素上に３価元素又は５価元素でドーピングされた１００ｎｍ程度のＧｅ薄膜を積層したものを用いる。そうすることで、Ｇｅの量を大幅に削減することができると共に、価格を安価にすることができる。また、このとき、性能が最も良いとされているＧｅ（１１１）面を成長面とするＧｅ薄膜を積層することが望ましい。その場合、後の工程で積層する金属は、Ｇｅ（１１１）面と原子マッチングが極めて良好な結晶面で界面を形成することとなる。
【００５５】
なお、Ｇｅチャネルとしてゲルマニウムウエハのようにある程度の厚みがあるＧｅチャネルを作成してもよい。
【００５６】
Ｇｅ薄膜チャネルが作成されると、このＧｅ表面の洗浄と熱処理を行う（Ｓ７２）。この工程は、Ｇｅ表面に対して、ＨＦ（フッ化水素酸）水溶液（ＨＦ：Ｈ2Ｏ＝１：４０）
で洗浄後に、ＭＢＥ法室内にて４５０℃で２０分間の熱処理を行う。その後、ＭＢＥ法によりＧｅの成長面と同一の原子配置で構成される結晶面を有する金属の成分構成で、Ｇｅ薄膜チャネル上に原子レベルで金属を成長させる（Ｓ７３）。例えば、Ｇｅ（１１１）面と同一の原子配置で構成される結晶面を有するＦｅ3Ｓｉを成長させる場合、クヌーセン
セルを用いてＦｅとＳｉをそれぞれ２．１２ｎｍ／ｍｉｎ、１．２０ｎｍ／ｍｉｎの成長率で化学量論組成（３：１）を保って同時に蒸発させる。この工程により図８に示すように、Ｇｅ（１１１）にＦｅ面×３、Ｓｉ面×１が周期的に繰り返されてＦｅ3Ｓｉが成長
する。
【００５７】
また、このときの基板の温度は２０℃以上２００℃以下、より好ましくは２０℃以上１３０℃以下とする。基板の温度をこのように制御することで、Ｇｅ（１１１）チャネルとＦｅ3Ｓｉとが反応することなく、原子レベルでエピタキシャル成長することができる。
そのため、高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。Ｆｅ3Ｓｉが成長して一旦結合が完了した後は基板温度を４００℃まで上昇させてもＧ
ｅ（１１１）チャネルとＦｅ3Ｓｉとは反応しないことが発明者らにより確認されている
。したがって、以降の処理では基板温度を４００℃程度まで上げることが可能である。
【００５８】
上記図７で示した方法で作成される金属／Ｇｅ界面よりも、さらに高品質に界面を作成
するために、図９に示すような方法で本実施形態に係る半導体素子を形成してもよい。図９において、まず、Ｇｅ薄膜チャネルを作成する（Ｓ９１）。この工程は、図７におけるＳ７１と同じである。Ｇｅ薄膜チャネルが作成されると、Ｇｅ表面に対して洗浄と熱処理を行う（Ｓ９２）。この工程は、図７におけるＳ７２と同じである。その後、ＭＢＥ法によりＳｉを原子レベルで１層だけ積層する（Ｓ９３）。このときの基板の温度は、図７の場合と同様に２０℃以上２００℃以下、より好ましくは２０℃以上１３０℃以下とする。また、Ｓｉの供給開始・停止の制御は、ＭＢＥ装置のシャッター制御により行う。Ｓｉが原子レベルで１層だけ積層されると、図７のＳ７３と同様に化学量論組成を保って金属の成分を同時に蒸発させて供給する（Ｓ９４）。
【００５９】
これらの工程により、図１０に示すように、Ｇｅ（１１１）にまずＳｉ面が形成され、その上に順次Ｆｅ面×３、Ｓｉ面×１が周期的に繰り返されてＦｅ3Ｓｉが成長する。こ
うすることで、金属とＧｅとの界面はＧｅとＳｉとが接合されることとなり、より高品質で無欠陥、且つ平坦性を保ったヘテロ界面を実現することが可能となる。
【００６０】
なお、本実施形態においては、Ｆｅ3Ｓｉを金属の一例として挙げているが、８個の体
心立方格子で１つの立方体が形成される結晶構造（図３に示すＦｅ3Ｓｉの結晶構造にお
いて、各原子を限定しない）を有している金属であれば、本実施形態に係る半導体素子を形成することができる。このとき、Ｇｅ（１１１）との原子マッチングが極めて良好となる。
【００６１】
また、Ｇｅ（１１１）面だけではなく、他の結晶面（例えば、Ｇｅ（１００）、Ｇｅ（１１０）、Ｇｅ（１０１）等）と原子マッチングが極めて良好な結晶面を有する金属も、本実施形態に係る半導体素子を形成することができる。すなわち、金属／Ｇｅの界面においてＧｅの任意の結晶面と原子マッチングが極めて良好な結晶面で接合されていればよい。さらに、Ｇｅの格子定数と接合する金属の格子定数との差が６％未満であることが望ましい。
【符号の説明】
【００６２】
１ 半導体素子
１ａ ｎ−ＭＯＳＦＥＴ
１ｂ ｐ−ＭＯＳＦＥＴ
２ チャネル
３ 金属
４ 酸化絶縁膜
５ ゲート電極
【特許請求の範囲】
【請求項１】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、
ゲルマニウム（Ｇｅ）を３価元素でドーピングしたｐ型ゲルマニウムに、当該ｐ型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有することを特徴とする半導体素子。
【請求項２】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、
ゲルマニウム（Ｇｅ）を５価元素でドーピングしたｎ型ゲルマニウムに、当該ｎ型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有することを特徴とする半導体素子。
【請求項３】
請求項１又は２に記載の半導体素子において、
前記ゲルマニウムが、ミラー指数（１１１）面を成長面とし、前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されていることを特徴とする半導体素子。
【請求項４】
請求項３に記載の半導体素子において、
前記金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものであることを特徴とする半導体素子。
【請求項５】
請求項１ないし４のいずれかに記載の半導体素子において、
前記ゲルマニウムの格子定数と前記金属の格子定数との差が６％未満であることを特徴とする半導体素子。
【請求項６】
請求項３ないし５のいずれかに記載の半導体素子において、
前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面を有し、
前記界面が、前記ゲルマニウムのミラー指数（１１１）面と、当該ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面とを接合して形成されていることを特徴とする半導体素子。
【請求項７】
請求項１ないし６のいずれかに記載の半導体素子において、
シリコン基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記３価元素又は５価元素でドーピングされたゲルマニウム薄膜上に、前記金属が接合されていることを特徴とする半導体素子。
【請求項８】
請求項１ないし７のいずれかに記載の半導体素子において、
前記ゲルマニウムと金属との接触面積が１００μｍ2以下であることを特徴とする半導
体素子。
【請求項９】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、
ゲルマニウム（Ｇｅ）を３価元素でドーピングしたｐ型ゲルマニウムに、当該ｐ型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム／金属接合工程を含むことを特徴とする半導体素子形成方法。
【請求項１０】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、
ゲルマニウム（Ｇｅ）を５価元素でドーピングしたｎ型ゲルマニウムに、当該ｎ型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム／金属接合工程を含むことを特徴とする半導体素子形成方法。
【請求項１１】
請求項９又は１０に記載の半導体素子形成方法において、
前記ゲルマニウムが、ミラー指数（１１１）面を成長面とすることを特徴とする半導体素子。
【請求項１２】
請求項１１に記載の半導体素子形成方法において、
前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面を有し、
前記ゲルマニウム／金属接合工程が、
前記シリコンを原子レベルで１層のみ積層されるように２００℃以下の温度で供給して界面を形成する界面形成工程と、
前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むことを特徴とする半導体素子形成方法。
【請求項１】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、
ゲルマニウム（Ｇｅ）を３価元素でドーピングしたｐ型ゲルマニウムに、当該ｐ型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有することを特徴とする半導体素子。
【請求項２】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子において、
ゲルマニウム（Ｇｅ）を５価元素でドーピングしたｎ型ゲルマニウムに、当該ｎ型ゲルマニウムの任意の結晶面における原子配置と同一の原子配置である結晶面を有する金属を、前記同一の原子配置である結晶面で接合して界面を形成し、当該形成された界面を用いたソース／ドレイン構造を有することを特徴とする半導体素子。
【請求項３】
請求項１又は２に記載の半導体素子において、
前記ゲルマニウムが、ミラー指数（１１１）面を成長面とし、前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の原子配置を有する結晶面で接合されていることを特徴とする半導体素子。
【請求項４】
請求項３に記載の半導体素子において、
前記金属の結晶構造が、８個の体心立方格子で１つの立方体を形成したものであることを特徴とする半導体素子。
【請求項５】
請求項１ないし４のいずれかに記載の半導体素子において、
前記ゲルマニウムの格子定数と前記金属の格子定数との差が６％未満であることを特徴とする半導体素子。
【請求項６】
請求項３ないし５のいずれかに記載の半導体素子において、
前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面を有し、
前記界面が、前記ゲルマニウムのミラー指数（１１１）面と、当該ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面とを接合して形成されていることを特徴とする半導体素子。
【請求項７】
請求項１ないし６のいずれかに記載の半導体素子において、
シリコン基板上に二酸化ケイ素が積層され、当該二酸化ケイ素上に積層された前記３価元素又は５価元素でドーピングされたゲルマニウム薄膜上に、前記金属が接合されていることを特徴とする半導体素子。
【請求項８】
請求項１ないし７のいずれかに記載の半導体素子において、
前記ゲルマニウムと金属との接触面積が１００μｍ2以下であることを特徴とする半導
体素子。
【請求項９】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、
ゲルマニウム（Ｇｅ）を３価元素でドーピングしたｐ型ゲルマニウムに、当該ｐ型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム／金属接合工程を含むことを特徴とする半導体素子形成方法。
【請求項１０】
半導体と金属とが接合してソース／ドレイン構造を形成する半導体素子形成方法において、
ゲルマニウム（Ｇｅ）を５価元素でドーピングしたｎ型ゲルマニウムに、当該ｎ型ゲルマニウムの結晶面と同一の結晶面を有する金属の組成成分を化学量論組成を保って、２００℃以下の温度で供給して前記ゲルマニウムと前記金属とを接合するゲルマニウム／金属接合工程を含むことを特徴とする半導体素子形成方法。
【請求項１１】
請求項９又は１０に記載の半導体素子形成方法において、
前記ゲルマニウムが、ミラー指数（１１１）面を成長面とすることを特徴とする半導体素子。
【請求項１２】
請求項１１に記載の半導体素子形成方法において、
前記金属が、前記ゲルマニウムのミラー指数（１１１）面と同一の構造を有するシリコン（Ｓｉ）の結晶面を有し、
前記ゲルマニウム／金属接合工程が、
前記シリコンを原子レベルで１層のみ積層されるように２００℃以下の温度で供給して界面を形成する界面形成工程と、
前記形成された界面上に、前記金属の組成を供給して金属を積層する金属供給工程とを含むことを特徴とする半導体素子形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２０４６０７（Ｐ２０１２−２０４６０７Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７８２９（Ｐ２０１１−６７８２９）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（５０４１４５３４２）国立大学法人九州大学 (960)
【出願人】（５９２２５４５２６）学校法人五島育英会 (28)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（５０４１４５３４２）国立大学法人九州大学 (960)
【出願人】（５９２２５４５２６）学校法人五島育英会 (28)
【Ｆターム（参考）】
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