説明

半導体装置、および、その製造方法、固体撮像装置

【課題】ショートチャネル特性などを向上する。
【解決手段】n型FET111Nの半導体活性層111Cの上面に、バックゲート絶縁膜401を介してバックゲート電極121を金属材料で形成する。ここでは、バックゲート電極121,221について、半導体活性層111Cの上面においてゲート電極111Gおよび一対のソース・ドレイン領域111A,111Bに対応する部分を被覆するように、バックゲート電極121を形成する。

【発明の詳細な説明】
【技術分野】
【0001】
本技術は、半導体装置、および、その製造方法に関する。また、固体撮像装置に関する。特に、電界効果トランジスタ(FET:Field Effect Transistor)を具備する、半導体装置、および、その製造方法、固体撮像装置に関する。
【背景技術】
【0002】
半導体装置において、22nmノード(node)、さらに、14nmノードなどの最先端ロジックデバイスでは、FETの縮小化に伴うショートチャネル効果に起因して、性能の向上が困難になってきている。特に、不純物のイオン注入によって、ハロ(Halo)−エクステンション領域を含むソース・ドレイン領域を形成する場合(たとえば、特許文献1の図2参照)には、空乏層の制御が容易でなく、この不具合の発生が顕在化している。
【0003】
このような不具合を解消するために、たとえば、ハロ(Halo)−エクステンション領域を含むソース・ドレイン領域をエピタキシャル成長によって形成することが提案されている(たとえば、特許文献2の図2参照)。この場合には、空乏層の伸びを抑制すると共に、所望の接続抵抗を得てオン電流を維持しながら、ショートチャネル特性を改善できる。
【0004】
また、SOI(Silicon On Insulator)基板を用いて、完全欠乏(Fully Depleted)型のFETを形成し、空乏層の伸びを完全に抑制することで、この不具合を解消できる(たとえば、特許文献3の図17参照)。
【0005】
半導体装置においては、FETの閾値電圧を調整するために、チャネルに不純物をイオン注入している。しかし、この場合は、ショートチャネル特性(サブスレッシュホールド特性)の悪化以外に、不純物濃度のバラツキに起因してトランジスタ特性(マッチング特性等)のバラツキが増加する場合がある。
【0006】
また、チャネルに不純物をイオン注入すること以外に、high−k材料(HfO等)でゲート絶縁膜を形成し、メタル材料(TiN等)でゲート電極を形成することで、FETの閾値制御を実施する場合がある。これは、28nmノード以降で、一般に実施されている。この場合、ゲート絶縁膜やゲート電極について適切な仕事関数になるように材料を選択して、FETの閾値制御を実施している(たとえば、特許文献4の段落[0002],[0134],[0139]など参照)。
【0007】
しかし、この場合には、FETについて複数の異なる閾値電圧にすることができない。つまり、マルチ閾値にすることができない。
【0008】
マルチ閾値を実現のために、SOI基板を構成するシリコン基板に、高濃度の不純物を含むグランド・プレーン(ground plane)領域を設け、そのグランド・プレーン領域上にBOX層(埋め込み酸化膜)を介してFETを設けることが提案されている。ここでは、グランド・プレーンをバックゲートとしてバイアスを印加することで、マルチ閾値が実現されている(たとえば、非特許文献1参照)。この場合、SOI基板においてシリコン層とBOX層とを介してシリコン基板に不純物をイオン注入することで、グランド・プレーン領域を形成している。よって、FETのチャネルが形成されるシリコン層に不純物がイオン注入されてしまうので、ショートチャネル特性の悪化や、トランジスタ特性のバラツキが発生する場合がある。また、完全欠乏型の場合でも、BOX層を薄膜化することが容易ではないので、その厚いBOX層を介して、ドレインとチャネルとの間のカップリング容量が大きくなる場合がある。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006−49733号公報
【特許文献2】特開2008−16523号公報
【特許文献3】特開2005−183622号公報
【特許文献4】特開2005−285809号公報
【非特許文献】
【0010】
【非特許文献1】M.Khater,et al.,”FDSOI CMOS wiht Dielelctrically−Isolated Back Gates and 30nm LG High−k/Metal Gate”、2010 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS 、USA、IEEE CAT. No.CFP10VLS−PRT、2010.06.15、43〜44ページ
【発明の概要】
【発明が解決しようとする課題】
【0011】
上記のように、半導体装置においては、微細化などの要求に伴って、性能を向上させることが困難になってきている。同様に、上記のような半導体装置として構成された固体撮像装置においても、性能を向上させることが容易では無い。
【0012】
したがって、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供する。
【課題を解決するための手段】
【0013】
本技術の半導体装置は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタを具備し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている。
【0014】
本技術の半導体装置の製造方法は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程とを有し、前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する。
【0015】
本技術の固体撮像装置は、受光素子を含む画素と、前記画素に電気的に接続された周辺回路とを具備し、前記周辺回路は、半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタを有し、前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている。
【0016】
本技術においては、電界効果トランジスタを構成する半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する。ここでは、半導体層の他方の面においてゲート電極および一対のソース・ドレイン領域に対応する部分を少なくとも被覆するようにバックゲート電極を形成する。
【発明の効果】
【0017】
本技術によれば、本技術は、性能を向上可能な、半導体装置、および、その製造方法、固体撮像装置を提供することができる。
【図面の簡単な説明】
【0018】
【図1】図1は、実施形態1の半導体装置を示す図である。
【図2】図2は、実施形態1の半導体装置を示す図である。
【図3】図3は、実施形態1の半導体装置を示す図である。
【図4】図4は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図5】図5は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図6】図6は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図7】図7は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図8】図8は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図9】図9は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図10】図10は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図11】図11は、比較例の半導体装置を示す図である。
【図12】図12は、実施形態2において、半導体装置の要部を示す図である。
【図13】図13は、実施形態3において、半導体装置の要部を示す図である。
【図14】図14は、実施形態3において、半導体装置の要部を示す図である。
【図15】図15は、実施形態4において、半導体装置の要部を示す図である。
【図16】図16は、実施形態4において、半導体装置の要部を示す図である。
【図17】図17は、実施形態4において、半導体装置の要部を示す図である。
【図18】図18は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図19】図19は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図20】図20は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図21】図21は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図22】図22は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図23】図23は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図24】図24は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図25】図25は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図26】図26は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図27】図27は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図28】図28は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【図29】図29は、実施形態5において、半導体装置の要部を示す図である。
【図30】図30は、実施形態5において、半導体装置の要部を示す図である。
【図31】図31は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図32】図32は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図33】図33は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図34】図34は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図35】図35は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図36】図36は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【図37】図37は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【発明を実施するための形態】
【0019】
本技術の実施形態について、図面を参照して説明する。
【0020】
なお、説明は、下記の順序で行う。
1.実施形態1(バックゲート絶縁膜がNFETとPFETとの間で一体の場合)
2.実施形態2(バックゲート絶縁膜がNFETとPFETとのそれぞれに設けられている場合)
3.実施形態3(パッド電極を含む構造の場合)
4.実施形態4(固体撮像装置の場合)
5.実施形態5(FinFETの場合)
6.その他
【0021】
<1.実施形態1>
[A]装置構成
図1〜図3は、実施形態1の半導体装置を示す図である。
【0022】
図1は、半導体装置の断面を示す図である。図2は、半導体装置の要部に関する断面を示す図である。図3は、半導体装置の要部に関する上面を示す図である。各図においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。
【0023】
図1に示すように、半導体装置1は、n型FET111Nとp型FET211Pとを含む。
【0024】
そして、半導体装置1において、n型FET111Nとp型FET211Pとの裏面(上面)側には、図1に示すように、バックゲート絶縁膜401とバックゲート電極121,221とが設けられている。
【0025】
また、半導体装置1において、n型FET111Nとp型FET211Pとの表面(下面)側には、図1に示すように、多層配線層310が設けられている。
【0026】
半導体装置1を構成する各部の構成について順次説明する。
【0027】
(a)n型FET111Nについて
図1に示すように、n型FET111Nは、素子分離領域110で区画された領域内に設けられている。
【0028】
図2に示すように、n型FET111Nは、半導体活性層111Cと、ソース・ドレイン領域111A,111Bと、ゲート電極111Gとを含む、完全空乏型のMOSFETである。
【0029】
n型FET111Nのうち、半導体活性層111Cは、図2,図3に示すように、板状体である。半導体活性層111Cは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域110で区画されている。半導体活性層111Cは、チャネルが形成される。素子分離領域110は、STI(Shallow Trench Isolation)であり、トレンチに絶縁材料を埋め込むことで形成されている。
【0030】
n型FET111Nのうち、ソース・ドレイン領域111A,111Bは、図2に示すように、半導体活性層111Cの平坦な表面(下面)において、一対がゲート電極111Gを挟むように設けられている。一対のソース・ドレイン領域111A,111Bのそれぞれは、低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとを含む。
【0031】
ここで、低濃度不純物領域111AL,111BLは、いわゆるエクステンション領域であり、図2に示すように、ゲート電極111Gと高濃度不純物領域111AH,111BHとの間に挟まれるように設けられている。低濃度不純物領域111AL,111BLは、半導体活性層111Cの表面(下面)において、エピタキシャル成長で形成された半導体層であり、n型の不純物がドープされている。つまり、低濃度不純物領域111AL,111BLは、レイズド・エクステンション(Raised−Extension)である。
【0032】
そして、一対の低濃度不純物領域111AL,111BLのそれぞれは、図2に示すように、表面(下面)側に、絶縁膜Z1とサイドウォールSW1とが設けられている。絶縁膜Z1は、低濃度不純物領域111AL,111BLの表面(下面)と、ゲート電極111Gの側面とを被覆するように、たとえば、SiOなどの絶縁材料を用いて形成されている。また、サイドウォールSW1は、たとえば、SiNなどの絶縁材料を用いて形成されている。
【0033】
高濃度不純物領域111AH,111BHは、図2に示すように、一対が、半導体活性層111Cの平坦な表面(下面)において、低濃度不純物領域111AL,111BLを介してゲート電極111Gを挟むように設けられている。一対の高濃度不純物領域111AH,111BHのそれぞれは、絶縁膜Z1およびサイドウォールSW1が設けられた部分の両側部に形成されている。高濃度不純物領域111AH,111BHは、半導体活性層111Cの表面(下面)において、エピタキシャル成長で形成された半導体層であり、n型の不純物がドープされている。つまり、高濃度不純物領域111AH,111BHは、レイズド・ソース・ドレイン(Raised−SD)である。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。
【0034】
n型FET111Nのうち、ゲート電極111Gは、図2に示すように、半導体活性層111Cの平坦な表面(下面)において、ゲート絶縁膜111Zを介して、凸状に突き出るように設けられている。ゲート電極111Gは、半導体活性層111Cの表面(xy面)に対して垂直な断面(yz面)が、矩形状になるように設けられている。
【0035】
ここでは、図2に示すように、低濃度不純物領域111AL,111BLと絶縁膜Z1とサイドウォールSW1とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜111Zが成膜されて形成されている。たとえば、HfOなどのように、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて、ゲート絶縁膜111Zが形成されている。
【0036】
そして、図2に示すように、ゲート絶縁膜111Zで被覆されたトレンチ内部に第1金属層111Gaと第2金属層111Gbとを設けることで、ゲート電極111Gが形成されている。具体的には、ゲート絶縁膜111Zで被覆されたトレンチ内面を被覆するように、第1金属層111Gaが設けられている。たとえば、Alを含有するTiN膜が、第1金属層111Gaとして設けられている。そして、ゲート絶縁膜111Zと第1金属層111Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層111Gbが設けられている。たとえば、W膜やAl膜などが、第2金属層111Gbとして設けられている。つまり、ゲート電極111Gは、仕事関数が伝導帯の端に位置するように、金属材料を用いて形成されている。
【0037】
上記のように設けられたn型FET111Nは、図1に示すように、表面(下面)側が絶縁層120で被覆されている。また、n型FET111Nは、表面(下面)側に、絶縁層120を介して、平坦化膜301が設けられている。平坦化膜301は、表面(下面)が平坦になるように設けられている。
【0038】
そして、図1に示すように、平坦化膜301の表面(下面)には、複数の導電層111HA,111HB,111HGが設けられている。複数の導電層111HA,111HB,111HGのそれぞれは、配線であり、平坦化膜301の表面(下面)に設けられた絶縁膜302に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【0039】
ここでは、導電層111HAは、平坦化膜301を貫通するコンタクトC110を介して、一方の高濃度不純物領域111AH(図2参照)に電気的に接続するように設けられている。導電層111HBは、平坦化膜301を貫通するコンタクトC110を介して、他方の高濃度不純物領域111BH(図2参照)に電気的に接続するように設けられている。導電層111HGは、平坦化膜301を貫通するコンタクトC110を介して、ゲート電極111G(図2参照)に電気的に接続するように設けられている。なお、導電層111HG、および、これに接続するコンタクトC110は、他の導電層111HA,111HBやコンタクトC110と異なる断面部分に形成されているので、図中では点線で示している。
【0040】
(b)p型FET211Pについて
p型FET211Pは、図1に示すように、n型FET111Nと同様に、素子分離領域110で区画された領域内に設けられている。
【0041】
図2に示すように、p型FET211Pは、半導体活性層211Cと、ソース・ドレイン領域211A,211Bと、ゲート電極211Gとを含む、完全空乏型のMOSFETである。
【0042】
p型FET211Pのうち、半導体活性層211Cは、図2,図3に示すように、板状体である。半導体活性層211Cは、たとえば、真性な単結晶シリコン半導体によって形成されており、素子分離領域110で区画されている。半導体活性層211Cは、チャネルが形成される。
【0043】
p型FET211Pのうち、ソース・ドレイン領域211A,211Bは、図2に示すように、半導体活性層211Cの平坦な表面(下面)において、一対がゲート電極211Gを挟むように設けられている。一対のソース・ドレイン領域211A,211Bのそれぞれは、低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとを含む。
【0044】
低濃度不純物領域211AL,211BLは、いわゆるエクステンション領域であり、図2に示すように、ゲート電極211Gと高濃度不純物領域211AH,211BHとの間に挟まれるように設けられている。低濃度不純物領域211AL,211BLは、半導体活性層211Cの表面(下面)において、エピタキシャル成長で形成された半導体層であり、p型の不純物がドープされている。つまり、低濃度不純物領域211AL,211BLは、レイズド・エクステンションである。
【0045】
一対の低濃度不純物領域211AL,211BLのそれぞれは、図2に示すように、表面(下面)側に、絶縁膜Z2とサイドウォールSW2とが設けられている。絶縁膜Z2は、低濃度不純物領域211AL,211BLの表面(下面)と、ゲート電極211Gの側面とを被覆するように、たとえば、SiOなどの絶縁材料を用いて形成されている。サイドウォールSW2は、たとえば、SiNなどの絶縁材料を用いて形成されている。
【0046】
高濃度不純物領域211AH,211BHは、図2に示すように、一対が、半導体活性層211Cの平坦な表面(下面)において、低濃度不純物領域211AL,211BLを介してゲート電極211Gを挟むように設けられている。一対の高濃度不純物領域211AH,211BHのそれぞれは、絶縁膜Z2およびサイドウォールSW2が設けられた部分の両側部に形成されている。高濃度不純物領域211AH,211BHは、半導体活性層211Cの表面(下面)において、エピタキシャル成長で形成された半導体層であり、p型の不純物がドープされている。つまり、高濃度不純物領域211AH,211BHは、レイズド・ソース・ドレインである。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLよりも不純物の濃度が高く、かつ、層厚が厚くなるように形成されている。
【0047】
p型FET211Pのうち、ゲート電極211Gは、図2に示すように、半導体活性層211Cの平坦な表面(下面)において、ゲート絶縁膜211Zを介して、凸状に突き出るように設けられている。ゲート電極211Gは、半導体活性層211Cの表面(xy面)に対して垂直な断面(yz面)が、矩形状になるように設けられている。
【0048】
ここでは、図2に示すように、低濃度不純物領域211AL,211BLと絶縁膜Z2とサイドウォールSW2とからなる一対の積層体で挟まれたトレンチの内面を被覆するように、ゲート絶縁膜211Zが成膜されて形成されている。たとえば、HfOなどのように、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて、ゲート絶縁膜211Zが形成されている。
【0049】
そして、図2に示すように、ゲート絶縁膜211Zで被覆されたトレンチ内部に第1金属層211Gaと第2金属層211Gbとを設けることで、ゲート電極211Gが形成されている。具体的には、ゲート絶縁膜211Zで被覆されたトレンチ内面を被覆するように、第1金属層211Gaが設けられている。たとえば、Alを含有しないTiN膜が、第1金属層211Gaとして設けられている。そして、ゲート絶縁膜211Zと第1金属層211Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層211Gbが設けられている。たとえば、W膜やAl膜などが、第2金属層211Gbとして設けられている。つまり、ゲート電極211Gは、仕事関数が価電子帯の端に位置するような金属材料を用いて形成されている。
【0050】
上記のように設けられたp型FET211Pは、図1に示すように、表面(下面)側が絶縁層120で被覆されている。また、p型FET211Pは、表面(下面)側に、絶縁層120を介して、平坦化膜301が設けられている。
【0051】
そして、図1に示すように、平坦化膜301の表面(下面)には、複数の導電層211HA,211HB,211HGが設けられている。複数の導電層211HA,211HB,211HGのそれぞれは、配線であり、平坦化膜301の表面(下面)に設けられた絶縁膜302に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【0052】
ここでは、導電層211HAは、平坦化膜301を貫通するコンタクトC210を介して、一方の高濃度不純物領域211AH(図2参照)に電気的に接続するように設けられている。導電層211HBは、平坦化膜301を貫通するコンタクトC210を介して、他方の高濃度不純物領域211BH(図2参照)に電気的に接続するように設けられている。導電層211HGは、平坦化膜301を貫通するコンタクトC210を介して、ゲート電極211G(図2参照)に電気的に接続するように設けられている。なお、導電層211HG、および、これに接続するコンタクトC210は、他の導電層211HA,211HBやコンタクトC210と異なる断面部分に形成されているので、図中では点線で示している。
【0053】
(c)バックゲート絶縁膜401について
バックゲート絶縁膜401は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの裏面(上面)側に設けられている。
【0054】
バックゲート絶縁膜401は、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cと、素子分離領域110とのそれぞれの裏面(上面)を被覆するように形成されている。バックゲート絶縁膜401は、n型FET111Nとp型FET211Pとの間において一体に形成されている。
【0055】
ここでは、バックゲート絶縁膜401は、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて形成されている。たとえば、バックゲート絶縁膜401は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている。
【0056】
(d)バックゲート電極121,221について
バックゲート電極121,221は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの裏面(上面)にバックゲート絶縁膜401を介して設けられている。
【0057】
バックゲート電極121,221のそれぞれは、図2,図3に示すように、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとのそれぞれの裏面(上面)の全体を被覆するように形成されている。図3に示すように、バックゲート電極121,221のそれぞれは、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとの各裏面(上面)よりも、面積が大きくなるように形成されている。
【0058】
ここでは、バックゲート電極121,221は、金属材料で形成されている。たとえば、バックゲート電極121,221は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている。
【0059】
本実施形態では、n型FET111Nの裏面に設けられたバックゲート電極121と、p型FET211Pの裏面に設けられたバックゲート電極221とのそれぞれは、各FETの閾値調整のために、互いに異なる材料で形成されている。
【0060】
そして、バックゲート電極121,221のそれぞれは、図1に示すように、裏面(上面)が平坦な絶縁膜411で被覆されている。そして、その絶縁膜411の裏面(上面)には、外部電極122,222が設けられている。
【0061】
また、絶縁膜411には、バックゲート電極121,221のそれぞれと、外部電極122,222のそれぞれとを電気的に接続させるプラグ(コンタクト)C120,C220が設けられている。なお、図3においては、プラグ(コンタクト)C120,C220のそれぞれは、バックゲート電極121,221のそれぞれに対して、1つずつ、設けられているが、これに限定されない。プラグ(コンタクト)C120,C220のそれぞれは、バックゲート電極121,221のそれぞれに対して、複数設けても良い。
【0062】
そして、外部電極122,222を被覆するように絶縁膜412が設けられている。この絶縁膜412には、外部電極122,222の裏面(上面)が露出するように、開口122K,222Kが設けられている。
【0063】
(e)多層配線層310について
多層配線層310は、図1に示すように、半導体装置1においてn型FET111Nとp型FET211Pとの表面(下面)側に設けられている。
【0064】
多層配線層310は、複数の絶縁膜311〜341と複数の配線313H,323H,333Hとを含む。複数の絶縁膜311〜341は、順次、積層されている。そして、複数の配線313H,323H,333Hは、多層配線層310の内部において積層しており、ビア312C,322C,332Cによって、適宜、電気的に接続されている。
【0065】
そして、多層配線層310において、n型FET111Nとp型FET211Pとが設けられた裏面(上面)とは反対側の表面(下面)には、支持基板SKが貼り付けられている。
【0066】
[B]製造方法
以下より、上記の半導体装置1を製造する製造方法について説明する。
【0067】
図4〜図10は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【0068】
図4〜図10は、図1と同様な断面図であり、半導体装置1の製造方法における各ステップで形成される断面を順次示している。
【0069】
(a)n型FET111N、p型FET211Pなどの形成
まず、図4に示すように、n型FET111N、p型FET211Pなどの各部を形成する(ST10)。
【0070】
ここでは、シリコン半導体基板11Sの表面(上面)上にBOX層11Bを介して表面シリコン層(111C,211Cに相当)が設けられたSOI基板を準備する。たとえば、BOX層11Bの膜厚が、20nm〜100nmであり、表面シリコン層(111C,211Cに相当)の膜厚が、10nm以下のものを準備する。
【0071】
そして、このSOI基板においてBOX層11Bの表面(上面)に設けられている表面シリコン層(図示無し)を加工して、素子分離領域110を形成する。これにより、表面シリコン層において、素子分離領域110で区画された部分が、n型FET111N、p型FET211Pを構成する半導体活性層111C,211Cとして設けられる。
【0072】
そして、上記したように、半導体活性層111Cの表面(上面)側に、ソース・ドレイン領域111A,111B、ゲート電極111Gなどの各部をそれぞれ形成することで、n型FET111Nを設ける。同様に、半導体活性層211Cの表面(上面)側に、ソース・ドレイン領域211A,211B、ゲート電極211Gなどの各部をそれぞれ形成することで、p型FET211Pを設ける。
【0073】
n型FET111Nとp型FET211Pとの間において同じ材料を用いる部材については、同一の工程で、その部材を形成することができる。
【0074】
本実施形態では、エクステンション領域である低濃度不純物領域111AL,111BL,211AL,211BLについて、エピタキシャル成長によって形成する。同様に、高濃度不純物領域111AH,111BH,211AH,211BHについて、エピタキシャル成長によって形成する。不純物をイオン注入すること形成するハロ領域などについては、設けない。また、チャネル領域に不純物をイオン注入しない。
【0075】
その後、図4に示すように、n型FET111Nとp型FET211Pとの表面(上面)側に、多層配線層310などの各部を設ける。
【0076】
(b)支持基板SKの貼り合わせ
つぎに、図5に示すように、支持基板SKを貼り合わせる(ST20)。
【0077】
ここでは、n型FET111N、p型FET211Pなどの各部を形成したSOI基板の上下を反転させる。つまり、シリコン半導体基板11Sにおいて、BOX層11Bが設けられている表面が下方を向くように反転させる。
【0078】
そして、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面(下面)と、支持基板SKの面(上面)とを対面させて、両者を貼り合わせる。
【0079】
具体的には、シリコン半導体基板11Sに設けられた多層配線層310の表面(下面)と、支持基板SKの面(上面)とを接触させて貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。すなわち、プラズマで処理した面同士について、脱水縮合反応を利用して接合する。プラズマ接合は、低温環境下(たとえば、400℃以下)において実施されるため、不純物の再分布の発生防止、金属配線の耐熱性等の観点から、装置の信頼性を低下させず、好適である。
【0080】
(c)シリコン半導体基板11Sの除去
つぎに、図6に示すように、シリコン半導体基板11Sについて除去する(ST30)。
【0081】
ここでは、シリコン半導体基板11Sの裏面(上面)からBOX層11Bまでの間を研磨することによって、シリコン半導体基板11Sを除去する。たとえば、CMP(Chemical Mechanical Polishing)処理によって、本ステップを実施する。これにより、BOX層11Bの裏面(上面)が露出された状態になる。
【0082】
(d)BOX層11Bの除去
つぎに、図7に示すように、BOX層11Bについて除去する(ST40)。
【0083】
ここでは、BOX層11Bの裏面(上面)から、半導体活性層111C,211Cの裏面(上面)までの間を研磨することによって、BOX層11Bを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、素子分離領域110、半導体活性層111C,211Cの裏面(上面)が露出された状態になる。
【0084】
(e)バックゲート絶縁膜401の形成
つぎに、図8に示すように、バックゲート絶縁膜401を形成する(ST50)。
【0085】
ここでは、n型FET111Nとp型FET211Pとの裏面(上面)側に、バックゲート絶縁膜401を設ける。つまり、素子分離領域110、半導体活性層111C,211Cにおいて露出された裏面(上面)を被覆するように、バックゲート絶縁膜401を設ける。
【0086】
たとえば、バックゲート絶縁膜401については、下記の条件で形成する。
・材料:高誘電率(high−k)材料(HfO系(HfSiOを含む)、TaO系、Al系、Zr酸化物系、Ru酸化物系、または、これらの窒化物系)(K−value≧10)
・膜厚:3nm以下
・成膜法:CVD法、または、スパッタ法
・プロセス温度:450℃以下の低温
【0087】
(f)バックゲート電極121,221の形成
つぎに、図9に示すように、バックゲート電極121,221を形成する(ST60)。
【0088】
ここでは、n型FET111Nの半導体活性層111Cと、p型FET211Pの半導体活性層211Cとのそれぞれの裏面(上面)の全体を被覆するように、バックゲート電極121,221のそれぞれを形成する。
【0089】
本実施形態では、n型FET111Nの裏面に設けられたバックゲート電極121と、p型FET211Pの裏面に設けられたバックゲート電極221とのそれぞれについて、互いに異なる材料で形成する。
【0090】
具体的には、n型FET111Nの裏面に設けるバックゲート電極121については、仕事関数が伝導帯(Conduction Band)の端に位置するような金属材料を用いて形成する。
【0091】
たとえば、n型FET111Nの裏面については、下記の条件で、バックゲート電極121を形成する。
・材料:Al含有のTiN(Alの含有割合:0.5〜5atm%)
・厚み:10〜100nm
・成膜法:CVD法、または、スパッタ法
【0092】
一方で、p型FET211Pの裏面に設けるバックゲート電極221については、仕事関数が価電子帯(Valence Band)の端に位置するような金属材料を用いて形成する。
【0093】
たとえば、p型FET211Pの裏面については、下記の条件で、バックゲート電極221を形成する。
・材料:Al無しのTiN
・厚み:10〜100nm
・成膜法:CVD法、または、スパッタ法
【0094】
(g)絶縁膜411の形成
つぎに、図10に示すように、絶縁膜411を形成する(ST70)。
【0095】
ここでは、バックゲート電極121,221のそれぞれを被覆するように、裏面(上面)が平坦な絶縁膜411を形成する。
【0096】
たとえば、CVD法でSiOを成膜後、CMP処理によって裏面(上面)を平坦化することで、この絶縁膜411を形成する。
【0097】
(h)外部電極122,222などの形成
【0098】
つぎに、図1で示したように、外部電極122,222などを形成することで、半導体装置1を完成させる。
【0099】
ここでは、絶縁膜411にプラグC120,C220を形成後、絶縁膜411の裏面(上面)に、外部電極122,222を設ける。
【0100】
プラグC120,C220については、たとえば、タングステン(W),銅(Cu)などの金属材料を用いて形成する。また、外部電極122,222については、たとえば、アルミニウム(Al)などの金属材料を用いて形成する。
【0101】
そして、外部電極122,222を被覆するように絶縁膜412を形成後、外部電極122,222のそれぞれの裏面(上面)が露出するように、絶縁膜412に開口122K,222Kを設ける。
【0102】
このようにして、半導体装置1を完成させる。
【0103】
なお、上記においては、SOI基板から半導体装置1を製造する場合について説明したが、これに限定されない。たとえば、バルク(Bulk)基板から半導体装置1を製造してもよい。この場合には、バルク基板を薄膜化するときに、素子分離領域110をストッパーとして用いる。SOI基板でなく、バルク基板を用いた場合には、コストの低減を実現することができる。
【0104】
[C]動作
上記の半導体装置1は、外部電極122,222を介して、バックゲート電極121,221に電位を印加することで、n型FET111N、p型FET211Pの閾値電圧を調整することができる。
【0105】
たとえば、下記の条件で、バックゲート電極121,221のそれぞれに電位VBGを印加することで、n型FET111N、p型FET211Pの閾値電圧Vthが調整される。
【0106】
(n型FET111Nの場合)
・VBG=Vddのとき、基準の閾値電圧
・VBG=0のとき、基準の閾値よりも高い閾値電圧
【0107】
(p型FET111Nの場合)
・VBG=0のとき、基準の閾値電圧
・VBG=Vddのとき、基準の閾値電圧よりも高い閾値電圧
【0108】
[D]まとめ
以上のように、本実施形態では、図2などに示すように、n型FET111N,p型FET211Pは、半導体活性層111C,211Cの表面(下面)にゲート絶縁膜111Z,211Zを介してゲート電極111G,211Gが設けられている。これと共に、ゲート電極111G,211Gを挟むように一対のソース・ドレイン領域111A,111B,211A,211Bが設けられている。
【0109】
本実施形態では、半導体活性層111C,211Cの裏面(上面)には、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。ここでは、バックゲート電極121,221は、半導体活性層111C,211Cの裏面(上面)においてゲート電極111G,211Gおよび一対のソース・ドレイン領域111A,111B,211A,211Bに対応する部分を被覆している。
【0110】
また、本実施形態では、バックゲート電極121,221に印加される電位に応じて、n型FET111N,p型FET211Pの閾値電圧が制御される。ここでは、半導体活性層111C,211Cの裏面(上面)の側において、バックゲート電極121,221に電気的に接続された外部電極122,222を介して、電位が印加されて、n型FET111N,p型FET211Pの閾値電圧が制御される。
【0111】
下記より、本実施形態の半導体装置1の効果について、比較例と比較して説明する。
【0112】
図11は、比較例の半導体装置を示す図である。図11では、図1と同様に、断面を示している。
【0113】
図11に示すように、比較例では、バックゲート電極121,221(図1参照)が形成されていない。バックゲート電極121,221(図1参照)に代わって、グランド・プレーン領域111GP,211GPが設けられている。また、バックゲート絶縁膜401(図1参照)が形成されずに、これに代わって、BOX層11Bが、n型FET111N、p型FET211Pとバックゲート電極121,221(図1参照)との間に設けられている。
【0114】
このように、比較例では、高濃度の不純物を含むグランド・プレーン領域111GP,211GP上に、BOX層11Bを介して、n型FET111N、p型FET211Pが設けられている。そして、グランド・プレーン領域111GP,211GPを、バックゲートとしてバイアスを印加することで、マルチ閾値を実現している(たとえば、非特許文献1参照)。
【0115】
この比較例では、シリコン半導体基板11Sに不純物をイオン注入することで、グランド・プレーン領域111GP,211GPが形成される。このイオン注入は、SOI基板において、シリコン層(FETのシリコン活性層に相当)とBOX層11Bとを介して実施される。よって、FETのシリコン活性層に不純物がイオン注入されてしまうので、ショートチャネル特性の悪化や、トランジスタ特性のバラツキが発生する場合がある。また、貼り合わせ法によるSOI基板では、BOX層11Bを均一に薄膜化することが容易ではないので、完全欠乏型の場合でも、その厚いBOX層11Bを介して、ドレインとチャネルとの間のカップリング容量が大きくなる場合がある。
【0116】
これに対して、本実施形態の半導体装置1では、上記したように、グランド・プレーン領域111GP,211GP(図11)ではなく、バックゲート電極121,221(図1など参照)が設けられている。バックゲート電極121,221(図1など参照)については、金属材料で形成している。このため、本実施形態では、チャネルが形成される半導体活性層111C,211Cに不純物がイオン注入されることなく、FETの閾値電圧を制御できる。
【0117】
また、バックゲート電極121,221は、半導体活性層111C,211Cの表面(下面)にてゲート電極111G,211Gおよび一対のソース・ドレイン領域111A,111B,211A,211Bに対応する部分を被覆するように形成されている。このため、均一に電位を印加することができる。
【0118】
よって、本実施形態は、ショートチャネル特性の悪化を防止すると共に、不純物濃度のバラツキが生じないので、トランジスタ特性のバラツキ発生を防止できる。
【0119】
これと共に、本実施形態では、BOX層11Bに代えて、バックゲート絶縁膜401(図1参照)を、シリコン酸化物よりも誘電率が高いhigh−k材料で形成している。このため、バックゲート絶縁膜401(図1参照)について、均一であって、薄く形成することが容易に実現できる。さらに、高温プロセスでは素子の特性が劣化する場合があるが、high−k材料のバックゲート絶縁膜401(図1参照)は、低温で形成可能である。
【0120】
したがって、本実施形態では、ドレイン−チャネル間のカップリング容量を減少可能であって、ショートチャネル特性を改善可能である。つまり、DIBL(Drain−Induced−BarrierLowering)効果を抑制可能である。
【0121】
[E]変形例
上記の実施形態では、n型FET111Nの裏面に設けるバックゲート電極121については、たとえば、Al含有のTiNで形成した。一方で、p型FET211Pの裏面(上面)に設けるバックゲート電極221については、Al無しのTiNで形成した。しかしながら、これに限定されない。
【0122】
バックゲート電極121,221のそれぞれの間において、メタル材料を入れ替えても良い。つまり、n型FET111Nの裏面に設けるバックゲート電極121について、たとえば、Al無しのTiNで形成しても良い。そして、p型FET211Pの裏面に設けるバックゲート電極221について、たとえば、Al含有のTiNで形成してもよい。
【0123】
このように、バックゲート電極121,221については、半導体活性層111C,211Cの表面(下面)の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層111C,211Cの表面(下面)の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート電極121,221のメタル材料を適宜選択することで、仕事関数を調整し、FETの閾値を制御することができる。
【0124】
具体的には、n型FET111Nの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料で、バックゲート電極121を形成する。つまり、仕事関数がシリコンの伝導帯側になるようにバックゲート電極121を形成する。そして、n型FET111Nの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料でバックゲート電極121を形成する。
【0125】
これに対して、p型FET211Pの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトする金属材料で、バックゲート電極221を形成する。つまり、仕事関数がシリコンの価電子帯側になるようにバックゲート電極221を形成する。そして、p型FET211Pの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトする金属材料でバックゲート電極221を形成する。
【0126】
上記の他に、バックゲート電極121,221のそれぞれの間において、同一のメタル材料を用いても良い。この場合には、FETの閾値電圧は、外部電位によってコントロールできる。
【0127】
さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート電極121,221を異なる材料で形成してもよい。
【0128】
<2.実施形態2>
[A]装置構成
図12は、実施形態2において、半導体装置の要部を示す図である。
【0129】
図12は、図1と同様に、半導体装置の断面を示している。
【0130】
本実施形態においては、図12に示すように、実施形態1におけるバックゲート絶縁膜401(図1参照)に代わって、複数のバックゲート絶縁膜4011,4012が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0131】
図12に示すように、本実施形態では、n型FET111Nとp型FET211Pとのそれぞれにおいて、バックゲート絶縁膜4011,4012が分断して設けられている。つまり、バックゲート絶縁膜4011,4012のそれぞれは、n型FET111Nとp型FET211Pとの間において、一体に設けられておらず、独立に分離して設けられている。
【0132】
また、バックゲート絶縁膜4011,4012のそれぞれは、互いに異なる材料で形成されている。
【0133】
具体的には、n型FET111Nの裏面(上面)については、たとえば、下記の条件で、バックゲート絶縁膜4011が形成されている。
・材料:Al無しのHigh−k材料
・厚み:0.5〜5nm
・成膜法:CVD法、または、スパッタ法
【0134】
一方で、p型FET211Pの裏面(上面)については、たとえば、下記の条件で、バックゲート絶縁膜4012が形成されている。下記のように、High−k材料にAlを含有させることで、分極(dipole)が発生して、Si界面のポテンシャルが、価電子帯付近に近づくので、p型FET211Pの閾値電圧を下げることができる。
・材料:Al含有のHigh−k材料(Alの含有割合:0.5〜5atm%)
・厚み:0.5〜5nm
・成膜法:CVD法、または、スパッタ法
【0135】
なお、バックゲート電極121,221については、実施形態1と異なり、それぞれの間において、同一のメタル材料を用いて形成されている。
【0136】
[B]まとめ
以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111N,p型FET211Pの裏面(上面)に、バックゲート絶縁膜4011,4012を介してバックゲート電極121,221が金属材料で形成されている。
【0137】
このため、本実施形態は、実施形態1と同様な効果を奏することができる。
本実施形態では、実施形態1と異なり、バックゲート絶縁膜4011,4012のそれぞれについて、n型FET111Nとp型FET211Pとの間において、独立に分離して設けている。絶縁膜領域を分離することで、含有金属の拡散を完全に防止することができ、他方のトランジスタ特性(Vth)のばらつき等を防止することができる。
【0138】
[C]変形例
上記の実施形態では、n型FET111Nの裏面に設けるバックゲート絶縁膜4011については、たとえば、Al含有無しのHigh−k材料で形成した。一方で、p型FET211Pの裏面に設けるバックゲート絶縁膜4012については、Al含有のHigh−k材料で形成した。しかしながら、これに限定されない。
【0139】
バックゲート絶縁膜4011,4012のそれぞれの間において、High−k材料を入れ替えても良い。つまり、n型FET111Nの裏面に設けるバックゲート絶縁膜4011について、たとえば、Al含有のHigh−k材料で形成しても良い。そして、p型FET211Pの裏面に設けるバックゲート絶縁膜4012について、たとえば、Al含有無しのHigh−k材料で形成してもよい。
【0140】
このように、バックゲート絶縁膜4011,4012は、半導体活性層111C,211Cの表面(下面)の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成してもよい。また、半導体活性層111C,211Cの表面(下面)の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成してもよい。バックゲート絶縁膜4011,4012の材料を適宜選択することで、仕事関数を調整し、FETの閾値電圧を制御することができる。
【0141】
具体的には、n型FET111Nの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするHigh−k材料で、バックゲート絶縁膜4011を形成する。そして、n型FET111Nの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするHigh−k材料でバックゲート絶縁膜4011を形成する。
【0142】
これに対して、p型FET211Pの閾値電圧を下げる場合には、ポテンシャルがミッドギャップより価電子帯側にシフトするHigh−k材料で、バックゲート絶縁膜4012を形成する。そして、p型FET211Pの閾値電圧を上げる場合には、ポテンシャルがミッドギャップより伝導帯側にシフトするHigh−k材料でバックゲート絶縁膜4012を形成する。
【0143】
上記の他に、バックゲート絶縁膜4011,4012のそれぞれの間において、同一の材料を用いても良い。この場合には、FETの閾値電圧は、外部電位によってコントロールできる。
【0144】
さらに、同じ導電型の電界効果トランジスタを複数設けた場合には、その同じ導電型の複数の電界効果トランジスタの間において、バックゲート絶縁膜4011,4012を分離し、それぞれを異なる材料で形成してもよい。
【0145】
<3.実施形態3>
[A]装置構成
図13,図14は、実施形態3において、半導体装置の要部を示す図である。
【0146】
図13は、図1と同様に、半導体装置の断面を示している。図14は、半導体装置の上面を示している。
【0147】
本実施形態においては、図13,図14に示すように、パッド電極501が設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0148】
図13に示すように、パッド電極501は、多層配線層310の内部に設けられている。つまり、パッド電極501は、n型FET111N,p型FET211Pを構成する半導体活性層111C,211Cの表面(下面)側に設けられている。そして、パッド電極501は、たとえば、n型FET111Nに電気的に接続されている。
【0149】
パッド電極501は、裏面(上面)側に開口501Kが形成されており、裏面(上面)側の面の一部が露出している。この開口501Kは、パッド電極501の裏面(上面)側をエッチング処理などで除去することで形成される。そして、その開口501Kの側部を囲うように、ガードリングGRが設けられている。ガードリングGRは、開口501Kからの吸湿を防止するために、多層配線層310を構成する配線やコンタクトと同様に金属材料で形成されている。
【0150】
また、図14に示すように、パッド電極501は、n型FET111N,p型FET211Pの裏面(上面)に設けられた外部電極122,222と共に、半導体装置の面の周辺に配置されている。
【0151】
[B]まとめ
以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111N,p型FET211Pの裏面(上面)に、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。
【0152】
このため、本実施形態は、実施形態1と同様な効果を奏することができる。
また、パッド電極501は、n型FET111N,p型FET211Pを構成する半導体活性層111C,211Cの表面(下面)側に設けられている。TSVのような形状をつくることなく、電極を構成できるため、プロセスコストの増大を抑えることができる。
【0153】
<4.実施形態4>
[A]装置構成
図15〜図17は、実施形態4において、半導体装置の要部を示す図である。
【0154】
図15は、図1と同様に、断面を示している。図16は、上面を示している。図17は、回路図を示している。なお、各図においては、図示の都合で、各部の形状(幅など)を各図の間で適宜変更している。
【0155】
図15,図16に示すように、本実施形態の半導体装置は、固体撮像装置である。つまり、画素Pが配列された画素領域PAが設けられている。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0156】
本実施形態では、図15,図16に示すように、画素領域PAと周辺領域SAとが設けられている。画素領域PAと周辺領域SAとの境界には、素子分離領域10が設けられている。素子分離領域10は、たとえば、STI構造で形成されている。
【0157】
下記より、画素領域PAと周辺領域SAとのそれぞれについて、順次、説明する。
【0158】
[A−1]画素領域PAについて
図15に示すように、画素領域PAにおいては、画素Pが設けられている。画素領域PAは、図16に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに配置されている。つまり、画素Pがマトリクス状に並んでいる。
【0159】
画素領域PAの画素Pには、図15に示すように、シリコン半導体基板11Sの内部にフォトダイオード21が設けられている。フォトダイオード21は、入射光を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。フォトダイオード21は、たとえば、HAD構造で形成されている。このフォトダイオード21は、図17に示すように、アノードが接地されており、蓄積した信号電荷(電子)が、画素トランジスタTrによって読み出され、電気信号として垂直信号線27へ出力される。
【0160】
シリコン半導体基板11Sの裏面(上面)には、図15に示すように、反射防止膜31、遮光膜51、カラーフィルタCF、マイクロレンズMLなどの部材が設けられている。反射防止膜31と遮光膜51との間には、絶縁膜41が介在している。また、遮光膜51とカラーフィルタCFとの間には、絶縁膜52が介在している。そして、マイクロレンズMLは、絶縁膜52の裏面(上面)においてカラーフィルタCFを被覆するように設けられたレンズ材膜61を加工することで形成されている。フォトダイオード21は、上方に設けられた、これらの各部材を順次介して入射した入射光を受光して光電変換が行われる。なお、光を受光するフォトダイオード21の上方に設けられた遮光膜51は、上方から入射する入射光が透過する開口(図示無し)が設けられている。一方で、黒レベルの信号を得るための画素においては、遮光膜51は、開口が設けられていない。
【0161】
これに対して、シリコン半導体基板11Sの表面(下面)には、図15に示すように、転送トランジスタ22が設けられている。図15では図示を省略しているが、図17に示すように、転送トランジスタ22の他に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25が、画素トランジスタTrとして設けられている。転送トランジスタ22と同様に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25についても、シリコン半導体基板11Sの表面(下面)に設けられている。画素トランジスタTrは、フォトダイオード21から信号電荷を読み出して電気信号として垂直信号線27へ出力するように各部が接続されている。転送トランジスタ22などの画素トランジスタTrは、図15に示すように、表面(下面)側が絶縁層120で被覆されている。また、絶縁層120を介して、平坦化膜301が設けられている。
【0162】
そして、図15に示すように、シリコン半導体基板11Sの表面(下面)には、多層配線層310が設けられている。多層配線層310に設けられた各配線は、画素トランジスタTrとして設けられた各トランジスタ22〜25に電気的に接続している。つまり、各配線は、図17で示した、転送線26,アドレス線28,垂直信号線27,リセット線29などの各配線として機能するように、積層している。
【0163】
また、図15に示すように、多層配線層310において、シリコン半導体基板11Sの側に対して反対側の面には、支持基板SKが設けられている。
【0164】
つまり、本実施形態の半導体装置は、「裏面照射型CMOSイメージセンサ」であって、裏面(上面)側から入射する入射光を、フォトダイオード21が受光し、カラー画像を生成するように構成されている。
【0165】
[A−2]周辺領域SAについて
図15に示すように、周辺領域SAには、実施形態1と同様に、n型FET111Nが設けられている。なお、p型FET211P(図1参照)も、設けられているが、図示を省略している。
【0166】
この周辺領域SAは、図16に示すように、画素領域PAの周辺に位置しており、周辺回路が設けられている。
【0167】
具体的には、図16に示すように、垂直駆動回路13と、カラム回路14と、水平駆動回路15と、外部出力回路17と、タイミングジェネレータ18と、シャッター駆動回路19とが、周辺回路として設けられている。
【0168】
垂直駆動回路13は、図16に示すように、周辺領域SAにおいて、画素領域PAの側部に設けられており、画素領域PAの画素Pを行単位で選択して駆動させるように構成されている。
【0169】
カラム回路14は、図16に示すように、周辺領域SAにおいて、画素領域PAの下端部に設けられており、列単位で画素Pから出力される信号について信号処理を実施する。ここでは、カラム回路14は、CDS(Correlated Double Sampling;相関二重サンプリング)回路(図示なし)を含み、固定パターンノイズを除去する信号処理を実施する。
【0170】
水平駆動回路15は、図16に示すように、カラム回路14に電気的に接続されている。水平駆動回路15は、たとえば、シフトレジスタを含み、カラム回路14において画素Pの列ごとに保持されている信号を、順次、外部出力回路17へ出力させる。
【0171】
外部出力回路17は、図16に示すように、カラム回路14に電気的に接続されており、カラム回路14から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路17は、AGC(Automatic Gain Control)回路17aとADC回路17bとを含む。外部出力回路17においては、AGC回路17aが信号にゲインをかけた後に、ADC回路17bがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【0172】
タイミングジェネレータ18は、図16に示すように、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19のそれぞれに電気的に接続されている。タイミングジェネレータ18は、各種のタイミング信号を生成し、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19に出力することで、各部について駆動制御を行う。
【0173】
シャッター駆動回路19は、画素Pを行単位で選択して、画素Pにおける露光時間を調整するように構成されている。
【0174】
上記の周辺回路の一部を構成するように、周辺領域SAに設けられたn型FET111N(図15参照),p型FET211P(図15では図示無し)が、実施形態1と同様に形成されている。
【0175】
[B]製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【0176】
図18〜図28は、実施形態4において、半導体装置の製造方法の要部を示す図である。
【0177】
図18〜図28は、図15と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【0178】
(a)SOI基板の準備
まず、図18に示すように、SOI基板11を準備する(ST010)。
【0179】
ここでは、シリコン半導体基板11S上にBOX層11Bとシリコン半導体層11Cとが設けられたSOI基板11を準備する。
【0180】
(b)BOX層11Bとシリコン半導体層11Cとを加工
つぎに、図19に示すように、BOX層11Bとシリコン半導体層11Cとについて加工する(ST020)。
【0181】
ここでは、SOI基板11において、画素領域PAを形成する部分に位置するBOX層11Bおよびシリコン半導体層11Cを除去する。具体的には、リソグラフィ技術、エッチング技術を用いて、BOX層11Bとシリコン半導体層11Cとの一部を除去する。周辺領域SAについては、BOX層11Bとシリコン半導体層11Cとを加工せずに、そのまま残した状態にする。
【0182】
(c)転送トランジスタ22,n型FET111Nなどの形成
つぎに、図20に示すように、転送トランジスタ22,n型FET111Nなどの各部を形成する(ST030)。
【0183】
ここでは、最初に、図20に示すように、画素領域PAと周辺領域SAとの境界部分に素子分離領域10を形成する。具体的には、シリコン半導体基板11Sにトレンチを形成後、そのトレンチに絶縁材料を埋め込むことで、素子分離領域10を形成する。素子分離領域10については、フォトダイオード21を形成する領域と同じ深さになるように形成する。
【0184】
そして、画素領域PAにおいては、フォトダイオード21、転送トランジスタ22を形成する。図示を省略しているが、転送トランジスタ22の形成と共に、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とについても形成する。
【0185】
また、周辺領域SAにおいては、実施形態1の場合と同様にして、n型FET111Nを設ける。図示を省略しているが、n型FET111Nの形成と共に、p型FET211Pについても形成する。
【0186】
その後、実施形態1の場合と同様に、シリコン半導体基板11Sにおいて、転送トランジスタ22,n型FET111Nが設けられた表面(上面)側に、多層配線層310などを設ける。
【0187】
(d)支持基板SKの貼り合わせ
つぎに、図21に示すように、支持基板SKを貼り合わせる(ST040)。
【0188】
ここでは、シリコン半導体基板11Sにおいて転送トランジスタ22,n型FET111Nが設けられた表面が下方に向くように、シリコン半導体基板11Sを反転させる。
【0189】
そして、実施形態1の場合と同様に、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面(下面)と、支持基板SKの面(上面)とを対面させて、両者を貼り合わせる。たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。
【0190】
(e)シリコン半導体基板11Sの薄膜化
つぎに、図22に示すように、シリコン半導体基板11Sについて薄膜化する(ST050)。
【0191】
ここでは、シリコン半導体基板11Sの裏面(上面)から素子分離領域10までの間を除去することによって、シリコン半導体基板11Sを薄膜化する。たとえば、CMP処理によって、本ステップを実施する。
【0192】
(f)カラーフィルタCF、マイクロレンズMLなどの形成
つぎに、図23に示すように、カラーフィルタCF、マイクロレンズMLなどの各部を形成する(ST060)。
【0193】
ここでは、シリコン半導体基板11Sの裏面(上面)に、反射防止膜31、遮光膜51、カラーフィルタCF、マイクロレンズMLなどの部材を設ける。
【0194】
具体的には、反射防止膜31については、いわゆるピニング層としても機能するように、たとえば、high−k材料を用いて形成する。そして、反射防止膜31を被覆するように、たとえば、CVD法によってシリコン酸化膜を成膜することで、絶縁膜41を形成する。
【0195】
遮光膜51については、たとえば、タングステン(W)を絶縁膜41上に成膜後、パターン加工することで形成する。そして、遮光膜51を被覆するように、たとえば、CVD法によってシリコン酸化膜を成膜することで、絶縁膜52を設ける。
【0196】
カラーフィルタCFについては、たとえば、着色剤を含む感光性樹脂を絶縁膜52上に成膜後、パターン加工することで形成する。
【0197】
マイクロレンズMLについては、絶縁膜52の裏面(上面)においてカラーフィルタCFを被覆するように設けられたレンズ材膜61を加工することで形成する。たとえば、SiN膜をレンズ材膜61として設けて、マイクロレンズMLに加工する。
【0198】
この後、図23に示すように、画素領域PAにおいては、レンズ材膜61を被覆するように、マスク層71としてシリコン酸化膜で設ける。
【0199】
(g)反射防止膜31などの一部除去
つぎに、図24に示すように、反射防止膜31などの部材の一部を除去する(ST070)。
【0200】
ここでは、画素領域PAにおいてマスク層71を被覆するように、フォトレジストマスクPRを設ける。そして、このフォトレジストマスクPRをマスクとして用いて、周辺領域SAにおいてシリコン半導体基板11Sの裏面(上面)に設けられた反射防止膜31などの部材を除去する。具体的には、ドライエッチング処理を実施することで、この除去を実施する。そして、フォトレジストマスクPRを除去する。
【0201】
(h)シリコン半導体基板11Sの一部除去
つぎに、図25に示すように、シリコン半導体基板11Sの一部を除去する(ST080)。
【0202】
ここでは、シリコン半導体基板11Sにおいて周辺領域SAに対応する部分を除去する。具体的には、マスク層71をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、フッ化硝酸をウェットエッチング液として用いる。これにより、周辺領域SAにおいては、BOX層11Bの裏面(上面)が露出された状態になる。
【0203】
(i)BOX層11Bの一部除去
つぎに、図26に示すように、BOX層11Bの一部について除去する(ST090)。
【0204】
ここでは、BOX層11Bにおいて周辺領域SAに対応する部分を除去する。具体的には、マスク層71をマスクとして用いて、ウェットエッチング処理をすることで、この除去を実施する。たとえば、DHFをウェットエッチング液として用いる。これにより、素子分離領域110などの裏面(上面)が露出された状態になる。
【0205】
(j)バックゲート絶縁膜401,バックゲート電極121などの形成
つぎに、図27に示すように、バックゲート絶縁膜401,バックゲート電極121などの各部を形成する(ST100)。
【0206】
ここでは、実施形態1の場合と同様にして、バックゲート絶縁膜401、バックゲート電極121、外部電極122などの各部を形成する。図示を省略しているが、p型FET211Pの裏面(上面)側にも、バックゲート絶縁膜401,バックゲート電極221などを設ける(図1参照)。
【0207】
そして、絶縁膜412を形成後、周辺領域SAについては、さらに、シリコン窒化膜を絶縁膜413として成膜する。
【0208】
(k)バックゲート絶縁膜401などの一部除去
つぎに、図28に示すように、バックゲート絶縁膜401などの一部について除去する(ST110)。
【0209】
ここでは、画素領域PAにおいて、レンズ材膜61を被覆するように設けられたバックゲート絶縁膜401、絶縁膜411,412、マスク層71を除去する。たとえば、ウェットエッチング液を用いて、エッチバック処理を実施することで、この除去を実施する。
【0210】
(l)開口122Kの形成
つぎに、図15に示したように、外部電極122の裏面(上面)が露出するように、絶縁膜412,413に開口122Kを設ける。図示を省略しているが、p型FET211Pの裏面(上面)側にも、開口222Kを設ける(図1参照)。
【0211】
このようにして、固体撮像装置を完成させる。
【0212】
[C]まとめ
以上のように、本実施形態では、図15に示すように、受光素子としてフォトダイオード21を含む画素Pが設けられている。そして、n型FET111Nは、周辺領域SAにおいて、その画素Pに電気的に接続された周辺回路を構成している。
【0213】
そして、本実施形態では、実施形態1の場合と同様に、n型FET111Nの裏面(上面)には、バックゲート絶縁膜401を介してバックゲート電極121,221が金属材料で形成されている。
【0214】
このため、本実施形態は、実施形態1と同様な効果を奏することができる。特に、周辺回路においては、信号処理の高速化を容易に実現できる。
【0215】
<5.実施形態5>
[A]装置構成
図29,図30は、実施形態5において、半導体装置の要部を示す図である。
【0216】
図29は、図1と同様に、断面を示している。図30は、斜視図であり、図30の上面が、図29の下面に対応している。また、図30に示す面Sxyが、図29の断面に相当する。なお、各図においては、図示の都合で、各部の形状(幅など)を各図の間で適宜変更している。
【0217】
図29,図30に示すように、本実施形態の半導体装置においては、n型FET111Nの構成が実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。なお、p型FET211Pについても、n型FET111Nと同様な構成で形成されているので、記載を省略している。
【0218】
n型FET111Nは、図29,図30に示すように、フィン型電界効果トランジスタ(finFET)である。
【0219】
具体的には、n型FET111Nは、図29,図30に示すように、フィン111Fと、ゲート電極111Gとを有する。
【0220】
n型FET111Nにおいて、フィン111Fは、半導体活性層であり、図29,図30に示すように、チャネル領域111Cを挟むように一対のソース・ドレイン領域111A,111Bが設けられている。ここでは、フィン111Fは、y方向に延在しており、チャネル領域111Cと、一対のソース・ドレイン領域111A,111Bのそれぞれとが、y方向に並ぶように設けられている。たとえば、フィン111Fは、厚みが20〜100nmであり、幅が5〜20nmである。
【0221】
そして、n型FET111Nにおいて、ゲート電極111Gは、図30に示すように、チャネル領域111Cにおいてフィン111Fに直交するように設けられている。つまり、ゲート電極111Gは、x方向に延在するように設けられている。図29に示すように、ゲート電極111Gは、フィン111Fとの間に、ゲート絶縁膜111Zが介在するように設けられている。ゲート電極111Gは、フィン111Fの上面から、たとえば、5〜30nmの厚みで凸状に突き出るように設けられている。
【0222】
上記のように設けられたn型FET111Nは、図29に示すように、平坦化膜301が設けられている。平坦化膜301は、表面(下面)が平坦になるように設けられている。また、平坦化膜301の表面(下面)を被覆するように絶縁膜311が設けられている。
【0223】
そして、図29に示すように、絶縁膜311の表面(下面)には、複数の導電層111HA,111HB,111HGが設けられている。複数の導電層111HA,111HB,111HGのそれぞれは、絶縁膜311の表面(下面)に設けられた絶縁膜321に形成されたトレンチに金属材料を埋め込むように成膜することで形成されている。
【0224】
ここでは、図29に示すように、導電層111HAは、平坦化膜301および絶縁膜311を貫通するコンタクトC110を介して、一方の高濃度不純物領域111AHに電気的に接続するように設けられている。導電層111HBは、平坦化膜301および絶縁膜311を貫通するコンタクトC110を介して、他方の高濃度不純物領域111BHに電気的に接続するように設けられている。導電層111HGは、絶縁膜311を貫通するコンタクトC110を介して、ゲート電極111Gに電気的に接続するように設けられている。
【0225】
そして、絶縁膜321の表面(下面)を被覆するように絶縁膜331が設けられている。そして、この絶縁膜331の表面(下面)に、支持基板SKが貼り付けられている。
【0226】
これに対して、n型FET111Nの裏面(上面)側には、図29に示すように、バックゲート絶縁膜401が設けられている。実施形態1と同様に、バックゲート絶縁膜401は、たとえば、HfOなどのように、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて形成されている。
【0227】
この他に、n型FET111Nの裏面(上面)側には、図29に示すように、バックゲート電極121が設けられている。バックゲート電極121は、n型FET111Nのフィン111Fの全体を被覆するように形成されている。バックゲート電極121は、実施形態1と同様に、金属材料で形成されている。
【0228】
そして、バックゲート電極121は、図29に示すように、裏面(上面)が平坦な絶縁膜411で被覆されている。そして、その絶縁膜411の裏面(上面)には、外部電極122,222が設けられている。また、絶縁膜411には、バックゲート電極121と、外部電極122とを電気的に接続させるプラグC120が設けられている。
【0229】
そして、外部電極122を被覆するように絶縁膜412が設けられている。この絶縁膜412には、外部電極122の裏面(上面)が露出するように、開口122K,222Kが設けられている。
【0230】
[B]製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【0231】
図31〜図37は、実施形態5において、半導体装置の製造方法の要部を示す図である。
【0232】
図31〜図37は、図29と同様な断面図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【0233】
(a)n型FET111Nなどの形成
まず、図31に示すように、n型FET111Nなどの各部を形成する(ST11)。
【0234】
ここでは、最初に、シリコン半導体基板11SとBOX層11Bとを含むSOI基板を用いて、n型FET111Nを形成する。つまり、BOX層11Bの表面(上面)側に、n型FET111Nを形成する。図示を省略しているが、p型FET(図示無し)についても、同様に形成する。
【0235】
その後、図31に示すように、平坦化膜301、絶縁膜311、絶縁膜321、導電層111HA,111HB,111HG、絶縁膜331を設ける。
【0236】
(b)シリコン半導体基板11Sの反転
つぎに、図32に示すように、シリコン半導体基板11Sを反転させる(ST21)。
【0237】
ここでは、n型FET111Nなどの各部を形成したシリコン半導体基板11Sの上下を反転させる。つまり、シリコン半導体基板11Sにおいて、BOX層11Bが設けられている表面が下方を向くように反転させる。
【0238】
(c)支持基板SKの貼り合わせ
つぎに、図33に示すように、支持基板SKを貼り合わせる(ST31)。
【0239】
ここでは、シリコン半導体基板11SにおいてBOX層11Bが設けられている表面側の面と、支持基板SKの面とを対面させて、両者を貼り合わせる。
【0240】
具体的には、シリコン半導体基板11Sの表面側に設けられた絶縁膜331の表面(下面)と、支持基板SKの面とを接触させて接合させる。たとえば、実施形態1の場合と同様に、プラズマ接合によって、両者を接合させて貼り合わせる。
【0241】
(d)シリコン半導体基板11Sの除去
つぎに、図34に示すように、シリコン半導体基板11Sについて除去する(ST41)。
【0242】
ここでは、シリコン半導体基板11Sの裏面(上面)からBOX層11Bまでの間を研磨することによって、シリコン半導体基板11Sを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、BOX層11Bの裏面(上面)が露出された状態になる。
【0243】
(e)BOX層11Bの除去
つぎに、図35に示すように、BOX層11Bについて除去する(ST51)。
【0244】
ここでは、BOX層11Bの裏面(上面)から研磨することによって、BOX層11Bを除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、フィン111F(図29参照)の裏面(上面)が露出された状態になる。
【0245】
(f)バックゲート絶縁膜401の形成
つぎに、図36に示すように、バックゲート絶縁膜401を形成する(ST61)。
【0246】
ここでは、n型FET111Nの裏面(上面)側に、バックゲート絶縁膜401を設ける。たとえば、実施形態1と同様な条件で、バックゲート絶縁膜401について形成する。
【0247】
(j)バックゲート電極121の形成
つぎに、図37に示すように、バックゲート電極121を形成する(ST71)。
【0248】
ここでは、n型FET111Nのフィン111F(図29参照)の裏面(上面)の全体を被覆するように、バックゲート電極121を形成する。たとえば、実施形態1と同様な条件で、バックゲート電極121について形成する。図示を省略しているが、これと共に、p型FET(図示無し)のフィンの裏面(上面)の全体を被覆するように、バックゲート電極(図示無し)を、実施形態1と同様な条件で形成する。
【0249】
(h)絶縁膜411、外部電極122などの形成
つぎに、図29に示したように、絶縁膜411、外部電極122などを形成する。
【0250】
ここでは、実施形態1の場合と同様に、バックゲート電極121を被覆するように、裏面(上面)が平坦な絶縁膜411を形成する。また、絶縁膜411にプラグC120を形成後、絶縁膜411の裏面(上面)に、外部電極122を設ける。そして、外部電極122を被覆するように絶縁膜412を形成後、外部電極122の裏面(上面)が露出するように、絶縁膜412に開口122Kを設ける。図示を省略しているが、これと共に、p型FET(図示無し)のフィンの裏面(上面)側に、外部電極(図示無し)などの各部を形成する。たとえば、実施形態1と同様な条件で、各部を形成する。
【0251】
このようにして、固体撮像装置としての半導体装置を完成させる。
【0252】
[C]まとめ
以上のように、本実施形態では、実施形態1の場合と同様に、n型FET111Nの裏面(上面)には、バックゲート絶縁膜401を介してバックゲート電極121が金属材料で形成されている。
【0253】
このため、本実施形態は、実施形態1と同様な効果を奏することができる。
【0254】
<6.その他>
本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【0255】
たとえば、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。
【0256】
本技術は、下記のような構成も取ることができる。
【0257】
(1)
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタ
を具備し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
半導体装置。
(2)
前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、
上記(1)に記載の半導体装置。
(3)
前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極
を有し、
前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、
上記(2)に記載の半導体装置。
(4)
前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いhigh−k材料によって形成されている、
上記(1)から(3)のいずれかに記載の半導体装置。
(5)
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
上記(4)に記載の半導体装置。
(6)
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
上記(4)に記載の半導体装置。
(7)
前記バックゲート絶縁膜は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている、
上記(4)から(6)のいずれかに記載の半導体装置。
(8)
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
上記(1)から(7)のいずれかに記載の半導体装置。
(9)
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
上記(1)から(7)のいずれかに記載の半導体装置。
(10)
前記バックゲート電極は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている、
上記(8)または(9)に記載の半導体装置。
(11)
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において一体に形成されている、
上記(1)から(10)のいずれかに記載の半導体装置。
(12)
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、
上記(1)から(10)のいずれかに記載の半導体装置。
(13)
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、
上記(1)から(10)のいずれかに記載の半導体装置。
(14)
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート電極は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において、互いに異なる材料で形成されている、
上記(1)から(13)のいずれかに記載の半導体装置。
(15)
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、
上記(1)から(14)のいずれかに記載の半導体装置。
(16)
前記半導体層は、真性半導体で形成されている、
上記(1)から(15)のいずれかに記載の半導体装置。
(17)
前記電界効果トランジスタに電気的に接続するパッド電極
を有し、
前記パッド電極は、前記半導体層の一方の面の側に設けられている、
上記(1)から(16)のいずれかに記載の半導体装置。
(18)
前記電界効果トランジスタは、フィン型トランジスタである、
上記(1)から(17)のいずれかに記載の半導体装置。
(19)
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、
前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程と
を有し、
前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、
半導体装置の製造方法。
(20)
受光素子を含む画素と、
前記画素に電気的に接続された周辺回路と
を具備し、
前記周辺回路は、
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタ
を有し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
固体撮像装置。
【0258】
なお、上記の実施形態において、n型FET111N、p型FET211Pは、本技術の電界効果トランジスタの一例である。また、上記の実施形態において、バックゲート絶縁膜401,4011,4012は、本技術のバックゲート絶縁膜の一例である。また、上記の実施形態において、バックゲート電極121,221は、本技術のバックゲート電極の一例である。また、上記の実施形態において、半導体活性層111C,211C,フィン111Fは、本技術の半導体層の一例である。また、上記の実施形態において、ソース・ドレイン領域111A,111B,211A,211Bは、本技術のソース・ドレイン領域の一例である。また、上記の実施形態において、ゲート電極111G,211Gは、本技術のゲート電極の一例である。また、上記の実施形態において、ゲート絶縁膜111Z,211Zは、本技術のゲート絶縁膜の一例である。また、上記の実施形態において、外部電極122,222は、本技術の外部電極の一例である。また、上記の実施形態において、パッド電極501は、本技術のパッド電極の一例である。また、上記の実施形態において、画素Pは、本技術の画素の一例である。また、上記の実施形態において、フォトダイオード21は、本技術の受光素子の一例である。また、上記の実施形態において、垂直駆動回路13,カラム回路14,水平駆動回路15,外部出力回路17,タイミングジェネレータ18,シャッター駆動回路19は、本技術の周辺回路の一例である。
【符号の説明】
【0259】
111N…n型FET、211P…p型FET、401,4011,4012…バックゲート絶縁膜、121,221…バックゲート電極、111C,211C…半導体活性層、111F…フィン、111A,111B,211A,211B…ソース・ドレイン領域、111G,211G…ゲート電極、111Z,211Z…ゲート絶縁膜、122,222…外部電極、501…パッド電極、P…画素、21…フォトダイオード、13…垂直駆動回路、14…カラム回路、15…水平駆動回路、17…外部出力回路、18…タイミングジェネレータ、19…シャッター駆動回路

【特許請求の範囲】
【請求項1】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられている電界効果トランジスタ
を具備し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
半導体装置。
【請求項2】
前記バックゲート電極に印加される電位に応じて、当該電界効果トランジスタの閾値電圧が制御される、
請求項1に記載の半導体装置。
【請求項3】
前記半導体層の他方の面の側に設けられており、前記バックゲート電極に電気的に接続された外部電極
を有し、
前記外部電極を介して、前記バックゲート電極に電位が印加されることによって、当該電界効果トランジスタの閾値電圧が制御される、
請求項2に記載の半導体装置。
【請求項4】
前記バックゲート絶縁膜は、シリコン酸化物よりも誘電率が高いhigh−k材料によって形成されている、
請求項1に記載の半導体装置。
【請求項5】
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
請求項1に記載の半導体装置。
【請求項6】
前記バックゲート絶縁膜は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
請求項1に記載の半導体装置。
【請求項7】
前記バックゲート絶縁膜は、Hf,Ta,Zr,Laの酸化物、窒化物、酸窒化物、または、これらにSiが含有された材料で形成された層を含むように形成されている、
請求項1に記載の半導体装置。
【請求項8】
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより伝導帯側になる材料で形成されている、
請求項1に記載の半導体装置。
【請求項9】
前記バックゲート電極は、前記半導体層の他方の面の界面のポテンシャルがシリコンのミッドギャップより価電子帯側になる材料で形成されている、
請求項1に記載の半導体装置。
【請求項10】
前記バックゲート電極は、TiN,Ti,TaN,Ta,W,Cu,または、Alで形成された層を含むように形成されている、
請求項1に記載の半導体装置。
【請求項11】
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において一体に形成されている、
請求項1に記載の半導体装置。
【請求項12】
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート絶縁膜は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において分離しており、互いに異なる材料で形成されている、
請求項1に記載の半導体装置。
【請求項13】
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート絶縁膜が分離しており、異なる材料で形成されている、
請求項1に記載の半導体装置。
【請求項14】
n型電界効果トランジスタとp型電界効果トランジスタとの両者が、前記電界効果トランジスタとして設けられており、
前記バックゲート電極は、前記n型電界効果トランジスタと前記p型電界効果トランジスタとの間において、互いに異なる材料で形成されている、
請求項1に記載の半導体装置。
【請求項15】
前記電界効果トランジスタとして、同じ導電型のものが複数設けられており、
当該同じ導電型の複数の電界効果トランジスタにおいて、前記バックゲート電極が異なる材料で形成されている、
請求項1に記載の半導体装置。
【請求項16】
前記半導体層は、真性半導体で形成されている、
請求項1に記載の半導体装置。
【請求項17】
前記電界効果トランジスタに電気的に接続するパッド電極
を有し、
前記パッド電極は、前記半導体層の一方の面の側に設けられている、
請求項1に記載の半導体装置。
【請求項18】
前記電界効果トランジスタは、フィン型トランジスタである、
請求項1に記載の半導体装置。
【請求項19】
半導体層の一方の面にゲート絶縁膜を介してゲート電極が設けられると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が設けられる電界効果トランジスタを形成する工程と、
前記半導体層の他方の面に、バックゲート絶縁膜を介してバックゲート電極を金属材料で形成する工程と
を有し、
前記バックゲート電極の形成工程では、前記バックゲート電極が前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように、前記バックゲート電極を形成する、
半導体装置の製造方法。
【請求項20】
受光素子を含む画素と、
前記画素に電気的に接続された周辺回路と
を具備し、
前記周辺回路は、
半導体層の一方の面にゲート絶縁膜を介してゲート電極が形成されると共に、前記ゲート電極を挟むように一対のソース・ドレイン領域が形成されている電界効果トランジスタ
を有し、
前記半導体層の他方の面には、バックゲート絶縁膜を介してバックゲート電極が金属材料で形成されており、
前記バックゲート電極は、前記半導体層の他方の面において前記ゲート電極および前記一対のソース・ドレイン領域に対応する部分を少なくとも被覆するように設けられている、
固体撮像装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【図35】
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【図36】
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【図37】
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【公開番号】特開2013−93371(P2013−93371A)
【公開日】平成25年5月16日(2013.5.16)
【国際特許分類】
【出願番号】特願2011−233064(P2011−233064)
【出願日】平成23年10月24日(2011.10.24)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】