半導体装置、および、その製造方法
【課題】電流により発生する磁場を化合物半導体回路で集約して検出することができる小型で、高感度かつ高精度な電流センサを実現すること。
【解決手段】半導体回路（ＬＳＩ回路）と化合物半導体回路（ホール素子を有する化合物半導体素子）とが形成された基板に、さらに、化合物半導体素子の直上に、該直下の化合物半導回路に対して磁束密度を増加させるための所定の形状からなる電気配線（コ字型または馬蹄型の形状を呈した金属配線）を形成し、この電気配線に被検出電流を流すようにした。
【解決手段】半導体回路（ＬＳＩ回路）と化合物半導体回路（ホール素子を有する化合物半導体素子）とが形成された基板に、さらに、化合物半導体素子の直上に、該直下の化合物半導回路に対して磁束密度を増加させるための所定の形状からなる電気配線（コ字型または馬蹄型の形状を呈した金属配線）を形成し、この電気配線に被検出電流を流すようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。具体的には、半導体回路（ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）回路等）と化合物半導体回路（化合物半導体素子等）とを同一の基板上に形成し、さらに、被検出電流が流れる一次導体をもその同一の基板上に一体に構成することにより、小型かつ超高感度で高精度な電流検出用半導体装置、特に、電流センサの構造に関する。
【背景技術】
【０００２】
電化製品を始めとする電気を動力源として駆動する電気機器では、電流量に応じた動作制御を行ったり、過剰な電力供給を抑え消費電力を低減することがなされている。そのため、電力配線付近に電流センサを配し、流れる電流量をモニタし、供給電流を最適に制御している。特に近年では、電気自動車、ハイブリッドカーを始めとする自動車、携帯電話を始めとするモバイル機器、さらには、送電線網の中継基盤や太陽光発電装置等に電流センサを配し、供給電力を正確にモニタしてその電流量を制御する事の重要性がますます高まっている。
【０００３】
現在、電流センサとして用いられている主たる素子の１つにホール素子がある。このホール素子を大別すると、シリコンホール素子と、化合物半導体ホール素子との２種類が存在する。夫々に一長一短があり、具体的には、シリコンホール素子を用いた電流センサでは、ホール素子と演算回路を１チップ上に形成できるため小型化が可能であるが、シリコンホール素子の感度が低い。
【０００４】
そのため、特許文献１では、被検出電流が流れる導線（一次導体）として、素子を封止固定するパッケージ内のリードフレームを代用し、この上にシリコンホール素子を配置することにより、被検出電流が流れる導線（一次導体）と、シリコンホール素子とを近接させ、電流が配線を流れる際に発する磁場をできるだけ近くで検出することにより、磁場検出感度を上げる事が試みられている。
【０００５】
【特許文献１】特許７７０９７５４Ｂ２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構成では、組立て時に半導体チップをリードフレーム上配置する際の位置誤差が大きく、被検出電流が発する磁場が最も高密度に収集する場所に再現性良く正確に素子を配置することは難しい。そのため、製品毎に電流センサとしての電流検出感度がばらついてしまうという問題がある。
【０００７】
また、シリコンホール素子とリードフレームとの距離も、シリコン基板厚が律速となっており、現行の裏面研磨技術でも基板厚は５０ｕｍ以下にすることは困難であり、磁場検出感度をこれ以上増加させることはできない。
【０００８】
一方、化合物半導体ホール素子は、シリコンホール素子に比べて高い磁場検出感度を有してはいるが、現行技術では化合物半導体ホール素子と演算回路（シリコンＬＳＩ）の２チップ別々に製造し、これらを１つのＰＫＧ内で組み立てて使用している。そのため、シリコンホール素子を用いた電流センサよりも、製品サイズが大きくなってしまう欠点を有している。つまり、既存電流センサ製品においては、小型、高感度、高精度の３要素すべて満足する製品は実現できていない。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、半導体基板上の第１の領域に形成された半導体回路と、半導体基板上の第２の領域に形成された化合物半導体回路と、半導体回路の上部及び化合物半導体回路と対向する側面を含む前記第１の領域に形成された窒化シリコン膜と、半導体回路と化合物半導体回路とを電気的に接続する第一の電気配線部と、化合物半導体回路が形成された第２の領域の直上部において配線され、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部とを具えたことを特徴とする。
【００１０】
所定の形状を有する第２の電気配線部は、コ字型または馬蹄型を呈した金属配線としてもよい。
【００１１】
第２の電気配線部と化合物半導体回路との間に、空間をさらに設けてもよい。
【００１２】
空間は、真空またはガスが封入された密閉された空間としてもよい。
【００１３】
半導体回路と化合物半導体回路とが、窒化シリコン膜に形成された孔を介して電気的に接続してもよい。
【００１４】
第２の電気配線部が、化合物半導体回路の上部１um以上２０um以下の高さに形成してもよい。
【００１５】
第２の電気配線部は、Ａｌ、Ｃｕ、Ａｕのいずれかを含んでもよい。
【００１６】
第２の電気配線部は、その厚みが１ｕｍ以上２０ｕｍ以下、その幅が１ｕｍ以上２０ｕｍ以下としてもよい。
【００１７】
半導体基板は、シリコン基板としてもよい。
【００１８】
半導体回路は、ＬＳＩ回路としてもよい。
【００１９】
化合物半導体回路は、化合物半導体素子としてもよい。
【００２０】
化合物半導体素子は、ホール素子としてもよい。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板上の第１の領域に半導体回路を形成し、該半導体回路を含む全領域に絶縁膜を塗布する工程と、半導体基板上の前記絶縁膜の一部を除去して、化合物半導体回路を形成するための第２の領域を形成する工程と、半導体回路の上部及び化合物半導体回路と対向する側面を含む前記第１の領域に窒化シリコン膜を形成する工程と、絶縁膜が除去された前記半導体基板上の第２の領域に、化合物半導体回路を形成する工程と、半導体回路と化合物半導体回路とを、第一の電気配線部により電気的に接続する工程と、化合物半導体回路が形成された第２の領域の直上部に、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部を形成する工程とを具えたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、半導体回路（ＬＳＩ回路等）と化合物半導体回路（ホール素子を有する化合物半導体素子等）とが形成された基板に、さらに、化合物半導体回路の直上に、該直下の化合物半導回路に対して磁束密度を増加させるための所定の形状の電気配線（例えば、コ字型または馬蹄型の形状を呈した金属配線等）を形成し、この配線に被検出電流を流すようにしたので、電流により発生する磁場を化合物半導体回路で集約して検出することができる小型で、高感度かつ高精度な電流センサを実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態である、半導体装置の断面図である。
【図２】図１の半導体装置におけるホール素子とＣｕ配線との相対位置を示す平面図である。
【図３】図１の半導体装置の製造方法を示すフローチャートである。
【図４】本発明の第２の実施の形態である、半導体装置の断面図である。
【発明を実施するための形態】
【００２４】
〔第１の例〕
（装置構成）
本発明の第１の実施の形態を、図１ないし図３に基づいて説明する。
【００２５】
図１および図２は、本発明に係る半導体装置の構成例を示す。
【００２６】
半導体装置１００は、半導体基板１０１と、半導体基板１０１上の第１の領域に形成された半導体回路１１３と、半導体基板１０１上の第２の領域に形成された化合物半導体回路１０２と、半導体回路１１３の上部及び化合物半導体回路１０２と対向する側面を含む第１の領域に形成された窒化シリコン膜１０７と、半導体回路１１３と化合物半導体回路１０２とを電気的に接続する第一の電気配線部１０９と、化合物半導回路１０２が形成された第２の領域の直上部において配線され、該直下の化合物半導回路１０２に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部１１１とを備えて構成されている。
【００２７】
（製造方法）
図３は、半導体装置１００の製造工程を示すフローチャートである。
【００２８】
ステップＳ１では、半導体基板１０１上の第１の領域Ａに半導体回路１１３を形成し、該半導体回路１１３を含む全領域に絶縁膜１０６を塗布する。
【００２９】
ステップＳ２では、半導体基板１０１上の絶縁膜１０６の一部を除去して、化合物半導体回路１０２を形成するための第２の領域Ｂを形成する。
【００３０】
ステップＳ３では、半導体回路１１３の上部及び化合物半導体回路１０２と対向する側面を含む第１の領域Ａに窒化シリコン膜（ＳｉＮ）１０７を形成する。
【００３１】
ステップＳ４では、絶縁膜１０７が除去された半導体基板１０１上の第２の領域Bに、化合物半導体回路１０２を形成する。
【００３２】
ステップＳ５では、半導体回路１１３と化合物半導体回路１０２とを、第一の電気配線部１０９により電気的に接続する。
【００３３】
ステップＳ６では、化合物半導体回路１０２が形成された第２の領域Bの直上部に、該直下の化合物半導体回路１０２に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部１１１を形成する。
【００３４】
＜具体例＞
以下、半導体装置１００の製造方法を具体例を挙げて説明する。
【００３５】
まず、図１に示すように、Ｓｉ単結晶基板（半導体基板）１０１上の所望のエリア（第１の領域Ａ）に、シリコンＬＳＩ回路（半導体回路）１１３を最上層保護膜なしの状態で形成し、シリコンＬＳＩ回路１１３の全体をＳｉＯ2層（絶縁膜）１０６で覆う（ステップＳ１）。この場合、シリコンＬＳＩ回路（半導体回路）１１３は、Ｓｉ半導体デバイス回路１０４と、金属配線１０５とを含む構成とされている。
【００３６】
次に、所望のエリア（第２の領域B）における層間膜であるＳｉＯ2層１０６を除去し、該所望のエリアのＳｉ単結晶基板１０１の基板表面のみを露出させる（ステップＳ２）。
【００３７】
次に、シリコンＬＳＩ回路１１３を保護する役目を担う窒化シリコン（ＳｉＮ）膜１０７を、シリコンＬＳＩ回路１１３の上部及び側面を含むウエハ全面に形成する（ステップＳ３）。
【００３８】
そして、化合物半導体素子を形成するエリア（第２の領域B）のＳｉＮ膜１０７のみを除去してＳｉ単結晶基板１０１の基板表面を露出させ、この露出しているＳｉ単結晶基板１０１の基板表面を水素原子で終端せしめる。
【００３９】
次に、その基板表面が露出したＳｉ単結晶基板１０１をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）装置へと導入する。そして、化合物半導体構成物質を、Ｓｉ単結晶基板１０１上に照射することにより、その露出していたＳｉ単結晶基板１０１上に極めて良質の化合物半導体膜を直接形成する。
【００４０】
さらに、Ｓｉ単結晶基板１０１上に化合物半導体膜が直接形成されたエリア（第２の領域B）において、化合物半導体膜を所望の形状に加工して化合物半導体素子（化合物半導体回路）１０２を作成する（ステップＳ４）。この場合、化合物半導体素子としては、特に、ホール素子を形作る。その後、化合物半導体素子の保護膜１０８を形成する。
【００４１】
次に、図２に示すように、シリコンＬＳＩ回路１１３と化合物半導体素子１０２とを電気的に接続するためのコンタクト穴１１２を設け、このコンタクト穴１１２を通して、金属配線（第一の電気配線部）１０９を設ける（ステップＳ５）。
【００４２】
これにより、同一のＳｉ単結晶基板１０１上においてシリコンＬＳＩ回路１１３と化合物半導体素子１０２とを同時に形成すると同時に、化合物半導体素子１０２とシリコンＬＳＩ１１３とを電気的に接続することができる。
【００４３】
次に、化合物半導体素子１０２と金属配線１０９とを保護するために、ＳｉＯ2膜またはＳｉＮ膜からなる層間膜１１０を形成する。さらに、この層間膜１１０の上部にＵＢＭ（アンダーバンプメタル）膜を形成した後、メッキ技術を用いてＡｌまたはＣｕまたはＡｕを主成分とする金属配線（第２の電気配線部）１１１を形成する（ステップＳ６）。
【００４４】
この金属配線１１１は、直下の化合物半導体素子１０２に対して磁束密度を増加させるための所定の形状を有する。例えば、図２に示すように、化合物半導体素子１０２であるホール素子の上部において、コ字型または馬蹄型を呈する形状とする。これにより、このＡｌまたはＣｕまたはＡｕを主成分とする金属配線１１１に電流が流れる際に発生する磁場が、コ字型または馬蹄型の形状により磁束密度が増加し、直下の化合物半導体ホール素子１０２が受感できる磁場強度を増加させる。
【００４５】
本例では、コ字型または馬蹄型を呈する形状を有する金属配線１１１と、化合物半導体素子１０２であるホール素子との距離は、約７ｕｍであったが、この距離はＬＳＩ配線数によるＬＳＩ部の高さが律速となっている。従って、ＬＳＩ部の積層回路配線数を低減することも可能であり、１ｕｍまで低減できれば、より好ましい。
【００４６】
一方、シリコンＬＳＩ回路１１３内の積層配線数が増加すれば、コ字型または馬蹄型の金属配線１１１とホール素子１０２との距離が増加し、その結果、電流センサとしての検出感度とその精度が低下する傾向にあるが、最大２０ｕｍ程度の距離までに抑えることにより、現行技術における最も好ましい感度と検出精度は維持できる。
【００４７】
以上の手順により、磁場検出する化合物半導体素子１０２と、被検出電流を流す一次導体としての金属配線１１１と、化合物半導体素子１０２から出力される信号を中継・演算処理するシリコンＬＳＩ回路１１３とを同一の半導体チップ内に一体に構成することができる。その結果、小型で、高感度、かつ、高精度な電流センサ用半導体チップが形成可能となる。
【００４８】
この半導体チップをプラスチックＰＫＧで組み立てる際には、コ字型または馬蹄型を呈する金属配線１１１の末端を、ワーヤーボンディング技術によりＡｕワイヤー等を用いてパッケージの端子と電気的に接続する。この端子に被検出電流を通電させることにより、被検出電流が、化合物半導体素子１０２としてのホール素子の直上に設けられたコ字型または馬蹄型を呈する金属配線１１１を流れることにより、その電流量に比例した磁場が発生し、この直下に設けられたホール素子で、この磁場を検出することになる。
【００４９】
さらに、コ字型または馬蹄型を呈する金属配線１１１と化合物半導体素子１０２であるホール素子との距離が近いため、極僅かな電流量の変化も精度良く検出することが可能となる。
【００５０】
〔第２の例〕
次に、本発明の第２の実施の形態を、図４に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【００５１】
図４は、半導体装置１００の構成例を示す。
【００５２】
本例では、第２の電気配線部としての金属配線１１１と、化合物半導体回路としての化合物半導体素子１０２であるホール素子との間に、空間１１４をさらに設けたことを特徴とする。
【００５３】
以下、空間１１４の具体例について説明する。なお、半導体装置１００の全体的な構成およびその製造方法は第１の例と同じであるため、ここでの説明は省略する。
【００５４】
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を用いて、コ字型または馬蹄型形状の金属配線１１１と化合物半導体素子１０２であるホール素子との間に、図４に示すような、高さが１ｕｍ以上２０ｕｍ以下で、体積が１ｕｍ３以上１,０００,０００ｕｍ３以下の空間１１４を設ける。
【００５５】
さらに、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、空間１１４の上部にＳｉＯ2膜やＳｉＮ膜等の保護膜を形成することにより、金属配線１１１と化合物半導体素子１０２であるホール素子との間に設けた空間１１４を完全に密閉する。
【００５６】
このようにして構成された空間１１４は、ＰＣＶＤ装置内でＳｉＯ2膜またはＳｉＮ膜形成時に密閉されることから、この空間１１４内は真空状態、または、保護形成時に用いた低圧のガスが封入された状態となっている。
【００５７】
このようにコ字型または馬蹄型の金属配線１１１と化合物半導体素子１０２であるホール素子との間に密閉された空間１１４を設けることにより、この空間１１４が緩衝領域となって、外的な応力がホール素子に印加されることを小さくすることが可能となる。その結果、ホール素子の磁気検出感度の応力による変動を抑制でき、より高精度に磁場を検出することが可能となる。
【００５８】
以上の手順により、空間１１４と、磁場検出する化合物半導体素子１０２であるホール素子と、被検出電流を流す一次導体である金属配線１１１と、化合物半導体素子１０２から出力される信号を中継・演算処理するシリコンＬＳＩ回路１１３とを同一の半導体チップ内に一体に構成させることができ、これにより、小型で、高感度、かつ、一段と高精度な電流センサ用の半導体チップを形成することが可能となる。
【産業上の利用可能性】
【００５９】
本発明は、高感度な化合物半導体素子であるホール素子と、このホール素子が出力する信号を演算するＬＳＩ回路と、さらに、被検出電流が流れる導体とを同一の半導体チップ内に一体に構成した、小型化で高感度かつ高精度な半導体装置、特に、電流センサの供給が可能となる。
【符号の説明】
【００６０】
１０１ Ｓｉ単結晶基板
１０２ 化合物半導体素子（ホール素子）
１０４ シリコンＬＳＩ回路内におけるＳｉ半導体デバイス
１０５ シリコンＬＳＩ回路内における金属配線
１０６ ＳｉＯ2層間膜
１０７ ＳｉＮ保護膜
１０８ 保護膜
１０９ 金属配線
１１０ 層間膜
１１１ ホール素子直上でコ字型を呈するＣｕ配線
１１２ コンタクト穴
１１３ シリコンＬＳＩ回路
１１４ 一次導体配線とホール素子との間に設けられた空間
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。具体的には、半導体回路（ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）回路等）と化合物半導体回路（化合物半導体素子等）とを同一の基板上に形成し、さらに、被検出電流が流れる一次導体をもその同一の基板上に一体に構成することにより、小型かつ超高感度で高精度な電流検出用半導体装置、特に、電流センサの構造に関する。
【背景技術】
【０００２】
電化製品を始めとする電気を動力源として駆動する電気機器では、電流量に応じた動作制御を行ったり、過剰な電力供給を抑え消費電力を低減することがなされている。そのため、電力配線付近に電流センサを配し、流れる電流量をモニタし、供給電流を最適に制御している。特に近年では、電気自動車、ハイブリッドカーを始めとする自動車、携帯電話を始めとするモバイル機器、さらには、送電線網の中継基盤や太陽光発電装置等に電流センサを配し、供給電力を正確にモニタしてその電流量を制御する事の重要性がますます高まっている。
【０００３】
現在、電流センサとして用いられている主たる素子の１つにホール素子がある。このホール素子を大別すると、シリコンホール素子と、化合物半導体ホール素子との２種類が存在する。夫々に一長一短があり、具体的には、シリコンホール素子を用いた電流センサでは、ホール素子と演算回路を１チップ上に形成できるため小型化が可能であるが、シリコンホール素子の感度が低い。
【０００４】
そのため、特許文献１では、被検出電流が流れる導線（一次導体）として、素子を封止固定するパッケージ内のリードフレームを代用し、この上にシリコンホール素子を配置することにより、被検出電流が流れる導線（一次導体）と、シリコンホール素子とを近接させ、電流が配線を流れる際に発する磁場をできるだけ近くで検出することにより、磁場検出感度を上げる事が試みられている。
【０００５】
【特許文献１】特許７７０９７５４Ｂ２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構成では、組立て時に半導体チップをリードフレーム上配置する際の位置誤差が大きく、被検出電流が発する磁場が最も高密度に収集する場所に再現性良く正確に素子を配置することは難しい。そのため、製品毎に電流センサとしての電流検出感度がばらついてしまうという問題がある。
【０００７】
また、シリコンホール素子とリードフレームとの距離も、シリコン基板厚が律速となっており、現行の裏面研磨技術でも基板厚は５０ｕｍ以下にすることは困難であり、磁場検出感度をこれ以上増加させることはできない。
【０００８】
一方、化合物半導体ホール素子は、シリコンホール素子に比べて高い磁場検出感度を有してはいるが、現行技術では化合物半導体ホール素子と演算回路（シリコンＬＳＩ）の２チップ別々に製造し、これらを１つのＰＫＧ内で組み立てて使用している。そのため、シリコンホール素子を用いた電流センサよりも、製品サイズが大きくなってしまう欠点を有している。つまり、既存電流センサ製品においては、小型、高感度、高精度の３要素すべて満足する製品は実現できていない。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、半導体基板上の第１の領域に形成された半導体回路と、半導体基板上の第２の領域に形成された化合物半導体回路と、半導体回路の上部及び化合物半導体回路と対向する側面を含む前記第１の領域に形成された窒化シリコン膜と、半導体回路と化合物半導体回路とを電気的に接続する第一の電気配線部と、化合物半導体回路が形成された第２の領域の直上部において配線され、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部とを具えたことを特徴とする。
【００１０】
所定の形状を有する第２の電気配線部は、コ字型または馬蹄型を呈した金属配線としてもよい。
【００１１】
第２の電気配線部と化合物半導体回路との間に、空間をさらに設けてもよい。
【００１２】
空間は、真空またはガスが封入された密閉された空間としてもよい。
【００１３】
半導体回路と化合物半導体回路とが、窒化シリコン膜に形成された孔を介して電気的に接続してもよい。
【００１４】
第２の電気配線部が、化合物半導体回路の上部１um以上２０um以下の高さに形成してもよい。
【００１５】
第２の電気配線部は、Ａｌ、Ｃｕ、Ａｕのいずれかを含んでもよい。
【００１６】
第２の電気配線部は、その厚みが１ｕｍ以上２０ｕｍ以下、その幅が１ｕｍ以上２０ｕｍ以下としてもよい。
【００１７】
半導体基板は、シリコン基板としてもよい。
【００１８】
半導体回路は、ＬＳＩ回路としてもよい。
【００１９】
化合物半導体回路は、化合物半導体素子としてもよい。
【００２０】
化合物半導体素子は、ホール素子としてもよい。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板上の第１の領域に半導体回路を形成し、該半導体回路を含む全領域に絶縁膜を塗布する工程と、半導体基板上の前記絶縁膜の一部を除去して、化合物半導体回路を形成するための第２の領域を形成する工程と、半導体回路の上部及び化合物半導体回路と対向する側面を含む前記第１の領域に窒化シリコン膜を形成する工程と、絶縁膜が除去された前記半導体基板上の第２の領域に、化合物半導体回路を形成する工程と、半導体回路と化合物半導体回路とを、第一の電気配線部により電気的に接続する工程と、化合物半導体回路が形成された第２の領域の直上部に、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部を形成する工程とを具えたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、半導体回路（ＬＳＩ回路等）と化合物半導体回路（ホール素子を有する化合物半導体素子等）とが形成された基板に、さらに、化合物半導体回路の直上に、該直下の化合物半導回路に対して磁束密度を増加させるための所定の形状の電気配線（例えば、コ字型または馬蹄型の形状を呈した金属配線等）を形成し、この配線に被検出電流を流すようにしたので、電流により発生する磁場を化合物半導体回路で集約して検出することができる小型で、高感度かつ高精度な電流センサを実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態である、半導体装置の断面図である。
【図２】図１の半導体装置におけるホール素子とＣｕ配線との相対位置を示す平面図である。
【図３】図１の半導体装置の製造方法を示すフローチャートである。
【図４】本発明の第２の実施の形態である、半導体装置の断面図である。
【発明を実施するための形態】
【００２４】
〔第１の例〕
（装置構成）
本発明の第１の実施の形態を、図１ないし図３に基づいて説明する。
【００２５】
図１および図２は、本発明に係る半導体装置の構成例を示す。
【００２６】
半導体装置１００は、半導体基板１０１と、半導体基板１０１上の第１の領域に形成された半導体回路１１３と、半導体基板１０１上の第２の領域に形成された化合物半導体回路１０２と、半導体回路１１３の上部及び化合物半導体回路１０２と対向する側面を含む第１の領域に形成された窒化シリコン膜１０７と、半導体回路１１３と化合物半導体回路１０２とを電気的に接続する第一の電気配線部１０９と、化合物半導回路１０２が形成された第２の領域の直上部において配線され、該直下の化合物半導回路１０２に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部１１１とを備えて構成されている。
【００２７】
（製造方法）
図３は、半導体装置１００の製造工程を示すフローチャートである。
【００２８】
ステップＳ１では、半導体基板１０１上の第１の領域Ａに半導体回路１１３を形成し、該半導体回路１１３を含む全領域に絶縁膜１０６を塗布する。
【００２９】
ステップＳ２では、半導体基板１０１上の絶縁膜１０６の一部を除去して、化合物半導体回路１０２を形成するための第２の領域Ｂを形成する。
【００３０】
ステップＳ３では、半導体回路１１３の上部及び化合物半導体回路１０２と対向する側面を含む第１の領域Ａに窒化シリコン膜（ＳｉＮ）１０７を形成する。
【００３１】
ステップＳ４では、絶縁膜１０７が除去された半導体基板１０１上の第２の領域Bに、化合物半導体回路１０２を形成する。
【００３２】
ステップＳ５では、半導体回路１１３と化合物半導体回路１０２とを、第一の電気配線部１０９により電気的に接続する。
【００３３】
ステップＳ６では、化合物半導体回路１０２が形成された第２の領域Bの直上部に、該直下の化合物半導体回路１０２に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部１１１を形成する。
【００３４】
＜具体例＞
以下、半導体装置１００の製造方法を具体例を挙げて説明する。
【００３５】
まず、図１に示すように、Ｓｉ単結晶基板（半導体基板）１０１上の所望のエリア（第１の領域Ａ）に、シリコンＬＳＩ回路（半導体回路）１１３を最上層保護膜なしの状態で形成し、シリコンＬＳＩ回路１１３の全体をＳｉＯ2層（絶縁膜）１０６で覆う（ステップＳ１）。この場合、シリコンＬＳＩ回路（半導体回路）１１３は、Ｓｉ半導体デバイス回路１０４と、金属配線１０５とを含む構成とされている。
【００３６】
次に、所望のエリア（第２の領域B）における層間膜であるＳｉＯ2層１０６を除去し、該所望のエリアのＳｉ単結晶基板１０１の基板表面のみを露出させる（ステップＳ２）。
【００３７】
次に、シリコンＬＳＩ回路１１３を保護する役目を担う窒化シリコン（ＳｉＮ）膜１０７を、シリコンＬＳＩ回路１１３の上部及び側面を含むウエハ全面に形成する（ステップＳ３）。
【００３８】
そして、化合物半導体素子を形成するエリア（第２の領域B）のＳｉＮ膜１０７のみを除去してＳｉ単結晶基板１０１の基板表面を露出させ、この露出しているＳｉ単結晶基板１０１の基板表面を水素原子で終端せしめる。
【００３９】
次に、その基板表面が露出したＳｉ単結晶基板１０１をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）装置へと導入する。そして、化合物半導体構成物質を、Ｓｉ単結晶基板１０１上に照射することにより、その露出していたＳｉ単結晶基板１０１上に極めて良質の化合物半導体膜を直接形成する。
【００４０】
さらに、Ｓｉ単結晶基板１０１上に化合物半導体膜が直接形成されたエリア（第２の領域B）において、化合物半導体膜を所望の形状に加工して化合物半導体素子（化合物半導体回路）１０２を作成する（ステップＳ４）。この場合、化合物半導体素子としては、特に、ホール素子を形作る。その後、化合物半導体素子の保護膜１０８を形成する。
【００４１】
次に、図２に示すように、シリコンＬＳＩ回路１１３と化合物半導体素子１０２とを電気的に接続するためのコンタクト穴１１２を設け、このコンタクト穴１１２を通して、金属配線（第一の電気配線部）１０９を設ける（ステップＳ５）。
【００４２】
これにより、同一のＳｉ単結晶基板１０１上においてシリコンＬＳＩ回路１１３と化合物半導体素子１０２とを同時に形成すると同時に、化合物半導体素子１０２とシリコンＬＳＩ１１３とを電気的に接続することができる。
【００４３】
次に、化合物半導体素子１０２と金属配線１０９とを保護するために、ＳｉＯ2膜またはＳｉＮ膜からなる層間膜１１０を形成する。さらに、この層間膜１１０の上部にＵＢＭ（アンダーバンプメタル）膜を形成した後、メッキ技術を用いてＡｌまたはＣｕまたはＡｕを主成分とする金属配線（第２の電気配線部）１１１を形成する（ステップＳ６）。
【００４４】
この金属配線１１１は、直下の化合物半導体素子１０２に対して磁束密度を増加させるための所定の形状を有する。例えば、図２に示すように、化合物半導体素子１０２であるホール素子の上部において、コ字型または馬蹄型を呈する形状とする。これにより、このＡｌまたはＣｕまたはＡｕを主成分とする金属配線１１１に電流が流れる際に発生する磁場が、コ字型または馬蹄型の形状により磁束密度が増加し、直下の化合物半導体ホール素子１０２が受感できる磁場強度を増加させる。
【００４５】
本例では、コ字型または馬蹄型を呈する形状を有する金属配線１１１と、化合物半導体素子１０２であるホール素子との距離は、約７ｕｍであったが、この距離はＬＳＩ配線数によるＬＳＩ部の高さが律速となっている。従って、ＬＳＩ部の積層回路配線数を低減することも可能であり、１ｕｍまで低減できれば、より好ましい。
【００４６】
一方、シリコンＬＳＩ回路１１３内の積層配線数が増加すれば、コ字型または馬蹄型の金属配線１１１とホール素子１０２との距離が増加し、その結果、電流センサとしての検出感度とその精度が低下する傾向にあるが、最大２０ｕｍ程度の距離までに抑えることにより、現行技術における最も好ましい感度と検出精度は維持できる。
【００４７】
以上の手順により、磁場検出する化合物半導体素子１０２と、被検出電流を流す一次導体としての金属配線１１１と、化合物半導体素子１０２から出力される信号を中継・演算処理するシリコンＬＳＩ回路１１３とを同一の半導体チップ内に一体に構成することができる。その結果、小型で、高感度、かつ、高精度な電流センサ用半導体チップが形成可能となる。
【００４８】
この半導体チップをプラスチックＰＫＧで組み立てる際には、コ字型または馬蹄型を呈する金属配線１１１の末端を、ワーヤーボンディング技術によりＡｕワイヤー等を用いてパッケージの端子と電気的に接続する。この端子に被検出電流を通電させることにより、被検出電流が、化合物半導体素子１０２としてのホール素子の直上に設けられたコ字型または馬蹄型を呈する金属配線１１１を流れることにより、その電流量に比例した磁場が発生し、この直下に設けられたホール素子で、この磁場を検出することになる。
【００４９】
さらに、コ字型または馬蹄型を呈する金属配線１１１と化合物半導体素子１０２であるホール素子との距離が近いため、極僅かな電流量の変化も精度良く検出することが可能となる。
【００５０】
〔第２の例〕
次に、本発明の第２の実施の形態を、図４に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。
【００５１】
図４は、半導体装置１００の構成例を示す。
【００５２】
本例では、第２の電気配線部としての金属配線１１１と、化合物半導体回路としての化合物半導体素子１０２であるホール素子との間に、空間１１４をさらに設けたことを特徴とする。
【００５３】
以下、空間１１４の具体例について説明する。なお、半導体装置１００の全体的な構成およびその製造方法は第１の例と同じであるため、ここでの説明は省略する。
【００５４】
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を用いて、コ字型または馬蹄型形状の金属配線１１１と化合物半導体素子１０２であるホール素子との間に、図４に示すような、高さが１ｕｍ以上２０ｕｍ以下で、体積が１ｕｍ３以上１,０００,０００ｕｍ３以下の空間１１４を設ける。
【００５５】
さらに、ＰＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、空間１１４の上部にＳｉＯ2膜やＳｉＮ膜等の保護膜を形成することにより、金属配線１１１と化合物半導体素子１０２であるホール素子との間に設けた空間１１４を完全に密閉する。
【００５６】
このようにして構成された空間１１４は、ＰＣＶＤ装置内でＳｉＯ2膜またはＳｉＮ膜形成時に密閉されることから、この空間１１４内は真空状態、または、保護形成時に用いた低圧のガスが封入された状態となっている。
【００５７】
このようにコ字型または馬蹄型の金属配線１１１と化合物半導体素子１０２であるホール素子との間に密閉された空間１１４を設けることにより、この空間１１４が緩衝領域となって、外的な応力がホール素子に印加されることを小さくすることが可能となる。その結果、ホール素子の磁気検出感度の応力による変動を抑制でき、より高精度に磁場を検出することが可能となる。
【００５８】
以上の手順により、空間１１４と、磁場検出する化合物半導体素子１０２であるホール素子と、被検出電流を流す一次導体である金属配線１１１と、化合物半導体素子１０２から出力される信号を中継・演算処理するシリコンＬＳＩ回路１１３とを同一の半導体チップ内に一体に構成させることができ、これにより、小型で、高感度、かつ、一段と高精度な電流センサ用の半導体チップを形成することが可能となる。
【産業上の利用可能性】
【００５９】
本発明は、高感度な化合物半導体素子であるホール素子と、このホール素子が出力する信号を演算するＬＳＩ回路と、さらに、被検出電流が流れる導体とを同一の半導体チップ内に一体に構成した、小型化で高感度かつ高精度な半導体装置、特に、電流センサの供給が可能となる。
【符号の説明】
【００６０】
１０１ Ｓｉ単結晶基板
１０２ 化合物半導体素子（ホール素子）
１０４ シリコンＬＳＩ回路内におけるＳｉ半導体デバイス
１０５ シリコンＬＳＩ回路内における金属配線
１０６ ＳｉＯ2層間膜
１０７ ＳｉＮ保護膜
１０８ 保護膜
１０９ 金属配線
１１０ 層間膜
１１１ ホール素子直上でコ字型を呈するＣｕ配線
１１２ コンタクト穴
１１３ シリコンＬＳＩ回路
１１４ 一次導体配線とホール素子との間に設けられた空間
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板上の第１の領域に形成された半導体回路と、
前記半導体基板上の第２の領域に形成された化合物半導体回路と、
前記半導体回路の上部及び前記化合物半導体回路と対向する側面を含む前記第１の領域に形成された窒化シリコン膜と、
前記半導体回路と前記化合物半導体回路とを電気的に接続する第一の電気配線部と、
前記化合物半導体回路が形成された前記第２の領域の直上部において配線され、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部と
を具えたことを特徴とする半導体装置。
【請求項２】
前記所定の形状を有する第２の電気配線部は、コ字型または馬蹄型の形状を有する金属配線からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の電気配線部と前記化合物半導体回路との間に、空間をさらに設けたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記空間は、真空またはガスが封入された密閉された空間であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体回路と前記化合物半導体回路とが、前記窒化シリコン膜に形成された孔を介して電気的に接続されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第２の電気配線部が、前記化合物半導体回路の上部１um以上２０um以下の高さに形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第２の電気配線部は、Ａｌ、Ｃｕ、Ａｕのいずれかを含むことを特徴とする請求項１から６のいずれか半導体装置。
【請求項８】
前記第２の電気配線部は、その厚みが１ｕｍ以上２０ｕｍ以下、その幅が１ｕｍ以上２０ｕｍ以下であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板は、シリコン基板であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体回路は、ＬＳＩ回路であることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記化合物半導体回路は、化合物半導体素子であることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記化合物半導体素子は、ホール素子を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
半導体装置の製造方法であって、
半導体基板上の第１の領域に半導体回路を形成し、該半導体回路を含む全領域に絶縁膜を塗布する工程と、
前記半導体基板上の前記絶縁膜の一部を除去して、化合物半導体回路を形成するための第２の領域を形成する工程と、
前記半導体回路の上部及び前記化合物半導体回路と対向する側面を含む前記第１の領域に窒化シリコン膜を形成する工程と、
前記絶縁膜が除去された前記半導体基板上の前記第２の領域に、前記化合物半導体回路を形成する工程と、
前記半導体回路と前記化合物半導体回路とを、第一の電気配線部により電気的に接続する工程と、
前記化合物半導体回路が形成された前記第２の領域の直上部に、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部を形成する工程と
を具えたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記所定の形状を有する第２の電気配線部は、コ字型または馬蹄型の形状を有する金属配線からなることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第２の電気配線部と前記化合物半導体回路との間に空間を設けるステップをさらに具えたことを特徴とする請求項１３又は１４記載の半導体装置の製造方法。
【請求項１６】
前記空間は、真空またはガスが封入された密閉された空間であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板は、シリコン基板であることを特徴とする請求項１３から１５のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記半導体回路は、ＬＳＩ回路であることを特徴とする請求項１３から１６のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記化合物半導体回路は、化合物半導体素子であることを特徴とする請求項１３から１７のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記化合物半導体素子は、ホール素子を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項１】
半導体装置であって、
半導体基板と、
前記半導体基板上の第１の領域に形成された半導体回路と、
前記半導体基板上の第２の領域に形成された化合物半導体回路と、
前記半導体回路の上部及び前記化合物半導体回路と対向する側面を含む前記第１の領域に形成された窒化シリコン膜と、
前記半導体回路と前記化合物半導体回路とを電気的に接続する第一の電気配線部と、
前記化合物半導体回路が形成された前記第２の領域の直上部において配線され、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部と
を具えたことを特徴とする半導体装置。
【請求項２】
前記所定の形状を有する第２の電気配線部は、コ字型または馬蹄型の形状を有する金属配線からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の電気配線部と前記化合物半導体回路との間に、空間をさらに設けたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記空間は、真空またはガスが封入された密閉された空間であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体回路と前記化合物半導体回路とが、前記窒化シリコン膜に形成された孔を介して電気的に接続されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第２の電気配線部が、前記化合物半導体回路の上部１um以上２０um以下の高さに形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第２の電気配線部は、Ａｌ、Ｃｕ、Ａｕのいずれかを含むことを特徴とする請求項１から６のいずれか半導体装置。
【請求項８】
前記第２の電気配線部は、その厚みが１ｕｍ以上２０ｕｍ以下、その幅が１ｕｍ以上２０ｕｍ以下であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板は、シリコン基板であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体回路は、ＬＳＩ回路であることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記化合物半導体回路は、化合物半導体素子であることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記化合物半導体素子は、ホール素子を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
半導体装置の製造方法であって、
半導体基板上の第１の領域に半導体回路を形成し、該半導体回路を含む全領域に絶縁膜を塗布する工程と、
前記半導体基板上の前記絶縁膜の一部を除去して、化合物半導体回路を形成するための第２の領域を形成する工程と、
前記半導体回路の上部及び前記化合物半導体回路と対向する側面を含む前記第１の領域に窒化シリコン膜を形成する工程と、
前記絶縁膜が除去された前記半導体基板上の前記第２の領域に、前記化合物半導体回路を形成する工程と、
前記半導体回路と前記化合物半導体回路とを、第一の電気配線部により電気的に接続する工程と、
前記化合物半導体回路が形成された前記第２の領域の直上部に、該直下の前記化合物半導体回路に対して磁束密度を増加させるための所定の形状を有する第２の電気配線部を形成する工程と
を具えたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記所定の形状を有する第２の電気配線部は、コ字型または馬蹄型の形状を有する金属配線からなることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第２の電気配線部と前記化合物半導体回路との間に空間を設けるステップをさらに具えたことを特徴とする請求項１３又は１４記載の半導体装置の製造方法。
【請求項１６】
前記空間は、真空またはガスが封入された密閉された空間であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板は、シリコン基板であることを特徴とする請求項１３から１５のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記半導体回路は、ＬＳＩ回路であることを特徴とする請求項１３から１６のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記化合物半導体回路は、化合物半導体素子であることを特徴とする請求項１３から１７のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記化合物半導体素子は、ホール素子を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−１０８８７７（Ｐ２０１３−１０８８７７Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４８９２（Ｐ２０１１−２５４８９２）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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