半導体装置、パラメータ最適化方法、及びプログラム
【課題】トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供すること。
【解決手段】ＭＯＳトランジスタから構成されたプリミティブゲート回路１１ａを奇数段でリング状に結合した第１リングオシレータ部１１の各前記プリミティブゲート回路の出力部と電気的に接続された負荷部１２となる第１配線を有する配線負荷パターンと、第２リングオシレータ部の各プリミティブゲート回路の出力部が第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、第３リングオシレータ部の各プリミティブゲート回路の出力部が第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。
【解決手段】ＭＯＳトランジスタから構成されたプリミティブゲート回路１１ａを奇数段でリング状に結合した第１リングオシレータ部１１の各前記プリミティブゲート回路の出力部と電気的に接続された負荷部１２となる第１配線を有する配線負荷パターンと、第２リングオシレータ部の各プリミティブゲート回路の出力部が第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、第３リングオシレータ部の各プリミティブゲート回路の出力部が第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するために用いる半導体装置、パラメータ最適化方法、及びプログラムに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを用いた半導体集積回路の設計では、シリコンウェハ上に作成されたリングオシレータ（Ring Oscillator；ＲＯＳＣ）パターンにより測定した伝達遅延時間（Ｔｐｄ）とＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いてシミュレーションしたＴｐｄとの整合検証が行われる。この整合検証を行う過程において、そのＴｐｄ誤差の要因分析をするためには、ＤＣ（直流）的な要因とＡＣ（容量）的な要因とに分離することが不可欠となる。
【０００３】
ＡＣ的な要因には、ゲート容量、ゲートオーバラップ容量、ジャンクション容量のトランジスタ部の容量成分とＲＯＳＣを形成している配線容量がある。ＡＣ的な誤差を最適化するためには、これら各々の容量成分を分析した上で、誤差の起因となっている容量パラメータを最適化しなければならない。容量パラメータを測定するには、一般的には、ＬＣＲメータ（コイル（Ｌ）／コンデンサ（Ｃ）／インピーダンス（Ｚ、Ｒ）の測定装置）などで、容量抽出パターンを用いて、直接的にゲート容量、ゲートオーバラップ容量、配線容量の測定を行い、その実測値に対して、パラメータ抽出を行っている（非特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１９７６号公報
【特許文献２】特開２００２−２６１２７２号公報
【特許文献３】特開２０００−２９８６８３号公報
【特許文献４】特開２０１０−１０５１５号公報
【非特許文献】
【０００５】
【非特許文献１】青木均著、外２名、「ＣＭＯＳモデリング技術−ＳＰＩＣＥ用コンパクトモデリングの理論と実践」、初版、丸善、２００６年１月、ｐ．１８５−１９３。
【非特許文献２】三浦道子著、外２名、「回路シミュレーション技術とＭＯＳＦＥＴモデリング」、リアライズ理工センター、２００３年３月、ｐ．３８５−３９０。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＬＣＲメータにて直接測定するには、容量値の感度を高めるために、実回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路などのプリミティブゲート回路）とは異なる大きなレイアウト構造によりパラメータ抽出を行うため、ＴＥＧ（Test Element Group）面積効率が悪いことや、実回路動作時の遅延値として、正しく抽出されているかどうかを判別するには、実回路動作時の遅延値の求め、遅延量として、実測値と比較するまでわからないという問題点がある。
【０００７】
また、遅延として観測された値は、それぞれの容量パラメータの合計値として観測されるので、実回路の周波数（又はＴｐｄ）として観測される値と、シミュレーション値とがずれた場合、各容量成分のうちどの容量成分がずれているのかを判定することが難しいという問題点もある。
【０００８】
さらに、ＲＯＳＣから観測されるＴｐｄから容量換算するには、各容量成分の要因分離が難しいという問題がある。
【０００９】
ところで、Ｔｐｄ検証のシリコン特性とシミュレーション特性とのＴｐｄ誤差要因分析過程において、ＤＣ的な要因誤差、ＡＣ的な要因誤差とに分けて評価しなければ、正確にＴｐｄ誤差を最適化することができない。その中でも、ＡＣ的な要因誤差においては、トランジスタ起因のゲート容量、ゲートオーバラップ容量、ジャンクション容量の誤差や、配線起因の誤差にそれぞれ分け、パラメータの最適化をしなければならない。
【００１０】
従来技術においては、Ｔｐｄを検証する上で、個々のパラメータを最適化する手法として、ＲＯＳＣパターンによるＤＣ的な要因分析法（特許文献１参照）、ＡＣ的な要因分析法（特許文献２、３参照）が開示されている。特に、ＡＣ的な要因分析法では、配線容量に特化したものが多い。また、特許文献２では、トランジスタのゲートオーバラップ容量のみに特化して議論されている。
【００１１】
しかしながら、特許文献１−３に記載の手法では、トランジスタの容量成分までブレークダウンして議論されておらず、トランジスタの容量の各成分や配線容量を分離して、誤差分析することができない。
【００１２】
また、特許文献４では、負荷部のコンタクト個数依存性のＴｐｄインパクトを抽出するパターンを提案しているが、コンタクト部の容量パラメータの具体的な最適化、抽出方法については、議論されていない。
【００１３】
本発明の主な課題は、トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体装置において、ＭＯＳトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第１リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線を有する配線負荷パターンと、前記第１リングオシレータ部と同様な構成の第２リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、前記第１リングオシレータ部と同様な構成の第３リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする。
【００１５】
本発明の第２の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、を含むことを特徴とする。
【００１６】
本発明の第３の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップ（図１２のステップＡ２）と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップ（図１２のステップＡ３、Ａ５、Ａ７、Ａ９）と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップ（図１２のステップＡ４、Ａ６、Ａ８、Ａ１０）と、を実行させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＬＣＲメータ等の測定装置から直接、容量抽出を行うことなく、伝播遅延時間の感度を用いて、間接的にパラメータを最適化することができる。また、リングオシレータパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部が無いＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。
【図２】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部があるＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。
【図３】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける配線負荷パターンの構成を模式的に示した部分平面図である。
【図４】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数１本）の構成を模式的に示した部分平面図である。
【図５】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数３本）の構成を模式的に示した部分平面図である。
【図６】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン１）の構成を模式的に示した部分平面図である。
【図７】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン２）の構成を模式的に示した部分平面図である。
【図８】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン３）の構成を模式的に示した部分平面図である。
【図９】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン１）の構成を模式的に示した部分平面図である。
【図１０】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン２）の構成を模式的に示した部分平面図である。
【図１１】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン３）の構成を模式的に示した部分平面図である。
【図１２】本発明の実施例１に係るパラメータ最適化方法を模式的に示したフローチャートである。
【図１３】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて負荷部が無い場合、及び、配線負荷パターンを有する場合のそれぞれのＴｐｄの実測値及びシミュレーション値を模式的に示したグラフである。
【図１４】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件１でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。
【図１５】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件２でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。
【図１６】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のＳＴＩ周囲長依存性を模式的に示したグラフである。
【図１７】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【図１８】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート周囲長依存性を模式的に示したグラフである。
【図１９】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【発明を実施するための形態】
【００１９】
本発明の実施形態１に係る半導体装置では、ＭＯＳトランジスタから構成されたプリミティブゲート回路（図２の１１ａ）を奇数段でリング状に結合した第１リングオシレータ部（図２の１１）の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線（図３の３５〜３８）を有する配線負荷パターン（図３参照）と、前記第１リングオシレータ部と同様な構成の第２リングオシレータ部（図２の１１）の各プリミティブゲート回路（図２の１１ａ）の出力部が前記第１配線と同様な構成の第２配線（図４、図５の３５〜３８）を介して負荷部（図４、図５の１２）となるＭＯＳトランジスタのゲート（図４、図５の４０）に電気的に接続された複数のゲート負荷パターン（図４、図５参照）と、前記第１リングオシレータ部と同様な構成の第３リングオシレータ部（図２の１１）の各プリミティブゲート回路（図２の１１ａ）の出力部が前記第１配線と同様な構成の第３配線（図６〜図１１の３５〜３８）を介して負荷部となる拡散層（図６〜図１１の５０又は５２若しくは５３）に電気的に接続された複数の拡散層負荷パターン（図６〜図１１参照）と、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。
【００２０】
本発明の前記半導体装置においては、前記複数のゲート負荷パターンは、パターンごとに前記第２配線に電気的に接続される前記ゲートの個数が異なることが好ましい。
【００２１】
本発明の前記半導体装置においては、前記ゲート負荷パターンは、前記負荷部となる前記ＭＯＳトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることが好ましい。
【００２２】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、互いに前記第３配線に電気的に接続される前記拡散層の個数が異なることが好ましい。
【００２３】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にＳＴＩが配されているＳＴＩ構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することが好ましい。
【００２４】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第３リングオシレータ部の基板電位と同じ電位であり、
前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることが好ましい。
【００２５】
本発明の実施形態２に係るパラメータ最適化方法では、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程（図１２のステップＡ２）と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程（図１２のステップＡ３、Ａ５、Ａ７、Ａ９）と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程（図１２のステップＡ４、Ａ６、Ａ８、Ａ１０）と、を含む。
【００２６】
本発明の前記パラメータ最適化方法においては、前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることが好ましい。
【００２７】
本発明の前記パラメータ最適化方法において、前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。
【００２８】
本発明の前記パラメータ最適化方法においては、前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がＳＴＩと接するＳＴＩ周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。
【００２９】
本発明の前記パラメータ最適化方法においては、前記ＳＴＩ周囲長又は前記ゲート周囲長が０のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことが好ましい。
【００３０】
本発明の実施形態３に係るプログラムでは、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、を実行させる。
【００３１】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【実施例１】
【００３２】
本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部が無いＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。図２は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部があるＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。図３は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける配線負荷パターンの構成を模式的に示した部分平面図である。図４は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数１本）の構成を模式的に示した部分平面図である。図５は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数３本）の構成を模式的に示した部分平面図である。図６は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン１）の構成を模式的に示した部分平面図である。図７は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン２）の構成を模式的に示した部分平面図である。図８は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン３）の構成を模式的に示した部分平面図である。図９は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン１）の構成を模式的に示した部分平面図である。図１０は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン２）の構成を模式的に示した部分平面図である。図１１は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン３）の構成を模式的に示した部分平面図である。
【００３３】
パラメータ最適化方法は、回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化する方法である。パラメータ最適化方法は、半導体装置に電気的に接続された測定装置（例えば、ＬＣＲメータ等）を用いて伝達遅延時間（Ｔｐｄ）を測定し、半導体装置におけるＭＯＳトランジスタ部と同じモデルについて回路シミュレーションプログラム（例えば、ＳＰＩＣＥ等）を実行するコンピュータを用いてＴｐｄをシミュレーションすることによって、当該コンピュータにて、Ｔｐｄの整合検証を行い、整合していなければ回路シミュレーションソフトにおけるＭＯＳトランジスタのモデルのパラメータを最適化する。このようなパラメータ最適化方法を実施するために、以下のような半導体装置（モデル）が用いられる。
【００３４】
半導体装置は、半導体集積回路の動作速度を評価するためのテスト回路として負荷部の無いリングオシレータ部１１（ＲＯＳＣ部）のみからなるＲＯＳＣパターン１０Ａを有する（図１（Ａ）参照）。ＲＯＳＣパターン１０Ａは、ＭＯＳトランジスタ（Ｎｃｈ型トランジスタ、Ｐｃｈ型トランジスタ）から構成されたインバータ１１ａ（その他のＮＡＮＤ回路、ＮＯＲ回路などのプリミティブゲート回路でも可）を多段（奇数段；通常は４７段）でリング状に結合した構成となっている。インバータ１１ａは、電圧が入力されるＶｉｎ配線２８がコンタクト３４を介してＮｃｈ型トランジスタ及びＰｃｈ型トランジスタの共通のゲート２１と電気的に接続され、Ｎｃｈ型トランジスタではゲート２１の両側にソース／ドレイン領域となる拡散層２２、２３が形成され、Ｐｃｈ型トランジスタではゲート２１の両側にソース／ドレイン領域となる拡散層２４、２５が形成され、拡散層２２がコンタクト３０を介してＧＮＤ配線２６に電気的に接続され、拡散層２４がコンタクト３２を介してＶｄｄ配線２７に電気的に接続され、拡散層２３、２５がそれぞれコンタクト３１、３３を介して共通のＶｏｕｔ配線２９に電気的に接続されている（図１（Ｂ）参照）。
【００３５】
また、半導体装置は、ＲＯＳＣパターン１０Ａとは別に、ＲＯＳＣパターン１０ＡにおけるＤＣ特性の合わせ込みを行うためのモデルとして、リングオシレータ部１１に負荷部１２を接続したＲＯＳＣパターン１０Ｂを有する（図２（Ａ）参照）。ＲＯＳＣパターン１０Ｂは、図１（Ａ）のＲＯＳＣパターン１０ＡのＲＯＳＣ部１１と同様な構成のＲＯＳＣ部１１を有し、ＲＯＳＣ部１１におけるか各インバータ１１ａのＶｏｕｔ配線２９がコンタクト３６を介して配線３５に電気的にされ（図２（Ｂ）参照）、配線３５が負荷部１２における負荷容量１２ａの一端に電気的に接続され、負荷容量１２ａの他端がＧＮＤに電気的に接続されている。負荷容量１２ａには、複数のモデルがあり、配線負荷パターン（図３参照）と、ゲート負荷パターン（図４、図５参照）と、拡散層負荷パターン（図６〜図１１参照）と、がある。
【００３６】
図３の配線負荷パターンは、ゲート負荷パターン（図４、図５参照）及び拡散層負荷パターン（図６〜図１１参照）での配線容量による誤差を排除するためのものであり、ゲート負荷パターン及び拡散層負荷パターンの配線部分（配線３５、コンタクト３８、配線３７）と同じ構成となっている。配線負荷パターンでは、各インバータ１１ａのＶｏｕｔ配線２９から負荷部（図２（Ａ）の１２）に引き出された配線３５がコンタクト３８を介して配線３７と電気的に接続された構成となっている。配線負荷パターンは、ゲート負荷パターン及び拡散層負荷パターンの容量負荷パターンのフレームワークとなっており、配線３７にコンタクトを介してゲート又は拡散層に接続するのみで、ゲート負荷パターン及び拡散層負荷パターンとすることができるという特徴がある。なお、配線容量は、一般的に、ＬＰＥ（Layout Parameter Extraction）を使用することで抽出できるが、図３の配線負荷パターンでは、ウェハごとの太り、細り量をＴｐｄとして計測できる。
【００３７】
図４、図５のゲート負荷パターンは、負荷部１２の配線３７とＭＯＳトランジスタのゲート４０とがコンタクト４１を介して接続された負荷本数を変更したパターン（図４では１本、図５では３本）となっている。ゲート負荷パターンでは、ゲート４０の両側に拡散層４２が配されたＭＯＳトランジスタがゲート長方向に並んで配されており、所定のゲート４０がコンタクト４１を介して配線３７に電気的に接続されており、各拡散層４２がコンタクト４４を介して配線４３に電気的に接続されている。ＭＯＳトランジスタは、ＮＭＯＳまたは、ＰＭＯＳのどちらか一方である。配線４３のうちソースに係る拡散層４２と電気的に接続されている配線４３は、ソース端子４６に電気的に接続されている。配線４３のうちドレインに係る拡散層４２と電気的に接続されている配線４３は、ドレイン端子４７に電気的に接続されている。ＭＯＳトランジスタの基板は、基板端子４８（ボディ端子）と電気的に接続されている。ソース端子４６、ドレイン端子４７、基板端子４８は、それぞれ任意の電位が与えられるように、回路上、独立した端子となっている。
【００３８】
図６〜図１１の拡散層負荷パターン（ジャンクション容量負荷パターン）は、図６〜図８のＳＴＩ（Shallow Trench Isolation；素子分離）構成と、図９〜図１１のゲート構成と、の２種類の構成がある。
【００３９】
図６〜図８のＳＴＩ構成の拡散層負荷パターンは、複数の拡散層５０、５２、５３が並んでおり、各拡散層５０、５２、５３がＳＴＩ（図示せず）に囲まれた構成となっており、各拡散層５０、５２、５３がコンタクト５１を介して配線３７に電気的に接続されている。図６の各拡散層５０は、１本のコンタクト５１と接続されており、拡散層５２よりも短い。図７の各拡散層５２は、２本のコンタクト５１と接続されており、拡散層５０よりも長く、拡散層５３よりも短い。図８の各拡散層５３は、３本のコンタクト５１と接続されており、拡散層５２よりも長い。図６の拡散層５０のトータルの拡散層面積は、図７の拡散層５２のトータルの拡散層面積、及び、図８の拡散層５３のトータルの拡散層面積と一致するように設定されている。図６〜図８のＳＴＩ構成の拡散層負荷パターンは、ＳＴＩと接する拡散層の周囲の長さとなるＳＴＩ周囲長を変更したパターンとなっている。ＳＴＩ構成の拡散層負荷パターンにおける基板電位は、ＲＯＳＣ部（図２（Ａ）の１１）の基板電位と同電位であり、基板がＮ＋拡散層で形成された場合には、基板電位はＧＮＤとなり、基板がＰ＋拡散層で形成された場合には、基板電位はＶｄｄとなる。
【００４０】
図９〜図１１のゲート構成の拡散層負荷パターンは、複数の拡散層５０、５２、５３が並んでおり、各拡散層５０、５２、５３がゲート５５に囲まれた構成となっており、各拡散層５０、５２、５３がコンタクト５１を介して配線３７に電気的に接続されている。なお、図９〜図１１の拡散層５０、５２、５３は、図６〜図８の拡散層５０、５２、５３の構成と同様である。図９の各拡散層５０は、１本のコンタクト５１と接続されており、拡散層５２よりも短い。図１０の各拡散層５２は、２本のコンタクト５１と接続されており、拡散層５０よりも長く、拡散層５３よりも短い。図１１の各拡散層５３は、３本のコンタクト５１と接続されており、拡散層５２よりも長い。図９の拡散層５０のトータルの拡散層面積は、図１０の拡散層５２のトータルの拡散層面積、及び、図１１の拡散層５３のトータルの拡散層面積と一致するように設定されている。図９〜図１１のゲート構成の拡散層負荷パターンは、ゲート５５と隣接する拡散層の周囲の長さとなるゲート周囲長を変更したパターンとなっている。ゲート構成の拡散層負荷パターンにおける基板電位は、ＲＯＳＣ部（図２（Ａ）の１１）の基板電位と同電位であり、基板がＮ＋拡散層で形成された場合には、基板電位はＧＮＤとなり、基板がＰ＋拡散層で形成された場合には、基板電位は、Ｖｄｄとなる。負荷部（図２（Ａ）の１２）の拡散層５０、５２、５３と電気的に接続されるゲート端子（図示せず）は、任意の電位を与えられるように独立した端子となっている。
【００４１】
次に、本発明の実施例１に係るパラメータ最適化方法について図面を用いて説明する。図１２は、本発明の実施例１に係るパラメータ最適化方法を模式的に示したフローチャートである。図１３は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて負荷部が無い場合、及び、配線負荷パターンを有する場合のそれぞれの場合のＴｐｄの実測値及びシミュレーション値を模式的に示したグラフである。図１４は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件１でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。図１５は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件２でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。図１６は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のＳＴＩ周囲長依存性を模式的に示したグラフである。図１７は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。図１８は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート周囲長依存性を模式的に示したグラフである。図１９は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【００４２】
まず、ＤＣ特性の最適化フローとして、ＲＯＳＣパターン（図１（Ａ）参照）のＤＣ特性を再現するモデルを用意する（図１２のステップＡ１）。ここでは、ＲＯＳＣパターン（図１（Ａ）の１０Ａ）における１つのＮＭＯＳ、ＰＭＯＳのそれぞれの端子を抜き出したパターンよりＤＣ特性を測定し、ＤＣパラメータの最適化を行う。具体的には、ドレイン電流Ｉｄとゲート電圧ＶｇとのＩｄＶｇ特性、ドレイン電流Ｉｄとドレイン電圧ＶｄとのＩｄＶｄ特性などの基本特性を測定し、モデルパラメータに反映させる。
【００４３】
次に、各バイアス条件でのＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）の伝播遅延時間（Ｔｐｄ）を測定（実測、シミュレーション）する（図１２のステップＡ２）。なお、シミュレーションでは、ＤＣ測定結果を再現するようにパラメータを調整したモデルを用いる。
【００４４】
ここで、負荷部の無いＲＯＳＣパターン（図１（Ａ）参照）、配線負荷パターン（図３参照）、及び、拡散層負荷パターンのＳＴＩ構成パターン（図６〜図８参照）では、基板がＮ＋拡散層で形成された場合には、基板電位をＧＮＤに固定し、基板がＰ＋拡散層で形成された場合には、基板電位をＶｄｄに固定して、Ｔｐｄの測定を行う。
【００４５】
また、ゲート負荷パターン（図４、図５参照）は、負荷部１２のトランジスタの各端子が、任意に変更できるパターンであるので、ゲート容量捕捉することを目的とした評価の場合、負荷部１２のトランジスタのソース端子４６、ドレイン端子４７、基板端子４８を−Ｖｄｄ（もしくは、チャネルが形成された状態のバイアス条件）にて固定して、Ｔｐｄの測定を行う（条件１）。一方、ゲートオーバラップ容量を捕捉する評価を目的とした場合、ソース端子４６、ドレイン端子４７をＶｄｄ、基板端子４８をＧＮＤ（もしくは、チャネルが形成されないバイアス条件）に固定して、Ｔｐｄの測定を行う（条件２）。
【００４６】
また、拡散層負荷パターン（ゲート構成）（図９〜図１１参照）では、負荷部のゲート５５に係るゲート電位をＧＮＤ（もしくは、チャネルが形成されないバイアス条件）に固定して、Ｔｐｄの測定を行う。
【００４７】
次に、各ＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）にて得られたＴｐｄの実測値とシミュレーション値との誤差を計算し、誤差があれば回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化する（図１２のステップＡ３〜ステップＡ１０）。各パターンのＴｐｄの実測値とシミュレーション値との誤差（Ｔｐｄ誤差）は、［数式１］〜［数式５］の関係となる。
【００４８】
負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄ誤差（ΔTpd_ring）は、［数式１］の関係となる。
【００４９】
［数式１］
ΔTpd_ring＝Tpd_ring_meas−Tpd_ring_sim＝ΔCGate+ΔCjtotal+ΔWire_ring
※Tpd_ring_meas：負荷無しのＲＯＳＣパターンのＴｐｄの測定値
Tpd_ring_sim：負荷無しのＲＯＳＣパターンのＴｐｄのシミュレーション値
ΔCGate＝ΔCg＋ΔCov
ΔCGate：負荷無しのＲＯＳＣパターンのゲート負荷容量起因誤差
ΔCg：ゲート容量成分起因誤差
ΔCov：ゲートオーバラップ容量成分起因誤差
ΔCjtotal＝ΔCj＋ΔCjsw＋ΔCjswg
ΔCjtotal：負荷無しのＲＯＳＣパターンの拡散層負荷容量起因誤差
ΔCj：拡散層底面容量成分起因誤差
ΔCjsw：拡散層ＳＴＩ周囲長容量成分起因誤差
ΔCjswg：拡散層ゲート周囲長容量成分起因誤差
ΔWire_ring：負荷無しのＲＯＳＣパターンの配線負荷起因誤差
【００５０】
配線負荷パターン（図３参照）のＴｐｄ誤差（ΔTpd_wire_load）は、［数式２］の関係となる。
【００５１】
［数式２］
ΔTpd_wire_load＝Tpd_wire_load_meas−Tpd_wire_load_sim＝ΔTpd_ring−ΔWire_load
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの測定値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値
ΔTpd_ring：負荷無しのＲＯＳＣパターンのＴｐｄ誤差
ΔWire_load：負荷部の配線負荷起因誤差
【００５２】
ゲート負荷パターン（図４、図５参照）のＴｐｄ誤差（ΔTpd_CGate_load）は、［数式３］の関係となる。
【００５３】
［数式３］
ΔTpd_CGate_load＝Tpd_CGate_load_meas−Tpd_CGate_load_sim
＝ΔTpd_wire_load＋ΔCGate_load
※Tpd_CGate_load_meas：ゲート負荷パターンのＴｐｄの測定値
Tpd_CGate_load_sim：ゲート負荷パターンのＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCGate_load：ゲート負荷パターンのゲート負荷容量起因誤差
【００５４】
なお、ゲート負荷パターンのゲート負荷容量起因誤差（ΔCGate_load）が最適化されれば、負荷無しのＲＯＳＣパターンのゲート負荷容量起因誤差（ΔCGate）も同時に誤差がなくなる。
【００５５】
拡散層負荷パターン（ＳＴＩ構成）（図６〜図８参照）のＴｐｄ誤差（ΔTpd_CjSTI_load）は、［数式４］の関係となる。
【００５６】
［数式４］
ΔTpd_CjSTI_load＝Tpd_Cj_load_meas−Tpd_Cj_load_sim
＝ΔTpd_wire_load＋ΔCjsw_load＋ΔCj_load
※Tpd_Cj_load_meas：拡散層負荷パターン（ＳＴＩ構成）のＴｐｄの測定値
Tpd_Cj_load_sim：拡散層負荷パターン（ＳＴＩ構成）のＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCjsw_load：拡散層負荷パターン（ＳＴＩ構成）の拡散層ＳＴＩ周囲長容量成分起因誤差
ΔCj_load：拡散層負荷パターン（ＳＴＩ構成）の拡散層底面容量成分起因誤差
【００５７】
なお、拡散層負荷パターン（ＳＴＩ構成）の拡散層ＳＴＩ周囲長成分起因誤差（ΔCjsw_load）及び拡散層底面容量成分起因誤差（ΔCj_load）の誤差が最適化されれば、負荷無しのＲＯＳＣパターンの拡散層ＳＴＩ周囲長容量成分起因誤差（ΔCjsw）及び拡散層底面容量成分起因誤差（ΔCj）も同時に誤差はなくなる。
【００５８】
拡散層負荷パターン（ゲート構成）（図９〜図１１参照）のＴｐｄ誤差（ΔTpd_Cjate_load）は、［数式５］の関係となる。
【００５９】
［数式５］
ΔTpd_Cjate_load＝Tpd_Cj_load_meas−Tpd_Cj_load_sim
＝ΔTpd_wire_load＋ΔCjswg_load＋ΔCj_load＋ΔCov_load
※Tpd_Cj_load_meas：拡散層負荷パターン（ゲート構成）のＴｐｄの測定値
Tpd_Cj_load_sim：拡散層負荷パターン（ゲート構成）のＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCjswg_load：拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差
ΔCj_load：拡散層負荷パターン（ゲート構成）の拡散層底面容量成分起因誤差
ΔCov_load：拡散層負荷パターン（ゲート構成）のゲートオーバラップ容量成分起因誤差
【００６０】
なお、拡散層負荷パターン（ゲート構成）の拡散層底面容量成分起因誤差（ΔCj_load）が最適化されるとともに、拡散層負荷パターン（ゲート構成）のゲートオーバラップ容量成分起因誤差（ΔCov_load）が最適化されていれば、拡散層負荷パターンの固有の誤差は拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差（ΔCjswg_load）のみとなるので、拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差（ΔCjswg_load）が最適化されれば、負荷無しのＲＯＳＣパターンの拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）の誤差もなくなる。
【００６１】
また、各ＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）のＲＯＳＣ部（図１（Ａ）、図２（Ａ）の１１）で形成されているトランジスタと、負荷部（図２（Ａ）の１２）のトランジスタ、拡散層、ゲートの形成条件は、同一のプロセス条件で形成されていることが前提である。
【００６２】
負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄの実測値とシミュレーション値、及び、配線負荷パターン（図２（Ａ）、図３参照）のＴｐｄの実測値とシミュレーション値を図１３に示す。最終的な目標は、負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄの実測値（Tpd_ring_meas）とシミュレーション値（Tpd_ring_sim）の誤差（図１３のΔTpd_ring）を「ゼロ」にすることにある。各パターンの誤差は、［数式１］、［数式２］に示した通りの関係が成り立つ。これら、ΔTpd_ringは、各負荷パターンのＴｐｄ−負荷依存性（漸近線）の傾きを一致させるようにパラメータを調整することで、簡便にＲＯＳＣ部（図１（Ａ）、図２（Ａ）の１１）の誤差をなくすことができる。
【００６３】
以下、具体的な各負荷パターン（図２（Ａ）、図３〜図１１参照）でのパラメータ最適化方法（図１２のステップＡ３〜ステップＡ１０）の詳細を述べる。
【００６４】
ステップＡ２の後、ゲート負荷パターン（図４、図５参照）のＴｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きを条件１で計算し、各傾きが一致するか否かを判断する（図１２のステップＡ３）。なお、条件１は、負荷トランジスタのチャネルが形成されたバイアス条件であり、負荷トランジスタがＮＭＯＳの場合にはソース端子４６、ドレイン端子４７、基板端子４８は−Ｖｄｄ電位に固定され、負荷トランジスタがＰＭＯＳの場合にはソース端子４６、ドレイン端子４７、基板端子４８はＶｄｄ電位に固定される。図１４に条件１でのＴｐｄ−ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲート容量パラメータ（Cg）の実測値とシミュレーション値の誤差（ΔCg）を示している。Ｔｐｄのゲート本数依存性の実測とシミュレーションの各傾きが一致している場合（ステップＡ３のＹＥＳ）、ステップＡ５に進む。
【００６５】
Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合（ステップＡ３のＮＯ）、シミュレーション値の傾きを実測値の傾きに一致させるようにゲート容量パラメータ（Cg）にて調整することにより、ゲート容量成分起因誤差（ΔCg）を最適化する（図１２のステップＡ４）。
【００６６】
ステップＡ３のＹＥＳの場合、又は、ステップＡ４の後、ゲート負荷パターン（図４、図５参照）のＴｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きを条件２で計算し、各傾きが一致するか否かを判断する（図１２のステップＡ５）。なお、条件２は、負荷トランジスタのチャネルが形成されないバイアス条件であり、負荷トランジスタがＮＭＯＳの場合にはソース端子４６及びドレイン端子４７はＶｄｄ電位に固定され、かつ、基板端子４８はＧＮＤ電位に固定され、負荷トランジスタがＰＭＯＳの場合にはソース端子４６及びドレイン端子４７は−Ｖｄｄ電位に固定され、かつ、基板端子４８はＧＮＤ電位に固定される。図１５に条件２でのＴｐｄ−ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲートオーバラップ容量パラメータ（Cov）の誤差（ΔCov）を示している。Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致している場合（ステップＡ５のＹＥＳ）、ステップＡ７に進む。
【００６７】
Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合（ステップＡ５のＮＯ）、シミュレーション値の傾きを実測値の傾きに一致させるようにゲートオーバラップ容量パラメータ（Cov）を調整することにより、ゲートオーバラップ容量成分起因誤差（ΔCov）を最適化する（図１２のステップＡ６）。
【００６８】
ステップＡ５のＹＥＳの場合、又は、ステップＡ６の後、拡散層負荷パターン（ＳＴＩ構成；図６〜図８参照）のＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断する（図１２のステップＡ７）。ここで、ＳＴＩ周囲長は、ＳＴＩと接する拡散層の周囲の長さである。図１６、図１７にＴｐｄ-ＳＴＩ周囲長依存性の実測値とシミュレーション値を示す。ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致する場合（ステップＡ７のＹＥＳ）、ステップＡ９に進む。
【００６９】
ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致しない場合（ステップＡ７のＮＯ）、以下のようにしてパラメータを最適化する（図１２のステップＡ８）。
【００７０】
傾きのズレに関しては、Ｔｐｄ−ゲート本数依存性（図１４、図１５参照）と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層ＳＴＩ周囲長容量パラメータ（Cjsw）を調整することにより、拡散層ＳＴＩ周囲長容量成分起因誤差（ΔCjsw）を最適化する（図１６参照）。なお、差分のみが一致していない場合は、ΔCjswの最適化を省略することができる。
【００７１】
また、差分に関しては、傾きの線とＹ軸（縦軸）との交点（ＳＴＩ周囲長＝０）は、拡散層底面容量パラメータ（Cj）を示しているので、ＳＴＩ周囲長＝０のときのＴｐｄは、下記［数式６］の関係が成り立つように、シミュレーション値の差分（Cj_delta(sim)）を実測値の差分（Cj_delta(meas)）に一致させるように拡散層底面容量パラメータ（Cj）を調整することにより、拡散層底面容量成分起因誤差（ΔCj）を最適化する（図１７参照）。なお、傾きのみが一致していない場合は、ΔCjの最適化を省略することができる。
【００７２】
［数式６］
Cj_delta(meas)＝Tpd_wire_load_meas−Tpd_CjSTI_load_meas
Cj_delta(sim)＝Tpd_wire_load_sim−Tpd_CjSTI_load_sim
Cj_delta(meas)＝Cj_delta(sim)
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの実測値
Tpd_CjSTI_load_meas：ＳＴＩ周囲長＝０のときのＴｐｄの実測値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値（最適化後）
Tpd_CjSTI_load_sim：ＳＴＩ周囲長＝０のＴｐｄのシミュレーション値（最適化後）
【００７３】
ステップＡ７のＹＥＳの場合、又は、ステップＡ８の後、拡散層負荷パターン（ゲート構成；図９〜図１１参照）のＴｐｄのゲート周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾きが一致するか否かを判断する（図１２のステップＡ９）。ここで、ゲート周囲長は、ゲートと隣接する拡散層の周囲の長さである。図１８にＴｐｄ-ゲート周囲長依存性の実測値とシミュレーション値を示す。なお、ステップＡ７でＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断しているので、ステップＡ９ではゲート周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断していないが、ステップＡ７でＴｐｄの差分が一致するか否かを判断しない場合には、ステップＡ９でＴｐｄの差分が一致するか否かを判断し、その後、差分に関してパラメータの最適化を行ってもよい（図１９参照）。Ｔｐｄのゲート周囲長依存性の実測値とシミュレーション値の各傾きが一致する場合（ステップＡ９のＹＥＳ）、終了する。
【００７４】
ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾きが一致しない場合（ステップＡ９のＮＯ）、Ｔｐｄ−ゲート本数依存性（図１４、図１５参照）と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層ゲート周囲長容量パラメータ（Cjswg）を調整することにより、拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）を最適化し（図１２のステップＡ１０）、その後、終了する。
【００７５】
ステップＡ１０において、傾きに関して、「Cjswg＋Cov」を示しており、傾き誤差は「ΔCjswg_load+ΔCov_load」を示している。ゲートオーバラップ容量はゲート負荷パターン（図４、図５参照）にて最適化されたパラメータを組み込んだ状態で、傾きを一致させるように、拡散層ゲート周囲長容量パラメータ（Cjswg）を調整することにより、拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）を最適化する。一方、差分に関して、傾きの線とＹ軸（縦軸）との交点、すなわちゲート長＝０のときのＴｐｄの値は、下記［数式７］の関係が成り立つように、シミュレーション値の差分（Cj_delta(sim)）を実測値の差分（Cj_delta(meas)）に一致させるように拡散層底面容量パラメータ（Cj）を調整することにより、拡散層底面容量成分起因誤差（ΔCj）を最適化するが（図１９参照）、ステップＡ８により、ΔCjが最適化されているので、自動的に、［数式６］と［数式７］の値は一致する。
【００７６】
［数式７］
Cj_delta(meas)＝Tpd_wire_load_meas−Tpd_CjGate_load_meas,
Cj_delta(sim)＝Tpd_wire_load_sim−Tpd_CjGate_load_sim
Cj_delta(meas)＝Cj_delta(sim)
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの実測値
Tpd_CjGate_load_meas：ゲート周囲長＝０のときのＴｐｄの実測値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値（最適化後）
Tpd_CjGate_load_sim：ゲート周囲長＝０のＴｐｄのシミュレーション値（最適化後）
【００７７】
実施例１によれば、ＲＯＳＣ部１１とそのＲＯＳＣ部１１の各インバータ１１ａの出力部に接続された負荷部１２のディメンジョン振り（ゲート本数、拡散層ＳＴＩ周囲長、拡散層ゲート周囲長）したパターンを用いて、Ｔｐｄ−個数（またはディメンジョン）依存性の実測とシミュレーションの傾きを一致させるようにパラメータを最適化することにより、直接、ＬＣＲメータから容量抽出を行うことなく、Ｔｐｄの感度を用いて、間接的にパラメータを最適化することができる。また、ＲＯＳＣパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。
【００７８】
また、シリコンとＳＰＩＣＥの一致性検証に際し、Ｔｐｄにおける誤差の要因を回路特性から割り出すことが可能になり、さらにＳＰＩＣＥにおけるパラメータへのフィードバックも可能となる。特に、外部のファブレスメーカの採用に伴い、契約上の観点から素子の生の特性を採取することが困難になりつつある今日、本実施例は有効である。その理由は、複数通りの回路特性での測定結果の組み合わせから、Ｔｐｄに関わる素子特性の誤差（シリコンとＳＰＩＣＥとの間）を定量化できるからである。さらに、素子特性の採取に法的な制約が無い内部のファブレスメーカの場合であっても、Ｔｐｄの測定はアナログ的な電気測定（容量特性カーブなど）に比べて、検査ＴＡＴ（Turn Around Time）の観点から有利である。
【００７９】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８０】
１０Ａ、１０Ｂ ＲＯＳＣパターン
１１ ＲＯＳＣ部
１１ａ インバータ（プリミティブゲート回路）
１２ 負荷部
１２ａ 負荷容量
２１ ゲート
２２、２３、２４、２５ 拡散層
２６ ＧＮＤ配線
２７ Ｖｄｄ配線
２８ Ｖｉｎ配線
２９ Ｖｏｕｔ配線
３０、３１、３２、３３、３４ コンタクト
３５ 配線
３６ コンタクト
３７ 配線
３８ コンタクト
４０ ゲート
４１ コンタクト
４２ 拡散層
４３ 配線
４４ コンタクト
４６ ソース端子
４７ ドレイン端子
４８ 基板端子
５０、５２、５３ 拡散層
５１ コンタクト
５５ ゲート
【技術分野】
【０００１】
本発明は、回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するために用いる半導体装置、パラメータ最適化方法、及びプログラムに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを用いた半導体集積回路の設計では、シリコンウェハ上に作成されたリングオシレータ（Ring Oscillator；ＲＯＳＣ）パターンにより測定した伝達遅延時間（Ｔｐｄ）とＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いてシミュレーションしたＴｐｄとの整合検証が行われる。この整合検証を行う過程において、そのＴｐｄ誤差の要因分析をするためには、ＤＣ（直流）的な要因とＡＣ（容量）的な要因とに分離することが不可欠となる。
【０００３】
ＡＣ的な要因には、ゲート容量、ゲートオーバラップ容量、ジャンクション容量のトランジスタ部の容量成分とＲＯＳＣを形成している配線容量がある。ＡＣ的な誤差を最適化するためには、これら各々の容量成分を分析した上で、誤差の起因となっている容量パラメータを最適化しなければならない。容量パラメータを測定するには、一般的には、ＬＣＲメータ（コイル（Ｌ）／コンデンサ（Ｃ）／インピーダンス（Ｚ、Ｒ）の測定装置）などで、容量抽出パターンを用いて、直接的にゲート容量、ゲートオーバラップ容量、配線容量の測定を行い、その実測値に対して、パラメータ抽出を行っている（非特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１９７６号公報
【特許文献２】特開２００２−２６１２７２号公報
【特許文献３】特開２０００−２９８６８３号公報
【特許文献４】特開２０１０−１０５１５号公報
【非特許文献】
【０００５】
【非特許文献１】青木均著、外２名、「ＣＭＯＳモデリング技術−ＳＰＩＣＥ用コンパクトモデリングの理論と実践」、初版、丸善、２００６年１月、ｐ．１８５−１９３。
【非特許文献２】三浦道子著、外２名、「回路シミュレーション技術とＭＯＳＦＥＴモデリング」、リアライズ理工センター、２００３年３月、ｐ．３８５−３９０。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＬＣＲメータにて直接測定するには、容量値の感度を高めるために、実回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路などのプリミティブゲート回路）とは異なる大きなレイアウト構造によりパラメータ抽出を行うため、ＴＥＧ（Test Element Group）面積効率が悪いことや、実回路動作時の遅延値として、正しく抽出されているかどうかを判別するには、実回路動作時の遅延値の求め、遅延量として、実測値と比較するまでわからないという問題点がある。
【０００７】
また、遅延として観測された値は、それぞれの容量パラメータの合計値として観測されるので、実回路の周波数（又はＴｐｄ）として観測される値と、シミュレーション値とがずれた場合、各容量成分のうちどの容量成分がずれているのかを判定することが難しいという問題点もある。
【０００８】
さらに、ＲＯＳＣから観測されるＴｐｄから容量換算するには、各容量成分の要因分離が難しいという問題がある。
【０００９】
ところで、Ｔｐｄ検証のシリコン特性とシミュレーション特性とのＴｐｄ誤差要因分析過程において、ＤＣ的な要因誤差、ＡＣ的な要因誤差とに分けて評価しなければ、正確にＴｐｄ誤差を最適化することができない。その中でも、ＡＣ的な要因誤差においては、トランジスタ起因のゲート容量、ゲートオーバラップ容量、ジャンクション容量の誤差や、配線起因の誤差にそれぞれ分け、パラメータの最適化をしなければならない。
【００１０】
従来技術においては、Ｔｐｄを検証する上で、個々のパラメータを最適化する手法として、ＲＯＳＣパターンによるＤＣ的な要因分析法（特許文献１参照）、ＡＣ的な要因分析法（特許文献２、３参照）が開示されている。特に、ＡＣ的な要因分析法では、配線容量に特化したものが多い。また、特許文献２では、トランジスタのゲートオーバラップ容量のみに特化して議論されている。
【００１１】
しかしながら、特許文献１−３に記載の手法では、トランジスタの容量成分までブレークダウンして議論されておらず、トランジスタの容量の各成分や配線容量を分離して、誤差分析することができない。
【００１２】
また、特許文献４では、負荷部のコンタクト個数依存性のＴｐｄインパクトを抽出するパターンを提案しているが、コンタクト部の容量パラメータの具体的な最適化、抽出方法については、議論されていない。
【００１３】
本発明の主な課題は、トランジスタの容量の各成分や配線容量を分離してパラメータを最適化することが可能な半導体装置、パラメータ最適化方法、及びプログラムを提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体装置において、ＭＯＳトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第１リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線を有する配線負荷パターンと、前記第１リングオシレータ部と同様な構成の第２リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、前記第１リングオシレータ部と同様な構成の第３リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする。
【００１５】
本発明の第２の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、を含むことを特徴とする。
【００１６】
本発明の第３の視点においては、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップ（図１２のステップＡ２）と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップ（図１２のステップＡ３、Ａ５、Ａ７、Ａ９）と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップ（図１２のステップＡ４、Ａ６、Ａ８、Ａ１０）と、を実行させることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＬＣＲメータ等の測定装置から直接、容量抽出を行うことなく、伝播遅延時間の感度を用いて、間接的にパラメータを最適化することができる。また、リングオシレータパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部が無いＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。
【図２】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部があるＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。
【図３】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける配線負荷パターンの構成を模式的に示した部分平面図である。
【図４】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数１本）の構成を模式的に示した部分平面図である。
【図５】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数３本）の構成を模式的に示した部分平面図である。
【図６】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン１）の構成を模式的に示した部分平面図である。
【図７】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン２）の構成を模式的に示した部分平面図である。
【図８】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン３）の構成を模式的に示した部分平面図である。
【図９】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン１）の構成を模式的に示した部分平面図である。
【図１０】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン２）の構成を模式的に示した部分平面図である。
【図１１】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン３）の構成を模式的に示した部分平面図である。
【図１２】本発明の実施例１に係るパラメータ最適化方法を模式的に示したフローチャートである。
【図１３】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて負荷部が無い場合、及び、配線負荷パターンを有する場合のそれぞれのＴｐｄの実測値及びシミュレーション値を模式的に示したグラフである。
【図１４】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件１でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。
【図１５】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件２でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。
【図１６】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のＳＴＩ周囲長依存性を模式的に示したグラフである。
【図１７】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【図１８】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート周囲長依存性を模式的に示したグラフである。
【図１９】本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【発明を実施するための形態】
【００１９】
本発明の実施形態１に係る半導体装置では、ＭＯＳトランジスタから構成されたプリミティブゲート回路（図２の１１ａ）を奇数段でリング状に結合した第１リングオシレータ部（図２の１１）の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線（図３の３５〜３８）を有する配線負荷パターン（図３参照）と、前記第１リングオシレータ部と同様な構成の第２リングオシレータ部（図２の１１）の各プリミティブゲート回路（図２の１１ａ）の出力部が前記第１配線と同様な構成の第２配線（図４、図５の３５〜３８）を介して負荷部（図４、図５の１２）となるＭＯＳトランジスタのゲート（図４、図５の４０）に電気的に接続された複数のゲート負荷パターン（図４、図５参照）と、前記第１リングオシレータ部と同様な構成の第３リングオシレータ部（図２の１１）の各プリミティブゲート回路（図２の１１ａ）の出力部が前記第１配線と同様な構成の第３配線（図６〜図１１の３５〜３８）を介して負荷部となる拡散層（図６〜図１１の５０又は５２若しくは５３）に電気的に接続された複数の拡散層負荷パターン（図６〜図１１参照）と、を備え、前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なる。
【００２０】
本発明の前記半導体装置においては、前記複数のゲート負荷パターンは、パターンごとに前記第２配線に電気的に接続される前記ゲートの個数が異なることが好ましい。
【００２１】
本発明の前記半導体装置においては、前記ゲート負荷パターンは、前記負荷部となる前記ＭＯＳトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることが好ましい。
【００２２】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、互いに前記第３配線に電気的に接続される前記拡散層の個数が異なることが好ましい。
【００２３】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にＳＴＩが配されているＳＴＩ構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することが好ましい。
【００２４】
本発明の前記半導体装置においては、前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第３リングオシレータ部の基板電位と同じ電位であり、
前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることが好ましい。
【００２５】
本発明の実施形態２に係るパラメータ最適化方法では、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程（図１２のステップＡ２）と、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程（図１２のステップＡ３、Ａ５、Ａ７、Ａ９）と、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程（図１２のステップＡ４、Ａ６、Ａ８、Ａ１０）と、を含む。
【００２６】
本発明の前記パラメータ最適化方法においては、前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることが好ましい。
【００２７】
本発明の前記パラメータ最適化方法において、前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。
【００２８】
本発明の前記パラメータ最適化方法においては、前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がＳＴＩと接するＳＴＩ周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することが好ましい。
【００２９】
本発明の前記パラメータ最適化方法においては、前記ＳＴＩ周囲長又は前記ゲート周囲長が０のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことが好ましい。
【００３０】
本発明の実施形態３に係るプログラムでは、前記半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、を実行させる。
【００３１】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【実施例１】
【００３２】
本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部が無いＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。図２は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置における基本構成となる負荷部があるＲＯＳＣパターンの構成を模式的に示した（Ａ）回路図、（Ｂ）インバータの平面図である。図３は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける配線負荷パターンの構成を模式的に示した部分平面図である。図４は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数１本）の構成を模式的に示した部分平面図である。図５は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおけるゲート負荷パターン（負荷本数３本）の構成を模式的に示した部分平面図である。図６は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン１）の構成を模式的に示した部分平面図である。図７は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン２）の構成を模式的に示した部分平面図である。図８は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ＳＴＩ構成；パターン３）の構成を模式的に示した部分平面図である。図９は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン１）の構成を模式的に示した部分平面図である。図１０は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン２）の構成を模式的に示した部分平面図である。図１１は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおける拡散層負荷パターン（ゲート構成；パターン３）の構成を模式的に示した部分平面図である。
【００３３】
パラメータ最適化方法は、回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化する方法である。パラメータ最適化方法は、半導体装置に電気的に接続された測定装置（例えば、ＬＣＲメータ等）を用いて伝達遅延時間（Ｔｐｄ）を測定し、半導体装置におけるＭＯＳトランジスタ部と同じモデルについて回路シミュレーションプログラム（例えば、ＳＰＩＣＥ等）を実行するコンピュータを用いてＴｐｄをシミュレーションすることによって、当該コンピュータにて、Ｔｐｄの整合検証を行い、整合していなければ回路シミュレーションソフトにおけるＭＯＳトランジスタのモデルのパラメータを最適化する。このようなパラメータ最適化方法を実施するために、以下のような半導体装置（モデル）が用いられる。
【００３４】
半導体装置は、半導体集積回路の動作速度を評価するためのテスト回路として負荷部の無いリングオシレータ部１１（ＲＯＳＣ部）のみからなるＲＯＳＣパターン１０Ａを有する（図１（Ａ）参照）。ＲＯＳＣパターン１０Ａは、ＭＯＳトランジスタ（Ｎｃｈ型トランジスタ、Ｐｃｈ型トランジスタ）から構成されたインバータ１１ａ（その他のＮＡＮＤ回路、ＮＯＲ回路などのプリミティブゲート回路でも可）を多段（奇数段；通常は４７段）でリング状に結合した構成となっている。インバータ１１ａは、電圧が入力されるＶｉｎ配線２８がコンタクト３４を介してＮｃｈ型トランジスタ及びＰｃｈ型トランジスタの共通のゲート２１と電気的に接続され、Ｎｃｈ型トランジスタではゲート２１の両側にソース／ドレイン領域となる拡散層２２、２３が形成され、Ｐｃｈ型トランジスタではゲート２１の両側にソース／ドレイン領域となる拡散層２４、２５が形成され、拡散層２２がコンタクト３０を介してＧＮＤ配線２６に電気的に接続され、拡散層２４がコンタクト３２を介してＶｄｄ配線２７に電気的に接続され、拡散層２３、２５がそれぞれコンタクト３１、３３を介して共通のＶｏｕｔ配線２９に電気的に接続されている（図１（Ｂ）参照）。
【００３５】
また、半導体装置は、ＲＯＳＣパターン１０Ａとは別に、ＲＯＳＣパターン１０ＡにおけるＤＣ特性の合わせ込みを行うためのモデルとして、リングオシレータ部１１に負荷部１２を接続したＲＯＳＣパターン１０Ｂを有する（図２（Ａ）参照）。ＲＯＳＣパターン１０Ｂは、図１（Ａ）のＲＯＳＣパターン１０ＡのＲＯＳＣ部１１と同様な構成のＲＯＳＣ部１１を有し、ＲＯＳＣ部１１におけるか各インバータ１１ａのＶｏｕｔ配線２９がコンタクト３６を介して配線３５に電気的にされ（図２（Ｂ）参照）、配線３５が負荷部１２における負荷容量１２ａの一端に電気的に接続され、負荷容量１２ａの他端がＧＮＤに電気的に接続されている。負荷容量１２ａには、複数のモデルがあり、配線負荷パターン（図３参照）と、ゲート負荷パターン（図４、図５参照）と、拡散層負荷パターン（図６〜図１１参照）と、がある。
【００３６】
図３の配線負荷パターンは、ゲート負荷パターン（図４、図５参照）及び拡散層負荷パターン（図６〜図１１参照）での配線容量による誤差を排除するためのものであり、ゲート負荷パターン及び拡散層負荷パターンの配線部分（配線３５、コンタクト３８、配線３７）と同じ構成となっている。配線負荷パターンでは、各インバータ１１ａのＶｏｕｔ配線２９から負荷部（図２（Ａ）の１２）に引き出された配線３５がコンタクト３８を介して配線３７と電気的に接続された構成となっている。配線負荷パターンは、ゲート負荷パターン及び拡散層負荷パターンの容量負荷パターンのフレームワークとなっており、配線３７にコンタクトを介してゲート又は拡散層に接続するのみで、ゲート負荷パターン及び拡散層負荷パターンとすることができるという特徴がある。なお、配線容量は、一般的に、ＬＰＥ（Layout Parameter Extraction）を使用することで抽出できるが、図３の配線負荷パターンでは、ウェハごとの太り、細り量をＴｐｄとして計測できる。
【００３７】
図４、図５のゲート負荷パターンは、負荷部１２の配線３７とＭＯＳトランジスタのゲート４０とがコンタクト４１を介して接続された負荷本数を変更したパターン（図４では１本、図５では３本）となっている。ゲート負荷パターンでは、ゲート４０の両側に拡散層４２が配されたＭＯＳトランジスタがゲート長方向に並んで配されており、所定のゲート４０がコンタクト４１を介して配線３７に電気的に接続されており、各拡散層４２がコンタクト４４を介して配線４３に電気的に接続されている。ＭＯＳトランジスタは、ＮＭＯＳまたは、ＰＭＯＳのどちらか一方である。配線４３のうちソースに係る拡散層４２と電気的に接続されている配線４３は、ソース端子４６に電気的に接続されている。配線４３のうちドレインに係る拡散層４２と電気的に接続されている配線４３は、ドレイン端子４７に電気的に接続されている。ＭＯＳトランジスタの基板は、基板端子４８（ボディ端子）と電気的に接続されている。ソース端子４６、ドレイン端子４７、基板端子４８は、それぞれ任意の電位が与えられるように、回路上、独立した端子となっている。
【００３８】
図６〜図１１の拡散層負荷パターン（ジャンクション容量負荷パターン）は、図６〜図８のＳＴＩ（Shallow Trench Isolation；素子分離）構成と、図９〜図１１のゲート構成と、の２種類の構成がある。
【００３９】
図６〜図８のＳＴＩ構成の拡散層負荷パターンは、複数の拡散層５０、５２、５３が並んでおり、各拡散層５０、５２、５３がＳＴＩ（図示せず）に囲まれた構成となっており、各拡散層５０、５２、５３がコンタクト５１を介して配線３７に電気的に接続されている。図６の各拡散層５０は、１本のコンタクト５１と接続されており、拡散層５２よりも短い。図７の各拡散層５２は、２本のコンタクト５１と接続されており、拡散層５０よりも長く、拡散層５３よりも短い。図８の各拡散層５３は、３本のコンタクト５１と接続されており、拡散層５２よりも長い。図６の拡散層５０のトータルの拡散層面積は、図７の拡散層５２のトータルの拡散層面積、及び、図８の拡散層５３のトータルの拡散層面積と一致するように設定されている。図６〜図８のＳＴＩ構成の拡散層負荷パターンは、ＳＴＩと接する拡散層の周囲の長さとなるＳＴＩ周囲長を変更したパターンとなっている。ＳＴＩ構成の拡散層負荷パターンにおける基板電位は、ＲＯＳＣ部（図２（Ａ）の１１）の基板電位と同電位であり、基板がＮ＋拡散層で形成された場合には、基板電位はＧＮＤとなり、基板がＰ＋拡散層で形成された場合には、基板電位はＶｄｄとなる。
【００４０】
図９〜図１１のゲート構成の拡散層負荷パターンは、複数の拡散層５０、５２、５３が並んでおり、各拡散層５０、５２、５３がゲート５５に囲まれた構成となっており、各拡散層５０、５２、５３がコンタクト５１を介して配線３７に電気的に接続されている。なお、図９〜図１１の拡散層５０、５２、５３は、図６〜図８の拡散層５０、５２、５３の構成と同様である。図９の各拡散層５０は、１本のコンタクト５１と接続されており、拡散層５２よりも短い。図１０の各拡散層５２は、２本のコンタクト５１と接続されており、拡散層５０よりも長く、拡散層５３よりも短い。図１１の各拡散層５３は、３本のコンタクト５１と接続されており、拡散層５２よりも長い。図９の拡散層５０のトータルの拡散層面積は、図１０の拡散層５２のトータルの拡散層面積、及び、図１１の拡散層５３のトータルの拡散層面積と一致するように設定されている。図９〜図１１のゲート構成の拡散層負荷パターンは、ゲート５５と隣接する拡散層の周囲の長さとなるゲート周囲長を変更したパターンとなっている。ゲート構成の拡散層負荷パターンにおける基板電位は、ＲＯＳＣ部（図２（Ａ）の１１）の基板電位と同電位であり、基板がＮ＋拡散層で形成された場合には、基板電位はＧＮＤとなり、基板がＰ＋拡散層で形成された場合には、基板電位は、Ｖｄｄとなる。負荷部（図２（Ａ）の１２）の拡散層５０、５２、５３と電気的に接続されるゲート端子（図示せず）は、任意の電位を与えられるように独立した端子となっている。
【００４１】
次に、本発明の実施例１に係るパラメータ最適化方法について図面を用いて説明する。図１２は、本発明の実施例１に係るパラメータ最適化方法を模式的に示したフローチャートである。図１３は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて負荷部が無い場合、及び、配線負荷パターンを有する場合のそれぞれの場合のＴｐｄの実測値及びシミュレーション値を模式的に示したグラフである。図１４は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件１でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。図１５は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいてゲート負荷パターンを有する場合の条件２でのＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート負荷本数依存性を模式的に示したグラフである。図１６は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のＳＴＩ周囲長依存性を模式的に示したグラフである。図１７は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ＳＴＩ構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。図１８は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）を有する場合のＴｐｄの実測値及びシミュレーション値（最適化前と後）のゲート周囲長依存性を模式的に示したグラフである。図１９は、本発明の実施例１に係るパラメータ最適化方法で用いられる半導体装置のＲＯＳＣパターンにおいて拡散層負荷パターン（ゲート構成）と配線負荷パターンとのＴｐｄとの関係を模式的に示したグラフである。
【００４２】
まず、ＤＣ特性の最適化フローとして、ＲＯＳＣパターン（図１（Ａ）参照）のＤＣ特性を再現するモデルを用意する（図１２のステップＡ１）。ここでは、ＲＯＳＣパターン（図１（Ａ）の１０Ａ）における１つのＮＭＯＳ、ＰＭＯＳのそれぞれの端子を抜き出したパターンよりＤＣ特性を測定し、ＤＣパラメータの最適化を行う。具体的には、ドレイン電流Ｉｄとゲート電圧ＶｇとのＩｄＶｇ特性、ドレイン電流Ｉｄとドレイン電圧ＶｄとのＩｄＶｄ特性などの基本特性を測定し、モデルパラメータに反映させる。
【００４３】
次に、各バイアス条件でのＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）の伝播遅延時間（Ｔｐｄ）を測定（実測、シミュレーション）する（図１２のステップＡ２）。なお、シミュレーションでは、ＤＣ測定結果を再現するようにパラメータを調整したモデルを用いる。
【００４４】
ここで、負荷部の無いＲＯＳＣパターン（図１（Ａ）参照）、配線負荷パターン（図３参照）、及び、拡散層負荷パターンのＳＴＩ構成パターン（図６〜図８参照）では、基板がＮ＋拡散層で形成された場合には、基板電位をＧＮＤに固定し、基板がＰ＋拡散層で形成された場合には、基板電位をＶｄｄに固定して、Ｔｐｄの測定を行う。
【００４５】
また、ゲート負荷パターン（図４、図５参照）は、負荷部１２のトランジスタの各端子が、任意に変更できるパターンであるので、ゲート容量捕捉することを目的とした評価の場合、負荷部１２のトランジスタのソース端子４６、ドレイン端子４７、基板端子４８を−Ｖｄｄ（もしくは、チャネルが形成された状態のバイアス条件）にて固定して、Ｔｐｄの測定を行う（条件１）。一方、ゲートオーバラップ容量を捕捉する評価を目的とした場合、ソース端子４６、ドレイン端子４７をＶｄｄ、基板端子４８をＧＮＤ（もしくは、チャネルが形成されないバイアス条件）に固定して、Ｔｐｄの測定を行う（条件２）。
【００４６】
また、拡散層負荷パターン（ゲート構成）（図９〜図１１参照）では、負荷部のゲート５５に係るゲート電位をＧＮＤ（もしくは、チャネルが形成されないバイアス条件）に固定して、Ｔｐｄの測定を行う。
【００４７】
次に、各ＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）にて得られたＴｐｄの実測値とシミュレーション値との誤差を計算し、誤差があれば回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化する（図１２のステップＡ３〜ステップＡ１０）。各パターンのＴｐｄの実測値とシミュレーション値との誤差（Ｔｐｄ誤差）は、［数式１］〜［数式５］の関係となる。
【００４８】
負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄ誤差（ΔTpd_ring）は、［数式１］の関係となる。
【００４９】
［数式１］
ΔTpd_ring＝Tpd_ring_meas−Tpd_ring_sim＝ΔCGate+ΔCjtotal+ΔWire_ring
※Tpd_ring_meas：負荷無しのＲＯＳＣパターンのＴｐｄの測定値
Tpd_ring_sim：負荷無しのＲＯＳＣパターンのＴｐｄのシミュレーション値
ΔCGate＝ΔCg＋ΔCov
ΔCGate：負荷無しのＲＯＳＣパターンのゲート負荷容量起因誤差
ΔCg：ゲート容量成分起因誤差
ΔCov：ゲートオーバラップ容量成分起因誤差
ΔCjtotal＝ΔCj＋ΔCjsw＋ΔCjswg
ΔCjtotal：負荷無しのＲＯＳＣパターンの拡散層負荷容量起因誤差
ΔCj：拡散層底面容量成分起因誤差
ΔCjsw：拡散層ＳＴＩ周囲長容量成分起因誤差
ΔCjswg：拡散層ゲート周囲長容量成分起因誤差
ΔWire_ring：負荷無しのＲＯＳＣパターンの配線負荷起因誤差
【００５０】
配線負荷パターン（図３参照）のＴｐｄ誤差（ΔTpd_wire_load）は、［数式２］の関係となる。
【００５１】
［数式２］
ΔTpd_wire_load＝Tpd_wire_load_meas−Tpd_wire_load_sim＝ΔTpd_ring−ΔWire_load
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの測定値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値
ΔTpd_ring：負荷無しのＲＯＳＣパターンのＴｐｄ誤差
ΔWire_load：負荷部の配線負荷起因誤差
【００５２】
ゲート負荷パターン（図４、図５参照）のＴｐｄ誤差（ΔTpd_CGate_load）は、［数式３］の関係となる。
【００５３】
［数式３］
ΔTpd_CGate_load＝Tpd_CGate_load_meas−Tpd_CGate_load_sim
＝ΔTpd_wire_load＋ΔCGate_load
※Tpd_CGate_load_meas：ゲート負荷パターンのＴｐｄの測定値
Tpd_CGate_load_sim：ゲート負荷パターンのＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCGate_load：ゲート負荷パターンのゲート負荷容量起因誤差
【００５４】
なお、ゲート負荷パターンのゲート負荷容量起因誤差（ΔCGate_load）が最適化されれば、負荷無しのＲＯＳＣパターンのゲート負荷容量起因誤差（ΔCGate）も同時に誤差がなくなる。
【００５５】
拡散層負荷パターン（ＳＴＩ構成）（図６〜図８参照）のＴｐｄ誤差（ΔTpd_CjSTI_load）は、［数式４］の関係となる。
【００５６】
［数式４］
ΔTpd_CjSTI_load＝Tpd_Cj_load_meas−Tpd_Cj_load_sim
＝ΔTpd_wire_load＋ΔCjsw_load＋ΔCj_load
※Tpd_Cj_load_meas：拡散層負荷パターン（ＳＴＩ構成）のＴｐｄの測定値
Tpd_Cj_load_sim：拡散層負荷パターン（ＳＴＩ構成）のＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCjsw_load：拡散層負荷パターン（ＳＴＩ構成）の拡散層ＳＴＩ周囲長容量成分起因誤差
ΔCj_load：拡散層負荷パターン（ＳＴＩ構成）の拡散層底面容量成分起因誤差
【００５７】
なお、拡散層負荷パターン（ＳＴＩ構成）の拡散層ＳＴＩ周囲長成分起因誤差（ΔCjsw_load）及び拡散層底面容量成分起因誤差（ΔCj_load）の誤差が最適化されれば、負荷無しのＲＯＳＣパターンの拡散層ＳＴＩ周囲長容量成分起因誤差（ΔCjsw）及び拡散層底面容量成分起因誤差（ΔCj）も同時に誤差はなくなる。
【００５８】
拡散層負荷パターン（ゲート構成）（図９〜図１１参照）のＴｐｄ誤差（ΔTpd_Cjate_load）は、［数式５］の関係となる。
【００５９】
［数式５］
ΔTpd_Cjate_load＝Tpd_Cj_load_meas−Tpd_Cj_load_sim
＝ΔTpd_wire_load＋ΔCjswg_load＋ΔCj_load＋ΔCov_load
※Tpd_Cj_load_meas：拡散層負荷パターン（ゲート構成）のＴｐｄの測定値
Tpd_Cj_load_sim：拡散層負荷パターン（ゲート構成）のＴｐｄのシミュレーション値
ΔTpd_wire_load：配線負荷パターンのＴｐｄ誤差
ΔCjswg_load：拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差
ΔCj_load：拡散層負荷パターン（ゲート構成）の拡散層底面容量成分起因誤差
ΔCov_load：拡散層負荷パターン（ゲート構成）のゲートオーバラップ容量成分起因誤差
【００６０】
なお、拡散層負荷パターン（ゲート構成）の拡散層底面容量成分起因誤差（ΔCj_load）が最適化されるとともに、拡散層負荷パターン（ゲート構成）のゲートオーバラップ容量成分起因誤差（ΔCov_load）が最適化されていれば、拡散層負荷パターンの固有の誤差は拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差（ΔCjswg_load）のみとなるので、拡散層負荷パターン（ゲート構成）の拡散層ゲート周囲長容量成分起因誤差（ΔCjswg_load）が最適化されれば、負荷無しのＲＯＳＣパターンの拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）の誤差もなくなる。
【００６１】
また、各ＲＯＳＣパターン（図１（Ａ）、図２（Ａ）、図３〜図１１参照）のＲＯＳＣ部（図１（Ａ）、図２（Ａ）の１１）で形成されているトランジスタと、負荷部（図２（Ａ）の１２）のトランジスタ、拡散層、ゲートの形成条件は、同一のプロセス条件で形成されていることが前提である。
【００６２】
負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄの実測値とシミュレーション値、及び、配線負荷パターン（図２（Ａ）、図３参照）のＴｐｄの実測値とシミュレーション値を図１３に示す。最終的な目標は、負荷無しのＲＯＳＣパターン（図１（Ａ）参照）のＴｐｄの実測値（Tpd_ring_meas）とシミュレーション値（Tpd_ring_sim）の誤差（図１３のΔTpd_ring）を「ゼロ」にすることにある。各パターンの誤差は、［数式１］、［数式２］に示した通りの関係が成り立つ。これら、ΔTpd_ringは、各負荷パターンのＴｐｄ−負荷依存性（漸近線）の傾きを一致させるようにパラメータを調整することで、簡便にＲＯＳＣ部（図１（Ａ）、図２（Ａ）の１１）の誤差をなくすことができる。
【００６３】
以下、具体的な各負荷パターン（図２（Ａ）、図３〜図１１参照）でのパラメータ最適化方法（図１２のステップＡ３〜ステップＡ１０）の詳細を述べる。
【００６４】
ステップＡ２の後、ゲート負荷パターン（図４、図５参照）のＴｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きを条件１で計算し、各傾きが一致するか否かを判断する（図１２のステップＡ３）。なお、条件１は、負荷トランジスタのチャネルが形成されたバイアス条件であり、負荷トランジスタがＮＭＯＳの場合にはソース端子４６、ドレイン端子４７、基板端子４８は−Ｖｄｄ電位に固定され、負荷トランジスタがＰＭＯＳの場合にはソース端子４６、ドレイン端子４７、基板端子４８はＶｄｄ電位に固定される。図１４に条件１でのＴｐｄ−ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲート容量パラメータ（Cg）の実測値とシミュレーション値の誤差（ΔCg）を示している。Ｔｐｄのゲート本数依存性の実測とシミュレーションの各傾きが一致している場合（ステップＡ３のＹＥＳ）、ステップＡ５に進む。
【００６５】
Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合（ステップＡ３のＮＯ）、シミュレーション値の傾きを実測値の傾きに一致させるようにゲート容量パラメータ（Cg）にて調整することにより、ゲート容量成分起因誤差（ΔCg）を最適化する（図１２のステップＡ４）。
【００６６】
ステップＡ３のＹＥＳの場合、又は、ステップＡ４の後、ゲート負荷パターン（図４、図５参照）のＴｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きを条件２で計算し、各傾きが一致するか否かを判断する（図１２のステップＡ５）。なお、条件２は、負荷トランジスタのチャネルが形成されないバイアス条件であり、負荷トランジスタがＮＭＯＳの場合にはソース端子４６及びドレイン端子４７はＶｄｄ電位に固定され、かつ、基板端子４８はＧＮＤ電位に固定され、負荷トランジスタがＰＭＯＳの場合にはソース端子４６及びドレイン端子４７は−Ｖｄｄ電位に固定され、かつ、基板端子４８はＧＮＤ電位に固定される。図１５に条件２でのＴｐｄ−ゲート本数依存性の実測値とシミュレーション値を示す。この傾きのズレは、ゲートオーバラップ容量パラメータ（Cov）の誤差（ΔCov）を示している。Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致している場合（ステップＡ５のＹＥＳ）、ステップＡ７に進む。
【００６７】
Ｔｐｄのゲート本数依存性の実測値とシミュレーション値の各傾きが一致していない場合（ステップＡ５のＮＯ）、シミュレーション値の傾きを実測値の傾きに一致させるようにゲートオーバラップ容量パラメータ（Cov）を調整することにより、ゲートオーバラップ容量成分起因誤差（ΔCov）を最適化する（図１２のステップＡ６）。
【００６８】
ステップＡ５のＹＥＳの場合、又は、ステップＡ６の後、拡散層負荷パターン（ＳＴＩ構成；図６〜図８参照）のＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断する（図１２のステップＡ７）。ここで、ＳＴＩ周囲長は、ＳＴＩと接する拡散層の周囲の長さである。図１６、図１７にＴｐｄ-ＳＴＩ周囲長依存性の実測値とシミュレーション値を示す。ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致する場合（ステップＡ７のＹＥＳ）、ステップＡ９に進む。
【００６９】
ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾き、及び、ＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致しない場合（ステップＡ７のＮＯ）、以下のようにしてパラメータを最適化する（図１２のステップＡ８）。
【００７０】
傾きのズレに関しては、Ｔｐｄ−ゲート本数依存性（図１４、図１５参照）と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層ＳＴＩ周囲長容量パラメータ（Cjsw）を調整することにより、拡散層ＳＴＩ周囲長容量成分起因誤差（ΔCjsw）を最適化する（図１６参照）。なお、差分のみが一致していない場合は、ΔCjswの最適化を省略することができる。
【００７１】
また、差分に関しては、傾きの線とＹ軸（縦軸）との交点（ＳＴＩ周囲長＝０）は、拡散層底面容量パラメータ（Cj）を示しているので、ＳＴＩ周囲長＝０のときのＴｐｄは、下記［数式６］の関係が成り立つように、シミュレーション値の差分（Cj_delta(sim)）を実測値の差分（Cj_delta(meas)）に一致させるように拡散層底面容量パラメータ（Cj）を調整することにより、拡散層底面容量成分起因誤差（ΔCj）を最適化する（図１７参照）。なお、傾きのみが一致していない場合は、ΔCjの最適化を省略することができる。
【００７２】
［数式６］
Cj_delta(meas)＝Tpd_wire_load_meas−Tpd_CjSTI_load_meas
Cj_delta(sim)＝Tpd_wire_load_sim−Tpd_CjSTI_load_sim
Cj_delta(meas)＝Cj_delta(sim)
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの実測値
Tpd_CjSTI_load_meas：ＳＴＩ周囲長＝０のときのＴｐｄの実測値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値（最適化後）
Tpd_CjSTI_load_sim：ＳＴＩ周囲長＝０のＴｐｄのシミュレーション値（最適化後）
【００７３】
ステップＡ７のＹＥＳの場合、又は、ステップＡ８の後、拡散層負荷パターン（ゲート構成；図９〜図１１参照）のＴｐｄのゲート周囲長依存性の実測値とシミュレーション値の各傾きを計算し、各傾きが一致するか否かを判断する（図１２のステップＡ９）。ここで、ゲート周囲長は、ゲートと隣接する拡散層の周囲の長さである。図１８にＴｐｄ-ゲート周囲長依存性の実測値とシミュレーション値を示す。なお、ステップＡ７でＳＴＩ周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断しているので、ステップＡ９ではゲート周囲長が０のときのＴｐｄと配線負荷パターン（図３、図４参照）のＴｐｄとの差分が一致するか否かを判断していないが、ステップＡ７でＴｐｄの差分が一致するか否かを判断しない場合には、ステップＡ９でＴｐｄの差分が一致するか否かを判断し、その後、差分に関してパラメータの最適化を行ってもよい（図１９参照）。Ｔｐｄのゲート周囲長依存性の実測値とシミュレーション値の各傾きが一致する場合（ステップＡ９のＹＥＳ）、終了する。
【００７４】
ＴｐｄのＳＴＩ周囲長依存性の実測値とシミュレーション値の各傾きが一致しない場合（ステップＡ９のＮＯ）、Ｔｐｄ−ゲート本数依存性（図１４、図１５参照）と同様に、シミュレーション値の傾きを実測値の傾きに一致させるように拡散層ゲート周囲長容量パラメータ（Cjswg）を調整することにより、拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）を最適化し（図１２のステップＡ１０）、その後、終了する。
【００７５】
ステップＡ１０において、傾きに関して、「Cjswg＋Cov」を示しており、傾き誤差は「ΔCjswg_load+ΔCov_load」を示している。ゲートオーバラップ容量はゲート負荷パターン（図４、図５参照）にて最適化されたパラメータを組み込んだ状態で、傾きを一致させるように、拡散層ゲート周囲長容量パラメータ（Cjswg）を調整することにより、拡散層ゲート周囲長容量成分起因誤差（ΔCjswg）を最適化する。一方、差分に関して、傾きの線とＹ軸（縦軸）との交点、すなわちゲート長＝０のときのＴｐｄの値は、下記［数式７］の関係が成り立つように、シミュレーション値の差分（Cj_delta(sim)）を実測値の差分（Cj_delta(meas)）に一致させるように拡散層底面容量パラメータ（Cj）を調整することにより、拡散層底面容量成分起因誤差（ΔCj）を最適化するが（図１９参照）、ステップＡ８により、ΔCjが最適化されているので、自動的に、［数式６］と［数式７］の値は一致する。
【００７６】
［数式７］
Cj_delta(meas)＝Tpd_wire_load_meas−Tpd_CjGate_load_meas,
Cj_delta(sim)＝Tpd_wire_load_sim−Tpd_CjGate_load_sim
Cj_delta(meas)＝Cj_delta(sim)
※Tpd_wire_load_meas：配線負荷パターンのＴｐｄの実測値
Tpd_CjGate_load_meas：ゲート周囲長＝０のときのＴｐｄの実測値
Tpd_wire_load_sim：配線負荷パターンのＴｐｄのシミュレーション値（最適化後）
Tpd_CjGate_load_sim：ゲート周囲長＝０のＴｐｄのシミュレーション値（最適化後）
【００７７】
実施例１によれば、ＲＯＳＣ部１１とそのＲＯＳＣ部１１の各インバータ１１ａの出力部に接続された負荷部１２のディメンジョン振り（ゲート本数、拡散層ＳＴＩ周囲長、拡散層ゲート周囲長）したパターンを用いて、Ｔｐｄ−個数（またはディメンジョン）依存性の実測とシミュレーションの傾きを一致させるようにパラメータを最適化することにより、直接、ＬＣＲメータから容量抽出を行うことなく、Ｔｐｄの感度を用いて、間接的にパラメータを最適化することができる。また、ＲＯＳＣパターンのように、実回路に近いパターンにて、パラメータを最適化することができるため、実際の回路動作時の誤差を最小限に抑えることができる。
【００７８】
また、シリコンとＳＰＩＣＥの一致性検証に際し、Ｔｐｄにおける誤差の要因を回路特性から割り出すことが可能になり、さらにＳＰＩＣＥにおけるパラメータへのフィードバックも可能となる。特に、外部のファブレスメーカの採用に伴い、契約上の観点から素子の生の特性を採取することが困難になりつつある今日、本実施例は有効である。その理由は、複数通りの回路特性での測定結果の組み合わせから、Ｔｐｄに関わる素子特性の誤差（シリコンとＳＰＩＣＥとの間）を定量化できるからである。さらに、素子特性の採取に法的な制約が無い内部のファブレスメーカの場合であっても、Ｔｐｄの測定はアナログ的な電気測定（容量特性カーブなど）に比べて、検査ＴＡＴ（Turn Around Time）の観点から有利である。
【００７９】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８０】
１０Ａ、１０Ｂ ＲＯＳＣパターン
１１ ＲＯＳＣ部
１１ａ インバータ（プリミティブゲート回路）
１２ 負荷部
１２ａ 負荷容量
２１ ゲート
２２、２３、２４、２５ 拡散層
２６ ＧＮＤ配線
２７ Ｖｄｄ配線
２８ Ｖｉｎ配線
２９ Ｖｏｕｔ配線
３０、３１、３２、３３、３４ コンタクト
３５ 配線
３６ コンタクト
３７ 配線
３８ コンタクト
４０ ゲート
４１ コンタクト
４２ 拡散層
４３ 配線
４４ コンタクト
４６ ソース端子
４７ ドレイン端子
４８ 基板端子
５０、５２、５３ 拡散層
５１ コンタクト
５５ ゲート
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第１リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線を有する配線負荷パターンと、
前記第１リングオシレータ部と同様な構成の第２リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、
前記第１リングオシレータ部と同様な構成の第３リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、
を備え、
前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、
前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする半導体装置。
【請求項２】
前記複数のゲート負荷パターンは、パターンごとに前記第２配線に電気的に接続される前記ゲートの個数が異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート負荷パターンは、前記負荷部となる前記ＭＯＳトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記複数の拡散層負荷パターンは、互いに前記第３配線に電気的に接続される前記拡散層の個数が異なることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にＳＴＩが配されているＳＴＩ構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第３リングオシレータ部の基板電位と同じ電位であり、
前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
請求項１乃至６に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、
前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、
前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、
前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、
を含むことを特徴とするパラメータ最適化方法。
【請求項８】
前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることを特徴とする請求項７記載のパラメータ最適化方法。
【請求項９】
前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項７又は８記載のパラメータ最適化方法。
【請求項１０】
前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がＳＴＩと接するＳＴＩ周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項７記載のパラメータ最適化方法。
【請求項１１】
前記ＳＴＩ周囲長又は前記ゲート周囲長が０のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことを特徴とする請求項１０記載のパラメータ最適化方法。
【請求項１２】
請求項１乃至６に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、
前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、
前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、
前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、
を実行させることを特徴とするプログラム。
【請求項１】
ＭＯＳトランジスタから構成されたプリミティブゲート回路を奇数段でリング状に結合した第１リングオシレータ部の各前記プリミティブゲート回路の出力部と電気的に接続された第１配線を有する配線負荷パターンと、
前記第１リングオシレータ部と同様な構成の第２リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第２配線を介して負荷部となるＭＯＳトランジスタのゲートに電気的に接続された複数のゲート負荷パターンと、
前記第１リングオシレータ部と同様な構成の第３リングオシレータ部の各プリミティブゲート回路の出力部が前記第１配線と同様な構成の第３配線を介して負荷部となる拡散層に電気的に接続された複数の拡散層負荷パターンと、
を備え、
前記複数のゲート負荷パターンは、パターンごとに容量負荷が異なり、
前記複数の拡散層負荷パターンは、パターンごとに容量負荷が異なることを特徴とする半導体装置。
【請求項２】
前記複数のゲート負荷パターンは、パターンごとに前記第２配線に電気的に接続される前記ゲートの個数が異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート負荷パターンは、前記負荷部となる前記ＭＯＳトランジスタのソース、ドレイン及び基板のそれぞれの端子に任意の電位を印加することができるように構成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記複数の拡散層負荷パターンは、互いに前記第３配線に電気的に接続される前記拡散層の個数が異なることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記複数の拡散層負荷パターンは、前記負荷部となる前記拡散層の周囲の領域にＳＴＩが配されているＳＴＩ構成と、前記負荷部となる前記拡散層の周囲の領域にゲートが配されているゲート構成と、を有することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記複数の拡散層負荷パターンにおける前記負荷部の基板の電位は、前記第３リングオシレータ部の基板電位と同じ電位であり、
前記複数の拡散層負荷パターンにおける前記ゲート構成の前記ゲートは、任意の電位を印加することができるように構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
請求項１乃至６に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するパラメータ最適化方法であって、
前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションする工程と、
前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算する工程と、
前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化する工程と、
を含むことを特徴とするパラメータ最適化方法。
【請求項８】
前記伝播遅延時間を実測及びシミュレーションする工程では、前記ゲート負荷パターンの前記負荷部のゲート容量又はゲートオーバラップ容量による伝播遅延時間を実測及びシミュレーションすることを特徴とする請求項７記載のパラメータ最適化方法。
【請求項９】
前記傾きを計算する工程では、前記ゲート負荷パターンに係る前記伝播遅延時間のゲート個数依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項７又は８記載のパラメータ最適化方法。
【請求項１０】
前記傾きを計算する工程では、前記拡散層負荷パターンに係る前記伝播遅延時間の前記拡散層がＳＴＩと接するＳＴＩ周囲長、又は、前記拡散層が前記ゲートと隣接するゲート周囲長の依存性の実測値及びシミュレーション値の傾きを計算することを特徴とする請求項７記載のパラメータ最適化方法。
【請求項１１】
前記ＳＴＩ周囲長又は前記ゲート周囲長が０のときの伝播遅延時間と、前記配線負荷パターンの伝播遅延時間との実測値とシミュレーション値の差分が一致しないときに、前記シミュレーション値の差分を前記実測値の差分に一致させるようにようにして、他の所定のパラメータを最適化する工程を含むことを特徴とする請求項１０記載のパラメータ最適化方法。
【請求項１２】
請求項１乃至６に記載の半導体装置と、前記半導体装置に電気的に接続された測定装置と、前記測定装置と電気的に接続されるとともに回路シミュレーションプログラムを実行するコンピュータと、を用いて前記回路シミュレーションプログラムにおけるＭＯＳトランジスタのモデルのパラメータを最適化するプログラムであって、
前記ゲート負荷パターン又は前記拡散層負荷パターンの伝播遅延時間を実測及びシミュレーションするステップと、
前記伝播遅延時間の負荷依存性の実測値及びシミュレーション値の傾きを計算するステップと、
前記実測値及び前記シミュレーション値の傾きが一致しないときに、前記シミュレーション値の傾きを前記実測値の傾きに合わせるようにして、所定のパラメータを最適化するステップと、
を実行させることを特徴とするプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−７７６７２（Ｐ２０１３−７７６７２Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１６１１０（Ｐ２０１１−２１６１１０）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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