半導体装置、半導体素子及びその検査方法
【課題】テスト用電極パッドを設けることなく、電極パッドと該電極パッドの上に設ける金属ボール又は金属突起との合金化を確実に図れるようにする。
【解決手段】半導体装置は、第１の半導体チップ２と、該第１の半導体チップ２の上にその少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着された第２の半導体チップ３とを有している。第１の半導体チップ２は、第２の半導体チップ３の側面に沿って形成された複数の内側電極パッド７を有し、該内側電極パッド７の上には金属からなるバンプ９が形成されている。第２の半導体チップ３は、素子形成面に形成された複数の電極パッド１０を有し、各電極パッド１０と各内側電極パッド７上のバンプ９とはそれぞれワイヤ１１により接続され、内側電極パッド７は平面長方形状を有している。
【解決手段】半導体装置は、第１の半導体チップ２と、該第１の半導体チップ２の上にその少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着された第２の半導体チップ３とを有している。第１の半導体チップ２は、第２の半導体チップ３の側面に沿って形成された複数の内側電極パッド７を有し、該内側電極パッド７の上には金属からなるバンプ９が形成されている。第２の半導体チップ３は、素子形成面に形成された複数の電極パッド１０を有し、各電極パッド１０と各内側電極パッド７上のバンプ９とはそれぞれワイヤ１１により接続され、内側電極パッド７は平面長方形状を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子（半導体チップ）を搭載した半導体装置（例えば、システムインパッケージ）、該半導体装置を構成する半導体素子及びその検査方法に関する。
【背景技術】
【０００２】
高鮮度及び高精細の動画処理を行う電子機器、例えばハイビジョンデジタルテレビは、小型化及び低コスト化を図るために、すべての機能を１つの半導体チップに集積化する方向が採られており、このため、半導体素子のウエハプロセスは微細化が進み、チップ面積が縮小化されている。
【０００３】
一方、電子機器と半導体素子との接続は、従来の半導体素子用パッケージである、例えばＱＦＰ（Quad Flat Package）又はＢＧＡ（Ball Grid Array）パッケージ等を用いた従来の接続形態の要求が強く残っている。このため、パッケージ内の配線電極と半導体素子のパッド電極との間の製造規格のギャップが大きくなりつつある。
【０００４】
また、電子機器に組み込まれる半導体装置も、配線基板に実装する実装面積の縮小化のため小型化が求められている。これらを解決する方法の１つとして複数の半導体チップを１つにパッケージする構成、例えばシステムインパッケージ（System in Package、以下、ＳｉＰと呼ぶ。）構造が採られるようになってきている。このＳｉＰは例えば下記のような構成を持つ。
【０００５】
すなわち、ＳｉＰは、基板（実装用基板）と、該基板の主面上に素子形成面を上にして固着された第１の半導体チップと、該第１の半導体チップの上に素子形成面を上にして固着された第２の半導体チップとを有している。さらに、第１の半導体素子の素子形成面に形成された電極パッドと基板に形成された電極パッドとが金属細線によって接続され、第２の半導体素子の素子形成面に形成された電極パッドと、基板に形成された電極パッド又は第１の半導体チップに形成された電極パッドとが金属細線によって接続されている。また、第１の半導体チップと第２の半導体チップとはモールド樹脂体により覆われている。
【０００６】
ＳｉＰは、既存のプローブテスト用装置又は設備を用いて、配線基板として用いられる半導体チップのオープンショートテストを行うことができ、テストコストを削減可能な積層型ＳｉＰ構造を採る半導体装置として以下の構造が提案されている。
【０００７】
配線基板として用いられる第１の半導体チップの上には、第２の半導体チップが固着され、第２の半導体チップの上には第３の半導体チップが固着されており、第２の半導体チップの素子形成面には、外周部電極パッドと、その内側に配置され且つ外周部電極パッドと配線を介して接続され、第３の半導体チップの電極パッドと接続される中央部電極パッドと、第２の半導体チップの外周部に配置され、中央部電極パッドと配線を介して接続されたテスト用電極パッドとが形成されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００４−２５３６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＳｉＰにおいては、チップ同士を金属細線（以下、ワイヤと呼ぶ。）又は金属からなる突起部（以下、バンプと呼ぶ。）によって電気的に接続する必要がある。
【０００９】
狭パッドピッチ構造において、ワイヤを用いて接続する場合を想定すると、チップ同士を接続するワイヤのステッチ側（第２ボンド部）には電極パッドの上にバンプを形成する必要がある。また、ワイヤの接続開始側である、いわゆる第１ボンド部にもワイヤの端部に金属ボールを形成する必要がある。このとき、電極パッドにおける金属ボール又はバンプとの接続部分に、プローブテストの際に付けられたプローブ痕（接触痕）が残存すると、金属ボール又はバンプと電極パッドとの間に十分な強度を有する合金部が形成されない場合がある。このため、プローブテスト時のプローブの接触部分とワイヤ先端の金属ボール又はバンプとの接続部分を分離することが、パッドサイズが小さい狭パッドピッチ構造の接続には必須となる。
【００１０】
従って、例えば特許文献１等に記載された従来例は、テスト用電極パッドとワイヤ接続用の電極パッドとを分離して形成していることから、ワイヤ接続用の電極パッドと金属ボール又はバンプとの間の合金部の形成には問題がない。
【００１１】
しかしながら、本従来例においては、テスト用電極パッドは、接続用の電極パッドから細い配線によって接続されているため、配線の抵抗及び容量の影響により信号に遅延が生じてしまい、高クロックレートを要求される信号を測定することは困難である。このため、本従来例に示されているように、オープンショートテスト程度にしか活用できないという問題がある。
【００１２】
また、接続用の電極パッドとテスト用電極パッドとの配線が断線していた場合は、良否判定自体が行えないという問題も生じる。
【００１３】
さらには、テスト用電極パッドと、該テスト用電極パッドと接続用の電極パッドとを接続する新たな配線とを設ける必要から、半導体チップにおける配線の自由度が制限されたり、余分なチップ面積が要求されたりして、特性劣化さらにはコストの上昇を招くおそれがある。
【００１４】
本発明は、前記従来の問題を解決し、テスト用電極パッドを設けることなく、電極パッドと該電極パッドの上に設ける金属ボール又は金属突起との合金化を確実に図れるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置における電極パッドの平面形状を長方形とすることにより、電極パッドにおけるプローブの接触痕とバンプ等の金属突起部の形成位置との重なり部分を小さくする構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、チップ状の第１の半導体素子と、第１の半導体素子の上に、第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着されたチップ状の第２の半導体素子とを備え、第１の半導体素子は、第２の半導体素子の側面に沿って形成された複数の第１の電極パッドを有し、第１の電極パッドの上には金属からなる突起部が形成されており、第２の半導体素子は、素子形成面に形成された複数の第２の電極パッドを有し、各第２の電極パッドと各第１の電極パッドの突起部とはそれぞれ第１の金属細線により接続され、第１の電極パッドは平面長方形状を有していることを特徴とする。
【００１７】
第１の半導体装置によると、第１の電極パッドは平面長方形状を有しているため、検査時のプローブ痕と金属からなる突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、金属からなる突起部と第１の電極パッドとの合金化が十分になされるので、金属細線による接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００１８】
第１の半導体装置は、上面に第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、第３の電極パッドは、複数の第１の電極パッドの一部又は複数の第２の電極パッドの一部と第２の金属細線により接続され、又はリードフレームの電極は、複数の第１の電極パッドの一部又は複数の第２の電極パッドの一部と第２の金属細線により接続されることが好ましい。
【００１９】
本発明に係る第２の半導体装置は、チップ状の第１の半導体素子と、第１の半導体素子の上に、第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を下にして固着されたチップ状の第２の半導体素子とを備え、第１の半導体素子は、第２の半導体素子の素子形成面と対向する位置に形成された複数の第１の電極パッドを有し、第１の電極パッドの上には金属からなる突起部が形成されており、第２の半導体素子は、第１の半導体素子の複数の第１の電極パッドと接続される複数の第２の電極パッドを有し、第１の電極パッドは平面長方形状を有していることを特徴とする。
【００２０】
第２の半導体装置によると、第１の電極パッドは平面長方形状を有しているため、検査時のプローブ痕と金属からなる突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、金属からなる突起部と第１の電極パッドとの合金化が十分になされるので、突起部と第１の電極パッドとの間の接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００２１】
第２の半導体装置は、上面に第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、第３の電極パッド又はリードフレームの電極は、複数の第１の電極パッドの一部と金属細線により接続されることが好ましい。
【００２２】
第１又は第２の半導体装置において、第１の電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることが好ましい。
【００２３】
第１又は第２の半導体装置において、第１の電極パッドには、長辺に沿って検査プローブによる接触痕が残存しており、突起部は、接触痕の一部の上に形成されていることが好ましい。
【００２４】
本発明に係る半導体素子は、素子形成面にそれぞれ平面長方形状の複数の電極パッドを備え、電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする。
【００２５】
本発明の半導体素子によると、電極パッドは平面長方形状を有しているため、電極パッドの上に、バンプ又は金属ボールからなる突起部を形成する際に、検査時のプローブ痕と突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、突起部と電極パッドとの合金化が十分になされるので、金属細線による接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００２６】
本発明に係る半導体素子の電気的特性を検査する検査方法を対象とし、平面長方形状の電極パッドに、検査用の検査プローブを接触させる際に、電極パッドにおける短辺側の領域に、検査プローブを接触させることを特徴とする。
【発明の効果】
【００２７】
本発明に係る半導体装置、半導体素子及びそれを用いた検査方法によると、金属からなる突起部と電極パッドとの合金化が十分になされるので、突起部における接続の信頼性が向上する。その上、テスト用電極パッドを設けないことから、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、高クロックレート信号を測定することができる。これにより、狭パッドピッチのワイヤ接続用の電極パッドを有する高コストな配線基板又はリードフレームを用いることなく、従来構成のパッケージを用いることができる。従って、チップ同士又はチップと配線基板等の接続の信頼性が高く、伝送電気信号歪みが小さく、外見上は従来構造を持つパッケージを容易に実現することができ、加えて、動作が安定した半導体装置を得ることができ、ひいては安定して動作する電子機器を得ることができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は模式的な平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３０】
図１（ａ）及び（ｂ）に示すように、第１の実施形態に係る半導体装置は、例えば、内部に複数の配線層を有する樹脂材又はセラミック材等からなる配線基板１の主面上に、素子形成面を上にして固着された第１の半導体チップ２と、該第１の半導体チップ２の上に素子形成面を上にして接着材４により固着された第２の半導体チップ３とを有している。第１の半導体チップ２及び第２の半導体チップ３は、配線基板１の上に形成された封止樹脂材１２によって封止されている。なお、図１（ａ）においては、封止樹脂材１２を省略している。
【００３１】
配線基板１の主面上には、第１の半導体チップ２の各側面と対向するように、複数の電極パッド６が形成され、配線基板１の主面と反対側の面には、複数の電極パッド６のいずれかと電気的に接続された複数の半田ボール１４が形成されており、本実施形態に係る半導体装置はＢＧＡパッケージである。なお、配線基板１をリードフレームに代えたＱＦＰにも本発明は適用可能である。
【００３２】
第１の半導体チップ２の素子形成面における第２の半導体チップ３と近い領域には該第２の半導体チップ３の各側面と対向するように、それぞれが平面長方形状の複数の内側電極パッド７が形成され、また、第１の半導体チップ２の素子形成面における周縁部には配線基板１の各電極パッド６と対向するように複数の外側電極パッド１３が形成されている。
【００３３】
第２の半導体チップ３の素子形成面には第１の半導体チップ２の各内側電極パッド７と対向するように、複数の電極パッド１０が形成されている。
【００３４】
第２の半導体チップ３の各電極パッド１０は、第１の半導体チップ２の各内側電極パッド７と金属からなる突起部であるバンプ９を介在させてワイヤ１１により電気的に接続されている。
【００３５】
第１の半導体チップ２の各外側電極パッド１３は、配線基板１の各電極パッド６とワイヤ１１により電気的に接続されている。
【００３６】
第１の実施形態の特徴として、第１の半導体チップ２に形成された内側電極パッド７は、図２（ａ）の拡大平面図に示すように平面長方形状を有している。ここで、各内側電極パッド７は、それぞれ長方形の短辺が第２の半導体チップ３の側面と対向するように配置される。
【００３７】
一般に、半導体チップに対してプローブ検査を行う場合は、図２（ａ）及び（ｂ）に示すように、検査プローブ１５の先端部が内側電極パッド７のプローブ接触領域７ａに対してオーバドライブされることにより、内側電極パッド７におけるプローブ接触領域７ａの表面に線状のプローブ痕（接触痕）７ｃが残る。従って、図２（ａ）に示すように、内側電極パッド７の平面形状をプローブ痕７ｃが延びる方向に対して突起部形成領域７ｂが形成されるように長方形状とし、該突起部形成領域７ｂに金属からなるボール又はバンプを形成することにより、ボール又はバンプは内側電極パッド７を構成する金属との合金化を十分に図ることができる。
【００３８】
しかしながら、内側電極パッド７の突起部形成領域７ｂを大きくすれば、該突起部形成領域７ｂとプローブ痕７ｃとが互いに重ならないようにすることは可能となるものの、そのようにすれば内側電極パッド７を形成する領域自体の面積が増大してしまう。
【００３９】
そこで、本願発明者は、内側電極パッド７における長辺と短辺との比の値の最小値を検討した。以下、その検討結果を説明する。
【００４０】
まず、［表１］に想定した電極パッドのサイズ及びボール（バンプ）径等の規格並びにプローブ痕７ｃのばらつき等を示す。
【００４１】
【表１】
【００４２】
図３はプローブ痕とボールの接合部とが重なった場合で、且つ引っ張り試験で接合部がはずれる前にワイヤが切れてしまう場合の、重なり部分の面積の最大値、すなわち合金化部分の面積の最小値を取る場合を示している。ここで、プローブ痕７ｃは、通常通り６回程度の測定が行われると仮定した場合の複数の線状痕である。
【００４３】
図３から分かるように、この場合の合金化部分の面積は、１３８５．４μｍ２−５２３．７μｍ２＝８６１．７μｍ２となる。ここで、１３８５．４μｍ２は、ボール径の規格の最小値である４９μｍの８５％が接合するとしたときの接合面積であり、５２３．７μｍ２は、ボールの接合部とプローブ痕７ｃとの重なり部分の面積を計算した最大値である。
【００４４】
さらに、内側パッド電極７は、ボールが内側パッド電極７からはみ出さない程度の幅寸法が必要なことから、電極パッドにおける長辺と短辺との比の値は、９５μｍ／６１μｍ≒１．５６が最小値となる。
【００４５】
従って、第１の実施形態に係る、テスト用電極パッドと接続用電極パッドを兼用する内側電極パッド７における長辺と短辺との比の値は１．５以上、さらには１．５６以上が好ましい。このようにすると、内側電極パッド７にプローブ痕７ｃが残存し、金属からなるボール又はバンプがプローブ痕７ｃと重なる場合であっても、ボール又はバンプと内側電極パッド７との接合部は合金化が十分に図られるため、内側電極パッド７とボール又はバンプとの接続の信頼性が向上する。
【００４６】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４７】
図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示している。
【００４８】
まず、図４（ａ）に示すように、ウエハ状態にある第１の半導体チップ２にそれぞれ形成されている複数の内側電極パッド７と複数の外側パッド電極１３とに検査プローブ１５を接触させて、第１の半導体チップ２に形成された各素子の電気的特性を検査する。ここで、図２（ａ）に示したように、各検査プローブ１５の先端部は、内側電極パッド７に対して第１の半導体チップ２の外側に位置する短辺側からプローブ接触領域７ａに進入する。
【００４９】
次に、図４（ｂ）に示すように、ウエハ状態にある第１の半導体チップ２を複数の個片（ダイ）に切り出す。
【００５０】
次に、図４（ｃ）に示すように、複数の電極パッド６が形成された配線基板１の主面上に、第１の半導体チップ２を素子形成面を上にした状態で固着する。
【００５１】
次に、図４（ｄ）に示すように、第１の半導体チップ２の素子形成面上における内側電極パッド７よりも内側の領域に、第２の半導体チップ３をその素子形成面を上にした状態で接着材４によって固着する。
【００５２】
次に、図５（ａ）に示すように、第１の半導体チップ２の外側電極パッド１３と配線基板１の電極パッド６とを金（Ａｕ）からなるワイヤ１１によりそれぞれ接続する。
【００５３】
次に、図５（ｂ）に示すように、第１の半導体チップ２の内側電極パッド７、すなわち図２（ａ）に示した内側電極パッド７の突起部形成領域に金（Ａｕ）からなるバンプ９それぞれを形成する。
【００５４】
次に、図５（ｃ）に示すように、一方の端部にボール１１ａを形成し、形成されたワイヤ１１のボール１１ａを第２の半導体チップ３の電極パッド１０と接続する。続いて、ワイヤ１１の他方の端部を第１の半導体チップ２の内側電極パッド７に形成されたバンプ９と接続する。
【００５５】
次に、図５（ｄ）に示すように、配線基板１の主面上に封止樹脂材１２を塗布することにより、各ワイヤ１１を含め第１の半導体チップ２及び第２の半導体チップ３を封止樹脂材１２によって覆う。
【００５６】
以上の工程により、図１に示すＢＧＡ構成を採るＳｉＰである半導体装置を得ることができる。
【００５７】
なお、図５（ｂ）及び図５（ｃ）に示したように、第１の実施形態においては、第２の半導体チップ３から第１の半導体チップ２に向かってワイヤ１１を接続する、いわゆる打ち下ろし法を用いたが、これとは逆に、第１の半導体チップ２から第２の半導体チップ３に向かってワイヤ１１を接続する、いわゆる打ち上げ法を用いてもよい。但し、打ち上げ法を用いる場合には、先に第２の半導体チップの各電極パッド１０にバンプ９を形成しておき、その後、第１の半導体チップ２における内側電極パッド７の突起部形成領域７ｂに、ワイヤ１１の一方の端部に形成したボール１１ａを接続し、続いて、ワイヤ１１の他方の端部を第２の半導体チップ３の電極パッド１０に形成されたバンプ９と接続すればよい。このとき、第２の半導体チップ３の電極パッド１０においても、その平面形状は、図２（ａ）に示した長方形状であることが好ましい。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５９】
図６は本発明の第２の実施形態に係る半導体装置の模式的な断面構成を示している。
【００６０】
第２の実施形態においても、半導体装置としてＢＧＡパッケージを想定しており、配線基板１に代えてリードフレームを用いたＱＦＰとしてもよい。また、図６において、図１（ａ）及び（ｂ）に付した符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
第２の実施形態においては、第２の半導体チップ３の素子形成面が第１の半導体チップ２の素子形成面と対向するように、アンダーフィル材１７により固着されている。
【００６２】
すなわち、第２の半導体チップ３と第１の半導体チップ２とは、第２の半導体チップ３の電極パッド１０と第１の半導体チップ２の内側電極パッド７とがバンプ９を介在させた状態で電気的に接続されている。このとき、バンプ９は、第１の実施形態と同様に、第１の半導体チップ２における平面長方形状の内側電極パッド７の突起部形成領域７ｂに形成されている。
【００６３】
なお、バンプ９は、第１の半導体チップ２の内側電極パッド７ではなく、第２の半導体チップ３の電極パッド１０の上に形成することも可能である。このとき、第２の半導体チップ３の電極パッド１０の平面形状は、図２（ａ）に示したように長方形状であることが好ましい。
【００６４】
また、第１の実施形態及び第２の実施形態において、第２の半導体チップ３は、素子を含まず配線のみが形成されたシリコン（Ｓｉ）からなるインターポーザであってもよい。
【００６５】
また、図１及び図６は一例であって、第２の半導体チップ３に設けられた電極パッド１０、第１の半導体チップ２に設けられた内側電極パッド７及び外側電極パッド１３並びに配線基板１に設けられた電極パッド６は、必ずしもチップ又は基板の４辺に沿って設ける必要はない。また、各電極パッドは必ずしも直線状に設ける必要はなく、千鳥状に設けてもよいことはいうまでもない。
【００６６】
以上説明したように、本発明に係る半導体装置によると、ＳｉＰ構造を採ることにより半導体装置の小型化を図ることができるため、本発明に係る半導体装置を電子機器に搭載することにより実装面積を小さくすることが可能となるので、電子機器の小型化にも貢献できる。
【００６７】
また、微細加工プロセスにより製造された多機能狭パッドピッチ化が図られた半導体チップを従来型のパッケージに搭載することが可能となるため、高コストな配線基板等を用いる必要がなくなるので、電子機器の高機能化を低コストで実現することが可能となる。
【産業上の利用可能性】
【００６８】
本発明に係る半導体装置、半導体素子及びその検査方法は、金属からなる突起部と電極パッドとの合金化が十分になされるので、突起部における接続の信頼性が向上すると共に、高クロックレート信号を測定することが可能となり、従って、複数の半導体チップを搭載した半導体装置（例えば、ＳｉＰ）等に有用である。
【図面の簡単な説明】
【００６９】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は模式的な平面図であり（但し、封止樹脂材は省略）、（ｂ）は（ａ）のＩｂ−Ｉｂ線における模式的な断面図である。
【図２】（ａ）は本発明に係るパッド電極のプローブ検査後の平面図であり、（ｂ）はプローブ検査中の模式的な正面図である。
【図３】本発明に係るパッド電極の縦横比を検討する際の平面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示し、（ａ）は平面図及びその部分的な正面図であり、（ｂ）〜（ｄ）は工程順の断面図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す工程順の断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【符号の説明】
【００７０】
１ 配線基板
２ 第１の半導体チップ
３ 第２の半導体チップ
４ 接着材
６ 電極パッド
７ 内側パッド電極
７ａ プローブ接触領域
７ｂ 突起部形成領域
７ｃ プローブ痕（接触痕）
９ バンプ（突起部）
１０ 電極パッド
１１ ワイヤ（金属細線）
１１ａ ボール（突起部）
１２ 封止樹脂材
１３ 外側電極パッド
１４ 半田ボール
１５ 検査プローブ
１７ アンダーフィル材
【技術分野】
【０００１】
本発明は、複数の半導体素子（半導体チップ）を搭載した半導体装置（例えば、システムインパッケージ）、該半導体装置を構成する半導体素子及びその検査方法に関する。
【背景技術】
【０００２】
高鮮度及び高精細の動画処理を行う電子機器、例えばハイビジョンデジタルテレビは、小型化及び低コスト化を図るために、すべての機能を１つの半導体チップに集積化する方向が採られており、このため、半導体素子のウエハプロセスは微細化が進み、チップ面積が縮小化されている。
【０００３】
一方、電子機器と半導体素子との接続は、従来の半導体素子用パッケージである、例えばＱＦＰ（Quad Flat Package）又はＢＧＡ（Ball Grid Array）パッケージ等を用いた従来の接続形態の要求が強く残っている。このため、パッケージ内の配線電極と半導体素子のパッド電極との間の製造規格のギャップが大きくなりつつある。
【０００４】
また、電子機器に組み込まれる半導体装置も、配線基板に実装する実装面積の縮小化のため小型化が求められている。これらを解決する方法の１つとして複数の半導体チップを１つにパッケージする構成、例えばシステムインパッケージ（System in Package、以下、ＳｉＰと呼ぶ。）構造が採られるようになってきている。このＳｉＰは例えば下記のような構成を持つ。
【０００５】
すなわち、ＳｉＰは、基板（実装用基板）と、該基板の主面上に素子形成面を上にして固着された第１の半導体チップと、該第１の半導体チップの上に素子形成面を上にして固着された第２の半導体チップとを有している。さらに、第１の半導体素子の素子形成面に形成された電極パッドと基板に形成された電極パッドとが金属細線によって接続され、第２の半導体素子の素子形成面に形成された電極パッドと、基板に形成された電極パッド又は第１の半導体チップに形成された電極パッドとが金属細線によって接続されている。また、第１の半導体チップと第２の半導体チップとはモールド樹脂体により覆われている。
【０００６】
ＳｉＰは、既存のプローブテスト用装置又は設備を用いて、配線基板として用いられる半導体チップのオープンショートテストを行うことができ、テストコストを削減可能な積層型ＳｉＰ構造を採る半導体装置として以下の構造が提案されている。
【０００７】
配線基板として用いられる第１の半導体チップの上には、第２の半導体チップが固着され、第２の半導体チップの上には第３の半導体チップが固着されており、第２の半導体チップの素子形成面には、外周部電極パッドと、その内側に配置され且つ外周部電極パッドと配線を介して接続され、第３の半導体チップの電極パッドと接続される中央部電極パッドと、第２の半導体チップの外周部に配置され、中央部電極パッドと配線を介して接続されたテスト用電極パッドとが形成されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００４−２５３６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＳｉＰにおいては、チップ同士を金属細線（以下、ワイヤと呼ぶ。）又は金属からなる突起部（以下、バンプと呼ぶ。）によって電気的に接続する必要がある。
【０００９】
狭パッドピッチ構造において、ワイヤを用いて接続する場合を想定すると、チップ同士を接続するワイヤのステッチ側（第２ボンド部）には電極パッドの上にバンプを形成する必要がある。また、ワイヤの接続開始側である、いわゆる第１ボンド部にもワイヤの端部に金属ボールを形成する必要がある。このとき、電極パッドにおける金属ボール又はバンプとの接続部分に、プローブテストの際に付けられたプローブ痕（接触痕）が残存すると、金属ボール又はバンプと電極パッドとの間に十分な強度を有する合金部が形成されない場合がある。このため、プローブテスト時のプローブの接触部分とワイヤ先端の金属ボール又はバンプとの接続部分を分離することが、パッドサイズが小さい狭パッドピッチ構造の接続には必須となる。
【００１０】
従って、例えば特許文献１等に記載された従来例は、テスト用電極パッドとワイヤ接続用の電極パッドとを分離して形成していることから、ワイヤ接続用の電極パッドと金属ボール又はバンプとの間の合金部の形成には問題がない。
【００１１】
しかしながら、本従来例においては、テスト用電極パッドは、接続用の電極パッドから細い配線によって接続されているため、配線の抵抗及び容量の影響により信号に遅延が生じてしまい、高クロックレートを要求される信号を測定することは困難である。このため、本従来例に示されているように、オープンショートテスト程度にしか活用できないという問題がある。
【００１２】
また、接続用の電極パッドとテスト用電極パッドとの配線が断線していた場合は、良否判定自体が行えないという問題も生じる。
【００１３】
さらには、テスト用電極パッドと、該テスト用電極パッドと接続用の電極パッドとを接続する新たな配線とを設ける必要から、半導体チップにおける配線の自由度が制限されたり、余分なチップ面積が要求されたりして、特性劣化さらにはコストの上昇を招くおそれがある。
【００１４】
本発明は、前記従来の問題を解決し、テスト用電極パッドを設けることなく、電極パッドと該電極パッドの上に設ける金属ボール又は金属突起との合金化を確実に図れるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置における電極パッドの平面形状を長方形とすることにより、電極パッドにおけるプローブの接触痕とバンプ等の金属突起部の形成位置との重なり部分を小さくする構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、チップ状の第１の半導体素子と、第１の半導体素子の上に、第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着されたチップ状の第２の半導体素子とを備え、第１の半導体素子は、第２の半導体素子の側面に沿って形成された複数の第１の電極パッドを有し、第１の電極パッドの上には金属からなる突起部が形成されており、第２の半導体素子は、素子形成面に形成された複数の第２の電極パッドを有し、各第２の電極パッドと各第１の電極パッドの突起部とはそれぞれ第１の金属細線により接続され、第１の電極パッドは平面長方形状を有していることを特徴とする。
【００１７】
第１の半導体装置によると、第１の電極パッドは平面長方形状を有しているため、検査時のプローブ痕と金属からなる突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、金属からなる突起部と第１の電極パッドとの合金化が十分になされるので、金属細線による接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００１８】
第１の半導体装置は、上面に第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、第３の電極パッドは、複数の第１の電極パッドの一部又は複数の第２の電極パッドの一部と第２の金属細線により接続され、又はリードフレームの電極は、複数の第１の電極パッドの一部又は複数の第２の電極パッドの一部と第２の金属細線により接続されることが好ましい。
【００１９】
本発明に係る第２の半導体装置は、チップ状の第１の半導体素子と、第１の半導体素子の上に、第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を下にして固着されたチップ状の第２の半導体素子とを備え、第１の半導体素子は、第２の半導体素子の素子形成面と対向する位置に形成された複数の第１の電極パッドを有し、第１の電極パッドの上には金属からなる突起部が形成されており、第２の半導体素子は、第１の半導体素子の複数の第１の電極パッドと接続される複数の第２の電極パッドを有し、第１の電極パッドは平面長方形状を有していることを特徴とする。
【００２０】
第２の半導体装置によると、第１の電極パッドは平面長方形状を有しているため、検査時のプローブ痕と金属からなる突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、金属からなる突起部と第１の電極パッドとの合金化が十分になされるので、突起部と第１の電極パッドとの間の接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００２１】
第２の半導体装置は、上面に第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、第３の電極パッド又はリードフレームの電極は、複数の第１の電極パッドの一部と金属細線により接続されることが好ましい。
【００２２】
第１又は第２の半導体装置において、第１の電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることが好ましい。
【００２３】
第１又は第２の半導体装置において、第１の電極パッドには、長辺に沿って検査プローブによる接触痕が残存しており、突起部は、接触痕の一部の上に形成されていることが好ましい。
【００２４】
本発明に係る半導体素子は、素子形成面にそれぞれ平面長方形状の複数の電極パッドを備え、電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする。
【００２５】
本発明の半導体素子によると、電極パッドは平面長方形状を有しているため、電極パッドの上に、バンプ又は金属ボールからなる突起部を形成する際に、検査時のプローブ痕と突起部との形成位置を分離するか又は互いの重なり部分を小さくすることができる。これにより、突起部と電極パッドとの合金化が十分になされるので、金属細線による接続の信頼性が向上する。その上、電極パッドの他にテスト用電極パッドを設けないため、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、信号遅延を排除して高クロックレート信号を測定することができる。
【００２６】
本発明に係る半導体素子の電気的特性を検査する検査方法を対象とし、平面長方形状の電極パッドに、検査用の検査プローブを接触させる際に、電極パッドにおける短辺側の領域に、検査プローブを接触させることを特徴とする。
【発明の効果】
【００２７】
本発明に係る半導体装置、半導体素子及びそれを用いた検査方法によると、金属からなる突起部と電極パッドとの合金化が十分になされるので、突起部における接続の信頼性が向上する。その上、テスト用電極パッドを設けないことから、電極パッドとテスト用電極パッドとの間の配線の抵抗及び容量の影響がなくなるので、高クロックレート信号を測定することができる。これにより、狭パッドピッチのワイヤ接続用の電極パッドを有する高コストな配線基板又はリードフレームを用いることなく、従来構成のパッケージを用いることができる。従って、チップ同士又はチップと配線基板等の接続の信頼性が高く、伝送電気信号歪みが小さく、外見上は従来構造を持つパッケージを容易に実現することができ、加えて、動作が安定した半導体装置を得ることができ、ひいては安定して動作する電子機器を得ることができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は模式的な平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３０】
図１（ａ）及び（ｂ）に示すように、第１の実施形態に係る半導体装置は、例えば、内部に複数の配線層を有する樹脂材又はセラミック材等からなる配線基板１の主面上に、素子形成面を上にして固着された第１の半導体チップ２と、該第１の半導体チップ２の上に素子形成面を上にして接着材４により固着された第２の半導体チップ３とを有している。第１の半導体チップ２及び第２の半導体チップ３は、配線基板１の上に形成された封止樹脂材１２によって封止されている。なお、図１（ａ）においては、封止樹脂材１２を省略している。
【００３１】
配線基板１の主面上には、第１の半導体チップ２の各側面と対向するように、複数の電極パッド６が形成され、配線基板１の主面と反対側の面には、複数の電極パッド６のいずれかと電気的に接続された複数の半田ボール１４が形成されており、本実施形態に係る半導体装置はＢＧＡパッケージである。なお、配線基板１をリードフレームに代えたＱＦＰにも本発明は適用可能である。
【００３２】
第１の半導体チップ２の素子形成面における第２の半導体チップ３と近い領域には該第２の半導体チップ３の各側面と対向するように、それぞれが平面長方形状の複数の内側電極パッド７が形成され、また、第１の半導体チップ２の素子形成面における周縁部には配線基板１の各電極パッド６と対向するように複数の外側電極パッド１３が形成されている。
【００３３】
第２の半導体チップ３の素子形成面には第１の半導体チップ２の各内側電極パッド７と対向するように、複数の電極パッド１０が形成されている。
【００３４】
第２の半導体チップ３の各電極パッド１０は、第１の半導体チップ２の各内側電極パッド７と金属からなる突起部であるバンプ９を介在させてワイヤ１１により電気的に接続されている。
【００３５】
第１の半導体チップ２の各外側電極パッド１３は、配線基板１の各電極パッド６とワイヤ１１により電気的に接続されている。
【００３６】
第１の実施形態の特徴として、第１の半導体チップ２に形成された内側電極パッド７は、図２（ａ）の拡大平面図に示すように平面長方形状を有している。ここで、各内側電極パッド７は、それぞれ長方形の短辺が第２の半導体チップ３の側面と対向するように配置される。
【００３７】
一般に、半導体チップに対してプローブ検査を行う場合は、図２（ａ）及び（ｂ）に示すように、検査プローブ１５の先端部が内側電極パッド７のプローブ接触領域７ａに対してオーバドライブされることにより、内側電極パッド７におけるプローブ接触領域７ａの表面に線状のプローブ痕（接触痕）７ｃが残る。従って、図２（ａ）に示すように、内側電極パッド７の平面形状をプローブ痕７ｃが延びる方向に対して突起部形成領域７ｂが形成されるように長方形状とし、該突起部形成領域７ｂに金属からなるボール又はバンプを形成することにより、ボール又はバンプは内側電極パッド７を構成する金属との合金化を十分に図ることができる。
【００３８】
しかしながら、内側電極パッド７の突起部形成領域７ｂを大きくすれば、該突起部形成領域７ｂとプローブ痕７ｃとが互いに重ならないようにすることは可能となるものの、そのようにすれば内側電極パッド７を形成する領域自体の面積が増大してしまう。
【００３９】
そこで、本願発明者は、内側電極パッド７における長辺と短辺との比の値の最小値を検討した。以下、その検討結果を説明する。
【００４０】
まず、［表１］に想定した電極パッドのサイズ及びボール（バンプ）径等の規格並びにプローブ痕７ｃのばらつき等を示す。
【００４１】
【表１】
【００４２】
図３はプローブ痕とボールの接合部とが重なった場合で、且つ引っ張り試験で接合部がはずれる前にワイヤが切れてしまう場合の、重なり部分の面積の最大値、すなわち合金化部分の面積の最小値を取る場合を示している。ここで、プローブ痕７ｃは、通常通り６回程度の測定が行われると仮定した場合の複数の線状痕である。
【００４３】
図３から分かるように、この場合の合金化部分の面積は、１３８５．４μｍ２−５２３．７μｍ２＝８６１．７μｍ２となる。ここで、１３８５．４μｍ２は、ボール径の規格の最小値である４９μｍの８５％が接合するとしたときの接合面積であり、５２３．７μｍ２は、ボールの接合部とプローブ痕７ｃとの重なり部分の面積を計算した最大値である。
【００４４】
さらに、内側パッド電極７は、ボールが内側パッド電極７からはみ出さない程度の幅寸法が必要なことから、電極パッドにおける長辺と短辺との比の値は、９５μｍ／６１μｍ≒１．５６が最小値となる。
【００４５】
従って、第１の実施形態に係る、テスト用電極パッドと接続用電極パッドを兼用する内側電極パッド７における長辺と短辺との比の値は１．５以上、さらには１．５６以上が好ましい。このようにすると、内側電極パッド７にプローブ痕７ｃが残存し、金属からなるボール又はバンプがプローブ痕７ｃと重なる場合であっても、ボール又はバンプと内側電極パッド７との接合部は合金化が十分に図られるため、内側電極パッド７とボール又はバンプとの接続の信頼性が向上する。
【００４６】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４７】
図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示している。
【００４８】
まず、図４（ａ）に示すように、ウエハ状態にある第１の半導体チップ２にそれぞれ形成されている複数の内側電極パッド７と複数の外側パッド電極１３とに検査プローブ１５を接触させて、第１の半導体チップ２に形成された各素子の電気的特性を検査する。ここで、図２（ａ）に示したように、各検査プローブ１５の先端部は、内側電極パッド７に対して第１の半導体チップ２の外側に位置する短辺側からプローブ接触領域７ａに進入する。
【００４９】
次に、図４（ｂ）に示すように、ウエハ状態にある第１の半導体チップ２を複数の個片（ダイ）に切り出す。
【００５０】
次に、図４（ｃ）に示すように、複数の電極パッド６が形成された配線基板１の主面上に、第１の半導体チップ２を素子形成面を上にした状態で固着する。
【００５１】
次に、図４（ｄ）に示すように、第１の半導体チップ２の素子形成面上における内側電極パッド７よりも内側の領域に、第２の半導体チップ３をその素子形成面を上にした状態で接着材４によって固着する。
【００５２】
次に、図５（ａ）に示すように、第１の半導体チップ２の外側電極パッド１３と配線基板１の電極パッド６とを金（Ａｕ）からなるワイヤ１１によりそれぞれ接続する。
【００５３】
次に、図５（ｂ）に示すように、第１の半導体チップ２の内側電極パッド７、すなわち図２（ａ）に示した内側電極パッド７の突起部形成領域に金（Ａｕ）からなるバンプ９それぞれを形成する。
【００５４】
次に、図５（ｃ）に示すように、一方の端部にボール１１ａを形成し、形成されたワイヤ１１のボール１１ａを第２の半導体チップ３の電極パッド１０と接続する。続いて、ワイヤ１１の他方の端部を第１の半導体チップ２の内側電極パッド７に形成されたバンプ９と接続する。
【００５５】
次に、図５（ｄ）に示すように、配線基板１の主面上に封止樹脂材１２を塗布することにより、各ワイヤ１１を含め第１の半導体チップ２及び第２の半導体チップ３を封止樹脂材１２によって覆う。
【００５６】
以上の工程により、図１に示すＢＧＡ構成を採るＳｉＰである半導体装置を得ることができる。
【００５７】
なお、図５（ｂ）及び図５（ｃ）に示したように、第１の実施形態においては、第２の半導体チップ３から第１の半導体チップ２に向かってワイヤ１１を接続する、いわゆる打ち下ろし法を用いたが、これとは逆に、第１の半導体チップ２から第２の半導体チップ３に向かってワイヤ１１を接続する、いわゆる打ち上げ法を用いてもよい。但し、打ち上げ法を用いる場合には、先に第２の半導体チップの各電極パッド１０にバンプ９を形成しておき、その後、第１の半導体チップ２における内側電極パッド７の突起部形成領域７ｂに、ワイヤ１１の一方の端部に形成したボール１１ａを接続し、続いて、ワイヤ１１の他方の端部を第２の半導体チップ３の電極パッド１０に形成されたバンプ９と接続すればよい。このとき、第２の半導体チップ３の電極パッド１０においても、その平面形状は、図２（ａ）に示した長方形状であることが好ましい。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５９】
図６は本発明の第２の実施形態に係る半導体装置の模式的な断面構成を示している。
【００６０】
第２の実施形態においても、半導体装置としてＢＧＡパッケージを想定しており、配線基板１に代えてリードフレームを用いたＱＦＰとしてもよい。また、図６において、図１（ａ）及び（ｂ）に付した符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
第２の実施形態においては、第２の半導体チップ３の素子形成面が第１の半導体チップ２の素子形成面と対向するように、アンダーフィル材１７により固着されている。
【００６２】
すなわち、第２の半導体チップ３と第１の半導体チップ２とは、第２の半導体チップ３の電極パッド１０と第１の半導体チップ２の内側電極パッド７とがバンプ９を介在させた状態で電気的に接続されている。このとき、バンプ９は、第１の実施形態と同様に、第１の半導体チップ２における平面長方形状の内側電極パッド７の突起部形成領域７ｂに形成されている。
【００６３】
なお、バンプ９は、第１の半導体チップ２の内側電極パッド７ではなく、第２の半導体チップ３の電極パッド１０の上に形成することも可能である。このとき、第２の半導体チップ３の電極パッド１０の平面形状は、図２（ａ）に示したように長方形状であることが好ましい。
【００６４】
また、第１の実施形態及び第２の実施形態において、第２の半導体チップ３は、素子を含まず配線のみが形成されたシリコン（Ｓｉ）からなるインターポーザであってもよい。
【００６５】
また、図１及び図６は一例であって、第２の半導体チップ３に設けられた電極パッド１０、第１の半導体チップ２に設けられた内側電極パッド７及び外側電極パッド１３並びに配線基板１に設けられた電極パッド６は、必ずしもチップ又は基板の４辺に沿って設ける必要はない。また、各電極パッドは必ずしも直線状に設ける必要はなく、千鳥状に設けてもよいことはいうまでもない。
【００６６】
以上説明したように、本発明に係る半導体装置によると、ＳｉＰ構造を採ることにより半導体装置の小型化を図ることができるため、本発明に係る半導体装置を電子機器に搭載することにより実装面積を小さくすることが可能となるので、電子機器の小型化にも貢献できる。
【００６７】
また、微細加工プロセスにより製造された多機能狭パッドピッチ化が図られた半導体チップを従来型のパッケージに搭載することが可能となるため、高コストな配線基板等を用いる必要がなくなるので、電子機器の高機能化を低コストで実現することが可能となる。
【産業上の利用可能性】
【００６８】
本発明に係る半導体装置、半導体素子及びその検査方法は、金属からなる突起部と電極パッドとの合金化が十分になされるので、突起部における接続の信頼性が向上すると共に、高クロックレート信号を測定することが可能となり、従って、複数の半導体チップを搭載した半導体装置（例えば、ＳｉＰ）等に有用である。
【図面の簡単な説明】
【００６９】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は模式的な平面図であり（但し、封止樹脂材は省略）、（ｂ）は（ａ）のＩｂ−Ｉｂ線における模式的な断面図である。
【図２】（ａ）は本発明に係るパッド電極のプローブ検査後の平面図であり、（ｂ）はプローブ検査中の模式的な正面図である。
【図３】本発明に係るパッド電極の縦横比を検討する際の平面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示し、（ａ）は平面図及びその部分的な正面図であり、（ｂ）〜（ｄ）は工程順の断面図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す工程順の断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す模式的な断面図である。
【符号の説明】
【００７０】
１ 配線基板
２ 第１の半導体チップ
３ 第２の半導体チップ
４ 接着材
６ 電極パッド
７ 内側パッド電極
７ａ プローブ接触領域
７ｂ 突起部形成領域
７ｃ プローブ痕（接触痕）
９ バンプ（突起部）
１０ 電極パッド
１１ ワイヤ（金属細線）
１１ａ ボール（突起部）
１２ 封止樹脂材
１３ 外側電極パッド
１４ 半田ボール
１５ 検査プローブ
１７ アンダーフィル材
【特許請求の範囲】
【請求項１】
チップ状の第１の半導体素子と、
前記第１の半導体素子の上に、前記第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着されたチップ状の第２の半導体素子とを備え、
前記第１の半導体素子は、前記第２の半導体素子の側面に沿って形成された複数の第１の電極パッドを有し、前記第１の電極パッドの上には金属からなる突起部が形成されており、
前記第２の半導体素子は、前記素子形成面に形成された複数の第２の電極パッドを有し、
前記各第２の電極パッドと前記各第１の電極パッドの前記突起部とはそれぞれ第１の金属細線により接続され、
前記第１の電極パッドは平面長方形状を有していることを特徴とする半導体装置。
【請求項２】
上面に前記第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に前記第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、
前記第３の電極パッドは、前記複数の第１の電極パッドの一部又は前記複数の第２の電極パッドの一部と第２の金属細線により接続され、
又は前記リードフレームの電極は、前記複数の第１の電極パッドの一部又は前記複数の第２の電極パッドの一部と第２の金属細線により接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
チップ状の第１の半導体素子と、
前記第１の半導体素子の上に、前記第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を下にして固着されたチップ状の第２の半導体素子とを備え、
前記第１の半導体素子は、前記第２の半導体素子の前記素子形成面と対向する位置に形成された複数の第１の電極パッドを有し、前記第１の電極パッドの上には金属からなる突起部が形成されており、
前記第２の半導体素子は、前記第１の半導体素子の前記複数の第１の電極パッドと接続される複数の第２の電極パッドを有し、
前記第１の電極パッドは平面長方形状を有していることを特徴とする半導体装置。
【請求項４】
上面に前記第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に前記第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、
前記第３の電極パッド又は前記リードフレームの電極は、前記複数の第１の電極パッドの一部と金属細線により接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電極パッドには、長辺に沿って検査プローブによる接触痕が残存しており、
前記突起部は、前記接触痕の一部の上に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
素子形成面にそれぞれ平面長方形状の複数の電極パッドを備え、
前記電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする半導体素子。
【請求項８】
請求項７に記載の半導体素子の電気的特性を検査する検査方法であって、
平面長方形状の前記電極パッドに、検査用の検査プローブを接触させる際に、前記電極パッドにおける短辺側の領域に、前記検査プローブを接触させることを特徴とする半導体素子の検査方法。
【請求項１】
チップ状の第１の半導体素子と、
前記第１の半導体素子の上に、前記第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を上にして固着されたチップ状の第２の半導体素子とを備え、
前記第１の半導体素子は、前記第２の半導体素子の側面に沿って形成された複数の第１の電極パッドを有し、前記第１の電極パッドの上には金属からなる突起部が形成されており、
前記第２の半導体素子は、前記素子形成面に形成された複数の第２の電極パッドを有し、
前記各第２の電極パッドと前記各第１の電極パッドの前記突起部とはそれぞれ第１の金属細線により接続され、
前記第１の電極パッドは平面長方形状を有していることを特徴とする半導体装置。
【請求項２】
上面に前記第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に前記第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、
前記第３の電極パッドは、前記複数の第１の電極パッドの一部又は前記複数の第２の電極パッドの一部と第２の金属細線により接続され、
又は前記リードフレームの電極は、前記複数の第１の電極パッドの一部又は前記複数の第２の電極パッドの一部と第２の金属細線により接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
チップ状の第１の半導体素子と、
前記第１の半導体素子の上に、前記第１の半導体素子の少なくとも１つの側面から内側に間隔をおいて、且つ素子形成面を下にして固着されたチップ状の第２の半導体素子とを備え、
前記第１の半導体素子は、前記第２の半導体素子の前記素子形成面と対向する位置に形成された複数の第１の電極パッドを有し、前記第１の電極パッドの上には金属からなる突起部が形成されており、
前記第２の半導体素子は、前記第１の半導体素子の前記複数の第１の電極パッドと接続される複数の第２の電極パッドを有し、
前記第１の電極パッドは平面長方形状を有していることを特徴とする半導体装置。
【請求項４】
上面に前記第１の半導体素子を固着すると共に第３の電極パッドを有する半導体基板、又は上面に前記第１の半導体素子を固着すると共に電極を有するリードフレームをさらに備え、
前記第３の電極パッド又は前記リードフレームの電極は、前記複数の第１の電極パッドの一部と金属細線により接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電極パッドには、長辺に沿って検査プローブによる接触痕が残存しており、
前記突起部は、前記接触痕の一部の上に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
素子形成面にそれぞれ平面長方形状の複数の電極パッドを備え、
前記電極パッドにおける長辺の長さは、短辺の長さの１．５倍以上であることを特徴とする半導体素子。
【請求項８】
請求項７に記載の半導体素子の電気的特性を検査する検査方法であって、
平面長方形状の前記電極パッドに、検査用の検査プローブを接触させる際に、前記電極パッドにおける短辺側の領域に、前記検査プローブを接触させることを特徴とする半導体素子の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−６７９１３（Ｐ２０１０−６７９１３Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３５１７１（Ｐ２００８−２３５１７１）
【出願日】平成２０年９月１２日（２００８．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月１２日（２００８．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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