半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器
【課題】小型化，薄型化及び高機能化を実現することが可能な半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器を提供すること。
【解決手段】半導体基板１０と、半導体基板１０の第１の面１０ａに設けられた外部接続端子３７と、半導体基板１０の第１の面１０ａに設けられるとともに、外部接続端子３７と電気的に接続された第１電極２２と、半導体基板１０の第１の面１０ａと対向する第２の面１０ｂに設けられる電子素子と電気的に接続される第２電極２３と、半導体基板１０の第２の面１０ｂに設けられるとともに、第２電極２３に至る溝１１と、該溝１１の内部に設けられるとともに、第２電極２３の裏面２３ａと電気的に接続された導電部１２とを備えることを特徴とする。
【解決手段】半導体基板１０と、半導体基板１０の第１の面１０ａに設けられた外部接続端子３７と、半導体基板１０の第１の面１０ａに設けられるとともに、外部接続端子３７と電気的に接続された第１電極２２と、半導体基板１０の第１の面１０ａと対向する第２の面１０ｂに設けられる電子素子と電気的に接続される第２電極２３と、半導体基板１０の第２の面１０ｂに設けられるとともに、第２電極２３に至る溝１１と、該溝１１の内部に設けられるとともに、第２電極２３の裏面２３ａと電気的に接続された導電部１２とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やテレビ受像機等の電子機器において、例えば、共振子や帯域フィルタ等として弾性表面波素子（以下、適宜「ＳＡＷ（Surface Acoustic Wave）素子」と称する）を備えた電子部品が使用されている。下記特許文献１、２にはＳＡＷ素子を備えた電子部品に関する技術の一例が開示されている。特許文献１には、ＳＡＷ素子とそのＳＡＷ素子を駆動制御する集積回路とを同一の空間に配置した電子部品のパッケージに関する技術が開示されている。また、特許文献２には、ＳＡＷ素子を第１基板に実装し、集積回路を第２基板に実装した電子部品のパッケージに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９０１８４号公報
【特許文献２】特開２００２−２９０２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＳＡＷ素子を備えた電子部品が実装される電子機器の小型化の要求に伴って、ＳＡＷ素子等の電子素子が実装される半導体装置や電子素子が実装された電子部品自体の小型化も要求されている。しかしながら、上述の特許文献１の構成では、ＳＡＷ素子と集積回路とを並列に配置する構成であるため、小型化が困難である。同様に、特許文献２の構成では、ＳＡＷ素子を実装した第１基板と集積回路を実装した第２基板とを重ねるように配置する構成であるため、薄型化（小型化）が困難である。
【０００５】
また、ＳＡＷ素子を備えた電子部品のみならず、特に水晶振動子、圧電振動子、圧電音叉等の気密封止が必要な電子素子を備えた電子部品の小型化も要求される。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、小型化，薄型化及び高機能化を実現することが可能な半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体装置は、半導体基板と、前記半導体基板の第１の面に設けられた外部接続端子と、前記半導体基板の第１の面に設けられるとともに、前記外部接続端子と電気的に接続された第１電極と、前記半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、前記半導体基板の第２の面に設けられるとともに、前記第２電極に至る溝と、該溝の内部に設けられるとともに、前記第２電極の裏面と電気的に接続された導電部とを備えることを特徴とする。
【０００８】
本発明に係る半導体装置では、第２電極に至る溝の内部に導電部を形成することにより、第２電極が導電部を介して電子素子と電気的に接続することが可能となり、また、第１電極が外部接続端子と電気的に接続されているため、外部機器（例えば、回路基板）等と接続可能な半導体装置全体の小型化，薄型化及び高機能化を実現することが可能となる。
【０００９】
また、本発明の半導体装置は、前記半導体基板の第１の面に設けられるとともに、前記第１電極と前記外部接続端子とを電気的に接続させる配線と、前記半導体基板と前記外部接続端子との間に設けられた応力緩和層とを備えることが好ましい。
【００１０】
本発明に係る半導体装置では、配線を介して第１電極と外部接続端子とを電気的に接続させることにより、半導体装置に再配置配線が形成されるので、外部接続端子の形状，配置の自由度が広がる。また、応力緩和層を設けることにより、外部機器等と半導体装置との接続信頼性が高いものとなる。
【００１１】
また、本発明の半導体装置は、前記第２電極の表面には、前記配線と同一の材料の金属膜が設けられていることが好ましい。
本発明に係る半導体装置では、一般的に配線の材料としては、耐腐食性の高い材料が用いられている。したがって、第２電極の表面にも配線と同一の材料の金属膜を設けることにより、第２電極の表面の腐食を防止することができるので、電気的不良の発生を防止することが可能となる。
【００１２】
また、本発明の半導体装置は、前記半導体基板の第２の面に、前記導電部と電気的に接続された他面電極を備えることが好ましい。
本発明に係る半導体装置では、導電部と電気的に接続された他面電極を備えることにより、例えば、電子素子の電極形状に応じた他面電極を形成することで、電子素子との接続形態（実装形態）の設計の自由度を向上させることができる。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板の第１の面に第１電極を形成する工程と、前記半導体基板の第１の面に第２電極を形成する工程と、前記半導体基板上に前記第１電極と前記外部接続端子とを電気的に接続する配線を形成する工程と、前記半導体基板と前記外部接続端子との間に応力緩和層を形成する工程と、前記半導体基板の第１の面に対向する第２の面から前記第２電極に向かって前記半導体基板に溝を形成する工程と、前記溝の側壁に絶縁膜を形成する工程と、前記溝に前記電子素子と前記第２電極とを電気的に接続する導電部を形成する工程とを有することを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法では、第２電極が形成されていない半導体基板の第２の面から溝を形成するため、第２電極と電気的に接続させる導電部を形成し易い。また、溝の側壁に絶縁膜を形成した後、溝に第２電極と電気的に接続された導電部を形成するので、導電部と半導体基板とは良好に絶縁が取れた状態になるため、第２電極から導電部を介して電子素子に正確に電圧を供給することができ、電子素子を良好に駆動させることが可能となる。
【００１５】
また、本発明の半導体装置の製造方法は、前記溝を形成する工程は、フォトリソグラフィ法及びエッチング法を用いることが好ましい。
本発明に係る半導体装置の製造方法では、シリコン基板に溝をフォトリソグラフィ及びエッチングにより形成するため、高精度に形成することができる。
【００１６】
また、本発明の半導体装置の製造方法は、前記半導体装置の第２の面に設けられる他面電極と、前記導電部とを一体に形成することが好ましい。
本発明に係る半導体装置の製造方法では、他面電極と導電部とを一体に形成することにより、効率良く半導体装置を製造することができ、半導体装置の低コスト化を実現することが可能となる。
【００１７】
また、本発明の半導体装置の製造方法は、前記半導体装置を同一の基板に複数同時に形成した後、前記基板を前記半導体装置毎に切断することが好ましい。
本発明に係る半導体装置の製造方法では、基板上に複数の半導体装置を同時に形成し、その後、その基板を半導体装置毎に切断することで、効率良く半導体装置を製造することができ、半導体装置の低コスト化を実現できる。
【００１８】
本発明の電子部品は、半導体基板と、前記半導体基板の第１の面に設けられた外部接続端子と、前記半導体基板の第１の面に設けられるとともに、前記外部接続端子と電気的に接続された第１電極と、前記半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、前記半導体基板の第２の面に設けられるとともに、前記第２電極に至る溝と、該溝の内部に設けられるとともに、前記第２電極の裏面と電気的に接続された導電部と、前記半導体基板の第２の面に設けられ、前記導電部と電気的に接続された電子素子と、前記電子素子を封止する封止部材とを備えることを特徴とする。
【００１９】
本発明に係る電子部品では、半導体基板の第２の面に電子素子を設け、この電子素子と導電部とを電気的に接続させることにより、第２電極が導電部を介して電子素子と電気的に接続することが可能となる。また、第１電極が外部接続端子と電気的に接続しているため、外部機器等と接続可能な電子部品全体の小型化及び薄型化を実現することが可能となる。さらに、電子素子は封止部材によって封止されているので、電子部品全体の小型化及び薄型化を実現しつつ、電子素子を良好に駆動させることが可能となる。
【００２０】
また、本発明の電子部品は、前記封止部材が前記半導体基板の第２の面から離間されて配置されるとともに、前記電子素子が前記封止部材側に設けられていることが好ましい。
【００２１】
本発明に係る電子部品では、電子素子が封止部材側に設けられているため、電子素子と導電部とを電気的に接続させることで、電子素子の封止を行うことができる。したがって、簡易な構成により、封止された電子部品を得ることが可能となる。
【００２２】
また、本発明の電子部品は、前記半導体基板の第２の面と前記半導体基板の第２の面から離間されて配置された前記封止部材との間に支持基板が設けられ、前記電子素子が、前記支持基板上に設けられていることが好ましい。
【００２３】
本発明に係る電子部品では、支持基板に電子素子が設けられているため、電子素子を良好に支持した状態で電子素子と導電部とを電気的に接続させることができる。したがって、電子素子を良好に駆動させることができる。
【００２４】
また、本発明の電子部品は、前記電子素子が、前記半導体基板の第２の面から離間されて配置された支持基板に保持され、前記封止部材が、前記支持基板に保持された電子素子を封止するとともに、前記電子素子と電気的に接続された電子素子電極を備えることが好ましい。
【００２５】
本発明に係る電子部品では、支持基板に保持された電子素子が封止部材により封止されているため、封止部材に設けられた電子素子電極と導電部とを電気的に接続させることにより、小型化，薄型化を実現しつつ、電子素子を良好に駆動させることができる。
【００２６】
前記半導体基板の第２の面に、前記導電部と前記電子素子とを電気的に接続させた他面電極を備えることが好ましい。
本発明に係る電子部品では、導電部と電子素子とを電気的に接続させた他面電極を備えることにより、例えば、電子素子の電極形状に応じた他面電極を形成することで、電子素子と第２電極との導通状態を良好にすることが可能となる。
【００２７】
本発明の回路基板は、上記の電子部品が実装されていることを特徴とする。
本発明に係る回路基板では、小型化・薄型化が実現された電子部品が実装された回路基板（プリント配線板等）を提供することができる。したがって、この回路基板を電子機器等に実装した際にも、電子機器全体の大型化を防止することができる。
【００２８】
本発明の電子機器は、上記の電子部品が実装されていることを特徴とする。
本発明に係る電子機器では、小型化・薄型化が実現された電子部品が実装された電子機器を提供することができる。したがって、小型化された電子機器を得ることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】図１の半導体装置のＡ矢視における平面図である。
【図３】図１の半導体装置のＢ矢視における平面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第１実施形態に係る電子部品を示す断面図である。
【図８】図７の電子部品の電極を示す平面図である。
【図９】本発明の第２実施形態に係る電子部品を示す断面図である。
【図１０】本発明の第３実施形態に係る電子部品を示す断面図である。
【図１１】本発明の第４実施形態に係る電子部品を示す断面図である。
【図１２】本発明の電子部品が搭載された電子機器を示す図である。
【発明を実施するための形態】
【００３０】
［半導体装置の一実施形態］
次に、本発明の半導体装置の一実施形態について、図１から図６を参照して説明する。
本実施形態に係る半導体装置１は、図１に示すように、シリコン基板（半導体基板）１０と、シリコン基板１０の第１の面１０ａに形成され、外部機器であるプリント配線板（回路基板）Ｐに電気的に接続される接続部２０とを備えている。
【００３１】
シリコン基板１０は、図１に示すように、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成されており、この溝１１の内部には導電性材料が充填された導電部１２が設けられている。また、溝１１の側壁には絶縁膜１３が設けられており、導電部１２とシリコン基板１０とは電気的に絶縁されている。
また、シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成されている。この裏面絶縁層１４上には、電子素子として、例えば、弾性表面波素子「ＳＡＷ（Surface Acoustic Wave）素子」の電極に応じた裏面電極（他面電極）１５が、図３に示すように形成されている。
【００３２】
接続部２０は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１と、下地層２１の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板１０には、図２に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。
また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
なお、不図示ではあるが、下地層２１の下には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている。そして、この集積回路が、第１電極２２及び第２電極２３と電気的に接続されている。
【００３３】
配線部３０は、図１及び図２に示すように、第１絶縁層２４上に設けられた第１電極２２と電気的に接続された第１配線（配線）３１と、第２電極２３の表面に設けられた金属膜３２と、この第１配線（配線）３１及び金属膜３２上に設けられた第２絶縁層（応力緩和層）３３と、第２絶縁層３３上に形成されるとともに、第１配線３１と電気的に接続された第２配線（配線）３４と、第２配線３４上に形成された第３絶縁層３５とを備えている。また、第１配線３１の一部が第２絶縁層３３より露出してランド部３６を形成しており、このランド部３６と第２配線３４とが電気的に接続されている。さらに、第２配線３４上にはバンプ（外部接続端子）３７が設けられ、半導体装置１はこのバンプ３７を介してプリント配線板Ｐに電気的に接続されている。また、第３絶縁層３５は、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように設けられている。
【００３４】
また、第１電極２２は、第１配線３１及び第２配線３４を介してバンプ３７と電気的に接続されている。また、第２電極２３は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１上に形成されとともに、溝１１により一部が露出されている。これにより、この第２電極２３は、第２電極２３の裏面２３ａで溝１１の内部の導電部１２の一端部１２ａと電気的に接続されている。また、導電部１２の他端部１２ｂは、シリコン基板１０の第２の面１０ｂに設けられた裏面電極１５と電気的に接続されている。すなわち、第２電極２３はシリコン基板１０の第２の面１０ｂに設けられる電子素子と電気的に接続されるようになっている。
【００３５】
また、第１，第２配線３１，３４の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。この第１，第２配線３１，３４としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。
また、第１，第２，第３絶縁層２４，３３，３５は、樹脂（合成樹脂）によって形成されている。これら第１，第２，第３絶縁層２４，３３，３５を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
なお、第１絶縁層２４は、酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）等の絶縁性材料によって形成されていても良い。
【００３６】
また、金属膜３２の材料は、第１，第２配線３１，３４と同一の材料であることが好ましい。金属膜３２の材料としては、Ａｕ、ＴｉＷ、Ｃｕ、Ｃｒ、Ｎｉ、Ｔｉ、Ｗ、ＮｉＶ、Ａｌ等の金属を使用することができる。また、金属膜３２は、これらの金属を積層して形成することも可能である。なお、金属膜（積層構造の場合、少なくとも１層）３２は、電極よりも耐腐食性の高い材料、例えばＡｕ、ＴｉＷ、Ｃｒを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。
【００３７】
［半導体装置の製造方法］
次に、図４及び図５を参照しながら半導体装置１の製造方法について説明する。ここで、本実施形態においては、半導体装置１は同一のシリコン基板（基板）１００上に複数（図６参照）同時に一括して形成されるが、簡単のため図４及び図５においては１つの半導体装置１を形成する場合が示されている。
【００３８】
まず、図４（ａ）に示すように、シリコン基板１０の第１の面１０ａ上に下地層２１を形成した後、下地層２１上に第１，第２電極２２，２３を形成する。そして、第１，第２電極２２，２３上に第１絶縁層２４を形成し、周知のフォトリソグラフィ法及びエッチング法により、第１，第２電極２２，２３を覆う絶縁材料を除去する。なお、第２電極２３を覆う絶縁材料は必ずしも除去しなくても良い。次いで、第１電極２２を含む第１絶縁層２４上には第１配線３１を形成し、第２電極２３の表面には金属膜３２を形成する。第１配線３１の形成方法としては、例えば、ＴｉＷ、Ｃｕの順にスパッタ法により形成した後、Ｃｕをめっき法で形成することにより行われる。
【００３９】
次に、第１配線３１及び金属膜３２を覆うように第２絶縁層３３を形成し、周知のフォトリソグラフィ法により、第２絶縁層３３のランド部３６に対応する領域が除去され、第１配線３１の一部が露出されてランド部３６となる。そして、ランド部３６に接続するように、第２絶縁層３３上に第２配線３４が形成され、その後、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように第３絶縁層３５を設けることにより、図４（ａ）に示すような形態となる。
【００４０】
次に、図４（ｂ）に示すように、シリコン基板１０の第２の面１０ｂ上にフォトレジスト４０をマスクとして用い、ドライエッチングにより、第２電極２３に対応したシリコン基板１０及び下地層２１を除去する。これにより、図４（ｃ）に示すように、シリコン基板１０の第２の面１０ｂから、第１の面１０ａに設けられた第２電極２３の裏面２３ａが露出するまでエッチングを行い、溝１１を形成する。
なお、フォトレジスト４０をマスクとしたが、これに限ることはなく、例えば、ハードマスクとしてＳｉＯ2膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用しても良い。
【００４１】
次に、図５（ａ）に示すように、シリコン基板１０の第２の面１０ｂ及び溝１１の内壁に裏面絶縁層１４及び絶縁膜１３を形成する。裏面絶縁層１４及び絶縁膜１３は、電流リークの発生、酸素及び水分等による半導体基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、すなわちＯ3−ＴＥＯＳまたはＣＶＤを用いて形成した酸化珪素（ＳｉＯ2）を用いることができる。なお、裏面絶縁層１４及び絶縁膜１３は、絶縁性があれば、他の物でも良く、樹脂でもよい。そして、第２電極２３の裏面２３ａ部分に設けられた絶縁膜１３をドライエッチングあるいはレーザ加工により除去することで、図５（ｂ）に示すように、溝１１の側壁のみに絶縁層１３が設けられた形態となる。
【００４２】
次に、電気化学プレーティング（ＥＣＰ）法を用いて、溝１１の内部にめっき処理が施され、その溝１１の内側に導電部１２を形成するための導電性材料を配置し、導電部１２の一端部１２ａと露出した第２電極２３とが、第２電極２３の裏面２３ａで電気的に接続される。導電部１２を形成するための導電性材料としては、例えば銅（Ｃｕ）を用いることができ、導電部１２には銅（Ｃｕ）が埋め込まれる。本実施形態における導電部１２を形成する工程には、例えば、ＴｉＮ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれる。なお、ＴｉＷ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれたものであってもよい。なお、導電部１２の形成方法としては、上述した方法に限らず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでもよい。
また、本実施形態では、溝１１の内部を導電部１２で埋め込んでいるが、完全に埋め込まなくても、溝１１の内壁に導電部１２を設けて、第２電極２３の裏面２３ａで電気的に接続される形態でも良い。
【００４３】
導電部１２を形成した後、シリコン基板１０の第２の面１０ｂにこの導電部１２と電気的に接続されるように裏面電極１５を形成することにより、図５（ｃ）に示すような形態となる。なお、裏面電極１５は、導電部１２と同時、すなわち、一体的に形成しても良い。次に、シリコン基板１０の第１の面１０ａ側に設けられた第２配線３４上に、例えば鉛フリーはんだからなるバンプ３７を搭載する。なお、バンプ３７を設ける際には、はんだボールを第２配線３４上に搭載する形態でもよいし、はんだペーストを第２配線３４上に印刷する形態でもよい。
【００４４】
そして、図６に示すように、ダイシング装置１１０によって、シリコン基板１００が半導体装置１毎にダイシング（切断）される。このように、シリコン基板１００上に複数の半導体装置１を略同時に形成し、その後、そのシリコン基板１００を半導体装置１毎に切断することで、図１に示す半導体装置１を得ることができる。このようにして、効率良く半導体装置１を製造することができ、半導体装置１の低コスト化を実現できる。
【００４５】
本実施形態に係る半導体装置１によれば、第２電極２３に至る溝１１の内部に導電部１２を形成することにより、第２電極２３が、導電部１２を介して電子素子と電気的に接続することが可能となり、また、第１電極２２がバンプ３７と電気的に接続されているため、外部機器等と接続可能な半導体装置１全体の小型化，薄型化及び高機能化を実現することが可能となる。
【００４６】
［電子部品の第１実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子（電子素子）６０が実装された電子部品５０の第１実施形態について、図７を参照して説明する。なお、以下に説明する各実施形態において、上述した一実施形態に係る半導体装置１と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態の電子部品５０に用いられる半導体装置５１は、裏面電極１５を設けていない点以外は上述した半導体装置１と同一の構成を有している。
【００４７】
電子部品５０は、図８に示すように、圧電薄膜（図示略）とこの圧電薄膜に接する櫛歯電極６１とを備えている。そして、電子部品５０は、図７に示すように、シリコン基板１０の第２の面１０ｂ側に、導電部１２の他端部１２ｂと電気的に接続されるように、直接電子素子６０が形成されている。また、不図示ではあるが、シリコン基板１０の第１の面１０ａ側には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている。そして、導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されている。したがって、シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている。
【００４８】
また、電子部品５０は、シリコン基板１０の第２の面１０ｂとの間でＳＡＷ素子６０を封止する封止部材５２を備えている。本実施形態において封止部材５２はガラス基板によって形成されているが、シリコン基板であってもよい。封止部材５２は、シリコン基板１０の第２の面１０ｂから離間された位置に設けられている。シリコン基板１０の第２の面１０ｂの周縁部と封止部材５２の内面５２ａの周縁部とは、接着剤層５３により接着されている。接着剤層５３は、例えばポリイミド樹脂等の合成樹脂で形成されている。そして、シリコン基板１０の第２の面１０ｂと、封止部材５２の内面５２ａと、接着剤層５３とで囲まれた内部空間５５は略密閉（気密封止）されており、その内部空間５５にＳＡＷ素子６０が配置された構成となっている。
【００４９】
［電子部品の製造方法］
次に、電子部品５０の製造方法について説明する。
まず、上述した半導体装置１の製造方法と同様の工程により、導電部１２まで形成した後、シリコン基板１０の第２の面１０ｂにＳＡＷ素子６０を形成する。このＳＡＷ素子６０を形成する工程には、圧電薄膜を形成する工程と、圧電薄膜に接するように、図８に示すような櫛歯電極６１を形成する工程と、保護膜（図示略）を形成する工程とが含まれる。さらには、ＳＡＷ素子６０を形成する工程には、プラズマ等をＳＡＷ素子６０に照射して周波数調整を行う工程が含まれる。圧電薄膜の形成材料としては、酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）、ニオブ酸リチウム（ＬｉＮｂＯ3）、タンタル酸リチウム（ＬｉＴａＯ3）、ニオブ酸カリウム（ＫＮｂＯ3）等が挙げられる。櫛歯電極６１の形成材料としては、アルミニウムを含む金属が挙げられる。保護膜の形成材料としては、酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）、窒化チタン（ＴｉＮ）等が挙げられる。そして、形成されるＳＡＷ素子６０は、シリコン基板１０の第２の面１０ｂで、導電部１２の他端部１２ｂと電気的に接続される。
【００５０】
次に、シリコン基板１０の第２の面１０ｂ及び封止部材５２の内面５２ａのうち少なくとも一方に、接着剤層５３を形成するための接着剤が設けられる。接着剤層５３としては、例えば感光性のポリイミド接着剤等を使用することができる。そして、その接着剤層５３を介して、シリコン基板１０の第２の面１０ｂと封止部材５２の内面５２ａとが対向するように、それらシリコン基板１０と封止部材５２とが接合される。これにより、図７に示すような形態が得られる。
【００５１】
ここで、封止は、内部空間５５を真空にする真空封止、内部空間５５をＮ2、Ａｒ、Ｈｅ等の所定ガスで置換するガス置換封止等してもよい。なお、シリコン基板１０と封止部材５２とを接合するとき、シリコン基板１０の第２の面１０ｂの周縁部に沿って金属突起を設け、封止部材５２の内面５２ａに、前記金属突起と接着するための金属層を設け、それら金属突起及び金属層を介してシリコン基板１０と封止部材５２とを接合するようにしてもよい。封止部材５２にガラスを用いた場合には、封止後に、レーザー等によりＳＡＷ素子６０の周波数調整が可能となる。その後、シリコン基板１０の第１の面１０ａ側に設けられた第２配線３４上に、例えば鉛フリーはんだからなるバンプ３７が搭載される。なお、バンプ３７を設ける際には、はんだボールを第２配線３４上に搭載する形態でもよいし、はんだペーストを第２配線３４上に印刷する形態でもよい。
【００５２】
その後、この電子部品５０も半導体装置１と同様に、同一のシリコン基板（基板）上に半導体装置５０，ＳＡＷ素子６０及び封止部材５２等を同時に一括して形成している。そこで、この電子部品５０を半導体装置１と同様にしてダイシング装置１１０によって、電子部品５０毎にダイシング（切断）される。これにより、電子部品５０を低コストで製造できる。製造された電子部品５０は、バンプ３７を介してプリント配線板Ｐ等に搭載される。
【００５３】
本実施形態に係る電子部品５０によれば、シリコン基板１０の第２の面１０ｂ側にＳＡＷ素子６０を設け、導電部１２の他端部１２ｂとこのＳＡＷ素子６０とを接続したので、シリコン基板１０の第１の面１０ａ側にＳＡＷ素子６０を駆動制御する集積回路を設けておくことで、導電部１２を介してＳＡＷ素子６０と集積回路とを電気的に接続することができる。したがって、電子部品５０全体の小型化・薄型化を実現しつつ、ＳＡＷ素子６０を良好に駆動することができる。そして、ＳＡＷ素子６０は封止部材５２によって第２の面１０ｂとの間で封止されるので、小型化・薄型化を実現しつつ、ＳＡＷ素子６０を良好に封止することができ、ＳＡＷ素子６０を良好に駆動することができる。
【００５４】
［電子部品の第２実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子７１が実装された電子部品７０の第２実施形態について、図９を参照して説明する。なお、以下に説明する各実施形態において、上述した第１実施形態に係る電子部品５０と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る電子部品７０は、ＳＡＷ素子７１が、シリコン基板１０の第２の面１０ｂに形成されておらず、シリコン基板１０の第２の面１０ｂから離間された位置に配された封止部材５２に設けられている点で第１実施形態と異なる。
【００５５】
ＳＡＷ素子７１は、シリコン基板１０の第２の面１０ｂと対向する封止部材５２の内面５２ａに設けられている。また、ＳＡＷ素子７１には、シリコン基板１０の第２の面１０ｂと対向する面に端子７２が設けられている。
半導体装置７３には、シリコン基板１０の第２の面１０ｂの溝１１上に裏面電極（他面電極）５４が形成されている。そして、この裏面電極５４と導電部１２の他端部１２ｂとが電気的に接続されている。裏面電極５４は、ＳＡＷ素子７１の端子７２に対応した位置に形成されている。すなわち、第２電極２３は、シリコン基板１０の第２の面１０ｂに設けられるＳＡＷ素子７１と導電部１２及び裏面電極５４を介して電気的に接続されるようになっている。
また、封止部材５２は、シリコン基板、水晶基板、シリコン及びダイヤを有する基板によって構成されている。
【００５６】
電子部品７０の製造方法としては、封止部材５２の内面５２ａ上に予めＳＡＷ素子７１を形成しておき、その後、シリコン基板１０の第２の面１０ｂに形成され裏面電極５４と、封止部材５２の内面５２ａ上に形成されたＳＡＷ素子７１の端子７２とが電気的に接続するように、シリコン基板１０と封止部材５２とを接着剤層５３を介して接合することにより、図９に示す電子部品７０が得られる。なお、裏面電極５４と端子５１とは、接着剤層３０の収縮による圧接でもよい。
【００５７】
本実施形態に係る電子部品７０によれば、シリコン基板１０とは別の部材、すなわち、封止部材５２にＳＡＷ素子７１を設けることにより、シリコン基板１０に掛かる熱応力、膜応力の影響を受けにくいため、良好な特性を得ることができる。
【００５８】
［電子部品の第３実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子８１が実装された電子部品８０の第３実施形態について、図１０を参照して説明する。
本実施形態に係る電子部品８０は、ＳＡＷ素子８１は、シリコン基板１０の第２の面１０ｂに形成されておらず、ＳＡＷ素子８１が支持基板８２上に設けられている点で、第２実施形態と異なる。
【００５９】
支持基板８２は、シリコン基板１０の第２の面１０ｂとシリコン基板１０の第２の面１０ｂから離間された位置に配された封止部材５２との間に設けられている。また、ＳＡＷ素子８１は、シリコン基板１０の第２の面１０ｂと対向する支持基板８２の面８２ａ側に設けられている。さらに、ＳＡＷ素子８１は、電子部品７０の第２実施形態と同様に、シリコン基板１０の第２の面１０ｂと対向する面に端子８３が設けられている。そして、この端子８３と裏面電極５４とが電気的に接続されている。
【００６０】
本実施形態に係る電子部品８０によれば、シリコン基板１０とは別の部材、すなわち、支持基板８２にＳＡＷ素子８１を設けることにより、シリコン基板１０に掛かる熱応力、膜応力の影響を受けにくいため、良好な特性を得ることができる。また、支持基板８２により、ＳＡＷ素子８１を良好に支持した状態で、ＳＡＷ素子８１と導電部１２とを電気的に接続させることが可能となる。
【００６１】
［電子部品の第４実施形態］
次に、上述した半導体装置１に電子素子としてＡＴ振動子（水晶振動子）９１が実装された電子部品９０の第４実施形態について、図１１を参照して説明する。
本実施形態に係る電子部品９０は、ＡＴ振動子９１が、支持基板９２に保持された状態で封止部材９３により封止されている点で第２実施形態と異なる。
【００６２】
支持基板９２は、シリコン基板１０の第２の面１０ｂから離間されて配置されており、ＡＴ振動子９１が、シリコン基板１０の第２の面１０ｂと対向する支持基板９２の内面９２ａに設けられている。そして、ＡＴ振動子９１は、支持基板９２とシリコン基板１０の第２の面１０ｂとの間に設けられたガラス基板からなる封止部材９３により封止されている。そして、支持基板９２の内面９２ａと、封止部材９３の内面９３ａとで囲まれた内部空間９５は略密閉（気密封止）されている。
【００６３】
また、封止部材９３には、シリコン基板１０の第２の面１０ｂと対向する面に電子素子電極９４が設けられている。そして、この電子素子電極９４と裏面電極５４とが電気的に接続されている。すなわち、第２電極２３は、シリコン基板１０の第２の面１０ｂに設けられる導電部１２及び裏面電極５４を介して、ＡＴ振動子９１と電気的に接続されるようになっている。
また、シリコン基板１０の第２の面１０ｂの周縁部と支持基板９２の周縁部及び第２の面１０ｂと封止部材９３との間は、封止樹脂９６により封止されている。
【００６４】
本実施形態に係る電子部品９０によれば、封止部材９３により支持基板９２に保持されたＡＴ振動子が封止されているため、封止部材９３に設けられた電子素子電極９４と導電部１２とを電気的に接続させることにより、小型化，薄型化を実現しつつ、電子素子を良好に駆動させることができる。
【００６５】
＜電子機器＞
図１２は、上述した電子部品５０，７０，８０，９０を搭載した電子機器の一例を示す図であって、携帯電話３００を示す図である。小型化・薄型化及び高機能化が実現された本発明の電子部品を搭載したので、小型の携帯電話３００が実現される。
【００６６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記半導体装置１の一実施形態において裏面電極１５を設けたが、電子部品の電極が直接導電部１２の他端部１２ｂに接続されていても良い。
また、電子素子６０，７１，８１，９１と接続する裏面電極１５，５４の表面あるいは導電部１２の他端部１２ｂの表面には、金属接続しやすいように、金などの表面処理、あるいはロウ材（ＳｎＡｇめっき等）を設けることが好ましい。また、上記各本実施形態においても、最終工程でダイシングする形態の他に、適切な工程（途中工程）で個片化するようにしてもよい。
【００６７】
さらに、封止部材５２，９３をガラス基板によって構成した場合、そのガラス基板からなる封止部材５２，９３をダイシング（切断）する際には、図６を参照して説明したダイシング装置１１０によってダイシングすることもできるが、レーザを照射することによってダイシングを行うことや、ドライエッチング又はウエットエッチングの手法を用いてダイシングを行うこともできる。
また、本発明に係る電子素子としては、第１，第２，第３実施形態においてＳＡＷ素子を用いて説明したが、これに限らす、封止を必要とする素子、例えば、水晶振動子、圧電振動子、圧電音叉等であってもよい。また、第４実施形態においてはＡＴ振動子（水晶振動子）を用いて説明したが、これに限らす、封止を必要とする素子、例えば、ＳＡＷ素子、圧電振動子、圧電音叉等であってもよい。
【００６８】
また、必要に応じては、シリコン基板１０に接続部３０を形成した後、シリコン基板１０の薄型化を行うことも可能である。シリコン基板１０を薄くする方法としては、まず、紫外光（ＵＶ光）の照射により剥離可能な接着剤で、シリコン基板１０の第１の面１０ａ側に不図示のガラス板を貼り付ける。このガラス板はＷＳＳ（Wafer Support System）と呼ばれるものの一部であって、シリコン基板１０をガラス板に支持した後、このガラス板を貼り付けた状態で、シリコン基板１０の第２の面１０ｂに対して研磨処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の処理を施す。これにより、シリコン基板１０が薄くされる。
【符号の説明】
【００６９】
Ｐ…プリント配線板（回路基板）、１，５１，７３…半導体装置、１０…シリコン基板（半導体基板）、１０ａ…シリコン基板の第１の面、１０ｂ…シリコン基板の第２の面、１１…溝、１２…導電部、１５，５４…裏面電極（他面電極）、２２…第１電極、２３…第２電極、２３ａ…第２電極の裏面、３１…第１配線層（配線層）、３３…第２絶縁層（応力緩和層）、３４…第２配線層（配線層）、３７…バンプ（外部接続端子）、５０，７０，８０，９０…電子部品、５２，９３…封止部材、６０，７１，８１，９１…ＳＡＷ素子（電子素子）、９２…支持基板、９４…電子素子電極、１００…シリコン基板（基板）、３００…電子機器。
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やテレビ受像機等の電子機器において、例えば、共振子や帯域フィルタ等として弾性表面波素子（以下、適宜「ＳＡＷ（Surface Acoustic Wave）素子」と称する）を備えた電子部品が使用されている。下記特許文献１、２にはＳＡＷ素子を備えた電子部品に関する技術の一例が開示されている。特許文献１には、ＳＡＷ素子とそのＳＡＷ素子を駆動制御する集積回路とを同一の空間に配置した電子部品のパッケージに関する技術が開示されている。また、特許文献２には、ＳＡＷ素子を第１基板に実装し、集積回路を第２基板に実装した電子部品のパッケージに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９０１８４号公報
【特許文献２】特開２００２−２９０２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＳＡＷ素子を備えた電子部品が実装される電子機器の小型化の要求に伴って、ＳＡＷ素子等の電子素子が実装される半導体装置や電子素子が実装された電子部品自体の小型化も要求されている。しかしながら、上述の特許文献１の構成では、ＳＡＷ素子と集積回路とを並列に配置する構成であるため、小型化が困難である。同様に、特許文献２の構成では、ＳＡＷ素子を実装した第１基板と集積回路を実装した第２基板とを重ねるように配置する構成であるため、薄型化（小型化）が困難である。
【０００５】
また、ＳＡＷ素子を備えた電子部品のみならず、特に水晶振動子、圧電振動子、圧電音叉等の気密封止が必要な電子素子を備えた電子部品の小型化も要求される。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、小型化，薄型化及び高機能化を実現することが可能な半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体装置は、半導体基板と、前記半導体基板の第１の面に設けられた外部接続端子と、前記半導体基板の第１の面に設けられるとともに、前記外部接続端子と電気的に接続された第１電極と、前記半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、前記半導体基板の第２の面に設けられるとともに、前記第２電極に至る溝と、該溝の内部に設けられるとともに、前記第２電極の裏面と電気的に接続された導電部とを備えることを特徴とする。
【０００８】
本発明に係る半導体装置では、第２電極に至る溝の内部に導電部を形成することにより、第２電極が導電部を介して電子素子と電気的に接続することが可能となり、また、第１電極が外部接続端子と電気的に接続されているため、外部機器（例えば、回路基板）等と接続可能な半導体装置全体の小型化，薄型化及び高機能化を実現することが可能となる。
【０００９】
また、本発明の半導体装置は、前記半導体基板の第１の面に設けられるとともに、前記第１電極と前記外部接続端子とを電気的に接続させる配線と、前記半導体基板と前記外部接続端子との間に設けられた応力緩和層とを備えることが好ましい。
【００１０】
本発明に係る半導体装置では、配線を介して第１電極と外部接続端子とを電気的に接続させることにより、半導体装置に再配置配線が形成されるので、外部接続端子の形状，配置の自由度が広がる。また、応力緩和層を設けることにより、外部機器等と半導体装置との接続信頼性が高いものとなる。
【００１１】
また、本発明の半導体装置は、前記第２電極の表面には、前記配線と同一の材料の金属膜が設けられていることが好ましい。
本発明に係る半導体装置では、一般的に配線の材料としては、耐腐食性の高い材料が用いられている。したがって、第２電極の表面にも配線と同一の材料の金属膜を設けることにより、第２電極の表面の腐食を防止することができるので、電気的不良の発生を防止することが可能となる。
【００１２】
また、本発明の半導体装置は、前記半導体基板の第２の面に、前記導電部と電気的に接続された他面電極を備えることが好ましい。
本発明に係る半導体装置では、導電部と電気的に接続された他面電極を備えることにより、例えば、電子素子の電極形状に応じた他面電極を形成することで、電子素子との接続形態（実装形態）の設計の自由度を向上させることができる。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板の第１の面に第１電極を形成する工程と、前記半導体基板の第１の面に第２電極を形成する工程と、前記半導体基板上に前記第１電極と前記外部接続端子とを電気的に接続する配線を形成する工程と、前記半導体基板と前記外部接続端子との間に応力緩和層を形成する工程と、前記半導体基板の第１の面に対向する第２の面から前記第２電極に向かって前記半導体基板に溝を形成する工程と、前記溝の側壁に絶縁膜を形成する工程と、前記溝に前記電子素子と前記第２電極とを電気的に接続する導電部を形成する工程とを有することを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法では、第２電極が形成されていない半導体基板の第２の面から溝を形成するため、第２電極と電気的に接続させる導電部を形成し易い。また、溝の側壁に絶縁膜を形成した後、溝に第２電極と電気的に接続された導電部を形成するので、導電部と半導体基板とは良好に絶縁が取れた状態になるため、第２電極から導電部を介して電子素子に正確に電圧を供給することができ、電子素子を良好に駆動させることが可能となる。
【００１５】
また、本発明の半導体装置の製造方法は、前記溝を形成する工程は、フォトリソグラフィ法及びエッチング法を用いることが好ましい。
本発明に係る半導体装置の製造方法では、シリコン基板に溝をフォトリソグラフィ及びエッチングにより形成するため、高精度に形成することができる。
【００１６】
また、本発明の半導体装置の製造方法は、前記半導体装置の第２の面に設けられる他面電極と、前記導電部とを一体に形成することが好ましい。
本発明に係る半導体装置の製造方法では、他面電極と導電部とを一体に形成することにより、効率良く半導体装置を製造することができ、半導体装置の低コスト化を実現することが可能となる。
【００１７】
また、本発明の半導体装置の製造方法は、前記半導体装置を同一の基板に複数同時に形成した後、前記基板を前記半導体装置毎に切断することが好ましい。
本発明に係る半導体装置の製造方法では、基板上に複数の半導体装置を同時に形成し、その後、その基板を半導体装置毎に切断することで、効率良く半導体装置を製造することができ、半導体装置の低コスト化を実現できる。
【００１８】
本発明の電子部品は、半導体基板と、前記半導体基板の第１の面に設けられた外部接続端子と、前記半導体基板の第１の面に設けられるとともに、前記外部接続端子と電気的に接続された第１電極と、前記半導体基板の第１の面と対向する第２の面に設けられる電子素子と電気的に接続される第２電極と、前記半導体基板の第２の面に設けられるとともに、前記第２電極に至る溝と、該溝の内部に設けられるとともに、前記第２電極の裏面と電気的に接続された導電部と、前記半導体基板の第２の面に設けられ、前記導電部と電気的に接続された電子素子と、前記電子素子を封止する封止部材とを備えることを特徴とする。
【００１９】
本発明に係る電子部品では、半導体基板の第２の面に電子素子を設け、この電子素子と導電部とを電気的に接続させることにより、第２電極が導電部を介して電子素子と電気的に接続することが可能となる。また、第１電極が外部接続端子と電気的に接続しているため、外部機器等と接続可能な電子部品全体の小型化及び薄型化を実現することが可能となる。さらに、電子素子は封止部材によって封止されているので、電子部品全体の小型化及び薄型化を実現しつつ、電子素子を良好に駆動させることが可能となる。
【００２０】
また、本発明の電子部品は、前記封止部材が前記半導体基板の第２の面から離間されて配置されるとともに、前記電子素子が前記封止部材側に設けられていることが好ましい。
【００２１】
本発明に係る電子部品では、電子素子が封止部材側に設けられているため、電子素子と導電部とを電気的に接続させることで、電子素子の封止を行うことができる。したがって、簡易な構成により、封止された電子部品を得ることが可能となる。
【００２２】
また、本発明の電子部品は、前記半導体基板の第２の面と前記半導体基板の第２の面から離間されて配置された前記封止部材との間に支持基板が設けられ、前記電子素子が、前記支持基板上に設けられていることが好ましい。
【００２３】
本発明に係る電子部品では、支持基板に電子素子が設けられているため、電子素子を良好に支持した状態で電子素子と導電部とを電気的に接続させることができる。したがって、電子素子を良好に駆動させることができる。
【００２４】
また、本発明の電子部品は、前記電子素子が、前記半導体基板の第２の面から離間されて配置された支持基板に保持され、前記封止部材が、前記支持基板に保持された電子素子を封止するとともに、前記電子素子と電気的に接続された電子素子電極を備えることが好ましい。
【００２５】
本発明に係る電子部品では、支持基板に保持された電子素子が封止部材により封止されているため、封止部材に設けられた電子素子電極と導電部とを電気的に接続させることにより、小型化，薄型化を実現しつつ、電子素子を良好に駆動させることができる。
【００２６】
前記半導体基板の第２の面に、前記導電部と前記電子素子とを電気的に接続させた他面電極を備えることが好ましい。
本発明に係る電子部品では、導電部と電子素子とを電気的に接続させた他面電極を備えることにより、例えば、電子素子の電極形状に応じた他面電極を形成することで、電子素子と第２電極との導通状態を良好にすることが可能となる。
【００２７】
本発明の回路基板は、上記の電子部品が実装されていることを特徴とする。
本発明に係る回路基板では、小型化・薄型化が実現された電子部品が実装された回路基板（プリント配線板等）を提供することができる。したがって、この回路基板を電子機器等に実装した際にも、電子機器全体の大型化を防止することができる。
【００２８】
本発明の電子機器は、上記の電子部品が実装されていることを特徴とする。
本発明に係る電子機器では、小型化・薄型化が実現された電子部品が実装された電子機器を提供することができる。したがって、小型化された電子機器を得ることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】図１の半導体装置のＡ矢視における平面図である。
【図３】図１の半導体装置のＢ矢視における平面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第１実施形態に係る電子部品を示す断面図である。
【図８】図７の電子部品の電極を示す平面図である。
【図９】本発明の第２実施形態に係る電子部品を示す断面図である。
【図１０】本発明の第３実施形態に係る電子部品を示す断面図である。
【図１１】本発明の第４実施形態に係る電子部品を示す断面図である。
【図１２】本発明の電子部品が搭載された電子機器を示す図である。
【発明を実施するための形態】
【００３０】
［半導体装置の一実施形態］
次に、本発明の半導体装置の一実施形態について、図１から図６を参照して説明する。
本実施形態に係る半導体装置１は、図１に示すように、シリコン基板（半導体基板）１０と、シリコン基板１０の第１の面１０ａに形成され、外部機器であるプリント配線板（回路基板）Ｐに電気的に接続される接続部２０とを備えている。
【００３１】
シリコン基板１０は、図１に示すように、第１の面１０ａから対向する第２の面１０ｂに第２電極２３に至る溝１１が形成されており、この溝１１の内部には導電性材料が充填された導電部１２が設けられている。また、溝１１の側壁には絶縁膜１３が設けられており、導電部１２とシリコン基板１０とは電気的に絶縁されている。
また、シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成されている。この裏面絶縁層１４上には、電子素子として、例えば、弾性表面波素子「ＳＡＷ（Surface Acoustic Wave）素子」の電極に応じた裏面電極（他面電極）１５が、図３に示すように形成されている。
【００３２】
接続部２０は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１と、下地層２１の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板１０には、図２に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。
また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
なお、不図示ではあるが、下地層２１の下には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている。そして、この集積回路が、第１電極２２及び第２電極２３と電気的に接続されている。
【００３３】
配線部３０は、図１及び図２に示すように、第１絶縁層２４上に設けられた第１電極２２と電気的に接続された第１配線（配線）３１と、第２電極２３の表面に設けられた金属膜３２と、この第１配線（配線）３１及び金属膜３２上に設けられた第２絶縁層（応力緩和層）３３と、第２絶縁層３３上に形成されるとともに、第１配線３１と電気的に接続された第２配線（配線）３４と、第２配線３４上に形成された第３絶縁層３５とを備えている。また、第１配線３１の一部が第２絶縁層３３より露出してランド部３６を形成しており、このランド部３６と第２配線３４とが電気的に接続されている。さらに、第２配線３４上にはバンプ（外部接続端子）３７が設けられ、半導体装置１はこのバンプ３７を介してプリント配線板Ｐに電気的に接続されている。また、第３絶縁層３５は、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように設けられている。
【００３４】
また、第１電極２２は、第１配線３１及び第２配線３４を介してバンプ３７と電気的に接続されている。また、第２電極２３は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１上に形成されとともに、溝１１により一部が露出されている。これにより、この第２電極２３は、第２電極２３の裏面２３ａで溝１１の内部の導電部１２の一端部１２ａと電気的に接続されている。また、導電部１２の他端部１２ｂは、シリコン基板１０の第２の面１０ｂに設けられた裏面電極１５と電気的に接続されている。すなわち、第２電極２３はシリコン基板１０の第２の面１０ｂに設けられる電子素子と電気的に接続されるようになっている。
【００３５】
また、第１，第２配線３１，３４の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。この第１，第２配線３１，３４としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。
また、第１，第２，第３絶縁層２４，３３，３５は、樹脂（合成樹脂）によって形成されている。これら第１，第２，第３絶縁層２４，３３，３５を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
なお、第１絶縁層２４は、酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）等の絶縁性材料によって形成されていても良い。
【００３６】
また、金属膜３２の材料は、第１，第２配線３１，３４と同一の材料であることが好ましい。金属膜３２の材料としては、Ａｕ、ＴｉＷ、Ｃｕ、Ｃｒ、Ｎｉ、Ｔｉ、Ｗ、ＮｉＶ、Ａｌ等の金属を使用することができる。また、金属膜３２は、これらの金属を積層して形成することも可能である。なお、金属膜（積層構造の場合、少なくとも１層）３２は、電極よりも耐腐食性の高い材料、例えばＡｕ、ＴｉＷ、Ｃｒを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。
【００３７】
［半導体装置の製造方法］
次に、図４及び図５を参照しながら半導体装置１の製造方法について説明する。ここで、本実施形態においては、半導体装置１は同一のシリコン基板（基板）１００上に複数（図６参照）同時に一括して形成されるが、簡単のため図４及び図５においては１つの半導体装置１を形成する場合が示されている。
【００３８】
まず、図４（ａ）に示すように、シリコン基板１０の第１の面１０ａ上に下地層２１を形成した後、下地層２１上に第１，第２電極２２，２３を形成する。そして、第１，第２電極２２，２３上に第１絶縁層２４を形成し、周知のフォトリソグラフィ法及びエッチング法により、第１，第２電極２２，２３を覆う絶縁材料を除去する。なお、第２電極２３を覆う絶縁材料は必ずしも除去しなくても良い。次いで、第１電極２２を含む第１絶縁層２４上には第１配線３１を形成し、第２電極２３の表面には金属膜３２を形成する。第１配線３１の形成方法としては、例えば、ＴｉＷ、Ｃｕの順にスパッタ法により形成した後、Ｃｕをめっき法で形成することにより行われる。
【００３９】
次に、第１配線３１及び金属膜３２を覆うように第２絶縁層３３を形成し、周知のフォトリソグラフィ法により、第２絶縁層３３のランド部３６に対応する領域が除去され、第１配線３１の一部が露出されてランド部３６となる。そして、ランド部３６に接続するように、第２絶縁層３３上に第２配線３４が形成され、その後、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように第３絶縁層３５を設けることにより、図４（ａ）に示すような形態となる。
【００４０】
次に、図４（ｂ）に示すように、シリコン基板１０の第２の面１０ｂ上にフォトレジスト４０をマスクとして用い、ドライエッチングにより、第２電極２３に対応したシリコン基板１０及び下地層２１を除去する。これにより、図４（ｃ）に示すように、シリコン基板１０の第２の面１０ｂから、第１の面１０ａに設けられた第２電極２３の裏面２３ａが露出するまでエッチングを行い、溝１１を形成する。
なお、フォトレジスト４０をマスクとしたが、これに限ることはなく、例えば、ハードマスクとしてＳｉＯ2膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用しても良い。
【００４１】
次に、図５（ａ）に示すように、シリコン基板１０の第２の面１０ｂ及び溝１１の内壁に裏面絶縁層１４及び絶縁膜１３を形成する。裏面絶縁層１４及び絶縁膜１３は、電流リークの発生、酸素及び水分等による半導体基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、すなわちＯ3−ＴＥＯＳまたはＣＶＤを用いて形成した酸化珪素（ＳｉＯ2）を用いることができる。なお、裏面絶縁層１４及び絶縁膜１３は、絶縁性があれば、他の物でも良く、樹脂でもよい。そして、第２電極２３の裏面２３ａ部分に設けられた絶縁膜１３をドライエッチングあるいはレーザ加工により除去することで、図５（ｂ）に示すように、溝１１の側壁のみに絶縁層１３が設けられた形態となる。
【００４２】
次に、電気化学プレーティング（ＥＣＰ）法を用いて、溝１１の内部にめっき処理が施され、その溝１１の内側に導電部１２を形成するための導電性材料を配置し、導電部１２の一端部１２ａと露出した第２電極２３とが、第２電極２３の裏面２３ａで電気的に接続される。導電部１２を形成するための導電性材料としては、例えば銅（Ｃｕ）を用いることができ、導電部１２には銅（Ｃｕ）が埋め込まれる。本実施形態における導電部１２を形成する工程には、例えば、ＴｉＮ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれる。なお、ＴｉＷ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれたものであってもよい。なお、導電部１２の形成方法としては、上述した方法に限らず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでもよい。
また、本実施形態では、溝１１の内部を導電部１２で埋め込んでいるが、完全に埋め込まなくても、溝１１の内壁に導電部１２を設けて、第２電極２３の裏面２３ａで電気的に接続される形態でも良い。
【００４３】
導電部１２を形成した後、シリコン基板１０の第２の面１０ｂにこの導電部１２と電気的に接続されるように裏面電極１５を形成することにより、図５（ｃ）に示すような形態となる。なお、裏面電極１５は、導電部１２と同時、すなわち、一体的に形成しても良い。次に、シリコン基板１０の第１の面１０ａ側に設けられた第２配線３４上に、例えば鉛フリーはんだからなるバンプ３７を搭載する。なお、バンプ３７を設ける際には、はんだボールを第２配線３４上に搭載する形態でもよいし、はんだペーストを第２配線３４上に印刷する形態でもよい。
【００４４】
そして、図６に示すように、ダイシング装置１１０によって、シリコン基板１００が半導体装置１毎にダイシング（切断）される。このように、シリコン基板１００上に複数の半導体装置１を略同時に形成し、その後、そのシリコン基板１００を半導体装置１毎に切断することで、図１に示す半導体装置１を得ることができる。このようにして、効率良く半導体装置１を製造することができ、半導体装置１の低コスト化を実現できる。
【００４５】
本実施形態に係る半導体装置１によれば、第２電極２３に至る溝１１の内部に導電部１２を形成することにより、第２電極２３が、導電部１２を介して電子素子と電気的に接続することが可能となり、また、第１電極２２がバンプ３７と電気的に接続されているため、外部機器等と接続可能な半導体装置１全体の小型化，薄型化及び高機能化を実現することが可能となる。
【００４６】
［電子部品の第１実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子（電子素子）６０が実装された電子部品５０の第１実施形態について、図７を参照して説明する。なお、以下に説明する各実施形態において、上述した一実施形態に係る半導体装置１と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態の電子部品５０に用いられる半導体装置５１は、裏面電極１５を設けていない点以外は上述した半導体装置１と同一の構成を有している。
【００４７】
電子部品５０は、図８に示すように、圧電薄膜（図示略）とこの圧電薄膜に接する櫛歯電極６１とを備えている。そして、電子部品５０は、図７に示すように、シリコン基板１０の第２の面１０ｂ側に、導電部１２の他端部１２ｂと電気的に接続されるように、直接電子素子６０が形成されている。また、不図示ではあるが、シリコン基板１０の第１の面１０ａ側には、例えばトランジスタ，メモリ素子を有する集積回路が形成されている。そして、導電部１２の一端部１２ａが、この集積回路と第２電極２３を介して電気的に接続されている。したがって、シリコン基板１０の第２の面１０ｂに設けられた電子素子６０と、シリコン基板１０の第１の面１０ａ側に設けられた集積回路とが導電部１２を介して電気的に接続されている。
【００４８】
また、電子部品５０は、シリコン基板１０の第２の面１０ｂとの間でＳＡＷ素子６０を封止する封止部材５２を備えている。本実施形態において封止部材５２はガラス基板によって形成されているが、シリコン基板であってもよい。封止部材５２は、シリコン基板１０の第２の面１０ｂから離間された位置に設けられている。シリコン基板１０の第２の面１０ｂの周縁部と封止部材５２の内面５２ａの周縁部とは、接着剤層５３により接着されている。接着剤層５３は、例えばポリイミド樹脂等の合成樹脂で形成されている。そして、シリコン基板１０の第２の面１０ｂと、封止部材５２の内面５２ａと、接着剤層５３とで囲まれた内部空間５５は略密閉（気密封止）されており、その内部空間５５にＳＡＷ素子６０が配置された構成となっている。
【００４９】
［電子部品の製造方法］
次に、電子部品５０の製造方法について説明する。
まず、上述した半導体装置１の製造方法と同様の工程により、導電部１２まで形成した後、シリコン基板１０の第２の面１０ｂにＳＡＷ素子６０を形成する。このＳＡＷ素子６０を形成する工程には、圧電薄膜を形成する工程と、圧電薄膜に接するように、図８に示すような櫛歯電極６１を形成する工程と、保護膜（図示略）を形成する工程とが含まれる。さらには、ＳＡＷ素子６０を形成する工程には、プラズマ等をＳＡＷ素子６０に照射して周波数調整を行う工程が含まれる。圧電薄膜の形成材料としては、酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）、ニオブ酸リチウム（ＬｉＮｂＯ3）、タンタル酸リチウム（ＬｉＴａＯ3）、ニオブ酸カリウム（ＫＮｂＯ3）等が挙げられる。櫛歯電極６１の形成材料としては、アルミニウムを含む金属が挙げられる。保護膜の形成材料としては、酸化珪素（ＳｉＯ2）、窒化珪素（Ｓｉ3Ｎ4）、窒化チタン（ＴｉＮ）等が挙げられる。そして、形成されるＳＡＷ素子６０は、シリコン基板１０の第２の面１０ｂで、導電部１２の他端部１２ｂと電気的に接続される。
【００５０】
次に、シリコン基板１０の第２の面１０ｂ及び封止部材５２の内面５２ａのうち少なくとも一方に、接着剤層５３を形成するための接着剤が設けられる。接着剤層５３としては、例えば感光性のポリイミド接着剤等を使用することができる。そして、その接着剤層５３を介して、シリコン基板１０の第２の面１０ｂと封止部材５２の内面５２ａとが対向するように、それらシリコン基板１０と封止部材５２とが接合される。これにより、図７に示すような形態が得られる。
【００５１】
ここで、封止は、内部空間５５を真空にする真空封止、内部空間５５をＮ2、Ａｒ、Ｈｅ等の所定ガスで置換するガス置換封止等してもよい。なお、シリコン基板１０と封止部材５２とを接合するとき、シリコン基板１０の第２の面１０ｂの周縁部に沿って金属突起を設け、封止部材５２の内面５２ａに、前記金属突起と接着するための金属層を設け、それら金属突起及び金属層を介してシリコン基板１０と封止部材５２とを接合するようにしてもよい。封止部材５２にガラスを用いた場合には、封止後に、レーザー等によりＳＡＷ素子６０の周波数調整が可能となる。その後、シリコン基板１０の第１の面１０ａ側に設けられた第２配線３４上に、例えば鉛フリーはんだからなるバンプ３７が搭載される。なお、バンプ３７を設ける際には、はんだボールを第２配線３４上に搭載する形態でもよいし、はんだペーストを第２配線３４上に印刷する形態でもよい。
【００５２】
その後、この電子部品５０も半導体装置１と同様に、同一のシリコン基板（基板）上に半導体装置５０，ＳＡＷ素子６０及び封止部材５２等を同時に一括して形成している。そこで、この電子部品５０を半導体装置１と同様にしてダイシング装置１１０によって、電子部品５０毎にダイシング（切断）される。これにより、電子部品５０を低コストで製造できる。製造された電子部品５０は、バンプ３７を介してプリント配線板Ｐ等に搭載される。
【００５３】
本実施形態に係る電子部品５０によれば、シリコン基板１０の第２の面１０ｂ側にＳＡＷ素子６０を設け、導電部１２の他端部１２ｂとこのＳＡＷ素子６０とを接続したので、シリコン基板１０の第１の面１０ａ側にＳＡＷ素子６０を駆動制御する集積回路を設けておくことで、導電部１２を介してＳＡＷ素子６０と集積回路とを電気的に接続することができる。したがって、電子部品５０全体の小型化・薄型化を実現しつつ、ＳＡＷ素子６０を良好に駆動することができる。そして、ＳＡＷ素子６０は封止部材５２によって第２の面１０ｂとの間で封止されるので、小型化・薄型化を実現しつつ、ＳＡＷ素子６０を良好に封止することができ、ＳＡＷ素子６０を良好に駆動することができる。
【００５４】
［電子部品の第２実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子７１が実装された電子部品７０の第２実施形態について、図９を参照して説明する。なお、以下に説明する各実施形態において、上述した第１実施形態に係る電子部品５０と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る電子部品７０は、ＳＡＷ素子７１が、シリコン基板１０の第２の面１０ｂに形成されておらず、シリコン基板１０の第２の面１０ｂから離間された位置に配された封止部材５２に設けられている点で第１実施形態と異なる。
【００５５】
ＳＡＷ素子７１は、シリコン基板１０の第２の面１０ｂと対向する封止部材５２の内面５２ａに設けられている。また、ＳＡＷ素子７１には、シリコン基板１０の第２の面１０ｂと対向する面に端子７２が設けられている。
半導体装置７３には、シリコン基板１０の第２の面１０ｂの溝１１上に裏面電極（他面電極）５４が形成されている。そして、この裏面電極５４と導電部１２の他端部１２ｂとが電気的に接続されている。裏面電極５４は、ＳＡＷ素子７１の端子７２に対応した位置に形成されている。すなわち、第２電極２３は、シリコン基板１０の第２の面１０ｂに設けられるＳＡＷ素子７１と導電部１２及び裏面電極５４を介して電気的に接続されるようになっている。
また、封止部材５２は、シリコン基板、水晶基板、シリコン及びダイヤを有する基板によって構成されている。
【００５６】
電子部品７０の製造方法としては、封止部材５２の内面５２ａ上に予めＳＡＷ素子７１を形成しておき、その後、シリコン基板１０の第２の面１０ｂに形成され裏面電極５４と、封止部材５２の内面５２ａ上に形成されたＳＡＷ素子７１の端子７２とが電気的に接続するように、シリコン基板１０と封止部材５２とを接着剤層５３を介して接合することにより、図９に示す電子部品７０が得られる。なお、裏面電極５４と端子５１とは、接着剤層３０の収縮による圧接でもよい。
【００５７】
本実施形態に係る電子部品７０によれば、シリコン基板１０とは別の部材、すなわち、封止部材５２にＳＡＷ素子７１を設けることにより、シリコン基板１０に掛かる熱応力、膜応力の影響を受けにくいため、良好な特性を得ることができる。
【００５８】
［電子部品の第３実施形態］
次に、上述した半導体装置１に電子素子としてＳＡＷ素子８１が実装された電子部品８０の第３実施形態について、図１０を参照して説明する。
本実施形態に係る電子部品８０は、ＳＡＷ素子８１は、シリコン基板１０の第２の面１０ｂに形成されておらず、ＳＡＷ素子８１が支持基板８２上に設けられている点で、第２実施形態と異なる。
【００５９】
支持基板８２は、シリコン基板１０の第２の面１０ｂとシリコン基板１０の第２の面１０ｂから離間された位置に配された封止部材５２との間に設けられている。また、ＳＡＷ素子８１は、シリコン基板１０の第２の面１０ｂと対向する支持基板８２の面８２ａ側に設けられている。さらに、ＳＡＷ素子８１は、電子部品７０の第２実施形態と同様に、シリコン基板１０の第２の面１０ｂと対向する面に端子８３が設けられている。そして、この端子８３と裏面電極５４とが電気的に接続されている。
【００６０】
本実施形態に係る電子部品８０によれば、シリコン基板１０とは別の部材、すなわち、支持基板８２にＳＡＷ素子８１を設けることにより、シリコン基板１０に掛かる熱応力、膜応力の影響を受けにくいため、良好な特性を得ることができる。また、支持基板８２により、ＳＡＷ素子８１を良好に支持した状態で、ＳＡＷ素子８１と導電部１２とを電気的に接続させることが可能となる。
【００６１】
［電子部品の第４実施形態］
次に、上述した半導体装置１に電子素子としてＡＴ振動子（水晶振動子）９１が実装された電子部品９０の第４実施形態について、図１１を参照して説明する。
本実施形態に係る電子部品９０は、ＡＴ振動子９１が、支持基板９２に保持された状態で封止部材９３により封止されている点で第２実施形態と異なる。
【００６２】
支持基板９２は、シリコン基板１０の第２の面１０ｂから離間されて配置されており、ＡＴ振動子９１が、シリコン基板１０の第２の面１０ｂと対向する支持基板９２の内面９２ａに設けられている。そして、ＡＴ振動子９１は、支持基板９２とシリコン基板１０の第２の面１０ｂとの間に設けられたガラス基板からなる封止部材９３により封止されている。そして、支持基板９２の内面９２ａと、封止部材９３の内面９３ａとで囲まれた内部空間９５は略密閉（気密封止）されている。
【００６３】
また、封止部材９３には、シリコン基板１０の第２の面１０ｂと対向する面に電子素子電極９４が設けられている。そして、この電子素子電極９４と裏面電極５４とが電気的に接続されている。すなわち、第２電極２３は、シリコン基板１０の第２の面１０ｂに設けられる導電部１２及び裏面電極５４を介して、ＡＴ振動子９１と電気的に接続されるようになっている。
また、シリコン基板１０の第２の面１０ｂの周縁部と支持基板９２の周縁部及び第２の面１０ｂと封止部材９３との間は、封止樹脂９６により封止されている。
【００６４】
本実施形態に係る電子部品９０によれば、封止部材９３により支持基板９２に保持されたＡＴ振動子が封止されているため、封止部材９３に設けられた電子素子電極９４と導電部１２とを電気的に接続させることにより、小型化，薄型化を実現しつつ、電子素子を良好に駆動させることができる。
【００６５】
＜電子機器＞
図１２は、上述した電子部品５０，７０，８０，９０を搭載した電子機器の一例を示す図であって、携帯電話３００を示す図である。小型化・薄型化及び高機能化が実現された本発明の電子部品を搭載したので、小型の携帯電話３００が実現される。
【００６６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記半導体装置１の一実施形態において裏面電極１５を設けたが、電子部品の電極が直接導電部１２の他端部１２ｂに接続されていても良い。
また、電子素子６０，７１，８１，９１と接続する裏面電極１５，５４の表面あるいは導電部１２の他端部１２ｂの表面には、金属接続しやすいように、金などの表面処理、あるいはロウ材（ＳｎＡｇめっき等）を設けることが好ましい。また、上記各本実施形態においても、最終工程でダイシングする形態の他に、適切な工程（途中工程）で個片化するようにしてもよい。
【００６７】
さらに、封止部材５２，９３をガラス基板によって構成した場合、そのガラス基板からなる封止部材５２，９３をダイシング（切断）する際には、図６を参照して説明したダイシング装置１１０によってダイシングすることもできるが、レーザを照射することによってダイシングを行うことや、ドライエッチング又はウエットエッチングの手法を用いてダイシングを行うこともできる。
また、本発明に係る電子素子としては、第１，第２，第３実施形態においてＳＡＷ素子を用いて説明したが、これに限らす、封止を必要とする素子、例えば、水晶振動子、圧電振動子、圧電音叉等であってもよい。また、第４実施形態においてはＡＴ振動子（水晶振動子）を用いて説明したが、これに限らす、封止を必要とする素子、例えば、ＳＡＷ素子、圧電振動子、圧電音叉等であってもよい。
【００６８】
また、必要に応じては、シリコン基板１０に接続部３０を形成した後、シリコン基板１０の薄型化を行うことも可能である。シリコン基板１０を薄くする方法としては、まず、紫外光（ＵＶ光）の照射により剥離可能な接着剤で、シリコン基板１０の第１の面１０ａ側に不図示のガラス板を貼り付ける。このガラス板はＷＳＳ（Wafer Support System）と呼ばれるものの一部であって、シリコン基板１０をガラス板に支持した後、このガラス板を貼り付けた状態で、シリコン基板１０の第２の面１０ｂに対して研磨処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の処理を施す。これにより、シリコン基板１０が薄くされる。
【符号の説明】
【００６９】
Ｐ…プリント配線板（回路基板）、１，５１，７３…半導体装置、１０…シリコン基板（半導体基板）、１０ａ…シリコン基板の第１の面、１０ｂ…シリコン基板の第２の面、１１…溝、１２…導電部、１５，５４…裏面電極（他面電極）、２２…第１電極、２３…第２電極、２３ａ…第２電極の裏面、３１…第１配線層（配線層）、３３…第２絶縁層（応力緩和層）、３４…第２配線層（配線層）、３７…バンプ（外部接続端子）、５０，７０，８０，９０…電子部品、５２，９３…封止部材、６０，７１，８１，９１…ＳＡＷ素子（電子素子）、９２…支持基板、９４…電子素子電極、１００…シリコン基板（基板）、３００…電子機器。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の面上に設けられた第１電極と、
前記半導体基板の前記第１の面上の前記第１電極から離れた位置に設けられた第２電極と、
前記半導体基板の前記第１の面側に設けられた外部接続端子と、
前記半導体基板の前記第１の面と反対側の第２の面から前記第１の面上の前記第２電極に至る溝と、
前記溝の内部に設けられ、前記第２電極と電気的に接続された導電部と、を備え、
前記第１電極は、前記半導体基板の前記第１の面側に設けられた前記外部接続端子と電気的に接続される一方、
前記第２電極は、前記半導体基板の前記第２の面側に実装される電子素子と前記導電部を介して電気的に接続されるものであることを特徴とする半導体装置。
【請求項２】
前記半導体基板の第１の面に設けられるとともに、前記第１電極と前記外部接続端子とを電気的に接続させる配線と、
前記半導体基板と前記外部接続端子との間に設けられた応力緩和層とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２電極の表面には、前記配線と同一の材料の金属膜が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の第２の面に、前記導電部と電気的に接続された他面電極を備えることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の第１の面に、後で形成する外部接続端子と電気的に接続される第１電極を形成する工程と、
前記半導体基板の第１の面に、後で形成する導電部と電気的に接続される第２電極を形成する工程と、
前記半導体基板上に前記第１電極と後で形成する外部接続端子とを電気的に接続する配線を形成する工程と、
前記半導体基板と前記外部接続端子との間に応力緩和層を形成する工程と、
前記半導体基板の第１の面の反対側の第２の面から前記第２電極に向かって前記半導体基板に溝を形成する工程と、
前記溝の側壁に絶縁膜を形成する工程と、
前記溝に電子素子と前記第２電極とを電気的に接続する導電部を形成する工程と、
前記配線上に、前記第１電極および前記配線と電気的に接続される外部接続端子を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を形成する工程は、フォトリソグラフィ法及びエッチング法を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電部を形成する工程において、前記半導体基板の第２の面に、他面電極を前記導電部と一体に形成することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置を同一の基板に複数同時に形成した後、前記基板を前記半導体装置毎に切断することを特徴とする請求項５から請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の第１の面上に設けられた第１電極と、
前記半導体基板の前記第１の面上の前記第１電極から離れた位置に設けられた第２電極と、
前記半導体基板の前記第１の面側に設けられた外部接続端子と、
前記半導体基板の前記第１の面と反対側の第２の面から前記第１の面上の前記第２電極に至る溝と、
前記溝の内部に設けられ、前記第２電極と電気的に接続された導電部と、
前記半導体基板の前記第２の面側に実装され、前記導電部と電気的に接続された電子素子と、
前記電子素子を封止する封止部材と、を備え、
前記第１電極は、前記半導体基板の前記第１の面側に設けられた前記外部接続端子と電気的に接続される一方、
前記第２電極は、前記半導体基板の前記第２の面側に実装される電子素子と前記導電部を介して電気的に接続されていることを特徴とする電子部品。
【請求項１０】
前記封止部材が前記半導体基板の第２の面から離間されて配置されるとともに、前記電子素子が前記封止部材側に設けられていることを特徴とする請求項９に記載の電子部品。
【請求項１１】
前記半導体基板の第２の面と前記半導体基板の第２の面から離間されて配置された前記封止部材との間に支持基板が設けられ、
前記電子素子が、前記支持基板上に設けられていることを特徴とする請求項９に記載の電子部品。
【請求項１２】
前記電子素子が、前記半導体基板の第２の面から離間されて配置された支持基板に保持され、
前記封止部材が、前記支持基板に保持された電子素子を封止するとともに、前記電子素子と電気的に接続された電子素子電極を備えることを特徴とする請求項９に記載の電子部品。
【請求項１３】
前記半導体基板の第２の面に、前記導電部と前記電子素子とを電気的に接続させた他面電極を備えることを特徴とする請求項９から請求項１２のいずれか１項に記載の電子部品。
【請求項１４】
請求項９から請求項１３のいずれか１項に記載の電子部品が実装されていることを特徴とする回路基板。
【請求項１５】
請求項９から請求項１３のいずれか１項に記載の電子部品が実装されていることを特徴とする電子機器。
【請求項１】
半導体基板と、
前記半導体基板の第１の面上に設けられた第１電極と、
前記半導体基板の前記第１の面上の前記第１電極から離れた位置に設けられた第２電極と、
前記半導体基板の前記第１の面側に設けられた外部接続端子と、
前記半導体基板の前記第１の面と反対側の第２の面から前記第１の面上の前記第２電極に至る溝と、
前記溝の内部に設けられ、前記第２電極と電気的に接続された導電部と、を備え、
前記第１電極は、前記半導体基板の前記第１の面側に設けられた前記外部接続端子と電気的に接続される一方、
前記第２電極は、前記半導体基板の前記第２の面側に実装される電子素子と前記導電部を介して電気的に接続されるものであることを特徴とする半導体装置。
【請求項２】
前記半導体基板の第１の面に設けられるとともに、前記第１電極と前記外部接続端子とを電気的に接続させる配線と、
前記半導体基板と前記外部接続端子との間に設けられた応力緩和層とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２電極の表面には、前記配線と同一の材料の金属膜が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の第２の面に、前記導電部と電気的に接続された他面電極を備えることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の第１の面に、後で形成する外部接続端子と電気的に接続される第１電極を形成する工程と、
前記半導体基板の第１の面に、後で形成する導電部と電気的に接続される第２電極を形成する工程と、
前記半導体基板上に前記第１電極と後で形成する外部接続端子とを電気的に接続する配線を形成する工程と、
前記半導体基板と前記外部接続端子との間に応力緩和層を形成する工程と、
前記半導体基板の第１の面の反対側の第２の面から前記第２電極に向かって前記半導体基板に溝を形成する工程と、
前記溝の側壁に絶縁膜を形成する工程と、
前記溝に電子素子と前記第２電極とを電気的に接続する導電部を形成する工程と、
前記配線上に、前記第１電極および前記配線と電気的に接続される外部接続端子を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を形成する工程は、フォトリソグラフィ法及びエッチング法を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電部を形成する工程において、前記半導体基板の第２の面に、他面電極を前記導電部と一体に形成することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置を同一の基板に複数同時に形成した後、前記基板を前記半導体装置毎に切断することを特徴とする請求項５から請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の第１の面上に設けられた第１電極と、
前記半導体基板の前記第１の面上の前記第１電極から離れた位置に設けられた第２電極と、
前記半導体基板の前記第１の面側に設けられた外部接続端子と、
前記半導体基板の前記第１の面と反対側の第２の面から前記第１の面上の前記第２電極に至る溝と、
前記溝の内部に設けられ、前記第２電極と電気的に接続された導電部と、
前記半導体基板の前記第２の面側に実装され、前記導電部と電気的に接続された電子素子と、
前記電子素子を封止する封止部材と、を備え、
前記第１電極は、前記半導体基板の前記第１の面側に設けられた前記外部接続端子と電気的に接続される一方、
前記第２電極は、前記半導体基板の前記第２の面側に実装される電子素子と前記導電部を介して電気的に接続されていることを特徴とする電子部品。
【請求項１０】
前記封止部材が前記半導体基板の第２の面から離間されて配置されるとともに、前記電子素子が前記封止部材側に設けられていることを特徴とする請求項９に記載の電子部品。
【請求項１１】
前記半導体基板の第２の面と前記半導体基板の第２の面から離間されて配置された前記封止部材との間に支持基板が設けられ、
前記電子素子が、前記支持基板上に設けられていることを特徴とする請求項９に記載の電子部品。
【請求項１２】
前記電子素子が、前記半導体基板の第２の面から離間されて配置された支持基板に保持され、
前記封止部材が、前記支持基板に保持された電子素子を封止するとともに、前記電子素子と電気的に接続された電子素子電極を備えることを特徴とする請求項９に記載の電子部品。
【請求項１３】
前記半導体基板の第２の面に、前記導電部と前記電子素子とを電気的に接続させた他面電極を備えることを特徴とする請求項９から請求項１２のいずれか１項に記載の電子部品。
【請求項１４】
請求項９から請求項１３のいずれか１項に記載の電子部品が実装されていることを特徴とする回路基板。
【請求項１５】
請求項９から請求項１３のいずれか１項に記載の電子部品が実装されていることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１８２４６８（Ｐ２０１１−１８２４６８Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−１２８９４５（Ｐ２０１１−１２８９４５）
【出願日】平成２３年６月９日（２０１１．６．９）
【分割の表示】特願２００８−５６８２０（Ｐ２００８−５６８２０）の分割
【原出願日】平成１７年６月８日（２００５．６．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２３年６月９日（２０１１．６．９）
【分割の表示】特願２００８−５６８２０（Ｐ２００８−５６８２０）の分割
【原出願日】平成１７年６月８日（２００５．６．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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