半導体装置、及びその作製方法
【課題】良好な特性を維持しつつ微細化を達成した半導体装置を提供する。また、微細化された半導体装置を歩留まりよく提供する。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の側面に接して設けられ、かつ酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に設けられたゲート絶縁膜と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に生じた段差により生じた凹部に設けられたゲート電極層と、を有する構造である。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の側面に接して設けられ、かつ酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に設けられたゲート絶縁膜と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に生じた段差により生じた凹部に設けられたゲート電極層と、を有する構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体材料が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須となっている。また、トランジスタのオン電流の低下の抑制には、酸化物半導体膜におけるゲート電極層が重畳しない領域（Ｌｏｆｆ領域）を、できるだけ狭くする必要がある。
【０００７】
しかしながら、トランジスタの微細化に伴い、パターン精度、特にアライメント精度が問題となっており、トランジスタの微細化を妨げる要因となっている。特に、線幅の細い半導体膜と、線幅の細いゲート電極層とのアライメント精度は、トランジスタの形状や特性の劣化、歩留まりの低下などに大きく影響する。
【０００８】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一とする。また、微細化された半導体装置を歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の一側面に接し該酸化物半導体膜よりも厚く形成されたソース電極層と、酸化物半導体膜の一側面に対向する側面に接し該酸化物半導体膜よりも厚く形成されたドレイン電極層と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の酸化物半導体膜側の側面に形成されたゲート絶縁膜と、酸化物半導体膜上において、ゲート絶縁膜を介して、ソース電極層及びドレイン電極層に埋め込まれるように形成されたゲート電極層と、を有する構造である。
【００１０】
本発明の一態様に係る半導体装置では、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層との上面との間の段差により生じた凹部に、ゲート絶縁膜及びゲート電極層を形成する。また、酸化物半導体膜において、ゲート電極層が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。また、酸化物半導体膜にＬｏｆｆ領域が存在するが、トランジスタがオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタのオン電流の低下を抑制することができる。
【００１１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【００１２】
上述の構造において、ソース電極層及びドレイン電極層の膜厚は１０ｎｍ以上２００ｎｍ以下であることが好ましく、酸化物半導体膜の膜厚は、３ｎｍ以上３０ｎｍ以下であることが好ましい。
【００１３】
また、本発明の一態様では、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜上に絶縁膜を形成し、酸化物半導体膜及び絶縁膜上にマスクを形成し、該マスクを用いて酸化物半導体膜及び絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成する。次に、島状の酸化物半導体膜及び島状の絶縁膜上に第１の導電膜を形成し、第１の導電膜に島状の絶縁膜が露出するように研磨（切削、研磨）処理を行うことにより、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を形成する。さらに、島状の絶縁膜を除去し、島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成した後、ゲート絶縁膜上に、第２の導電膜を形成し、第２の導電膜にゲート絶縁膜の一部が露出するように研磨処理を行うことにより、酸化物半導体膜と重畳する領域にゲート電極層を形成する。
【００１４】
本発明の一態様では、島状の酸化物半導体膜に積層された島状の絶縁膜により、絶縁表面を有する基板表面と、島状の絶縁膜の上面との間に段差が生じている。この段差を利用して、基板及び島状の絶縁膜上に形成された第１の導電膜を研磨処理することにより、ソース電極層及びドレイン電極層を形成することができる。これにより、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ソース電極層及びドレイン電極層との位置精度を向上させることができる。
【００１５】
また、本発明の一態様では、酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層により、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に段差が生じている。この段差を利用して、ゲート絶縁膜上に形成された第２の導電膜を研磨処理することにより、ゲート電極層を形成することができる。これにより、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。
【００１６】
このように、本発明の一態様では、ソース電極層及びドレイン電極層、並びにゲート電極層を、自己整合的に形成することができる。これにより、微細化された半導体装置であっても、歩留まりよく作製することが可能である。
【００１７】
また、本発明の一態様では、酸化物半導体膜及び絶縁膜をエッチングするためのマスクに、スリミング処理を行うことにより、マスクを露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが好ましい。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタをより微細化することができる。
【００１８】
また、本発明の一態様では、島状の酸化物半導体膜上に形成された島状の絶縁膜をハードマスクとして用い、第１の導電膜を研磨処理するため、研磨処理の際に、酸化物半導体膜が削られてしまうことを防止することができる。
【００１９】
また、本発明の一態様では、研磨（切削、研削）処理として、例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好ましい。
【発明の効果】
【００２０】
本発明の一態様によれば、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。これにより、トランジスタの形状や特性の劣化などを防止することができる。
【００２１】
また、本発明の一態様によれば、酸化物半導体膜におけるゲート電極層が重畳しない領域（Ｌｏｆｆ領域）を、できるだけ狭く形成することができる。これにより、トランジスタのオン電流の低下を抑制することができる。
【００２２】
したがって、本発明の一態様により、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。また、このような微細化された半導体装置を歩留まりよく提供することができる。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の作製工程の一例を示す断面図。
【図３】半導体装置の作製工程の一例を示す断面図。
【図４】半導体装置の一形態を示す断面図、平面図、及び回路図。
【図５】半導体装置の一形態を示す回路図及び斜視図。
【図６】半導体装置の一形態を示す断面図及び平面図。
【図７】半導体装置の一形態を示す回路図。
【図８】半導体装置の一形態を示すブロック図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】電子機器を示す図。
【発明を実施するための形態】
【００２４】
以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２５】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及び半導体装置の作製方法について図１乃至図３を用いて説明する。
【００２７】
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｃ）に半導体装置の例として、トランジスタ１３０の平面図及び断面図を示す。図１（Ａ）は、トランジスタ１３０の平面図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２における断面図であり、図１（Ｃ）は、図１（Ａ）のＢ１−Ｂ２における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１３０の構成要素の一部（例えば、ゲート絶縁膜１１６、絶縁膜１２２など）を省略して図示している。
【００２８】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１３０は、絶縁表面を有する基板１００上に設けられた酸化物半導体膜１０８と、酸化物半導体膜１０８の側面に接して設けられたソース電極層１１４ａ及びドレイン電極層１１４ｂと、酸化物半導体膜１０８、ソース電極層１１４ａ、及びドレイン電極層１１４ｂ上に設けられたゲート絶縁膜１１６と、ゲート絶縁膜１１６を介して酸化物半導体膜１０８と重畳する領域に設けられたゲート電極層１２０と、を有する。
【００２９】
また、トランジスタ１３０上には、絶縁膜１２２が設けられており、絶縁膜１２２に設けられた開口を介して、ソース電極層１１４ａと配線層１２４ａとが接して設けられ、また、ドレイン電極層１１４ｂと配線層１２４ｂとが接して設けられている。さらに、基板１００と酸化物半導体膜１０８との間に、下地絶縁膜１０２が設けられていてもよい。
【００３０】
ここで、ゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【００３１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【００３２】
ソース電極層１１４ａ及びドレイン電極層１１４ｂの膜厚は１０ｎｍ以上２００ｎｍ以下であることが好ましく、酸化物半導体膜１０８の膜厚は、３ｎｍ以上３０ｎｍ以下であることが好ましい。
【００３３】
酸化物半導体膜１０８は、単結晶、多結晶（ポリクリスタルともいう）、又は非晶質（アモルファスともいう）などの状態をとる。
【００３４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００３５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。
【００３６】
また、酸化物半導体膜１０８として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
【００３７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面又は表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００３９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
【００４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面又は表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面又は表面に垂直な方向となる。結晶部は、成膜することにより、又は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を抑制することが可能である。よって、当該トランジスタは信頼性が高い。
【００４２】
また、酸化物半導体膜１０８は、電子供与体（ドナー）となる水素または水などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【００４３】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【００４４】
なお、特に断りがない限り、本明細書等でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書等でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【００４５】
〈トランジスタの作製工程の例〉
以下、本実施の形態に係るトランジスタ１３０の作製工程の例について、図２及び図３を参照して説明する。
【００４６】
まず、基板１００上に、下地絶縁膜１０２を形成する（図２（Ａ）参照）。
【００４７】
基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有することが好ましい。例えば、基板１００として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、基板１００として、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板の上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００４８】
また、基板１００として、可撓性基板を用いることにより、可撓性を有する半導体装置を作製することができる。例えば、可撓性基板上に酸化物半導体膜１０８を含むトランジスタ１３０を直接形成してもよいし、他の作製基板に酸化物半導体膜１０８を含むトランジスタ１３０を作製し、その後、可撓性基板に剥離、転置することにより、可撓性基板上にトランジスタ１３０を形成してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜１０８を含むトランジスタ１３０との間に剥離層を設けるとよい。
【００４９】
下地絶縁膜１０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜を用いて、単層構造又は積層構造で形成される。但し、下地絶縁膜１０２は、酸化物絶縁膜を含む単層構造または積層構造として、該酸化物絶縁膜が、後に形成される酸化物半導体膜１０４と接することが好ましい。なお、下地絶縁膜１０２は、必ずしも設けなくともよい。
【００５０】
また、下地絶縁膜１０２は、化学量論的組成を超える酸素（以下、過剰な酸素とも記す）を含む領域（以下、酸素過剰領域とも記す）を有することが好ましい。下地絶縁膜１０２として、例えば、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。下地絶縁膜１０２に含まれる過剰な酸素によって、後に形成される酸化物半導体膜１０４（または酸化物半導体膜１０８）に存在する酸素欠損を補填することができる。また、下地絶縁膜１０２が積層構造の場合は、少なくとも酸化物半導体膜１０４（または酸化物半導体膜１０８）と接する膜が酸素過剰領域を有することが好ましい。下地絶縁膜１０２に酸素過剰領域を形成するためには、例えば、酸素雰囲気下にて下地絶縁膜１０２を成膜すればよい。または、成膜後の下地絶縁膜１０２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入することにより、酸素過剰領域を形成してもよい。酸素の導入方法として、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などが挙げられる。
【００５１】
ここで、下地絶縁膜１０２に平坦化処理を行ってもよい。平坦化処理としては特に限定されないが、研磨処理、ドライエッチング処理、プラズマ処理などを用いることができる。
【００５２】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うことにより、下地絶縁膜１０２表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００５３】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理を複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁膜１０２の表面状態に併せて適宜設定すればよい。
【００５４】
下地絶縁膜１０２に平坦化処理を行うことにより、下地絶縁膜１０２表面の平均面粗さ（Ｒａ）を、０．１５ｎｍ以下、好ましくは０．１ｎｍ以下とすることができる。このような平坦な表面に酸化物半導体膜１０４を成膜することにより、酸化物半導体膜１０４表面も平坦にすることができる。さらに、酸化物半導体膜１０４をＣＡＡＣ−ＯＳ膜とする場合には、結晶性を向上させることができるため好ましい。
【００５５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００５６】
【数１】
【００５７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００５８】
次に、下地絶縁膜１０２上に酸化物半導体膜１０４を成膜する（図２（Ａ）参照）。酸化物半導体膜１０４の膜厚は、例えば、３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
【００５９】
酸化物半導体膜１０４は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜１０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜されてもよい。
【００６０】
酸化物半導体膜１０４を成膜する際、酸化物半導体膜１０４に含まれる水素濃度をできる限り低減させることが好ましい。酸化物半導体膜１０４に含まれる水素濃度を低減させるためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基、又は水素化物などの不純物が除去された高純度の希ガス（代表的には、アルゴン）、酸素、及び希ガスと酸素との混合ガスを用いることが好ましい。
【００６１】
また、成膜室内の残留水分を除去しつつ、水素及び水などが除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体膜１０４に含まれる水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜された酸化物半導体膜１０４に含まれる不純物の濃度を低減できる。
【００６２】
また、酸化物半導体膜１０４を、スパッタリング法を用いて成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とすることが好ましい。相対密度が高い金属酸化物ターゲットを用いることにより、成膜された酸化物半導体膜１０４を緻密な膜とすることができる。
【００６３】
酸化物半導体膜１０４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、他のスタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のうちいずれか一または複数を有することが好ましい。
【００６４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００６８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００７０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００７１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７２】
酸化物半導体膜１０４は、単層構造であってもよいし、積層構造であってもよい。また、酸化物半導体膜１０４は、単結晶、多結晶、又は非晶質（アモルファスともいう）であってもよいし、ＣＡＡＣ−ＯＳ膜であってもよい。
【００７３】
例えば、非晶質構造の酸化物半導体膜を成膜した後、熱処理を行うことによって、結晶性を有する酸化物半導体膜１０４とすることもできる。非晶質構造の酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上である。なお、当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。
【００７４】
酸化物半導体膜１０４としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜１０４の成膜を行うことで、酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。二つ目は、酸化物半導体膜１０４を薄く成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。三つ目は、一層目として薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の成膜を行うことで酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。
【００７５】
また、酸化物半導体膜１０４に含まれる過剰な水素及び水などの不純物を除去（脱水化処理、脱水素化処理ともいう）するための熱処理を行ってもよい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は、減圧下または窒素雰囲気下などで行うことができる。
【００７６】
この熱処理を行うことによって、ｎ型の導電性を付与する不純物である水素を酸化物半導体膜１０４から除去することができる。例えば、脱水化又は脱水素化のための熱処理後、酸化物半導体膜１０４に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００７７】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体膜１０４の成膜後であれば、トランジスタ１３０の作製工程において、どのタイミングで行ってもよい。但し、ゲート絶縁膜１１６または絶縁膜１２２として酸化アルミニウムを用いる場合には、当該酸化アルミニウム膜を形成する前に行うことが好ましい。また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねても良い。
【００７８】
なお、下地絶縁膜１０２に酸素過剰領域が形成されている場合、脱水化または脱水素化のための熱処理を、酸化物半導体膜１０４を島状に加工するまえに行うと、下地絶縁膜１０２に含まれる酸素が熱処理によって外方拡散されるのを防止することができるため好ましい。
【００７９】
熱処理において、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００８０】
また、熱処理で酸化物半導体膜１０４を加熱した後、加熱温度を維持、またその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸素を供給することによって、酸化物半導体膜１０４を高純度化及びｉ型（真性）化することができる。
【００８１】
次に、酸化物半導体膜１０４上に、絶縁膜１０６を成膜する（図２（Ｂ）参照）。
【００８２】
絶縁膜１０６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜を用いて成膜される。また、絶縁膜１０６は、後に形成される導電膜を研磨処理する際のハードマスクとして用いる膜であるため、研磨処理に耐えうる厚さに形成することが好ましい。
【００８３】
なお、絶縁膜１０６の成膜後に、上述した熱処理（結晶化、脱水化、または脱水素化のための熱処理）を行ってもよい。
【００８４】
次に、酸化物半導体膜１０４及び絶縁膜１０６上にマスクを形成して、エッチング処理を行うことにより、島状の酸化物半導体膜１０８及び島状の絶縁膜１１０を形成する（図２（Ｃ）参照）。ここで、酸化物半導体膜１０４及び絶縁膜１０６上に形成されるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行うことによって、より微細なパターンを有するマスクとすることが好ましい。
【００８５】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用すればよい。
【００８６】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。該マスクを用いて、酸化物半導体膜１０４及び絶縁膜１０６を加工することにより、トランジスタのさらなる微細化を達成することができる。
【００８７】
なお、マスクにアッシング処理を施しながら酸化物半導体膜１０４及び絶縁膜１０６をエッチングすることで、端部にテーパ形状を有する酸化物半導体膜１０８及び絶縁膜１１０としてもよい。
【００８８】
次に、酸化物半導体膜１０８及び絶縁膜１１０上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜１１２を成膜する（図２（Ｄ）参照）。導電膜１１２は、単層構造としてもよいし、積層構造としてもよい。
【００８９】
導電膜１１２は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜１１２の材料として、後の加熱処理に耐えられる材料を用いる。導電膜１１２として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いることができる。また、アルミニウム、銅などの金属膜の下側及び上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【００９０】
また、導電膜１１２の材料として、導電性の金属酸化物材料を用いることもできる。導電性の金属酸化物膜として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、又はこれらの金属酸化物膜に酸化シリコンを含ませたものを用いることができる。また、上記金属膜と、上記金属酸化物膜の積層構造とすることもできる。
【００９１】
次に、導電膜１１２に研磨（切削、研削）処理を行うことにより、絶縁膜１１０が露出するように導電膜１１２の一部を除去する（図２（Ｅ）参照）。該研磨処理によって、酸化物半導体膜１０８と重畳する領域の導電膜１１２が除去される。研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体膜１０８と重畳する領域の導電膜１１２を除去する。
【００９２】
なお、本実施の形態では、酸化物半導体膜１０８と重畳する領域の導電膜１１２の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１１２の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【００９３】
酸化物半導体膜１０８上に導電膜１１２を形成して研磨処理を行う場合、研磨処理によって、酸化物半導体膜１０８表面が削られてしまい、導電膜１１２の上面よりも酸化物半導体膜１０８の上面が低くなってしまうおそれがある。本実施の形態では、島状の絶縁膜１１０をハードマスクとして用いることにより、酸化物半導体膜１０８表面が削られることなく、導電膜１１２に研磨処理を行うことができるため好ましい。
【００９４】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜１１２の表面の平坦性をより向上させることができる。
【００９５】
次に、絶縁膜１１０を除去することで、酸化物半導体膜１０８の表面を露出させる。その後、導電膜１１２上にマスクを形成して、エッチング処理を行うことにより、ソース電極層１１４ａ及びドレイン電極層１１４ｂを形成する（図３（Ａ）参照）。絶縁膜１１０の除去は、ドライエッチングを用いて行うことが好ましい。
【００９６】
ソース電極層１１４ａ及びドレイン電極層１１４ｂを、レジストマスクを用いたエッチングにより形成する場合には、線幅の細い酸化物半導体膜１０８に合わせて、高いアライメント精度が要求される。本実施の形態で示すトランジスタの作製方法では、ソース電極層１１４ａ及びドレイン電極層１１４ｂを形成する際、研磨処理を用いて行うことで、自己整合的に酸化物半導体膜１０８の側面と接するソース電極層１１４ａ及びドレイン電極層１１４ｂを形成することができる。これにより、酸化物半導体膜１０８のチャネル長方向の幅が微細化されている場合であっても、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、ソース電極層１１４ａ及びドレイン電極層１１４ｂの形状に、ばらつきが少ない微細な構造を有するトランジスタ１３０を歩留まりよく作製することができる。
【００９７】
なお、絶縁膜１１０を除去した後、露出した酸化物半導体膜１０８に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入してもよい。
【００９８】
酸化物半導体膜１０８に酸素を導入することによって、酸化物半導体膜１０８を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体膜を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９９】
酸素の導入工程は、酸化物半導体膜１０８に酸素導入する場合、酸化物半導体膜１０８に直接導入してもよいし、後に形成されるゲート絶縁膜１１６を通過して酸化物半導体膜１０８へ導入してもよい。ゲート絶縁膜１１６を通過して酸化物半導体膜１０８に酸素を導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。また、露出された酸化物半導体膜１０８へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。なお、酸化物半導体膜１０８への酸素の導入は、複数回行ってもよい。
【０１００】
次に、酸化物半導体膜１０８、ソース電極層１１４ａ、及びドレイン電極層１１４ｂ上にゲート絶縁膜１１６を成膜する（図３（Ｂ）参照）。
【０１０１】
ゲート絶縁膜１１６は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて成膜される。また、ゲート絶縁膜１１６を、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。また、ゲート絶縁膜１１６は、作製するトランジスタのサイズやゲート絶縁膜１１６の段差被覆性を考慮して形成することが好ましい。なお、ゲート絶縁膜１１６の膜厚によって、酸化物半導体膜１０８におけるＬｏｆｆ領域を決定することができるため、Ｌｏｆｆ領域を自己整合的に形成することができる。
【０１０２】
ゲート絶縁膜１１６は、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。また、ゲート絶縁膜１１６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。ゲート絶縁膜１１６は、これらの材料を用いて、単層構造または積層構造で形成される。
【０１０３】
また、下地絶縁膜１０２と同様に、ゲート絶縁膜１１６は酸素過剰領域を有すると、ゲート絶縁膜１１６に含まれる過剰な酸素によって、酸化物半導体膜１０８の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁膜１１６が積層構造の場合は、少なくとも酸化物半導体膜１０８と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁膜１１６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁膜１１６を成膜すればよい。又は、成膜後のゲート絶縁膜１１６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１０４】
なお、成膜後のゲート絶縁膜１１６に酸素を導入する場合、当該酸素導入処理によって同時に酸化物半導体膜１０８へ酸素を導入してもよい。また、ゲート絶縁膜１１６に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば３００℃以上４５０℃以下とすることができる。なお、当該熱処理は、酸化物半導体膜１０８からの脱水化処理又は脱水素化処理と兼ねることが可能である。
【０１０５】
なお、ゲート絶縁膜１１６への酸素の導入処理は、ゲート絶縁膜１１６の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁膜１１６成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。
【０１０６】
次に、ゲート絶縁膜１１６上にゲート電極層（これと同じ層で形成される配線を含む）となる導電膜１１８を成膜する（図３（Ｃ）参照）。導電膜１１８は、単層構造としてもよいし、積層構造としてもよい。
【０１０７】
導電膜１１８は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜１１８の材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、導電膜１１８として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。
【０１０８】
また、導電膜１１８として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０９】
また、ゲート絶縁膜１１６と接する導電膜１１８（後のゲート電極層）の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は、５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１０】
次に、導電膜１１８に研磨（切削、研削）処理を行うことにより、ゲート絶縁膜１１６の一部が露出するように導電膜１１８の一部を除去する。該研磨処理によって、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８が除去される。本実施の形態では、ＣＭＰ処理によって、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８を除去する。
【０１１１】
酸化物半導体膜１０８よりも膜厚が大きいソース電極層１１４ａ及びドレイン電極層１１４ｂにより、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に段差が生じている。この段差を利用して、ゲート絶縁膜１１６上に形成された導電膜１１８を研磨処理することにより、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８を除去することができる。
【０１１２】
次に、導電膜１１８上にマスクを形成して、エッチング処理を行うことにより、ゲート電極層１２０を形成する（図３（Ｄ）参照）。これにより、酸化物半導体膜１０８と重畳する領域に、ゲート電極層１２０を形成することができる。
【０１１３】
ゲート電極層１２０を、レジストマスクを用いたエッチングにより形成する場合には、線幅の細い酸化物半導体膜と、線幅の細いゲート電極層との精密なアライメントが要求される。本実施の形態で示すトランジスタの作製方法では、酸化物半導体膜１０８と重畳する領域にゲート電極層１２０を形成する際、研磨処理を用いて行うことで、酸化物半導体膜１０８と重畳する領域に自己整合的にゲート電極層１２０を形成することができる。これにより、酸化物半導体膜１０８のチャネル長方向の幅が微細化されている場合であっても、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、ゲート電極層１２０の形状に、ばらつきが少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１１４】
次に、ゲート絶縁膜１１６及びゲート電極層１２０上に、絶縁膜１２２を形成する（図３（Ｅ）参照）。絶縁膜１２２は、単層構造としてもよいし、積層構造としてもよい。
【０１１５】
絶縁膜１２２は、プラズマＣＶＤ法、スパッタリング法、または蒸着法により形成することができる。特に、スパッタリング法など、絶縁膜１２２に、水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１１６】
絶縁膜１２２としては、酸化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または酸化ガリウムなどの無機絶縁膜などを用いることができる。また、絶縁膜１２２として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、または金属窒化物（例えば、窒化アルミニウム膜）も用いることができる。
【０１１７】
なお、絶縁膜１２２として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。したがって、トランジスタ作製工程中及び作製後において、電気特性の変動要因となる水素、水分などの不純物の酸化物半導体膜１０８への混入、及び酸化物半導体膜１０８から酸素が放出することを防止する保護膜として機能するため好ましく適用することができる。
【０１１８】
酸化物半導体膜１０４の成膜時と同様に、絶縁膜１２２の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜１２２に含まれる不純物の濃度を低減できる。また、絶縁膜１２２の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１１９】
次に、絶縁膜１２２及びゲート絶縁膜１１６に、ソース電極層１１４ａ又はドレイン電極層１１４ｂに達する開口を形成し、開口に配線層となる導電膜を成膜する。その後、該導電膜上にマスクを形成し、エッチング処理を行うことにより、配線層１２４ａ及び配線層１２４ｂを形成する（図３（Ｅ）参照）。配線層１２４ａ及び配線層１２４ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。
【０１２０】
配線層１２４ａ及び配線層１２４ｂはゲート電極層１２０、ソース電極層１１４ａ、又はドレイン電極層１１４ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層１２４ａ及び配線層１２４ｂは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いて形成することができる。また、アルミニウム、銅などの金属膜の下側及び上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【０１２１】
また、配線層１２４ａ及び配線層１２４ｂの材料として、導電性の金属酸化物を用いることもできる。導電性の金属酸化物として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、上記導電性材料と、上記金属酸化物材料の積層構造とすることもできる。
【０１２２】
例えば、配線層１２４ａ及び配線層１２４ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１２３】
以上の工程によって、本実施の形態のトランジスタ１３０が形成される。
【０１２４】
本発明の一態様によれば、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ソース電極層及びドレイン電極層との位置精度を向上させることができる。また、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。これにより、トランジスタの形状や特性の劣化などを防止することができる。
【０１２５】
また、本発明の一態様によれば、ゲート電極層が、ゲート絶縁膜を介してソース電極層またはドレイン電極層と重畳する領域を自己整合的に形成することができる。これにより、トランジスタのオン電流の低下を抑制することができる。
【０１２６】
このように、本発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、本発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１２７】
したがって、本発明の一態様により、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。また、このような微細化された半導体装置を歩留まりよく提供することができる。
【０１２８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２９】
（実施の形態２）
本実施の形態では、本発明の一態様に係るトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１３０】
図４は、半導体装置の構成の一例である。図４（Ａ）に、半導体装置の断面図を、図４（Ｂ）に半導体装置の平面図を、図４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図４（Ａ）は、図４（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１３１】
図４（Ａ）及び図４（Ｃ）に示す半導体装置（メモリセル２９０）は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１３０を有する。トランジスタ１３０として、実施の形態１で示したトランジスタ１３０の構造を適用している。
【０１３２】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３３】
トランジスタ２６０に用いる半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。
【０１３４】
なお、上記トランジスタ２６０及びトランジスタ１３０は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すトランジスタ１３０を、トランジスタ２６０として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３５】
図４（Ａ）におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８上に設けられたゲート電極層２１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、図４において、ソース電極層との記載には、ソース領域が含まれうる。
【０１３６】
基板２００上にはトランジスタ２６０を囲むように素子分離絶縁膜２０６が設けられており、トランジスタ２６０を覆うように絶縁膜２２８、及び絶縁膜２３０が設けられている。なお、トランジスタ２６０において、ゲート電極層２１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物領域２２０としてもよい。
【０１３７】
単結晶半導体基板を用いたトランジスタ２６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ２６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１３０および容量素子１３２の形成前の処理として、トランジスタ２６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜２２８、絶縁膜２３０を形成し、同時にゲート電極層２１０の上面を露出させる。
【０１３８】
絶縁膜２２８、絶縁膜２３０は、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜２２８、絶縁膜２３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１３９】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜２２８、絶縁膜２３０を形成してもよい。
【０１４０】
なお、本実施の形態において、絶縁膜２２８として窒化シリコン膜、絶縁膜２３０として酸化シリコン膜を用いる。
【０１４１】
絶縁膜２３０表面において、酸化物半導体膜１０８形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁膜２３０表面の平均面粗さは０．１５ｎｍ以下）絶縁膜２３０上に酸化物半導体膜１０８を形成する。
【０１４２】
図４（Ａ）に示すトランジスタ１３０は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１３０に含まれる酸化物半導体膜１０８は、水素や水などの不純物が低減され、酸素欠損が低減されたものであることが望ましい。このような酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１３０を得ることができる。
【０１４３】
トランジスタ１３０は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１４４】
また、トランジスタ１３０のゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【０１４５】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【０１４６】
また、ゲート絶縁膜１１６を介して、トランジスタ１３０のソース電極層１１４ａと重畳する領域には、導電膜１２６が設けられており、ソース電極層１１４ａと、ゲート絶縁膜１１６と、導電膜１２６とによって、容量素子１３２が構成される。すなわち、トランジスタ１３０のソース電極層１１４ａは、容量素子１３２の一方の電極として機能し、導電膜１２６は、容量素子１３２の他方の電極として機能する。なお、容量が不要の場合には、容量素子１３２を設けない構成とすることもできる。また、容量素子１３２は、別途、トランジスタ１３０の上方に設けてもよい。なお、導電膜１２６は、ゲート電極層１２０の形成後に、導電膜を成膜し、マスクを用いてエッチング処理を行うことにより形成される。
【０１４７】
また、トランジスタ１３０及び容量素子１３２を覆うように、絶縁膜１２２が設けられている。絶縁膜１２２は、単層構造または積層構造で形成される。
【０１４８】
絶縁膜１２２上にはトランジスタ１３０と、他のトランジスタを接続するための配線層１２８が設けられている。配線層１２８は、絶縁膜１２２及びゲート絶縁膜１１６などに形成された開口を介してドレイン電極層１１４ｂと電気的に接続される。配線層１２８の材料及び形成方法は、実施の形態１に示す配線層１２４ａ、１２４ｂの記載を参酌できる。
【０１４９】
図４（Ａ）及び図４（Ｂ）において、トランジスタ２６０と、トランジスタ１３０とは、少なくとも一部が重畳するように設けられており、トランジスタ２６０のソース領域またはドレイン領域と酸化物半導体膜１０８の一部が重畳するように設けられていることが好ましい。また、トランジスタ１３０及び容量素子１３２が、トランジスタ２６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１３２の導電膜１２６は、トランジスタ２６０のゲート電極層２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１５０】
次に、図４（Ａ）及び図４（Ｂ）に対応する回路構成の一例を図４（Ｃ）に示す。
【０１５１】
図４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１３０のソース電極層またはドレイン電極層とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１３０のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ１３０のソース電極層またはドレイン電極層は、容量素子１３２の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１３２の電極の他方は電気的に接続されている。
【０１５２】
図４（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１５３】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１３０がオン状態となる電位にして、トランジスタ１３０をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子１３２に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１３０がオフ状態となる電位にして、トランジスタ１３０をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１５４】
トランジスタ１３０のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
【０１５５】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１５６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１５７】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１５８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５９】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６１】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図５及び図６を用いて説明を行う。
【０１６２】
図５（Ａ）は、半導体装置の回路構成の一例を示し、図５（Ｂ）は半導体装置の一例を示す概念図である。まず、図５（Ａ）に示す半導体装置について説明を行い、続けて図５（Ｂ）に示す半導体装置について、以下説明を行う。
【０１６３】
図５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１３０のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１３０のゲート電極層とは電気的に接続され、トランジスタ１３０のソース電極層又はドレイン電極層と容量素子１３２の第１の端子とは電気的に接続されている。
【０１６４】
次に、図５（Ａ）に示す半導体装置（メモリセル３９０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１６５】
まず、ワード線ＷＬの電位を、トランジスタ１３０がオン状態となる電位として、トランジスタ１３０をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１３２の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１３０がオフ状態となる電位として、トランジスタ１３０をオフ状態とすることにより、容量素子１３２の第１の端子の電位が保持される（保持）。
【０１６６】
酸化物半導体を用いたトランジスタ１３０は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１３０をオフ状態とすることで、容量素子１３２の第１の端子の電位（あるいは、容量素子１３２に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１６７】
次に、情報の読み出しについて説明する。トランジスタ１３０がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１３２とが導通し、ビット線ＢＬと容量素子１３２の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１３２の第１の端子の電位（あるいは容量素子１３２に蓄積された電荷）によって、異なる値をとる。
【０１６８】
例えば、容量素子１３２の第１の端子の電位をＶ、容量素子１３２の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル３９０の状態として、容量素子１３２の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６９】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１７０】
このように、図５（Ａ）に示す半導体装置は、トランジスタ１３０のオフ電流が極めて小さいという特徴から、容量素子１３２に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１７１】
次に、図５（Ｂ）に示す半導体装置について、説明を行う。
【０１７２】
図５（Ｂ）に示す半導体装置は、上部に記憶回路として図５（Ａ）に示したメモリセル３９０を複数有するメモリセルアレイ３０１ａ及び３０１ｂを有し、下部に、メモリセルアレイ３１０（メモリセルアレイ３０１ａ及び３０１ｂ）を動作させるために必要な周辺回路３２０を有する。なお、周辺回路３２０は、メモリセルアレイ３０１ａ、メモリセルアレイ３０１ｂとそれぞれ電気的に接続されている。
【０１７３】
図５（Ｂ）に示した構成とすることにより、周辺回路３２０をメモリセルアレイ３１０（メモリセルアレイ３０１ａ及び３０１ｂ）の真下に設けることができるため半導体装置の小型化を図ることができる。
【０１７４】
周辺回路３２０に設けられるトランジスタは、トランジスタ１３０とは異なる半導体材料を用いることがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１７５】
なお、図５（Ｂ）に示した半導体装置では、メモリセルアレイ３１０（メモリセルアレイ３０１ａと、メモリセルアレイ３０１ｂが積層された構成）を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１７６】
次に、図５（Ａ）に示したメモリセル３９０の具体的な構成について図６を用いて説明を行う。
【０１７７】
図６は、メモリセル３９０の構成の一例である。図６（Ａ）に、メモリセル３９０の断面図を、図６（Ｂ）にメモリセル３９０の平面図をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０１７８】
図６（Ａ）及び図６（Ｂ）に示すトランジスタ１３０は、実施の形態１で示した構成と同一の構成とすることができる。
【０１７９】
ゲート絶縁膜１１６を介して、トランジスタ１３０のソース電極層１１４ａと重畳する領域には、導電膜１２６が設けられており、ソース電極層１１４ａと、ゲート絶縁膜１１６と、導電膜１２６とによって、容量素子１３２が構成される。すなわち、トランジスタ１３０のソース電極層１１４ａは、容量素子１３２の一方の電極として機能し、導電膜１２６は、容量素子１３２の他方の電極として機能する。
【０１８０】
また、トランジスタ１３０のゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【０１８１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【０１８２】
トランジスタ２６０及び容量素子１３２上には、絶縁膜１２２が単層構造または積層構造で設けられている。そして、絶縁膜１２２上にはメモリセル３９０と、隣接するメモリセルを接続するための配線層１２８が設けられている。配線層１２８は、絶縁膜１２２及びゲート絶縁膜１１６などに形成された開口を介してトランジスタ１３０のドレイン電極層１１４ｂと電気的に接続されている。但し、配線層１２８とドレイン電極層１１４ｂとを直接接続してもよい。なお、配線層１２８は、図５（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１８３】
図６（Ａ）及び図６（Ｂ）において、トランジスタ１３０のドレイン電極層１１４ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１８４】
なお、メモリセルアレイを積層構造とする場合には、配線層１２８上にさらに絶縁膜を形成し、該絶縁膜上にトランジスタ１３０と同様に、酸化物半導体を用いたトランジスタを形成すればよい。
【０１８５】
図６（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１８６】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１８７】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１８８】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１８９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１９０】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図７乃至図１０を用いて説明する。
【０１９１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１９２】
通常のＳＲＡＭは、図７（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６個のトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このため、ＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１９３】
それに対して、ＤＲＡＭはメモリセルが図７（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ、１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１９４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１９５】
図８に携帯機器のブロック図を示す。図８に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９６】
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１９７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１９８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１９９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２００】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２０１】
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２０２】
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２０３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２０４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０５】
（実施の形態５）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２０６】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。先の実施の形態に示すトランジスタを、表示部３００３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することができる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したノート型のパーソナルコンピュータとすることができる。
【０２０７】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。先の実施の形態に示すトランジスタを、表示部３０２３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯情報端末（ＰＤＡ）とすることができる。
【０２０８】
図１１（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２０９】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１１（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１１（Ｃ）では表示部２７０７）に画像を表示することができる。先の実施の形態に示すトランジスタを、表示部２７０５及び表示部２７０７に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した電子書籍２７００とすることができる。
【０２１０】
また、図１１（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０２１１】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２１２】
図１１（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロフォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カメラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。先の実施の形態に示すトランジスタを、表示部２８０３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯電話とすることができる。
【０２１３】
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
【０２１４】
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２１５】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２１６】
図１１（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。先の実施の形態に示すトランジスタを、表示部（Ａ）３０５７及び表示部（Ｂ）３０５５に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したデジタルビデオカメラとすることができる。
【０２１７】
図１１（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。先の実施の形態に示すトランジスタを、表示部９６０３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したテレビジョン装置９６００とすることができる。
【０２１８】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２１９】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２２１】
１００ 基板
１０２ 下地絶縁膜
１０４ 酸化物半導体膜
１０６ 絶縁膜
１０８ 酸化物半導体膜
１１０ 絶縁膜
１１２ 導電膜
１１４ａ ソース電極層
１１４ｂ ドレイン電極層
１１６ ゲート絶縁膜
１１８ 導電膜
１２０ ゲート電極層
１２２ 絶縁膜
１２４ａ 配線層
１２４ｂ 配線層
１２６ 導電膜
１２８ 配線層
１３０ トランジスタ
１３２ 容量素子
２００ 基板
２０６ 素子分離絶縁膜
２０８ ゲート絶縁膜
２１０ ゲート電極層
２１６ チャネル形成領域
２２０ 不純物領域
２２４ 金属間化合物領域
２２８ 絶縁膜
２３０ 絶縁膜
２６０ トランジスタ
２９０ メモリセル
３０１ａ メモリセルアレイ
３０１ｂ メモリセルアレイ
３１０ メモリセルアレイ
３２０ 周辺回路
３９０ メモリセル
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ ボタン
２８０２ マイクロフォン
２８０３ 表示部
２８０４ スピーカー
２８０５ カメラ用レンズ
２８０６ 外部接続端子
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
【技術分野】
【０００１】
開示する発明は、半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体材料が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須となっている。また、トランジスタのオン電流の低下の抑制には、酸化物半導体膜におけるゲート電極層が重畳しない領域（Ｌｏｆｆ領域）を、できるだけ狭くする必要がある。
【０００７】
しかしながら、トランジスタの微細化に伴い、パターン精度、特にアライメント精度が問題となっており、トランジスタの微細化を妨げる要因となっている。特に、線幅の細い半導体膜と、線幅の細いゲート電極層とのアライメント精度は、トランジスタの形状や特性の劣化、歩留まりの低下などに大きく影響する。
【０００８】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置を提供することを目的の一とする。また、微細化された半導体装置を歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の一側面に接し該酸化物半導体膜よりも厚く形成されたソース電極層と、酸化物半導体膜の一側面に対向する側面に接し該酸化物半導体膜よりも厚く形成されたドレイン電極層と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の酸化物半導体膜側の側面に形成されたゲート絶縁膜と、酸化物半導体膜上において、ゲート絶縁膜を介して、ソース電極層及びドレイン電極層に埋め込まれるように形成されたゲート電極層と、を有する構造である。
【００１０】
本発明の一態様に係る半導体装置では、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層との上面との間の段差により生じた凹部に、ゲート絶縁膜及びゲート電極層を形成する。また、酸化物半導体膜において、ゲート電極層が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。また、酸化物半導体膜にＬｏｆｆ領域が存在するが、トランジスタがオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタのオン電流の低下を抑制することができる。
【００１１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【００１２】
上述の構造において、ソース電極層及びドレイン電極層の膜厚は１０ｎｍ以上２００ｎｍ以下であることが好ましく、酸化物半導体膜の膜厚は、３ｎｍ以上３０ｎｍ以下であることが好ましい。
【００１３】
また、本発明の一態様では、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜上に絶縁膜を形成し、酸化物半導体膜及び絶縁膜上にマスクを形成し、該マスクを用いて酸化物半導体膜及び絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成する。次に、島状の酸化物半導体膜及び島状の絶縁膜上に第１の導電膜を形成し、第１の導電膜に島状の絶縁膜が露出するように研磨（切削、研磨）処理を行うことにより、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を形成する。さらに、島状の絶縁膜を除去し、島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成した後、ゲート絶縁膜上に、第２の導電膜を形成し、第２の導電膜にゲート絶縁膜の一部が露出するように研磨処理を行うことにより、酸化物半導体膜と重畳する領域にゲート電極層を形成する。
【００１４】
本発明の一態様では、島状の酸化物半導体膜に積層された島状の絶縁膜により、絶縁表面を有する基板表面と、島状の絶縁膜の上面との間に段差が生じている。この段差を利用して、基板及び島状の絶縁膜上に形成された第１の導電膜を研磨処理することにより、ソース電極層及びドレイン電極層を形成することができる。これにより、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ソース電極層及びドレイン電極層との位置精度を向上させることができる。
【００１５】
また、本発明の一態様では、酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層により、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に段差が生じている。この段差を利用して、ゲート絶縁膜上に形成された第２の導電膜を研磨処理することにより、ゲート電極層を形成することができる。これにより、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。
【００１６】
このように、本発明の一態様では、ソース電極層及びドレイン電極層、並びにゲート電極層を、自己整合的に形成することができる。これにより、微細化された半導体装置であっても、歩留まりよく作製することが可能である。
【００１７】
また、本発明の一態様では、酸化物半導体膜及び絶縁膜をエッチングするためのマスクに、スリミング処理を行うことにより、マスクを露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが好ましい。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタをより微細化することができる。
【００１８】
また、本発明の一態様では、島状の酸化物半導体膜上に形成された島状の絶縁膜をハードマスクとして用い、第１の導電膜を研磨処理するため、研磨処理の際に、酸化物半導体膜が削られてしまうことを防止することができる。
【００１９】
また、本発明の一態様では、研磨（切削、研削）処理として、例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好ましい。
【発明の効果】
【００２０】
本発明の一態様によれば、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。これにより、トランジスタの形状や特性の劣化などを防止することができる。
【００２１】
また、本発明の一態様によれば、酸化物半導体膜におけるゲート電極層が重畳しない領域（Ｌｏｆｆ領域）を、できるだけ狭く形成することができる。これにより、トランジスタのオン電流の低下を抑制することができる。
【００２２】
したがって、本発明の一態様により、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。また、このような微細化された半導体装置を歩留まりよく提供することができる。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の作製工程の一例を示す断面図。
【図３】半導体装置の作製工程の一例を示す断面図。
【図４】半導体装置の一形態を示す断面図、平面図、及び回路図。
【図５】半導体装置の一形態を示す回路図及び斜視図。
【図６】半導体装置の一形態を示す断面図及び平面図。
【図７】半導体装置の一形態を示す回路図。
【図８】半導体装置の一形態を示すブロック図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】電子機器を示す図。
【発明を実施するための形態】
【００２４】
以下では、本明細書等に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２５】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及び半導体装置の作製方法について図１乃至図３を用いて説明する。
【００２７】
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｃ）に半導体装置の例として、トランジスタ１３０の平面図及び断面図を示す。図１（Ａ）は、トランジスタ１３０の平面図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２における断面図であり、図１（Ｃ）は、図１（Ａ）のＢ１−Ｂ２における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１３０の構成要素の一部（例えば、ゲート絶縁膜１１６、絶縁膜１２２など）を省略して図示している。
【００２８】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１３０は、絶縁表面を有する基板１００上に設けられた酸化物半導体膜１０８と、酸化物半導体膜１０８の側面に接して設けられたソース電極層１１４ａ及びドレイン電極層１１４ｂと、酸化物半導体膜１０８、ソース電極層１１４ａ、及びドレイン電極層１１４ｂ上に設けられたゲート絶縁膜１１６と、ゲート絶縁膜１１６を介して酸化物半導体膜１０８と重畳する領域に設けられたゲート電極層１２０と、を有する。
【００２９】
また、トランジスタ１３０上には、絶縁膜１２２が設けられており、絶縁膜１２２に設けられた開口を介して、ソース電極層１１４ａと配線層１２４ａとが接して設けられ、また、ドレイン電極層１１４ｂと配線層１２４ｂとが接して設けられている。さらに、基板１００と酸化物半導体膜１０８との間に、下地絶縁膜１０２が設けられていてもよい。
【００３０】
ここで、ゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【００３１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【００３２】
ソース電極層１１４ａ及びドレイン電極層１１４ｂの膜厚は１０ｎｍ以上２００ｎｍ以下であることが好ましく、酸化物半導体膜１０８の膜厚は、３ｎｍ以上３０ｎｍ以下であることが好ましい。
【００３３】
酸化物半導体膜１０８は、単結晶、多結晶（ポリクリスタルともいう）、又は非晶質（アモルファスともいう）などの状態をとる。
【００３４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００３５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。
【００３６】
また、酸化物半導体膜１０８として、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
【００３７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面又は表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００３９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。
【００４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面又は表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面又は表面に垂直な方向となる。結晶部は、成膜することにより、又は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を抑制することが可能である。よって、当該トランジスタは信頼性が高い。
【００４２】
また、酸化物半導体膜１０８は、電子供与体（ドナー）となる水素または水などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【００４３】
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【００４４】
なお、特に断りがない限り、本明細書等でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書等でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【００４５】
〈トランジスタの作製工程の例〉
以下、本実施の形態に係るトランジスタ１３０の作製工程の例について、図２及び図３を参照して説明する。
【００４６】
まず、基板１００上に、下地絶縁膜１０２を形成する（図２（Ａ）参照）。
【００４７】
基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有することが好ましい。例えば、基板１００として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、基板１００として、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板の上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００４８】
また、基板１００として、可撓性基板を用いることにより、可撓性を有する半導体装置を作製することができる。例えば、可撓性基板上に酸化物半導体膜１０８を含むトランジスタ１３０を直接形成してもよいし、他の作製基板に酸化物半導体膜１０８を含むトランジスタ１３０を作製し、その後、可撓性基板に剥離、転置することにより、可撓性基板上にトランジスタ１３０を形成してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜１０８を含むトランジスタ１３０との間に剥離層を設けるとよい。
【００４９】
下地絶縁膜１０２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜を用いて、単層構造又は積層構造で形成される。但し、下地絶縁膜１０２は、酸化物絶縁膜を含む単層構造または積層構造として、該酸化物絶縁膜が、後に形成される酸化物半導体膜１０４と接することが好ましい。なお、下地絶縁膜１０２は、必ずしも設けなくともよい。
【００５０】
また、下地絶縁膜１０２は、化学量論的組成を超える酸素（以下、過剰な酸素とも記す）を含む領域（以下、酸素過剰領域とも記す）を有することが好ましい。下地絶縁膜１０２として、例えば、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。下地絶縁膜１０２に含まれる過剰な酸素によって、後に形成される酸化物半導体膜１０４（または酸化物半導体膜１０８）に存在する酸素欠損を補填することができる。また、下地絶縁膜１０２が積層構造の場合は、少なくとも酸化物半導体膜１０４（または酸化物半導体膜１０８）と接する膜が酸素過剰領域を有することが好ましい。下地絶縁膜１０２に酸素過剰領域を形成するためには、例えば、酸素雰囲気下にて下地絶縁膜１０２を成膜すればよい。または、成膜後の下地絶縁膜１０２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入することにより、酸素過剰領域を形成してもよい。酸素の導入方法として、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などが挙げられる。
【００５１】
ここで、下地絶縁膜１０２に平坦化処理を行ってもよい。平坦化処理としては特に限定されないが、研磨処理、ドライエッチング処理、プラズマ処理などを用いることができる。
【００５２】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うことにより、下地絶縁膜１０２表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００５３】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理を複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁膜１０２の表面状態に併せて適宜設定すればよい。
【００５４】
下地絶縁膜１０２に平坦化処理を行うことにより、下地絶縁膜１０２表面の平均面粗さ（Ｒａ）を、０．１５ｎｍ以下、好ましくは０．１ｎｍ以下とすることができる。このような平坦な表面に酸化物半導体膜１０４を成膜することにより、酸化物半導体膜１０４表面も平坦にすることができる。さらに、酸化物半導体膜１０４をＣＡＡＣ−ＯＳ膜とする場合には、結晶性を向上させることができるため好ましい。
【００５５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００５６】
【数１】
【００５７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００５８】
次に、下地絶縁膜１０２上に酸化物半導体膜１０４を成膜する（図２（Ａ）参照）。酸化物半導体膜１０４の膜厚は、例えば、３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
【００５９】
酸化物半導体膜１０４は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜１０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜されてもよい。
【００６０】
酸化物半導体膜１０４を成膜する際、酸化物半導体膜１０４に含まれる水素濃度をできる限り低減させることが好ましい。酸化物半導体膜１０４に含まれる水素濃度を低減させるためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基、又は水素化物などの不純物が除去された高純度の希ガス（代表的には、アルゴン）、酸素、及び希ガスと酸素との混合ガスを用いることが好ましい。
【００６１】
また、成膜室内の残留水分を除去しつつ、水素及び水などが除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体膜１０４に含まれる水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜された酸化物半導体膜１０４に含まれる不純物の濃度を低減できる。
【００６２】
また、酸化物半導体膜１０４を、スパッタリング法を用いて成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とすることが好ましい。相対密度が高い金属酸化物ターゲットを用いることにより、成膜された酸化物半導体膜１０４を緻密な膜とすることができる。
【００６３】
酸化物半導体膜１０４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、他のスタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のうちいずれか一または複数を有することが好ましい。
【００６４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００６８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００７０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００７１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７２】
酸化物半導体膜１０４は、単層構造であってもよいし、積層構造であってもよい。また、酸化物半導体膜１０４は、単結晶、多結晶、又は非晶質（アモルファスともいう）であってもよいし、ＣＡＡＣ−ＯＳ膜であってもよい。
【００７３】
例えば、非晶質構造の酸化物半導体膜を成膜した後、熱処理を行うことによって、結晶性を有する酸化物半導体膜１０４とすることもできる。非晶質構造の酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上である。なお、当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。
【００７４】
酸化物半導体膜１０４としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜１０４の成膜を行うことで、酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。二つ目は、酸化物半導体膜１０４を薄く成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。三つ目は、一層目として薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の成膜を行うことで酸化物半導体膜１０４の被形成面または表面に対してｃ軸が垂直な方向に揃った結晶部を形成する方法である。
【００７５】
また、酸化物半導体膜１０４に含まれる過剰な水素及び水などの不純物を除去（脱水化処理、脱水素化処理ともいう）するための熱処理を行ってもよい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は、減圧下または窒素雰囲気下などで行うことができる。
【００７６】
この熱処理を行うことによって、ｎ型の導電性を付与する不純物である水素を酸化物半導体膜１０４から除去することができる。例えば、脱水化又は脱水素化のための熱処理後、酸化物半導体膜１０４に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００７７】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体膜１０４の成膜後であれば、トランジスタ１３０の作製工程において、どのタイミングで行ってもよい。但し、ゲート絶縁膜１１６または絶縁膜１２２として酸化アルミニウムを用いる場合には、当該酸化アルミニウム膜を形成する前に行うことが好ましい。また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねても良い。
【００７８】
なお、下地絶縁膜１０２に酸素過剰領域が形成されている場合、脱水化または脱水素化のための熱処理を、酸化物半導体膜１０４を島状に加工するまえに行うと、下地絶縁膜１０２に含まれる酸素が熱処理によって外方拡散されるのを防止することができるため好ましい。
【００７９】
熱処理において、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００８０】
また、熱処理で酸化物半導体膜１０４を加熱した後、加熱温度を維持、またその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸素を供給することによって、酸化物半導体膜１０４を高純度化及びｉ型（真性）化することができる。
【００８１】
次に、酸化物半導体膜１０４上に、絶縁膜１０６を成膜する（図２（Ｂ）参照）。
【００８２】
絶縁膜１０６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜を用いて成膜される。また、絶縁膜１０６は、後に形成される導電膜を研磨処理する際のハードマスクとして用いる膜であるため、研磨処理に耐えうる厚さに形成することが好ましい。
【００８３】
なお、絶縁膜１０６の成膜後に、上述した熱処理（結晶化、脱水化、または脱水素化のための熱処理）を行ってもよい。
【００８４】
次に、酸化物半導体膜１０４及び絶縁膜１０６上にマスクを形成して、エッチング処理を行うことにより、島状の酸化物半導体膜１０８及び島状の絶縁膜１１０を形成する（図２（Ｃ）参照）。ここで、酸化物半導体膜１０４及び絶縁膜１０６上に形成されるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行うことによって、より微細なパターンを有するマスクとすることが好ましい。
【００８５】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用すればよい。
【００８６】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。該マスクを用いて、酸化物半導体膜１０４及び絶縁膜１０６を加工することにより、トランジスタのさらなる微細化を達成することができる。
【００８７】
なお、マスクにアッシング処理を施しながら酸化物半導体膜１０４及び絶縁膜１０６をエッチングすることで、端部にテーパ形状を有する酸化物半導体膜１０８及び絶縁膜１１０としてもよい。
【００８８】
次に、酸化物半導体膜１０８及び絶縁膜１１０上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜１１２を成膜する（図２（Ｄ）参照）。導電膜１１２は、単層構造としてもよいし、積層構造としてもよい。
【００８９】
導電膜１１２は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜１１２の材料として、後の加熱処理に耐えられる材料を用いる。導電膜１１２として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いることができる。また、アルミニウム、銅などの金属膜の下側及び上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【００９０】
また、導電膜１１２の材料として、導電性の金属酸化物材料を用いることもできる。導電性の金属酸化物膜として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、又はこれらの金属酸化物膜に酸化シリコンを含ませたものを用いることができる。また、上記金属膜と、上記金属酸化物膜の積層構造とすることもできる。
【００９１】
次に、導電膜１１２に研磨（切削、研削）処理を行うことにより、絶縁膜１１０が露出するように導電膜１１２の一部を除去する（図２（Ｅ）参照）。該研磨処理によって、酸化物半導体膜１０８と重畳する領域の導電膜１１２が除去される。研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体膜１０８と重畳する領域の導電膜１１２を除去する。
【００９２】
なお、本実施の形態では、酸化物半導体膜１０８と重畳する領域の導電膜１１２の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１１２の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【００９３】
酸化物半導体膜１０８上に導電膜１１２を形成して研磨処理を行う場合、研磨処理によって、酸化物半導体膜１０８表面が削られてしまい、導電膜１１２の上面よりも酸化物半導体膜１０８の上面が低くなってしまうおそれがある。本実施の形態では、島状の絶縁膜１１０をハードマスクとして用いることにより、酸化物半導体膜１０８表面が削られることなく、導電膜１１２に研磨処理を行うことができるため好ましい。
【００９４】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜１１２の表面の平坦性をより向上させることができる。
【００９５】
次に、絶縁膜１１０を除去することで、酸化物半導体膜１０８の表面を露出させる。その後、導電膜１１２上にマスクを形成して、エッチング処理を行うことにより、ソース電極層１１４ａ及びドレイン電極層１１４ｂを形成する（図３（Ａ）参照）。絶縁膜１１０の除去は、ドライエッチングを用いて行うことが好ましい。
【００９６】
ソース電極層１１４ａ及びドレイン電極層１１４ｂを、レジストマスクを用いたエッチングにより形成する場合には、線幅の細い酸化物半導体膜１０８に合わせて、高いアライメント精度が要求される。本実施の形態で示すトランジスタの作製方法では、ソース電極層１１４ａ及びドレイン電極層１１４ｂを形成する際、研磨処理を用いて行うことで、自己整合的に酸化物半導体膜１０８の側面と接するソース電極層１１４ａ及びドレイン電極層１１４ｂを形成することができる。これにより、酸化物半導体膜１０８のチャネル長方向の幅が微細化されている場合であっても、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、ソース電極層１１４ａ及びドレイン電極層１１４ｂの形状に、ばらつきが少ない微細な構造を有するトランジスタ１３０を歩留まりよく作製することができる。
【００９７】
なお、絶縁膜１１０を除去した後、露出した酸化物半導体膜１０８に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入してもよい。
【００９８】
酸化物半導体膜１０８に酸素を導入することによって、酸化物半導体膜１０８を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体膜を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９９】
酸素の導入工程は、酸化物半導体膜１０８に酸素導入する場合、酸化物半導体膜１０８に直接導入してもよいし、後に形成されるゲート絶縁膜１１６を通過して酸化物半導体膜１０８へ導入してもよい。ゲート絶縁膜１１６を通過して酸化物半導体膜１０８に酸素を導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。また、露出された酸化物半導体膜１０８へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。なお、酸化物半導体膜１０８への酸素の導入は、複数回行ってもよい。
【０１００】
次に、酸化物半導体膜１０８、ソース電極層１１４ａ、及びドレイン電極層１１４ｂ上にゲート絶縁膜１１６を成膜する（図３（Ｂ）参照）。
【０１０１】
ゲート絶縁膜１１６は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて成膜される。また、ゲート絶縁膜１１６を、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。また、ゲート絶縁膜１１６は、作製するトランジスタのサイズやゲート絶縁膜１１６の段差被覆性を考慮して形成することが好ましい。なお、ゲート絶縁膜１１６の膜厚によって、酸化物半導体膜１０８におけるＬｏｆｆ領域を決定することができるため、Ｌｏｆｆ領域を自己整合的に形成することができる。
【０１０２】
ゲート絶縁膜１１６は、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。また、ゲート絶縁膜１１６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。ゲート絶縁膜１１６は、これらの材料を用いて、単層構造または積層構造で形成される。
【０１０３】
また、下地絶縁膜１０２と同様に、ゲート絶縁膜１１６は酸素過剰領域を有すると、ゲート絶縁膜１１６に含まれる過剰な酸素によって、酸化物半導体膜１０８の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁膜１１６が積層構造の場合は、少なくとも酸化物半導体膜１０８と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁膜１１６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁膜１１６を成膜すればよい。又は、成膜後のゲート絶縁膜１１６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１０４】
なお、成膜後のゲート絶縁膜１１６に酸素を導入する場合、当該酸素導入処理によって同時に酸化物半導体膜１０８へ酸素を導入してもよい。また、ゲート絶縁膜１１６に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば３００℃以上４５０℃以下とすることができる。なお、当該熱処理は、酸化物半導体膜１０８からの脱水化処理又は脱水素化処理と兼ねることが可能である。
【０１０５】
なお、ゲート絶縁膜１１６への酸素の導入処理は、ゲート絶縁膜１１６の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁膜１１６成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。
【０１０６】
次に、ゲート絶縁膜１１６上にゲート電極層（これと同じ層で形成される配線を含む）となる導電膜１１８を成膜する（図３（Ｃ）参照）。導電膜１１８は、単層構造としてもよいし、積層構造としてもよい。
【０１０７】
導電膜１１８は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜１１８の材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、導電膜１１８として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。
【０１０８】
また、導電膜１１８として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０９】
また、ゲート絶縁膜１１６と接する導電膜１１８（後のゲート電極層）の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は、５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１０】
次に、導電膜１１８に研磨（切削、研削）処理を行うことにより、ゲート絶縁膜１１６の一部が露出するように導電膜１１８の一部を除去する。該研磨処理によって、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８が除去される。本実施の形態では、ＣＭＰ処理によって、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８を除去する。
【０１１１】
酸化物半導体膜１０８よりも膜厚が大きいソース電極層１１４ａ及びドレイン電極層１１４ｂにより、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に段差が生じている。この段差を利用して、ゲート絶縁膜１１６上に形成された導電膜１１８を研磨処理することにより、ソース電極層１１４ａ及びドレイン電極層１１４ｂと重畳する領域の導電膜１１８を除去することができる。
【０１１２】
次に、導電膜１１８上にマスクを形成して、エッチング処理を行うことにより、ゲート電極層１２０を形成する（図３（Ｄ）参照）。これにより、酸化物半導体膜１０８と重畳する領域に、ゲート電極層１２０を形成することができる。
【０１１３】
ゲート電極層１２０を、レジストマスクを用いたエッチングにより形成する場合には、線幅の細い酸化物半導体膜と、線幅の細いゲート電極層との精密なアライメントが要求される。本実施の形態で示すトランジスタの作製方法では、酸化物半導体膜１０８と重畳する領域にゲート電極層１２０を形成する際、研磨処理を用いて行うことで、酸化物半導体膜１０８と重畳する領域に自己整合的にゲート電極層１２０を形成することができる。これにより、酸化物半導体膜１０８のチャネル長方向の幅が微細化されている場合であっても、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、ゲート電極層１２０の形状に、ばらつきが少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１１４】
次に、ゲート絶縁膜１１６及びゲート電極層１２０上に、絶縁膜１２２を形成する（図３（Ｅ）参照）。絶縁膜１２２は、単層構造としてもよいし、積層構造としてもよい。
【０１１５】
絶縁膜１２２は、プラズマＣＶＤ法、スパッタリング法、または蒸着法により形成することができる。特に、スパッタリング法など、絶縁膜１２２に、水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１１６】
絶縁膜１２２としては、酸化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または酸化ガリウムなどの無機絶縁膜などを用いることができる。また、絶縁膜１２２として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、または金属窒化物（例えば、窒化アルミニウム膜）も用いることができる。
【０１１７】
なお、絶縁膜１２２として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。したがって、トランジスタ作製工程中及び作製後において、電気特性の変動要因となる水素、水分などの不純物の酸化物半導体膜１０８への混入、及び酸化物半導体膜１０８から酸素が放出することを防止する保護膜として機能するため好ましく適用することができる。
【０１１８】
酸化物半導体膜１０４の成膜時と同様に、絶縁膜１２２の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜１２２に含まれる不純物の濃度を低減できる。また、絶縁膜１２２の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１１９】
次に、絶縁膜１２２及びゲート絶縁膜１１６に、ソース電極層１１４ａ又はドレイン電極層１１４ｂに達する開口を形成し、開口に配線層となる導電膜を成膜する。その後、該導電膜上にマスクを形成し、エッチング処理を行うことにより、配線層１２４ａ及び配線層１２４ｂを形成する（図３（Ｅ）参照）。配線層１２４ａ及び配線層１２４ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。
【０１２０】
配線層１２４ａ及び配線層１２４ｂはゲート電極層１２０、ソース電極層１１４ａ、又はドレイン電極層１１４ｂと同様の材料及び方法を用いて形成することができる。例えば、配線層１２４ａ及び配線層１２４ｂは、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いて形成することができる。また、アルミニウム、銅などの金属膜の下側及び上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【０１２１】
また、配線層１２４ａ及び配線層１２４ｂの材料として、導電性の金属酸化物を用いることもできる。導電性の金属酸化物として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、上記導電性材料と、上記金属酸化物材料の積層構造とすることもできる。
【０１２２】
例えば、配線層１２４ａ及び配線層１２４ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１２３】
以上の工程によって、本実施の形態のトランジスタ１３０が形成される。
【０１２４】
本発明の一態様によれば、酸化物半導体膜の側面に接するソース電極層及びドレイン電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ソース電極層及びドレイン電極層との位置精度を向上させることができる。また、酸化物半導体膜と重畳する領域に設けられるゲート電極層を、自己整合的に形成することができるため、酸化物半導体膜と、ゲート電極層との位置精度を向上させることができる。これにより、トランジスタの形状や特性の劣化などを防止することができる。
【０１２５】
また、本発明の一態様によれば、ゲート電極層が、ゲート絶縁膜を介してソース電極層またはドレイン電極層と重畳する領域を自己整合的に形成することができる。これにより、トランジスタのオン電流の低下を抑制することができる。
【０１２６】
このように、本発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、本発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１２７】
したがって、本発明の一態様により、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。また、このような微細化された半導体装置を歩留まりよく提供することができる。
【０１２８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２９】
（実施の形態２）
本実施の形態では、本発明の一態様に係るトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１３０】
図４は、半導体装置の構成の一例である。図４（Ａ）に、半導体装置の断面図を、図４（Ｂ）に半導体装置の平面図を、図４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図４（Ａ）は、図４（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１３１】
図４（Ａ）及び図４（Ｃ）に示す半導体装置（メモリセル２９０）は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ１３０を有する。トランジスタ１３０として、実施の形態１で示したトランジスタ１３０の構造を適用している。
【０１３２】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３３】
トランジスタ２６０に用いる半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。
【０１３４】
なお、上記トランジスタ２６０及びトランジスタ１３０は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すトランジスタ１３０を、トランジスタ２６０として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３５】
図４（Ａ）におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８上に設けられたゲート電極層２１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、図４において、ソース電極層との記載には、ソース領域が含まれうる。
【０１３６】
基板２００上にはトランジスタ２６０を囲むように素子分離絶縁膜２０６が設けられており、トランジスタ２６０を覆うように絶縁膜２２８、及び絶縁膜２３０が設けられている。なお、トランジスタ２６０において、ゲート電極層２１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物領域２２０としてもよい。
【０１３７】
単結晶半導体基板を用いたトランジスタ２６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ２６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１３０および容量素子１３２の形成前の処理として、トランジスタ２６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜２２８、絶縁膜２３０を形成し、同時にゲート電極層２１０の上面を露出させる。
【０１３８】
絶縁膜２２８、絶縁膜２３０は、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜２２８、絶縁膜２３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１３９】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜２２８、絶縁膜２３０を形成してもよい。
【０１４０】
なお、本実施の形態において、絶縁膜２２８として窒化シリコン膜、絶縁膜２３０として酸化シリコン膜を用いる。
【０１４１】
絶縁膜２３０表面において、酸化物半導体膜１０８形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁膜２３０表面の平均面粗さは０．１５ｎｍ以下）絶縁膜２３０上に酸化物半導体膜１０８を形成する。
【０１４２】
図４（Ａ）に示すトランジスタ１３０は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１３０に含まれる酸化物半導体膜１０８は、水素や水などの不純物が低減され、酸素欠損が低減されたものであることが望ましい。このような酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１３０を得ることができる。
【０１４３】
トランジスタ１３０は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１４４】
また、トランジスタ１３０のゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【０１４５】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【０１４６】
また、ゲート絶縁膜１１６を介して、トランジスタ１３０のソース電極層１１４ａと重畳する領域には、導電膜１２６が設けられており、ソース電極層１１４ａと、ゲート絶縁膜１１６と、導電膜１２６とによって、容量素子１３２が構成される。すなわち、トランジスタ１３０のソース電極層１１４ａは、容量素子１３２の一方の電極として機能し、導電膜１２６は、容量素子１３２の他方の電極として機能する。なお、容量が不要の場合には、容量素子１３２を設けない構成とすることもできる。また、容量素子１３２は、別途、トランジスタ１３０の上方に設けてもよい。なお、導電膜１２６は、ゲート電極層１２０の形成後に、導電膜を成膜し、マスクを用いてエッチング処理を行うことにより形成される。
【０１４７】
また、トランジスタ１３０及び容量素子１３２を覆うように、絶縁膜１２２が設けられている。絶縁膜１２２は、単層構造または積層構造で形成される。
【０１４８】
絶縁膜１２２上にはトランジスタ１３０と、他のトランジスタを接続するための配線層１２８が設けられている。配線層１２８は、絶縁膜１２２及びゲート絶縁膜１１６などに形成された開口を介してドレイン電極層１１４ｂと電気的に接続される。配線層１２８の材料及び形成方法は、実施の形態１に示す配線層１２４ａ、１２４ｂの記載を参酌できる。
【０１４９】
図４（Ａ）及び図４（Ｂ）において、トランジスタ２６０と、トランジスタ１３０とは、少なくとも一部が重畳するように設けられており、トランジスタ２６０のソース領域またはドレイン領域と酸化物半導体膜１０８の一部が重畳するように設けられていることが好ましい。また、トランジスタ１３０及び容量素子１３２が、トランジスタ２６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１３２の導電膜１２６は、トランジスタ２６０のゲート電極層２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１５０】
次に、図４（Ａ）及び図４（Ｂ）に対応する回路構成の一例を図４（Ｃ）に示す。
【０１５１】
図４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１３０のソース電極層またはドレイン電極層とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１３０のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ１３０のソース電極層またはドレイン電極層は、容量素子１３２の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１３２の電極の他方は電気的に接続されている。
【０１５２】
図４（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１５３】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１３０がオン状態となる電位にして、トランジスタ１３０をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子１３２に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１３０がオフ状態となる電位にして、トランジスタ１３０をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１５４】
トランジスタ１３０のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
【０１５５】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１５６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１５７】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１５８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５９】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６１】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図５及び図６を用いて説明を行う。
【０１６２】
図５（Ａ）は、半導体装置の回路構成の一例を示し、図５（Ｂ）は半導体装置の一例を示す概念図である。まず、図５（Ａ）に示す半導体装置について説明を行い、続けて図５（Ｂ）に示す半導体装置について、以下説明を行う。
【０１６３】
図５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１３０のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１３０のゲート電極層とは電気的に接続され、トランジスタ１３０のソース電極層又はドレイン電極層と容量素子１３２の第１の端子とは電気的に接続されている。
【０１６４】
次に、図５（Ａ）に示す半導体装置（メモリセル３９０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１６５】
まず、ワード線ＷＬの電位を、トランジスタ１３０がオン状態となる電位として、トランジスタ１３０をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１３２の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１３０がオフ状態となる電位として、トランジスタ１３０をオフ状態とすることにより、容量素子１３２の第１の端子の電位が保持される（保持）。
【０１６６】
酸化物半導体を用いたトランジスタ１３０は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１３０をオフ状態とすることで、容量素子１３２の第１の端子の電位（あるいは、容量素子１３２に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１６７】
次に、情報の読み出しについて説明する。トランジスタ１３０がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１３２とが導通し、ビット線ＢＬと容量素子１３２の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１３２の第１の端子の電位（あるいは容量素子１３２に蓄積された電荷）によって、異なる値をとる。
【０１６８】
例えば、容量素子１３２の第１の端子の電位をＶ、容量素子１３２の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル３９０の状態として、容量素子１３２の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６９】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１７０】
このように、図５（Ａ）に示す半導体装置は、トランジスタ１３０のオフ電流が極めて小さいという特徴から、容量素子１３２に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１７１】
次に、図５（Ｂ）に示す半導体装置について、説明を行う。
【０１７２】
図５（Ｂ）に示す半導体装置は、上部に記憶回路として図５（Ａ）に示したメモリセル３９０を複数有するメモリセルアレイ３０１ａ及び３０１ｂを有し、下部に、メモリセルアレイ３１０（メモリセルアレイ３０１ａ及び３０１ｂ）を動作させるために必要な周辺回路３２０を有する。なお、周辺回路３２０は、メモリセルアレイ３０１ａ、メモリセルアレイ３０１ｂとそれぞれ電気的に接続されている。
【０１７３】
図５（Ｂ）に示した構成とすることにより、周辺回路３２０をメモリセルアレイ３１０（メモリセルアレイ３０１ａ及び３０１ｂ）の真下に設けることができるため半導体装置の小型化を図ることができる。
【０１７４】
周辺回路３２０に設けられるトランジスタは、トランジスタ１３０とは異なる半導体材料を用いることがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１７５】
なお、図５（Ｂ）に示した半導体装置では、メモリセルアレイ３１０（メモリセルアレイ３０１ａと、メモリセルアレイ３０１ｂが積層された構成）を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１７６】
次に、図５（Ａ）に示したメモリセル３９０の具体的な構成について図６を用いて説明を行う。
【０１７７】
図６は、メモリセル３９０の構成の一例である。図６（Ａ）に、メモリセル３９０の断面図を、図６（Ｂ）にメモリセル３９０の平面図をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０１７８】
図６（Ａ）及び図６（Ｂ）に示すトランジスタ１３０は、実施の形態１で示した構成と同一の構成とすることができる。
【０１７９】
ゲート絶縁膜１１６を介して、トランジスタ１３０のソース電極層１１４ａと重畳する領域には、導電膜１２６が設けられており、ソース電極層１１４ａと、ゲート絶縁膜１１６と、導電膜１２６とによって、容量素子１３２が構成される。すなわち、トランジスタ１３０のソース電極層１１４ａは、容量素子１３２の一方の電極として機能し、導電膜１２６は、容量素子１３２の他方の電極として機能する。
【０１８０】
また、トランジスタ１３０のゲート電極層１２０は、酸化物半導体膜１０８の上面と、ソース電極層１１４ａ及びドレイン電極層１１４ｂの上面との間に生じた段差により生じた凹部に設けられている。また、酸化物半導体膜１０８において、ゲート電極層１２０が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって決定される。酸化物半導体膜１０８に、Ｌｏｆｆ領域が存在するが、ゲート絶縁膜１１６の膜厚と同じであるため十分に短い。また、トランジスタ１３０がオン状態のときに、該Ｌｏｆｆ領域にもゲート電極層１２０による電界がチャネル形成領域と同等にかかるため、オン状態のときの該Ｌｏｆｆ領域の抵抗を十分に下げることが可能である。よって、トランジスタ１３０のオン電流の低下を抑制することができる。
【０１８１】
また、Ｌｏｆｆ領域は、ゲート絶縁膜１１６の膜厚（１ｎｍ以上２０ｎｍ以下）によって形成されるため、精密なアライメントを行わずに、自己整合的に形成することができる。
【０１８２】
トランジスタ２６０及び容量素子１３２上には、絶縁膜１２２が単層構造または積層構造で設けられている。そして、絶縁膜１２２上にはメモリセル３９０と、隣接するメモリセルを接続するための配線層１２８が設けられている。配線層１２８は、絶縁膜１２２及びゲート絶縁膜１１６などに形成された開口を介してトランジスタ１３０のドレイン電極層１１４ｂと電気的に接続されている。但し、配線層１２８とドレイン電極層１１４ｂとを直接接続してもよい。なお、配線層１２８は、図５（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１８３】
図６（Ａ）及び図６（Ｂ）において、トランジスタ１３０のドレイン電極層１１４ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１８４】
なお、メモリセルアレイを積層構造とする場合には、配線層１２８上にさらに絶縁膜を形成し、該絶縁膜上にトランジスタ１３０と同様に、酸化物半導体を用いたトランジスタを形成すればよい。
【０１８５】
図６（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１８６】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１８７】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１８８】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１８９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１９０】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図７乃至図１０を用いて説明する。
【０１９１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１９２】
通常のＳＲＡＭは、図７（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６個のトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このため、ＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１９３】
それに対して、ＤＲＡＭはメモリセルが図７（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ、１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１９４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１９５】
図８に携帯機器のブロック図を示す。図８に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９６】
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１９７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１９８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１９９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２００】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２０１】
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２０２】
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２０３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２０４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０５】
（実施の形態５）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２０６】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。先の実施の形態に示すトランジスタを、表示部３００３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することができる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したノート型のパーソナルコンピュータとすることができる。
【０２０７】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。先の実施の形態に示すトランジスタを、表示部３０２３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯情報端末（ＰＤＡ）とすることができる。
【０２０８】
図１１（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２０９】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１１（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１１（Ｃ）では表示部２７０７）に画像を表示することができる。先の実施の形態に示すトランジスタを、表示部２７０５及び表示部２７０７に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した電子書籍２７００とすることができる。
【０２１０】
また、図１１（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０２１１】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２１２】
図１１（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロフォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カメラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。先の実施の形態に示すトランジスタを、表示部２８０３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯電話とすることができる。
【０２１３】
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
【０２１４】
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２１５】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２１６】
図１１（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。先の実施の形態に示すトランジスタを、表示部（Ａ）３０５７及び表示部（Ｂ）３０５５に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したデジタルビデオカメラとすることができる。
【０２１７】
図１１（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。先の実施の形態に示すトランジスタを、表示部９６０３に適用することができる。また、図示しないが、本体内部にある演算回路、無線回路、または記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したテレビジョン装置９６００とすることができる。
【０２１８】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２１９】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２２１】
１００ 基板
１０２ 下地絶縁膜
１０４ 酸化物半導体膜
１０６ 絶縁膜
１０８ 酸化物半導体膜
１１０ 絶縁膜
１１２ 導電膜
１１４ａ ソース電極層
１１４ｂ ドレイン電極層
１１６ ゲート絶縁膜
１１８ 導電膜
１２０ ゲート電極層
１２２ 絶縁膜
１２４ａ 配線層
１２４ｂ 配線層
１２６ 導電膜
１２８ 配線層
１３０ トランジスタ
１３２ 容量素子
２００ 基板
２０６ 素子分離絶縁膜
２０８ ゲート絶縁膜
２１０ ゲート電極層
２１６ チャネル形成領域
２２０ 不純物領域
２２４ 金属間化合物領域
２２８ 絶縁膜
２３０ 絶縁膜
２６０ トランジスタ
２９０ メモリセル
３０１ａ メモリセルアレイ
３０１ｂ メモリセルアレイ
３１０ メモリセルアレイ
３２０ 周辺回路
３９０ メモリセル
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ ボタン
２８０２ マイクロフォン
２８０３ 表示部
２８０４ スピーカー
２８０５ カメラ用レンズ
２８０６ 外部接続端子
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に設けられた酸化物半導体膜と、
前記酸化物半導体膜の一側面に接し該酸化物半導体膜よりも厚く形成されたソース電極層と、
前記酸化物半導体膜の一側面に対向する側面に接し該酸化物半導体膜よりも厚く形成されたドレイン電極層と、
前記酸化物半導体膜の上面と、前記ソース電極層及び前記ドレイン電極層の前記酸化物半導体膜側の側面に形成されたゲート絶縁膜と、
前記酸化物半導体膜上において、前記ゲート絶縁膜を介して、前記ソース電極層及び前記ドレイン電極層に埋め込まれるように形成されたゲート電極層と、を有する半導体装置。
【請求項２】
請求項１において、
前記ゲート絶縁膜の膜厚は、１ｎｍ以上２０ｎｍ以下である、半導体装置。
【請求項３】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に絶縁膜を形成し、
前記酸化物半導体膜及び前記絶縁膜上にマスクを形成し、該マスクを用いて前記酸化物半導体膜及び前記絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成し、
前記基板、前記島状の酸化物半導体膜、及び前記島状の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜に前記島状の絶縁膜が露出するように研磨処理を行うことにより、ソース電極層及びドレイン電極層を形成し、
前記島状の絶縁膜を除去し、
前記島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第２の導電膜を形成し、
前記第２の導電膜に前記ゲート絶縁膜が露出するように研磨処理を行うことにより、前記島状の酸化物半導体膜と重畳する領域にゲート電極層を形成する、半導体装置の作製方法。
【請求項４】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に絶縁膜を形成し、
前記酸化物半導体膜及び前記絶縁膜上に第１のマスクを形成し、
前記第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、
前記第２のマスクを用いて、前記酸化物半導体膜及び前記絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成し、
前記基板、前記島状の酸化物半導体膜、及び島状の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜に前記島状の絶縁膜が露出するように研磨処理を行うことにより、ソース電極層及びドレイン電極層を形成し、
前記島状の絶縁膜を除去し、
前記島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第２の導電膜を形成し、
前記第２の導電膜に前記ゲート絶縁膜が露出するように研磨処理を行うことにより、前記島状の酸化物半導体膜と重畳する領域にゲート電極層を形成する、半導体装置の作製方法。
【請求項５】
請求項３または４において、
前記研磨処理は、化学的機械研磨により行う、半導体装置の作製方法。
【請求項１】
絶縁表面を有する基板上に設けられた酸化物半導体膜と、
前記酸化物半導体膜の一側面に接し該酸化物半導体膜よりも厚く形成されたソース電極層と、
前記酸化物半導体膜の一側面に対向する側面に接し該酸化物半導体膜よりも厚く形成されたドレイン電極層と、
前記酸化物半導体膜の上面と、前記ソース電極層及び前記ドレイン電極層の前記酸化物半導体膜側の側面に形成されたゲート絶縁膜と、
前記酸化物半導体膜上において、前記ゲート絶縁膜を介して、前記ソース電極層及び前記ドレイン電極層に埋め込まれるように形成されたゲート電極層と、を有する半導体装置。
【請求項２】
請求項１において、
前記ゲート絶縁膜の膜厚は、１ｎｍ以上２０ｎｍ以下である、半導体装置。
【請求項３】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に絶縁膜を形成し、
前記酸化物半導体膜及び前記絶縁膜上にマスクを形成し、該マスクを用いて前記酸化物半導体膜及び前記絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成し、
前記基板、前記島状の酸化物半導体膜、及び前記島状の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜に前記島状の絶縁膜が露出するように研磨処理を行うことにより、ソース電極層及びドレイン電極層を形成し、
前記島状の絶縁膜を除去し、
前記島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第２の導電膜を形成し、
前記第２の導電膜に前記ゲート絶縁膜が露出するように研磨処理を行うことにより、前記島状の酸化物半導体膜と重畳する領域にゲート電極層を形成する、半導体装置の作製方法。
【請求項４】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に絶縁膜を形成し、
前記酸化物半導体膜及び前記絶縁膜上に第１のマスクを形成し、
前記第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、
前記第２のマスクを用いて、前記酸化物半導体膜及び前記絶縁膜をエッチングすることで、島状の酸化物半導体膜及び島状の絶縁膜を形成し、
前記基板、前記島状の酸化物半導体膜、及び島状の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜に前記島状の絶縁膜が露出するように研磨処理を行うことにより、ソース電極層及びドレイン電極層を形成し、
前記島状の絶縁膜を除去し、
前記島状の酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第２の導電膜を形成し、
前記第２の導電膜に前記ゲート絶縁膜が露出するように研磨処理を行うことにより、前記島状の酸化物半導体膜と重畳する領域にゲート電極層を形成する、半導体装置の作製方法。
【請求項５】
請求項３または４において、
前記研磨処理は、化学的機械研磨により行う、半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１０２１４７（Ｐ２０１３−１０２１４７Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２２５６９５（Ｐ２０１２−２２５６９５）
【出願日】平成２４年１０月１１日（２０１２．１０．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２４年１０月１１日（２０１２．１０．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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