半導体装置、及び半導体装置の作製方法
【課題】半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を提供する。またこのような半導体装置の作製方法を提供する。
【解決手段】半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこのように作製したコンタクトを用いて半導体装置を作製すればよい。
【解決手段】半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこのように作製したコンタクトを用いて半導体装置を作製すればよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。本発明は半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子を用いた電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、デバイス素子の高密度集積化に伴い、個々の素子の微細化が必要となってきている。ここで問題となる事柄のひとつに、微細化に伴うコンタクト不良が挙げられる。
【０００４】
コンタクト不良とは、配線電極と半導体装置との電気的な接続箇所（以降、コンタクトとも呼ぶ）が、接続不良を起こしたときに生じる動作不良のことである。特に、微細化技術と多層配線技術とにより、層間絶縁層に設けられた細いコンタクトホールを介して電気的接続を取る必要性が高まっている。
【０００５】
半導体装置の微細化に伴う、細く、アスペクト比の高いコンタクトホールの場合、配線電極を形成する導電膜のカバレッジ不良によるコンタクトホール内での配線電極の断線や、コンタクトホール内部に導電膜が形成されるより前に、オーバーハングによりコンタクトホール上部が導電膜で塞がれて配線電極がコンタクトホール内に形成できないといった問題がある。
【０００６】
これらの問題を解決するため、例えば特許文献１に示されているように、柱状のシリコン単結晶を用いて電気的接続をとる方法が考案されている。これは単結晶シリコン基板上に金などの低融点金属材料を用いたＶＬＳ（Ｖａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ）成長法によりシリコンの柱状単結晶を形成し、その後この柱状単結晶これに導電性を持たせるために不純物をドープし、接続電極として用いる方法である。
【０００７】
また別の技術として、特許文献２に示されているように、単結晶シリコン基板上に形成したトランジスタのソース領域、及びドレイン領域を露出させるコンタクトホールを形成した後、コンタクトホール内部に不純物を含むエピタキシャルシリコン層を形成し、これを接続電極として用いる方法が考案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６１−２４８４７１号公報
【特許文献２】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記に代表される微細コンタクトの形成技術では、以下のような問題がある。トランジスタなどの半導体装置と配線電極との接続電極を形成する場合、接続電極として用いる柱状のシリコン層は半導体層上に形成（成膜）され、またその際に半導体層が成膜雰囲気に曝される。しかし、このような環境で柱状のシリコン層を形成すると、半導体装置の電気的特性に悪影響を及ぼす場合がある。
【００１０】
例えば、同一基板上にシリコンを半導体層に用いるｎチャネル型トランジスタとｐチャネル型トランジスタを形成することは、従来のＣＭＯＳ技術によって半導体回路を形成する上で重要である。柱状のシリコン層はこれらトランジスタのソース領域及びドレイン領域上に形成される。具体的には、ｎチャネル型トランジスタではｎ型シリコン層上に、ｐチャネル型トランジスタではｐ型シリコン層上に柱状のシリコン層が形成される。特許文献２によれば接続電極に用いる柱状のシリコン層を形成する際に、同時にリンを含むガスを添加することにより柱状のシリコン層をｎ型シリコンとしているが、この場合ｐチャネル型トランジスタでは接続電極とソース領域、又はドレイン領域との界面で、いわゆるｐｎ接合が形成され、この電気的障壁によりコンタクト抵抗が高くなる問題がある。また、特許文献１によれば、この問題を回避するのにｎチャネル型トランジスタとｐチャネル型トランジスタとで柱状のシリコン層へのドープを２度に分けて行う必要が生じるが、その際、高いアスペクト比をもつ柱状のシリコン層を覆うドープマスクを形成することは困難であり、また作製工程が煩雑になる。
【００１１】
また、金属酸化物半導体を半導体層としたトランジスタなどの半導体装置においては、柱状のシリコン層を形成する成膜ガス、例えばシランガス中に含まれる水素はトランジスタ特性に影響を及ぼす。酸化物半導体中の水素はバンドギャップ中のドナー準位を形成しやすいため、成膜ガス中に含まれる水素が酸化物半導体中に拡散すると、トランジスタのスイッチング特性などの電気的特性に悪影響を及ぼす。
【００１２】
本発明は、この様な技術的背景を鑑みてなされたものである。したがって本発明は、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良の発生が抑制された、電気的特性の良好な半導体装置と、その作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様では、半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、下部電極上に導電性のシリコンウィスカーを形成し、これをコンタクトにおける接続電極として用いる。
【００１４】
すなわち、半導体層の上面にこれと電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこの様に作製したコンタクトを用いて半導体装置を作製すればよい。
【００１５】
接続電極となるシリコンウィスカーは下部電極から成長させることが可能である。従って微細化技術に伴う、細く、アスペクト比の高いコンタクトホールであっても、上下の電極が断線することなく確実に電気的に接続することができる。
【００１６】
また、半導体層のコンタクトホールと重なる部分は、金属、又は金属化合物からなる下部電極に覆われており半導体層は露出しない。この下部電極はシリコンウィスカー形成時の半導体層に対する保護膜としての機能を有するため、シリコンウィスカーの形成時において、成膜ガス、及び成膜ガスに含まれる不純物の半導体層中への浸入、及び拡散が抑制される。
【００１７】
さらに、接続電極となるシリコンウィスカーに導電性を持たせるために、不純物を拡散させてｎ型シリコン、又はｐ型シリコンとする。シリコンウィスカーは下部電極である金属、又は金属化合物と接するため、これらの接合はほぼオーミック接合となり、その電気的障壁は極めて小さくなる。さらに、単純にシリコンウィスカーを低抵抗化すればよいため拡散させる不純物の種類は限定されず、このため単一のドーピング工程で形成できる。
【００１８】
また、接続電極となるシリコンウィスカーと上部電極との間に、シリコンウィスカーに含まれるシリコンと上部電極に含まれる材料との反応によってシリサイド層が形成されていてもよい。シリサイド層が形成されることにより、接続電極と上部電極との接触抵抗を小さくすることができる。
【００１９】
すなわち、本発明の一態様は、半導体層と、半導体層の上面と電気的に接続する下部電極と、下部電極上にコンタクトホールを備え且つ半導体層を覆う絶縁層と、導電性シリコンウィスカーを含み、且つコンタクトホールにおいて下部電極と接する接続電極と、絶縁層上に、接続電極と電気的に接続する上部電極と、を有する半導体装置である。
【００２０】
このような半導体装置は、デバイスの微細化に伴う、細く、アスペクト比の高いコンタクトホールであっても、上下の電極を断線することなく確実に電気的に接続することができる。
【００２１】
また本発明の一態様は、上記下部電極が、金属、又は半導体層を構成する半導体と金属とを含む金属化合物を有する半導体装置である。
【００２２】
下部電極を金属、又は金属化合物とすることにより、接続電極である導電性シリコンウィスカーと下部電極との接触抵抗を小さくできるため、コンタクト抵抗の小さい半導体装置とすることができる。
【００２３】
また本発明の一態様は、上記導電性シリコンウィスカーと上記上部電極との間に、シリサイド層を有する半導体装置である。
【００２４】
シリコンウィスカーと上部電極との間にシリサイド層が形成されていることにより、シリコンウィスカーと上部電極との接触抵抗を小さくできるため、コンタクト抵抗の小さい半導体装置とすることができる。
【００２５】
また本発明の一態様は、上記半導体装置において、上記接続電極は、二以上の導電性シリコンウィスカーを含む。
【００２６】
複数のシリコンウィスカーからなるシリコンウィスカー群で接続電極を構成することにより、断線の危険性がより低くなり、コンタクト不良を低減できる。
【００２７】
また、本発明の一態様は、半導体層の上面と電気的に接続する下部電極を形成し、半導体層と下部電極とを覆う絶縁層を形成し、絶縁層に、下部電極と重なるコンタクトホールを形成する。またコンタクトホールにおいて、下部電極と接し且つ導電性シリコンウィスカーを含む接続電極を形成し、絶縁層上に、接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法である。
【００２８】
また、本発明の一態様は、半導体層の上面と接する金属膜を形成し、半導体層を構成する材料と金属膜を構成する材料とを含み且つ半導体層の上面に接する金属化合物層を形成した後、金属膜を除去し、続いて半導体層と金属化合物層とを覆う絶縁層を形成し、絶縁層に、金属化合物層と重なるコンタクトホールを形成し、さらにコンタクトホールにおいて、金属化合物層と接し且つ導電性シリコンウィスカーを含む接続電極を形成し、絶縁層上に、接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法である。
【００２９】
このような方法で半導体装置を作製することにより、シリコンウィスカー形成時における、成膜ガス、及び成膜ガスに含まれる不純物の半導体層への浸入、及び拡散が抑制され、電気的特性の良好な半導体装置が作製できる。
【００３０】
なお、本明細書等において、コンタクトとは配線電極と半導体装置との電気的な接続箇所のことを言う。またこれは、半導体装置の有する電極と、配線電極とをコンタクトホール内部に設けられた接続電極を介して電気的に接続する接続箇所をも含むこととする。
【００３１】
また、本明細書等において、シリコンウィスカーとは突起（髭）状の結晶性シリコンであり、複数のシリコンウィスカーにおいて、各々の突起の伸長方向（すなわち、軸の方向）は、不揃いであってもよい。本明細書等においてシリコンウィスカーとの表記には、シリコンウィスカー群（複数のシリコンウィスカー）を含むことがある。また、本明細書等において、結晶性を有するとは、アモルファスではないことを指し、単結晶、多結晶、微結晶又は準結晶であることを含む。
【発明の効果】
【００３２】
本発明によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置と、その作製方法を提供できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一態様の、トランジスタを説明する図。
【図２】本発明の一態様の、トランジスタの作製方法を説明する図。
【図３】本発明の一態様の、コンタクトを説明する図。
【図４】本発明の一態様の、トランジスタを説明する図。
【図５】本発明の一態様の、トランジスタの作製方法を説明する図。
【発明を実施するための形態】
【００３４】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構成とその作製方法について図１乃至図３を用いて説明する。
【００３７】
《トランジスタの構成例》
図１に、本実施の形態で例示するトランジスタ１０１の断面概略図を示す。
【００３８】
トランジスタ１０１は半導体材料（例えばシリコンなど）を含む基板１００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられたソース領域１０９ａ、及びドレイン領域１０９ｂと、チャネル形成領域上に接して設けられたゲート絶縁層１０３と、ゲート絶縁層１０３に接し、チャネル形成領域と重畳するゲート電極層１０５と、を有する。ゲート電極層１０５の側面にはサイドウォール１０７が設けられ、ソース領域１０９ａ、及びドレイン領域１０９ｂ上にはそれぞれ金属化合物層１１１が設けられている。また、金属化合物層１１１、ゲート絶縁層１０３、サイドウォール１０７、及びゲート電極層１０５を覆う層間絶縁層１１３が設けられており、層間絶縁層１１３は金属化合物層１１１に達するコンタクトホール１１７を有する。コンタクトホール１１７の内部には金属化合物層１１１に接するシリコンウィスカー１１５が設けられ、シリコンウィスカー１１５の上部はそれぞれ層間絶縁層１１３上に設けられたソース配線層１１９ａ、及びドレイン配線層１１９ｂと接している。
【００３９】
なお、トランジスタ１０１は、ｎチャネル型のトランジスタとしても良いし、ｐチャネル型のトランジスタとしても良い。
【００４０】
また、図１に示すように、基板１００には、図示されていない隣接する半導体素子とトランジスタ１０１とを分離する素子分離層１２１が埋め込まれている。
【００４１】
シリコンウィスカー１１５は接続電極としての機能を有し、導電性を持たせるため不純物が拡散されている。また、その下部は金属化合物層１１１を介してそれぞれソース領域１０９ａ及びドレイン領域１０９ｂと電気的に接続される。一方その上部はそれぞれソース配線層１１９ａ、及びドレイン配線層１１９ｂと接し、電気的に接続されている。したがって、トランジスタ１０１のソース領域１０９ａ、及びドレイン領域１０９ｂは、金属化合物層１１１及びシリコンウィスカー１１５を介してそれぞれソース配線層１１９ａ、又はドレイン配線層１１９ｂと電気的に接続される。
【００４２】
金属化合物層１１１は、不純物が拡散されたソース領域１０９ａ、及びドレイン領域１０９ｂの一部から成り、ソース領域１０９ａ及びドレイン領域１０９ｂを構成する半導体と金属とが反応して低抵抗化された金属化合物で構成される。従って、金属化合物層１１１と接するシリコンウィスカー１１５の有する導電性がｎ型、又はｐ型のどちらであるかによらず、これらの接合はほぼオーミック接合となり電気的障壁が極めて小さい。さらに、ソース領域１０９ａ、及びドレイン領域１０９ｂの有する導電性がｎ型、又はｐ型のどちらであっても、シリコンウィスカー１１５の導電型は問われず、同一の導電型を有するシリコンウィスカー１１５を接続電極として用いることができる。
【００４３】
なお、シリコンウィスカー１１５の上端と、ソース配線層１１９ａ、又はドレイン配線層１１９ｂとの界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー１１５と、ソース配線層１１９ａ、又はドレイン配線層１１９ｂとの接触抵抗が低減されるため、好ましい。
【００４４】
《作製工程例》
次に、本発明の一態様であるトランジスタの作製方法の一例について説明する。以下ではトランジスタ１０１の作製方法について図２、及び図３を用いて説明する。
【００４５】
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【００４６】
次に、基板１００上に素子分離層１２１を形成する。
【００４７】
基板１００上に素子分離層１２１を形成するためのマスクとなる保護層を形成する。例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁膜を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を基板１００に添加しても良い。基板１００に含まれる半導体材料がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えばリンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【００４８】
次に上記の保護層をマスクとして、保護層に覆われていない領域（露出している領域）の基板１００の一部をエッチングにより除去する。これにより分離された半導体領域が形成される。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については、被エッチング材料に応じて適宜選択することができる。
【００４９】
次に、基板１００全体を覆うように絶縁層を形成し、上記半導体領域に重畳する領域の当該絶縁層を選択的に除去することにより、素子分離層１２１を形成する。当該絶縁層は酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域の形成後、または、素子分離層１２１の形成後には、上記保護層を除去する。
【００５０】
次に、基板１００上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５１】
上記絶縁層は、後のゲート絶縁層１０３となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱処理（熱酸化処理や熱窒化処理など）によって、基板１００の表面を酸化、窒化することにより上記絶縁層を形成しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば１ｎｍ以上１００ｎｍ以下とすることができる。
【００５２】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など、各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００５３】
その後、導電材料を含む層を選択的にエッチングして、ゲート電極層１０５を形成する。
【００５４】
次に、サイドウォール１０７を形成する。サイドウォール１０７は、ゲート電極層１０５を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。
【００５５】
なお、サイドウォール１０７を形成する際のエッチング処理により、ゲート絶縁層１０３となる絶縁層の、ゲート電極層１０５、及びサイドウォール１０７に覆われていない部分も同時にエッチングされ、ゲート絶縁層１０３も形成される。
【００５６】
サイドウォール１０７を設けることにより、後述の不純物を添加する工程において、不純物元素が異なる濃度で添加された不純物領域を形成することができる。こうすることで短チャネル効果などの影響を抑制することができ、好ましい。なお、高集積化が要求される場合には、サイドウォールを有しない構成とすることにより、トランジスタサイズを縮小することができる。
【００５７】
次に、ゲート電極層１０５、及びサイドウォール１０７をマスクとして用い、リンや砒素などの不純物を添加して、ソース領域１０９ａ、及びドレイン領域１０９ｂを形成する。なお、ここではｐチャネル型のトランジスタを形成するためにホウ素やアルミニウムなどの不純物元素を添加しているが、ｎチャネル型のトランジスタを形成する場合には、リンや砒素などの不純物元素を添加すればよい。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。この加熱処理は後述するシリコンウィスカー１１５の形成工程と兼ねることもできる。
【００５８】
この段階における断面概略図を図２（Ａ）に示す。
【００５９】
次に、金属化合物層１１１を形成する。
【００６０】
まず、ゲート電極層１０５、サイドウォール１０７、並びにソース領域１０９ａ、及びドレイン領域１０９ｂを覆う金属層１２３を形成する。金属層１２３は、真空蒸着法やＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２３には、基板１００を構成する半導体材料と反応して低抵抗な金属化合物を生成できる金属材料を用いる。さらに、当該金属化合物が後に形成するシリコンウィスカーを形成可能な材料を選択する。つまり、シリコンウィスカーの成長を促進する触媒として機能する金属元素を含む材料を選択することができる。例えば、シリサイドを形成する金属元素を好ましく用いることができる。例えば、チタン、ニッケル、コバルト、鉄等がある。
【００６１】
次に、熱処理を施して、金属層１２３と半導体材料を反応させる。これにより、ソース領域１０９ａ、及びドレイン領域１０９ｂに接する金属化合物層１１１が形成される。なお、ゲート電極層１０５として多結晶シリコンなどを用いた場合は、ゲート電極層１０５の金属層１２３と接触する部分にも、金属化合物領域が形成されることとなる。
【００６２】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物層１１１は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。金属化合物層１１１を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。この段階の断面概略図を図２（Ｂ）に示す。
【００６３】
金属化合物層１１１を形成した後、金属層１２３を除去する。
【００６４】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１１３を形成する。層間絶縁層１１３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の無機絶縁材料を含む膜の単層構造または積層構造とすることができる。また、後の工程の熱処理に耐えうるのであれば、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することもできる。層間絶縁層１１３となる絶縁膜を形成後、その表面をＣＭＰやエッチング処理などによって平坦化することが好ましい。平坦化することにより、後に形成するソース配線層１１９ａ及びドレイン配線層１１９ｂなどの配線層の段切れなどの不具合を防ぐことができるため好ましい。なお、当該平坦化処理は必要でなければ工程を簡略化できるため行わなくても良い。
【００６５】
続いて、層間絶縁層１１３に一対の金属化合物層１１１にまで達するコンタクトホール１１７を形成する。コンタクトホール１１７を形成する際の層間絶縁層１１３のエッチングには、金属化合物層１１１に対する層間絶縁層１１３のエッチングの選択比が高い方法を用いることができる。半導体素子が高度に微細化される場合には、エッチングによるコンタクトホールの広がりを抑制するため、異方性のドライエッチングを用いることが好ましい。
【００６６】
次に、コンタクトホール１１７内にシリコンウィスカー１１５を形成する。
【００６７】
シリコンウィスカー１１５は、金属化合物層１１１上に、熱ＣＶＤ法、好ましくはＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成できる。ＬＰＣＶＤ法を用いることで、シリコンウィスカー１１５を金属化合物層１１１から選択的に成長させることができる。なお、シリコンウィスカー１１５には、不純物として、ＬＰＣＶＤ装置のチャンバーに起因する酸素などが含まれている場合がある。
【００６８】
本実施の形態では、ＬＰＣＶＤ法によりシリコンウィスカー１１５を形成する。ＬＰＣＶＤ法は、５５０℃より高い温度で且つ装置、または上述の工程により形成された各構成が耐えうる温度以下、好ましくは５８０℃以上６５０℃未満の加熱をしつつ、原料としてシリコンを含む堆積性ガスを用いる。シリコンを含む堆積性ガスとしては、水素化シリコン、フッ化シリコン、または塩化シリコンなどがあり、代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＣｌ４、Ｓｉ２Ｃｌ６などがある。なお、原料ガスに、ヘリウム、ネオン、アルゴン、キセノン等の希ガス、及び窒素、水素などの一以上を混合させても良い。
【００６９】
さらに、シリコンウィスカー１１５に導電性を持たせるため、シリコンウィスカーの形成中に一導電型を付与する不純物元素を添加する。一導電型を付与する不純物元素のうち、ＬＰＣＶＤ法に用いるのに適しているものとして、例えばｎ型の導電性を付与するにはリンや砒素などが挙げられ、他方ｐ型の導電性を付与するにはホウ素などが挙げられる。
【００７０】
シリコンウィスカー１１５の導電型はｎ型でもｐ型でもどちらでもよく、十分に低抵抗化していればよい。上述のようにシリコンウィスカーと接する金属化合物層１１１は低抵抗化された金属化合物を含んでいる。従ってシリコンウィスカーの導電型によらず、これらの接合はほぼオーミック接合となるため電気的障壁が極めて小さくなる。従って、金属化合物層１１１とシリコンウィスカー１１５との接触抵抗は小さく、またシリコンウィスカー自体も低抵抗化されているため、低抵抗なコンタクトを実現できる。
【００７１】
本実施の形態では、一導電型を付与する不純物元素としてリンを用い、シリコンウィスカー１１５をｎ型の導電性シリコンとした。
【００７２】
また、シリコンウィスカー１１５をＬＰＣＶＤ法などの加熱工程を含む方法で形成するため、上述のソース領域１０９ａ及びドレイン領域１０９ｂに添加した不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善のための加熱処理を同時に行うことができる。
【００７３】
また、シリコンウィスカー１１５は結晶性を有している。またその成長方向とシリコンウィスカー１１５を構成する結晶の結晶方位の少なくともひとつが略一致していてもよい。このようなシリコンウィスカー１１５とすることで、例えばアモルファスシリコンや、結晶方位に規則性のない一般的な多結晶シリコン又は微結晶シリコンなどと比べて電気伝導性に優れている。従って、このような結晶性を有するシリコンウィスカー１１５を用いてコンタクトを形成することにより、コンタクト抵抗の小さい良好なコンタクトを形成することができる。
【００７４】
また、シリコンウィスカー１１５は結晶性の突起であれば、その形状は特に限定されない。例えば、円柱状、角柱状などの柱状、円錐状、角錐状などの針状でもよい。また、シリコンウィスカーの頂部は、湾曲した形状を有していても良い。また、シリコンウィスカーの直径は５０ｎｍ以上コンタクトホールの径以下、好ましくは１００ｎｍ以上３μｍ以下とする。
【００７５】
また、シリコンウィスカー１１５とコンタクトホール１１７の壁面との間には隙間があってもよいし、シリコンウィスカー１１５によってコンタクトホール１１７が完全に埋まっていてもよい。隙間がある場合は、後に形成する上部電極との接触面積が大きくなるため、これらの接触抵抗を低くすることができる。また、隙間がなく完全に埋まっている場合は機械的強度が高くなるため、外力などが加わっても接触不良を起こしにくい。
【００７６】
また、ひとつのコンタクトホールに複数のシリコンウィスカーからなるシリコンウィスカー群が形成されてもよい。その際、シリコンウィスカー同士が接していてもよいし、間隔があってもよい。また二以上のシリコンウィスカーが束状になっていてもよい。シリコンウィスカー群を接続電極として用いることにより、例えばひとつのシリコンウィスカーが断線したとしても、他のシリコンウィスカーにより電気的接続が保たれるため、断線の危険性がより低くなり、コンタクト不良を低減できる。
【００７７】
ＬＰＣＶＤ法を用いてコンタクトホール１１７内にシリコンウィスカー１１５を形成する際、層間絶縁層１１３上にはシリコンウィスカーは形成されない。しかし、層間絶縁層１１３上にはアモルファスシリコン、ポリシリコン、微結晶シリコンなどの薄いシリコン薄膜が成膜される場合がある。
【００７８】
層間絶縁層１１３上に成膜された不要なシリコン薄膜をエッチングにより除去する。その際、シリコンウィスカー１１５と、層間絶縁層１１３上に形成されたシリコン薄膜との結晶性の違いに由来するエッチング速度の差を利用して、シリコンウィスカー１１５に対するシリコン薄膜のエッチングの選択比を大きくとれる条件でシリコン薄膜のみを除去すればよい。なお、層間絶縁層１１３上に該シリコン薄膜が形成されなかった場合は、この工程を省略することができる。
【００７９】
この段階での断面概略図を図２（Ｃ）に示す。
【００８０】
次に、ソース配線層１１９ａ、及びドレイン配線層１１９ｂを形成する。
【００８１】
まず、導電膜を形成する。導電膜はアルミニウムや銅、チタン、タンタル、タングステン等の金属材料からなる膜の単層、又は積層を用いることができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など、各種成膜方法を用いることができる。その後、導電膜を選択的にエッチングし、ソース配線層１１９ａ、及びドレイン配線層１１９ｂを形成する。
【００８２】
なお、導電膜の形成以降、この導電膜に用いる金属とシリコンウィスカー１１５とで反応が起こり、シリコンウィスカー１１５と導電膜との界面にシリサイドが形成される場合がある。シリサイドが形成されると、シリコンウィスカー１１５と導電膜との接触抵抗が低減されるため好ましい。
【００８３】
以上の工程により、トランジスタ１０１が形成される。この段階での断面概略図を図２（Ｄ）に示す。
【００８４】
なお、シリコンウィスカー１１５の形成条件により、コンタクトホール１１７内部のシリコンウィスカー１１５は様々な形状を取り得る。図３にそのシリコンウィスカー１１５の形状について例示する。図３（Ａ１）、図３（Ｂ１）、図３（Ｃ１）、及び図３（Ｄ１）はコンタクトホール１１７の近傍を抜き出して描いた断面概略図であり、図３（Ａ２）、図３（Ｂ２）、図３（Ｃ２）、及び図３（Ｄ２）はそれぞれ、図３（Ａ１）、図３（Ｂ１）、図３（Ｃ１）、及び図３（Ｄ１）中の破線で示す箇所で切断した際の上面概略図である。図３（Ａ１）及び図３（Ａ２）に示すシリコンウィスカー１１５は一本の円柱状であり、コンタクトホール１１７の壁面との間に隙間が生じている。隙間が生じることにより、上部電極はシリコンウィスカー１１５の側面とも接触することができ、その結果接触面積が大きくなり、これらの接触抵抗を低くすることができる。図３（Ｂ１）及び図３（Ｂ２）ではシリコンウィスカー１１５によってコンタクトホール１１７内部が隙間なく埋まっている。従って、機械的強度が高まり、外力などが加わっても接触不良を起こしにくい。また、図３（Ｃ１）及び図３（Ｃ２）のように細い円柱状のシリコンウィスカー１１５がまばらに配置されていてもよい。このような構成では、より上部電極との接触面積を大きくすることができる。また、図３（Ｄ１）及び図３（Ｄ２）に示すシリコンウィスカー１１５は、角柱状であり、複数のシリコンウィスカー１１５同士が接し、シリコンウィスカー群をなしている。複数のシリコンウィスカーが接することにより、機械的強度を高めることができる。シリコンウィスカー１１５の形状はここに示す形状に限られるものではなく、上述のように結晶状の突起であれば様々な形状を取り得ることは言うまでもない。
【００８５】
このように作製したトランジスタは、高集積化に伴う細く、アスペクト比の高いコンタクトホールに対しても、接続電極の断線などの影響がなく、良好なコンタクトを得ることができる。さらに、コンタクトホール内のシリコンウィスカーの形成時における、成膜ガス起因の不具合を受けることなく、電気的特性の良好なトランジスタを形成することができる。
【００８６】
なお、高集積化に伴い多層配線を用いる場合、通常ではそれぞれの層の形成段階で接続配線を形成する必要があるが、上記のようなシリコンウィスカーを接続配線としたコンタクトの形成方法を用いることにより、二層目より上層の配線層と直接電気的に接続することが可能である。例えば二層目より上層の層間絶縁層を形成した後に、トランジスタのソース領域、又はドレイン領域上に形成された金属化合物層に到達するコンタクトホールを形成し、上述のような方法により導電性シリコンウィスカーと、配線層とを形成すればよい。
【００８７】
なお、本実施の形態ではトランジスタの構成、及び作製方法を一例に挙げて説明したが、コンタクトホール底部の金属化合物からなる下部電極と接する、導電性シリコンウィスカーを接続電極としたコンタクトの形成方法は、ダイオード素子、容量素子、抵抗素子など、層間絶縁層を介した、配線の接続部を有する半導体装置であれば適用することが可能である。これらの半導体装置に適用した場合でも同様に、デバイスの高集積化に伴う細く、アスペクト比の高いコンタクトホールにおける接続電極の断線などの影響がなく、信頼性の高いコンタクトを有する半導体装置とすることができる。
【００８８】
本実施の形態で例示した半導体装置の構成、および半導体装置の作製方法によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を実現できる。
【００８９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００９０】
（実施の形態２）
本実施の形態では、本発明の一態様の、実施の形態１で示したものとは異なるトランジスタの構成とその作製方法について図４及び図５を用いて説明する。
【００９１】
《トランジスタの構成例》
図４（Ａ）に、本実施の形態で例示するトランジスタ２０１の断面概略図を示す。トランジスタ２０１は、酸化物半導体を半導体層とする、トップゲート構造のトランジスタのひとつである。
【００９２】
トランジスタ２０１は、基板２００上に下地層２２１と、チャネル形成領域を有する酸化物半導体層２０２と、酸化物半導体層２０２と接し、チャネル形成領域を挟むように設けられたソース電極層２１１ａ、及びドレイン電極層２１１ｂと、チャネル形成領域と接して設けられたゲート絶縁層２０３と、ゲート絶縁層２０３と接し、チャネル形成領域、並びにソース電極層２１１ａ及びドレイン電極層２１１ｂの向かい合う端部と重畳するゲート電極層２０５と、を有する。また上記構成の全てを覆う層間絶縁層２１３を有し、層間絶縁層２１３にはソース電極層２１１ａ、及びドレイン電極層２１１ｂに達するコンタクトホール２１７を有する。コンタクトホール２１７内部にはソース電極層２１１ａ又はドレイン電極層２１１ｂと接するシリコンウィスカー２１５が設けられ、シリコンウィスカー２１５の上部は、それぞれ層間絶縁層２１３上に設けられたソース配線層２１９ａ、又はドレイン配線層２１９ｂと接している。
【００９３】
シリコンウィスカー２１５は実施の形態１で示したものと同様、不純物が拡散され、導電性シリコンから成る。従って、ソース電極層２１１ａ又はドレイン電極層２１１ｂ（以下、まとめて下部電極とも呼ぶ）と、ソース配線層２１９ａ、又はドレイン配線層２１９ｂ（以下、まとめて上部電極とも呼ぶ）とを電気的に接続する。さらに、シリコンウィスカー２１５と下部電極、及び上部電極との接合はほぼオーミック接合となり、電気的障壁が極めて小さい。そのため、コンタクト抵抗の小さい良好なコンタクトが形成される。
【００９４】
酸化物半導体層２０２のコンタクトホール２１７の底部と重畳する領域は、ソース電極層２１１ａ、又はドレイン電極層２１１ｂで覆われている。従って、ソース電極層２１１ａ、及びドレイン電極層２１１ｂは、後述するシリコンウィスカー２１５の形成時における、成膜ガス等が酸化物半導体層２０２に直接触れることによる影響を防ぐことができる。
【００９５】
なお、シリコンウィスカー２１５と、上部電極、及び下部電極との界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー２１５と、上部電極、及び下部電極との接触抵抗が低減されるため、好ましい。
【００９６】
《作成工程例》
次に、本発明の一態様であるトランジスタの作製方法の一例について説明する。以下では、トランジスタ２０１の作製方法について図５を用いて説明する。
【００９７】
まず、基板２００上に、下地層２２１を形成する。
【００９８】
基板２００は材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを、基板２００として用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２００として用いてもよい。
【００９９】
また、基板２００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作りこんでもよいし、他の基板にトランジスタを形成した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層を形成するとよい。
【０１００】
下地層２２１は絶縁性を有する窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜などを用いることができる。また、下地層２２１は１３族元素及び酸素を含む材料を用いて形成することもできる。１３族元素及び酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムアルミニウムのいずれか一又は複数を含む材料などがある。下地層２２１は、上述の材料を用いて単層構造、又は積層構造で形成することができる。また、下地層２２１は後に形成する酸化物半導体膜とは異なる材料を含む絶縁膜と、酸化物半導体膜と同種の成分でなる絶縁材料でなる絶縁膜との積層構造とすることがより好ましい。例えば、酸化ガリウム膜と酸化シリコン膜の積層構造や、酸化ガリウム膜と窒化シリコン膜との積層構造などを適用することができる。
【０１０１】
下地層２２１は後に形成される酸化物半導体層２０２と接するため、水素、水などの不純物を混入させない方法を用いて形成することが好ましい。下地層２２１に水素、水などの不純物が含まれると、後に成膜される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物により酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体層２０２のバックチャネルが低抵抗化し、寄生チャネルが形成されるおそれがある。例えば、水素、水などの不純物が除去された高純度ガスを用いた、スパッタリング法によって形成するのが好ましい。
【０１０２】
次に、下地層２２１上に酸化物半導体層２０２、並びにソース電極層２１１ａ、及びドレイン電極層２１１ｂを形成する。
【０１０３】
酸化物半導体層２０２に用いる材料としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物層、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１０４】
また、酸化物半導体層２０２は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎまたはＧａ及びＣｏなどを用いることができる。
【０１０５】
また、酸化物半導体層２０２に用いる酸化物半導体膜は、スパッタリング法で成膜することができる。また希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下において成膜することができる。その際のガスは、水素、水、水酸基を有する化合物、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１０６】
なお、酸化物半導体膜を成膜後、第１の加熱処理を行ってもよい。この第１の加熱処理によって酸化物半導体膜中の過剰な水（水酸基を含む）や水素などを除去することができる。第１の加熱処理の温度は３５０℃以上基板の歪み点未満、好ましくは４００℃以上基板の歪み点未満とすることができる。また、第１の加熱処理は窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とし、水、水素などの不純物が除去された高純度なガスの雰囲気下で行うことが望ましい。
【０１０７】
続いてソース電極層２１１ａ及びドレイン電極層２１１ｂに用いる金属膜を成膜する。金属膜は、後に形成するシリコンウィスカーを形成可能な材料を選択する。このような材料としては、例えばチタン、ニッケル、コバルト、鉄等がある。また、金属膜はできるだけ水素、水などの不純物が除去された高純度ガスを用いたスパッタリング法で成膜することが好ましい。
【０１０８】
酸化物半導体膜、及び金属膜を形成した後、これらを選択的にエッチングすることにより、島状の酸化物半導体層２０２、並びにソース電極層２１１ａ、及びドレイン電極層２１１ｂを形成する。
【０１０９】
なお、金属膜のエッチングの際に酸化物半導体層２０２がエッチングされ、分断することのないようにエッチング条件を最適化することが望まれる。しかしながら、金属膜のみをエッチングし、酸化物半導体層２０２をまったくエッチングしないという条件を得ることは難しく、金属膜のエッチングの際に酸化物半導体層２０２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層２０２となることもある。
【０１１０】
なお、酸化物半導体層２０２と、ソース電極層２１１ａ、及びドレイン電極層２１１ｂとの間に、導電性の層を有していてもよい。例えば酸化物半導体層との接触抵抗の低い材料を間に形成することにより、コンタクト抵抗を低減することができる。
【０１１１】
この段階の断面概略図を図５（Ａ）に示す。
【０１１２】
次に、ゲート絶縁層２０３を形成する。
【０１１３】
ゲート絶縁層２０３は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜等の単層、または積層構造とすることができる。酸化物半導体層２０２と接する層は酸化物絶縁層とすることが好ましい。ゲート絶縁層２０３の成膜方法としては、プラズマＣＶＤ法やスパッタリング法等を用いることができるが、層中に水素が多量に含まれないようにするためには、スパッタリング法で成膜することが好ましい。
【０１１４】
続いて、ゲート電極層２０５を形成する。
【０１１５】
ゲート電極層２０５を形成する導電膜の材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。導電膜の成膜方法としては、スパッタリング法を用いることができる。
【０１１６】
上記導電膜を成膜後、選択的にエッチングすることによりゲート電極層２０５を形成する。
【０１１７】
次に、上述の工程により形成された各構成を覆う層間絶縁層２１３を形成する。層間絶縁層２１３は実施の形態１で示したような材料、方法で適宜形成することができる。層間絶縁層２１３となる絶縁膜を成膜後、その表面をＣＭＰやエッチング処理により平坦化することが好ましい。
【０１１８】
続いて、層間絶縁層２１３にソース電極層２１１ａ、及びドレイン電極層２１１ｂにまで達するコンタクトホール２１７を形成する。コンタクトホール２１７を形成する際の層間絶縁層２１３、及びゲート絶縁層２０３のエッチングには、ソース電極層２１１ａ、及びドレイン電極層２１１ｂに用いた金属膜に対して、層間絶縁層２１３及びゲート絶縁層２０３のエッチングの選択比が高い方法を用いることができる。また、半導体素子が高度に微細化される場合には、エッチングによるコンタクトホールの広がりを抑制するため、異方性のドライエッチングを用いることが好ましい。また、ゲート絶縁層２０３に対する層間絶縁層２１３とのエッチングの選択比の高い方法を用いて、まず層間絶縁層２１３をゲート絶縁層２０３が露出するまでエッチングし、その後ゲート絶縁層２０３をエッチングしてもよい。こうすることで、金属膜に対する層間絶縁層２１３及びゲート絶縁層２０３のエッチングの選択比が高くない場合でもソース電極層２１１ａ、及びドレイン電極層２１１ｂがエッチングされて消失することを抑制することができる。このような方法を適宜用いて、層間絶縁層２１３とゲート絶縁層２０３を選択的にエッチングすることにより、コンタクトホール２１７が形成される。
【０１１９】
この段階の断面概略図を図５（Ｂ）に示す。
【０１２０】
次に、コンタクトホール２１７内にシリコンウィスカー２１５を形成する。
【０１２１】
シリコンウィスカー２１５は、実施の形態１で示したように、熱ＣＶＤ法、好ましくはＬＰＣＶＤ法を用いて形成する。酸化物半導体層２０２のコンタクトホール２１７と重畳する領域は、ソース電極層２１１ａ、又はドレイン電極層２１１ｂで覆われており、成膜ガスが直接酸化物半導体層に触れることなく、シリコンウィスカー２１５を形成することができる。従って、ＬＰＣＶＤ法に用いる成膜ガスに水素を含む場合であっても、酸化物半導体層への水素などの不純物の浸入を防ぐことができる。また、酸化物半導体層への成膜ガス、又は成膜ガスに含まれる不純物の影響を考慮することなく、シリコンウィスカー２１５の成膜に最適な成膜ガスを選択することができる。
【０１２２】
シリコンウィスカー２１５の形成中、一導電性を付与する不純物元素を添加することにより、シリコンウィスカー２１５は導電性に導電性を持たせることができる。シリコンウィスカーの導電型はｎ型でもｐ型でもどちらでもよい。シリコンウィスカーを十分に低抵抗化することにより、上部電極、及び下部電極との接触抵抗を低減することができ、低抵抗なコンタクトを実現できる。
【０１２３】
このようにして形成されたシリコンウィスカー２１５は、実施の形態１で示したように、結晶性を有する。またその成長方向とシリコンウィスカーを構成する結晶の結晶方位の少なくともひとつが略一致していてもよい。このような結晶性を有することで、より電気伝導性に優れたシリコンウィスカーとすることができ、コンタクト抵抗の小さい良好なコンタクトを形成することができる。
【０１２４】
また、シリコンウィスカー２１５は、成膜方法、条件の違いによって実施の形態１で示したような、様々な形状を取ることができる。
【０１２５】
続いて、シリコンウィスカー２１５の形成中に層間絶縁層２１３上に形成された不要なシリコン薄膜を実施の形態１で示したような方法でエッチングにより除去する。なお、層間絶縁層２１３上に該シリコン薄膜が形成されなかった場合は、この工程を省略することができる。
【０１２６】
以上の工程により、コンタクトホール２１７内部にシリコンウィスカー２１５が形成される。なお、この段階の断面概略図を図５（Ｃ）に示す。
【０１２７】
続いて、ソース配線層２１９ａ、及びドレイン配線層２１９ｂを形成する。
【０１２８】
ソース配線層２１９ａ、及びドレイン配線層２１９ｂに用いる導電膜は、実施の形態１で示したような材料、方法により適宜成膜することができる。その後、導電膜を選択的にエッチングすることにより、ソース配線層２１９ａ、及びドレイン配線層２１９ｂが形成される。
【０１２９】
なお、シリコンウィスカー２１５と、上部電極、及び下部電極との界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー２１５と、上部電極、及び下部電極との接触抵抗が低減されるため、好ましい。
【０１３０】
ソース配線層２１９ａ、及びドレイン配線層２１９ｂを形成後、第２の加熱処理を行っても良い。第２の加熱処理は大気中、不活性ガス雰囲気下、または酸素雰囲気下で好ましくは１００℃以上２００℃以下で行うことができる。また、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を繰り返し行っても良い。
【０１３１】
以上の工程により、トランジスタ２０１が形成される。この段階の断面概略図を図５（Ｄ）に示す。
【０１３２】
なお、本実施の形態では、トップゲート型のトランジスタ２０１の構成及び作製方法について説明したが、本発明はトランジスタの構成は特に限定されず、ボトムゲート型のトランジスタなどにも適用することができる。一例として、図４（Ｂ）にボトムゲート型のトランジスタに適用した例を示す。図４（Ｂ）に示すトランジスタ２４１は、逆スタガ構造と呼ばれる、ボトムゲート型のトランジスタのひとつである。トランジスタ２４１を作製するには、下地層２２１上にゲート電極層２０５、ゲート絶縁層２０３、酸化物半導体層２０２、ソース電極層２１１ａ及びドレイン電極層２１１ｂの順に形成し、層間絶縁層２１３の形成以降の工程はトランジスタ２０１の作製工程と同じとすればよい。
【０１３３】
なお、本実施の形態では、半導体層に酸化物半導体を用いたトランジスタの構成、及び作製方法について説明したが、半導体層に用いる半導体はこれに限らず、シリコンや炭化シリコンなどの単結晶半導体、多結晶半導体、シリコンゲルマニウムなどの化合物半導体などの半導体を半導体層に用いた半導体装置にも本発明は適用することができる。
【０１３４】
このように作製したトランジスタは、高集積化に伴う細く、アスペクト比の高いコンタクトホールに対しても、接続電極の断線などの影響がなく、信頼性の高いコンタクトを得ることができる。さらに、コンタクトホール内のシリコンウィスカーの形成時における、成膜ガス起因の不具合を受けることなく、電気的特性の良好なトランジスタを形成することができる。
【０１３５】
また、本実施の形態ではトランジスタの構成、及び作製方法を一例に挙げて説明したが、コンタクトホール底部の金属からなる下部電極と接する、導電性シリコンウィスカーを接続電極としたコンタクトの形成方法は、ダイオード素子、容量素子、抵抗素子など、層間絶縁層を介した、配線の接続部を有する半導体装置であれば適用することが可能である。これらの半導体装置に適用した場合でも同様に、デバイスの高集積化に伴う細く、アスペクト比の高いコンタクトホールに対して、接続電極の断線などの影響がなく、良好なコンタクトを有する半導体装置とすることができる。
【０１３６】
本実施の形態で例示した半導体装置の構成、および半導体装置の作製方法によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を実現できる。
【０１３７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１３８】
１００ 基板
１０１ トランジスタ
１０３ ゲート絶縁層
１０５ ゲート電極層
１０７ サイドウォール
１０９ａ ソース領域
１０９ｂ ドレイン領域
１１１ 金属化合物層
１１３ 層間絶縁層
１１５ シリコンウィスカー
１１７ コンタクトホール
１１９ａ ソース配線層
１１９ｂ ドレイン配線層
１２１ 素子分離層
１２３ 金属層
２００ 基板
２０１ トランジスタ
２０２ 半導体層
２０３ ゲート絶縁層
２０５ ゲート電極層
２１１ａ ソース電極層
２１１ｂ ドレイン電極層
２１３ 層間絶縁層
２１５ シリコンウィスカー
２１７ コンタクトホール
２１９ａ ソース配線層
２１９ｂ ドレイン配線層
２２１ 下地層
２４１ トランジスタ
【技術分野】
【０００１】
本発明は半導体装置に関する。本発明は半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子を用いた電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、デバイス素子の高密度集積化に伴い、個々の素子の微細化が必要となってきている。ここで問題となる事柄のひとつに、微細化に伴うコンタクト不良が挙げられる。
【０００４】
コンタクト不良とは、配線電極と半導体装置との電気的な接続箇所（以降、コンタクトとも呼ぶ）が、接続不良を起こしたときに生じる動作不良のことである。特に、微細化技術と多層配線技術とにより、層間絶縁層に設けられた細いコンタクトホールを介して電気的接続を取る必要性が高まっている。
【０００５】
半導体装置の微細化に伴う、細く、アスペクト比の高いコンタクトホールの場合、配線電極を形成する導電膜のカバレッジ不良によるコンタクトホール内での配線電極の断線や、コンタクトホール内部に導電膜が形成されるより前に、オーバーハングによりコンタクトホール上部が導電膜で塞がれて配線電極がコンタクトホール内に形成できないといった問題がある。
【０００６】
これらの問題を解決するため、例えば特許文献１に示されているように、柱状のシリコン単結晶を用いて電気的接続をとる方法が考案されている。これは単結晶シリコン基板上に金などの低融点金属材料を用いたＶＬＳ（Ｖａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ）成長法によりシリコンの柱状単結晶を形成し、その後この柱状単結晶これに導電性を持たせるために不純物をドープし、接続電極として用いる方法である。
【０００７】
また別の技術として、特許文献２に示されているように、単結晶シリコン基板上に形成したトランジスタのソース領域、及びドレイン領域を露出させるコンタクトホールを形成した後、コンタクトホール内部に不純物を含むエピタキシャルシリコン層を形成し、これを接続電極として用いる方法が考案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６１−２４８４７１号公報
【特許文献２】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記に代表される微細コンタクトの形成技術では、以下のような問題がある。トランジスタなどの半導体装置と配線電極との接続電極を形成する場合、接続電極として用いる柱状のシリコン層は半導体層上に形成（成膜）され、またその際に半導体層が成膜雰囲気に曝される。しかし、このような環境で柱状のシリコン層を形成すると、半導体装置の電気的特性に悪影響を及ぼす場合がある。
【００１０】
例えば、同一基板上にシリコンを半導体層に用いるｎチャネル型トランジスタとｐチャネル型トランジスタを形成することは、従来のＣＭＯＳ技術によって半導体回路を形成する上で重要である。柱状のシリコン層はこれらトランジスタのソース領域及びドレイン領域上に形成される。具体的には、ｎチャネル型トランジスタではｎ型シリコン層上に、ｐチャネル型トランジスタではｐ型シリコン層上に柱状のシリコン層が形成される。特許文献２によれば接続電極に用いる柱状のシリコン層を形成する際に、同時にリンを含むガスを添加することにより柱状のシリコン層をｎ型シリコンとしているが、この場合ｐチャネル型トランジスタでは接続電極とソース領域、又はドレイン領域との界面で、いわゆるｐｎ接合が形成され、この電気的障壁によりコンタクト抵抗が高くなる問題がある。また、特許文献１によれば、この問題を回避するのにｎチャネル型トランジスタとｐチャネル型トランジスタとで柱状のシリコン層へのドープを２度に分けて行う必要が生じるが、その際、高いアスペクト比をもつ柱状のシリコン層を覆うドープマスクを形成することは困難であり、また作製工程が煩雑になる。
【００１１】
また、金属酸化物半導体を半導体層としたトランジスタなどの半導体装置においては、柱状のシリコン層を形成する成膜ガス、例えばシランガス中に含まれる水素はトランジスタ特性に影響を及ぼす。酸化物半導体中の水素はバンドギャップ中のドナー準位を形成しやすいため、成膜ガス中に含まれる水素が酸化物半導体中に拡散すると、トランジスタのスイッチング特性などの電気的特性に悪影響を及ぼす。
【００１２】
本発明は、この様な技術的背景を鑑みてなされたものである。したがって本発明は、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良の発生が抑制された、電気的特性の良好な半導体装置と、その作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様では、半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、下部電極上に導電性のシリコンウィスカーを形成し、これをコンタクトにおける接続電極として用いる。
【００１４】
すなわち、半導体層の上面にこれと電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこの様に作製したコンタクトを用いて半導体装置を作製すればよい。
【００１５】
接続電極となるシリコンウィスカーは下部電極から成長させることが可能である。従って微細化技術に伴う、細く、アスペクト比の高いコンタクトホールであっても、上下の電極が断線することなく確実に電気的に接続することができる。
【００１６】
また、半導体層のコンタクトホールと重なる部分は、金属、又は金属化合物からなる下部電極に覆われており半導体層は露出しない。この下部電極はシリコンウィスカー形成時の半導体層に対する保護膜としての機能を有するため、シリコンウィスカーの形成時において、成膜ガス、及び成膜ガスに含まれる不純物の半導体層中への浸入、及び拡散が抑制される。
【００１７】
さらに、接続電極となるシリコンウィスカーに導電性を持たせるために、不純物を拡散させてｎ型シリコン、又はｐ型シリコンとする。シリコンウィスカーは下部電極である金属、又は金属化合物と接するため、これらの接合はほぼオーミック接合となり、その電気的障壁は極めて小さくなる。さらに、単純にシリコンウィスカーを低抵抗化すればよいため拡散させる不純物の種類は限定されず、このため単一のドーピング工程で形成できる。
【００１８】
また、接続電極となるシリコンウィスカーと上部電極との間に、シリコンウィスカーに含まれるシリコンと上部電極に含まれる材料との反応によってシリサイド層が形成されていてもよい。シリサイド層が形成されることにより、接続電極と上部電極との接触抵抗を小さくすることができる。
【００１９】
すなわち、本発明の一態様は、半導体層と、半導体層の上面と電気的に接続する下部電極と、下部電極上にコンタクトホールを備え且つ半導体層を覆う絶縁層と、導電性シリコンウィスカーを含み、且つコンタクトホールにおいて下部電極と接する接続電極と、絶縁層上に、接続電極と電気的に接続する上部電極と、を有する半導体装置である。
【００２０】
このような半導体装置は、デバイスの微細化に伴う、細く、アスペクト比の高いコンタクトホールであっても、上下の電極を断線することなく確実に電気的に接続することができる。
【００２１】
また本発明の一態様は、上記下部電極が、金属、又は半導体層を構成する半導体と金属とを含む金属化合物を有する半導体装置である。
【００２２】
下部電極を金属、又は金属化合物とすることにより、接続電極である導電性シリコンウィスカーと下部電極との接触抵抗を小さくできるため、コンタクト抵抗の小さい半導体装置とすることができる。
【００２３】
また本発明の一態様は、上記導電性シリコンウィスカーと上記上部電極との間に、シリサイド層を有する半導体装置である。
【００２４】
シリコンウィスカーと上部電極との間にシリサイド層が形成されていることにより、シリコンウィスカーと上部電極との接触抵抗を小さくできるため、コンタクト抵抗の小さい半導体装置とすることができる。
【００２５】
また本発明の一態様は、上記半導体装置において、上記接続電極は、二以上の導電性シリコンウィスカーを含む。
【００２６】
複数のシリコンウィスカーからなるシリコンウィスカー群で接続電極を構成することにより、断線の危険性がより低くなり、コンタクト不良を低減できる。
【００２７】
また、本発明の一態様は、半導体層の上面と電気的に接続する下部電極を形成し、半導体層と下部電極とを覆う絶縁層を形成し、絶縁層に、下部電極と重なるコンタクトホールを形成する。またコンタクトホールにおいて、下部電極と接し且つ導電性シリコンウィスカーを含む接続電極を形成し、絶縁層上に、接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法である。
【００２８】
また、本発明の一態様は、半導体層の上面と接する金属膜を形成し、半導体層を構成する材料と金属膜を構成する材料とを含み且つ半導体層の上面に接する金属化合物層を形成した後、金属膜を除去し、続いて半導体層と金属化合物層とを覆う絶縁層を形成し、絶縁層に、金属化合物層と重なるコンタクトホールを形成し、さらにコンタクトホールにおいて、金属化合物層と接し且つ導電性シリコンウィスカーを含む接続電極を形成し、絶縁層上に、接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法である。
【００２９】
このような方法で半導体装置を作製することにより、シリコンウィスカー形成時における、成膜ガス、及び成膜ガスに含まれる不純物の半導体層への浸入、及び拡散が抑制され、電気的特性の良好な半導体装置が作製できる。
【００３０】
なお、本明細書等において、コンタクトとは配線電極と半導体装置との電気的な接続箇所のことを言う。またこれは、半導体装置の有する電極と、配線電極とをコンタクトホール内部に設けられた接続電極を介して電気的に接続する接続箇所をも含むこととする。
【００３１】
また、本明細書等において、シリコンウィスカーとは突起（髭）状の結晶性シリコンであり、複数のシリコンウィスカーにおいて、各々の突起の伸長方向（すなわち、軸の方向）は、不揃いであってもよい。本明細書等においてシリコンウィスカーとの表記には、シリコンウィスカー群（複数のシリコンウィスカー）を含むことがある。また、本明細書等において、結晶性を有するとは、アモルファスではないことを指し、単結晶、多結晶、微結晶又は準結晶であることを含む。
【発明の効果】
【００３２】
本発明によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置と、その作製方法を提供できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一態様の、トランジスタを説明する図。
【図２】本発明の一態様の、トランジスタの作製方法を説明する図。
【図３】本発明の一態様の、コンタクトを説明する図。
【図４】本発明の一態様の、トランジスタを説明する図。
【図５】本発明の一態様の、トランジスタの作製方法を説明する図。
【発明を実施するための形態】
【００３４】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構成とその作製方法について図１乃至図３を用いて説明する。
【００３７】
《トランジスタの構成例》
図１に、本実施の形態で例示するトランジスタ１０１の断面概略図を示す。
【００３８】
トランジスタ１０１は半導体材料（例えばシリコンなど）を含む基板１００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられたソース領域１０９ａ、及びドレイン領域１０９ｂと、チャネル形成領域上に接して設けられたゲート絶縁層１０３と、ゲート絶縁層１０３に接し、チャネル形成領域と重畳するゲート電極層１０５と、を有する。ゲート電極層１０５の側面にはサイドウォール１０７が設けられ、ソース領域１０９ａ、及びドレイン領域１０９ｂ上にはそれぞれ金属化合物層１１１が設けられている。また、金属化合物層１１１、ゲート絶縁層１０３、サイドウォール１０７、及びゲート電極層１０５を覆う層間絶縁層１１３が設けられており、層間絶縁層１１３は金属化合物層１１１に達するコンタクトホール１１７を有する。コンタクトホール１１７の内部には金属化合物層１１１に接するシリコンウィスカー１１５が設けられ、シリコンウィスカー１１５の上部はそれぞれ層間絶縁層１１３上に設けられたソース配線層１１９ａ、及びドレイン配線層１１９ｂと接している。
【００３９】
なお、トランジスタ１０１は、ｎチャネル型のトランジスタとしても良いし、ｐチャネル型のトランジスタとしても良い。
【００４０】
また、図１に示すように、基板１００には、図示されていない隣接する半導体素子とトランジスタ１０１とを分離する素子分離層１２１が埋め込まれている。
【００４１】
シリコンウィスカー１１５は接続電極としての機能を有し、導電性を持たせるため不純物が拡散されている。また、その下部は金属化合物層１１１を介してそれぞれソース領域１０９ａ及びドレイン領域１０９ｂと電気的に接続される。一方その上部はそれぞれソース配線層１１９ａ、及びドレイン配線層１１９ｂと接し、電気的に接続されている。したがって、トランジスタ１０１のソース領域１０９ａ、及びドレイン領域１０９ｂは、金属化合物層１１１及びシリコンウィスカー１１５を介してそれぞれソース配線層１１９ａ、又はドレイン配線層１１９ｂと電気的に接続される。
【００４２】
金属化合物層１１１は、不純物が拡散されたソース領域１０９ａ、及びドレイン領域１０９ｂの一部から成り、ソース領域１０９ａ及びドレイン領域１０９ｂを構成する半導体と金属とが反応して低抵抗化された金属化合物で構成される。従って、金属化合物層１１１と接するシリコンウィスカー１１５の有する導電性がｎ型、又はｐ型のどちらであるかによらず、これらの接合はほぼオーミック接合となり電気的障壁が極めて小さい。さらに、ソース領域１０９ａ、及びドレイン領域１０９ｂの有する導電性がｎ型、又はｐ型のどちらであっても、シリコンウィスカー１１５の導電型は問われず、同一の導電型を有するシリコンウィスカー１１５を接続電極として用いることができる。
【００４３】
なお、シリコンウィスカー１１５の上端と、ソース配線層１１９ａ、又はドレイン配線層１１９ｂとの界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー１１５と、ソース配線層１１９ａ、又はドレイン配線層１１９ｂとの接触抵抗が低減されるため、好ましい。
【００４４】
《作製工程例》
次に、本発明の一態様であるトランジスタの作製方法の一例について説明する。以下ではトランジスタ１０１の作製方法について図２、及び図３を用いて説明する。
【００４５】
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
【００４６】
次に、基板１００上に素子分離層１２１を形成する。
【００４７】
基板１００上に素子分離層１２１を形成するためのマスクとなる保護層を形成する。例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁膜を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を基板１００に添加しても良い。基板１００に含まれる半導体材料がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えばリンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
【００４８】
次に上記の保護層をマスクとして、保護層に覆われていない領域（露出している領域）の基板１００の一部をエッチングにより除去する。これにより分離された半導体領域が形成される。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については、被エッチング材料に応じて適宜選択することができる。
【００４９】
次に、基板１００全体を覆うように絶縁層を形成し、上記半導体領域に重畳する領域の当該絶縁層を選択的に除去することにより、素子分離層１２１を形成する。当該絶縁層は酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域の形成後、または、素子分離層１２１の形成後には、上記保護層を除去する。
【００５０】
次に、基板１００上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５１】
上記絶縁層は、後のゲート絶縁層１０３となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱処理（熱酸化処理や熱窒化処理など）によって、基板１００の表面を酸化、窒化することにより上記絶縁層を形成しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば１ｎｍ以上１００ｎｍ以下とすることができる。
【００５２】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など、各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００５３】
その後、導電材料を含む層を選択的にエッチングして、ゲート電極層１０５を形成する。
【００５４】
次に、サイドウォール１０７を形成する。サイドウォール１０７は、ゲート電極層１０５を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。
【００５５】
なお、サイドウォール１０７を形成する際のエッチング処理により、ゲート絶縁層１０３となる絶縁層の、ゲート電極層１０５、及びサイドウォール１０７に覆われていない部分も同時にエッチングされ、ゲート絶縁層１０３も形成される。
【００５６】
サイドウォール１０７を設けることにより、後述の不純物を添加する工程において、不純物元素が異なる濃度で添加された不純物領域を形成することができる。こうすることで短チャネル効果などの影響を抑制することができ、好ましい。なお、高集積化が要求される場合には、サイドウォールを有しない構成とすることにより、トランジスタサイズを縮小することができる。
【００５７】
次に、ゲート電極層１０５、及びサイドウォール１０７をマスクとして用い、リンや砒素などの不純物を添加して、ソース領域１０９ａ、及びドレイン領域１０９ｂを形成する。なお、ここではｐチャネル型のトランジスタを形成するためにホウ素やアルミニウムなどの不純物元素を添加しているが、ｎチャネル型のトランジスタを形成する場合には、リンや砒素などの不純物元素を添加すればよい。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。この加熱処理は後述するシリコンウィスカー１１５の形成工程と兼ねることもできる。
【００５８】
この段階における断面概略図を図２（Ａ）に示す。
【００５９】
次に、金属化合物層１１１を形成する。
【００６０】
まず、ゲート電極層１０５、サイドウォール１０７、並びにソース領域１０９ａ、及びドレイン領域１０９ｂを覆う金属層１２３を形成する。金属層１２３は、真空蒸着法やＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２３には、基板１００を構成する半導体材料と反応して低抵抗な金属化合物を生成できる金属材料を用いる。さらに、当該金属化合物が後に形成するシリコンウィスカーを形成可能な材料を選択する。つまり、シリコンウィスカーの成長を促進する触媒として機能する金属元素を含む材料を選択することができる。例えば、シリサイドを形成する金属元素を好ましく用いることができる。例えば、チタン、ニッケル、コバルト、鉄等がある。
【００６１】
次に、熱処理を施して、金属層１２３と半導体材料を反応させる。これにより、ソース領域１０９ａ、及びドレイン領域１０９ｂに接する金属化合物層１１１が形成される。なお、ゲート電極層１０５として多結晶シリコンなどを用いた場合は、ゲート電極層１０５の金属層１２３と接触する部分にも、金属化合物領域が形成されることとなる。
【００６２】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物層１１１は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。金属化合物層１１１を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。この段階の断面概略図を図２（Ｂ）に示す。
【００６３】
金属化合物層１１１を形成した後、金属層１２３を除去する。
【００６４】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１１３を形成する。層間絶縁層１１３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の無機絶縁材料を含む膜の単層構造または積層構造とすることができる。また、後の工程の熱処理に耐えうるのであれば、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することもできる。層間絶縁層１１３となる絶縁膜を形成後、その表面をＣＭＰやエッチング処理などによって平坦化することが好ましい。平坦化することにより、後に形成するソース配線層１１９ａ及びドレイン配線層１１９ｂなどの配線層の段切れなどの不具合を防ぐことができるため好ましい。なお、当該平坦化処理は必要でなければ工程を簡略化できるため行わなくても良い。
【００６５】
続いて、層間絶縁層１１３に一対の金属化合物層１１１にまで達するコンタクトホール１１７を形成する。コンタクトホール１１７を形成する際の層間絶縁層１１３のエッチングには、金属化合物層１１１に対する層間絶縁層１１３のエッチングの選択比が高い方法を用いることができる。半導体素子が高度に微細化される場合には、エッチングによるコンタクトホールの広がりを抑制するため、異方性のドライエッチングを用いることが好ましい。
【００６６】
次に、コンタクトホール１１７内にシリコンウィスカー１１５を形成する。
【００６７】
シリコンウィスカー１１５は、金属化合物層１１１上に、熱ＣＶＤ法、好ましくはＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成できる。ＬＰＣＶＤ法を用いることで、シリコンウィスカー１１５を金属化合物層１１１から選択的に成長させることができる。なお、シリコンウィスカー１１５には、不純物として、ＬＰＣＶＤ装置のチャンバーに起因する酸素などが含まれている場合がある。
【００６８】
本実施の形態では、ＬＰＣＶＤ法によりシリコンウィスカー１１５を形成する。ＬＰＣＶＤ法は、５５０℃より高い温度で且つ装置、または上述の工程により形成された各構成が耐えうる温度以下、好ましくは５８０℃以上６５０℃未満の加熱をしつつ、原料としてシリコンを含む堆積性ガスを用いる。シリコンを含む堆積性ガスとしては、水素化シリコン、フッ化シリコン、または塩化シリコンなどがあり、代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＣｌ４、Ｓｉ２Ｃｌ６などがある。なお、原料ガスに、ヘリウム、ネオン、アルゴン、キセノン等の希ガス、及び窒素、水素などの一以上を混合させても良い。
【００６９】
さらに、シリコンウィスカー１１５に導電性を持たせるため、シリコンウィスカーの形成中に一導電型を付与する不純物元素を添加する。一導電型を付与する不純物元素のうち、ＬＰＣＶＤ法に用いるのに適しているものとして、例えばｎ型の導電性を付与するにはリンや砒素などが挙げられ、他方ｐ型の導電性を付与するにはホウ素などが挙げられる。
【００７０】
シリコンウィスカー１１５の導電型はｎ型でもｐ型でもどちらでもよく、十分に低抵抗化していればよい。上述のようにシリコンウィスカーと接する金属化合物層１１１は低抵抗化された金属化合物を含んでいる。従ってシリコンウィスカーの導電型によらず、これらの接合はほぼオーミック接合となるため電気的障壁が極めて小さくなる。従って、金属化合物層１１１とシリコンウィスカー１１５との接触抵抗は小さく、またシリコンウィスカー自体も低抵抗化されているため、低抵抗なコンタクトを実現できる。
【００７１】
本実施の形態では、一導電型を付与する不純物元素としてリンを用い、シリコンウィスカー１１５をｎ型の導電性シリコンとした。
【００７２】
また、シリコンウィスカー１１５をＬＰＣＶＤ法などの加熱工程を含む方法で形成するため、上述のソース領域１０９ａ及びドレイン領域１０９ｂに添加した不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善のための加熱処理を同時に行うことができる。
【００７３】
また、シリコンウィスカー１１５は結晶性を有している。またその成長方向とシリコンウィスカー１１５を構成する結晶の結晶方位の少なくともひとつが略一致していてもよい。このようなシリコンウィスカー１１５とすることで、例えばアモルファスシリコンや、結晶方位に規則性のない一般的な多結晶シリコン又は微結晶シリコンなどと比べて電気伝導性に優れている。従って、このような結晶性を有するシリコンウィスカー１１５を用いてコンタクトを形成することにより、コンタクト抵抗の小さい良好なコンタクトを形成することができる。
【００７４】
また、シリコンウィスカー１１５は結晶性の突起であれば、その形状は特に限定されない。例えば、円柱状、角柱状などの柱状、円錐状、角錐状などの針状でもよい。また、シリコンウィスカーの頂部は、湾曲した形状を有していても良い。また、シリコンウィスカーの直径は５０ｎｍ以上コンタクトホールの径以下、好ましくは１００ｎｍ以上３μｍ以下とする。
【００７５】
また、シリコンウィスカー１１５とコンタクトホール１１７の壁面との間には隙間があってもよいし、シリコンウィスカー１１５によってコンタクトホール１１７が完全に埋まっていてもよい。隙間がある場合は、後に形成する上部電極との接触面積が大きくなるため、これらの接触抵抗を低くすることができる。また、隙間がなく完全に埋まっている場合は機械的強度が高くなるため、外力などが加わっても接触不良を起こしにくい。
【００７６】
また、ひとつのコンタクトホールに複数のシリコンウィスカーからなるシリコンウィスカー群が形成されてもよい。その際、シリコンウィスカー同士が接していてもよいし、間隔があってもよい。また二以上のシリコンウィスカーが束状になっていてもよい。シリコンウィスカー群を接続電極として用いることにより、例えばひとつのシリコンウィスカーが断線したとしても、他のシリコンウィスカーにより電気的接続が保たれるため、断線の危険性がより低くなり、コンタクト不良を低減できる。
【００７７】
ＬＰＣＶＤ法を用いてコンタクトホール１１７内にシリコンウィスカー１１５を形成する際、層間絶縁層１１３上にはシリコンウィスカーは形成されない。しかし、層間絶縁層１１３上にはアモルファスシリコン、ポリシリコン、微結晶シリコンなどの薄いシリコン薄膜が成膜される場合がある。
【００７８】
層間絶縁層１１３上に成膜された不要なシリコン薄膜をエッチングにより除去する。その際、シリコンウィスカー１１５と、層間絶縁層１１３上に形成されたシリコン薄膜との結晶性の違いに由来するエッチング速度の差を利用して、シリコンウィスカー１１５に対するシリコン薄膜のエッチングの選択比を大きくとれる条件でシリコン薄膜のみを除去すればよい。なお、層間絶縁層１１３上に該シリコン薄膜が形成されなかった場合は、この工程を省略することができる。
【００７９】
この段階での断面概略図を図２（Ｃ）に示す。
【００８０】
次に、ソース配線層１１９ａ、及びドレイン配線層１１９ｂを形成する。
【００８１】
まず、導電膜を形成する。導電膜はアルミニウムや銅、チタン、タンタル、タングステン等の金属材料からなる膜の単層、又は積層を用いることができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法など、各種成膜方法を用いることができる。その後、導電膜を選択的にエッチングし、ソース配線層１１９ａ、及びドレイン配線層１１９ｂを形成する。
【００８２】
なお、導電膜の形成以降、この導電膜に用いる金属とシリコンウィスカー１１５とで反応が起こり、シリコンウィスカー１１５と導電膜との界面にシリサイドが形成される場合がある。シリサイドが形成されると、シリコンウィスカー１１５と導電膜との接触抵抗が低減されるため好ましい。
【００８３】
以上の工程により、トランジスタ１０１が形成される。この段階での断面概略図を図２（Ｄ）に示す。
【００８４】
なお、シリコンウィスカー１１５の形成条件により、コンタクトホール１１７内部のシリコンウィスカー１１５は様々な形状を取り得る。図３にそのシリコンウィスカー１１５の形状について例示する。図３（Ａ１）、図３（Ｂ１）、図３（Ｃ１）、及び図３（Ｄ１）はコンタクトホール１１７の近傍を抜き出して描いた断面概略図であり、図３（Ａ２）、図３（Ｂ２）、図３（Ｃ２）、及び図３（Ｄ２）はそれぞれ、図３（Ａ１）、図３（Ｂ１）、図３（Ｃ１）、及び図３（Ｄ１）中の破線で示す箇所で切断した際の上面概略図である。図３（Ａ１）及び図３（Ａ２）に示すシリコンウィスカー１１５は一本の円柱状であり、コンタクトホール１１７の壁面との間に隙間が生じている。隙間が生じることにより、上部電極はシリコンウィスカー１１５の側面とも接触することができ、その結果接触面積が大きくなり、これらの接触抵抗を低くすることができる。図３（Ｂ１）及び図３（Ｂ２）ではシリコンウィスカー１１５によってコンタクトホール１１７内部が隙間なく埋まっている。従って、機械的強度が高まり、外力などが加わっても接触不良を起こしにくい。また、図３（Ｃ１）及び図３（Ｃ２）のように細い円柱状のシリコンウィスカー１１５がまばらに配置されていてもよい。このような構成では、より上部電極との接触面積を大きくすることができる。また、図３（Ｄ１）及び図３（Ｄ２）に示すシリコンウィスカー１１５は、角柱状であり、複数のシリコンウィスカー１１５同士が接し、シリコンウィスカー群をなしている。複数のシリコンウィスカーが接することにより、機械的強度を高めることができる。シリコンウィスカー１１５の形状はここに示す形状に限られるものではなく、上述のように結晶状の突起であれば様々な形状を取り得ることは言うまでもない。
【００８５】
このように作製したトランジスタは、高集積化に伴う細く、アスペクト比の高いコンタクトホールに対しても、接続電極の断線などの影響がなく、良好なコンタクトを得ることができる。さらに、コンタクトホール内のシリコンウィスカーの形成時における、成膜ガス起因の不具合を受けることなく、電気的特性の良好なトランジスタを形成することができる。
【００８６】
なお、高集積化に伴い多層配線を用いる場合、通常ではそれぞれの層の形成段階で接続配線を形成する必要があるが、上記のようなシリコンウィスカーを接続配線としたコンタクトの形成方法を用いることにより、二層目より上層の配線層と直接電気的に接続することが可能である。例えば二層目より上層の層間絶縁層を形成した後に、トランジスタのソース領域、又はドレイン領域上に形成された金属化合物層に到達するコンタクトホールを形成し、上述のような方法により導電性シリコンウィスカーと、配線層とを形成すればよい。
【００８７】
なお、本実施の形態ではトランジスタの構成、及び作製方法を一例に挙げて説明したが、コンタクトホール底部の金属化合物からなる下部電極と接する、導電性シリコンウィスカーを接続電極としたコンタクトの形成方法は、ダイオード素子、容量素子、抵抗素子など、層間絶縁層を介した、配線の接続部を有する半導体装置であれば適用することが可能である。これらの半導体装置に適用した場合でも同様に、デバイスの高集積化に伴う細く、アスペクト比の高いコンタクトホールにおける接続電極の断線などの影響がなく、信頼性の高いコンタクトを有する半導体装置とすることができる。
【００８８】
本実施の形態で例示した半導体装置の構成、および半導体装置の作製方法によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を実現できる。
【００８９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００９０】
（実施の形態２）
本実施の形態では、本発明の一態様の、実施の形態１で示したものとは異なるトランジスタの構成とその作製方法について図４及び図５を用いて説明する。
【００９１】
《トランジスタの構成例》
図４（Ａ）に、本実施の形態で例示するトランジスタ２０１の断面概略図を示す。トランジスタ２０１は、酸化物半導体を半導体層とする、トップゲート構造のトランジスタのひとつである。
【００９２】
トランジスタ２０１は、基板２００上に下地層２２１と、チャネル形成領域を有する酸化物半導体層２０２と、酸化物半導体層２０２と接し、チャネル形成領域を挟むように設けられたソース電極層２１１ａ、及びドレイン電極層２１１ｂと、チャネル形成領域と接して設けられたゲート絶縁層２０３と、ゲート絶縁層２０３と接し、チャネル形成領域、並びにソース電極層２１１ａ及びドレイン電極層２１１ｂの向かい合う端部と重畳するゲート電極層２０５と、を有する。また上記構成の全てを覆う層間絶縁層２１３を有し、層間絶縁層２１３にはソース電極層２１１ａ、及びドレイン電極層２１１ｂに達するコンタクトホール２１７を有する。コンタクトホール２１７内部にはソース電極層２１１ａ又はドレイン電極層２１１ｂと接するシリコンウィスカー２１５が設けられ、シリコンウィスカー２１５の上部は、それぞれ層間絶縁層２１３上に設けられたソース配線層２１９ａ、又はドレイン配線層２１９ｂと接している。
【００９３】
シリコンウィスカー２１５は実施の形態１で示したものと同様、不純物が拡散され、導電性シリコンから成る。従って、ソース電極層２１１ａ又はドレイン電極層２１１ｂ（以下、まとめて下部電極とも呼ぶ）と、ソース配線層２１９ａ、又はドレイン配線層２１９ｂ（以下、まとめて上部電極とも呼ぶ）とを電気的に接続する。さらに、シリコンウィスカー２１５と下部電極、及び上部電極との接合はほぼオーミック接合となり、電気的障壁が極めて小さい。そのため、コンタクト抵抗の小さい良好なコンタクトが形成される。
【００９４】
酸化物半導体層２０２のコンタクトホール２１７の底部と重畳する領域は、ソース電極層２１１ａ、又はドレイン電極層２１１ｂで覆われている。従って、ソース電極層２１１ａ、及びドレイン電極層２１１ｂは、後述するシリコンウィスカー２１５の形成時における、成膜ガス等が酸化物半導体層２０２に直接触れることによる影響を防ぐことができる。
【００９５】
なお、シリコンウィスカー２１５と、上部電極、及び下部電極との界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー２１５と、上部電極、及び下部電極との接触抵抗が低減されるため、好ましい。
【００９６】
《作成工程例》
次に、本発明の一態様であるトランジスタの作製方法の一例について説明する。以下では、トランジスタ２０１の作製方法について図５を用いて説明する。
【００９７】
まず、基板２００上に、下地層２２１を形成する。
【００９８】
基板２００は材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを、基板２００として用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２００として用いてもよい。
【００９９】
また、基板２００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作りこんでもよいし、他の基板にトランジスタを形成した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離層を形成するとよい。
【０１００】
下地層２２１は絶縁性を有する窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜などを用いることができる。また、下地層２２１は１３族元素及び酸素を含む材料を用いて形成することもできる。１３族元素及び酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、及び酸化ガリウムアルミニウムのいずれか一又は複数を含む材料などがある。下地層２２１は、上述の材料を用いて単層構造、又は積層構造で形成することができる。また、下地層２２１は後に形成する酸化物半導体膜とは異なる材料を含む絶縁膜と、酸化物半導体膜と同種の成分でなる絶縁材料でなる絶縁膜との積層構造とすることがより好ましい。例えば、酸化ガリウム膜と酸化シリコン膜の積層構造や、酸化ガリウム膜と窒化シリコン膜との積層構造などを適用することができる。
【０１０１】
下地層２２１は後に形成される酸化物半導体層２０２と接するため、水素、水などの不純物を混入させない方法を用いて形成することが好ましい。下地層２２１に水素、水などの不純物が含まれると、後に成膜される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物により酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体層２０２のバックチャネルが低抵抗化し、寄生チャネルが形成されるおそれがある。例えば、水素、水などの不純物が除去された高純度ガスを用いた、スパッタリング法によって形成するのが好ましい。
【０１０２】
次に、下地層２２１上に酸化物半導体層２０２、並びにソース電極層２１１ａ、及びドレイン電極層２１１ｂを形成する。
【０１０３】
酸化物半導体層２０２に用いる材料としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物層、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１０４】
また、酸化物半導体層２０２は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎまたはＧａ及びＣｏなどを用いることができる。
【０１０５】
また、酸化物半導体層２０２に用いる酸化物半導体膜は、スパッタリング法で成膜することができる。また希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下において成膜することができる。その際のガスは、水素、水、水酸基を有する化合物、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１０６】
なお、酸化物半導体膜を成膜後、第１の加熱処理を行ってもよい。この第１の加熱処理によって酸化物半導体膜中の過剰な水（水酸基を含む）や水素などを除去することができる。第１の加熱処理の温度は３５０℃以上基板の歪み点未満、好ましくは４００℃以上基板の歪み点未満とすることができる。また、第１の加熱処理は窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とし、水、水素などの不純物が除去された高純度なガスの雰囲気下で行うことが望ましい。
【０１０７】
続いてソース電極層２１１ａ及びドレイン電極層２１１ｂに用いる金属膜を成膜する。金属膜は、後に形成するシリコンウィスカーを形成可能な材料を選択する。このような材料としては、例えばチタン、ニッケル、コバルト、鉄等がある。また、金属膜はできるだけ水素、水などの不純物が除去された高純度ガスを用いたスパッタリング法で成膜することが好ましい。
【０１０８】
酸化物半導体膜、及び金属膜を形成した後、これらを選択的にエッチングすることにより、島状の酸化物半導体層２０２、並びにソース電極層２１１ａ、及びドレイン電極層２１１ｂを形成する。
【０１０９】
なお、金属膜のエッチングの際に酸化物半導体層２０２がエッチングされ、分断することのないようにエッチング条件を最適化することが望まれる。しかしながら、金属膜のみをエッチングし、酸化物半導体層２０２をまったくエッチングしないという条件を得ることは難しく、金属膜のエッチングの際に酸化物半導体層２０２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層２０２となることもある。
【０１１０】
なお、酸化物半導体層２０２と、ソース電極層２１１ａ、及びドレイン電極層２１１ｂとの間に、導電性の層を有していてもよい。例えば酸化物半導体層との接触抵抗の低い材料を間に形成することにより、コンタクト抵抗を低減することができる。
【０１１１】
この段階の断面概略図を図５（Ａ）に示す。
【０１１２】
次に、ゲート絶縁層２０３を形成する。
【０１１３】
ゲート絶縁層２０３は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜等の単層、または積層構造とすることができる。酸化物半導体層２０２と接する層は酸化物絶縁層とすることが好ましい。ゲート絶縁層２０３の成膜方法としては、プラズマＣＶＤ法やスパッタリング法等を用いることができるが、層中に水素が多量に含まれないようにするためには、スパッタリング法で成膜することが好ましい。
【０１１４】
続いて、ゲート電極層２０５を形成する。
【０１１５】
ゲート電極層２０５を形成する導電膜の材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。導電膜の成膜方法としては、スパッタリング法を用いることができる。
【０１１６】
上記導電膜を成膜後、選択的にエッチングすることによりゲート電極層２０５を形成する。
【０１１７】
次に、上述の工程により形成された各構成を覆う層間絶縁層２１３を形成する。層間絶縁層２１３は実施の形態１で示したような材料、方法で適宜形成することができる。層間絶縁層２１３となる絶縁膜を成膜後、その表面をＣＭＰやエッチング処理により平坦化することが好ましい。
【０１１８】
続いて、層間絶縁層２１３にソース電極層２１１ａ、及びドレイン電極層２１１ｂにまで達するコンタクトホール２１７を形成する。コンタクトホール２１７を形成する際の層間絶縁層２１３、及びゲート絶縁層２０３のエッチングには、ソース電極層２１１ａ、及びドレイン電極層２１１ｂに用いた金属膜に対して、層間絶縁層２１３及びゲート絶縁層２０３のエッチングの選択比が高い方法を用いることができる。また、半導体素子が高度に微細化される場合には、エッチングによるコンタクトホールの広がりを抑制するため、異方性のドライエッチングを用いることが好ましい。また、ゲート絶縁層２０３に対する層間絶縁層２１３とのエッチングの選択比の高い方法を用いて、まず層間絶縁層２１３をゲート絶縁層２０３が露出するまでエッチングし、その後ゲート絶縁層２０３をエッチングしてもよい。こうすることで、金属膜に対する層間絶縁層２１３及びゲート絶縁層２０３のエッチングの選択比が高くない場合でもソース電極層２１１ａ、及びドレイン電極層２１１ｂがエッチングされて消失することを抑制することができる。このような方法を適宜用いて、層間絶縁層２１３とゲート絶縁層２０３を選択的にエッチングすることにより、コンタクトホール２１７が形成される。
【０１１９】
この段階の断面概略図を図５（Ｂ）に示す。
【０１２０】
次に、コンタクトホール２１７内にシリコンウィスカー２１５を形成する。
【０１２１】
シリコンウィスカー２１５は、実施の形態１で示したように、熱ＣＶＤ法、好ましくはＬＰＣＶＤ法を用いて形成する。酸化物半導体層２０２のコンタクトホール２１７と重畳する領域は、ソース電極層２１１ａ、又はドレイン電極層２１１ｂで覆われており、成膜ガスが直接酸化物半導体層に触れることなく、シリコンウィスカー２１５を形成することができる。従って、ＬＰＣＶＤ法に用いる成膜ガスに水素を含む場合であっても、酸化物半導体層への水素などの不純物の浸入を防ぐことができる。また、酸化物半導体層への成膜ガス、又は成膜ガスに含まれる不純物の影響を考慮することなく、シリコンウィスカー２１５の成膜に最適な成膜ガスを選択することができる。
【０１２２】
シリコンウィスカー２１５の形成中、一導電性を付与する不純物元素を添加することにより、シリコンウィスカー２１５は導電性に導電性を持たせることができる。シリコンウィスカーの導電型はｎ型でもｐ型でもどちらでもよい。シリコンウィスカーを十分に低抵抗化することにより、上部電極、及び下部電極との接触抵抗を低減することができ、低抵抗なコンタクトを実現できる。
【０１２３】
このようにして形成されたシリコンウィスカー２１５は、実施の形態１で示したように、結晶性を有する。またその成長方向とシリコンウィスカーを構成する結晶の結晶方位の少なくともひとつが略一致していてもよい。このような結晶性を有することで、より電気伝導性に優れたシリコンウィスカーとすることができ、コンタクト抵抗の小さい良好なコンタクトを形成することができる。
【０１２４】
また、シリコンウィスカー２１５は、成膜方法、条件の違いによって実施の形態１で示したような、様々な形状を取ることができる。
【０１２５】
続いて、シリコンウィスカー２１５の形成中に層間絶縁層２１３上に形成された不要なシリコン薄膜を実施の形態１で示したような方法でエッチングにより除去する。なお、層間絶縁層２１３上に該シリコン薄膜が形成されなかった場合は、この工程を省略することができる。
【０１２６】
以上の工程により、コンタクトホール２１７内部にシリコンウィスカー２１５が形成される。なお、この段階の断面概略図を図５（Ｃ）に示す。
【０１２７】
続いて、ソース配線層２１９ａ、及びドレイン配線層２１９ｂを形成する。
【０１２８】
ソース配線層２１９ａ、及びドレイン配線層２１９ｂに用いる導電膜は、実施の形態１で示したような材料、方法により適宜成膜することができる。その後、導電膜を選択的にエッチングすることにより、ソース配線層２１９ａ、及びドレイン配線層２１９ｂが形成される。
【０１２９】
なお、シリコンウィスカー２１５と、上部電極、及び下部電極との界面において、金属とシリコンの反応により、シリサイドが形成されていてもよい。シリサイドが形成されると、シリコンウィスカー２１５と、上部電極、及び下部電極との接触抵抗が低減されるため、好ましい。
【０１３０】
ソース配線層２１９ａ、及びドレイン配線層２１９ｂを形成後、第２の加熱処理を行っても良い。第２の加熱処理は大気中、不活性ガス雰囲気下、または酸素雰囲気下で好ましくは１００℃以上２００℃以下で行うことができる。また、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を繰り返し行っても良い。
【０１３１】
以上の工程により、トランジスタ２０１が形成される。この段階の断面概略図を図５（Ｄ）に示す。
【０１３２】
なお、本実施の形態では、トップゲート型のトランジスタ２０１の構成及び作製方法について説明したが、本発明はトランジスタの構成は特に限定されず、ボトムゲート型のトランジスタなどにも適用することができる。一例として、図４（Ｂ）にボトムゲート型のトランジスタに適用した例を示す。図４（Ｂ）に示すトランジスタ２４１は、逆スタガ構造と呼ばれる、ボトムゲート型のトランジスタのひとつである。トランジスタ２４１を作製するには、下地層２２１上にゲート電極層２０５、ゲート絶縁層２０３、酸化物半導体層２０２、ソース電極層２１１ａ及びドレイン電極層２１１ｂの順に形成し、層間絶縁層２１３の形成以降の工程はトランジスタ２０１の作製工程と同じとすればよい。
【０１３３】
なお、本実施の形態では、半導体層に酸化物半導体を用いたトランジスタの構成、及び作製方法について説明したが、半導体層に用いる半導体はこれに限らず、シリコンや炭化シリコンなどの単結晶半導体、多結晶半導体、シリコンゲルマニウムなどの化合物半導体などの半導体を半導体層に用いた半導体装置にも本発明は適用することができる。
【０１３４】
このように作製したトランジスタは、高集積化に伴う細く、アスペクト比の高いコンタクトホールに対しても、接続電極の断線などの影響がなく、信頼性の高いコンタクトを得ることができる。さらに、コンタクトホール内のシリコンウィスカーの形成時における、成膜ガス起因の不具合を受けることなく、電気的特性の良好なトランジスタを形成することができる。
【０１３５】
また、本実施の形態ではトランジスタの構成、及び作製方法を一例に挙げて説明したが、コンタクトホール底部の金属からなる下部電極と接する、導電性シリコンウィスカーを接続電極としたコンタクトの形成方法は、ダイオード素子、容量素子、抵抗素子など、層間絶縁層を介した、配線の接続部を有する半導体装置であれば適用することが可能である。これらの半導体装置に適用した場合でも同様に、デバイスの高集積化に伴う細く、アスペクト比の高いコンタクトホールに対して、接続電極の断線などの影響がなく、良好なコンタクトを有する半導体装置とすることができる。
【０１３６】
本実施の形態で例示した半導体装置の構成、および半導体装置の作製方法によれば、半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を実現できる。
【０１３７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１３８】
１００ 基板
１０１ トランジスタ
１０３ ゲート絶縁層
１０５ ゲート電極層
１０７ サイドウォール
１０９ａ ソース領域
１０９ｂ ドレイン領域
１１１ 金属化合物層
１１３ 層間絶縁層
１１５ シリコンウィスカー
１１７ コンタクトホール
１１９ａ ソース配線層
１１９ｂ ドレイン配線層
１２１ 素子分離層
１２３ 金属層
２００ 基板
２０１ トランジスタ
２０２ 半導体層
２０３ ゲート絶縁層
２０５ ゲート電極層
２１１ａ ソース電極層
２１１ｂ ドレイン電極層
２１３ 層間絶縁層
２１５ シリコンウィスカー
２１７ コンタクトホール
２１９ａ ソース配線層
２１９ｂ ドレイン配線層
２２１ 下地層
２４１ トランジスタ
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上面と電気的に接続する下部電極と、
前記下部電極上にコンタクトホールを備え、且つ前記半導体層を覆う絶縁層と、
導電性シリコンウィスカーを含み、且つ前記コンタクトホールにおいて前記下部電極と接する接続電極と、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極と、を有する半導体装置。
【請求項２】
前記下部電極は、金属、または前記半導体層を構成する半導体と金属とを含む金属化合物を有する、請求項１に記載の半導体装置。
【請求項３】
前記導電性シリコンウィスカーと前記上部電極との間にシリサイド層を有する、請求項１及び２のいずれか一に記載の半導体装置。
【請求項４】
前記接続電極は、二以上の導電性シリコンウィスカーを含む、請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
半導体層の上面と電気的に接続する下部電極を形成し、
前記半導体層と前記下部電極とを覆う絶縁層を形成し、
前記絶縁層に、前記下部電極と重なるコンタクトホールを形成し、
前記コンタクトホールにおいて、前記下部電極と接し、且つ導電性シリコンウィスカーを含む接続電極を形成し、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法。
【請求項６】
半導体層の上面と接する金属膜を形成し、
前記半導体層を構成する材料と前記金属膜を構成する材料とを含み、且つ前記半導体層の上面に接する金属化合物層を形成し、
前記金属膜を除去し、
前記半導体層と前記金属化合物層とを覆う絶縁層を形成し、
前記絶縁層に、前記金属化合物層と重なるコンタクトホールを形成し、
前記コンタクトホールにおいて、前記金属化合物層と接し、且つ導電性シリコンウィスカーを含む接続電極を形成し、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法。
【請求項１】
半導体層と、
前記半導体層の上面と電気的に接続する下部電極と、
前記下部電極上にコンタクトホールを備え、且つ前記半導体層を覆う絶縁層と、
導電性シリコンウィスカーを含み、且つ前記コンタクトホールにおいて前記下部電極と接する接続電極と、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極と、を有する半導体装置。
【請求項２】
前記下部電極は、金属、または前記半導体層を構成する半導体と金属とを含む金属化合物を有する、請求項１に記載の半導体装置。
【請求項３】
前記導電性シリコンウィスカーと前記上部電極との間にシリサイド層を有する、請求項１及び２のいずれか一に記載の半導体装置。
【請求項４】
前記接続電極は、二以上の導電性シリコンウィスカーを含む、請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
半導体層の上面と電気的に接続する下部電極を形成し、
前記半導体層と前記下部電極とを覆う絶縁層を形成し、
前記絶縁層に、前記下部電極と重なるコンタクトホールを形成し、
前記コンタクトホールにおいて、前記下部電極と接し、且つ導電性シリコンウィスカーを含む接続電極を形成し、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法。
【請求項６】
半導体層の上面と接する金属膜を形成し、
前記半導体層を構成する材料と前記金属膜を構成する材料とを含み、且つ前記半導体層の上面に接する金属化合物層を形成し、
前記金属膜を除去し、
前記半導体層と前記金属化合物層とを覆う絶縁層を形成し、
前記絶縁層に、前記金属化合物層と重なるコンタクトホールを形成し、
前記コンタクトホールにおいて、前記金属化合物層と接し、且つ導電性シリコンウィスカーを含む接続電極を形成し、
前記絶縁層上に、前記接続電極と電気的に接続する上部電極を形成する、半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−３３９０５（Ｐ２０１２−３３９０５Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１１−１４１９９５（Ｐ２０１１−１４１９９５）
【出願日】平成２３年６月２７日（２０１１．６．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２３年６月２７日（２０１１．６．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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