説明

半導体装置、及び表示装置

【課題】トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。また、ビデオ信号によって指定された輝度からのずれが少なくかつデューティー比が高い表示装置を提供することを課題とする。
【解決手段】負荷と、前記負荷に供給する電流値を制御するトランジスタと、容量素子と、電源線と、第1のスイッチ乃至第3のスイッチとを有し、前記容量素子に前記トランジスタのしきい値電圧を保持させた後、ビデオ信号に応じた電位を入力し、前記しきい値電圧に前記電位を加算した電圧を保持させることで、トランジスタのしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給することができる。また、電源線の電位を変動させることでデューティー比が高い表示装置を提供することができる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動
させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に
関する。また、その表示装置を表示部に有する電子機器に関する。
【背景技術】
【0002】
近年、画素をエレクトロルミネッセンス(EL:Electro Luminesce
nce)などの発光素子を用いた自発光型の表示装置、いわゆる発光装置が注目を浴びて
いる。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオー
ド(OLED(Organic Light Emitting Diode))、EL
素子が注目を集めており、ELディスプレイなどに用いられるようになってきている。こ
れらの発光素子は自ら発光するため、液晶ディスプレイに比べて画素の視認性が高く、バ
ックライトが不要である。また、応答速度が速い等の利点がある。なお、発光素子の輝度
は、発光素子を流れる電流値によって制御されるものが多い。
【0003】
また、発光素子の発光を制御するトランジスタが画素ごとに設けられたアクティブマト
リクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシ
ブマトリクス型表示装置では困難な高精細、大画面の表示を可能とするだけでなく、パッ
シブマトリクス型表示装置を上回る低い消費電力で動作するため実用化が期待されている

【0004】
従来のアクティブマトリクス型表示装置の画素の構成を図46に示す(特許文献1)。
図46に示した画素は、薄膜トランジスタ(Thin Film Transistor
:TFT)11、TFT12、容量素子13、発光素子14を有し、信号線15及び走査
線16に接続されている。なお、TFT12のソースもしくはドレイン電極のいずれか一
方及び容量素子13の一方の電極には電源電位Vddが供給され、発光素子14の対向電
極にはグランド電位が供給されている。
【0005】
このとき、発光素子に供給する電流値を制御するTFT12、即ち駆動用TFTの半導
体層にアモルファスシリコンを用いた場合、劣化等によりしきい値電圧(Vth)に変動
が生じる。この場合、異なる画素に信号線15から同じ電位を印加したにもかかわらず、
発光素子14に流れる電流は画素ごとに異なり、表示される輝度が画素によって不均一と
なる。なお、駆動用TFTの半導体層にポリシリコンを用いた場合においても、トランジ
スタの特性が劣化したり、ばらついたりする。
【0006】
この問題を改善すべく、特許文献2において図47の画素を用いた動作方法が提案され
ている。図47に示した画素は、トランジスタ21、発光素子24に供給する電流値を制
御する駆動用トランジスタ22、容量素子23、発光素子24を有し、画素は信号線25
、走査線26に接続されている。なお、駆動用トランジスタ22はNMOSトランジスタ
であり、駆動用トランジスタ22のソース電極もしくはドレイン電極のいずれか一方には
グランド電位が供給され、発光素子24の対向電極にはVcaが供給される。
【0007】
この画素の動作おけるタイミングチャートを図48に示す。図48において、1フレー
ム期間は、初期化期間31、しきい値(Vth)書き込み期間32、データ書き込み期間
33及び発光期間34に分割される。なお、1フレーム期間とは1画面分の画像を表示す
る期間に相当し、初期化期間、しきい値(Vth)書き込み期間及びデータ書き込み期間
をまとめてアドレス期間と呼ぶ。
【0008】
まず、しきい値書き込み期間32において、駆動用トランジスタ22のしきい値電圧が
容量素子に書き込まれる。その後、データ書き込み期間33において、画素の輝度を示す
データ電圧(Vdata)が容量素子に書き込まれ、Vdata+Vthが容量素子に蓄
積される。そして、発光期間において駆動用トランジスタ22はオンとなり、Vcaを変
化させることでデータ電圧によって指定された輝度で発光素子24が点灯する。このよう
な動作により、駆動用トランジスタのしきい値の変動による輝度のばらつきを低減してい
る。
【0009】
特許文献3においても、駆動用TFTのしきい値電圧にデータ電位を加えた電圧がゲー
ト・ソース間電圧となり、TFTのしきい値電圧が変動した場合であっても流れる電流は
変化しないことが開示されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平8−234683号公報
【特許文献2】特開2004−295131号公報
【特許文献3】特開2004−280059号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
特許文献2及び3に記載されている動作方法はいずれの場合においても、Vcaの電位
を1フレーム期間当たりに数度と変化させることで上述した初期化、しきい値電圧の書き
込み、発光を行っていた。これらの画素において、Vcaが供給されている発光素子の一
方の電極、即ち対向電極は画素領域全体に形成されているため、初期化及びしきい値電圧
の書き込み以外にデータの書き込み動作を行っている画素がたとえ一つでもあると発光素
子を発光させることができない。よって、図49に示すように、1フレーム期間における
発光期間の割合(即ち、デューティー比)が小さくなってしまう。
【0012】
デューティー比が低いと発光素子や駆動用トランジスタに流す電流値を大きくする必要
があるため、発光素子にかかる電圧が大きくなり消費電力が大きくなる。また、発光素子
や駆動用トランジスタが劣化しやすくなるため、劣化前と同等の輝度を得るにはさらに大
きな電力を要することになる。
【0013】
また、対向電極は全画素接続されているため、発光素子は容量の大きい素子として機能
する。よって、対向電極の電位を変えるためには、高い消費電力が必要となる。
【0014】
上記問題を鑑み、本発明は、消費電力が低く、デューティー比の高い表示装置を提供す
ることを課題とする。また、データ電位によって指定された輝度からのずれが少ない画素
構成、半導体装置、及び表示装置を得ることを課題とする。
【0015】
なお、発光素子を有する表示装置のみが対象となるわけではなく、本発明はトランジス
タのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。
よって、駆動用トランジスタにより制御された電流を供給する先は、発光素子に限定され
ない。
【課題を解決するための手段】
【0016】
本発明の一は、トランジスタと、第1のスイッチと、第2のスイッチとを含む画素を有
し、前記トランジスタのソース電極及びドレイン電極の一方は前記第1のスイッチを介し
て前記トランジスタのゲート電極に電気的に接続され、前記トランジスタのソース電極及
びドレイン電極の他方は画素電極に電気的に接続され、前記トランジスタのソース電極及
びドレイン電極の他方は前記第2のスイッチに電気的に接続され、前記トランジスタのゲ
ート電極には、前記画素の階調に従った信号を入力することを特徴とする半導体装置であ
る。
【0017】
本発明の一は、保持容量と、トランジスタと、第1のスイッチと、第2のスイッチと、
第3のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は第1
の配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は画
素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前
記第3のスイッチを介して第2の配線と電気的に接続され、前記トランジスタのゲート電
極は前記第1のスイッチを介して第3の配線と電気的に接続され、前記トランジスタのゲ
ート電極は前記第2のスイッチを介して前記第1の配線と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記保持容量を介して前記ゲート電極と電
気的に接続されていることを特徴とする半導体装置である。
【0018】
本発明の一は、容量素子と、トランジスタと、第1のスイッチと、第2のスイッチと、
第3のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は第1
の配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は画
素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前
記第3のスイッチを介して第2の配線と電気的に接続され、前記トランジスタのゲート電
極は前記第1のスイッチを介して第3の配線と電気的に接続され、前記トランジスタのゲ
ート電極は前記第2のスイッチを介して前記第1の配線と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記容量素子を介して前記ゲート電極と電
気的に接続されていることを特徴とする半導体装置である。
【0019】
本発明の一は、トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、
第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は前記第4のスイッチを介して第1の配線に電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は画素電極と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記第3のスイッチを介して第2の配線と
電気的に接続され、前記トランジスタのゲート電極は前記第1のスイッチを介して第3の
配線と電気的に接続され、前記トランジスタのゲート電極は前記第2のスイッチを介して
前記第1の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の
他方は前記容量素子を介して前記ゲート電極と電気的に接続されていることを特徴とする
半導体装置である。
【0020】
本発明の一は、トランジスタと、容量素子と、第1のスイッチと、第2のスイッチと、
第3のスイッチと、第4のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は第1の配線に電気的に接続され、前記トランジスタのソース電極及びドレ
イン電極の他方は前記第4のスイッチを介して画素電極と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記第4のスイッチ及び前記第3のスイッ
チを介して第2の配線と電気的に接続され、前記トランジスタのゲート電極は前記第1の
スイッチを介して第3の配線と電気的に接続され、前記トランジスタのゲート電極は前記
第2のスイッチを介して前記第1の配線と電気的に接続され、前記トランジスタのソース
電極及びドレイン電極の他方は前記第4のスイッチ及び前記容量素子を介して前記ゲート
電極と電気的に接続されていることを特徴とする半導体装置である。
【0021】
前記第2の配線は、前記第3のスイッチを制御する配線と同一であってもよい。
【0022】
前記第2の配線は、前行もしくは次行の第1乃至第3のスイッチを制御する走査線のい
ずれかであってもよい。
【0023】
前記トランジスタは、Nチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
【0024】
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
【0025】
上記発明において、前記第1の配線に入力される電位はV1もしくはV2の二値であり
、前記第1のスイッチ乃至前記第3のスイッチが非導通状態のときのみV2の値をとり、
V1は前記第2の配線に入力される電位よりも高い電位であり、その差分は前記トランジ
スタのしきい値電圧分より大きく、V2はV1より高い値であることを特徴としてもよい

【0026】
また、前記トランジスタは、Pチャネル型トランジスタであってもよい。その場合、上
記発明において、前記第1の配線に入力される電位はV1もしくはV2の二値をとり、前
記第1のスイッチ乃至前記第3のスイッチが非導通状態のときのみV2の値であり、V1
は前記第2の配線に入力される電位よりも低い電位であり、その差分は前記トランジスタ
のしきい値電圧の絶対値分より大きく、V2はV1より低い値であることを特徴としても
よい。
【0027】
本発明の一は、ソース電極及びドレイン電極の一方が第1の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第2の配線に電気的に接続されるトランジスタと、
前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第1の配線に入力さ
れる第1の電位を前記トランジスタのゲート電極に印加し、なおかつ前記第2の配線に入
力される第2の電位を前記トランジスタのソース電極に印加することにより、前記保持容
量に第1の電圧を保持させる手段と、前記保持容量の電圧を第2の電圧まで放電させる手
段と、前記第1の電位に第3の電圧を加算した電位を前記トランジスタのゲート電極に印
加し、前記第2の電圧と第4の電圧とを加算した第5の電圧を前記保持容量に保持させる
手段と、前記第1の配線に前記第1の電位とは異なる第3の電位を入力することにより前
記トランジスタに設定された電流を負荷に供給する手段とを有することを特徴とする半導
体装置である。
【0028】
本発明の一は、ソース電極及びドレイン電極の一方が第1の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第2の配線に電気的に接続されるトランジスタと、
前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第1の配線に入力さ
れる第1の電位を前記トランジスタのゲート電極に印加し、なおかつ前記第2の配線に入
力される第2の電位を前記トランジスタのソース電極に印加することにより、前記保持容
量に第1の電圧を保持させる手段と、前記保持容量の電圧を前記トランジスタのしきい値
電圧まで放電させる手段と、前記第1の電位に第2の電圧を加算した電位を前記トランジ
スタのゲート電極に印加し、前記トランジスタのしきい値電圧と第3の電圧とを加算した
第4の電圧を前記保持容量に保持させる手段と、前記第1の配線に前記第1の電位とは異
なる第3の電位を入力することにより前記トランジスタに設定された電流を負荷に供給す
る手段とを有することを特徴とする半導体装置である。
【0029】
前記トランジスタは、Nチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
【0030】
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
【0031】
上記発明において、前記第1の電位は前記第2の電位よりも高い電位であり、その差分
は前記トランジスタのしきい値電圧分より大きく、なおかつ前記第1の電位は前記第3の
電位より低い値であることを特徴としてもよい。
【0032】
また、前記トランジスタは、Pチャネル型トランジスタであってもよい。この場合、前
記第1の電位は前記第2の電位よりも低い電位であり、その差分は前記トランジスタのし
きい値電圧の絶対値分より大きく、なおかつ前記第1の電位は前記第3の電位より高い値
であることを特徴としてもよい。
【0033】
また、本発明の一は、上記に記載した半導体装置を有する表示装置である。また、前記
表示装置を表示部に有する電子機器である。
【0034】
なお、明細書に示すスイッチは、電流の流れを制御できるものなら、電気的スイッチで
も機械的なスイッチでも特に限定されない。トランジスタでもよいし、ダイオードでもよ
いし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場
合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性(導
電型)は特に限定されない。ただし、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているもの
やマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジ
スタのソース電極の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動
作する場合はNチャネル型を、反対に、ソース電極の電位が、高電位側電源(Vddなど
)に近い状態で動作する場合はPチャネル型を用いることが望ましい。なぜなら、ゲート
ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
なお、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい

【0035】
なお、本発明において接続されているとは、電気的に接続されていることと同義である
。したがって、間に別の素子やスイッチなどが配置されていてもよい。
【0036】
なお、負荷は、何でもよい。例えば、EL素子(有機EL素子、無機EL素子又は有機
物及び無機物を含むEL素子)、電子放出素子などの発光素子の他、液晶素子、電子イン
クなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる
。なお、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ(
FED)、SED方式平面型ディスプレイ(SED:Surface−conducti
on Electron−emitter Disply)などが挙げられる。また電子
インクを用いた表示装置としては電子ペーパーがある。
【0037】
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体
基板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トラ
ンジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトラン
ジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置され
ている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板、プラスチック基
板などに配置することが出来る。
【0038】
なお、上述したように、本発明におけるトランジスタは、どのようなタイプのトランジ
スタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全てガ
ラス基板上に形成されていてもよいし、プラスチック基板や単結晶基板に形成されていて
もよいし、SOI基板上に形成されていてもよいし、どのような基板上に形成されていて
もよい。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の
基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくても
よい。例えば、回路の一部は、ガラス基板上にTFTを用いて形成し、回路の別の一部は
、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接
続してガラス基板上に配置してもよい。あるいは、そのICチップをTAB(Tape
Automated Bonding)やプリント基板を用いてガラス基板と接続しても
よい。
【0039】
本明細書においては、一画素とは色要素を示すものとする。よって、R(赤)G(緑)
B(青)の色要素からなるフルカラー表示装置の場合には、一画素とはRの色要素やGの
色要素やBの色要素のいずれか一をいうものとする。
【0040】
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み
合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素(例えば
RGB)でフルカラー表示を行う場合に、1つの画像の最小要素を表す三つの色要素の画
素がいわゆるデルタ配置されている場合も含むものとする。また、色要素毎にその画素の
大きさが異なっていてもよい。
【0041】
なお、本明細書において、半導体装置とは半導体素子(トランジスタやダイオードなど
)を含む回路を有する装置をいう。また、表示装置とは、基板上に負荷を含む複数の画素
やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけではなく、そ
れにフレキシブルプリントサーキット(FPC)やプリント配線基盤(PWB)が取り付
けられたものも含む。
【発明の効果】
【0042】
本発明により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを
抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給する
ことができる。特に、負荷として発光素子を用いる場合、輝度のばらつきが少なくデュー
ティー比が高い表示装置を提供することができる。
【図面の簡単な説明】
【0043】
【図1】実施の形態1に示す画素構成を説明する図。
【図2】図1で示した画素の動作を説明するタイミングチャート。
【図3】図1で示した画素の動作を説明する図。
【図4】実施の形態1に示す画素構成を説明する図。
【図5】チャネル長変調による電圧−電流特性のモデル図。
【図6】実施の形態1に示す表示装置を説明する図。
【図7】実施の形態3に示す画素構成を説明する図。
【図8】実施の形態3に示す画素構成を説明する図。
【図9】実施の形態3に示す画素構成を説明する図。
【図10】実施の形態4に示す画素構成を説明する図。
【図11】実施の形態4に示す画素構成を説明する図。
【図12】実施の形態5に示す画素構成を説明する図。
【図13】図12で示した画素の動作を説明するタイミングチャート。
【図14】実施の形態7に示す画素構成を説明する図。
【図15】図14で示した画素の動作を説明するタイミングチャート。
【図16】図14で示した画素の動作を説明する図。
【図17】実施の形態8に示す画素の部分断面図。
【図18】実施の形態8に示す発光素子を説明する図。
【図19】実施の形態8に示す光の取り出し方向を説明する図。
【図20】実施の形態8に示す画素の部分断面図。
【図21】実施の形態8に示す画素の部分断面図。
【図22】実施の形態8に示す画素の部分断面図。
【図23】実施の形態8に示す画素の部分断面図。
【図24】実施の形態8に示す画素の部分断面図。
【図25】実施の形態9に示す表示装置を説明する図。
【図26】実施の形態9に示す表示装置を説明する図。
【図27】実施の形態9に示す表示装置を説明する図。
【図28】実施の形態9に示す画素の部分断面図。
【図29】実施の形態6に示す画素構成を説明する図。
【図30】実施の形態6に示す画素構成を説明する図。
【図31】実施の形態6に示す画素構成を説明する図。
【図32】実施の形態7に示す画素構成を説明する図。
【図33】本発明を適用可能な電子機器を説明する図。
【図34】携帯電話機の構成例を示す図。
【図35】ELモジュールの例を示す図。
【図36】ELテレビ受像器の主要な構成を示すブロック図。
【図37】実施の形態6に示す画素構成を説明する図。
【図38】図4に示す画素の上面図。
【図39】実施の形態2に示す画素構成を説明する図。
【図40】実施の形態1に示す表示装置の書き込み動作を説明する図。
【図41】実施の形態5に示す画素構成を説明する図。
【図42】デジタル階調方式と時間階調方式とを組み合わせた駆動方式を説明する図。
【図43】実施の形態6に示す画素構成を説明する図。
【図44】実施の形態6に示す画素構成を説明する図。
【図45】実施の形態1に記載した画素構成を説明する図。
【図46】従来技術の画素構成を説明する図。
【図47】従来技術の画素構成を説明する図。
【図48】従来技術に示した画素を動作させるタイミングチャート。
【図49】従来技術を用いた際の1フレーム期間における発光期間の割合を説明する図。
【発明を実施するための形態】
【0044】
以下、本発明の一態様について説明する。但し、本発明は多くの異なる態様で実施する
ことが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは当業者であれば容易に理解される。従って、本形態の記載内容に
限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じも
のを指す符号は異なる図面間で共通して用いる。
【0045】
(実施の形態1)
本発明の画素の基本構成について、図1を用いて説明する。図1に示す画素は、トラン
ジスタ111、第1のスイッチ112、第2のスイッチ113、第3のスイッチ114、
容量素子115、発光素子116を有する。なお、画素は、信号線117、第1の走査線
118、第2の走査線119、第3の走査線120、電源線121及び電位供給線122
に接続されている。本実施の形態において、トランジスタ111はNチャネル型トランジ
スタとし、そのゲート・ソース間電圧(Vgs)がしきい値電圧(Vth)を上回ったと
き、導通状態になるものとする。また、発光素子116の画素電極は陽極、対向電極12
3は陰極とする。なお、トランジスタのゲート・ソース間電圧はVgs、ドレイン・ソー
ス間電圧はVds、しきい値電圧はVth、容量素子に蓄積された電圧はVcsと記し、
電源線121、電位供給線122、信号線117を、それぞれ第1の配線、第2の配線、
第3の配線とも呼ぶ。
【0046】
トランジスタ111の第1の電極(ソース電極及びドレイン電極の一方)は、発光素子
116の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は電源
線121に接続され、ゲート電極は第2のスイッチ113を介して電源線121と接続さ
れている。また、トランジスタ111のゲート電極は、第1のスイッチ112を介して信
号線117とも接続されており、第1の電極は第3のスイッチ114を介して電位供給線
122とも接続されている。
【0047】
さらに、トランジスタ111のゲート電極と第1の電極との間に容量素子115が接続
されている。つまり、容量素子115の第1の電極がトランジスタ111のゲート電極に
、第2の電極がトランジスタ111の第1の電極に接続されている。容量素子115は、
配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、トランジスタ11
1のゲート容量を用いて省略することもできる。これらの電圧を保持する手段を保持容量
と言う。
【0048】
なお、第1の走査線118、第2の走査線119、第3の走査線120に信号を入力す
ることにより、それぞれ第1のスイッチ112、第2のスイッチ113、第3のスイッチ
114のオンオフが制御される。
【0049】
信号線117には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに
応じた電位が入力される。
【0050】
次に、図1で示した画素の動作について図2のタイミングチャート及び図3を用いて説
明する。なお、図2において1画面分の画像を表示する期間に相当する1フレーム期間は
、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアドレス期間
と呼ぶ。1フレーム期間は特に限定はないが、画像をみる人がちらつき(フリッカ)を感
じないように少なくとも1/60秒以下とすることが好ましい。
【0051】
なお、発光素子116の対向電極123にはV1の電位が、電位供給線122にはV1
−Vth−α(α:任意の正の数)の電位が入力される。また、電源線121には、アド
レス期間はV1、発光期間ではV2の電位が入力される。ただし、V2>V1とする。
【0052】
ここでは動作を説明するために、発光素子116の対向電極123の電位は、アドレス
期間における電源線121の電位と同じであるとしたが、発光素子116が発光するため
に少なくとも必要とする電位差をVELとすると対向電極123の電位はV1−Vth−
α―VELの電位より高い値であれば良い。また、発光期間における電源線121の電位
V2は、対向電極123の電位と発光素子116が発光するために少なくとも必要とする
電位差(VEL)とを加算した値より大きい値であれば良いが、説明上ここでは対向電極
123の電位をV1としたため、V2はV1+VELより大きい値であれば良いというこ
とになる。
【0053】
まず、図2(A)及び図3(A)に示すように初期化期間では、第1のスイッチ112
をオフとし、第2のスイッチ113及び第3のスイッチ114をオンとする。このとき、
トランジスタ111の第1の電極はソース電極となり、その電位は電位供給線122と等
しくなるためV1−Vth−αとなる。一方、ゲート電極の電位はV1となる。よって、
トランジスタ111のゲート・ソース間電圧VgsはVth+αとなり、トランジスタ1
11は導通状態となる。そして、トランジスタ111のゲート電極と第1の電極との間に
設けられた容量素子115にVth+αが保持される。つまり、電位供給線122はトラ
ンジスタ111がオンとなる電位であれば良く、第3のスイッチ114はトランジスタ1
11がオンとなる電位をトランジスタの第1の電極に供給するか否かを選択する機能があ
れば良い。
【0054】
次に、図2(B)及び図3(B)に示すしきい値書き込み期間では、第3のスイッチ1
14をオフとする。そのため、トランジスタ111の第1の電極即ちソース電極の電位は
次第に上昇しV1−Vthとなったところ、つまりトランジスタ111のゲート・ソース
間電圧Vgsがしきい値電圧(Vth)となったところで、トランジスタ111は非導通
状態となる。よって、容量素子115に保持される電圧はVthとなる。
【0055】
その後の図2(C)及び図3(C)に示すデータ書き込み期間においては、第2のスイ
ッチ113をオフとした後、第1のスイッチ112をオンとし、信号線117より輝度デ
ータに応じた電位(V1+Vdata)を入力する。このときに、容量素子115に保持
される電圧Vcsは、容量素子115及び発光素子116の静電容量をそれぞれC1、C
2とすると式(1)のように表すことができる。
【数1】

【0056】
ただし、発光素子116は容量素子115に比べ膜厚が薄いうえ電極面積が大きいため
、C2>>C1となる。よって、C2/(C1+C2)≒1より容量素子115に保持さ
れる電圧Vcsは式(2)となり、トランジスタ111は導通状態になる。なお、Vda
ta≦0の電位を入力した場合には、非導通状態となり非発光とすることができる。
【数2】

【0057】
次に、図2(D)及び図3(D)に示す発光期間では、第1のスイッチ112をオフと
し、電源線121の電位をV2とする。このとき、トランジスタ111のゲート・ソース
間電圧はVgs=Vth+Vdataであり、これに応じた電流がトランジスタ111及
び発光素子116に流れ、発光素子116が発光する。
【0058】
なお、発光素子に流れる電流Iは、トランジスタ111を飽和領域で動作させた場合、
式(3)で表される。
【数3】

【0059】
また、トランジスタ111を線形領域で動作させた場合、発光素子に流れる電流Iは式
(4)で表される。
【数4】

【0060】
ここで、Wはトランジスタ111のチャネル幅、Lはチャネル長、μは移動度、Cox
は蓄積容量を指す。
【0061】
式(3)及び式(4)より、トランジスタ111の動作領域が飽和領域、線形領域のい
ずれの場合においても、発光素子116に流れる電流は、トランジスタ111のしきい値
電圧(Vth)に依存しない。よって、トランジスタ111のしきい値電圧のばらつきに
起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子116に供
給することができる。
【0062】
以上のことから、トランジスタ111のしきい値電圧のばらつきに起因した輝度のばら
つきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電
力を低くすることが可能である。
【0063】
さらに、トランジスタ111を飽和領域で動作させた場合においては、発光素子116
の劣化による輝度のばらつきも抑制できる。発光素子116が劣化すると、発光素子11
6のVELは増大し、トランジスタ111の第1の電極、即ちソース電極の電位は上昇す
る。このとき、トランジスタ111のソース電極は容量素子115の第2の電極に、トラ
ンジスタ111のゲート電極は容量素子115の第1の電極に接続されており、なおかつ
ゲート電極側は浮遊状態となっている。そのため、ソース電位の上昇に伴い、同じ電位だ
けトランジスタ111のゲート電位も上昇する。よって、トランジスタ111のVgsは
変化しないため、たとえ発光素子が劣化してもトランジスタ111及び発光素子116に
流れる電流に影響しない。なお、式(3)においても発光素子に流れる電流Iはソース電
位やドレイン電位に依存しないことがわかる。
【0064】
よって、トランジスタ111を飽和領域で動作させた場合においては、トランジスタ1
11のしきい値電圧のばらつき及び発光素子116の劣化に起因したトランジスタ111
に流れる電流のばらつきを抑制することができる。
【0065】
なお、トランジスタ111を飽和領域で動作させた場合、チャネル長Lが短いほど、降
伏現象によりドレイン電圧を著しく増大させると電流が大量に流れやすい。
【0066】
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動
し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が
増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅し
ていきゲート下においてチャネルの厚さが0となる境界箇所であり、ピンチオフ電圧とは
ピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Lが短いほど
起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図5に示す。な
お、図5において、トランジスタのチャネル長Lは(a)>(b)>(c)である。
【0067】
以上のことから、トランジスタ111を飽和領域で動作させる場合、ドレイン・ソース
間電圧Vdsに対して電流Iが一定なら上述したように発光素子116の劣化の影響をよ
り小さくできることを考慮に入れると、ドレイン・ソース間電圧Vdsに対する電流Iは
より一定に近い方が好ましい。よって、トランジスタ111のチャネル長Lは長い方がよ
り好ましい。たとえば、トランジスタのチャネル長Lはチャネル幅Wより大きい方が好ま
しい。また、チャネル長Lは10μm以上50μm以下、より望ましくは15μm以上4
0μm以下が好ましい。ただし、チャネル長L及びチャネル幅Wはこれに限定されない。
【0068】
また、初期化期間において発光素子116に逆方向のバイアス電圧を印加しているため
、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。
よって、発光素子の寿命を延ばすことができる。
【0069】
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図1に示した発光素子116は、EL素子(有機EL素子、無機EL素子
又は有機物及び無機物を含むEL素子)、電子放出素子、液晶素子、電子インクなどを適
用することができる。
【0070】
また、トランジスタ111は発光素子116に供給する電流値を制御する機能を有して
いれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用い
た薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結晶
半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトラン
ジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半
導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用するこ
とができる。
【0071】
第1のスイッチ112は画素の階調に従った信号を容量素子に入力するタイミングを選
択し、トランジスタ111のゲート電極に供給する信号を制御するものであり、第2のス
イッチ113はトランジスタ111のゲート電極に所定の電位を与えるタイミングを選択
し、トランジスタ111のゲート電極に所定の電位を供給するか否かを制御するものであ
り、第3のスイッチ114は容量素子115に書き込まれた電位を初期化するための所定
の電位を与えるタイミングを選択したり、トランジスタ111の第1の電極の電位を低く
するものである。そのため、第1のスイッチ112、第2のスイッチ113、第3のスイ
ッチ114は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダ
イオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第1乃至第3のス
イッチは、上記のタイミングで信号もしくは電位を画素に与えることができれば特に必要
はない。例えば、画素の階調に従った信号をトランジスタ111のゲート電極に入力する
ことができる場合には、図45に示すように第1のスイッチ112を設けなくても良い。
図45に示す画素は、トランジスタ111、第2のスイッチ113、第3のスイッチ11
4、画素電極4540を有する。そして、トランジスタ111の第1の電極(ソース電極
及びドレイン電極の一方)は画素電極4540と第3のスイッチ114とに接続され、ゲ
ート電極は第2のスイッチ113を介してトランジスタ111の第2の電極と接続されて
いる。なお、トランジスタ111のゲート容量4515を保持容量として利用しているた
め、図1における容量素子115を特に設ける必要なない。このような画素においても、
図2に示すタイミングチャートに従って各スイッチを動作させ、それぞれの電極に所望の
電位を供給することで、トランジスタ111のしきい値電圧のばらつきに起因した電流値
のばらつきを抑制することができる。よって、画素電極4540に所望の電流を供給する
ことができる。
【0072】
次に、図4に第1のスイッチ112、第2のスイッチ113、第3のスイッチ114に
Nチャネル型のトランジスタを適用した場合について示す。なお、図1の構成と共通する
ところは共通の符号を用いてその説明を省略する。
【0073】
第1のスイッチングトランジスタ412が第1のスイッチ112に相当し、第2のスイ
ッチングトランジスタ413が第2のスイッチ113に相当し、第3のスイッチングトラ
ンジスタ414が第3のスイッチ114に相当する。なお、トランジスタ111のチャネ
ル長は、第1のスイッチングトランジスタ412、第2のスイッチングトランジスタ41
3及び第3のスイッチングトランジスタ414のいずれのトランジスタのチャネル長より
長い方が好ましい。
【0074】
第1のスイッチングトランジスタ412のゲート電極は第1の走査線118に接続され
、第1の電極が信号線117に接続され、第2の電極が容量素子115の第1の電極及び
トランジスタ111のゲート電極に接続されている。
【0075】
また、第2のスイッチングトランジスタ413はゲート電極が第2の走査線119に接
続され、第1の電極が容量素子115の第1の電極及びトランジスタ111のゲート電極
に接続され、第2の電極が電源線121及びトランジスタ111の第2の電極と接続され
ている。
【0076】
第3のスイッチングトランジスタ414はゲート電極が第3の走査線120に接続され
、第1の電極が容量素子115の第2の電極、トランジスタ111の第1の電極及び発光
素子116の画素電極に接続され、第2の電極が電位供給線122に接続されている。
【0077】
各々のスイッチングトランジスタは、それぞれの走査線に入力される信号がHレベルの
ときにオンとなり、入力される信号がLレベルのときにオフとなる。
【0078】
図4に示した画素の上面図の一形態を図38に示す。導電層3810は、第1の走査線
118と第1のスイッチングトランジスタ412のゲート電極として機能する部分を含み
、導電層3811は信号線117と第1のスイッチングトランジスタ412の第1の電極
として機能する部分を含む。また、導電層3812は第1のスイッチングトランジスタ4
12の第2の電極として機能する部分と、容量素子115の第1の電極として機能する部
分と第2のスイッチングトランジスタ413の第1の電極として機能する部分を含む。導
電層3813は第2のスイッチングトランジスタ413のゲート電極として機能する部分
を含み、配線3814を介して第2の走査線119と接続されている。導電層3822は
第2のスイッチングトランジスタ413の第2の電極として機能する部分とトランジスタ
111の第2の電極として機能する部分を含み、配線3815を介して電源線121と接
続されている。導電層3816はトランジスタ111の第1の電極として機能する部分を
含み、発光素子の画素電極3844と接続されている。導電層3817はトランジスタ1
11のゲート電極として機能する部分を含み、配線3818を介して導電層3812と接
続されている。また、導電層3819は第3の走査線120と第3のスイッチングトラン
ジスタ414のゲート電極として機能する部分を含む。導電層3820は第3のスイッチ
ングトランジスタ414の第1の電極として機能する部分を含み、画素電極3844と接
続されている。また、第3のスイッチングトランジスタ414の第2の電極として機能す
る部分を含む導電層3821は配線3823を介して電位供給線122と接続されている

【0079】
なお、各々の導電層のうち第1のスイッチングトランジスタ412のゲート電極、第1
の電極及び第2の電極として機能する部分は半導体層3833と重なって形成されている
部分であり、第2のスイッチングトランジスタ413のゲート電極、第1の電極及び第2
の電極として機能する部分は半導体層3834と重なって形成されている部分であり、第
3のスイッチングトランジスタ414のゲート電極、第1の電極及び第2の電極として機
能する部分は半導体層3835と重なって形成されている部分である。また、トランジス
タ111のゲート電極、第1の電極及び第2の電極として機能する部分は半導体層383
6と重なって形成されている導電層部分である。容量素子115は、導電層3812と画
素電極3844が重なっている部分に形成されている。
【0080】
図4の画素構成においても、図1と同様の動作方法によりトランジスタ111のしきい
値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度デ
ータに対応した電流を発光素子116に供給することができ、輝度のばらつきを抑制する
ことが可能となる。また、トランジスタ111を飽和領域で動作させた場合においては、
発光素子116の劣化に起因した輝度のばらつきも抑制することができる。
【0081】
また、Nチャネル型のトランジスタのみで画素を構成することができるため、製造工程
の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルフ
ァス半導体やセミアモルファス半導体(若しくは微結晶半導体ともいう)などの非晶質半
導体を用いることができる。例えば、アモルファス半導体としてアモルファスシリコン(
a−Si:H)が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程
の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることがで
きる。
【0082】
なお、第1のスイッチングトランジスタ412、第2のスイッチングトランジスタ41
3及び第3のスイッチングトランジスタ414は、単なるスイッチとして動作させるため
、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ないトラン
ジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を
設けているものやマルチゲート構造にしているものなどがある。また、Nチャネル型とP
チャネル型の両方を用いて、CMOS型のスイッチにしてもよい。
【0083】
続いて、本発明の画素を有する表示装置について図6を用いて説明する。
【0084】
表示装置は、信号線駆動回路611、走査線駆動回路612及び画素部613を有し、
画素部613には、信号線駆動回路611から列方向に伸張して配置された複数の信号線
S1〜Smと、走査線駆動回路612から行方向に伸張して配置された複数の第1の走査
線G1_1〜Gn_1、第2の走査線G1_2〜Gn_2、第3の走査線G1_3〜Gn
_3及び電源線P1_1〜Pn_1と、信号線S1〜Smに対応してマトリクスに配置さ
れた複数の画素614とを有する。また、第1の走査線G1_1〜Gn_1と平行に複数
の電位供給線P1_2〜Pn_2を有している。そして、各画素614は、信号線Sj(
信号線S1〜Smのうちいずれか一)、第1の走査線Gi_1(走査線G1_1〜Gn_
1のうちいずれか一)、第2の走査線Gi_2、第3の走査線Gi_3、電源線Pi_1
、電位供給線Pi_2と接続されている。
【0085】
なお、信号線Sj、第1の走査線Gi_1、第2の走査線Gi_2、第3の走査線Gi
_3、電源線Pi_1、電位供給線Pi_2は、それぞれ図1の信号線117、第1の走
査線118、第2の走査線119、第3の走査線120、電源線121、電位供給線12
2に相当する。
【0086】
走査線駆動回路612から出力される信号により、動作させる画素の行を選択すると共
に同行に属するそれぞれの画素に対し同時に図2に示した動作を行う。なお、図2のデー
タ書き込み期間においては、選択された行の画素に信号線駆動回路611から出力された
ビデオ信号を書き込む。このとき、それぞれの画素の輝度データに応じた電位が各信号線
S1〜Smに入力される。
【0087】
図40に示すように、例えばi行目のデータ書き込み期間を終えるとi+1行目に属す
る画素へ信号の書き込みを行う。なお、図40には、各行におけるデータ書き込み期間を
表すためにこれを忠実に表すことができる図2の第1のスイッチ112の動作のみを抜き
出して記載している。また、i行目においてデータ書き込み期間を終えた画素は、発光期
間に移り、その画素へ書き込まれた信号にしたがって発光する。
【0088】
よって、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非
常に大きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
【0089】
また、しきい値書き込み期間を長く設定することも可能であるため、トランジスタのし
きい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信
頼性が向上する。
【0090】
なお、図6に示した表示装置の構成は一例であって本発明はこれに限定されない。例え
ば、電位供給線P1_2〜Pn_2は第1の走査線G1_1〜Gn_1と平行に配置され
ている必要はなく、信号線S1〜Smに平行に配置されていても良い。
【0091】
また、しきい値電圧のばらつきには、画素間における各トランジスタのしきい値電圧
の違いのほか、1つのトランジスタに注目した場合において経時的なしきい値電圧の変化
も含むものとする。さらに、各トランジスタのしきい値電圧の違いは、トランジスタの作
製時におけるトランジスタ特性の違いによるものも含まれるものとする。なお、ここでい
うトランジスタは発光素子等の負荷に電流を供給する機能を有するトランジスタを指す。
【0092】
(実施の形態2)
本実施形態では、実施の形態1とは異なる構成の画素を図39に示す。なお、実施の形
態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。
【0093】
図39(A)に示す画素は、トランジスタ111、第1のスイッチ112、第2のスイ
ッチ113、整流素子3914、容量素子115、発光素子116を有する。なお、画素
は、信号線117、第1の走査線118、第2の走査線119、第3の走査線3920及
び電源線121に接続されている。図39(A)に示した画素は、図1における第3のス
イッチ114に整流素子3914を用いた構成となっており、容量素子115の第2の電
極、トランジスタ111の第1の電極及び発光素子116の画素電極は、整流素子391
4を介して第3の走査線3920と接続されている。つまり、整流素子3914はトラン
ジスタ111の第1の電極から第3の走査線3920に電流が流れるように接続されてい
る。もちろん、実施の形態1に示したように第1のスイッチ112及び第2のスイッチ1
13については、トランジスタ等を用いてもよい。また、整流素子3914には、図39
(B)に示すショットキー・バリア型3951、PIN型3952、PN型3953のダ
イオードの他、ダイオード接続されているトランジスタ3954、3955等を用いるこ
とができる。ただし、トランジスタ3954及びトランジスタ3955は、電流を流す方
向によってトランジスタの極性を適宜選択する必要がある。
【0094】
整流素子3914は、第3の走査線3920にHレベルの信号が入力されたときには電
流が流れず、Lレベルの信号が入力されたときには整流素子3914に電流が流れる。よ
って、図39の画素を図1と同様に動作させる際には、初期化期間において第3の走査線
3920にLレベルの信号を入力し、それ以外の期間においてはHレベルの信号を入力す
る。ただし、Lレベルの信号は、整流素子3914にただ電流が流れるだけではなく容量
素子115の第2の電極の電位をV1−Vth−α(α:任意の正の数)にまで下げる必
要があるためV1−Vth−α−β(α:任意の正の数)の電位であることとする。なお
、βは整流素子3914の順方向におけるしきい値電圧を指す。
【0095】
上記事項を考慮し、図39の画素構成においても図1と同様に動作させることによりト
ランジスタ111のしきい値電圧のばらつきに起因した電流値のばらつきを抑制すること
ができる。よって、輝度データに対応した電流を発光素子116に供給することができ、
輝度のばらつきを抑制することが可能となる。また、トランジスタ111を飽和領域で動
作させた場合においては、発光素子116の劣化に起因した輝度のばらつきも抑制するこ
とができる。さらに、整流素子3914を用いることで、配線数を減らすことが可能とな
り、開口率を向上させることができる。
【0096】
さらに、図6の表示装置に本実施形態で示した画素を適用することができる。実施の形
態1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開
始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光すること
が可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を
非常に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少
なくデューティー比が高い表示装置を得ることができる。
【0097】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0098】
また、本実施形態は、上述した図1以外にもその他の実施の形態に示した画素構成とも
自由に組み合わせることができる。つまり、整流素子3914は、他の実施形態に示した
画素にも適用することが可能である。
【0099】
(実施の形態3)
本実施形態では、実施の形態1とは異なる構成の画素を図7乃至9に示す。なお、実施
の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有
する部分の詳細な説明は省略する。
【0100】
図7に示す画素700は、トランジスタ111、第1のスイッチ112、第2のスイッ
チ113、第3のスイッチ114、容量素子115、発光素子116を有する。なお、画
素700は、信号線117、第1の走査線718、第2の走査線119、第3の走査線1
20、電源線121及び次行の第1の走査線718に接続されている。
【0101】
実施の形態1に示した図1の画素ではトランジスタ111の第1の電極は第3のスイッ
チ114を介して電位供給線122に接続していたのに対し、図7では次行の第1の走査
線718に接続することができる。これは、電位供給線122に限らず、初期化期間にお
いてトランジスタ111の第1の電極に所定の電位を供給できれば良いからである。その
ため、初期化期間において所定の電位をトランジスタ111の第1の電極に供給できれば
供給する配線はたえず一定の電位である必要はない。よって、電位供給線のかわりに次行
の第1の走査線718を用いることができる。このように、次行と配線を共有することで
配線数を減らすことが可能となり、開口率を向上させることができる。
【0102】
なお、図7に示した画素構成においても、実施の形態1と同様の動作をさせることによ
り、トランジスタ111のしきい値電圧のばらつきに起因した電流値のばらつきを抑制す
ることができる。よって、輝度データに対応した電流を発光素子116に供給することが
でき、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として
動作させるため消費電力を低くすることが可能である。なお、トランジスタ111の動作
領域は特に限定されないが、飽和領域の場合の方が効果は顕著にあらわれる。さらに、ト
ランジスタ111を飽和領域で動作させた場合には、発光素子116の劣化に起因したト
ランジスタ111に流れる電流のばらつきを抑制することができる。
【0103】
ただし、第1の走査線718において第1のスイッチ112をオフさせる信号はV1−
Vth−α(α:任意の正の数)の電位となる。そのため、V1−Vth−α(α:任意
の正の数)の電位でオフとなる第1のスイッチ112を使用する必要がある。また、画素
700が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重ならないよ
うに動作させる必要がある。
【0104】
なお、第3のスイッチ114にNチャネル型トランジスタを用いた場合、第3の走査線
120において第3のスイッチ114をオフさせる電位は、第1の走査線718において
第1のスイッチ112をオフさせる信号であるV1−Vth−αの電位より下げてもよく
、この場合トランジスタがオフとなる際のゲート・ソース間電圧を負の値とすることが可
能となる。よって、第3のスイッチ114がオフした際の電流漏れを少なくすることがで
きる。
【0105】
また、図8の画素800に示すように図1の電位供給線122を次行の第2の走査線8
19と共有しても良い。画素800においても、実施の形態1と同様の動作をさせること
ができる。ただし、第2の走査線819において第2のスイッチ113をオフさせる信号
はV1−Vth−α(α:任意の正の数)の電位となる。そのため、V1−Vth−α(
α:任意の正の数)の電位でオフとなる第2のスイッチ113を使用する必要がある。ま
た、画素800が属する行の初期化期間は配線を共有した行のしきい値書き込み期間と重
ならないように動作させる必要がある。
【0106】
なお、第3のスイッチ114にNチャネル型トランジスタを用いた場合、第3の走査線
120において第3のスイッチ114をオフさせる信号は、第2の走査線819において
第2のスイッチ113をオフさせる信号であるV1−Vth−αの電位より下げてもよく
、この場合第3のスイッチ114がオフした際の電流漏れを少なくすることができる。
【0107】
また、図9の画素900に示すように図1の電位供給線122を前行の第3の走査線9
20と共有しても良い。画素900においても、実施の形態1と同様の動作をさせること
ができる。ただし、第3の走査線920において第3のスイッチ114をオフさせる信号
はV1−Vth−α(α:任意の正の数)の電位となる。そのため、V1−Vth−α(
α:任意の正の数)の電位でオフとなる第3のスイッチ114を使用する必要がある。ま
た、画素900が属する行の初期化期間は配線を共有した行の初期化期間と重ならないよ
うに動作させる必要があるが、初期化期間がデータ書き込み期間より短く設定されている
場合には特に問題はない。
【0108】
なお、本実施形態では図1の電位供給線122が次行もしくは前行の走査線と共有する
場合について示したが、初期化期間にV1−Vth−α(α:任意の正の数)の電位を供
給することが可能な配線であればそれ以外でも良い。
【0109】
さらに、本実施形態で示した画素を図6の表示装置に適用することができる。なお、表
示装置において、図7乃至図9に記載した画素ごとの動作の制約及び各行におけるデータ
書き込み期間が重複しない範囲内で、各行自由に初期化開始時期を設定することができる
。また、各画素は自身のアドレス期間を除き発光することが可能であるため、1フレーム
期間における発光期間の割合(即ち、デューティー比)を非常に大きくでき、おおむね1
00%にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い
表示装置を得ることができる。
【0110】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0111】
また、本実施の形態は、上述した図1以外の実施の形態1及び2に示した画素構成とも
自由に組み合わせることができる。
【0112】
(実施の形態4)
本実施形態では、実施の形態1とは異なる構成の画素について図10に示す。なお、実
施の形態1と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を
有する部分の詳細な説明は省略する。
【0113】
図10に示す画素は、トランジスタ1011、第1のスイッチ112、第2のスイッチ
113、第3のスイッチ114、容量素子115、発光素子116を有する。なお、画素
は、信号線117、第1の走査線118、第2の走査線119、第3の走査線120、電
源線121及び電位供給線122に接続されている。
【0114】
本実施形態におけるトランジスタ1011は、トランジスタを2つ直列に接続したマル
チゲート型トランジスタであり、実施の形態1のトランジスタ111と同じ位置に設けら
れている。ただし、直列に接続されるトランジスタの数は特に限定されない。
【0115】
実施の形態1と同様に図10に示した画素を動作させることにより、トランジスタ10
11のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よ
って、輝度データに対応した電流を発光素子116に供給することができ、輝度のばらつ
きを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費
電力を低くすることが可能である。なお、トランジスタ1011の動作領域は特に限定さ
れないが、飽和領域の場合の方が効果は顕著にあらわれる。
【0116】
さらに、トランジスタ1011を飽和領域で動作させた場合には、発光素子116の劣
化に起因したトランジスタ1011に流れる電流のばらつきを抑制することができる。
【0117】
本実施形態におけるトランジスタ1011のチャネル長Lは、直列に接続された2つの
トランジスタのチャネル幅が等しい場合、各トランジスタのチャネル長の合計として作用
する。よって、飽和領域においてドレイン・ソース間電圧Vdsにかかわらず、より一定
に近い電流値を得られやすい。特に、トランジスタ1011は長いチャネル長Lを有する
トランジスタの作製が困難な場合に有効である。なお、2つのトランジスタの接続部は抵
抗として機能する。
【0118】
なお、トランジスタ1011は発光素子116に供給する電流値を制御する機能を有し
ていれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用
いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単結
晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるトラ
ンジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機
半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用する
ことができる。
【0119】
また、図10に示した画素は、図1に示した画素と同様、第1のスイッチ112、第2
のスイッチ113、第3のスイッチ114はトランジスタを用いることができる。
【0120】
さらに、図6の表示装置に本実施形態で示した画素を適用することができ、実施の形態
1と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非
常に大きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
【0121】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0122】
なお、トランジスタ1011は直列に接続されたトランジスタに限らず、図11のトラ
ンジスタ1111に示すような並列にトランジスタが接続された構成であっても良い。ト
ランジスタ1111により、より大きな電流を発光素子116に供給することができる。
また、並列に接続した2つのトランジスタによってトランジスタの特性が平均化されるた
め、トランジスタ1111を構成するトランジスタ本来の特性ばらつきをより小さくする
ことができる。ばらつきが小さいと図2に示した動作によりトランジスタのしきい値電圧
のばらつきに起因する電流値のばらつきをより抑制しやすくすることができる。
【0123】
また、本実施の形態は、上述した図1に限らずその他の実施の形態に示した画素構成に
も適用することが可能である。
【0124】
(実施の形態5)
本実施形態では、本発明の画素において、発光素子に供給する電流値を制御するトラン
ジスタを期間毎に切り替えることにより、トランジスタの経時的な劣化を平均化する画素
構成について図12を用いて説明する。
【0125】
図12に示す画素は、第1のトランジスタ1201、第2のトランジスタ1202、第
1のスイッチ1212、第2のスイッチ1213、第3のスイッチ1214、第4のスイ
ッチ1203、第5のスイッチ1204、容量素子1215、発光素子1216を有する
。なお、画素は、信号線1217、第1の走査線1218、第2の走査線1219、第3
の走査線1220、電源線1221及び電位供給線1222に接続されている。さらに、
図12には図示していないが、第4のスイッチ1203及び第5のスイッチ1204のオ
ン、オフを制御する第4及び第5の走査線にも接続されている。本実施形態において、第
1のトランジスタ1201及び第2のトランジスタ1202はNチャネル型トランジスタ
とし、それぞれのトランジスタはゲート・ソース間電圧(Vgs)がしきい値電圧を上回
ったとき、導通状態になるものとする。また、発光素子1216の画素電極は陽極、対向
電極1223は陰極とする。なお、トランジスタのゲート・ソース間電圧はVgs、容量
素子に蓄積された電圧はVcsと記す。また、第1のトランジスタ1201のしきい値電
圧をVth1、第2のトランジスタ1202のしきい値電圧をVth2と記す。電源線1
221、電位供給線1222、信号線1217を、それぞれ第1の配線、第2の配線、第
3の配線とも呼ぶ。
【0126】
第1のトランジスタ1201は、第1の電極が第4のスイッチ1203を介して発光素
子1216の画素電極に接続され、第2の電極が電源線1221に接続され、ゲート電極
が第2のスイッチ1213を介して電源線1221と接続されている。また、第1のトラ
ンジスタ1201は、ゲート電極が第1のスイッチ1212を介して信号線1217とも
接続されており、第1の電極が第4のスイッチ1203及び第3のスイッチ1214を介
して電位供給線1222とも接続されている。
【0127】
第2のトランジスタ1202は、第1の電極が第5のスイッチ1204を介して発光素
子1216の画素電極に接続され、第2の電極が電源線1221に接続され、ゲート電極
が第2のスイッチ1213を介して電源線1221と接続されている。また、第2のトラ
ンジスタ1202はゲート電極が第1のスイッチ1212を介して信号線1217とも接
続されており、第1の電極が第5のスイッチ1204及び第3のスイッチ1214を介し
て電位供給線1222とも接続されている。なお、第1のトランジスタ1201と第2の
トランジスタ1202のゲート電極、及び第1のトランジスタ1201と第2のトランジ
スタ1202の第2の電極はそれぞれ接続されており、第1のトランジスタ1201と第
2のトランジスタ1202の第1の電極においても第4のスイッチ1203及び第5のス
イッチ1204を介して接続されている。
【0128】
さらに、接続された第1のトランジスタ1201と第2のトランジスタ1202のゲー
ト電極は、容量素子1215及び第4のスイッチ1203を介して第1のトランジスタ1
201の第1の電極に接続され、さらに容量素子1215及び第5のスイッチ1204を
介して第2のトランジスタ1202の第1の電極と接続されている。つまり、容量素子1
215の第1の電極が第1のトランジスタ1201及び第2のトランジスタ1202のゲ
ート電極に、第2の電極が各々のスイッチを介して第1のトランジスタ1201及び第2
のトランジスタ1202の第1の電極に接続されている。なお、容量素子1215は、配
線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、第1のトランジスタ
1201及び第2のトランジスタ1202のゲート容量を用いて省略することもできる。
【0129】
なお、第1の走査線1218、第2の走査線1219、第3の走査線1220に信号を
入力することにより、それぞれ第1のスイッチ1212、第2のスイッチ1213、第3
のスイッチ1214のオンオフが制御される。図12においては、第4のスイッチ120
3及び第5のスイッチ1204のオン、オフを制御する走査線は省略している。
【0130】
信号線1217には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
【0131】
次に、図12で示した画素の動作について図13のタイミングチャートを用いて説明す
る。なお、図13において1画面分の画像を表示する期間に相当する1フレーム期間は、
初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
【0132】
なお、発光素子1216の対向電極1223にはV1の電位が供給され、Vth1とV
th2の大きい方の値をVthとした時、電位供給線1222にはV1−Vth−α(α
:任意の正の数)の電位が供給される。また、電源線1221には、アドレス期間はV1
、発光期間ではV2の電位が供給される。ただし、V2>V1とする。
【0133】
ここでは動作を説明するために、発光素子1216の対向電極1223の電位は、アド
レス期間における電源線1221の電位と同じであるとしたが、発光素子1216が発光
するために少なくとも必要とする電位差をVELとすると対向電極1223の電位はV1
−Vth−α―VELの電位より高い値であれば良い。また、発光期間における電源線1
221の電位V2は、対向電極1223の電位と発光素子1216が発光するために少な
くとも必要とする電位差(VEL)とを加算した値より大きい値であれば良いが、説明上
ここでは対向電極1223の電位をV1としたため、V2はV1+VELより大きい値で
あれば良いということになる。
【0134】
まず、図13(A)に示すように初期化期間では、第1のスイッチ1212及び第5の
スイッチ1204をオフとし、第2のスイッチ1213、第3のスイッチ1214及び第
4のスイッチ1203をオンとする。このとき、第1のトランジスタ1201の第1の電
極はソース電極となり、その電位はV1−Vth−αである。一方、ゲート電極の電位は
V1となる。よって、第1のトランジスタ1201のゲート・ソース間電圧VgsはVt
h+αとなり、第1のトランジスタ1201は導通状態となる。そして、第1のトランジ
スタ1201のゲート電極と第1の電極との間に配置された容量素子1215にVth+
αが保持される。
【0135】
次に、図13(B)に示すしきい値書き込み期間では、第3のスイッチ1214をオフ
とする。そのため、第1のトランジスタ1201の第1の電極即ちソース電極の電位は次
第に上昇しV1−Vth1となったところで、第1のトランジスタ1201は非導通状態
となる。よって、容量素子1215に保持される電圧はVth1となる。
【0136】
その後、図13(C)に示すデータ書き込み期間においては、第2のスイッチ1213
をオフとした後、第1のスイッチ1212をオンとし、信号線1217より輝度データに
応じた電位(V1+Vdata)を入力する。このときに、容量素子1215に保持され
る電圧VcsはVth1+Vdataとなり、第1のトランジスタ1201は導通状態に
なる。なお、Vdata≦0の電位を入力した場合には、非導通状態となり非発光とする
ことができる。
【0137】
次に、図13(D)に示す発光期間では、第1のスイッチ1212をオフとし、電源線
1221の電位をV2とする。このとき、第1のトランジスタ1201のゲート・ソース
間電圧はVgs=Vth1+Vdataであり、これに応じた電流が第1のトランジスタ
1201及び発光素子1216に流れ、発光素子1216が発光する。
【0138】
このような動作により、発光素子1216に流れる電流は、第1のトランジスタ120
1の動作領域が飽和領域、線形領域のいずれの場合においても、第1のトランジスタ12
01のしきい値電圧(Vth1)に依存しない。
【0139】
さらに、図13(E)に示す次の1フレーム期間における初期化期間では、第4のスイ
ッチ1203をオフとし、第2のスイッチ1213、第3のスイッチ1214及び第5の
スイッチ1204をオンとする。このとき、第2のトランジスタ1202の第1の電極は
ソース電極となり、その電位はV1−Vth−αである。一方、ゲート電極の電位はV1
となる。よって、第2のトランジスタ1202のゲート・ソース間電圧VgsはVth+
αとなり、第2のトランジスタ1202は導通状態となる。そして、第2のトランジスタ
1202のゲート電極と第1の電極との間に配置された容量素子1215にVth+αが
保持される。
【0140】
次に、図13(F)に示すしきい値書き込み期間では、第3のスイッチ1214をオフ
とする。そのため、第2のトランジスタ1202の第1の電極即ちソース電極の電位は次
第に上昇しV1−Vth2となったところで、第2のトランジスタ1202は非導通状態
となる。よって、容量素子1215に保持される電圧はVth2となる。
【0141】
その後、図13(G)に示すデータ書き込み期間においては、第2のスイッチ1213
をオフとした後、第1のスイッチ1212をオンとし、信号線1217より輝度データに
応じた電位(V1+Vdata)を入力する。このときに、容量素子1215に保持され
る電圧VcsはVth2+Vdataとなり、第2のトランジスタ1202は導通状態に
なる。
【0142】
次に、図13(H)に示す発光期間では、第1のスイッチ1212をオフとし、電源線
1221の電位をV2とする。このとき、第2のトランジスタ1202のゲート・ソース
間電圧はVgs=Vth2+Vdataであり、これに応じた電流が第2のトランジスタ
1202及び発光素子1216に流れ、発光素子1216が発光する。
【0143】
また、第2のトランジスタ1202の動作領域が飽和領域、線形領域のいずれの場合に
おいても、発光素子1216に流れる電流はしきい値電圧(Vth2)に依存しない。
【0144】
よって、第1のトランジスタ1201、第2のトランジスタ1202のいずれのトラン
ジスタを用いて発光素子に供給する電流を制御してもトランジスタのしきい値電圧のばら
つきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子12
16に供給することができる。なお、第1のトランジスタ1201、第2のトランジスタ
1202を切り替えて用いることにより一つのトランジスタに加わる負荷を軽くすること
によりトランジスタの経時的なしきい値の変化を小さいものとすることができる。
【0145】
以上のことから、第1のトランジスタ1201、第2のトランジスタ1202のしきい
値電圧に起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定
とするため消費電力を低くすることが可能である。
【0146】
さらに、第1のトランジスタ1201、第2のトランジスタ1202を飽和領域で動作
させた場合においては、発光素子1216の劣化による各々のトランジスタに流れる電流
のばらつきも抑制できる。
【0147】
なお、第1のトランジスタ1201、第2のトランジスタ1202を飽和領域で動作さ
せた場合、これらトランジスタのチャネル長Lは長い方がより好ましい。
【0148】
また、初期化期間において発光素子1216に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
【0149】
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図12に示した発光素子1216は、EL素子(有機EL素子、無機EL
素子又は有機物及び無機物を含むEL素子)、電子放出素子、液晶素子、電子インクなど
を適用することができる。
【0150】
また、第1のトランジスタ1201、第2のトランジスタ1202は発光素子1216
に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定さ
れない。そのため、結晶性半導体膜を用いた薄膜トランジスタ(TFT)、非晶質シリコ
ンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基
板やSOI基板を用いて形成されるトランジスタ、MOS型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジ
スタ、その他のトランジスタを適用することができる。
【0151】
第1のスイッチ1212は画素の階調に従った信号を容量素子に入力するタイミングを
選択するものであり、第2のスイッチ1213は第1のトランジスタ1201もしくは第
2のトランジスタ1202のゲート電極に所定の電位を与えるタイミングを選択するもの
であり、第3のスイッチ1214は容量素子1215に書き込まれた電位を初期化するた
めの所定の電位を与えるタイミングを選択するものである。そのため、第1のスイッチ1
212、第2のスイッチ1213、第3のスイッチ1214は、上記機能を有していれば
特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わ
せた論理回路でもよい。なお、第1乃至第3のスイッチは、上記のタイミングで信号もし
くは電位を画素に与えることができれば特に必要はない。また、第4のスイッチ1203
及び第5のスイッチ1204についても特に限定されず、たとえば、トランジスタやダイ
オードでもよいし、それらを組み合わせた論理回路でもよい。
【0152】
第1のスイッチ1212、第2のスイッチ1213、第3のスイッチ1214、第4の
スイッチ1203、第5のスイッチ1204にNチャネル型のトランジスタを用いた場合
、Nチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略
化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半
導体やセミアモルファス半導体(若しくは微結晶半導体ともいう)などの非晶質半導体を
用いることができる。例えば、アモルファス半導体としてアモルファスシリコン(a−S
i:H)が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程の簡略
化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
【0153】
なお、第1のスイッチ1212、第2のスイッチ1213、第3のスイッチ1214、
第4のスイッチ1203、第5のスイッチ1204にトランジスタを用いた場合、トラン
ジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ないトランジスタを
用いることが望ましい。
【0154】
また、第1のトランジスタ1201と第4のスイッチ1203及び第2のトランジスタ
1202と第5のスイッチ1204は、図41に示すようにそれぞれ入れ替わっていても
良い。つまり、第1のトランジスタ1201及び第2のトランジスタ1202の第1の電
極は容量素子1215を介して第1のトランジスタ1201及び第2のトランジスタ12
02のゲート電極に接続されている。また、第1のトランジスタ1201の第2の電極は
第4のスイッチ1203を介し電源線1221と接続され、第2のトランジスタ1202
の第2の電極は第5のスイッチ1204を介して電源線1221と接続されている。
【0155】
また、図12及び図41ではトランジスタとスイッチをセットにして、つまり第1の
トランジスタ1201と第4のスイッチ1203、第2のトランジスタ1202と第5の
スイッチ1204をセットにして並列数が2の場合について記載したが、並列に配置する
数は特に限定されない。
【0156】
また、図6の表示装置に本実施形態で示した画素を適用することで、実施の形態1と同
様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を
設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能で
あるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常に大
きくでき、おおむね100%にすることも可能となる。よって、輝度のばらつきが少なく
デューティー比が高い表示装置を得ることができる。
【0157】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0158】
なお、実施の形態3と同様、電位供給線1222は他の行の配線と共有することができ
る。また、実施の形態4と同様、第1のトランジスタ1201及び第2のトランジスタ1
202のそれぞれに、トランジスタが直列に接続されたマルチゲート型トランジスタや並
列に配置されたトランジスタを用いても良い。これらに限らず、本実施の形態は、実施の
形態1乃至4に示した画素構成にも適用することが可能である。
【0159】
(実施の形態6)
本実施形態では、実施の形態1とは異なる構成の画素を示す。実施の形態1と同様のも
のに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説
明は省略する。なお、これらは実施の形態1と同様に動作させるものとする。
【0160】
本実施形態では、発光素子116に強制的に電流が流れないようにする画素構成につい
て説明する。つまり、非発光状態を強制的に作ることにより、残像が見えにくく、動画特
性に優れた表示装置を得ることを目的とする。
【0161】
このような画素構成の一つを図29に示す。図29に示す画素は、図1の画素が有する
トランジスタ111、第1のスイッチ112、第2のスイッチ113、第3のスイッチ1
14、容量素子115、発光素子116の他に、第4のスイッチ2901を有する。また
、画素は、信号線117、第1の走査線118、第2の走査線119、第3の走査線12
0、電源線121及び電位供給線122の他、第4の走査線2902にも接続されている

【0162】
図29において、第4のスイッチ2901は、容量素子115と並列に接続されている
。そのため、第4のスイッチ2901がオンになるとトランジスタ111のゲート電極と
第1の電極間が短絡する。すると、容量素子115に保持されていたトランジスタ111
のゲートソース間電圧を0Vにすることができるため、トランジスタ111がオフとなり
、発光素子116を非発光とすることができる。なお、第4のスイッチ2901における
オンオフの制御は、第4の走査線2902に入力される信号によって画素一行ずつ走査す
る。
【0163】
このような動作により、画素に書き込まれた信号を消去する。よって、次の初期化期間
までは強制的に非発光の状態となる消去期間が設けられる。つまり、黒表示が挿入される
ことになる。よって、残像が見えにくくなり、動画特性の向上を図ることができる。
【0164】
ところで、表示装置の階調を表現する駆動方式には、アナログ階調方式とデジタル階調
方式がある。アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光
素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては発光素子の
発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式はデジ
タル制御で発光素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、デ
ジタル信号で処理できるためノイズに強いというメリットがあるが、発光・非発光の2状
態しかないため、このままでは2階調しか表現できない。そこで、別の手法を組み合わせ
て、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面
積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけ
てその選択により階調表示を行う時間階調方式とがある。
【0165】
このデジタル階調方式と時間階調方式とを組み合わせた場合、図42に示すように、1
フレーム期間を複数のサブフレーム期間(SFn)に分割する。各サブフレーム期間は、
初期化期間、しきい値書き込み期間及びデータ書き込み期間を有するアドレス期間(Ta
)と、発光期間(Ts)とを有する。なお、サブフレーム期間は表示ビット数nに応じた
数を1フレーム期間に設ける。また、各サブフレーム期間における発光期間の長さの比を
(n−1):2(n−2):・・・:2:1とし、各発光期間で発光素子の発光、もし
くは非発光を選択し、発光素子が発光している1フレーム期間中の合計時間の差を利用し
て階調表現を行う。1フレーム期間において、発光している合計時間が長ければ輝度が高
く、短ければ輝度が低くなる。なお、図42においては4ビット階調の例を示しており、
1フレーム期間は4つのサブフレーム期間に分割され、発光期間の組み合わせによって、
=16階調を表現できる。なお、発光期間の長さの比は、特に2のべき乗の比としな
くても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良
い。
【0166】
なお、上記のように時間階調方式を用いて多階調化を図る場合、下位ビットの発光期間
の長さは短いため、発光期間の終了後直ちに次のサブフレーム期間のデータ書き込み動作
を開始しようとすると、前のサブフレーム期間のデータ書き込み動作と重複してしまい、
正常な動作ができなくなる。そのため、サブフレーム期間内に上記のような消去期間を設
けることで、全行に要するデータ書き込み期間より短い発光も表現することができる。即
ち、発光期間を自由に設定することができる。
【0167】
本発明は、アナログ階調において特に有効であることはもちろん、デジタル階調方式と
時間階調方式とを組み合わせた方式においても、発光期間を自由に設定することができる
ため、消去期間を設けることは有効である。
【0168】
また、電源線121からトランジスタ111を介して発光素子116の画素電極までの
間の電流の経路に新たにスイッチを設け、一行ずつ画素を走査してそのスイッチをオフに
することにより消去期間を設けても良い。
【0169】
このような構成の一つを図30に示す。図30の構成は、図1の画素構成に加え、第4
のスイッチ3001がトランジスタ111の第2の電極と電源線121との間に接続され
ている。そして、第4のスイッチ3001のオンオフは、第4の走査線3002に入力さ
れる信号によって制御される。
【0170】
また、トランジスタ111の第1の電極と発光素子116の画素電極との接続点をノー
ド3003とすると、図37に示すように第4のスイッチ3701をノード3003とト
ランジスタ111の第1の電極との間に接続しても良い。第4のスイッチ3701のオン
オフは第4の走査線3702に入力される信号によって制御される。
【0171】
よって、第4のスイッチをオフにすることにより消去期間を設けることが可能である。
また、実施の形態1と同様に図30及び図37に示す画素を動作させる際に、初期化期間
において第4のスイッチをオフすることにより消費電力を低減することも可能である。
【0172】
なお、図30および図37に限らず、図43に示すようにノード3003と発光素子1
16の画素電極との間に第4のスイッチ4301を接続しても消去期間を設けることは可
能である。また、図44に示すように、トランジスタ111の第2の電極と第2のスイッ
チ113との接続点と、電源線121との間に第4のスイッチ4401を接続しても消去
期間を設けることは可能である。
【0173】
また、トランジスタ111のゲート電極に電位を入力することで強制的に消去期間を設
けても良い。
【0174】
このような構成の一つを図31に示す。図31の構成は、図1の画素構成に加え整流素
子3101を有し、その整流素子3101を介してトランジスタ111のゲート電極と第
4の走査線3102とが接続されている。なお、トランジスタ111がNチャネル型トラ
ンジスタであるとすると、整流素子3101はトランジスタ111のゲート電極から第4
の走査線3102に電流が流れるように接続されている。第4の走査線3102はトラン
ジスタ111を強制的にオフにするときのみLレベルの信号が入力され、それ以外はHレ
ベルの信号を入力する。すると、第4の走査線がHレベルのときには、整流素子3101
には電流が流れず、Lレベルになるとトランジスタ111から第4の走査線3102へ電
流が流れる。このように第4の走査線3102へ電流を流すことにより、容量素子115
に保持される電圧をトランジスタ111のしきい値電圧(Vth)以下にし、トランジス
タ111を強制的にオフにする。なお、Lレベルの電位は、トランジスタ111のゲート
電極の電位がLレベルの電位より整流素子3101の順方向しきい値電圧分高い電位以下
にならないことを考慮し、決定しなければならない。また、このLレベルの電位で第1の
スイッチ112及び第2のスイッチ113がオフするものを各々のスイッチに用いている
場合には、第4の走査線3102を第1の走査線118もしくは第2の走査線119で代
用しても良い。
【0175】
なお、画素構成は強制的に非発光にする手段を有していれば黒表示が挿入されることに
より残像が見えにくくすることができるため、上記の構成に特に限定されない。
【0176】
なお、整流素子3101には、図39(B)に示したショットキー・バリア型、PIN
型、PN型のダイオードの他、ダイオード接続されているトランジスタ等を用いることが
できる。
【0177】
なお、本実施形態に示した消去期間を設けるためのスイッチは、上述した図1に限らず
その他の実施の形態に示した画素構成にも適用することが可能である。
【0178】
また、このようなスイッチを設けなくても初期化期間を長く設定することで、初期化期
間は消去期間を兼ねることができる。よって、実施の形態1乃至5に記載した画素を動作
する際、残像が見えにくくするために黒表示させたい期間を初期化期間の長さと設定する
ことで、動画特性の向上を図ることができる。また、発光期間において電源線121の電
位を対向電極123の電位と同一にすることにより黒表示を挿入しても良い。
【0179】
なお、図30に示した画素構成においては、データ書き込み期間にトランジスタ111
が導通状態となった場合、第4のスイッチ3001をオフにすることによりトランジスタ
111への電流を遮断することができる。よって、トランジスタ111のソース電極と接
続されている容量素子115の第2の電極の電位の変動を抑制することができるため、よ
り正確に容量素子115にVth+Vdataの電圧を保持させることが可能となる。し
たがって、輝度データに応じたより正確な電流を発光素子116に供給することができる

【0180】
また、図37に示した画素構成においても、データ書き込み期間に第4のスイッチ37
01をオフとすることにより容量素子115の第2の電極の電位の変動を抑制することが
できるため、より正確に容量素子115にVth+Vdataの電圧を保持させることが
可能となる。よって、輝度データに応じたより正確な電流を発光素子116に供給するこ
とができる。
【0181】
なお、本実施形態で示した画素は、実施の形態1において示した表示装置に適用するこ
とができる。以上のことから、輝度のばらつきが少なく、かつ動画特性に優れた表示装置
を得ることができる。
【0182】
(実施の形態7)
本実施形態では、発光素子に供給する電流値を制御するトランジスタにPチャネル型ト
ランジスタを適用した場合について図14を用いて説明する。
【0183】
図14に示す画素は、トランジスタ1411、第1のスイッチ1412、第2のスイッ
チ1413、第3のスイッチ1414、容量素子1415、発光素子1416を有する。
なお、画素は、信号線1417、第1の走査線1418、第2の走査線1419、第3の
走査線1420、電源線1421及び電位供給線1422に接続されている。本実施の形
態において、トランジスタ1411はPチャネル型トランジスタとし、そのゲート・ソー
ス間電圧の絶対値(|Vgs|)がしきい値電圧(|Vth|)を上回ったとき(Vgs
がVthを下回ったとき)、導通状態になるものとする。また、発光素子1416の画素
電極は陰極、対向電極1423は陽極とする。なお、トランジスタのゲート・ソース間電
圧の絶対値を|Vgs|、しきい値の絶対値を|Vth|と記し、電源線1421及び電
位供給線1422、信号線1417を、それぞれ第1の配線、第2の配線、第3の配線と
も呼ぶ。
【0184】
トランジスタ1411の第1の電極(ソース電極及びドレイン電極の一方)は、発光素
子1416の画素電極に接続され、第2の電極(ソース電極及びドレイン電極の他方)は
電源線1421に接続され、ゲート電極は第2のスイッチ1413を介して電源線142
1と接続されている。また、トランジスタ1411のゲート電極は、第1のスイッチ14
12を介して信号線1417とも接続されており、第1の電極は第3のスイッチ1414
を介して電位供給線1422とも接続されている。
【0185】
さらに、トランジスタ1411のゲート電極と第1の電極との間に容量素子1415が
接続されている。つまり、容量素子1415の第1の電極がトランジスタ1411のゲー
ト電極に、第2の電極がトランジスタ1411の第1の電極に接続されている。なお、容
量素子1415は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし
、トランジスタ1411のゲート容量を用いて省略することもできる。
【0186】
なお、第1の走査線1418、第2の走査線1419、第3の走査線1420に信号を
入力することにより、それぞれ第1のスイッチ1412、第2のスイッチ1413、第3
のスイッチ1414のオンオフが制御される。
【0187】
信号線1417には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
【0188】
次に、図14で示した画素の動作について図15のタイミングチャート及び図16を用
いて説明する。なお、図14において1画面分の画像を表示する期間に相当する1フレー
ム期間は、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割
される。また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアド
レス期間と呼ぶ。1フレーム期間は特に限定はないが、画像をみる人がちらつき(フリッ
カ)を感じないように少なくとも1/60秒以下とすることが好ましい。
【0189】
なお、発光素子1416の対向電極1423にはV1の電位が、電位供給線1422に
はV1+|Vth|+α(α:任意の正の数)の電位が入力される。また、電源線142
1には、アドレス期間はV1、発光期間ではV2の電位が入力される。ただし、V2<V
1とする。
【0190】
ここでは動作を説明するために、発光素子1416の対向電極1423の電位は、アド
レス期間における電源線1421の電位と同じであるとしたが、発光素子1416が発光
するために少なくとも必要とする電位差をVELとすると対向電極1423の電位はV1
以上かつV1+|Vth|+α+VELの電位より低い値であれば良い。また、発光期間
における電源線1421の電位V2は、対向電極1423の電位から発光素子1416が
発光するために少なくとも必要とする電位差(VEL)を引いた値より小さい値であれば
良いが、説明上ここでは対向電極1423の電位をV1としたため、V2はV1−VEL
より小さい値であれば良いということになる。
【0191】
まず、図15(A)及び図16(A)に示すように初期化期間では、第1のスイッチ1
412をオフとし、第2のスイッチ1413及び第3のスイッチ1414をオンとする。
このとき、トランジスタ1411の第1の電極はソース電極となり、その電位は電位供給
線1422と等しくなるためV1+|Vth|+αとなる。一方、ゲート電極の電位はV
1となる。よって、トランジスタ1411のゲート・ソース間電圧の絶対値|Vgs|は
|Vth|+αとなり、トランジスタ1411は導通状態となる。そして、トランジスタ
1411のゲート電極と第1の電極との間に設けられた容量素子1415に|Vth|+
αが保持される。
【0192】
次に、図15(B)及び図16(B)に示すしきい値書き込み期間では、第3のスイッ
チ1414をオフとする。そのため、トランジスタ1411の第1の電極即ちソース電極
の電位は次第に下降しV1+|Vth|となったところで、トランジスタ1411は非導
通状態となる。よって、容量素子1415に保持される電圧は|Vth|となる。
【0193】
その後の図15(C)及び図16(C)に示すデータ書き込み期間においては、第2の
スイッチ1413をオフとした後、第1のスイッチ1412をオンとし、信号線1417
より輝度データに応じた電位(V1−Vdata)を入力する。このときに、容量素子1
415に保持される電圧Vcsは、容量素子1415及び発光素子1416の静電容量を
それぞれC1、C2とすると式(5)のように表すことができる。
【数5】

【0194】
ただし、発光素子1416は容量素子1415に比べ膜厚が薄いうえ電極面積が大きい
ため、C2>>C1となる。よって、C2/(C1+C2)≒1より容量素子1415に
保持される電圧Vcsは式(6)となり、トランジスタ1411は導通状態になる。
【数6】

【0195】
次に、図15(D)及び図16(D)に示す発光期間では、第1のスイッチ1412を
オフとし、電源線1421の電位をV2とする。このとき、トランジスタ1411のゲー
ト・ソース間電圧はVgs=−Vdata−|Vth|であり、これに応じた電流がトラ
ンジスタ1411及び発光素子1416に流れ、発光素子1416が発光する。
【0196】
なお、発光素子に流れる電流Iは、トランジスタ1411を飽和領域で動作させた場合
、式(7)で表される。
【数7】

【0197】
トランジスタ1411はPチャネル型のトランジスタであるため、Vth<0である。
よって、式(7)は式(8)に変形できる。
【数8】

【0198】
また、トランジスタ1411を線形領域で動作させた場合、発光素子に流れる電流Iは
式(9)で表される。
【数9】

【0199】
Vth<0より、式(9)は式(10)に変形できる。
【数10】

【0200】
ここで、Wはトランジスタ1411のチャネル幅、Lはチャネル長、μは移動度、Co
xは蓄積容量を指す。
【0201】
式(8)及び式(10)より、トランジスタ1411の動作領域が飽和領域、線形領域
のいずれの場合においても、発光素子1416に流れる電流は、トランジスタ1411の
しきい値電圧(Vth)に依存しない。よって、トランジスタ1411のしきい値電圧の
ばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子
1416に供給することができる。
【0202】
以上のことから、トランジスタ1411のしきい値電圧のばらつきに起因した輝度のば
らつきを抑制することができる。また、対向電極の電位を一定とするため消費電力を低く
することが可能である。
【0203】
さらに、トランジスタ1411を飽和領域で動作させた場合においては、発光素子14
16の劣化による輝度のばらつきも抑制できる。発光素子1416が劣化すると、発光素
子1416のVELは増大し、トランジスタ1411の第1の電極、即ちソース電極の電
位は減少する。このとき、トランジスタ1411のソース電極は容量素子1415の第2
の電極に、トランジスタ1411のゲート電極は容量素子1415の第1の電極に接続さ
れており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の減少
に伴い、同じ電位だけトランジスタ1411のゲート電位も減少する。よって、トランジ
スタ1411のVgsは変化しないため、たとえ発光素子が劣化してもトランジスタ14
11及び発光素子1416に流れる電流に影響しない。なお、式(8)においても発光素
子に流れる電流Iはソース電位やドレイン電位に依存しないことがわかる。
【0204】
よって、トランジスタ1411を飽和領域で動作させた場合においては、トランジスタ
1411のしきい値電圧のばらつき及び発光素子1416の劣化に起因した輝度のばらつ
きを抑制することができる。
【0205】
なお、トランジスタ1411を飽和領域で動作させた場合、降伏現象やチャネル長変調
による電流量の増加を抑制するために、トランジスタ1411のチャネル長Lは長い方が
より好ましい。
【0206】
また、初期化期間において発光素子1416に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
【0207】
なお、図14に示した発光素子1416は、特に限定されず、EL素子(有機EL素子
、無機EL素子又は有機物及び無機物を含むEL素子)、電子放出素子、液晶素子、電子
インクなどを適用することができる。
【0208】
また、トランジスタ1411は発光素子1416に供給する電流値を制御する機能を有
していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を
用いた薄膜トランジスタ(TFT)、非晶質シリコンや多結晶シリコンに代表される非単
結晶半導体膜を用いた薄膜トランジスタ、半導体基板やSOI基板を用いて形成されるト
ランジスタ、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有
機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用す
ることができる。
【0209】
第1のスイッチ1412は画素の階調に従った信号を容量素子に入力するタイミングを
選択するものであり、第2のスイッチ1413はトランジスタ1411のゲート電極に所
定の電位を与えるタイミングを選択するものであり、第3のスイッチ1414は容量素子
1415に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択す
るものである。そのため、第1のスイッチ1412、第2のスイッチ1413、第3のス
イッチ1414は、上記機能を有していれば特に限定されない。トランジスタやダイオー
ドでもよいし、それらを組み合わせた論理回路でもよい。
【0210】
なお、トランジスタを用いた場合、その極性(導電型)は特に限定されない。ただし、
オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタ
としては、LDD領域を設けているものやマルチゲート構造にしているものなどがある。
また、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい

【0211】
たとえば、第1のスイッチ1412、第2のスイッチ1413、第3のスイッチ141
4にPチャネル型のトランジスタを適用した場合、それぞれのスイッチのオンオフを制御
する走査線にはオンさせたいときにはLレベルの信号が、オフさせたいときにはHレベル
の信号が入力される。
【0212】
この場合、Pチャネル型のトランジスタのみで画素を構成することができるため、製造
工程の簡略化を図ることができる。
【0213】
さらに、図6の表示装置に本実施形態で示した画素を適用することでき、実施の形態1
と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時
期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可
能であるため、1フレーム期間における発光期間の割合(即ち、デューティー比)を非常
に大きくでき、おおむね100%にすることもできる。よって、輝度のばらつきが少なく
デューティー比が高い表示装置を得ることができる。
【0214】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0215】
なお、実施の形態3と同様に、電位供給線1422は他の行の配線と共有することがで
きる。また、トランジスタ1411を実施の形態4及び5で示したトランジスタの構成を
適用することができる。その他、実施の形態6に示した構成及び動作を適用することも可
能である。これらに限らず、本実施形態は、実施の形態1乃至6に示した画素構成にトラ
ンジスタ1411を適用することが可能である。
【0216】
ただし、消去期間を設けるために整流素子を用いた場合、発光素子に流れる電流を制御
するトランジスタの極性によって整流素子に流れる電流の向きを異ならせる必要がある。
図32を用いて説明する。
【0217】
トランジスタ1411がPチャネル型トランジスタである場合には、整流素子3201
は第4の走査線3202からトランジスタ1411のゲート電極に電流が流れるように接
続されている。第4の走査線3202はトランジスタ1411を強制的にオフにするとき
のみHレベルの信号が入力され、それ以外はLレベルの信号を入力する。すると、第4の
走査線3202がLレベルのときには、整流素子3201には電流が流れず、Hレベルに
なるとトランジスタ1411から第4の走査線3202へ電流が流れる。このように第4
の走査線3202へ電流を流すことにより、容量素子1415に保持される電位をトラン
ジスタ1411のしきい値電圧の絶対値(|Vth|)以下にし、トランジスタ1411
を強制的にオフにする。なお、Hレベルの電位は、トランジスタ1411のゲート電極の
電位がHレベルの電位より整流素子3201の順方向しきい値電圧分低い電位以上になら
ないことを考慮し、決定しなければならない。このような動作により、黒表示が挿入され
残像が見えにくくなり、動画特性を向上させることができる。
【0218】
(実施の形態8)
本実施形態では、本発明の画素の部分断面図の一形態について図17を用いて説明する
。なお、本実施形態における部分断面図に示されているトランジスタは、発光素子に供給
する電流値を制御する機能を有するトランジスタである。
【0219】
まず、絶縁表面を有する基板1711上に下地膜1712を形成する。絶縁表面を有す
る基板1711としては、ガラス基板、石英基板、プラスチック基板(ポリイミド、アク
リル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテル
スルホン等)、セラミックス基板等の絶縁性基板の他、金属基板(タンタル、タングステ
ン、モリブデン等)や半導体基板等の表面に絶縁膜を形成したものも用いることができる
。ただし、少なくともプロセス中に発生する熱に耐えうる基板を使用する必要がある。
【0220】
下地膜1712としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜(SiO
)等の絶縁膜を用い、これら絶縁膜を単層又は2以上の複数層で形成する。なお、下地
膜1712は、スパッタ法、CVD法等を用いて形成すればよい。本実施形態では下地膜
1712を単層としているが、もちろん2以上の複数層でも構わない。
【0221】
次に、下地膜1712上にトランジスタ1713を形成する。トランジスタ1713は
、少なくとも半導体層1714と、半導体層1714上に形成されたゲート絶縁膜171
5と、半導体層1714上にゲート絶縁膜1715を介して形成されたゲート電極171
6から構成されており、半導体層1714は、ソース領域及びドレイン領域を有する。
【0222】
半導体層1714は、アモルファスシリコン(a−Si:H)の他、シリコン、シリコ
ン・ゲルマニウム(SiGe)等を主成分とする非晶質半導体、非晶質状態と結晶状態と
が混在したセミアモルファス半導体、及び非晶質半導体中に0.5nm〜20nmの結晶
粒を観察することができる微結晶半導体から選ばれたいずれかの非結晶性状態を有する膜
(即ち、非結晶性半導体膜)やポリシリコン(p−Si:H)等の結晶性半導体膜を用い
ることができる。なお、0.5nm〜20nmの結晶粒を観察することができる微結晶状
態はいわゆるマイクロクリスタルと呼ばれている。なお、半導体層1714に非結晶性半
導体膜を用いる場合には、スパッタ法、CVD法等を用いて形成すれば良く、結晶性半導
体膜を用いる場合には、例えば非結晶性半導体膜を形成した後さらに結晶化すれば良い。
また、必要があればトランジスタのしきい値を制御するために上記主成分の他に、微量の
不純物元素(リン、ヒ素、ボロン等)が含まれていても良い。
【0223】
次に、半導体層1714を覆ってゲート絶縁膜1715を形成する。ゲート絶縁膜17
15には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いて単層または複数の膜
を積層させて形成する。なお、成膜方法には、CVD法、スパッタ法等を用いることがで
きる。
【0224】
続いて、半導体層1714の上方にゲート絶縁膜1715を介してそれぞれゲート電極
1716を形成する。ゲート電極1716は単層で形成してもよいし、複数の金属膜を積
層して形成してもよい。なお、ゲート電極は、タンタル(Ta)、タングステン(W)、
チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(C
r)等から選ばれた金属元素の他にも、前記元素を主成分とする合金材料若しくは化合物
材料で形成することができる。例えば、第1の導電層として窒化タンタル(TaN)を用
い、第2の導電層としてタングステン(W)を用いた、第1の導電膜と第2の導電膜から
なるゲート電極としてもよい。
【0225】
次に、ゲート電極1716またはレジストを形成し所望の形状にしたものをマスクとし
て用い、半導体層1714にn型またはp型の導電性を付与する不純物を選択的に添加す
る。このようにして、半導体層1714に、チャネル形成領域および不純物領域(ソース
領域、ドレイン領域、GOLD領域、LDD領域を含む)が形成される。また、添加され
る不純物元素の導電型によりNチャネル型トランジスタ、またはPチャネル型トランジス
タとを区別して作製することができる。
【0226】
なお、図17は、LDD領域1720を自己整合的に作製するために、ゲート電極17
16を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸
化窒化シリコン膜を形成した後、エッチバックしてサイドウォール1717を形成する。
その後、半導体層1714に導電性を付与する不純物を添加することにより、ソース領域
1718、ドレイン領域1719及びLDD領域1720を形成することができる。その
ため、LDD領域1720はサイドウォール1717の下部に位置する。なお、サイドウ
ォール1717は、LDD領域1720を自己整合的に形成するために設けるのであって
、必ずしも設けなくてもよい。なお、導電性を付与する不純物としてはリン、ヒ素、ボロ
ン等が用いられる。
【0227】
次に、ゲート電極1716を覆って、第1の層間絶縁膜1730として第1の絶縁膜1
721、第2の絶縁膜1722を積層し形成する。第1の絶縁膜1721、第2の絶縁膜
1722としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜(SiO)等の
無機絶縁膜、もしくは低誘電率の有機樹脂膜(感光性や非感光性の有機樹脂膜)を用いる
ことができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコ
ン(Si)と酸素(O)との結合で骨格構造が構成される材料であり、置換基としては、
有機基(例えばアルキル基、芳香族炭化水素)が用いられる。また、置換基にフルオロ基
を含んでいても良い。
【0228】
なお、第1の絶縁膜1721、第2の絶縁膜1722に同一材料の絶縁膜を用いても良
い。本実施形態では第1の層間絶縁膜1730を2層の積層構造としたが、1層としても
良いし、3層以上の積層構造としても良い。
【0229】
なお、第1の絶縁膜1721、第2の絶縁膜1722は、スパッタ法、CVD法、スピ
ンコーティング法等を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる
場合には塗布法を用いて形成すればよい。
【0230】
その後、第1の層間絶縁膜1730上にソース電極及びドレイン電極1723を形成す
る。なお、ソース電極及びドレイン電極1723は、それぞれコンタクトホールを介して
ソース領域1718、ドレイン領域1719に接続されている。
【0231】
なお、ソース電極及びドレイン電極1723は、銀(Ag)、金(Au)、銅(Cu)
、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、イリジウム(Ir)、ロジウ
ム(Rh)、タングステン(W)、アルミニウム(Al)、タンタル(Ta)、モリブデ
ン(Mo)、カドミウム(Cd)、亜鉛(Zn)、鉄(Fe)、チタン(Ti)、珪素(
Si)、ゲルマニウム(Ge)、ジルコニウム(Zr)、バリウム(Ba)等の金属又は
その合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。
【0232】
次に、ソース電極及びドレイン電極1723を覆って第2の層間絶縁膜1731を形成
する。第2の層間絶縁膜1731としては、無機絶縁膜や、樹脂膜、又はこれらの積層を
用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又
はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド
、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
【0233】
第2の層間絶縁膜1731上には画素電極1724を形成する。次に、画素電極172
4の端部を覆うように絶縁物1725を形成する。絶縁物1725は、後に形成される発
光物質を含む層1726の成膜を良好なものとするため、絶縁物1725の上端部または
下端部が曲率を有する曲面となるように形成することが好ましい。例えば、絶縁物172
5の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1725の上端部のみに曲
率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物1
725として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光に
よってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、
絶縁物1725の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いるこ
とできる。
【0234】
次に、画素電極1724及び絶縁物1725上に発光物質を含む層1726及び対向電
極1727を形成する。
【0235】
なお、画素電極1724と対向電極1727とにより発光物質を含む層1726が挟ま
れた領域では発光素子1728が形成されている。
【0236】
次に、発光素子1728の詳細について図18を用いて説明する。なお、図17におけ
る画素電極1724及び対向電極1727は、それぞれ図18の画素電極1801、対向
電極1802に相当する。また、図18(a)においては、画素電極を陽極、対向電極を
陰極とする。
【0237】
図18(a)に示すように、画素電極1801と対向電極1802との間には、発光層
1813の他、正孔注入層1811、正孔輸送層1812、電子輸送層1814、電子注
入層1815等も設けられている。これらの層は、画素電極1801の電位が対向電極1
802の電位よりも高くなるように電圧を印加したときに、画素電極1801側から正孔
が注入され対向電極1802側から電子が注入されるように積層されている。
【0238】
このような発光素子において、画素電極1801から注入された正孔と、対向電極18
02から注入された電子とは、発光層1813において再結合し、発光物質を励起状態に
する。そして、励起状態の発光物質が基底状態に戻るときに発光する。なお、発光物質と
は、ルミネセンス(エレクトロルミネセンス)が得られる物質であれば良い。
【0239】
発光層1813を形成する物質について特に限定はなく、発光物質のみから形成された
層であっても良いが、濃度消光を生じる場合には発光物質が有するエネルギーギャップよ
りも大きいエネルギーギャップを有する物質(ホスト)からなる層中に発光物質が分散す
るように混合された層であることが好ましい。これによって、発光物質の濃度消光を防ぐ
ことができる。なお、エネルギーギャップとは最低空分子軌道(LUMO:Lowest
Unoccupied Molecular Orbital)準位と最高被占分子軌
道(HOMO:Highest Occupied Molecular Orbita
l)準位とのエネルギー差をいう。
【0240】
また、発光物質についても特に限定はなく、所望の発光波長の発光をし得る物質を用い
ればよい。例えば、赤色系の発光を得たいときには、4−ジシアノメチレン−2−イソプ
ロピル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル
]−4H−ピラン(略称:DCJTI)、4−ジシアノメチレン−2−メチル−6−[2
−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン
(略称:DCJT)、4−ジシアノメチレン−2−tert−ブチル−6−[2−(1,
1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:
DCJTB)やペリフランテン、2,5−ジシアノ−1,4−ビス[2−(10−メトキ
シ−1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]ベンゼン等、6
00nmから680nmに発光スペクトルのピークを有する発光を呈する物質を用いるこ
とができる。また、緑色系の発光を得たいときは、N,N’−ジメチルキナクリドン(略
称:DMQd)、クマリン6やクマリン545T、トリス(8−キノリノラト)アルミニ
ウム(略称:Alq)、N,N’−ジフェニルキナクリドン(略称:DPQd)等、50
0nmから550nmに発光スペクトルのピークを有する発光を呈する物質を用いること
ができる。また、青色系の発光を得たいときは、9,10−ビス(2−ナフチル)−te
rt−ブチルアントラセン(略称:t−BuDNA)、9,9’−ビアントリル、9,1
0−ジフェニルアントラセン(略称:DPA)や9,10−ビス(2−ナフチル)アント
ラセン(略称:DNA)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノ
ラト−ガリウム(BGaq)、ビス(2−メチル−8−キノリノラト)−4−フェニルフ
ェノラト−アルミニウム(BAlq)等、420nmから500nmに発光スペクトルの
ピークを有する発光を呈する物質を用いることができる。
【0241】
発光物質を分散状態にするために用いる物質についても特に限定はなく、例えば、9,
10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA
)等のアントラセン誘導体、または4,4’−ビス(N−カルバゾリル)ビフェニル(略
称:CBP)等のカルバゾール誘導体の他、ビス[2−(2−ヒドロキシフェニル)ピリ
ジナト]亜鉛(略称:Znpp)、ビス[2−(2−ヒドロキシフェニル)ベンゾオキ
サゾラト]亜鉛(略称:ZnBOX)等の金属錯体等を用いることができる。
【0242】
画素電極1801を形成する陽極材料は特に限定はされないが、仕事関数の大きい(仕
事関数4.0eV以上)金属、合金、電気伝導性化合物、及びこれらの混合物などを用い
ることが好ましい。このような陽極材料の具体例としては、金属材料の酸化物として、イ
ンジウム錫酸化物(略称:ITO)、酸化珪素を含有するITO、酸化インジウムに2〜
20[wt%]の酸化亜鉛(ZnO)を混合したターゲットを用いて形成されるインジウ
ム亜鉛酸化物(略称:IZO)の他、金(Au)、白金(Pt)、ニッケル(Ni)、タ
ングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co
)、銅(Cu)、パラジウム(Pd)、または金属材料の窒化物(例えば、TiN)等を
挙げることができる。
【0243】
一方、対向電極1802を形成する物質としては、仕事関数の小さい(仕事関数3.8
eV以下)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができ
る。このような陰極材料の具体例としては、周期表の1族または2族に属する元素、すな
わちリチウム(Li)やセシウム(Cs)等のアルカリ金属またはマグネシウム(Mg)
、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、及びこれらを含
む合金(Mg:Ag、Al:Li)が挙げられる。また、対向電極1802と発光層18
13との間に、電子注入性に優れた層を当該対向電極と積層して設けることにより、仕事
関数の大小に関わらず、Al、Ag、ITOや、酸化珪素を含有するITO等の画素電極
1801の材料として挙げた材料も含めた様々な導電性材料を対向電極1802として用
いることができる。また、後述する電子注入層1815に、特に電子を注入する機能に優
れた材料を用いることにより同様の効果を得ることができる。
【0244】
なお、発光した光を外部に取り出すために、画素電極1801と対向電極1802のい
ずれか一方または両方がITO等の透明電極、または可視光が透過出来るような数〜数十
nmの厚さで形成された電極であることが好ましい。
【0245】
画素電極1801と発光層1813との間には、図18(a)に示すように正孔輸送層
1812を有する。正孔輸送層とは、画素電極1801から注入された正孔を発光層18
13へ輸送する機能を有する層である。このように、正孔輸送層1812を設け、画素電
極1801と発光層1813とを離すことによって、発光が金属に起因して消光すること
を防ぐことができる。
【0246】
なお、正孔輸送層1812には、正孔輸送性の高い物質を用いて形成することが好まし
く、特に1×10−6cm/Vs以上の正孔移動度を有する物質を用いて形成すること
が好ましい。なお、正孔輸送性の高い物質とは、電子よりも正孔の移動度が高い物質をい
う。正孔輸送層1812を形成するのに用いることができる物質の具体例としては、4,
4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:NPB)
、4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル(略
称:TPD)、4,4’,4’’−トリス(N,N−ジフェニルアミノ)トリフェニルア
ミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−
N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)、4,4’−ビス{N
−[4−(N,N−ジ−m−トリルアミノ)フェニル]−N−フェニルアミノ}ビフェニ
ル(略称:DNTPD)、1,3,5−トリス[N,N−ジ(m−トリル)アミノ]ベン
ゼン(略称:m−MTDAB)、4,4’,4’’−トリス(N−カルバゾリル)トリフ
ェニルアミン(略称:TCTA)、フタロシアニン(略称:HPc)、銅フタロシアニ
ン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等が挙げられる。ま
た、正孔輸送層1812は、以上に述べた物質から成る層を二以上組み合わせて形成した
多層構造の層であってもよい。
【0247】
また、対向電極1802と発光層1813との間には、図18(a)に示すように電子
輸送層1814を有していてもよい。ここで、電子輸送層とは、対向電極1802から注
入された電子を発光層1813へ輸送する機能を有する層である。このように、電子輸送
層1814を設け、対向電極1802と発光層1813とを離すことによって、発光が金
属に起因して消光することを防ぐことができる。
【0248】
電子輸送層1814について特に限定はなく、トリス(8−キノリノラト)アルミニウ
ム(略称:Alq)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:A
lmq)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:B
eBq)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミ
ニウム(略称:BAlq)など、キノリン骨格またはベンゾキノリン骨格を有する金属錯
体等によって形成されたものを用いることができる。この他、ビス[2−(2−ヒドロキ
シフェニル)−ベンゾオキサゾラト]亜鉛(略称:Zn(BOX))、ビス[2−(2
−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(略称:Zn(BTZ))などのオ
キサゾール系、チアゾール系配位子を有する金属錯体等によって形成されたものであって
もよい。また、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1
,3,4−オキサジアゾール(略称:PBD)や、1,3−ビス[5−(p−tert−
ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD
−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリ
ル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニ
ル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾ
ール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュ
プロイン(略称:BCP)等を用いて形成されたものであってもよい。電子輸送層181
4は、以上に記載したような正孔の移動度よりも電子の移動度が高い物質を用いて形成す
ることが好ましい。また、電子輸送層1814は、10−6cm/Vs以上の電子移動
度を有する物質を用いて形成することがより好ましい。なお、電子輸送層1814は、以
上に述べた物質から成る層を二以上組み合わせて形成した多層構造であってもよい。
【0249】
さらに、画素電極1801と正孔輸送層1812との間には、図18(a)に示すよう
に、正孔注入層1811を有していてもよい。ここで、正孔注入層とは、陽極として機能
する電極から正孔輸送層1812へ正孔の注入を促す機能を有する層である。
【0250】
正孔注入層1811について特に限定はなく、モリブデン酸化物(MoOx)やバナジ
ウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)
、マンガン酸化物(MnOx)等の金属酸化物によって形成されたものを用いることがで
きる。この他、フタロシアニン(略称:HPc)や銅フタロシアニン(CuPc)等の
フタロシアニン系の化合物、4,4−ビス(N−(4−(N,N−ジ−m−トリルアミノ
)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)等の芳香族アミン
系の化合物、或いはポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)
水溶液(PEDOT/PSS)等の高分子等によっても正孔注入層1811を形成するこ
とができる。
【0251】
また、前記金属酸化物と、正孔輸送性の高い物質とを混合したものを、画素電極180
1と正孔輸送層1812との間に設けても良い。このような層は、厚膜化しても駆動電圧
の上昇を伴わないため、層の膜厚を調整することでマイクロキャビティ効果や光の干渉効
果を利用した光学設計を行うことができる。そのため、色純度に優れ、視野角に依存する
色変化などが小さい高品質な発光素子を作製することができる。また、画素電極1801
の表面に成膜時に発生する凹凸や電極表面に残った微少な残渣の影響で画素電極1801
と対向電極1802がショートすることを防ぐ膜厚を選ぶことができる。
【0252】
また、対向電極1802と電子輸送層1814との間には、図18(a)に示すように
、電子注入層1815を有していてもよい。ここで、電子注入層とは、陰極として機能す
る電極から電子輸送層1814へ電子の注入を促す機能を有する層である。なお、電子輸
送層を特に設けない場合は、陰極として機能する電極と発光層との間に電子注入層を設け
、発光層への電子の注入を補助してもよい。
【0253】
電子注入層1815について特に限定はなく、フッ化リチウム(LiF)、フッ化セシ
ウム(CsF)、フッ化カルシウム(CaF)等のようなアルカリ金属又はアルカリ土
類金属の化合物を用いて形成されたものを用いることができる。この他、Alqまたは4
,4−ビス(5−メチルベンズオキサゾル−2−イル)スチルベン(BzOs)等のよう
に電子輸送性の高い物質と、マグネシウムまたはリチウム等のようにアルカリ金属又はア
ルカリ土類金属とを混合したものも、電子注入層1815として用いることができる。
【0254】
なお、正孔注入層1811、正孔輸送層1812、発光層1813、電子輸送層181
4、電子注入層1815は、それぞれ、蒸着法、インクジェット法、または塗布法等、い
ずれの方法で形成しても構わない。また、画素電極1801または対向電極1802につ
いても、スパッタ法または蒸着法等、いずれの方法を用いて形成しても構わない。
【0255】
また、発光素子の層構造は、図18(a)に記載したものに限定されず、図18(b)
に示すように陰極として機能する電極から順に作製してもよい。つまり、画素電極180
1を陰極とし、画素電極1801上に電子注入層1815、電子輸送層1814、発光層
1813、正孔輸送層1812、正孔注入層1811、対向電極1802の順で積層して
も良い。なお、対向電極1802は陽極として機能する。
【0256】
なお、発光素子は、発光層が一層のものについて記載したが、複数の発光層を有するも
のであってもよい。複数の発光層を設け、それぞれの発光層からの発光を混合することで
、白色光を得ることができる。たとえば2層の発光層を有する発光素子の場合、第1の発
光層と第2の発光層との間には、間隔層や、正孔を発生する層及び電子を発生する層を設
けることが好ましい。このような構成により、外部に射出したそれぞれの発光は、視覚的
に混合され、白色光として視認される。よって、白色光を得ることができる。
【0257】
また、発光は、図17において画素電極1724または対向電極1727のいずれか一
方または両方を通って外部に取り出される。従って、画素電極1724または対向電極1
727のいずれか一方または両方は、透光性を有する物質で成る。
【0258】
対向電極1727のみが透光性を有する物質からなる場合、図19(a)に示すように
発光は対向電極1727を通って基板と逆側から取り出される。また、画素電極1724
のみが透光性を有する物質からなる場合、図19(b)に示すように発光は画素電極17
24を通って基板側から取り出される。画素電極1724および対向電極1727がいず
れも透光性を有する物質からなるものである場合、図19(c)に示すように発光は画素
電極1724および対向電極1727を通って、基板側および基板と逆側の両方から取り
出される。
【0259】
次に、トランジスタ1713に非結晶性の半導体膜を半導体層に用いた順スタガ構造の
トランジスタについて説明する。画素の部分断面図を図20に示す。なお、図20では、
順スタガ構造のトランジスタを記すと共に、画素が有する容量素子についても合わせて説
明する。
【0260】
図20に示すように、基板2011上に下地膜2012が形成されている。さらに下地
膜2012上に画素電極2013が形成されている。また、画素電極2013と同層に同
じ材料からなる第1の電極2014が形成されている。
【0261】
さらに、下地膜2012上に配線2015及び配線2016が形成され、画素電極20
13の端部は配線2015で覆われている。配線2015及び配線2016の上部にN型
の導電型を有するN型半導体層2017及びN型半導体層2018が形成されている。ま
た、配線2015と配線2016の間であって、下地膜2012上に半導体層2019が
形成されている。そして、半導体層2019の一部はN型半導体層2017及びN型半導
体層2018上にまで延長されている。なお、この半導体層はアモルファスシリコン(a
−Si:H)等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の
半導体膜で形成されている。また、半導体層2019上にゲート絶縁膜2020が形成さ
れている。また、ゲート絶縁膜2020と同層の同じ材料からなる絶縁膜2021が第1
の電極2014上にも形成されている。
【0262】
さらに、ゲート絶縁膜2020上に、ゲート電極2022が形成され、トランジスタ2
025が形成されている。また、ゲート電極2022と同層に同じ材料でなる第2の電極
2023が第1の電極2014上に絶縁膜2021を介して形成され、絶縁膜2021が
第1の電極2014と第2の電極2023とで挟まれた構成の容量素子2024が形成さ
れている。また、画素電極2013の端部、トランジスタ2025及び容量素子2024
を覆って、層間絶縁膜2026が形成されている。
【0263】
層間絶縁膜2026及びその開口部に位置する画素電極2013上に発光物質を含む層
2027及び対向電極2028が形成され、発光物質を含む層2027が画素電極201
3と対向電極2028とで挟まれた領域で発光素子2029が形成されている。
【0264】
また、図20(a)に示す第1の電極2014を図20(b)に示すように配線201
5及び2016と同層の同一材料で形成し、絶縁膜2021が第1の電極2030と第2
の電極2023とで挟まれた構成の容量素子2031としても良い。また、図20におい
て、トランジスタ2025にNチャネル型トランジスタを用いたが、Pチャネル型トラン
ジスタでも良い。
【0265】
基板2011、下地膜2012、画素電極2013、ゲート絶縁膜2020、ゲート電
極2022、層間絶縁膜2026、発光物質を含む層2027及び対向電極2028に用
いられる材料は、図17説明した基板1711、下地膜1712、画素電極1724、ゲ
ート絶縁膜1715、ゲート電極1716、層間絶縁膜1730及び1731、発光物質
を含む層1726及び対向電極1727と同様の材料をそれぞれ用いることができる。ま
た、配線2015、配線2016は、図17におけるソース電極及びドレイン電極172
3と同様の材料を用いれば良い。
【0266】
次に、半導体層に非結晶性の半導体膜を用いたトランジスタの他の構成として、基板と
半導体層の間にゲート電極が挟まれた構造、つまり半導体層の下にゲート電極が位置する
ボトムゲート型のトランジスタを有する画素の部分断面図を図21に示す。
【0267】
基板2111上に下地膜2112が形成されている。さらに下地膜2112上にゲート
電極2113が形成されている。また、ゲート電極2113と同層に同じ材料からなる第
1の電極2114が形成されている。ゲート電極2113の材料には図17におけるゲー
ト電極1716に使用される材料の他、リンが添加された多結晶シリコンや金属とシリコ
ンの化合物であるシリサイドでもよい。
【0268】
また、ゲート電極2113及び第1の電極2114を覆うようにゲート絶縁膜2115
が形成されている。
【0269】
ゲート絶縁膜2115上に、半導体層2116が形成されている。また、半導体層21
16と同層に同じ材料からなる半導体層2117が第1の電極2114上に形成されてい
る。なお、この半導体層はアモルファスシリコン(a−Si:H)等の非晶質半導体、セ
ミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜で形成されている。
【0270】
半導体層2116上にはN型の導電型を有するN型半導体層2118及びN型半導体層
2119が形成され、半導体層2117上にはN型半導体層2120が形成されている。
【0271】
N型半導体層2118及びN型半導体層2119上にはそれぞれ配線2121、配線2
122が形成され、トランジスタ2129が形成された。また、N型半導体層2120上
には配線2121及び配線2122と同層の同一材料からなる導電層2123が形成され
、この導電層2123と、N型半導体層2120と、半導体層2117とで第2の電極を
構成している。なお、この第2の電極と第1の電極2114とでゲート絶縁膜2115が
挟まれた構成の容量素子2130が形成されている。
【0272】
また、配線2121の一方の端部は延在し、その延在した配線2121上部に接して画
素電極2124が形成されている。
【0273】
また、画素電極2124の端部、トランジスタ2129及び容量素子2130を覆うよ
うに絶縁物2125が形成されている。
【0274】
画素電極2124及び絶縁物2125上には発光物質を含む層2126及び対向電極2
127が形成され、画素電極2124と対向電極2127とで発光物質を含む層2126
が挟まれた領域では発光素子2128が形成されている。
【0275】
容量素子2130の第2の電極の一部となる半導体層2117及びN型半導体層212
0は特に設けなくても良い。つまり、第2の電極を導電層2123とし、第1の電極21
14と導電層2123とでゲート絶縁膜2115が挟まれた構造の容量素子としてもよい

【0276】
また、トランジスタ2129にNチャネル型トランジスタを用いたが、Pチャネル型ト
ランジスタでも良い。
【0277】
なお、図21(a)において、配線2121を形成する前に画素電極2124を形成す
ることで、図21(b)に示すような画素電極2124と同層の同一材料からなる第2の
電極2131と第1の電極2114とでゲート絶縁膜2115が挟まれた構成の容量素子
2132を形成することもできる。
【0278】
逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル
保護構造のトランジスタでも良い。次に、チャネル保護構造のトランジスタの場合につい
て図22を用いて説明する。なお、図22において、図21と同様のものに関しては共通
の符号を用いて示す。
【0279】
図22(a)に示すチャネル保護型構造のトランジスタ2201は、図21(a)に示
したチャネルエッチ構造のトランジスタ2129とは半導体層2116においてチャネル
が形成される領域上にエッチングのマスクとなる絶縁物2202が設けられている点で異
なる。
【0280】
同様に、図22(b)に示すチャネル保護型構造のトランジスタ2201は、図21(
b)に示したチャネルエッチ構造のトランジスタ2129とは半導体層2116において
チャネルが形成される領域上にエッチングのマスクとなる絶縁物2202が設けられてい
る点で異なる。
【0281】
本発明の画素を構成するトランジスタの半導体層に非結晶性の半導体膜を用いることで
、製造コストを削減することができる。なお、各材料には図17において説明したものを
用いることができる。
【0282】
また、トランジスタの構造や容量素子の構成は上述したものに限られず、さまざまな構
造もしくは構成のトランジスタや容量素子を用いることができる。
【0283】
また、トランジスタの半導体層にはアモルファスシリコン(a−Si:H)等の非晶質
半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリ
コン(p−Si:H)等の結晶性半導体膜を用いても良い。
【0284】
図23に、半導体層に結晶性半導体膜を用いたトランジスタを有する画素の部分断面図
を示し、以下に説明する。なお、図23に示すトランジスタ2318は、図10で示した
マルチゲート型のトランジスタである。
【0285】
図23に示すように、基板2301上に下地膜2302が形成され、その上に半導体層
2303が形成されている。なお、半導体層2303は、結晶性半導体膜を所望の形状に
パターニングし形成する。
【0286】
結晶性半導体膜の作製方法の一例を以下に記す。まず、基板2301上にスパッタ法、
CVD法等によりアモルファスシリコン膜を成膜する。成膜材料は、アモルファスシリコ
ン膜に限定する必要はなく、非晶質半導体、セミアモルファス半導体、微結晶半導体等の
非結晶性半導体膜であれば良い。また、非晶質シリコンゲルマニウム膜などの非晶質構造
を含む化合物半導体膜を用いても良い。
【0287】
そして、成膜したアモルファスシリコン膜を熱結晶化法、レーザー結晶化法、またはニ
ッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、結晶性半導体膜を得る。
なお、これらの結晶化方法を組み合わせて結晶化しても良い。
【0288】
熱結晶化法により結晶性半導体膜を形成する場合には、加熱炉、レーザ照射、若しくは
RTA(Rapid Thermal Annealing)、又はこれらを組み合わせ
て用いることができる。
【0289】
また、レーザー結晶化法により結晶性半導体膜を形成する場合には、連続発振型のレー
ザビーム(CWレーザビーム)やパルス発振型のレーザビーム(パルスレーザビーム)を
用いることができる。ここで用いることができるレーザビームは、Arレーザ、Krレー
ザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO、フォルステライト(
MgSiO)、YAlO、GdVO、若しくは多結晶(セラミック)のYAG、
、YVO、YAlO、GdVOに、ドーパントとしてNd、Yb、Cr、
Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とする
レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレ
ーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用
いることができる。このようなレーザビームの基本波、及びこれらの基本波の第2高調波
から第4高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例
えば、Nd:YVOレーザ(基本波1064nm)の第2高調波(532nm)や第3
高調波(355nm)を用いることができる。このときレーザのエネルギー密度は0.0
1〜100MW/cm程度(好ましくは0.1〜10MW/cm)必要である。そし
て、走査速度を10〜2000cm/sec程度として照射する。
【0290】
なお、単結晶のYAG、YVO、フォルステライト(MgSiO)、YAlO
、GdVO、若しくは多結晶(セラミック)のYAG、Y、YVO、YAlO
、GdVOに、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Ta
のうち1種または複数種添加されているものを媒質とするレーザ、Arイオンレーザ、ま
たはTi:サファイアレーザは、連続発振をさせることが可能であり、Qスイッチ動作や
モード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせるこ
とも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体膜
がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される
。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固
液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結
晶粒を得ることができる。
【0291】
また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶性半導体膜を形成する場
合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好
ましい。
【0292】
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
この部分的に結晶化された結晶性半導体膜を所望の形状にパターニングして島状の半導体
膜を形成する。この半導体膜をトランジスタの半導体層2303に用いる。
【0293】
また、結晶性半導体層は、トランジスタ2318のチャネル形成領域2304及びソー
ス領域又はドレイン領域となる不純物領域2305に用いられる他、容量素子2319の
下部電極となる半導体層2306及び不純物領域2308にも用いられる。なお、不純物
領域2308は特に設ける必要はない。また、チャネル形成領域2304及び半導体層2
306にはチャネルドープが行われていても良い。
【0294】
次に、半導体層2303及び容量素子2319の下部電極上にはゲート絶縁膜2309
が形成されている。さらに、半導体層2303上にはゲート絶縁膜2309を介してゲー
ト電極2310が、容量素子2319の半導体層2306上にはゲート絶縁膜2309を
介してゲート電極2310と同層に同じ材料からなる上部電極2311が形成されている
。このようにして、トランジスタ2318及び容量素子2319が作製される。
【0295】
次に、トランジスタ2318及び容量素子2319を覆って層間絶縁膜2312が形成
され、層間絶縁膜2312上にはコンタクトホールを介して不純物領域2305と接する
配線2313が形成されている。そして、配線2313に接して層間絶縁膜2312上に
は画素電極2314が形成され、画素電極2314の端部及び配線2313を覆って絶縁
物2315が形成されている。さらに、画素電極2314上に発光物質を含む層2316
及び対向電極2317が形成され、画素電極2314と対向電極2317とで発光物質を
含む層2316が挟まれた領域では発光素子2320が形成されている。
【0296】
また、半導体層にポリシリコン(p−Si:H)等の結晶性半導体膜を用いたボトムゲ
ート型のトランジスタを有する画素の部分断面を図24に示す。
【0297】
基板2401上に下地膜2402が形成され、その上にゲート電極2403が形成され
ている。また、ゲート電極2403と同層に同じ材料からなる容量素子2423の第1の
電極2404が形成されている。
【0298】
また、ゲート電極2403及び第1の電極2404を覆うようにゲート絶縁膜2405
が形成されている。
【0299】
また、ゲート絶縁膜2405上に、半導体層が形成されている。なお、半導体膜は、非
晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性半導体膜を熱結晶化法
、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶
化し、所望の形状にパターニングして半導体層を形成する。
【0300】
なお、半導体層を用いてトランジスタ2422のチャネル形成領域2406、LDD領
域2407及びソース領域又はドレイン領域となる不純物領域2408、並びに容量素子
2423の第2の電極となる領域2409、不純物領域2410及び不純物領域2411
が形成される。なお、不純物領域2410及び不純物領域2411は特に設けなくても良
い。また、チャネル形成領域2406及び領域2409は不純物が添加されていても良い

【0301】
なお、容量素子2423はゲート絶縁膜2405が第1の電極2404及び半導体層か
ら形成された領域2409等からなる第2の電極で挟まれた構成である。
【0302】
次に、半導体層を覆って第1の層間絶縁膜2412が形成され、第1の層間絶縁膜24
12上にコンタクトホールを介して不純物領域2408と接する配線2413が形成され
ている。
【0303】
また、第1の層間絶縁膜2412には開口部2415が形成されている。トランジスタ
2422、容量素子2423及び開口部2415を覆うように第2の層間絶縁膜2416
が形成され、第2の層間絶縁膜2416上にコンタクトホールを介して、配線2413と
接続された画素電極2417が形成されている。また、画素電極2417の端部を覆って
絶縁物2418が形成されている。そして、画素電極2417上に発光物質を含む層24
19及び対向電極2420が形成され、画素電極2417と対向電極2420とで発光物
質を含む層2419が挟まれた領域では発光素子2421が形成されている。なお、発光
素子2421の下部に開口部2415が位置している。つまり、発光素子2421からの
発光を基板側から取り出すときには第1の層間絶縁膜2412に開口部2415を有する
ため透過率を高めることができる。
【0304】
本発明の画素を構成するトランジスタの半導体層に結晶性半導体膜を用いることで、例
えば、図6における走査線駆動回路612及び信号線駆動回路611を画素部613と一
体形成することが容易になる。
【0305】
なお、半導体層に結晶性半導体膜を用いたトランジスタにおいても構造は上述したもの
に限られず、さまざまな構造をとることができる。なお、容量素子においても同様である
。また、本実施形態において、特に断りがない限り図17における材料を適宜使用するこ
とができる。
【0306】
本実施形態で示したトランジスタは、実施の形態1乃至7に記載した画素において発光
素子に供給する電流値を制御するトランジスタとして利用することができる。よって、実
施の形態1乃至7に記載したように画素を動作させることで、トランジスタのしきい値電
圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データ
に対応した電流を発光素子に供給することができ、輝度のばらつきを抑制することが可能
となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可
能である。
【0307】
また、このような画素を図6の表示装置に適用することにより、各画素は自身のアドレ
ス期間を除き発光することが可能であるため、1フレーム期間における発光期間の割合(
即ち、デューティー比)を非常に大きくでき、おおむね100%にすることもできる。よ
って、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
【0308】
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
【0309】
(実施の形態9)
本実施の形態では、本発明の表示装置の一形態について図25を用いて説明する。
【0310】
図25(a)は、表示装置を示す上面図、図25(b)は図25(a)中A−A’線断
面図(A−A’で切断した断面図)である。表示装置は、基板2510上に図中において
点線で示された信号線駆動回路2501、画素部2502、第1の走査線駆動回路250
3、第2の走査線駆動回路2506を有する。さらに、封止基板2504、シール材25
05を有し、これらで囲まれた表示装置の内側は、空間2507となっている。
【0311】
なお、配線2508は第1の走査線駆動回路2503、第2の走査線駆動回路2506
及び信号線駆動回路2501に入力される信号を伝送するための配線であり、外部入力端
子となるFPC(フレキシブルプリントサーキット)2509からビデオ信号、クロック
信号、スタート信号等を受け取る。FPC2509と表示装置との接続部上にはICチッ
プ(メモリ回路や、バッファ回路などが形成された半導体チップ)2518及び2519
がCOG(Chip On Glass)等で実装されている。なお、ここではFPCし
か図示していないが、このFPCにはプリント配線基盤(PWB)が取り付けられていて
もよい。本発明の表示装置とは、表示装置本体だけでなく、FPCもしくはPWBが取り
付けられた状態も含むものとする。また、ICチップなどが実装されたものを含むものと
する。
【0312】
断面構造について図25(b)を用いて説明する。基板2510上には画素部2502
とその周辺駆動回路(第1の走査線駆動回路2503、第2の走査線駆動回路2506及
び信号線駆動回路2501)が形成されているが、ここでは、信号線駆動回路2501と
、画素部2502が示されている。
【0313】
なお、信号線駆動回路2501はNチャネル型トランジスタ2520、2521のよう
に単極性のトランジスタで構成されている。もちろん、Pチャネル型トランジスタや単極
性のトランジスタだけでなくPチャネル型トランジスタも用いてCMOS回路を形成して
も良い。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネルを示し
ているが、必ずしもその必要はなく、周辺駆動回路の全てもしくは一部をICチップなど
に形成し、COGなどで実装しても良い。
【0314】
画素部2502は、実施の形態1乃至7に記載した画素が用いられている。なお、図2
5(b)にはスイッチとして機能するトランジスタ2511と、発光素子に供給する電流
値を制御するトランジスタ2512と、発光素子2528が示されている。なお、トラン
ジスタ2512の第1の電極は発光素子2528の画素電極2513と接続されている。
また、画素電極2513の端部を覆って絶縁物2514が形成されている。ここでは、絶
縁物2514はポジ型の感光性アクリル樹脂膜を用いることにより形成する。
【0315】
また、カバレッジを良好なものとするため、絶縁物2514の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物2514の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物2514の上端部のみに曲率半径(0.2μm〜3
μm)を有する曲面を持たせることが好ましい。また、絶縁物2514として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
【0316】
また、画素電極2513上には、発光物質を含む層2516および対向電極2517が
形成される。発光物質を含む層2516には、少なくとも発光層が設けられていれば、そ
の他の層については特には限定されず、適宜選択することができる。
【0317】
さらにシール材2505を用いて封止基板2504と基板2510とを貼り合わせるこ
とにより、基板2510、封止基板2504、およびシール材2505で囲まれた空間2
507に発光素子2528が備えられた構造になっている。なお、空間2507には、不
活性気体(窒素やアルゴン等)が充填される場合の他、シール材2505で充填される構
成も含むものとする。
【0318】
なお、シール材2505にはエポキシ系樹脂を用いることが好ましい。また、これらの
材料はできるだけ水分や酸素を透過しない材料であることが望ましい。封止基板2504
に用いる材料としては、ガラス基板や石英基板の他、FRP(Fiberglass−R
einforced Plastics)、PVF(ポリビニルフロライド)、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【0319】
画素部2502に実施の形態1乃至7に記載した画素を用い動作させることで、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を
一定とし動作させるため消費電力を低くすることが可能である。
【0320】
図25示すように、信号線駆動回路2501、画素部2502、第1の走査線駆動回路
2503及び第2の走査線駆動回路2506を一体形成することで、表示装置の低コスト
化が図れる。また、この場合において、信号線駆動回路2501、画素部2502、第1
の走査線駆動回路2503及び第2の走査線駆動回路2506に用いられるトランジスタ
を単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化を図ることがで
きる。
【0321】
以上のようにして、本発明の表示装置を得ることができる。なお、上述した構成は一例
であって本発明の表示装置の構成はこれに限定されない。
【0322】
なお、表示装置の構成としては、図26に示すように信号線駆動回路2601をICチ
ップ上に形成して、COG等で表示装置に実装した構成としても良い。なお、図26(a
)における基板2600、画素部2602、第1の走査線駆動回路2603、第2の走査
線駆動回路2604、FPC2605、ICチップ2606、ICチップ2607、封止
基板2608、シール材2609はそれぞれ図25(a)における基板2510、画素部
2502、第1の走査線駆動回路2503、第2の走査線駆動回路2506、FPC25
09、ICチップ2518、ICチップ2519、封止基板2504、シール材2505
に相当する。
【0323】
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いて
ICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導
体チップとすることで、より高速動作且つ低消費電力化を図ることが可能である。
【0324】
なお、第1の走査線駆動回路2603や第2の走査線駆動回路2604を画素部260
2と一体形成することで、低コスト化が図れる。そして、この第1の走査線駆動回路26
03、第2の走査線駆動回路2604及び画素部2602は単極性のトランジスタで構成
することでさらなる低コスト化が図れる。そのとき、第1の走査線駆動回路2603及び
第2の走査線駆動回路2604にブートトラップ回路を用いることにより出力電位が低く
なってしまうことを防止することができる。また、第1の走査線駆動回路2603及び第
2の走査線駆動回路2604を構成するトランジスタの半導体層にアモルファスシリコン
を用いた場合、劣化によりしきい値が変動するため、これを補正する機能を有することが
好ましい。
【0325】
なお、画素部2602に実施の形態1乃至7に記載した画素を用い動作させることで、
画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデュ
ーティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の
電位を一定とし動作させるため消費電力を低くすることが可能である。また、FPC26
05と基板2600との接続部において機能回路(メモリやバッファ)が形成されたIC
チップを実装することで基板面積を有効利用することができる。
【0326】
また、図25(a)の信号線駆動回路2501、第1の走査線駆動回路2503及び第
2の走査線駆動回路2506に相当する信号線駆動回路2611、第1の走査線駆動回路
2613及び第2の走査線駆動回路2614を、図26(b)に示すようにICチップ上
に形成して、COG等で表示パネルに実装した構成としても良い。なお、図26(b)に
おける基板2610、画素部2612、FPC2615、ICチップ2616、ICチッ
プ2617、封止基板2618、シール材2619はそれぞれ図25(a)における基板
2510、画素部2502、FPC2509、ICチップ2518、ICチップ2519
、封止基板2504、シール材2505に相当する。
【0327】
また、画素部2612のトランジスタの半導体層に非結晶性の半導体膜、例えばアモル
ファスシリコン(a−Si:H)を用いることにより低コスト化を図ることができる。さ
らに、大型の表示パネルを作製することも可能となる。
【0328】
また、画素の行方向及び列方向に第1の走査線駆動回路、第2の走査線駆動回路及び信
号線駆動回路を設けなくても良い。例えば、図27(a)に示すようにICチップ上に形
成された周辺駆動回路2701が図26(b)に示す第1の走査線駆動回路2613、第
2の走査線駆動回路2614及び信号線駆動回路2611の機能を有するようにしても良
い。なお、図27(a)における基板2700、画素部2702、FPC2704、IC
チップ2705、ICチップ2706、封止基板2707、シール材2708はそれぞれ
図25(a)の基板2510、画素部2502、FPC2509、ICチップ2518、
ICチップ2519、封止基板2504、シール材2505に相当する。
【0329】
なお、図27(a)の表示装置の配線の接続を説明する模式図を図27(b)に示す。
なお、図27(b)には、基板2710、周辺駆動回路2711、画素部2712、FP
C2713、FPC2714が図示されている。
【0330】
FPC2713及びFPC2714は周辺駆動回路2711に外部からの信号及び電源
電位を入力する。そして、周辺駆動回路2711からの出力は、画素部2712の有する
画素に接続された行方向及び列方向の配線に入力される。
【0331】
また、発光素子に白色の発光素子を用いる場合、封止基板にカラーフィルターを設ける
ことでフルカラー表示を実現することができる。このような表示装置にも本発明を適用す
ることが可能である。図28に、画素部の部分断面図の一例を示す。
【0332】
図28に示すように、基板2800上に下地膜2802が形成され、その上に発光素子
に供給する電流値を制御するトランジスタ2801が形成され、トランジスタ2801の
第1の電極に接して画素電極2803が形成され、その上に発光物質を含む層2804と
対向電極2805が形成されている。
【0333】
なお、画素電極2803と対向電極2805とで発光物質を含む層2804が挟まれて
いるところが発光素子となる。なお、図28においては白色光を発光するものとする。そ
して、発光素子の上部には赤色のカラーフィルター2806R、緑色のカラーフィルター
2806G、青色のカラーフィルター2806Bが設けられており、フルカラー表示を行
うことができる。また、これらのカラーフィルターを隔離するためにブラックマトリクス
(BMともいう)2807が設けられている。
【0334】
本実施形態の表示装置は実施の形態1乃至7だけではなく、実施の形態8に記載した構
成とも適宜組み合わせることが可能である。また、表示装置の構成は上記に限らず、本発
明を他の構成の表示装置においても適用することができる。
【0335】
(実施の形態10)
本発明の表示装置は様々な電子機器に適用することができる。具体的には、電子機器の
表示部に適用することができる。なお、電子機器として、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、
オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体
的にはDigital Versatile Disc(DVD)等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
【0336】
図33(A)はディスプレイであり、筐体3301、支持台3302、表示部3303
、スピーカー部3304、ビデオ入力端子3305等を含む。
【0337】
なお、表示部3303には実施の形態1乃至7に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するディスプレイを得ることができる。
また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが
可能である。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信
用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0338】
なお、近年、ディスプレイの大型化のニーズが強くなっているなか、ディスプレイの大
型化に伴い価格の上昇が問題となっている。そのため、いかに製造コストの削減を図り、
高品質な製品を少しでも低価格に抑えるかが課題となる。
【0339】
本発明の画素は、単極性のトランジスタで作製することができるため、工程数を減らし
製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非
結晶性の半導体膜、例えばアモルファスシリコン(a−Si:H)を用いることで、工程
を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をI
Cチップ上に形成し、COG(Chip On Glass)等で表示パネルに実装する
と良い。なお、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度
の低い走査線駆動回路は画素部と共に単極性のトランジスタで構成される回路で一体形成
しても良い。
【0340】
図33(B)はカメラであり、本体3311、表示部3312、受像部3313、操作
キー3314、外部接続ポート3315、シャッター3316等を含む。
【0341】
なお、表示部3312には実施の形態1乃至7に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するカメラを得ることができる。また、
本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能で
ある。
【0342】
また、近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして
、高性能なものをいかに低価格に抑えるかが重要となる。
【0343】
本発明の画素は、単極性のトランジスタで作製することができるため、工程数を減らし
製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非
結晶性の半導体膜、例えばアモルファスシリコン(a−Si:H)を用いることで、工程
を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をI
Cチップ上に形成し、COG等で表示パネルに実装すると良い。なお、動作速度の高い信
号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と
共に単極性のトランジスタで構成される回路で一体形成しても良い。
【0344】
図33(C)はコンピュータであり、本体3321、筐体3322、表示部3323、
キーボード3324、外部接続ポート3325、ポインティングマウス3326等を含む
。なお、表示部3323には実施の形態1乃至7に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するコンピュータを得ることができる。
また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが
可能である。また、画素部を構成するトランジスタに単極性のトランジスタやトランジス
タの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
【0345】
図33(D)はモバイルコンピュータであり、本体3331、表示部3332、スイッ
チ3333、操作キー3334、赤外線ポート3335等を含む。なお、表示部3332
には実施の形態1乃至7に記載した画素が用いられている。本発明により、画素間もしく
は画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が
高い高品質な表示部を有するモバイルコンピュータを得ることができる。また、本発明で
は、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。ま
た、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に
非結晶性の半導体膜を用いることで低コスト化を図ることができる。
【0346】
図33(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)
であり、本体3341、筐体3342、表示部A3343、表示部B3344、記録媒体
(DVD等)読み込み部3345、操作キー3346、スピーカー部3347等を含む。
表示部A3343は主として画像情報を表示し、表示部B3344は主として文字情報を
表示することができる。なお、表示部A3343や表示部B3344には実施の形態1乃
至7に記載した画素が用いられている。本発明により、画素間もしくは画素における経時
的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部
を有する画像再生装置を得ることができる。また、本発明では、対向電極の電位を一定と
し動作させるため消費電力を低くすることが可能である。また、画素部を構成するトラン
ジスタに単極性のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いる
ことで低コスト化を図ることができる。
【0347】
図33(F)はゴーグル型ディスプレイであり、本体3351、表示部3352、アー
ム部3353を含む。なお、表示部3352には実施の形態1乃至7に記載した画素が用
いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑
制することができ、さらにデューティー比が高い高品質な表示部を有するゴーグル型ディ
スプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させる
ため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに単極
性のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コス
ト化を図ることができる。
【0348】
図33(G)はビデオカメラであり、本体3361、表示部3362、筐体3363、
外部接続ポート3364、リモコン受信部3365、受像部3366、バッテリー336
7、音声入力部3368、操作キー3369、接眼部3360等を含む。なお、表示部3
362には実施の形態1乃至7に記載した画素が用いられている。本発明により、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示部を有するビデオカメラを得ることができる。また、本発明では
、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また
、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に非
結晶性の半導体膜を用いることで低コスト化を図ることができる。
【0349】
図33(H)は携帯電話機であり、本体3371、筐体3372、表示部3373、音
声入力部3374、音声出力部3375、操作キー3376、外部接続ポート3377、
アンテナ3378等を含む。なお、表示部3373には実施の形態1乃至7に記載した画
素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつ
きを抑制することができ、さらにデューティー比が高い高品質な表示部を有する携帯電話
機を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消
費電力を低くすることが可能である。また、画素部を構成するトランジスタに単極性のト
ランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を
図ることができる。
【0350】
このように本発明は、あらゆる電子機器に適用することが可能である。
【0351】
(実施の形態11)
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図
34を用いて説明する。
【0352】
表示パネル3410はハウジング3400に脱着自在に組み込まれる。ハウジング34
00は表示パネル3410のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル3410を固定したハウジング3400はプリント基板3401に嵌入され
モジュールとして組み立てられる。
【0353】
表示パネル3410はFPC3411を介してプリント基板3401に接続される。プ
リント基板3401には、スピーカー3402、マイクロフォン3403、送受信回路3
404、CPU及びコントローラなどを含む信号処理回路3405が形成されている。こ
のようなモジュールと、入力手段3406、バッテリ3407を組み合わせ、筐体340
9及び筐体3412に収納する。なお、表示パネル3410の画素部は筐体3412に形
成された開口窓から視認できように配置する。
【0354】
表示パネル3410は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波
数の低い駆動回路)をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回
路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのI
CチップをCOG(Chip On Glass)で表示パネル3410に実装しても良
い。あるいは、そのICチップをTAB(Tape Automated Bondin
g)やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路を
ICチップ上に形成し、そのICチップをCOGなどで表示パネルに実装しても良い。
【0355】
なお、画素部には、実施の形態1乃至7に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示部を有する表示パネル3410を得ることができる。また、本
発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能であ
る。また、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導
体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
【0356】
また、本実施形態に示した構成は携帯電話の一例であって、このような構成の携帯電話
に限られず様々な構成の携帯電話に適用することができる。
【0357】
(実施の形態12)
本実施形態では、表示パネルと、回路基板を組み合わせたELモジュールについて図3
5及び図36を用いて説明する。
【0358】
図35に示すように、表示パネル3501は画素部3503、走査線駆動回路3504
及び信号線駆動回路3505を有している。回路基板3502には、例えば、コントロー
ル回路3506や信号分割回路3507などが形成されている。なお、表示パネル350
1と回路基板3502は接続配線3508によって接続されている。接続配線3508に
はFPC等を用いることができる。
【0359】
表示パネル3501は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波
数の低い駆動回路)をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回
路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのI
CチップをCOG(Chip On Glass)で表示パネル3501に実装しても良
い。あるいは、そのICチップをTAB(Tape Automated Bondin
g)やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路を
ICチップ上に形成し、そのICチップをCOGなどで表示パネルに実装しても良い。
【0360】
なお、画素部には、実施の形態1乃至7に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示パネル3501を得ることができる。また、本発明では、対向
電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素
部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に非結晶性
の半導体膜を用いることで低コスト化を図ることができる。
【0361】
このようなELモジュールによりELテレビ受像機を完成させることができる。図36
は、ELテレビ受像機の主要な構成を示すブロック図である。チューナ3601は映像信
号と音声信号を受信する。映像信号は、映像信号増幅回路3602と、そこから出力され
る信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路3603と、そ
の映像信号を駆動回路の入力仕様に変換するためのコントロール回路3506により処理
される。コントロール回路3506は、走査線側と信号線側にそれぞれ信号を出力する。
デジタル駆動する場合には、信号線側に信号分割回路3507を設け、入力デジタル信号
をm個に分割して供給する構成としても良い。
【0362】
チューナ3601で受信した信号のうち、音声信号は音声信号増幅回路3604に送ら
れ、その出力は音声信号処理回路3605を経てスピーカー3606に供給される。制御
回路3607は受信局(受信周波数)や音量の制御情報を入力部3608から受け、チュ
ーナ3601や音声信号処理回路3605に信号を送出する。
【0363】
実施の形態10に記載した図33(A)の筐体3301に、図35のELモジュールを
組みこんで、テレビ受像機を完成させることができる。
【0364】
もちろん、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面
積の表示媒体として様々な用途に適用することができる。
【符号の説明】
【0365】
111 トランジスタ
112 第1のスイッチ
113 第2のスイッチ
114 第3のスイッチ
115 容量素子
116 発光素子
117 信号線
118 第1の走査線
119 第2の走査線
120 第3の走査線
121 電源線
122 電位供給線
123 対向電極
412 第1のスイッチングトランジスタ
413 第2のスイッチングトランジスタ
414 第3のスイッチングトランジスタ
611 信号線駆動回路
612 走査線駆動回路
613 画素部
614 画素
700 画素
718 第1の走査線
800 画素
819 第2の走査線
900 画素
920 第3の走査線
1011 トランジスタ
1111 トランジスタ
1201 第1のトランジスタ
1202 第2のトランジスタ
1203 第4のスイッチ
1204 第5のスイッチ
1212 第1のスイッチ
1213 第2のスイッチ
1214 第3のスイッチ
1215 容量素子
1216 発光素子
1217 信号線
1218 第1の走査線
1219 第2の走査線
1220 第3の走査線
1221 電源線
1222 電位供給線
1223 対向電極
1411 トランジスタ
1412 第1のスイッチ
1413 第2のスイッチ
1414 第3のスイッチ
1415 容量素子
1416 発光素子
1417 信号線
1418 第1の走査線
1419 第2の走査線
1420 第3の走査線
1421 電源線
1422 電位供給線
1423 対向電極
2901 第4のスイッチ
2902 走査線
3001 第4のスイッチ
3002 走査線
3003 ノード
3101 整流素子
3102 走査線
3201 整流素子
3202 走査線
3701 第4のスイッチ
3702 走査線
3914 整流素子
3920 第3の走査線
3951 ショットキー・バリア型
3952 PIN型
3953 PN型
3954 トランジスタ
3955 トランジスタ
4301 第4のスイッチ
4401 第4のスイッチ
4515 ゲート容量
4540 画素電極

【特許請求の範囲】
【請求項1】
容量素子と、トランジスタと、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、を有し、
前記トランジスタのソースまたはドレインの一方は前記第4のスイッチを介して第1の配線に電気的に接続され、
前記トランジスタのゲートは前記第2のスイッチを介して前記第1の配線と電気的に接続され、
前記第1の配線と前記第2のスイッチとは、スイッチ及び素子を介することなく接続され、
前記トランジスタのソースまたはドレインの他方は負荷と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は前記第3のスイッチを介して第2の配線と電気的に接続され、
前記トランジスタのゲートは前記第1のスイッチを介して第3の配線と電気的に接続され、
前記第1のスイッチと前記トランジスタのゲートとは、スイッチ及び素子を介することなく接続され、
前記トランジスタのソースまたはドレインの他方は前記容量素子を介して前記トランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。
【請求項2】
容量素子と、トランジスタと、第1のスイッチと、第2のスイッチと、第3のスイッチと、第4のスイッチと、を有し、
前記トランジスタのソースまたはドレインの一方は前記第4のスイッチを介して第1の配線に電気的に接続され、
前記トランジスタのゲートは前記第2のスイッチを介して前記第1の配線と電気的に接続され、
前記第1の配線と前記第2のスイッチとは、スイッチ及び素子を介することなく接続され、
前記トランジスタのソースまたはドレインの他方は表示素子と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は前記第3のスイッチを介して第2の配線と電気的に接続され、
前記トランジスタのゲートは前記第1のスイッチを介して第3の配線と電気的に接続され、
前記第1のスイッチと前記トランジスタのゲートとは、スイッチ及び素子を介することなく接続され、
前記トランジスタのソースまたはドレインの他方は前記容量素子を介して前記トランジスタのゲートと電気的に接続されていることを特徴とする表示装置。
【請求項3】
請求項7において、
前記表示素子は発光素子であることを特徴とする表示装置。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate

【図8】
image rotate

【図9】
image rotate

【図10】
image rotate

【図11】
image rotate

【図12】
image rotate

【図13】
image rotate

【図14】
image rotate

【図15】
image rotate

【図16】
image rotate

【図17】
image rotate

【図18】
image rotate

【図19】
image rotate

【図20】
image rotate

【図21】
image rotate

【図22】
image rotate

【図23】
image rotate

【図24】
image rotate

【図25】
image rotate

【図26】
image rotate

【図27】
image rotate

【図28】
image rotate

【図29】
image rotate

【図30】
image rotate

【図31】
image rotate

【図32】
image rotate

【図33】
image rotate

【図34】
image rotate

【図35】
image rotate

【図36】
image rotate

【図37】
image rotate

【図38】
image rotate

【図39】
image rotate

【図40】
image rotate

【図41】
image rotate

【図42】
image rotate

【図43】
image rotate

【図44】
image rotate

【図45】
image rotate

【図46】
image rotate

【図47】
image rotate

【図48】
image rotate

【図49】
image rotate


【公開番号】特開2012−141627(P2012−141627A)
【公開日】平成24年7月26日(2012.7.26)
【国際特許分類】
【出願番号】特願2012−46227(P2012−46227)
【出願日】平成24年3月2日(2012.3.2)
【分割の表示】特願2006−325736(P2006−325736)の分割
【原出願日】平成18年12月1日(2006.12.1)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】