説明

半導体装置、電子機器、及び出力波形歪み改善方法

【課題】N本のクロック信号を出力した際に生ずる出力波形歪みを改善した装置構成を提供する。
【解決手段】半導体装置は、所定周波数の入力クロック信号CLK−Iを入力して同一周波数の複数のクロック信号CLK1からCLKNを出力する。前記入力クロック信号は遅延部1_1から遅延部1_N−1により所定の遅延時間差を与えられ、前記複数のクロック信号として出力される。前記複数のクロック信号の立ち上がり及び立ち下がりを分散することで、共通の電源レギュレータ11への負荷が低減する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する半導体装置、電子機器、及び出力波形歪み改善方法に関する。
【背景技術】
【0002】
一般に、電子機器では複数のクロック信号が必要とされるため、同一周波数の複数のクロック信号を出力する装置が知られている(特許文献1、2参照)。しかし、周波数が全く同一のクロック信号を複数同時出力すると、電源への負荷が大きくなり、クロック信号の出力波形が歪む要因となる。そこで、図23に示すように、クロック信号の出力毎に電源を備える方法や、図24に示すように、クロック信号の出力毎にレギュレータを内蔵する方法などが知られている。これらの方法によれば、クロック信号の出力毎に個別の電源を備えているため、クロック信号の出力波形歪みを改善することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−28056号公報
【特許文献2】特開2002−176343号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、前記従来技術は、クロック信号の出力波形歪みを改善することができるものの、現実的には採用し難いものであった。例えば、クロック信号の出力毎に電源を備える方法は、電源のピン数に余裕がないと採用することができない。一方、クロック信号の出力毎にレギュレータを内蔵する方法は、回路面積が大きくなるためコストアップにつながるという問題がある。
【0005】
本発明は前記課題を解決するためになされたものであり、その目的は、簡単な構成でクロック信号の出力波形歪みを改善することのできる半導体装置、電子機器、及び出力波形歪み改善方法を提供することである。
【課題を解決するための手段】
【0006】
上記目的を達成するための本発明の一態様は、所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する半導体装置であって、前記複数のクロック信号に対して所定の遅延時間を与えることで、前記複数のクロック信号に共通の電源への負荷を低減させる半導体装置を提供することにある。
【0007】
また、本発明の他の態様は、所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する際の出力波形歪み改善方法であって、前記複数のクロック信号に対して所定の遅延時間を与えることで、前記複数のクロック信号に共通の電源への負荷を低減させる出力波形歪み改善方法を提供することにある。
【0008】
また、本発明の他の態様は、前記半導体装置を備える電子機器を提供することにある。
【発明の効果】
【0009】
本発明によれば、簡単な構成でクロック信号の出力波形歪みを改善することのできる半導体装置、電子機器、及び出力波形歪み改善方法を提供することが可能である。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態における半導体装置の構成図。
【図2】本発明の実施形態におけるバイパスコンデンサの配置例を示す図。
【図3】本発明の実施形態におけるディレーゲート1個当りの遅延時間の説明図であって、(a)1本のクロック信号を出力する場合を示す図、(b)2本のクロック信号を出力する場合を示す図、(c)3本のクロック信号を出力する場合を示す図、(d)4本のクロック信号を出力する場合を示す図。
【図4】本発明の実施形態におけるシミュレーション回路を示す図。
【図5】本発明の実施形態におけるシミュレーション回路を示す図。
【図6】本発明の実施形態における遅延時間が0psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図7】本発明の実施形態における遅延時間が100psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図8】本発明の実施形態における遅延時間が200psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図9】本発明の実施形態における遅延時間が300psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図10】本発明の実施形態における遅延時間が400psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図11】本発明の実施形態における遅延時間が500psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図12】本発明の実施形態における遅延時間が600psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図13】本発明の実施形態における遅延時間が700psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図14】本発明の実施形態における遅延時間が800psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図15】本発明の実施形態における遅延時間が900psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図16】本発明の実施形態における遅延時間が1000psecの場合を示す図であって、(a)電源電位を示す図、(b)5本の正転クロック信号を示す図、(c)5本の反転クロック信号を示す図。
【図17】本発明の実施形態における遅延時間の別の決定方法を示す図であって、(a)模式的回路図、(b)クロック信号がローレベルからハイレベルに変動する時間T1の説明図、(c)100MHzの3本のクロック信号を出力する場合を示す図。
【図18】本発明の実施形態におけるバイパスコンデンサの別の配置例を示す図。
【図19】本発明の実施形態におけるバイパスコンデンサの詳細な配置例を示す図。
【図20】本発明の実施形態における半導体装置の適用例を示す図であって、(a)PCの本体の模式的正面図、(b)PCの本体の模式的背面図、(c)PCの本体側面部の筐体を取り外した状態の模式的斜視図、(d)PCの本体に搭載されているマザーボードの模式的平面図。
【図21】本発明の実施形態におけるマザーボードの模式的ブロック図。
【図22】本発明の実施形態における半導体装置の別の適用例を示す図であって、(a)カーナビゲーションシステムの模式的正面図、(b)スタンドの模式的正面図、(c)スタンドの模式的側面図、(d)スタンドの模式的背面図。
【図23】従来の出力波形歪み改善方法の説明図。
【図24】従来の出力波形歪み改善方法の説明図。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【0012】
(半導体装置の構成例)
図1は、本発明の実施形態における半導体装置の構成図である。この半導体装置は、図1に示すように、所定周波数の入力クロック信号CLK−Iを入力して同一周波数のN本のクロック信号CLK1〜CLKNを出力する装置であり、以下の構成を採用している。
【0013】
まず、遅延部1は、クロック信号の出力波形歪みを改善するため、複数のクロック信号に対して所定の遅延時間を与えるものである。具体的には、遅延時間が同一のN−1個のディレーゲート1_1,1_2,…,1_N−1をカスケード状に接続して構成される。
【0014】
入力クロック信号CLK−Iは、バッファ13を介してディレーゲート1_1に入力される。各ディレーゲート1_1,1_2,…からの出力は、クロック信号CLK2,CLK3,…として、後段の各ディレーゲート1_2,1_3,…に入力される。
【0015】
入力クロック信号CLK−I及びクロック信号CLK2〜CLKNは、各オペアンプ2_1,2_2,…,2_Nに入力される。これにより、各オペアンプ2_1,2_2,…,2_Nは、極性を反転させた2つの差動クロックペア(正転クロック信号及び反転クロック信号)を各出力端子から出力する。
【0016】
オペアンプ2_1,2_2,…,2_Nの後段には、静電破壊を防止するためのIO部4_1,4_2,…,4_Nが設けられている。このIO部4_1,4_2,…,4_Nは、具体的には、クロックラインと電源間のダイオードおよびクロックラインとGNDライン間のダイオードである。レギュレータ11の出力端子にも保護素子であるIO部4−0が設けられている。以下の説明では、オペアンプ2_1,2_2,…,2_NとIO部4_1,4_2,…,4_Nとを一括して「出力IO」という場合がある。
【0017】
(バイパスコンデンサの配置例)
本実施形態では、図1に示すように、出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置するようにしている(後述する)。バイパスコンデンサ3_1の具体的な配置例を図2に示す。図2において、14はP型MOSのFETであり、15はN型MOSのFETである。FET14のゲートとFET15のゲートとが接続され、FET14のドレインとFET15のドレインとが接続されている。FET14のソースは電源ライン(Vddライン)L1に接続され、FET15のソースはGNDライン(Vssライン)L2に接続されている。FET14とFET15とでインバータを構成している。バイパスコンデンサ3_1の第1端は電源ラインL1に接続され、バイパスコンデンサ3_1の第2端はGNDラインL2に接続されている。バイパスコンデンサ3_1の容量は任意に設定することが可能である。その他のバイパスコンデンサ3_2,…,3_Nについても同様である。
【0018】
図1に示すレギュレータ11は、具体的にはLDO(Low Drop Out)である。LDOの電圧をある程度一定に保つため、外部にバイパスコンデンサ12を設けている。出力端子に接続されるワイヤには寄生のコイル成分が存在する場合がある。このコイル成分は高速成分を阻害する方向に働くため、バイパスコンデンサはコイル成分がより小さいところに設けるのが好ましい。そこで、本実施形態では、図2に示すように、電源と出力IOとの間であって、かつ出力IOに近い位置にバイパスコンデンサを設けるようにしている。
【0019】
(遅延動作)
以下、このような半導体装置がクロック信号を遅延させる際の動作を詳しく説明する。
【0020】
まず、入力クロック信号CLK−Iは、遅延されることなく2つの差動クロックペアのクロック信号CLK1として出力端子から出力されるとともに、ディレーゲート1_1に入力される。ディレーゲート1_1に入力された入力クロック信号CLK−Iは、所定時間(例えば1psec)遅延され、クロック信号CLK2とされる。このクロック信号CLK2は、クロック信号CLK1に比較して所定時間遅延していることになる。
【0021】
次いで、ディレーゲート1_1で生成されたクロック信号CLK2は、2つの差動クロックペアのクロック信号CLK2として出力端子から出力されるとともに、ディレーゲート1_2に入力される。ディレーゲート1_2に入力されたクロック信号CLK2は、更に所定時間遅延され、クロック信号CLK3とされる。このクロック信号CLK3は、クロック信号CLK2に比較して所定時間遅延していることになり、また、クロック信号CLK1に比較して所定時間の2倍の時間遅延していることになる。
【0022】
次いで、ディレーゲート1_2で生成されたクロック信号CLK3は、2つの差動クロックペアのクロック信号CLK3として出力端子から出力されるとともに、ディレーゲート1_3に入力される。ディレーゲート1_3に入力されたクロック信号CLK3は、更に所定時間遅延され、クロック信号CLK4とされる。このクロック信号CLK4は、クロック信号CLK3に比較して所定時間遅延していることになり、また、CLK2に比較して所定時間の2倍の時間遅延していることになり、更に、クロック信号CLK1に比較して所定時間の3倍の時間遅延していることになる。
【0023】
以降、後段のディレーゲート1_4〜1_N−1のそれぞれでクロック信号CLK4,CLK5,…,CLKN−1が順次遅延される。これにより、クロック信号CLK1に比較して所定時間の4倍、5倍…、N−1倍の時間遅延したクロック信号CLK5,CLK6,…,CLKNが各出力端子から出力されることになる。
【0024】
(遅延時間の決定方法)
次に、遅延時間の決定方法について説明する。ディレーゲート1個当りの遅延時間は、N本のクロック信号CLK1〜CLKNを出力する場合、入力クロック信号CLK−Iの1/2N周期とするのが好ましい。すなわち、1段目のクロック信号CLK1の遅延時間を0として、2段目以降のクロック信号CLK2〜CLKNをそれぞれ入力クロック信号CLK−Iの1/2N周期ずつ遅延させる。以下、この点を図3に従って詳しく説明する。
【0025】
図3(a)は、1本のクロック信号を出力する場合を示している。この場合は、クロック信号を遅延させる必要がないため、説明を省略する。
【0026】
図3(b)は、2本のクロック信号を出力する場合を示している。この図に示すように、2本のクロック信号を出力する場合は、1段目のクロック信号に比べて2段目のクロック信号を1/(2×2)周期、すなわち1/4周期だけ遅延させる。これにより、1段目のクロック信号が立ち上がった時点を基準にして1/4周期後、2/4周期後、3/4周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【0027】
図3(c)は、3本のクロック信号を出力する場合を示している。この図に示すように、3本のクロック信号を出力する場合は、1段目のクロック信号に比べて2段目のクロック信号を1/(2×3)周期、すなわち1/6周期だけ遅延させる。同様に、2段目のクロック信号に比べて3段目のクロック信号を1/6周期だけ遅延させる。これにより、1段目のクロック信号が立ち上がった時点を基準にして1/6周期後、2/6周期後、3/6周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【0028】
図3(d)は、4本のクロック信号を出力する場合を示している。この図に示すように、4本のクロック信号を出力する場合は、1段目のクロック信号に比べて2段目のクロック信号を1/(2×4)周期、すなわち1/8周期だけ遅延させる。同様に、2段目のクロック信号に比べて3段目のクロック信号を1/8周期だけ遅延させる。更に、3段目のクロック信号に比べて4段目のクロック信号を1/8周期だけ遅延させる。これにより、1段目のクロック信号が立ち上がった時点を基準にして1/8周期後、2/8周期後、3/8周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【0029】
このように、それぞれのクロック信号を1/2N周期ずつ遅延させれば、各クロック信号の立ち上がり及び立ち下りのタイミングを均等に分散させることができる。その結果、電源への負荷が低減され、クロック信号の出力波形歪みを改善することが可能となる。
【0030】
(シミュレーションの結果)
次に、シミュレーションの結果を説明する。ここでは、電源への負荷を最も低減させる遅延時間を調べるため、図4及び図5に示す回路を用いてシミュレーションを行った。すなわち、図4に示すように、同一周波数(100MHz)の5本の正転クロック信号out1〜5と反転クロック信号out1b〜5bを出力し、外部電源でIO電源を全てまかなう場合を例示している。遅延部1としては、図4の左側に示すように、縦に5段に配置した理想電源を用いる。図5に示す回路が各オペアンプ2_1,2_2,…,2_Nに相当し、同図の右上にあるC3がバイパスコンデンサ3_1,3_2,…,3_Nに相当することになる。
【0031】
図6は、ディレーゲート1個当りの遅延時間を0psecに設定した場合を示している。図6(a)は電源電位、図6(b)は5本の正転クロック信号out1〜5、図6(c)は5本の反転クロック信号out1b〜5bを示している。図6(b)(c)に示すように、遅延時間が0psecの場合は、各クロック信号の立ち上がり及び立ち下がりのタイミングが揃ってしまう。そのため、図6(a)に示すように、電源電位は大きく変動していることがわかる。
【0032】
図7は、遅延時間が100psecの場合を示している。この図に示すように、遅延時間が100psecの場合は、各クロック信号の立ち上がり及び立ち下がりのタイミングが100psecずつ遅延している。これにより、僅かではあるが、電源電位の変動の幅が減少している。以降、遅延時間を100psecずつ長く設定して電源電位の変動を調べた。それぞれの測定結果を図7から図16に示す。
【0033】
これらの図に示すように、遅延時間を長く設定するほど電源電位の変動は小さくなる。そして、図16に示すように、遅延時間が1000psecの場合、電源電位は800mV付近でほぼ一定となった。また、ここでは図示していないが、遅延時間を更に100psec長くして1100psecに設定すると、遅延時間が1000psecの場合に比べて電源電位の変動が大きくなった。すなわち、図4及び図5に示すような回路では、ディレーゲート1個当りの遅延時間を1000psecに設定すると、電源への負荷を最も低減させることができる。
【0034】
なお、ここでは、遅延時間が同一のN−1個のディレーゲートをカスケード状に接続することとしているが、本発明はこれに限定されるものではない。すなわち、遅延時間が異なるディレーゲートを並列的に設けたり、または両者を組み合わせたりしてもよい。ディレーゲートに代えて他の遅延素子を用いることもできる。
【0035】
また、ここでは、N本のクロック信号に対して所定の遅延時間を与えることとしているが、前記した通り、1段目のクロック信号CLK1に対しては遅延時間を与える必要がない。この場合は所定の遅延時間を0と考えることができる。もちろん、1段目のクロック信号CLK1に対して2段目以降のクロック信号CLK2〜CLKNと同様の遅延時間を与えることも可能である。
【0036】
また、ディレーゲート1個当りの遅延時間は入力クロック信号CLK−Iの1/2N周期としているが、必ずしもこの条件を満たす必要はない。すなわち、この遅延時間は、必要に応じて適宜変更することが可能である。
【0037】
(遅延時間の別の決定方法)
図17は、遅延時間の別の決定方法を示す図である。ここでは、図17(a)に示すように、クロックIC(本半導体装置)20が入力クロック信号CLK−INをクロック信号CLK_OUTとして出力し、このクロック信号CLK_OUTが駆動すべきデバイス30に入力されている様子を示している。この場合、クロックIC20とデバイス30との間にはPCB(Printed Circuit Board)パターン等の寄生コンデンサC1があり、また、デバイス30にはゲート容量C2もある。そのため、図17(b)のT1に示すように、Vddから寄生コンデンサC1等への充電のため、電源への負荷が大きくなる。この傾向は、同図に点線で示すように、寄生コンデンサC1等が大きくなるほど顕著である。そこで、クロック信号CLK_OUTがローレベルからハイレベル(またはハイレベルからローレベル)に変動する時間T1分、遅延時間を与えればよい。例えば、図17(c)は、100MHz(=10nsec周期)の3本のクロック信号CLK_1〜3を出力する場合を示している。この場合、クロック信号CLK_1〜3がローレベルからハイレベルに変動する時間は1nsecであるため、1nsecずつクロック信号CLK_1〜3を遅延させればよい。このように、クロック信号の立ち上がり時間、立ち下り時間による影響を考慮して遅延時間を決定することも可能である。
【0038】
(バイパスコンデンサの別の配置例)
図18は、本発明の実施形態におけるバイパスコンデンサの別の配置例を示す図である。出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置する点は、図2を用いて説明した通りである。図2ではインバータを用いた構成を例示したが、図18ではオペアンプ2_1を用いた構成を例示している。オペアンプ2_1の第1端は電源ラインL1に接続され、オペアンプ2_1の第2端はGNDラインL2に接続されている。オペアンプ2_1の後段にはIO部4_1が設けられ、さらにPAD5_1を介して他のデバイスが接続されている。バイパスコンデンサ3_1の第1端は電源ラインL1に接続され、バイパスコンデンサ3_1の第2端はGNDラインL2に接続されている。ここでは、バイパスコンデンサ3_1に着目して説明しているが、もちろん、その他のバイパスコンデンサ3_2,…,3_Nについても同様である。このようなバイパスコンデンサの詳細な配置例を図19に示す。もちろん、図19中の符号は図18中の符号に対応している。
【0039】
既に説明した通り、本実施形態では、出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置することとしている。近接配置とは、出力IOとバイパスコンデンサとの間における抵抗値を小さくすることを意味する。例えば、配線を短くしたり太くしたりすることで、出力IOとバイパスコンデンサとの間における抵抗値を小さくすることができる。
【0040】
(半導体装置の適用例)
図20は、本発明の実施形態における半導体装置の適用例を示す図である。具体的には、図20(a)は、PC(パーソナルコンピュータ)31の本体の模式的正面図である。図20(b)は、PC31の本体の模式的背面図である。図20(c)は、PC31の本体側面部の筐体を取り外した状態の模式的斜視図である。図20(d)は、PC31の本体に搭載されているマザーボード32の模式的平面図である。
【0041】
マザーボード32には、CPUやクロックジェネレータ等の各種デバイスが実装されている。本実施形態における半導体装置は、マザーボード32に実装されているクロックジェネレータに適用することができる。すなわち、図21に点線矢印で示すように、CPU41は、IOチップ42、SDカード43、FPGA(Field Programmable Gate Array)44、PCIスロット45,46等とPCI Expressにより接続されている。PCIスロット45,46には、ネットワークカード、SCSIカード、サウンドカード等が装着される。このような場合、CPU41やIOチップ42等の各種デバイスには、PCI Expressに定められたクロック信号を入力する必要がある。すなわち、クロックジェネレータ47は、図21に実線矢印で示すように、CPU41やIOチップ42等の各種デバイスに同期のとれたクロック信号CLK_OUTを入力するようになっている。このようなクロックジェネレータ47に本実施形態における半導体装置を適用すれば、CPU41やIOチップ42等の各種デバイスに出力波形歪みの改善されたクロック信号CLK_OUTを入力することが可能である。
【0042】
図22は、本発明の実施形態における半導体装置の別の適用例を示す図である。具体的には、図22(a)は、カーナビゲーションシステム50の模式的正面図である。カーナビゲーションシステム50は、本体51と付属部品52とを備えている。本体51は、スタンド53に取り付け可能となっている。図22(b)は、スタンド53の模式的正面図、図22(c)は、スタンド53の模式的側面図、図22(d)は、スタンド53の模式的背面図である。このようなカーナビゲーションシステム50に搭載されているクロックジェネレータにも、本実施形態における半導体装置を適用することができる。具体的な構成は、PC31の場合(図21)と同様である。その他、本実施形態における半導体装置は、医療機器、娯楽機器、エンベデッドシステム等の電子機器に適用することが可能である。
【0043】
以上のように、本発明の実施形態における半導体装置によれば、複数のクロック信号に対して所定の遅延時間を与えることで、各クロック信号の立ち上がり及び立ち下りのタイミングが分散され、複数のクロック信号に共通の電源への負荷を低減させることができる。すなわち、従来のようにクロック信号の出力毎に個別の電源を備えることなく簡単な構成でクロック信号の出力波形歪みを改善することが可能である。
【0044】
具体的には、本発明の実施形態における半導体装置は、複数のクロック信号に対して所定の遅延時間を与える遅延部1と、遅延部1によって遅延された複数のクロック信号を出力する出力IOとを備える。これにより、簡単な構成でクロック信号の出力波形歪みを改善することが可能である。
【0045】
また、出力IOは、極性を反転させた2つの差動クロックペアを出力するオペアンプ2_1,2_2,…,2_Nを備える。これにより、正転クロック信号及び反転クロック信号を各出力端子から出力することが可能である。
【0046】
また、出力IOは、クロック信号をシングル出力するインバータを備えてもよい。すなわち、差動出力だけでなくインバータ出力も有効な手段である。
【0047】
また、遅延部1は、複数のクロック信号の数をNとした場合、それぞれのクロック信号を入力クロック信号CLK−Iの1/2N周期ずつ遅延させる。これにより、各クロック信号の立ち上がり及び立ち下りのタイミングを均等に分散させることができる。
【0048】
更に、遅延部1は、複数のクロック信号の数をNとした場合、遅延時間が同一のN−1個のディレーゲート1_1,1_2,…,1_N−1をカスケード状に接続している。このようにすれば、簡単な構成でN本のクロック信号に対して所定の遅延時間を与えることが可能である。
【0049】
更に、遅延部1は、複数のクロック信号の数をNとした場合、遅延時間が異なるディレーゲートを並列的に設ける。これにより、N本のクロック信号に対して所定の遅延時間を与えることができる。
【0050】
更に、遅延部1は、出力IOから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与える。これにより、クロック信号の立ち上がり時間、立ち下り時間による影響を考慮して遅延時間を決定することが可能である。
【0051】
更に、出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置するようにしている。これにより、高速応答を実現することが可能である。
【0052】
更に、出力IOとバイパスコンデンサ3_1,3_2,…,3_Nとの間における抵抗値が小さい。これにより、出力IO毎にバイパスコンデンサ3_1,3_2,…,3_Nを近接配置するとより効果が得られる。
【0053】
なお、本発明は、半導体装置として実現することができるだけでなく、このような半導体装置が備える特徴的な処理部をステップとする出力波形歪み改善方法として実現したり、それらのステップをコンピュータに実行させるプログラムとして実現したりすることもできる。このようなプログラムは、CD−ROM等の記録媒体やインターネット等の伝送媒体を介して配信することができるのはいうまでもない。
【0054】
また、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的範囲は前記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【0055】
本発明の半導体装置及びその出力波形歪み改善方法は、同一周波数の複数のクロック信号を出力することが必要な電子機器に適用可能である。具体的には、パーソナルコンピュータ、カーナビゲーションシステム、医療機器、娯楽機器、エンベデッドシステムに適用可能である。
【符号の説明】
【0056】
CLK1〜CLKN クロック信号
CLK−I 入力クロック信号
1 遅延部
1_1,1_2,…,1_N−1 ディレーゲート
2_1,2_2,…,2_N 出力IO(オペアンプ)
3_1,3_2,…,3_N バイパスコンデンサ
4_1,4_2,…,4_N 出力IO(IO部)
11 レギュレータ
12 外部パスコン
13 バッファ
31 パーソナルコンピュータ
50 カーナビゲーションシステム

【特許請求の範囲】
【請求項1】
所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する半導体装置であって、
前記複数のクロック信号に対して所定の遅延時間を与えることで、前記複数のクロック信号に共通の電源への負荷を低減させることを特徴とする半導体装置。
【請求項2】
前記複数のクロック信号に対して所定の遅延時間を与える遅延部と、
前記遅延部によって遅延された複数のクロック信号を出力する出力IOと
を備えることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記出力IOは、極性を反転させた2つの差動クロックペアを出力するオペアンプを備えることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記出力IOは、前記クロック信号をシングル出力するインバータを備えることを特徴とする請求項2記載の半導体装置。
【請求項5】
前記遅延部は、前記複数のクロック信号の数をNとした場合、それぞれのクロック信号を前記入力クロック信号の1/2N周期ずつ遅延させることを特徴とする請求項2記載の半導体装置。
【請求項6】
前記遅延部は、前記複数のクロック信号の数をNとした場合、遅延時間が同一のN−1個の遅延素子をカスケード状に接続して構成することで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項2記載の半導体装置。
【請求項7】
前記遅延部は、前記複数のクロック信号の数をNとした場合、遅延時間が異なるディレーゲートを並列的に設けることで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項2記載の半導体装置。
【請求項8】
前記遅延部は、前記出力IOから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与えることを特徴とする請求項2記載の半導体装置。
【請求項9】
更に、前記出力IO毎にバイパスコンデンサを近接配置することを特徴とする請求項2記載の半導体装置。
【請求項10】
前記出力IOと前記バイパスコンデンサとの間における抵抗値が小さいことを特徴とする請求項9記載の半導体装置。
【請求項11】
所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する際の出力波形歪み改善方法であって、
前記複数のクロック信号に対して所定の遅延時間を与えることで、前記複数のクロック信号に共通の電源への負荷を低減させることを特徴とする出力波形歪み改善方法。
【請求項12】
前記複数のクロック信号に対して所定の遅延時間を与える遅延ステップと、
前記遅延ステップで遅延された複数のクロック信号を出力する出力ステップと
を有することを特徴とする請求項11記載の出力波形歪み改善方法。
【請求項13】
前記出力ステップでは、極性を反転させた2つの差動クロックペアを出力することを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項14】
前記出力ステップでは、前記クロック信号をシングル出力することを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項15】
前記遅延ステップでは、前記複数のクロック信号の数をNとした場合、それぞれのクロック信号を前記入力クロック信号の1/2N周期ずつ遅延させることを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項16】
前記遅延ステップでは、前記複数のクロック信号の数をNとした場合、遅延時間が同一のN−1個の遅延素子をカスケード状に接続して構成することで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項17】
前記遅延ステップでは、前記複数のクロック信号の数をNとした場合、遅延時間が異なるディレーゲートを並列的に設けることで、N本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項18】
前記遅延ステップでは、前記出力IOから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与えることを特徴とする請求項12記載の出力波形歪み改善方法。
【請求項19】
請求項1〜10のいずれか1項に記載の半導体装置を備えることを特徴とする電子機器。
【請求項20】
前記電子機器は、パーソナルコンピュータであることを特徴とする請求項19記載の電子機器。
【請求項21】
前記電子機器は、カーナビゲーションシステムであることを特徴とする請求項19記載の電子機器。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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