半導体装置およびその作製方法
【課題】ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。
【解決手段】本発明の一態様は、ゲート電極１０１と、前記ゲート電極を覆うように形成されたゲート絶縁膜１０２，１０３と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層１０４と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層１０５，１０６と、前記シリコン層上に形成されたソース電極１０７ａおよびドレイン電極１０７ｂと、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【解決手段】本発明の一態様は、ゲート電極１０１と、前記ゲート電極を覆うように形成されたゲート絶縁膜１０２，１０３と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層１０４と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層１０５，１０６と、前記シリコン層上に形成されたソース電極１０７ａおよびドレイン電極１０７ｂと、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微結晶シリコン膜を用いた半導体装置およびその作製方法、微結晶シリコン膜を用いた薄膜トランジスタおよびその作製方法に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
微結晶シリコンを活性層に用いた薄膜トランジスタ（以下、「μＣＣ ＴＦＴ」という。）は、電界効果移動度がアモルファスシリコンを用いた薄膜トランジスタ（以下、「ａ−Ｓｉ ＴＦＴ」という。）よりも大きいために液晶ディスプレイパネルの画素ＴＦＴに使用することで高速駆動しやすくなる。しかし、近年の液晶ディスプレイは高速駆動化とともに高解像度化が進んでいる。このように画素数が多く高解像度化したディスプレイパネルにおいては、配線抵抗および配線間の寄生容量による負荷の影響、ゲート配線とソース配線およびドレイン配線それぞれとの間、さらにゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量による負荷の影響などが大きくなるため、画素ＴＦＴの電界効果移動度の向上だけでは高解像度化と高速駆動化の両立は難しい。
【０００３】
また、液晶ディスプレイパネルの画素ＴＦＴにおいて、オフリーク電流は低減しなければならない。オフリーク電流が大きいと、画素回路の保持容量に蓄積した電荷が抜けていくことから、液晶に加えた電界が低下してしまい、所望のコントラストが得られなくなる。
【０００４】
そして、μＣＣ ＴＦＴにおいて、ソース電極およびドレイン電極と微結晶シリコン（以下、「μｃ−Ｓｉ」という。）とが接するＴＦＴ構造（例えば特許文献１参照）の場合、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が生じてしまう可能性がある。さらに、μｃ−Ｓｉはバンドギャップが約１．１ｅＶと、従来のアモルファスシリコン（以下、「ａ−Ｓｉ」という。）のバンドギャップの１．４〜１．８ｅＶにくらべて小さいため、μＣＣ ＴＦＴに加わる温度が高い時や、μＣＣ ＴＦＴのμｃ−Ｓｉに光が照射された時に、オフリーク電流が増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１５７１号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。また、本発明の一態様は、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量の低減を課題とする。また、本発明の一態様は、ゲート配線とソース配線およびドレイン配線それぞれとの間に生じる寄生容量の低減を課題とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【０００８】
上記本発明の一態様によれば、活性層とソース電極およびドレイン電極それぞれとの間にシリコン層を設け、ソース電極およびドレイン電極それぞれと活性層とが接しない構造となっている。これにより、トランジスタがオフ状態においてソース電極およびドレイン電極間におけるオフリーク電流を低減できる。
【０００９】
また、本発明の一態様において、前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には前記ゲート絶縁膜および前記シリコン層が形成されていることが好ましい。これにより、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減できる。
【００１０】
また、本発明の一態様において、前記ゲート絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、前記酸化シリコン膜は、前記活性層と接しており、前記窒化シリコン膜は、前記シリコン層と接していることが好ましい。
【００１１】
また、本発明の一態様において、前記活性層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記ゲート絶縁膜それぞれと接していることが好ましい。
【００１２】
また、本発明の一態様において、前記活性層上に形成された絶縁膜を具備し、少なくとも前記絶縁膜の側面には前記シリコン層が形成されていることが好ましい。
【００１３】
また、本発明の一態様において、前記活性層、前記ソース電極、前記ドレイン電極および前記シリコン層の上に形成された絶縁膜と、前記絶縁膜上に形成され、前記活性層の上方に位置するバックゲート電極と、を具備することも可能である。
【００１４】
本発明の一態様は、ゲート電極を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層を形成し、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、前記アモルファスシリコン層上に不純物シリコン層を形成し、前記不純物シリコン層上にソース電極およびドレイン電極を形成し、前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法である。
【００１５】
本発明の一態様は、ゲート電極を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層および前記微結晶シリコン層上に位置するチャネルストップ膜を形成し、前記チャネルストップ膜、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、前記アモルファスシリコン層上に不純物シリコン層を形成し、前記不純物シリコン層上に導電膜を形成し、前記チャネルストップ膜によって前記微結晶シリコン層を保護しながら、前記導電膜、前記不純物シリコン層および前記アモルファスシリコン層をエッチングすることにより、前記導電膜からなるソース電極およびドレイン電極を形成し、前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法である。
【００１６】
また、本発明の一態様において、前記ゲート絶縁膜を形成する際は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することとし、前記酸化シリコン膜は、前記微結晶シリコン層と接して形成され、前記窒化シリコン膜は、前記アモルファスシリコン層と接して形成されることが好ましい。
【００１７】
本発明の一態様は、ゲート配線と、前記ゲート配線を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された活性層と、前記活性層上に形成された第２の絶縁膜と、前記第２の絶縁膜、前記活性層及び前記第１の絶縁膜の上に形成されたシリコン層と、前記シリコン層上に形成され、前記ゲート配線と交差するソース配線またはドレイン配線と、を具備し、前記ソース配線または前記ドレイン配線と前記ゲート配線との間には前記第１の絶縁膜、前記活性層、前記第２の絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置である。
【００１８】
上記本発明の一態様によれば、ゲート配線とソース配線またはドレイン配線との間に第１の絶縁膜、活性層、第２の絶縁膜およびシリコン層を形成することによって、ゲート配線とソース配線またはドレイン配線との間で生じる寄生容量を低減することができる。
【００１９】
また、本発明の一態様において、前記第１の絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、前記酸化シリコン膜は、前記活性層と接しており、前記窒化シリコン膜は、前記シリコン層と接していることが好ましい。
【００２０】
また、本発明の一態様において、前記活性層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記第１の絶縁膜それぞれと接していることが好ましい。
【発明の効果】
【００２１】
本発明の一態様を適用することで、ソース電極およびドレイン電極間におけるオフリーク電流を低減することができる。また、本発明の一態様を適用することで、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減することができる。また、本発明の一態様を適用することで、ゲート配線とソース配線およびドレイン配線それぞれとの間に生じる寄生容量を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図。
【図２】本発明の一態様に係るデュアルゲート型ＴＦＴを示す断面図。
【図３】（Ａ）は本発明の一態様に係るボトムゲート型ＴＦＴを示す上面図、（Ｂ）は（Ａ）に示す３Ｂ−３Ｂ'断面図。
【図４】（Ａ）は図３に示すボトムゲート型ＴＦＴと同一基板上に形成された配線部の上面図、（Ｂ）は（Ａ）に示す４Ｂ−４Ｂ'断面図。
【図５】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図６】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図７】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図８】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図９】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
（実施の形態１）
図１は、本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図である。
ガラス基板（図示せず）上にはゲート電極１０１が形成されている。ゲート電極１０１およびガラス基板の上には第１のゲート絶縁膜１０２が形成されており、第１のゲート絶縁膜１０２上には第２のゲート絶縁膜１０３が形成されている。第１のゲート絶縁膜１０２は例えば窒化シリコン膜（以下、「ＳｉＮｘ膜」という。）からなることが好ましく、第２のゲート絶縁膜１０３は例えば酸化シリコン膜（以下、「ＳｉＯｘ膜」という。）からなることが好ましい。ただし、ｘ＞０である。
【００２５】
第１および第２のゲート絶縁膜１０２，１０３の上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成されている。第２のゲート絶縁膜１０３はμｃ−Ｓｉ層１０４の下に位置している。μｃ−Ｓｉ層１０４および第１のゲート絶縁膜１０２の上にはｉ−Ｓｉ層としてａ−Ｓｉ層１０５が形成されている。なお、ｉ−Ｓｉとは、リン（Ｐ）、ボロン（Ｂ）およびヒ素（Ａｓ）などのドーパントを添加していないｉｎｔｒｉｎｓｉｃ−Ｓｉｌｉｃｏｎの意である。ただし、窒素（Ｎ）は添加してもよい。
【００２６】
ａ−Ｓｉ層１０５上には不純物シリコン層であるｎ＋Ｓｉ層１０６が形成されている。なお、ｎ＋Ｓｉ層１０６は、リンが添加されたａ−Ｓｉ、リンが添加されたμｃ−Ｓｉ等で形成される。また、リンが添加されたａ−Ｓｉ及びリンが添加されたμｃ−Ｓｉの積層構造とすることもできる。なお、ＴＦＴとして、ｐチャネル型ＴＦＴを形成する場合は、不純物シリコン層は、ボロンが添加されたμｃ−Ｓｉ、ボロンが添加されたａ−Ｓｉ等で形成される。
【００２７】
つまり、μｃ−Ｓｉ層１０４とｎ＋Ｓｉ層１０６との間にはａ−Ｓｉ層１０５が形成されている。ａ−Ｓｉ層１０５は、水素希釈比を高くした成膜条件で形成する。別言すれば、成膜ガス種にＨ２を多く用いた条件（高水素希釈条件）で形成する。詳細には、ａ−Ｓｉ層１０５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜１００倍程度とすることが好ましく、例えばＨ２／ＳｉＨ４比が１０〜１００程度とすることである。これにより、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５の途中まで結晶成長（結晶化）し、第１のゲート絶縁膜（ＳｉＮｘ膜）１０２上と接するところでは結晶成長（結晶化）しないように形成される。従って、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５には１０ｎｍ〜５０ｎｍの結晶領域１０４ａが形成される（図１参照）。
【００２８】
ｎ＋Ｓｉ層１０６上にはソース電極１０７ａおよびドレイン電極１０７ｂが形成される。ソース電極１０７ａ、ドレイン電極１０７ｂおよびμｃ−Ｓｉ層１０４の上には保護絶縁膜１０９が形成される。
【００２９】
図１に示すボトムゲート型ＴＦＴによれば、μｃ−Ｓｉ層１０４とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間にはａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が設けられ、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとμｃ−Ｓｉ層１０４とが接しない構造となっている。これにより、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が流れるのを低減できる。
【００３０】
また、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に、第１のゲート絶縁膜１０２、ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が設けられることにより、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に生じる寄生容量を低減できる。
【００３１】
図２は、本発明の一態様に係るデュアルゲート型ＴＦＴを示す断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３２】
μｃ−Ｓｉ層１０４、ソース電極１０７ａおよびドレイン電極１０７ｂの上には絶縁膜１３７が形成されており、この絶縁膜１３７によってソース電極１０７ａおよびドレイン電極１０７ｂが覆われている。絶縁膜１３７は、第１のゲート絶縁膜１０２と同様に形成することができる。
【００３３】
絶縁膜１３７上にはバックゲート電極１３９が設けられている。バックゲート電極１３９は、ゲート電極１０１、ソース電極１０７ａおよびドレイン電極１０７ｂと同様にして形成できるが、透光性を有する導電性材料を用いても形成することができる。なお、バックゲート電極１３９はμｃ−Ｓｉ層１０４のチャネル領域と重なるように設けられる。
【００３４】
バックゲート電極１３９は、ゲート電極１０１と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０１に印加する電位とを、それぞれ任意に制御することが可能である。このため、ＴＦＴのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３５】
また、バックゲート電極１３９は、ゲート電極１０１に接続させることができる。即ち、第１のゲート絶縁膜１０２及び絶縁膜１３７に形成した開口部（図示せず）において、ゲート電極１０１及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０１に印加する電位とは、等しい。この結果、μｃ−Ｓｉ層１０４において、キャリアが流れる領域、即ちチャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３６】
また、バックゲート電極１３９は、ゲート電極１０１と接続せず、フローティングでもよい。バックゲート電極１３９に印加せずとも、チャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３７】
（実施の形態２）
図３（Ａ）は、本発明の一態様に係るボトムゲート型ＴＦＴを示す上面図であり、図３（Ｂ）は、図３（Ａ）に示す３Ｂ−３Ｂ'断面図である。図４（Ａ）は、図３に示すボトムゲート型ＴＦＴと同一基板上に形成された配線部の上面図であり、図４（Ｂ）は、図４（Ａ）に示す４Ｂ−４Ｂ'断面図である。
【００３８】
図３（Ａ），（Ｂ）に示すボトムゲート型ＴＦＴは、チャネルストップ膜（チャネル保護膜）１０８を有する点を除いて図１に示すボトムゲート型ＴＦＴと同様である。チャネルストップ膜１０８は、μｃ−Ｓｉ層１０４上に位置し、且つａ−Ｓｉ層１０５の下に位置しており、ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６を形成する際のエッチングダメージからμｃ−Ｓｉ層１０４を保護するためのものである。
【００３９】
図３に示すボトムゲート型ＴＦＴにおいても図１に示すボトムゲート型ＴＦＴと同様の効果を得ることができる。
【００４０】
図４（Ａ），（Ｂ）に示すように、ガラス基板（図示せず）上にはゲート配線１０１ａが形成されている。ゲート配線１０１ａおよびガラス基板の上には第１のゲート絶縁膜１０２が形成されており、第１のゲート絶縁膜１０２上には第２のゲート絶縁膜１０３が形成されている。第１のゲート絶縁膜１０２は例えばＳｉＮｘ膜からなることが好ましく、第２のゲート絶縁膜１０３は例えばＳｉＯｘ膜からなることが好ましい。ただし、ｘ＞０である。
【００４１】
第１および第２のゲート絶縁膜１０２，１０３の上にはゲート配線１０１ａの上方に位置するμｃ−Ｓｉ層１０４が形成されている。第２のゲート絶縁膜１０３はμｃ−Ｓｉ層１０４の下に位置している。μｃ−Ｓｉ層１０４の上にはチャネルストップ膜１０８が形成されており、チャネルストップ膜１０８および第１のゲート絶縁膜１０２の上にはａ−Ｓｉ層１０５が形成されている。ａ−Ｓｉ層１０５上にはｎ＋Ｓｉ層１０６が形成されている。
【００４２】
ａ−Ｓｉ層１０５は、水素希釈比を高くした成膜条件で形成する。これにより、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５の途中まで結晶成長（結晶化）し、第１のゲート絶縁膜（ＳｉＮｘ膜）１０２上と接するところでは結晶成長（結晶化）しないように形成されている。従って、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５には１０ｎｍ〜５０ｎｍの結晶領域１０４ａが形成されている（図４（Ｂ）参照）。ｎ＋Ｓｉ層１０６上にはソース配線またはドレイン配線である配線１０７ｃが形成されている。配線１０７ｃとゲート配線１０１ａとが交差する部分の配線間にチャネルストップ膜１０８が挟まれるように形成されている（図４（Ａ），（Ｂ）参照）。
【００４３】
図４に示す配線部によれば、ゲート配線１０１ａとソース配線またはドレイン配線である配線１０７ｃとの間にチャネルストップ膜１０８が設けられることによって、これらの配線間で生じる寄生容量を低減することができる。
また、本実施の形態を高解像度パネルに適用した場合に、配線間で生じる寄生容量を低減できるため高速駆動化が可能となる。
【００４４】
なお、図４に示す配線部からチャネルストップ膜１０８を除いた構成の配線部を変形例として実施しても良い。この変形例においても図４に示す配線部と同様の効果を得ることができる。
【００４５】
（実施の形態３）
本実施の形態では、本発明の一態様に係るボトムゲート型ＴＦＴの作製方法について、図５乃至図９を参照して説明する。
【００４６】
図５に示すように、基板（図示せず）上にゲート電極１０１を形成する。詳細には、基板（図示せず）上にスパッタ装置を用いてゲート電極用の導電膜を成膜する。導電膜としてはＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒ、ＴｉＮなどを用いても良いし、これらの積層構造としても良く、例えばＴｉ、Ａｌ、Ｔｉを順に積層した積層構造としても良い。次いで、この導電膜をパターニングしてゲート電極１０１およびゲート配線（図示せず）を形成する。なお、ゲート電極１０１と、基板との密着性向上を目的として、上記の金属材料の窒化物膜を、基板と、ゲート電極１０１との間に設けてもよい。また、基板としては、透明ガラス基板、セラミック基板等を用いることができる。
【００４７】
ゲート電極１０１の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０１上に形成されるゲート絶縁膜、シリコン膜及び配線が、ゲート電極１０１の段差箇所において切断されないようにするためである。ゲート電極１０１の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００４８】
次に、図６に示すように、プラズマＣＶＤ装置を用いて、ゲート電極１０１を覆う第１のゲート絶縁膜１０２を成膜し、第１のゲート絶縁膜１０２上に第２のゲート絶縁膜１０３を成膜し、第２のゲート絶縁膜１０３上に活性層としてのμｃ−Ｓｉ層１０４を成膜し、μｃ−Ｓｉ層１０４上にチャネルストップ膜１０８を成膜する。第１のゲート絶縁膜１０２はＳｉＮｘ膜を用いることができ、第２のゲート絶縁膜１０３はＳｉＯｘ膜を用いることができる。μｃ−Ｓｉ層１０４は大気に触れると酸化しやすいので全てプラズマＣＶＤ装置の真空チャンバー内で連続的に処理するのが好ましい。真空チャンバーは１つのチャンバーを用いても良いし、複数のチャンバーを用いても良い。
【００４９】
第２のゲート絶縁膜１０３であるＳｉＯｘ膜は５０ｎｍ以下の膜厚が好ましく、より好ましくは１０ｎｍ以下の膜厚である。第１のゲート絶縁膜１０２であるＳｉＮｘ膜の成膜後にプラズマ酸化処理を行うことによって１０ｎｍ以下のＳｉＯｘ膜を第１のゲート絶縁膜１０２上に形成できる。プラズマ酸化処理としては、Ｎ２Ｏ、Ｏ２、Ｈ２ＯなどＯを含む酸化性ガスのプラズマを用いても良いし、酸化性ガスにＨ２を混合した混合ガスのプラズマを用いても良いし、酸化性ガスにアルゴン，ヘリウム，ネオン，クリプトンなどの希ガスを混合した混合ガスのプラズマを用いても良い。
【００５０】
μｃ−Ｓｉ層１０４はＳｉＯｘ膜上の方がＳｉＮｘ膜上よりも結晶化率を高く出来る。μｃ−Ｓｉ層１０４は、第１のμｃ−Ｓｉ層と、その上に形成された第２のμｃ−Ｓｉ層によって構成されている。
【００５１】
以下に、第１および第２のμｃ−Ｓｉ層の作製方法について詳細に説明する。
【００５２】
第１のμｃ−Ｓｉ層は、混相粒を有し、混相粒の粒密度（面内における混相粒の存在割合）が低く、混相粒の粒径の均一性が高く、且つ混相粒の結晶性が高いことが好ましい。このため、第１のμｃ−Ｓｉ層は、混相粒が隣接せず、隣り合う混相粒の間に隙間を有するものも含まれる。第１のμｃ−Ｓｉ層の厚さは、１ｎｍ以上１０ｎｍ以下であることが好ましく、混相粒が隣接せず、隣り合う混相粒の間に隙間を有する部分は、隣接しない混相粒の最も低い高さが１ｎｍ以上であり且つ最も高い高さが１０ｎｍ以下であることが好ましい。なお、混相粒は、アモルファスシリコン領域と、シリコン単結晶とみなせる微小結晶であるシリコン結晶子を複数有する。また、混相粒は双晶を有する場合もある。
【００５３】
第１のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、核となる混相粒を形成し、且つ混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第１の条件を用いて、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第１の条件により、μｃ−Ｓｉを形成する。
【００５４】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給する方法である。
なお、堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００５５】
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
【００５６】
第１のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層の成膜速度が高まる。また、成膜速度が高まることで、第１のμｃ−Ｓｉ層に混入される不純物量が低減するため、第１のμｃ−Ｓｉ層の結晶性を高めることができる。このため、ＴＦＴのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００５７】
第１のμｃ−Ｓｉ層を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
【００５８】
次に、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を形成する。第２のμｃ−Ｓｉ層は、シリコン結晶子及びアモルファスシリコンを含む混相粒を有し、第１のμｃ−Ｓｉ層の混相粒の隙間を埋めつつ、且つ結晶成長を促す条件で形成することが好ましい。なお、第２のμｃ−Ｓｉ層の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。
【００５９】
第２のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、第２の条件により、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第２の条件により、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第２の条件により、μｃ−Ｓｉを形成する。この結果、第２のμｃ−Ｓｉ層は、非晶質半導体に対する結晶領域の割合が増加し、結晶性が高まる。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。また、第１のμｃ−Ｓｉ層の混相粒の隙間に、新たに第２のμｃ−Ｓｉ層の混相粒が発生することで、混相粒の大きさが小さくなってしまうため、第１のμｃ−Ｓｉ層の混相粒の発生頻度に対して、第２のμｃ−Ｓｉ層の混相粒の発生頻度は少ない方が好ましい。
【００６０】
第２のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層と同様に、第２のμｃ−Ｓｉ層の結晶性を高めることができる。このため、ＴＦＴのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００６１】
第２のμｃ−Ｓｉ層を形成する際の、グロー放電プラズマの生成は、第１のμｃ−Ｓｉ層の条件を適宜用いることができる。なお、第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
【００６２】
第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層は、μｃ−Ｓｉで形成される。μｃ−Ｓｉとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。μｃ−Ｓｉは、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。なお、ここでの混相粒径は、基板表面に対して平行な面における混相粒の最大直径をいう。
【００６３】
代表例としてのμｃ−Ｓｉは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間にμｃ−Ｓｉのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好なμｃ−Ｓｉが得られる。このようなμｃ−Ｓｉに関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００６４】
本実施の形態により、混相粒の隙間を低減することで結晶性を高めたμｃ−Ｓｉ層を作製することができる。
【００６５】
また、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、電気特性の優れたＴＦＴを実現することが可能となる。
【００６６】
なお、本実施の形態では、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法によりμｃ−Ｓｉ層を形成しているが、この２ステップの成膜法は必須ではなく、１ステップまたは３ステップの成膜法によりμｃ−Ｓｉ層を形成しても良い。
【００６７】
また、本実施の形態による第１の条件および第２の条件の少なくとも一方における原料ガスの供給方法を以下のようなサイクルフローに変更して実施することも可能である。なお、以下には第１の条件における原料ガスの供給方法をサイクルフローにする場合について説明するが、第２の条件における原料ガスの供給方法をサイクルフローにする場合も以下の説明と同様である。
【００６８】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給と、当該ガスの堆積性気体の流量より低く、且つ第２のゲート絶縁膜上へのシリコンの堆積より第２のゲート絶縁膜上に堆積したシリコンのエッチングが優位となる堆積性気体の流量にしたガスの供給を交互に行うものである。なお、エッチングが優位となる堆積性気体の流量は０ｓｃｃｍを含む。
このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００６９】
第１の条件における原料ガスの供給方法は、グロー放電プラズマの生成中、シリコンを含む堆積性気体を高流量と低流量に交互に変化させる方法である。堆積性気体が低流量で供給される期間は、第２のゲート絶縁膜上へのシリコンの堆積より第２のゲート絶縁膜上に堆積したシリコンのエッチングが優位となるのに対し、堆積性気体が高流量で供給される期間は、第２のゲート絶縁膜上に堆積したシリコンのエッチングより第２のゲート絶縁膜上へのシリコンの堆積が優位となる。従って、堆積性気体が低流量で供給される期間に、水素ガスによってアモルファスシリコン成分を選択的にエッチングしつつ、堆積性気体が高流量で供給される期間に混相粒を成長させる。この繰り返しにより、アモルファスシリコン成分が少なく、結晶性の高い第１のμｃ−Ｓｉ層を得ることができる。
【００７０】
また、堆積性気体を高流量で供給することで、新たな混相粒が第２のゲート絶縁膜上に発生し、既に第２のゲート絶縁膜上に堆積している混相粒はより大きくなる。堆積性気体を低流量で供給することで、発生したばかりの小さな混相粒がエッチングされて除去されるが、既に第２のゲート絶縁膜上に堆積していてやや大きな混相粒は残される。この繰り返しにより、粒径の小さい混相粒が少なくなり、粒径が大きくて粒径が揃い、粒径の均一性が高い混相粒を多く有する第１のμｃ−Ｓｉ層を得ることができる。
【００７１】
このように第１の条件を用いて形成することで、結晶成長が促進され、混相粒の結晶性が高まる。即ち、混相粒に含まれる結晶子の大きさが増大する。また、隣り合う混相粒の間に隙間ができ、混相粒の粒密度が低下する。
【００７２】
また、上記の堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることにより、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の均一性が高く、混相粒の結晶性がより高くなる。
【００７３】
また、前述したように、第１のμｃ−Ｓｉ層を形成する際に、堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることで、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の結晶性がより高くなる。そして、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、電気特性の優れたＴＦＴを実現することが可能となる。
【００７４】
チャネルストップ膜１０８は例えばＳｉＮｘ膜を用いても良いし、ＳｉＯｘ膜、ＳｉＮｘ膜の順に積層した積層膜を用いても良い。この積層膜のＳｉＯｘ薄膜は、μｃ−Ｓｉ膜の成膜後に上記同様のプラズマ酸化処理を施して形成しても良い。
【００７５】
次に、フォトリソグラフィ工程によりレジストで形成される第１のレジストマスク（図示せず）を形成し、当該第１のレジストマスクを用いて、チャネルストップ膜１０８、μｃ−Ｓｉ層１０４および第２のゲート絶縁膜１０３をエッチング加工することにより、第１および第２のゲート絶縁膜１０２，１０３上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成される（図７参照）。
【００７６】
次に、フォトリソグラフィ工程によりレジストで形成される第２のレジストマスク（図示せず）を形成し、当該第２のレジストマスクを用いて、チャネルストップ膜１０８をさらにエッチング加工することにより、チャネルストップ膜１０８をμｃ−Ｓｉ層１０４の上面より小さく形成する（図８参照）。
【００７７】
なお、グレートーン（ハーフトーン）マスクを用いれば、活性層としてのμｃ−Ｓｉ層１０４を加工するための第１のレジストマスクの形成と、チャネルストップ膜１０８を加工するための第２のレジストマスクの形成を１つのマスクで行うことができる。つまり、図７に示す工程と図８に示す工程を１つのマスクで行うことができる。詳細には、図８の工程でμｃ−Ｓｉ層を露出させる領域を覆うマスクを半透光部としてレジストを薄く残したレジストマスクをチャネルストップ膜１０８上に形成し、このレジストマスクを用いてチャネルストップ膜１０８およびμｃ−Ｓｉ層１０４をエッチングする（図７の工程に相当する）。その後にアッシング処理を行って半透光部のレジストが無くなるまでレジストを減らしたレジストマスクを形成し、このレジストマスクを用いてチャネルストップ膜１０８をエッチングする（図８の工程に相当する）。
【００７８】
また、本実施の形態では、チャネルストップ膜１０８を形成しているが、チャネルストップ膜１０８を形成しない態様に変更して実施することもできる。詳細には、ゲート電極１０１上に第１のゲート絶縁膜１０２、第２のゲート絶縁膜１０３、μｃ−Ｓｉ層１０４を順に成膜し、チャネルストップ膜１０８を成膜しない。次いで、レジストマスクを用いてμｃ−Ｓｉ層１０４および第２のゲート絶縁膜１０３をエッチング加工することにより、第１および第２のゲート絶縁膜１０２，１０３上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成される。この後の工程は本実施の形態と同様にすることで、図１に示した構造のＴＦＴを作製できる。なお、チャネルストップ膜１０８を形成していないため、後述するソース電極およびドレイン電極となる導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする際に、μｃ−Ｓｉ層１０４にオーバーエッチングによる凹部（ザグリ部）が生じることがある（図１参照）。また、上述したｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする際に、μｃ−Ｓｉ層１０４が露出するまでエッチングせずに、ａ−Ｓｉ層１０５を残す構造としてもよく、この構造の場合はμｃ−Ｓｉ層１０４に凹部（ザグリ部）が生じることがない（図示せず）。
【００７９】
次に、図９に示すように、チャネルストップ膜１０８、μｃ−Ｓｉ層１０４および第１のゲート絶縁膜１０２の上に、プラズマＣＶＤ装置を用いて、ｉ−Ｓｉ層としてのａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６を成膜する。ａ−Ｓｉ層１０５はオフリーク電流を低減するためのバッファー層として形成される。ａ−Ｓｉ層１０５を形成する理由は、オフリーク電流を低減するためにはバンドギャップが広いアモルファス相が必要だからである。
【００８０】
ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素を含む気体とを混合し、グロー放電プラズマにより形成する。
【００８１】
μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の界面を良好に接続させるためには成膜ガス種にＨ２を多く用いた条件すなわち高水素希釈条件を用いると良い。詳細には、ａ−Ｓｉ層１０５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜１００倍程度とすることが好ましく、例えばＨ２／ＳｉＨ４比が１０〜１００程度とすることが好ましい。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【００８２】
圧力・ＲＦパワー・温度などにより適した水素希釈比は異なるが、活性層としてのμｃ−Ｓｉ層１０４上に位置するａ−Ｓｉ層１０５では厚さ１０〜５０ｎｍ程度（好ましくは２０〜４０ｎｍ）の領域１０４ａが結晶成長し、それより厚い領域がアモルファスに変化する程度の水素希釈比に調整し、第１のゲート絶縁膜１０２であるＳｉＮｘ膜上に位置するａ−Ｓｉ層１０５では結晶成長しない程度の水素希釈比に調整すると良い。このようにすると、μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の間の界面において、結晶成長している領域１０４ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高いシリコン膜で形成されるａ−Ｓｉ層１０５を形成することができる。
【００８３】
結晶成長している領域１０４ａは凹凸状であり、凸部はμｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、結晶成長している領域１０４ａの形状は、μｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって幅が広がる凸状（逆錐形状）であってもよい。
【００８４】
また、第１のゲート絶縁膜１０２上でａ−Ｓｉ層１０５を結晶成長させると、下方にゲート電極１０１が存在しない領域に結晶成長している領域１０４ａが成長するため、基板側から光（液晶ディスプレイ表示用のバックライト）を当てた際に大きなオフリーク電流が発生してしまう。そのため、バッファー層であるａ−Ｓｉ層１０５の過剰な結晶成長を抑制するために成膜ガス種にＮＨ３を少量添加して成膜してもよい。
【００８５】
ｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。
【００８６】
次に、スパッタ装置、ＣＶＤ装置または真空蒸着装置を用いてソース電極１０７ａおよびドレイン電極１０７ｂ並びにソース配線（図示せず）およびドレイン配線（図示せず）となる導電膜を成膜する。この導電膜はゲート電極１０１を形成する際の導電膜と同じ構成でよい。
【００８７】
次に、フォトリソグラフィ工程によりレジストで形成されるレジストマスク（図示せず）を形成し、当該レジストマスクを用いて導電膜をエッチングして、ソース電極１０７ａ及びドレイン電極１０７ｂ並びにソース配線およびドレイン配線を形成する。ソース配線およびドレイン配線はゲート配線と交差している（図４参照）。導電膜のエッチングはドライエッチングまたはウェットエッチングを用いることができる。この導電膜をエッチングする際に導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする。活性層としてのμｃ−Ｓｉ層１０４はチャネルストップ膜１０８により保護されるためエッチングされない。
【００８８】
次に、露出したチャネルストップ膜１０８、ｎ＋Ｓｉ層１０６およびａ−Ｓｉ層１０５、並びにソース電極１０７ａ、ドレイン電極１０７ｂを覆う保護絶縁膜１０９（パッシベーション膜）を形成する。
【符号の説明】
【００８９】
１０１ ゲート電極
１０２ 第１のゲート絶縁膜
１０３ 第２のゲート絶縁膜
１０４ μｃ−Ｓｉ層
１０４ａ 結晶成長している領域
１０５ ａ−Ｓｉ層
１０６ ｎ＋Ｓｉ層
１０７ａ ソース電極
１０７ｂ ドレイン電極
１０８ チャネルストップ膜
１０９ 保護絶縁膜
１３７ 絶縁膜
１３９ バックゲート電極
【技術分野】
【０００１】
本発明は、微結晶シリコン膜を用いた半導体装置およびその作製方法、微結晶シリコン膜を用いた薄膜トランジスタおよびその作製方法に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
微結晶シリコンを活性層に用いた薄膜トランジスタ（以下、「μＣＣ ＴＦＴ」という。）は、電界効果移動度がアモルファスシリコンを用いた薄膜トランジスタ（以下、「ａ−Ｓｉ ＴＦＴ」という。）よりも大きいために液晶ディスプレイパネルの画素ＴＦＴに使用することで高速駆動しやすくなる。しかし、近年の液晶ディスプレイは高速駆動化とともに高解像度化が進んでいる。このように画素数が多く高解像度化したディスプレイパネルにおいては、配線抵抗および配線間の寄生容量による負荷の影響、ゲート配線とソース配線およびドレイン配線それぞれとの間、さらにゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量による負荷の影響などが大きくなるため、画素ＴＦＴの電界効果移動度の向上だけでは高解像度化と高速駆動化の両立は難しい。
【０００３】
また、液晶ディスプレイパネルの画素ＴＦＴにおいて、オフリーク電流は低減しなければならない。オフリーク電流が大きいと、画素回路の保持容量に蓄積した電荷が抜けていくことから、液晶に加えた電界が低下してしまい、所望のコントラストが得られなくなる。
【０００４】
そして、μＣＣ ＴＦＴにおいて、ソース電極およびドレイン電極と微結晶シリコン（以下、「μｃ−Ｓｉ」という。）とが接するＴＦＴ構造（例えば特許文献１参照）の場合、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が生じてしまう可能性がある。さらに、μｃ−Ｓｉはバンドギャップが約１．１ｅＶと、従来のアモルファスシリコン（以下、「ａ−Ｓｉ」という。）のバンドギャップの１．４〜１．８ｅＶにくらべて小さいため、μＣＣ ＴＦＴに加わる温度が高い時や、μＣＣ ＴＦＴのμｃ−Ｓｉに光が照射された時に、オフリーク電流が増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１５７１号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。また、本発明の一態様は、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量の低減を課題とする。また、本発明の一態様は、ゲート配線とソース配線およびドレイン配線それぞれとの間に生じる寄生容量の低減を課題とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層と、前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を具備し、前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【０００８】
上記本発明の一態様によれば、活性層とソース電極およびドレイン電極それぞれとの間にシリコン層を設け、ソース電極およびドレイン電極それぞれと活性層とが接しない構造となっている。これにより、トランジスタがオフ状態においてソース電極およびドレイン電極間におけるオフリーク電流を低減できる。
【０００９】
また、本発明の一態様において、前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には前記ゲート絶縁膜および前記シリコン層が形成されていることが好ましい。これにより、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減できる。
【００１０】
また、本発明の一態様において、前記ゲート絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、前記酸化シリコン膜は、前記活性層と接しており、前記窒化シリコン膜は、前記シリコン層と接していることが好ましい。
【００１１】
また、本発明の一態様において、前記活性層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記ゲート絶縁膜それぞれと接していることが好ましい。
【００１２】
また、本発明の一態様において、前記活性層上に形成された絶縁膜を具備し、少なくとも前記絶縁膜の側面には前記シリコン層が形成されていることが好ましい。
【００１３】
また、本発明の一態様において、前記活性層、前記ソース電極、前記ドレイン電極および前記シリコン層の上に形成された絶縁膜と、前記絶縁膜上に形成され、前記活性層の上方に位置するバックゲート電極と、を具備することも可能である。
【００１４】
本発明の一態様は、ゲート電極を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層を形成し、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、前記アモルファスシリコン層上に不純物シリコン層を形成し、前記不純物シリコン層上にソース電極およびドレイン電極を形成し、前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法である。
【００１５】
本発明の一態様は、ゲート電極を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層および前記微結晶シリコン層上に位置するチャネルストップ膜を形成し、前記チャネルストップ膜、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、前記アモルファスシリコン層上に不純物シリコン層を形成し、前記不純物シリコン層上に導電膜を形成し、前記チャネルストップ膜によって前記微結晶シリコン層を保護しながら、前記導電膜、前記不純物シリコン層および前記アモルファスシリコン層をエッチングすることにより、前記導電膜からなるソース電極およびドレイン電極を形成し、前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法である。
【００１６】
また、本発明の一態様において、前記ゲート絶縁膜を形成する際は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することとし、前記酸化シリコン膜は、前記微結晶シリコン層と接して形成され、前記窒化シリコン膜は、前記アモルファスシリコン層と接して形成されることが好ましい。
【００１７】
本発明の一態様は、ゲート配線と、前記ゲート配線を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された活性層と、前記活性層上に形成された第２の絶縁膜と、前記第２の絶縁膜、前記活性層及び前記第１の絶縁膜の上に形成されたシリコン層と、前記シリコン層上に形成され、前記ゲート配線と交差するソース配線またはドレイン配線と、を具備し、前記ソース配線または前記ドレイン配線と前記ゲート配線との間には前記第１の絶縁膜、前記活性層、前記第２の絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置である。
【００１８】
上記本発明の一態様によれば、ゲート配線とソース配線またはドレイン配線との間に第１の絶縁膜、活性層、第２の絶縁膜およびシリコン層を形成することによって、ゲート配線とソース配線またはドレイン配線との間で生じる寄生容量を低減することができる。
【００１９】
また、本発明の一態様において、前記第１の絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、前記酸化シリコン膜は、前記活性層と接しており、前記窒化シリコン膜は、前記シリコン層と接していることが好ましい。
【００２０】
また、本発明の一態様において、前記活性層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記第１の絶縁膜それぞれと接していることが好ましい。
【発明の効果】
【００２１】
本発明の一態様を適用することで、ソース電極およびドレイン電極間におけるオフリーク電流を低減することができる。また、本発明の一態様を適用することで、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減することができる。また、本発明の一態様を適用することで、ゲート配線とソース配線およびドレイン配線それぞれとの間に生じる寄生容量を低減することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図。
【図２】本発明の一態様に係るデュアルゲート型ＴＦＴを示す断面図。
【図３】（Ａ）は本発明の一態様に係るボトムゲート型ＴＦＴを示す上面図、（Ｂ）は（Ａ）に示す３Ｂ−３Ｂ'断面図。
【図４】（Ａ）は図３に示すボトムゲート型ＴＦＴと同一基板上に形成された配線部の上面図、（Ｂ）は（Ａ）に示す４Ｂ−４Ｂ'断面図。
【図５】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図６】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図７】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図８】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図９】本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
（実施の形態１）
図１は、本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図である。
ガラス基板（図示せず）上にはゲート電極１０１が形成されている。ゲート電極１０１およびガラス基板の上には第１のゲート絶縁膜１０２が形成されており、第１のゲート絶縁膜１０２上には第２のゲート絶縁膜１０３が形成されている。第１のゲート絶縁膜１０２は例えば窒化シリコン膜（以下、「ＳｉＮｘ膜」という。）からなることが好ましく、第２のゲート絶縁膜１０３は例えば酸化シリコン膜（以下、「ＳｉＯｘ膜」という。）からなることが好ましい。ただし、ｘ＞０である。
【００２５】
第１および第２のゲート絶縁膜１０２，１０３の上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成されている。第２のゲート絶縁膜１０３はμｃ−Ｓｉ層１０４の下に位置している。μｃ−Ｓｉ層１０４および第１のゲート絶縁膜１０２の上にはｉ−Ｓｉ層としてａ−Ｓｉ層１０５が形成されている。なお、ｉ−Ｓｉとは、リン（Ｐ）、ボロン（Ｂ）およびヒ素（Ａｓ）などのドーパントを添加していないｉｎｔｒｉｎｓｉｃ−Ｓｉｌｉｃｏｎの意である。ただし、窒素（Ｎ）は添加してもよい。
【００２６】
ａ−Ｓｉ層１０５上には不純物シリコン層であるｎ＋Ｓｉ層１０６が形成されている。なお、ｎ＋Ｓｉ層１０６は、リンが添加されたａ−Ｓｉ、リンが添加されたμｃ−Ｓｉ等で形成される。また、リンが添加されたａ−Ｓｉ及びリンが添加されたμｃ−Ｓｉの積層構造とすることもできる。なお、ＴＦＴとして、ｐチャネル型ＴＦＴを形成する場合は、不純物シリコン層は、ボロンが添加されたμｃ−Ｓｉ、ボロンが添加されたａ−Ｓｉ等で形成される。
【００２７】
つまり、μｃ−Ｓｉ層１０４とｎ＋Ｓｉ層１０６との間にはａ−Ｓｉ層１０５が形成されている。ａ−Ｓｉ層１０５は、水素希釈比を高くした成膜条件で形成する。別言すれば、成膜ガス種にＨ２を多く用いた条件（高水素希釈条件）で形成する。詳細には、ａ−Ｓｉ層１０５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜１００倍程度とすることが好ましく、例えばＨ２／ＳｉＨ４比が１０〜１００程度とすることである。これにより、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５の途中まで結晶成長（結晶化）し、第１のゲート絶縁膜（ＳｉＮｘ膜）１０２上と接するところでは結晶成長（結晶化）しないように形成される。従って、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５には１０ｎｍ〜５０ｎｍの結晶領域１０４ａが形成される（図１参照）。
【００２８】
ｎ＋Ｓｉ層１０６上にはソース電極１０７ａおよびドレイン電極１０７ｂが形成される。ソース電極１０７ａ、ドレイン電極１０７ｂおよびμｃ−Ｓｉ層１０４の上には保護絶縁膜１０９が形成される。
【００２９】
図１に示すボトムゲート型ＴＦＴによれば、μｃ−Ｓｉ層１０４とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間にはａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が設けられ、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとμｃ−Ｓｉ層１０４とが接しない構造となっている。これにより、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が流れるのを低減できる。
【００３０】
また、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に、第１のゲート絶縁膜１０２、ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が設けられることにより、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に生じる寄生容量を低減できる。
【００３１】
図２は、本発明の一態様に係るデュアルゲート型ＴＦＴを示す断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３２】
μｃ−Ｓｉ層１０４、ソース電極１０７ａおよびドレイン電極１０７ｂの上には絶縁膜１３７が形成されており、この絶縁膜１３７によってソース電極１０７ａおよびドレイン電極１０７ｂが覆われている。絶縁膜１３７は、第１のゲート絶縁膜１０２と同様に形成することができる。
【００３３】
絶縁膜１３７上にはバックゲート電極１３９が設けられている。バックゲート電極１３９は、ゲート電極１０１、ソース電極１０７ａおよびドレイン電極１０７ｂと同様にして形成できるが、透光性を有する導電性材料を用いても形成することができる。なお、バックゲート電極１３９はμｃ−Ｓｉ層１０４のチャネル領域と重なるように設けられる。
【００３４】
バックゲート電極１３９は、ゲート電極１０１と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０１に印加する電位とを、それぞれ任意に制御することが可能である。このため、ＴＦＴのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３５】
また、バックゲート電極１３９は、ゲート電極１０１に接続させることができる。即ち、第１のゲート絶縁膜１０２及び絶縁膜１３７に形成した開口部（図示せず）において、ゲート電極１０１及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０１に印加する電位とは、等しい。この結果、μｃ−Ｓｉ層１０４において、キャリアが流れる領域、即ちチャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３６】
また、バックゲート電極１３９は、ゲート電極１０１と接続せず、フローティングでもよい。バックゲート電極１３９に印加せずとも、チャネル領域が、μｃ−Ｓｉ層１０４の第２のゲート絶縁膜１０３側、及び絶縁膜１３７側に形成されるため、ＴＦＴのオン電流を高めることができる。
【００３７】
（実施の形態２）
図３（Ａ）は、本発明の一態様に係るボトムゲート型ＴＦＴを示す上面図であり、図３（Ｂ）は、図３（Ａ）に示す３Ｂ−３Ｂ'断面図である。図４（Ａ）は、図３に示すボトムゲート型ＴＦＴと同一基板上に形成された配線部の上面図であり、図４（Ｂ）は、図４（Ａ）に示す４Ｂ−４Ｂ'断面図である。
【００３８】
図３（Ａ），（Ｂ）に示すボトムゲート型ＴＦＴは、チャネルストップ膜（チャネル保護膜）１０８を有する点を除いて図１に示すボトムゲート型ＴＦＴと同様である。チャネルストップ膜１０８は、μｃ−Ｓｉ層１０４上に位置し、且つａ−Ｓｉ層１０５の下に位置しており、ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６を形成する際のエッチングダメージからμｃ−Ｓｉ層１０４を保護するためのものである。
【００３９】
図３に示すボトムゲート型ＴＦＴにおいても図１に示すボトムゲート型ＴＦＴと同様の効果を得ることができる。
【００４０】
図４（Ａ），（Ｂ）に示すように、ガラス基板（図示せず）上にはゲート配線１０１ａが形成されている。ゲート配線１０１ａおよびガラス基板の上には第１のゲート絶縁膜１０２が形成されており、第１のゲート絶縁膜１０２上には第２のゲート絶縁膜１０３が形成されている。第１のゲート絶縁膜１０２は例えばＳｉＮｘ膜からなることが好ましく、第２のゲート絶縁膜１０３は例えばＳｉＯｘ膜からなることが好ましい。ただし、ｘ＞０である。
【００４１】
第１および第２のゲート絶縁膜１０２，１０３の上にはゲート配線１０１ａの上方に位置するμｃ−Ｓｉ層１０４が形成されている。第２のゲート絶縁膜１０３はμｃ−Ｓｉ層１０４の下に位置している。μｃ−Ｓｉ層１０４の上にはチャネルストップ膜１０８が形成されており、チャネルストップ膜１０８および第１のゲート絶縁膜１０２の上にはａ−Ｓｉ層１０５が形成されている。ａ−Ｓｉ層１０５上にはｎ＋Ｓｉ層１０６が形成されている。
【００４２】
ａ−Ｓｉ層１０５は、水素希釈比を高くした成膜条件で形成する。これにより、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５の途中まで結晶成長（結晶化）し、第１のゲート絶縁膜（ＳｉＮｘ膜）１０２上と接するところでは結晶成長（結晶化）しないように形成されている。従って、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５には１０ｎｍ〜５０ｎｍの結晶領域１０４ａが形成されている（図４（Ｂ）参照）。ｎ＋Ｓｉ層１０６上にはソース配線またはドレイン配線である配線１０７ｃが形成されている。配線１０７ｃとゲート配線１０１ａとが交差する部分の配線間にチャネルストップ膜１０８が挟まれるように形成されている（図４（Ａ），（Ｂ）参照）。
【００４３】
図４に示す配線部によれば、ゲート配線１０１ａとソース配線またはドレイン配線である配線１０７ｃとの間にチャネルストップ膜１０８が設けられることによって、これらの配線間で生じる寄生容量を低減することができる。
また、本実施の形態を高解像度パネルに適用した場合に、配線間で生じる寄生容量を低減できるため高速駆動化が可能となる。
【００４４】
なお、図４に示す配線部からチャネルストップ膜１０８を除いた構成の配線部を変形例として実施しても良い。この変形例においても図４に示す配線部と同様の効果を得ることができる。
【００４５】
（実施の形態３）
本実施の形態では、本発明の一態様に係るボトムゲート型ＴＦＴの作製方法について、図５乃至図９を参照して説明する。
【００４６】
図５に示すように、基板（図示せず）上にゲート電極１０１を形成する。詳細には、基板（図示せず）上にスパッタ装置を用いてゲート電極用の導電膜を成膜する。導電膜としてはＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒ、ＴｉＮなどを用いても良いし、これらの積層構造としても良く、例えばＴｉ、Ａｌ、Ｔｉを順に積層した積層構造としても良い。次いで、この導電膜をパターニングしてゲート電極１０１およびゲート配線（図示せず）を形成する。なお、ゲート電極１０１と、基板との密着性向上を目的として、上記の金属材料の窒化物膜を、基板と、ゲート電極１０１との間に設けてもよい。また、基板としては、透明ガラス基板、セラミック基板等を用いることができる。
【００４７】
ゲート電極１０１の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０１上に形成されるゲート絶縁膜、シリコン膜及び配線が、ゲート電極１０１の段差箇所において切断されないようにするためである。ゲート電極１０１の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００４８】
次に、図６に示すように、プラズマＣＶＤ装置を用いて、ゲート電極１０１を覆う第１のゲート絶縁膜１０２を成膜し、第１のゲート絶縁膜１０２上に第２のゲート絶縁膜１０３を成膜し、第２のゲート絶縁膜１０３上に活性層としてのμｃ−Ｓｉ層１０４を成膜し、μｃ−Ｓｉ層１０４上にチャネルストップ膜１０８を成膜する。第１のゲート絶縁膜１０２はＳｉＮｘ膜を用いることができ、第２のゲート絶縁膜１０３はＳｉＯｘ膜を用いることができる。μｃ−Ｓｉ層１０４は大気に触れると酸化しやすいので全てプラズマＣＶＤ装置の真空チャンバー内で連続的に処理するのが好ましい。真空チャンバーは１つのチャンバーを用いても良いし、複数のチャンバーを用いても良い。
【００４９】
第２のゲート絶縁膜１０３であるＳｉＯｘ膜は５０ｎｍ以下の膜厚が好ましく、より好ましくは１０ｎｍ以下の膜厚である。第１のゲート絶縁膜１０２であるＳｉＮｘ膜の成膜後にプラズマ酸化処理を行うことによって１０ｎｍ以下のＳｉＯｘ膜を第１のゲート絶縁膜１０２上に形成できる。プラズマ酸化処理としては、Ｎ２Ｏ、Ｏ２、Ｈ２ＯなどＯを含む酸化性ガスのプラズマを用いても良いし、酸化性ガスにＨ２を混合した混合ガスのプラズマを用いても良いし、酸化性ガスにアルゴン，ヘリウム，ネオン，クリプトンなどの希ガスを混合した混合ガスのプラズマを用いても良い。
【００５０】
μｃ−Ｓｉ層１０４はＳｉＯｘ膜上の方がＳｉＮｘ膜上よりも結晶化率を高く出来る。μｃ−Ｓｉ層１０４は、第１のμｃ−Ｓｉ層と、その上に形成された第２のμｃ−Ｓｉ層によって構成されている。
【００５１】
以下に、第１および第２のμｃ−Ｓｉ層の作製方法について詳細に説明する。
【００５２】
第１のμｃ−Ｓｉ層は、混相粒を有し、混相粒の粒密度（面内における混相粒の存在割合）が低く、混相粒の粒径の均一性が高く、且つ混相粒の結晶性が高いことが好ましい。このため、第１のμｃ−Ｓｉ層は、混相粒が隣接せず、隣り合う混相粒の間に隙間を有するものも含まれる。第１のμｃ−Ｓｉ層の厚さは、１ｎｍ以上１０ｎｍ以下であることが好ましく、混相粒が隣接せず、隣り合う混相粒の間に隙間を有する部分は、隣接しない混相粒の最も低い高さが１ｎｍ以上であり且つ最も高い高さが１０ｎｍ以下であることが好ましい。なお、混相粒は、アモルファスシリコン領域と、シリコン単結晶とみなせる微小結晶であるシリコン結晶子を複数有する。また、混相粒は双晶を有する場合もある。
【００５３】
第１のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、核となる混相粒を形成し、且つ混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第１の条件を用いて、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第１の条件により、μｃ−Ｓｉを形成する。
【００５４】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給する方法である。
なお、堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００５５】
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
【００５６】
第１のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層の成膜速度が高まる。また、成膜速度が高まることで、第１のμｃ−Ｓｉ層に混入される不純物量が低減するため、第１のμｃ−Ｓｉ層の結晶性を高めることができる。このため、ＴＦＴのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００５７】
第１のμｃ−Ｓｉ層を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
【００５８】
次に、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を形成する。第２のμｃ−Ｓｉ層は、シリコン結晶子及びアモルファスシリコンを含む混相粒を有し、第１のμｃ−Ｓｉ層の混相粒の隙間を埋めつつ、且つ結晶成長を促す条件で形成することが好ましい。なお、第２のμｃ−Ｓｉ層の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。
【００５９】
第２のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、第２の条件により、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第２の条件により、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第２の条件により、μｃ−Ｓｉを形成する。この結果、第２のμｃ−Ｓｉ層は、非晶質半導体に対する結晶領域の割合が増加し、結晶性が高まる。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。また、第１のμｃ−Ｓｉ層の混相粒の隙間に、新たに第２のμｃ−Ｓｉ層の混相粒が発生することで、混相粒の大きさが小さくなってしまうため、第１のμｃ−Ｓｉ層の混相粒の発生頻度に対して、第２のμｃ−Ｓｉ層の混相粒の発生頻度は少ない方が好ましい。
【００６０】
第２のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層と同様に、第２のμｃ−Ｓｉ層の結晶性を高めることができる。このため、ＴＦＴのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００６１】
第２のμｃ−Ｓｉ層を形成する際の、グロー放電プラズマの生成は、第１のμｃ−Ｓｉ層の条件を適宜用いることができる。なお、第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
【００６２】
第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層は、μｃ−Ｓｉで形成される。μｃ−Ｓｉとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。μｃ−Ｓｉは、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。なお、ここでの混相粒径は、基板表面に対して平行な面における混相粒の最大直径をいう。
【００６３】
代表例としてのμｃ−Ｓｉは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間にμｃ−Ｓｉのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好なμｃ−Ｓｉが得られる。このようなμｃ−Ｓｉに関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００６４】
本実施の形態により、混相粒の隙間を低減することで結晶性を高めたμｃ−Ｓｉ層を作製することができる。
【００６５】
また、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、電気特性の優れたＴＦＴを実現することが可能となる。
【００６６】
なお、本実施の形態では、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法によりμｃ−Ｓｉ層を形成しているが、この２ステップの成膜法は必須ではなく、１ステップまたは３ステップの成膜法によりμｃ−Ｓｉ層を形成しても良い。
【００６７】
また、本実施の形態による第１の条件および第２の条件の少なくとも一方における原料ガスの供給方法を以下のようなサイクルフローに変更して実施することも可能である。なお、以下には第１の条件における原料ガスの供給方法をサイクルフローにする場合について説明するが、第２の条件における原料ガスの供給方法をサイクルフローにする場合も以下の説明と同様である。
【００６８】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給と、当該ガスの堆積性気体の流量より低く、且つ第２のゲート絶縁膜上へのシリコンの堆積より第２のゲート絶縁膜上に堆積したシリコンのエッチングが優位となる堆積性気体の流量にしたガスの供給を交互に行うものである。なお、エッチングが優位となる堆積性気体の流量は０ｓｃｃｍを含む。
このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００６９】
第１の条件における原料ガスの供給方法は、グロー放電プラズマの生成中、シリコンを含む堆積性気体を高流量と低流量に交互に変化させる方法である。堆積性気体が低流量で供給される期間は、第２のゲート絶縁膜上へのシリコンの堆積より第２のゲート絶縁膜上に堆積したシリコンのエッチングが優位となるのに対し、堆積性気体が高流量で供給される期間は、第２のゲート絶縁膜上に堆積したシリコンのエッチングより第２のゲート絶縁膜上へのシリコンの堆積が優位となる。従って、堆積性気体が低流量で供給される期間に、水素ガスによってアモルファスシリコン成分を選択的にエッチングしつつ、堆積性気体が高流量で供給される期間に混相粒を成長させる。この繰り返しにより、アモルファスシリコン成分が少なく、結晶性の高い第１のμｃ−Ｓｉ層を得ることができる。
【００７０】
また、堆積性気体を高流量で供給することで、新たな混相粒が第２のゲート絶縁膜上に発生し、既に第２のゲート絶縁膜上に堆積している混相粒はより大きくなる。堆積性気体を低流量で供給することで、発生したばかりの小さな混相粒がエッチングされて除去されるが、既に第２のゲート絶縁膜上に堆積していてやや大きな混相粒は残される。この繰り返しにより、粒径の小さい混相粒が少なくなり、粒径が大きくて粒径が揃い、粒径の均一性が高い混相粒を多く有する第１のμｃ−Ｓｉ層を得ることができる。
【００７１】
このように第１の条件を用いて形成することで、結晶成長が促進され、混相粒の結晶性が高まる。即ち、混相粒に含まれる結晶子の大きさが増大する。また、隣り合う混相粒の間に隙間ができ、混相粒の粒密度が低下する。
【００７２】
また、上記の堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることにより、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の均一性が高く、混相粒の結晶性がより高くなる。
【００７３】
また、前述したように、第１のμｃ−Ｓｉ層を形成する際に、堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることで、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の結晶性がより高くなる。そして、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、電気特性の優れたＴＦＴを実現することが可能となる。
【００７４】
チャネルストップ膜１０８は例えばＳｉＮｘ膜を用いても良いし、ＳｉＯｘ膜、ＳｉＮｘ膜の順に積層した積層膜を用いても良い。この積層膜のＳｉＯｘ薄膜は、μｃ−Ｓｉ膜の成膜後に上記同様のプラズマ酸化処理を施して形成しても良い。
【００７５】
次に、フォトリソグラフィ工程によりレジストで形成される第１のレジストマスク（図示せず）を形成し、当該第１のレジストマスクを用いて、チャネルストップ膜１０８、μｃ−Ｓｉ層１０４および第２のゲート絶縁膜１０３をエッチング加工することにより、第１および第２のゲート絶縁膜１０２，１０３上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成される（図７参照）。
【００７６】
次に、フォトリソグラフィ工程によりレジストで形成される第２のレジストマスク（図示せず）を形成し、当該第２のレジストマスクを用いて、チャネルストップ膜１０８をさらにエッチング加工することにより、チャネルストップ膜１０８をμｃ−Ｓｉ層１０４の上面より小さく形成する（図８参照）。
【００７７】
なお、グレートーン（ハーフトーン）マスクを用いれば、活性層としてのμｃ−Ｓｉ層１０４を加工するための第１のレジストマスクの形成と、チャネルストップ膜１０８を加工するための第２のレジストマスクの形成を１つのマスクで行うことができる。つまり、図７に示す工程と図８に示す工程を１つのマスクで行うことができる。詳細には、図８の工程でμｃ−Ｓｉ層を露出させる領域を覆うマスクを半透光部としてレジストを薄く残したレジストマスクをチャネルストップ膜１０８上に形成し、このレジストマスクを用いてチャネルストップ膜１０８およびμｃ−Ｓｉ層１０４をエッチングする（図７の工程に相当する）。その後にアッシング処理を行って半透光部のレジストが無くなるまでレジストを減らしたレジストマスクを形成し、このレジストマスクを用いてチャネルストップ膜１０８をエッチングする（図８の工程に相当する）。
【００７８】
また、本実施の形態では、チャネルストップ膜１０８を形成しているが、チャネルストップ膜１０８を形成しない態様に変更して実施することもできる。詳細には、ゲート電極１０１上に第１のゲート絶縁膜１０２、第２のゲート絶縁膜１０３、μｃ−Ｓｉ層１０４を順に成膜し、チャネルストップ膜１０８を成膜しない。次いで、レジストマスクを用いてμｃ−Ｓｉ層１０４および第２のゲート絶縁膜１０３をエッチング加工することにより、第１および第２のゲート絶縁膜１０２，１０３上にはゲート電極１０１の上方に位置する活性層としてのμｃ−Ｓｉ層１０４が形成される。この後の工程は本実施の形態と同様にすることで、図１に示した構造のＴＦＴを作製できる。なお、チャネルストップ膜１０８を形成していないため、後述するソース電極およびドレイン電極となる導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする際に、μｃ−Ｓｉ層１０４にオーバーエッチングによる凹部（ザグリ部）が生じることがある（図１参照）。また、上述したｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする際に、μｃ−Ｓｉ層１０４が露出するまでエッチングせずに、ａ−Ｓｉ層１０５を残す構造としてもよく、この構造の場合はμｃ−Ｓｉ層１０４に凹部（ザグリ部）が生じることがない（図示せず）。
【００７９】
次に、図９に示すように、チャネルストップ膜１０８、μｃ−Ｓｉ層１０４および第１のゲート絶縁膜１０２の上に、プラズマＣＶＤ装置を用いて、ｉ−Ｓｉ層としてのａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６を成膜する。ａ−Ｓｉ層１０５はオフリーク電流を低減するためのバッファー層として形成される。ａ−Ｓｉ層１０５を形成する理由は、オフリーク電流を低減するためにはバンドギャップが広いアモルファス相が必要だからである。
【００８０】
ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素を含む気体とを混合し、グロー放電プラズマにより形成する。
【００８１】
μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の界面を良好に接続させるためには成膜ガス種にＨ２を多く用いた条件すなわち高水素希釈条件を用いると良い。詳細には、ａ−Ｓｉ層１０５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜１００倍程度とすることが好ましく、例えばＨ２／ＳｉＨ４比が１０〜１００程度とすることが好ましい。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【００８２】
圧力・ＲＦパワー・温度などにより適した水素希釈比は異なるが、活性層としてのμｃ−Ｓｉ層１０４上に位置するａ−Ｓｉ層１０５では厚さ１０〜５０ｎｍ程度（好ましくは２０〜４０ｎｍ）の領域１０４ａが結晶成長し、それより厚い領域がアモルファスに変化する程度の水素希釈比に調整し、第１のゲート絶縁膜１０２であるＳｉＮｘ膜上に位置するａ−Ｓｉ層１０５では結晶成長しない程度の水素希釈比に調整すると良い。このようにすると、μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の間の界面において、結晶成長している領域１０４ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高いシリコン膜で形成されるａ−Ｓｉ層１０５を形成することができる。
【００８３】
結晶成長している領域１０４ａは凹凸状であり、凸部はμｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、結晶成長している領域１０４ａの形状は、μｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって幅が広がる凸状（逆錐形状）であってもよい。
【００８４】
また、第１のゲート絶縁膜１０２上でａ−Ｓｉ層１０５を結晶成長させると、下方にゲート電極１０１が存在しない領域に結晶成長している領域１０４ａが成長するため、基板側から光（液晶ディスプレイ表示用のバックライト）を当てた際に大きなオフリーク電流が発生してしまう。そのため、バッファー層であるａ−Ｓｉ層１０５の過剰な結晶成長を抑制するために成膜ガス種にＮＨ３を少量添加して成膜してもよい。
【００８５】
ｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。
【００８６】
次に、スパッタ装置、ＣＶＤ装置または真空蒸着装置を用いてソース電極１０７ａおよびドレイン電極１０７ｂ並びにソース配線（図示せず）およびドレイン配線（図示せず）となる導電膜を成膜する。この導電膜はゲート電極１０１を形成する際の導電膜と同じ構成でよい。
【００８７】
次に、フォトリソグラフィ工程によりレジストで形成されるレジストマスク（図示せず）を形成し、当該レジストマスクを用いて導電膜をエッチングして、ソース電極１０７ａ及びドレイン電極１０７ｂ並びにソース配線およびドレイン配線を形成する。ソース配線およびドレイン配線はゲート配線と交差している（図４参照）。導電膜のエッチングはドライエッチングまたはウェットエッチングを用いることができる。この導電膜をエッチングする際に導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする。活性層としてのμｃ−Ｓｉ層１０４はチャネルストップ膜１０８により保護されるためエッチングされない。
【００８８】
次に、露出したチャネルストップ膜１０８、ｎ＋Ｓｉ層１０６およびａ−Ｓｉ層１０５、並びにソース電極１０７ａ、ドレイン電極１０７ｂを覆う保護絶縁膜１０９（パッシベーション膜）を形成する。
【符号の説明】
【００８９】
１０１ ゲート電極
１０２ 第１のゲート絶縁膜
１０３ 第２のゲート絶縁膜
１０４ μｃ−Ｓｉ層
１０４ａ 結晶成長している領域
１０５ ａ−Ｓｉ層
１０６ ｎ＋Ｓｉ層
１０７ａ ソース電極
１０７ｂ ドレイン電極
１０８ チャネルストップ膜
１０９ 保護絶縁膜
１３７ 絶縁膜
１３９ バックゲート電極
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層と、
前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層と、
前記シリコン層上に形成されたソース電極およびドレイン電極と、
を具備し、
前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には前記ゲート絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ゲート絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、
前記酸化シリコン膜は、前記活性層と接しており、
前記窒化シリコン膜は、前記シリコン層と接していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記活性層は微結晶シリコン層を有し、
前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、
前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記ゲート絶縁膜それぞれと接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記活性層上に形成された絶縁膜を具備し、少なくとも前記絶縁膜の側面には前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記活性層、前記ソース電極、前記ドレイン電極および前記シリコン層の上に形成された絶縁膜と、前記絶縁膜上に形成され、前記活性層の上方に位置するバックゲート電極と、を具備することを特徴とする半導体装置。
【請求項７】
ゲート電極を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層を形成し、
前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、
前記アモルファスシリコン層上に不純物シリコン層を形成し、
前記不純物シリコン層上にソース電極およびドレイン電極を形成し、
前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法。
【請求項８】
ゲート電極を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層および前記微結晶シリコン層上に位置するチャネルストップ膜を形成し、
前記チャネルストップ膜、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、
前記アモルファスシリコン層上に不純物シリコン層を形成し、
前記不純物シリコン層上に導電膜を形成し、
前記チャネルストップ膜によって前記微結晶シリコン層を保護しながら、前記導電膜、前記不純物シリコン層および前記アモルファスシリコン層をエッチングすることにより、前記導電膜からなるソース電極およびドレイン電極を形成し、
前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法。
【請求項９】
請求項７または８において、
前記ゲート絶縁膜を形成する際は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することとし、
前記酸化シリコン膜は、前記微結晶シリコン層と接して形成され、
前記窒化シリコン膜は、前記アモルファスシリコン層と接して形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
ゲート配線と、
前記ゲート配線を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された活性層と、
前記活性層上に形成された第２の絶縁膜と、
前記第２の絶縁膜、前記活性層及び前記第１の絶縁膜の上に形成されたシリコン層と、
前記シリコン層上に形成され、前記ゲート配線と交差するソース配線またはドレイン配線と、
を具備し、
前記ソース配線または前記ドレイン配線と前記ゲート配線との間には前記第１の絶縁膜、前記活性層、前記第２の絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第１の絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、
前記酸化シリコン膜は、前記活性層と接しており、
前記窒化シリコン膜は、前記シリコン層と接していることを特徴とする半導体装置。
【請求項１２】
請求項１０または１１において、
前記活性層は微結晶シリコン層を有し、
前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、
前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記第１の絶縁膜それぞれと接していることを特徴とする半導体装置。
【請求項１】
ゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する活性層と、
前記活性層の側面及び前記ゲート絶縁膜の上に形成されたシリコン層と、
前記シリコン層上に形成されたソース電極およびドレイン電極と、
を具備し、
前記活性層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には前記ゲート絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ゲート絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、
前記酸化シリコン膜は、前記活性層と接しており、
前記窒化シリコン膜は、前記シリコン層と接していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記活性層は微結晶シリコン層を有し、
前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、
前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記ゲート絶縁膜それぞれと接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記活性層上に形成された絶縁膜を具備し、少なくとも前記絶縁膜の側面には前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記活性層、前記ソース電極、前記ドレイン電極および前記シリコン層の上に形成された絶縁膜と、前記絶縁膜上に形成され、前記活性層の上方に位置するバックゲート電極と、を具備することを特徴とする半導体装置。
【請求項７】
ゲート電極を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層を形成し、
前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、
前記アモルファスシリコン層上に不純物シリコン層を形成し、
前記不純物シリコン層上にソース電極およびドレイン電極を形成し、
前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法。
【請求項８】
ゲート電極を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極の上方に位置する微結晶シリコン層および前記微結晶シリコン層上に位置するチャネルストップ膜を形成し、
前記チャネルストップ膜、前記微結晶シリコン層及び前記ゲート絶縁膜の上にアモルファスシリコン層を形成し、
前記アモルファスシリコン層上に不純物シリコン層を形成し、
前記不純物シリコン層上に導電膜を形成し、
前記チャネルストップ膜によって前記微結晶シリコン層を保護しながら、前記導電膜、前記不純物シリコン層および前記アモルファスシリコン層をエッチングすることにより、前記導電膜からなるソース電極およびドレイン電極を形成し、
前記アモルファスシリコン層を形成する条件は、前記微結晶シリコン層上に形成されるアモルファスシリコン層では結晶成長し、前記ゲート絶縁膜上に形成されるアモルファスシリコン層では結晶成長しない条件とすることを特徴とする半導体装置の作製方法。
【請求項９】
請求項７または８において、
前記ゲート絶縁膜を形成する際は、前記ゲート電極を覆うように窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成することとし、
前記酸化シリコン膜は、前記微結晶シリコン層と接して形成され、
前記窒化シリコン膜は、前記アモルファスシリコン層と接して形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
ゲート配線と、
前記ゲート配線を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された活性層と、
前記活性層上に形成された第２の絶縁膜と、
前記第２の絶縁膜、前記活性層及び前記第１の絶縁膜の上に形成されたシリコン層と、
前記シリコン層上に形成され、前記ゲート配線と交差するソース配線またはドレイン配線と、
を具備し、
前記ソース配線または前記ドレイン配線と前記ゲート配線との間には前記第１の絶縁膜、前記活性層、前記第２の絶縁膜および前記シリコン層が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第１の絶縁膜は、窒化シリコン膜と、前記窒化シリコン膜上に形成された酸化シリコン膜を有し、
前記酸化シリコン膜は、前記活性層と接しており、
前記窒化シリコン膜は、前記シリコン層と接していることを特徴とする半導体装置。
【請求項１２】
請求項１０または１１において、
前記活性層は微結晶シリコン層を有し、
前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、
前記アモルファスシリコン層は、少なくとも前記微結晶シリコン層の側面、および前記第１の絶縁膜それぞれと接していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−８９５６（Ｐ２０１３−８９５６Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１１７１４８（Ｐ２０１２−１１７１４８）
【出願日】平成２４年５月２３日（２０１２．５．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月２３日（２０１２．５．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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