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半導体装置およびその作製方法
説明

半導体装置およびその作製方法

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成される素子が含まれ、その一例として酸化物半導体を適用した半導体装置及びその作製方法に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
近年、半導体装置の開発が進められ、LSIやCPUやメモリとして用いられている。CPUは、半導体ウェハから切り離された半導体集積回路(少なくともトランジスタ及びメモリ)を有し、接続端子である電極が形成された半導体素子の集合体である。
【0004】
LSIやCPUやメモリなどの半導体回路(ICチップ)は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
【0005】
半導体回路に用いられるトランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られている。例えば特許文献1では、高集積化を図るため、チャネル形成領域とコンタクト部との距離を短くし、これらの間で生じる抵抗を減少する構造が提案されている。
【0006】
また、シリコンではない、その他の材料として酸化物半導体が注目されている。例えば、酸化物半導体として、酸化亜鉛、In−Ga−Zn系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献2及び特許文献3で開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−327617号公報
【特許文献2】特開2007−123861号公報
【特許文献3】特開2007−96055号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
LSIやCPUやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Lを短くすることによって微細なトランジスタを実現し、回路の動作速度を高速化し、さらには消費電力の低減を図ることを課題の一とする。
【0009】
本発明の一態様では、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することを課題の一とする。または、該トランジスタを含む信頼性の高い半導体装置及びその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【0010】
酸化物半導体中で電子供与体(ドナー)となる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャネル形成領域が形成されるトランジスタを用い、LSIやCPUやメモリなどの半導体集積回路を作製する。
【0011】
酸化物半導体と導電層との間には、接触抵抗が生じる。接触抵抗を低減するためには、接触面積を十分に確保することが必要である。
【0012】
そこで、酸化物半導体層の上面に接する導電層と、酸化物半導体層の下面に接する導電層を設け、接触面積を十分に確保することで接触抵抗の低減を図る。
【0013】
本明細書で開示する本発明の一態様は、半導体基板と、半導体基板上に絶縁層と、絶縁層上に酸化物半導体層と、酸化物半導体層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と重なるゲート電極層と、ゲート電極層の側面にサイドウォールを有し、絶縁層に深い領域と浅い領域を有する溝と、溝に導電型の領域とを有し、サイドウォールは、浅い領域と重なることを特徴とする半導体装置である。
【0014】
上記構成において、さらに導電層が、サイドウォール及び酸化物半導体層と接していることも特徴の一つである。
【0015】
また、上記構成において、さらに前記ゲート電極層上に層間絶縁層と、層間絶縁層上に配線を有し、配線は、導電型の領域と重なり、深い領域と電気的に接続することも特徴の一つである。
【0016】
また、上記構成において、導電型の領域は、チャネル長方向に第1の幅を有する浅い領域と、チャネル長方向に第2の幅を有する深い領域とを有していることも特徴の一つである。
【0017】
また、複数の半導体集積回路を一つのパッケージに搭載し半導体装置の集積を高めたもの、所謂MCP(Multi Chip Package)としてもよい。
【0018】
また、回路基板に半導体集積回路を実装する場合には、フェイスアップ形態であってもよいし、フリップチップ形態(フェイスダウン形態)としてもよい。
【0019】
また、作製方法も本発明の一つであり、その構成は、第1の電極層上に第1の絶縁膜を形成し、第1の電極層の上面を露出させる第1の平坦化処理を行い、第1の電極層の上面に接して第2の電極層を形成し、第2の電極層上に第2の絶縁膜を形成し、第2の電極層の上面を露出させる第2の平坦化処理を行い、第2の電極層の上面に接して酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層及び該ゲート電極層上面を覆う絶縁膜を形成し、第2の電極層と重なり、且つ、前記ゲート電極層の側面に接するサイドウォールを形成し、ゲート電極層及びサイドウォールを覆い、前記酸化物半導体膜上に接する導電膜を形成し、ゲート電極層と重なる前記導電膜の一部を除去する第3の平坦化処理を行う半導体装置の作製方法である。
【発明の効果】
【0020】
LSIやCPUやメモリなどの半導体集積回路に用いるトランジスタのチャネル長Lを短くする場合、酸化物半導体層の接触抵抗を低減することで回路の動作速度を高速化し、さらには消費電力の低減を実現する。
【図面の簡単な説明】
【0021】
【図1】本発明の一態様を示す断面図及び上面図の一例である。
【図2】本発明の一態様を示す工程断面図である。
【図3】本発明の一態様を示す工程断面図である。
【図4】半導体装置の一態様を示す断面図、平面図及び回路図。
【図5】半導体装置の一態様を示す回路図及び斜視図。
【図6】半導体装置の一態様を示す平面図及び断面図。
【図7】半導体装置の一態様を示す回路図。
【図8】半導体装置の一態様を示すブロック図。
【図9】半導体装置の一態様を示すブロック図。
【図10】半導体装置の一態様を示すブロック図。
【発明を実施するための形態】
【0022】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0023】
(実施の形態1)
図1(A)及び図1(B)に半導体装置の例として、トランジスタ420の断面図及び上面図を示す。図1(A)は、トランジスタ420の断面図であり、図1(A)は、図1(B)のX−Yにおける断面図である。なお、図1(B)では、煩雑になることを避けるため、トランジスタ420の構成要素の一部(例えば、絶縁膜407、絶縁膜410、層間絶縁膜415等)を省略して図示している。
【0024】
図1(A)及び図1(B)に示すトランジスタ420は、絶縁表面を有する基板400上に、下地絶縁層436と、下地絶縁層436中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層436から露出した電極層425a及び電極層425bと、一対の低抵抗領域404a、404b、及び低抵抗領域404aと低抵抗領域404bに挟まれたチャネル形成領域409を含む酸化物半導体層403と、酸化物半導体層403上に設けられたゲート絶縁層402と、ゲート絶縁層402を介してチャネル形成領域409上に設けられたゲート電極層401と、ゲート電極層401の側面に設けられた側壁絶縁層412a、412bと、ゲート電極層401上に設けられた絶縁膜413と、ソース電極層405a及びドレイン電極層405b上に設けられた絶縁膜410と、絶縁膜410上に設けられた層間絶縁膜415と、層間絶縁膜415上に設けられた絶縁膜407と、絶縁膜407、層間絶縁膜415及び絶縁膜410に設けられた開口を介して、ソース電極層405a及びドレイン電極層405bとそれぞれ電気的に接続する第1の配線層465a及び第2の配線層465bと、を含んで構成される。
【0025】
層間絶縁膜415はトランジスタ420による凹凸を平坦化するように設けられており、該上面の高さは側壁絶縁層412a、412b、及び絶縁膜410と概略同じである。側壁絶縁層412a、412bはサイドウォールとも呼ぶ。また、ソース電極層405a及びドレイン電極層405bの上面の高さは、層間絶縁膜415、側壁絶縁層412a、412b、及び絶縁膜413の上面の高さより低く、ゲート電極層401の上面の高さより高い。なお、ここでいう高さとは、基板400上面からの高さである。
【0026】
また、図1において、電極層425a及び電極層425bは、下地絶縁層436に深い領域と浅い領域を有する溝を埋め込むように形成されている。側壁絶縁層412a、412bは浅い領域と重なる。また、深い領域と重なる位置に第1の配線層465a及び第2の配線層465bが形成される。
【0027】
また、図1において、絶縁膜407は、層間絶縁膜415、ソース電極層405a、ドレイン電極層405b、側壁絶縁層412a、412b、絶縁膜413、絶縁膜410と接して設けられている。
【0028】
なお、ゲート電極層401をマスクとして酸化物半導体膜403に自己整合的にドーパントを導入し、酸化物半導体膜403においてチャネル形成領域409を挟んでチャネル形成領域409より抵抗が低く、ドーパントを含む低抵抗領域404a、404bを形成する。ドーパントは、酸化物半導体膜403の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0029】
チャネル長方向にチャネル形成領域409を挟んで低抵抗領域404a、404bを含む酸化物半導体膜403と、酸化物半導体膜403の上面の一部と接するソース電極層405a及びドレイン電極層405bと、酸化物半導体膜403の下面と一部接する電極層425a及び電極層425bとを有することにより、該トランジスタ420はオン特性(例えば、オン電流及び電界効果移動度)が高く、高速動作、高速応答が可能となる。
【0030】
酸化物半導体膜403に用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用い、酸化物半導体の酸素欠損を減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
【0031】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0032】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
【0033】
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0034】
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
【0035】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
【0036】
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0037】
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【0038】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成のrだけ近傍であるとは、a、b、cが、(a−A)+(b−B)+(c−C)≦rを満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
【0039】
酸化物半導体膜403は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。
【0040】
好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。
【0041】
ここで、CAAC(C Axis Aligned Crystal)は、c軸が酸化物半導体膜の被形成面または表面に垂直な方向を向き、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、この混相構造においてCAAC同士は、それぞれa軸およびb軸の向きが異なっていてもよい。
【0042】
CAAC酸化物半導体(CAAC−OS:C Axis Aligned Crystaline Oxide Semiconductor)膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数nmから数十nm程度と見積もられるが、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察では、CAAC−OS膜に含まれる非晶質とCAACとの境界は必ずしも明確ではない。また、CAAC−OS膜には結晶粒界(グレインバウンダリーともいう。)は確認されない。CAAC−OS膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
【0043】
なお、CAAC−OS膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、CAAC−OS膜の表面側から結晶成長した場合、CAAC−OS膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。
【0044】
CAACにおける結晶部分のc軸は、CAAC−OS膜の被形成面または表面に垂直な方向を向くため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によって、c軸が向く方向が異なることがある。なお、CAACにおける結晶部分のc軸が向く方向は、CAAC−OS膜が形成されたときの被形成面または表面に略垂直な方向となる。CAACは、成膜と同時または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【0045】
CAAC−OS膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【0046】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【0047】
酸化物半導体膜403の膜厚は、1nm以上30nm以下(好ましくは5nm以上10nm以下)とし、スパッタリング法、MBE(Moleculer Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用いることができる。また、酸化物半導体膜403は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置(Columner Plasma Sputtering system)を用いて成膜してもよい。
【0048】
図2(A)乃至(E)及び図3(A)乃至(D)にトランジスタ420を有する半導体装置の作製方法の一例を示す。
【0049】
まず、絶縁表面を有する基板400上に電極層422a、422bを形成する。電極層422a、422bとしては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。
【0050】
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。
【0051】
次いで、電極層422a、422bを覆う絶縁膜423を形成する。ここまでの状態が図2(A)である。
【0052】
絶縁膜423は、プラズマCVD法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成する。
【0053】
次いで、絶縁膜423及び電極層422a、422bを切削(研削、研磨)する。切削(研削、研磨)方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)法を好適に用いることができる。
【0054】
次いで、電極層422a、422bと重なるように電極層424a、424bを形成する。電極層424a、424bとしては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。
【0055】
次いで、電極層424a、424bを覆う絶縁膜426を形成する。ここまでの状態が図2(B)である。なお、絶縁膜423と絶縁膜426の境界を点線で示したが、同じ材料を用いると、明確な境界はなくなるため、以降の図では境界を示す点線を省略し、絶縁膜423と絶縁膜426の積層を下地絶縁層436として図示する。また、電極層422a、422bと、電極層424a、424bとを同じ材料を用いると、明確な境界はなくなるため、以降の図では境界を示す点線を省略し、電極層422a、422bと電極層424a、424bの積層を電極層425a、425bとして図示する。
【0056】
次いで、絶縁膜426及び電極層424a、424bを切削(研削、研磨)する。切削(研削、研磨)方法としてはCMP法を用いる。
【0057】
次に、下地絶縁層436及び電極層425a、425b上に酸化物半導体膜403を形成する。
【0058】
なお、本実施の形態において、酸化物半導体膜403を、スパッタリング法で作製するためのターゲットとしては、組成比として、In:Ga:Zn=3:1:2[原子数比]の酸化物ターゲットを用い、In−Ga−Zn系酸化物膜(IGZO膜)を成膜する。
【0059】
酸化物半導体膜403を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【0060】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板400上に酸化物半導体膜403を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で成膜した酸化物半導体膜403に含まれる不純物の濃度を低減できる。
【0061】
酸化物半導体膜403は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
【0062】
また、島状の酸化物半導体膜403を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【0063】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO−07N(関東化学社製)を用いてもよい。また、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、IGZO膜をICPエッチング法により、エッチング(エッチング条件:エッチングガス(BCl:Cl=60sccm:20sccm)、電源電力450W、バイアス電力100W、圧力1.9Pa)し、島状に加工することができる。
【0064】
また、酸化物半導体膜403に、過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)するための加熱処理を行ってもよい。加熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜403に対して窒素雰囲気下450℃において1時間の加熱処理を行う。
【0065】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【0066】
例えば、加熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
【0067】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
【0068】
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜の形成後でも、島状の酸化物半導体膜403形成後でもよい。
【0069】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【0070】
また、脱水化又は脱水素化処理を行った酸化物半導体膜403に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。
【0071】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【0072】
脱水化又は脱水素化処理を行った酸化物半導体膜403に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜403を高純度化、及び電気的にI型(真性)化することができる。高純度化し、電気的にI型(真性)化した酸化物半導体膜403を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【0073】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0074】
酸素の導入工程は、酸化物半導体膜403に酸素導入する場合、酸化物半導体膜403に直接導入してもよいし、ゲート絶縁層402などの他の膜を通過して酸化物半導体膜403へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体膜403へ直接導入する場合は、プラズマ処理なども用いることができる。
【0075】
酸化物半導体膜403への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましいが、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体膜403への酸素の導入は複数回行ってもよい。
【0076】
次いで、酸化物半導体膜403を覆うゲート絶縁層402を形成する(図2(C)参照)。
【0077】
ゲート絶縁層402の膜厚は、1nm以上20nm以下とし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、ゲート絶縁層402は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置を用いて成膜してもよい。
【0078】
ゲート絶縁層402の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁層402は、酸化物半導体膜403と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層402は、膜中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層402として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。本実施の形態では、ゲート絶縁層402として、SiO2+α(ただし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層402として用いることで、酸化物半導体膜403に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層402は、作製するトランジスタのサイズやゲート絶縁層402の段差被覆性を考慮して形成することが好ましい。
【0079】
また、ゲート絶縁層402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiO(x>0、y>0))、ハフニウムアルミネート(HfAl(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層402は、単層構造としても良いし、積層構造としても良い。
【0080】
次にゲート絶縁層402上に導電膜及び絶縁膜の積層を形成し、該導電膜及び該絶縁膜をエッチングして、ゲート電極層401及び絶縁膜413の積層を形成する(図2(C)参照)。
【0081】
ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。
【0082】
絶縁膜413は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層413は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。
【0083】
次に、ゲート電極層401及び絶縁膜413をマスクとして酸化物半導体膜403にドーパント421を導入し、低抵抗領域404a、404bを形成する(図2(D)参照)。
【0084】
ドーパント421は、酸化物半導体膜403の導電率を変化させる不純物である。ドーパント421としては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ネオン(Ne)、インジウム(In)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。
【0085】
ドーパント421は、注入法により、他の膜(例えばゲート絶縁層402)を通過して、酸化物半導体膜403に導入することもできる。ドーパント421の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0086】
ドーパント421の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント421としてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント421のドーズ量は1×1013ions/cm以上5×1016ions/cm以下とすればよい。
【0087】
低抵抗領域におけるドーパント421の濃度は、5×1018/cm以上1×1022/cm以下であることが好ましい。
【0088】
ドーパント421を導入する際に、基板400を加熱しながら行ってもよい。
【0089】
なお、酸化物半導体膜403にドーパント421を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【0090】
また、ドーパント421の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度300℃以上700℃以下、好ましくは300℃以上450℃以下で1時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。
【0091】
本実施の形態では、イオン注入法により酸化物半導体膜403に、リン(P)イオンを注入する。なお、リン(P)イオンの注入条件は加速電圧30kV、ドーズ量を1.0×1015ions/cmとする。
【0092】
酸化物半導体膜403をCAAC−OS膜とした場合、ドーパント421の導入により、一部非晶質化する場合がある。この場合、ドーパント421の導入後に加熱処理を行うことによって、酸化物半導体膜403の結晶性を回復することができる。
【0093】
上記工程により、チャネル形成領域409を挟んで低抵抗領域404a、404bが設けられた酸化物半導体膜403が形成される。
【0094】
次に、ゲート電極層401及び絶縁膜413上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層412a、412bを形成する。さらに、ゲート電極層401及び側壁絶縁層412a、412bをマスクとして、ゲート電極層401及び側壁絶縁層412a、412bと重なる領域以外のゲート絶縁層をエッチングし、ゲート絶縁層402を形成する(図3(A)参照)。
【0095】
側壁絶縁層412a、412bは、絶縁膜413と同様な材料及び方法を用いて形成することができる。本実施の形態では、CVD法により形成した酸化窒化シリコン膜を用いる。
【0096】
次いで、酸化物半導体膜403、ゲート絶縁層402、ゲート電極層401、側壁絶縁層412a、412b、及び絶縁膜413上に、ソース電極層及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。
【0097】
導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。
【0098】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜445を形成した後、レジストマスクを除去する。なお、該エッチング工程では、ゲート電極層401上の導電膜445の除去は行わない。
【0099】
導電膜として膜厚30nmのタングステン膜を用いる場合、該導電膜のエッチングは、例えばドライエッチング法により、タングステン膜をエッチング(エッチング条件:エッチングガス(CF:Cl:O=55sccm:45sccm:55sccm、電源電力3000W、バイアス電力140W、圧力0.67Pa))して、島状のタングステン膜を形成すればよい。
【0100】
島状の導電膜445上に層間絶縁膜となる絶縁膜410及び絶縁膜446を積層する(図3(B)参照)。
【0101】
絶縁膜410は、緻密性の高い無機絶縁膜(代表的には酸化アルミニウム膜)を用い、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
【0102】
絶縁膜446は、絶縁膜413と同様な材料及び方法を用いて形成することができる。絶縁膜446はトランジスタ420により生じる凹凸を平坦化できる膜厚で形成する。本実施の形態では、CVD法により形成した酸化窒化シリコン膜を300nm形成する。
【0103】
次に絶縁膜446及び導電膜445に化学的機械研磨法により研磨処理を行い、絶縁膜413が露出するよう絶縁膜446、絶縁膜410、及び導電膜445の一部を除去する。
【0104】
該研磨処理によって、絶縁膜446を層間絶縁膜415に加工し、ゲート電極層401上の導電膜445を除去し、ソース電極層405a及びドレイン電極層405bを形成する。
【0105】
本実施の形態では、絶縁膜446、絶縁膜410、及び導電膜445の除去に化学的機械研磨法を用いたが、他の切削(研削、研磨)方法を用いてもよい。また、ゲート電極層401上の導電膜445を除去する工程において、化学的機械研磨法などの切削(研削、研磨)法の他、エッチング(ドライエッチング、ウェットエッチング)法や、プラズマ処理などを組み合わせてもよい。例えば、化学的機械研磨法による除去工程後、ドライエッチング法やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。切削(研削、研磨)方法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜446、絶縁膜410、及び導電膜445の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【0106】
なお、本実施の形態においては、ソース電極層405a、ドレイン電極層405bはゲート電極層401側面に設けられた側壁絶縁層412a、412bの側面に接するように設けられており、側壁絶縁層412a、412bの側面を上端部よりやや低い位置まで覆っている。ソース電極層405a、ドレイン電極層405bの形状は導電膜445を除去する研磨処理の条件によって異なり、本実施の形態に示すように、側壁絶縁層412a、412b、絶縁膜413の研磨処理された表面より膜厚方向に後退した形状となる場合がある。しかし、研磨処理の条件によっては、ソース電極層405a、ドレイン電極層405bの上端部と、側壁絶縁層412a、412bの上端部とは概略一致する場合もある。
【0107】
以上の工程で、本実施の形態のトランジスタ420が作製される(図3(C)参照)。
【0108】
このような作製方法により、ソース電極層405a又はドレイン電極層405bと酸化物半導体膜403とが接する領域(第1のコンタクト領域)と、ゲート電極層401との距離を短くすることができる。また、電極層425a、425bと酸化物半導体膜403とが接する領域(第2のコンタクト領域)とゲート電極層401との距離を短くすることもできる。そのため、ソース電極層405a又はドレイン電極層405bと酸化物半導体膜403とが接する領域(第1のコンタクト領域)、及びゲート電極層401間の抵抗が減少し、トランジスタ420のオン特性を向上させることが可能となる。
【0109】
また、ソース電極層405a及びドレイン電極層405bの形成工程におけるゲート電極層401上の導電膜445を除去する工程において、絶縁膜413の一部、又は絶縁膜413全部を除去してもよい。また、ゲート電極層401も上方の一部が除去されてもよい。ゲート電極層401を露出するトランジスタ構造は、トランジスタの上方に他の配線や半導体素子を積層する集積回路において有用である。
【0110】
トランジスタ420上に保護絶縁膜となる緻密性の高い無機絶縁膜(代表的には酸化アルミニウム膜)を設けてもよい。
【0111】
本実施の形態では、絶縁膜413、ソース電極層405a、ドレイン電極層405b、側壁絶縁層412a、412b、絶縁膜410、及び層間絶縁膜415上に接して絶縁膜407を形成する(図3(D)参照)。
【0112】
絶縁膜407は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
【0113】
絶縁膜407は、プラズマCVD法、スパッタリング法、又は蒸着法等により成膜することができる。
【0114】
酸化アルミニウム膜以外に、絶縁膜407、410としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜(例えば、窒化アルミニウム膜)も用いることができる。
【0115】
本実施の形態では、絶縁膜407、410としてスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度(膜密度3.2g/cm以上、好ましくは3.6g/cm以上)とすることによって、トランジスタ420に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、X線反射率測定法(XRR:X−Ray Reflection)によって測定することができる。
【0116】
酸化物半導体膜403上に設けられる絶縁膜407、410として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い。
【0117】
また、図1(A)に、絶縁膜410、層間絶縁膜415、及び絶縁膜407にソース電極層405a、及びドレイン電極層405bに達する開口を形成し、開口に配線層435a、435bを形成する例を示す。配線層435a、435bを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
【0118】
配線層435a、配線層435bはゲート電極層401、ソース電極層405a、又はドレイン電極層405bと同様の材料及び方法を用いて形成することができ、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。
【0119】
(実施の形態2)
本実施の形態では、実施の形態1に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1に記載のトランジスタ420を適用して構成される。
【0120】
図4は、半導体装置の構成の一例である。図4(A)に半導体装置の断面図を、図4(B)に半導体装置の平面図を、図4(C)に半導体装置の回路図をそれぞれ示す。ここで、図4(A)は、図4(B)のC1−C2、及びD1−D2における断面に相当する。
【0121】
図4(A)及び図4(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162は、実施の形態1で示したトランジスタ420と同一の構成とすることができる。
【0122】
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【0123】
トランジスタ162は、酸化物半導体を含むトランジスタであり、オフ電流が小さいため、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【0124】
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【0125】
図4(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【0126】
基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化を実現するためには、図4(A)に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極層110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120としてもよい。
【0127】
図4(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。また、酸化物半導体層144は、低抵抗領域144a、低抵抗領域144b及びチャネル形成領域144cを含む。低抵抗領域144aは、導電層143a上に接して形成され、低抵抗領域144bは、導電層143b上に接して形成され、チャネル形成領域144cは、導電層143aと導電層143bで挟まれた絶縁層154上に接して形成される。
【0128】
トランジスタ162は作製工程において、ゲート電極148、絶縁膜137、及び側壁絶縁層136a、136b上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層142a、142bを形成する。
【0129】
よって、トランジスタ162は、ソース電極層又はドレイン電極層として機能する電極層142a、142bと酸化物半導体層144が接する領域(コンタクト領域)と、ゲート電極148との距離を短くすることができるため、電極層142a、142bと酸化物半導体層144とが接する領域(コンタクト領域)、及びゲート電極148間の抵抗が減少し、トランジスタ162のオン特性を向上させることが可能となる。
【0130】
トランジスタ162上には、絶縁膜149、層間絶縁膜135、絶縁膜150が単層または積層で設けられている。本実施の形態では、絶縁膜149及び絶縁膜150として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度(膜密度3.2g/cm以上、好ましくは3.6g/cm以上)とすることによって、トランジスタ162に安定な電気特性を付与することができる。
【0131】
また、絶縁膜149、層間絶縁膜135、及び絶縁膜150を介して、導電層143aと重畳する領域には、導電層153が設けられており、導電層143aと、絶縁膜149と、層間絶縁膜135と、絶縁膜150と、導電層153とによって、容量素子164が構成される。すなわち、導電層143aは、容量素子164の一方の電極として機能し、導電層153は、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。
【0132】
トランジスタ162および容量素子164の上には絶縁膜152が設けられている。そして、絶縁膜152上にはトランジスタ162と、他のトランジスタを接続するための配線156a、156bが設けられている。配線156aは、絶縁膜149、層間絶縁膜135、絶縁膜150、及び絶縁膜152などに形成された開口に形成された電極を介して導電層143aと電気的に接続される。配線156bは、絶縁膜149、層間絶縁膜135、絶縁膜150、及び絶縁膜152などに形成された開口に形成された電極を介して導電層143bと電気的に接続される。
【0133】
図4(A)及び図4(B)において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。例えば、容量素子164の導電層153は、トランジスタ160のゲート電極層110と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0134】
次に、図4(A)及び図4(B)に対応する回路構成の一例を図4(C)に示す。
【0135】
図4(C)において、第1の配線(1st Line)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極層とは、電気的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
【0136】
図4(C)に示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【0137】
情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極層、及び容量素子164が接続されたノード(ノードFG)に与えられる。すなわち、ノードFGには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGに与えられた電荷が保持される(保持)。
【0138】
トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層の電荷は長時間にわたって保持される。
【0139】
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、ノードFGに保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、ノードFG(トランジスタ160のゲート電極と言い換えることもできる)にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、ノードFGにLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位Vとすることにより、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。
【0140】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
【0141】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。
【0142】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【0143】
また、トランジスタ162において、酸化物半導体層の低抵抗領域144aは、下地絶縁層に埋め込まれた導電層143a、及び電極層142aと接して電気的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた(例えば、高いオン電流特性を有する)トランジスタとすることができる。したがって、トランジスタ162を適用することで、半導体装置の高性能化を達成することができる。さらに、トランジスタ162は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を図ることができる。
【0144】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0145】
(実施の形態3)
本実施の形態においては、実施の形態1に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態2に示した構成と異なる構成について、図5及び図6を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1に記載のトランジスタを適用して構成される。トランジスタ162としては、実施の形態1で示すトランジスタのいずれの構造も適用することができる。
【0146】
図5(A)は、半導体装置の回路構成の一例を示し、図5(B)は半導体装置の一例を示す概念図である。まず、図5(A)に示す半導体装置について説明を行い、続けて図5(B)に示す半導体装置について、以下説明を行う。
【0147】
図5(A)に示す半導体装置において、ビット線BLとトランジスタ162のソース電極またはドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極層とは電気的に接続され、トランジスタ162のソース電極またはドレイン電極と容量素子254の第1の端子とは電気的に接続されている。
【0148】
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
【0149】
次に、図5(A)に示す半導体装置(メモリセル250)に、情報の書き込み及び保持を行う場合について説明する。
【0150】
まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。
【0151】
トランジスタ162のオフ電流は極めて小さいから、容量素子254の第1の端子の電位(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
【0152】
次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。
【0153】
例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C)は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
【0154】
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
【0155】
このように、図5(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【0156】
次に、図5(B)に示す半導体装置について、説明を行う。
【0157】
図5(B)に示す半導体装置は、上部に記憶回路として図5(A)に示したメモリセル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、下部に、メモリセルアレイ251a及びメモリセルアレイ251bを動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251a及びメモリセルアレイ251bと電気的に接続されている。
【0158】
図5(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251a及びメモリセルアレイ251bの直下に設けることができるため半導体装置の小型化を図ることができる。
【0159】
周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
【0160】
なお、図5(B)に示した半導体装置では、メモリセルアレイ251aとメモリセルアレイ251bの2つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層する構成としても良い。
【0161】
次に、図5(A)に示したメモリセル250の具体的な構成について図6を用いて説明を行う。
【0162】
図6は、メモリセル250の構成の一例である。図6(A)に、メモリセル250の平面図を、図6(B)に図6(A)の線分A−Bにおける断面図をそれぞれ示す。
【0163】
図6(A)及び図6(B)に示すトランジスタ162は、実施の形態1で示した構成と同一の構成とすることができる。
【0164】
図6(B)に示すように、電極502及び電極504上にトランジスタ162が設けられている。電極502は、図6(A)におけるビット線BLとして機能する配線であり、トランジスタ162の低抵抗領域と接して設けられている。また、電極504は、図6(A)における容量素子254の一方の電極として機能し、トランジスタ162の低抵抗領域と接して設けられている。トランジスタ162上において、電極504と重畳する領域に設けられた電極506は、容量素子254の他方の電極として機能する。
【0165】
また、図6(A)に示すように、容量素子254の他方の電極506は、容量線508と電気的に接続する。ゲート絶縁層146を介して酸化物半導体層144上に設けられたゲート電極148は、ワード線509と電気的に接続する。
【0166】
また、図6(C)に、メモリセルアレイと、周辺回路との接続部における断面図を示す。周辺回路は、例えばnチャネル型トランジスタ510及びpチャネル型トランジスタ512を含む構成とすることができる。nチャネル型トランジスタ510及びpチャネル型トランジスタ512に用いる半導体材料としては、酸化物半導体以外の半導体材料(シリコンなど)を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
【0167】
図6(A)に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0168】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子254は、図6(B)で示すように電極504、酸化物半導体層144、ゲート絶縁層146、電極506が積層されることによって形成される。
【0169】
このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【0170】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0171】
(実施の形態4)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図7乃至図10を用いて説明する。
【0172】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
【0173】
通常のSRAMは、図7(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150Fである。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
【0174】
それに対して、DRAMはメモリセルが図7(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【0175】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【0176】
図8に携帯機器のブロック図を示す。図8に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF)909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0177】
図9に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図9に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955及びメモリコントローラ951により構成されている。また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
【0178】
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
【0179】
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
【0180】
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
【0181】
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0182】
図10に電子書籍のブロック図を示す。図10はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
【0183】
ここでは、図10のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング(表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなど)をしたい場合に、ユーザーが指定した箇所の情報を一時的に記憶し、保持する機能を有する。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0184】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【0185】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【0186】
100 基板
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極層
116 チャネル形成領域
120 不純物領域
124 金属化合物領域
130 絶縁層
135 層間絶縁膜
136a 側壁絶縁層
136b 側壁絶縁層
137 絶縁膜
142a 電極層
142b 電極層
143a 導電層
143b 導電層
144 酸化物半導体層
144a 低抵抗領域
144b 低抵抗領域
144c チャネル形成領域
146 ゲート絶縁層
148ゲート電極
149 絶縁膜
150 絶縁膜
152 絶縁膜
153 導電層
154 絶縁層
156a 配線
156b 配線
160 トランジスタ
162 トランジスタ
164 容量素子
250 メモリセル
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
400 基板
401 ゲート電極層
402 ゲート絶縁層
403 酸化物半導体膜
404a 低抵抗領域
404b 低抵抗領域
405 電極層
405a 電極層
405b 電極層
407 絶縁膜
409 チャネル形成領域
410 絶縁膜
412a 側壁絶縁層
412b 側壁絶縁層
413 絶縁膜
415 層間絶縁膜
420 トランジスタ
421 ドーパント
422a 電極層
422b 電極層
423 絶縁膜
424a 電極層
424b 電極層
425a 電極層
425b 電極層
426 絶縁膜
436 下地絶縁層
445 導電膜
446 絶縁膜
502 電極
504 電極
506 電極
508 容量線
509 ワード線
510 nチャネル型トランジスタ
512 pチャネル型トランジスタ
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ

【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に絶縁層と、
前記絶縁層上に酸化物半導体層と、
前記酸化物半導体層上にゲート絶縁層と、
前記ゲート絶縁層上に前記酸化物半導体層と重なるゲート電極層と、
前記ゲート電極層の側面にサイドウォールを有し、
前記絶縁層に深い領域と浅い領域を有する溝と、
前記溝に導電型の領域とを有し、
前記サイドウォールは、前記浅い領域と重なることを特徴とする半導体装置。
【請求項2】
請求項1において、さらに導電層が、前記サイドウォール及び前記酸化物半導体層と接していることを特徴とする半導体装置。
【請求項3】
請求項1または請求項2において、さらに前記ゲート電極層上に層間絶縁層と、前記層間絶縁層上に配線を有し、前記配線は、前記導電型の領域と重なり、前記深い領域と電気的に接続することを特徴とする半導体装置。
【請求項4】
請求項1乃至3のいずれか一において、前記導電型の領域は、チャネル長方向に第1の幅を有する浅い領域と、チャネル長方向に第2の幅を有する深い領域とを有していることを特徴とする半導体装置。
【請求項5】
第1の電極層上に第1の絶縁膜を形成し、
前記第1の電極層の上面を露出させる第1の平坦化処理を行い、
前記第1の電極層の上面に接して第2の電極層を形成し、
前記第2の電極層上に第2の絶縁膜を形成し、
前記第2の電極層の上面を露出させる第2の平坦化処理を行い、
前記第2の電極層の上面に接して酸化物半導体膜を形成し、
前記酸化物半導体膜上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層及び該ゲート電極層上面を覆う絶縁膜を形成し、
前記第2の電極層と重なり、且つ、前記ゲート電極層の側面に接するサイドウォールを形成し、
前記ゲート電極層及びサイドウォールを覆い、前記酸化物半導体膜上に接する導電膜を形成し、
前記ゲート電極層と重なる前記導電膜の一部を除去する第3の平坦化処理を行う半導体装置の作製方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2013−89613(P2013−89613A)
【公開日】平成25年5月13日(2013.5.13)
【国際特許分類】
【出願番号】特願2011−225524(P2011−225524)
【出願日】平成23年10月13日(2011.10.13)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】