半導体装置およびその作製方法
【課題】ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供する。また、該トランジスタを用いた高速動作が可能な半導体装置を提供する。
【解決手段】下地絶縁膜と、下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、少なくともゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ、開口部を介して酸化物半導体膜と接する配線と、を有し、少なくとも酸化物半導体膜と配線とが接する領域の、下地絶縁膜および酸化物半導体膜の間に、絶縁膜および絶縁膜上に設けられたバッファ層を有する半導体装置である。
【解決手段】下地絶縁膜と、下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、少なくともゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ、開口部を介して酸化物半導体膜と接する配線と、を有し、少なくとも酸化物半導体膜と配線とが接する領域の、下地絶縁膜および酸化物半導体膜の間に、絶縁膜および絶縁膜上に設けられたバッファ層を有する半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体材料が知られているが、近年では酸化物系半導体材料が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタよりも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験（ＢＴ試験）後に、トランジスタのしきい値電圧の変動が生じてしまう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にするために必要なゲート電圧をいう。そして、ゲート電圧とは、ソースの電位を基準（０Ｖ）としたときのゲートの電位差をいう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体膜を用いたトランジスタは、チャネル領域を空乏化することによりオフとする。そのため、酸化物半導体膜が厚い場合、チャネル領域を空乏化するために印加するゲート電圧が大きくなる。
【０００８】
なお、酸化物半導体膜を用いたトランジスタがｎ型である場合、チャネル領域を空乏化するために、酸化物半導体膜が厚いほど大きいマイナスのゲート電圧を印加することになる。即ち、酸化物半導体膜が厚い場合、トランジスタのしきい値電圧がマイナスとなり、ノーマリーオンの電気特性となってしまう。
【０００９】
この対策として、酸化物半導体膜を薄くすることが有効である。ただし、酸化物半導体膜全体を薄くすると、薄膜化が求められるチャネル領域だけでなく、ソース領域およびドレイン領域も薄くなってしまう。そのため、ソース領域およびドレイン領域が高抵抗化してしまい、トランジスタのオン電流が低下してしまう。
【００１０】
そこで、ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
【００１１】
また、該トランジスタを用いた高速動作が可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体装置は、下地絶縁膜と、下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、少なくともゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ、開口部を介して酸化物半導体膜と接する配線と、を有し、少なくとも酸化物半導体膜と配線とが接する領域の、下地絶縁膜および酸化物半導体膜の間に、絶縁膜および絶縁膜上に設けられたバッファ層を有する半導体装置である。
【００１３】
または、前述の下地絶縁膜が溝部を有し、下地絶縁膜の溝部に、絶縁膜およびバッファ層が設けられる半導体装置である。
【００１４】
酸化物半導体膜は、下地絶縁膜の組成、または／および酸化物半導体膜の形成後に行う加熱処理によって導電性が大きく変化する。これは、酸化物半導体膜の導電性が、主として酸化物半導体膜のキャリア密度によって決定することに起因する。
【００１５】
例えば、酸化シリコンまたは酸化窒化シリコンを含む下地絶縁膜上に、スパッタリング法により酸化物半導体膜を成膜する場合について説明する。このとき、スパッタリング粒子のエネルギーにもよるが、下地絶縁膜と酸化物半導体膜との界面に厚さが数ｎｍの混合層が形成される。該混合層は、シリコンを含むため、シリコンを含まない酸化物半導体膜と比べ、キャリア密度が低くなる。これは、シリコンと酸素の結合エネルギーが大きく、シリコンを含む酸化物半導体膜は、キャリア発生源となる酸素欠損が生じにくいためである。なお、混合層の厚さは、酸化物半導体膜の厚さによらないため、酸化物半導体膜が薄いほど、酸化物半導体膜に占める混合層の性質が大きくなる。即ち、シリコンを含む下地絶縁膜上に酸化物半導体膜を成膜する場合、酸化物半導体膜は薄いほど導電性が低くなる。
【００１６】
また、下地絶縁膜が加熱処理により酸素を放出する絶縁膜である場合について説明する。このとき、下地絶縁膜と酸化物半導体膜とが接した状態で加熱処理を行うことで、下地絶縁膜から酸化物半導体膜へ酸素が供給される。前述したように、酸化物半導体膜の酸素欠損はキャリア発生源となるため、酸化物半導体膜への酸素の供給により、酸化物半導体膜のキャリア密度が低くなる。即ち、加熱処理により酸素を放出する下地絶縁膜上に酸化物半導体膜を設ける場合、酸化物半導体膜の導電性は低くなる。
【００１７】
従って、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上に設けられた酸化物半導体膜は、極めてキャリア密度が低くなる。当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ゲート電圧をそれほど印加しなくてもチャネル領域を空乏化できるため、ノーマリーオフの電気特性が得やすくなる。
【００１８】
ただし、上述したトランジスタにおいても、チャネル長が短い場合、ノーマリーオンの電気特性となってしまうことがある。
【００１９】
そこで、酸化物半導体膜を薄く、具体的には、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは１ｎｍ以上１０ｎｍ以下とすることで、チャネル長の短いトランジスタにおいても、チャネル領域を空乏化しやすく、ノーマリーオフの電気特性が得やすくなる。
【００２０】
なお、本明細書において「ノーマリーオフの電気特性」とは、トランジスタのしきい値電圧が０Ｖ以上である電気特性をいう。また、「ノーマリーオンの電気特性」とは、トランジスタのしきい値電圧が０Ｖ未満である電気特性をいう。
【００２１】
一方、当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ソース領域およびドレイン領域が高抵抗化しやすく、オン電流を高めることが困難となる。
【００２２】
例えば、ソース領域およびドレイン領域の下部にのみバッファ層を設け、該領域の酸化物半導体膜を厚膜化することで、ソース領域およびドレイン領域の高抵抗化を抑制することができる。ただし、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上にバッファ層を設けると、バッファ層自体が高抵抗化してしまい、十分な効果が得られない。
【００２３】
そこで、バッファ層の下地として、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜を有する構造のトランジスタを提案する。
【００２４】
即ち、本発明の一態様に係るトランジスタは、チャネル領域の下部には、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜を有するとともに、ソース領域およびドレイン領域の下部には、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜、および該絶縁膜上に設けられたバッファ層を有する。
【００２５】
該トランジスタは、チャネル領域が薄く、またキャリア密度が低い。加えて、ソース領域およびドレイン領域の高抵抗化を抑制できる。そのため、ノーマリーオフの電気特性を有し、オン電流の高いトランジスタとなる。
【００２６】
また、該トランジスタを用いた半導体装置は、該トランジスタのオン電流が十分高いため、高速動作が可能となる。
【発明の効果】
【００２７】
ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することができる。
【００２８】
また、該トランジスタを用いた高速動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図８】試料のＴＤＳスペクトルを示す図。
【図９】試料のホール効果測定結果を示す図。
【図１０】本発明の一態様に係るトランジスタを用いた液晶表示装置の一例を示す回路図。
【図１１】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１２】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１３】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１４】本発明の一態様に係る半導体装置を有する電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について図１乃至図３を用いて説明する。
【００３３】
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）においては、層間絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。
【００３４】
図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた対を成す絶縁膜１０３ａおよび絶縁膜１０３ｂと、絶縁膜１０３ａおよび絶縁膜１０３ｂ上に設けられ、絶縁膜１０３ａおよび絶縁膜１０３ｂと同様の上面形状を有するバッファ層１０７ａおよびバッファ層１０７ｂと、下地絶縁膜１０２、バッファ層１０７ａおよびバッファ層１０７ｂ上に設けられた第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６の第３の領域１０６ｃと重畳するゲート電極１０４と、少なくともゲート電極１０４を覆って設けられた層間絶縁膜１１８と、層間絶縁膜１１８上に設けられ、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂとそれぞれ接する配線１１６ａおよび配線１１６ｂと、を有する。
【００３５】
なお、本明細書において「同様の上面形状」とは、積層した膜と膜との端部が重なり合うことである。ただし、端部が完全には一致せず、上層の膜が下層の膜の内側に形成されることもある。
【００３６】
なお、図１（Ｂ）に示すトランジスタは、バッファ層１０７ａと酸化物半導体膜１０６の第１の領域１０６ａとが接し、バッファ層１０７ｂと酸化物半導体膜１０６の第２の領域１０６ｂとが接する。
【００３７】
図１（Ｂ）に示すトランジスタは、絶縁膜１０３ａおよび絶縁膜１０３ｂと、バッファ層１０７ａおよびバッファ層１０７ｂと、が同様の上面形状を有するが、本実施の形態で示すトランジスタはこの構造に限定されない。例えば、絶縁膜１０３ａおよび絶縁膜１０３ｂの上面形状が、バッファ層１０７ａおよびバッファ層１０７ｂの上面形状よりも大きくてもよいし、小さくてもよい。
【００３８】
なお、ゲート電極１０４はバッファ層１０７ａおよびバッファ層１０７ｂの間に設けられる。
【００３９】
なお、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜１０６の第３の領域１０６ｃはトランジスタのチャネル領域として機能する。
【００４０】
また、配線１１６ａおよび配線１１６ｂと同一層かつ同一材料で設けられた配線と、ゲート電極１０４と、を接続してもよい。
【００４１】
下地絶縁膜１０２はシリコンを含む絶縁膜を用いる。具体的には、酸化シリコン膜または酸化窒化シリコン膜を用い、単層または積層で用いればよい。
【００４２】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００４３】
下地絶縁膜１０２は、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００４４】
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４５】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４６】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００４７】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４８】
【数１】
【００４９】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００５０】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５１】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５２】
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０６に結晶領域が形成されやすくなる。また、下地絶縁膜１０２と酸化物半導体膜１０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式２にて定義される。
【００５３】
【数２】
【００５４】
なお、数式２において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００５５】
絶縁膜１０３ａおよび絶縁膜１０３ｂは、シリコンを含まない絶縁膜を用いる。「シリコンを含まない」とは、誘導結合プラズマ質量分析（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によりシリコン濃度が０．１原子％未満であることをいう。具体的には、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含む絶縁膜を用いればよい。
【００５６】
絶縁膜１０３ａおよび絶縁膜１０３ｂは、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度における加熱処理により酸素を放出しない絶縁膜を用いると好ましい。
【００５７】
また、絶縁膜１０３ａおよび絶縁膜１０３ｂは、下地絶縁膜１０２から放出される酸素を透過しない絶縁膜である。そのため、絶縁膜１０３ａおよび絶縁膜１０３ｂは、ある程度の厚さを有すると好ましい。具体的には、絶縁膜１０３ａおよび絶縁膜１０３ｂは、５ｎｍ以上、好ましくは１０ｎｍ以上の厚さを有すればよい。
【００５８】
酸化物半導体膜１０６の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【００５９】
Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。
【００６０】
酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、酸化物半導体膜を低抵抗化する不純物を含む。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域である。
【００６１】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００６２】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００６３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００６５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００６８】
バッファ層１０７ａおよびバッファ層１０７ｂは、１０ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで設ければよい。バッファ層１０７ａおよびバッファ層１０７ｂは、ソース領域およびドレイン領域の一部を担うため、抵抗を下げるためにある程度の厚さを有すると好ましい。また、厚すぎると酸化物半導体膜１０６の段差被覆性が低下することが懸念される。ただし、上記範囲は一例であり、これに限定されるものではない。
【００６９】
バッファ層１０７ａおよびバッファ層１０７ｂとして、酸化物半導体膜１０６と電子の授受が可能な材料を用いる。具体的には、酸化物半導体膜１０６に適用可能な材料を用いると好ましい。
【００７０】
または、バッファ層１０７ａおよびバッファ層１０７ｂとして、公知の透明導電膜材料を用いてもよい。
【００７１】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００７２】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００７３】
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００７４】
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
【００７５】
層間絶縁膜１１８は、ゲート絶縁膜１１２と同様の方法および同様の材料により形成する。
【００７６】
層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。層間絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。
【００７７】
配線１１６ａおよび配線１１６ｂは、ゲート電極１０４と同様の方法および同様の材料によって形成すればよい。なお、配線１１６ａおよび配線１１６ｂは、同一層かつ同一材料を用いて形成すればよい。
【００７８】
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図１（Ｂ）に示すトランジスタではゲート絶縁膜１１２が酸化物半導体膜１０６を覆って設けられるのに対し、図１（Ｃ）に示すトランジスタではゲート絶縁膜１１３はゲート電極１０４と同様の上面形状となる。
【００７９】
以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域は酸素欠損が少なく、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。
【００８０】
以下に図１（Ｂ）に示すトランジスタの作製方法を示す。
【００８１】
まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
【００８２】
下地絶縁膜１０２は、好ましくはスパッタリング法を用いる。この際、酸化性ガス（酸素、オゾンまたは亜酸化窒素）を５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上２００℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする。以上のような方法で下地絶縁膜１０２を成膜すると、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、下地絶縁膜１０２に酸素原子のダングリングボンドが形成されやすい。即ち、加熱処理により酸素を放出する絶縁膜を成膜することができる。
【００８３】
次に、下地絶縁膜１０２上に絶縁膜１０３を成膜する。絶縁膜１０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８４】
次に、絶縁膜１０３上にバッファ層１０７を成膜する（図２（Ａ）参照。）。バッファ層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８５】
次に、バッファ層１０７および絶縁膜１０３を加工し、対を成すバッファ層１０７ａおよびバッファ層１０７ｂ、ならびに対を成す絶縁膜１０３ａおよび絶縁膜１０３ｂを形成する（図２（Ｂ）参照。）。このとき、バッファ層１０７ａおよびバッファ層１０７ｂを形成した後、バッファ層１０７ａおよびバッファ層１０７ｂをマスクとし、絶縁膜１０３を加工しても構わないし、バッファ層１０７を加工する際に用いたレジストマスクを用いて絶縁膜１０３を加工しても構わない。
【００８６】
なお、本明細書において、単に「加工する」と記載する場合、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。
【００８７】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。該酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８８】
酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以下）において、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度で行う。
【００８９】
第１の加熱処理によって、下地絶縁膜１０２と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜１０３ａおよび絶縁膜１０３ｂ上のバッファ層１０７ａおよびバッファ層１０７ｂの高抵抗化は抑制できる。
【００９０】
次に、前述の酸化物半導体膜を加工して島状の酸化物半導体膜１３６を形成する（図２（Ｃ）参照。）。
【００９１】
酸化物半導体膜は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度の低いガスを用いる。また、成膜時の基板温度は室温以上４５０℃以下、好ましくは１００℃以上４００℃以下、さらに好ましくは１５０℃以上３５０℃以下とする。以上のような方法で酸化物半導体膜を成膜すると、水素などの不純物濃度が低く、かつ酸素欠損が生じにくい。
【００９２】
次に、酸化物半導体膜１３６上にゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、酸化物半導体膜の成膜後に代えて、ゲート絶縁膜１１２の成膜後に第１の加熱処理を行ってもよい。
【００９３】
ゲート絶縁膜１１２は、下地絶縁膜１０２または絶縁膜１０３と同様の方法および同様の材料で成膜してもよい。
【００９４】
次に、ゲート絶縁膜１１２を介して酸化物半導体膜１３６上にゲート電極１０４となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００９５】
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図３（Ａ）参照。）。
【００９６】
次に、ゲート電極１０４をマスクとし、酸化物半導体膜１３６に不純物を添加することで、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃとなる領域を形成する。ここで、不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域１０６ｃは、前述の不純物の添加されない領域である。
【００９７】
第２の加熱処理によって、酸化物半導体膜１３６の一部の領域を低抵抗化させ、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６とすることができる（図３（Ｂ）参照。）。
【００９８】
このような不純物添加および第２の加熱処理によって、酸化物半導体膜１３６の一部の領域を低抵抗化させるとともに、バッファ層１０７ａおよびバッファ層１０７ｂを低抵抗化させてもよい。
【００９９】
次に、ゲート絶縁膜１１２およびゲート電極１０４上に層間絶縁膜１１８を成膜する。層間絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１００】
層間絶縁膜１１８は、下地絶縁膜１０２または絶縁膜１０３と同様の方法および同様の材料で成膜してもよい。
【０１０１】
次に、層間絶縁膜１１８およびゲート絶縁膜１１２を加工して、バッファ層１０７ａおよびバッファ層１０７ｂと重畳する領域において、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂを露出する開口部を形成する。該開口部は、酸化物半導体膜１０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜１０６を貫通し、バッファ層１０７ａおよびバッファ層１０７ｂ、または絶縁膜１０３ａおよび絶縁膜１０３ｂを露出してしまっても構わない。このように、バッファ層１０７ａおよびバッファ層１０７ｂ、ならびに絶縁膜１０３ａおよび絶縁膜１０３ｂを有することで、層間絶縁膜１１８およびゲート絶縁膜１１２を加工する際のエッチング条件の自由度が高まる。そのため、トランジスタの歩留まりを高めることができる。
【０１０２】
次に、層間絶縁膜１１８、ならびに露出された酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂ上に、配線１１６ａおよび配線１１６ｂとなる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１０３】
次に、配線１１６ａおよび配線１１６ｂとなる導電膜を加工し、配線１１６ａおよび配線１１６ｂを形成する（図３（Ｃ）参照。）。
【０１０４】
以上の工程により、図１（Ｂ）に示すトランジスタを作製することができる。
【０１０５】
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図１（Ｂ）のトランジスタの作製方法の説明を参酌すればよい。
【０１０６】
本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、かつソース領域およびドレイン領域が高抵抗化しにくい。該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。
【０１０７】
また、該トランジスタを用いた半導体装置は高速動作が可能となる。
【０１０８】
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図４乃至図７を用いて説明する。
【０１１０】
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）においては、層間絶縁膜２１８、ゲート絶縁膜２１２などを省略して示す。
【０１１１】
図４（Ｂ）に示すトランジスタは、基板２００と、基板２００上に設けられた一対の溝部を有する下地絶縁膜２０２と、下地絶縁膜２０２の一対の溝部の側面および底面を覆って設けられた対を成す絶縁膜２０３ａおよび絶縁膜２０３ｂと、下地絶縁膜２０２の一対の溝部を埋めるように、絶縁膜２０３ａおよび絶縁膜２０３ｂ上に設けられたバッファ層２０７ａおよびバッファ層２０７ｂと、下地絶縁膜２０２、バッファ層２０７ａおよびバッファ層２０７ｂ上に設けられた第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃを有する酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６の第３の領域２０６ｃと重畳するゲート電極２０４と、少なくともゲート電極２０４を覆って設けられた層間絶縁膜２１８と、層間絶縁膜２１８上に設けられ、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂとそれぞれ接する配線２１６ａおよび配線２１６ｂと、を有する。
【０１１２】
なお、ゲート電極２０４はバッファ層２０７ａおよびバッファ層２０７ｂの間に設けられる。
【０１１３】
なお、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜２０６の第３の領域２０６ｃはトランジスタのチャネル領域として機能する。
【０１１４】
また、配線２１６ａおよび配線２１６ｂと同一層かつ同一材料で設けられた配線と、ゲート電極２０４と、を接続してもよい。
【０１１５】
下地絶縁膜２０２は、下地絶縁膜１０２と同様の材料および同様の方法で形成すればよい。
【０１１６】
絶縁膜２０３ａおよび絶縁膜２０３ｂは、絶縁膜１０３ａおよび絶縁膜１０３ｂと同様の材料および同様の方法で形成すればよい。
【０１１７】
バッファ層２０７ａおよびバッファ層２０７ｂは、バッファ層１０７ａおよびバッファ層１０７ｂと同様の材料および同様の方法で形成すればよい。
【０１１８】
酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の材料および同様の方法で形成すればよい。
【０１１９】
また、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂは、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂと同様の材料および同様の方法で形成すればよい。
【０１２０】
基板２００は、基板１００と同様の材料を用いればよい。
【０１２１】
ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の材料および同様の方法で形成すればよい。
【０１２２】
ゲート電極２０４は、ゲート電極１０４と同様の材料および同様の方法で形成すればよい。
【０１２３】
層間絶縁膜２１８は、層間絶縁膜１１８と同様の材料および同様の方法で形成すればよい。
【０１２４】
配線２１６ａおよび配線２１６ｂは、配線１１６ａおよび配線１１６ｂと同様の材料および同様の方法で形成すればよい。
【０１２５】
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図４（Ｂ）に示すトランジスタではゲート絶縁膜２１２が酸化物半導体膜２０６を覆って設けられるのに対し、図４（Ｃ）に示すトランジスタではゲート絶縁膜２１３はゲート電極２０４と同様の上面形状となる。
【０１２６】
以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域はキャリア密度が低く、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。
【０１２７】
以下に図４（Ｂ）に示すトランジスタの作製方法を示す。
【０１２８】
まず、基板２００を準備し、基板２００上に下地絶縁膜２３２を成膜する（図５（Ａ）参照。）。下地絶縁膜２３２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１２９】
次に、下地絶縁膜２３２を加工し、一対の溝部を有する下地絶縁膜２０２を形成する（図５（Ｂ）参照。）。
【０１３０】
次に、下地絶縁膜２０２上に絶縁膜２３３を成膜する。絶縁膜２３３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１３１】
なお、絶縁膜２３３は、下地絶縁膜２０２の一対の溝部の深さよりも薄く成膜する。これは、絶縁膜２３３が下地絶縁膜２０２の一対の溝部の深さよりも厚い場合、後に形成するバッファ層２０７ａおよびバッファ層２０７ｂを、下地絶縁膜２０２の一対の溝部に埋めて形成することが困難となるためである。
【０１３２】
このとき、下地絶縁膜２０２の一対の溝部の端部がテーパー角を有すると、下地絶縁膜２０２上に絶縁膜２３３を良好に被覆することができ、段差部などに隙間ができにくくなる。
【０１３３】
なお、「テーパー角を有する」とは、テーパー角の角度θが２０°以上９０°未満（好ましくは、４０°以上８５°以下）をいう。
【０１３４】
次に、絶縁膜２３３上にバッファ層２３７を成膜する（図５（Ｃ）参照。）。バッファ層２３７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１３５】
次に、バッファ層２３７および絶縁膜２３３の一部をエッチングし、下地絶縁膜２０２の一部を露出することで、下地絶縁膜２０２の一対の溝部に、対を成す絶縁膜２０３ａおよび絶縁膜２０３ｂ、ならびに対を成すバッファ層２０７ａおよびバッファ層２０７ｂを形成する（図６（Ａ）参照。）。なお、バッファ層２３７および絶縁膜２３３の一部をエッチングすることで、下地絶縁膜２０２と、バッファ層２０７ａおよびバッファ層２０７ｂと、は表面の高さが同程度となる。ただし、これに限定されず、下地絶縁膜２０２と、バッファ層２０７ａおよびバッファ層２０７ｂと、は表面の高さが異なっていてもよい。
【０１３６】
バッファ層２３７および絶縁膜２３３の一部をエッチングする処理は、具体的には化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、ドライエッチング処理などによって行えばよい。
【０１３７】
なお、ドライエッチング処理によりバッファ層２３７および絶縁膜２３３の一部をエッチングするためには、バッファ層２３７上に平坦化膜を形成し、その後、該平坦化膜とバッファ層２３７と絶縁膜２３３とが同程度のエッチングレートとなる条件でエッチング処理を行えばよい。
【０１３８】
または、ドライエッチング処理とＣＭＰ処理とを組み合わせて行ってもよい。例えば、バッファ層２３７をドライエッチング処理した後、絶縁膜２３３をＣＭＰ処理してもよい。または、バッファ層２３７をＣＭＰ処理した後、絶縁膜２３３をドライエッチング処理してもよい。
【０１３９】
なお、下地絶縁膜２０２の一対の溝部の端部がテーパー角を有するため、該溝部に設けられた絶縁膜２０３ａ、絶縁膜２０３ｂ、バッファ層２０７ａおよびバッファ層２０７ｂは端部が逆テーパー角を有する。「逆テーパー角を有する」とは、テーパー角の角度θが９０°超過１１０°未満（好ましくは、９５°超過１３０°未満）をいう。
【０１４０】
次に、酸化物半導体膜を成膜する。該酸化物半導体膜は、実施の形態１で示した酸化物半導体膜と同様の材料および同様の方法を用いて成膜すればよい。
【０１４１】
酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい。
【０１４２】
第１の加熱処理によって、下地絶縁膜２０２と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜２０３ａおよび絶縁膜２０３ｂ上のバッファ層２０７ａおよびバッファ層２０７ｂの高抵抗化は抑制できる。
【０１４３】
次に、前述の酸化物半導体膜を加工し、酸化物半導体膜２３６を形成する（図６（Ｂ）参照。）。酸化物半導体膜２３６は、酸化物半導体膜１３６と同様の材料および同様の方法を用いて成膜すればよい。
【０１４４】
次に、酸化物半導体膜２３６上にゲート絶縁膜２１２を成膜する。酸化物半導体膜の成膜後に代えて、ゲート絶縁膜２１２の成膜後に第１の加熱処理を行ってもよい。
【０１４５】
次に、ゲート絶縁膜２１２上にゲート電極２０４を形成する（図６（Ｃ）参照。）。
【０１４６】
次に、ゲート電極２０４をマスクとし、酸化物半導体膜２３６に不純物を添加することで、第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃとなる領域を形成する。ここで、不純物添加は、実施の形態１で示した材料および方法で行えばよい。なお、イオン注入法にて不純物を添加した後に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域２０６ｃとなる領域は、前述の不純物の添加されない領域である。
【０１４７】
第２の加熱処理によって、酸化物半導体膜２３６の一部を低抵抗化させ、第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃを有する酸化物半導体膜２０６とすることができる（図７（Ａ）参照。）。
【０１４８】
次に、ゲート絶縁膜２１２およびゲート電極２０４上に層間絶縁膜２１８を成膜する。
【０１４９】
次に、層間絶縁膜２１８およびゲート絶縁膜２１２を加工して、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂを露出する開口部を形成する。該開口部は、酸化物半導体膜２０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜２０６を貫通し、絶縁膜２０３ａおよび／または絶縁膜２０３ｂを露出してしまっても構わない。
【０１５０】
次に、層間絶縁膜２１８、ならびに露出された酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂ上に、配線２１６ａおよび配線２１６ｂを形成する（図７（Ｂ）参照。）。
【０１５１】
以上の工程により、図４（Ｂ）に示すトランジスタを作製することができる。
【０１５２】
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図４（Ｂ）のトランジスタの作製方法の説明を参酌すればよい。
【０１５３】
本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、ソース領域およびドレイン領域が高抵抗化しにくい。そのため、該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。
【０１５４】
また、該トランジスタを用いた半導体装置は高速動作が可能となる。
【０１５５】
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
【０１５６】
（実施の形態３）
本実施の形態では実施の形態１または実施の形態２に示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１５７】
図１０にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０１５８】
トランジスタ２２３０は、実施の形態１または実施の形態２で示すトランジスタを用いる。実施の形態１または実施の形態２で示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０１５９】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１６０】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１または実施の形態２で示すトランジスタを含んでもよい。
【０１６１】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１または実施の形態２で示すトランジスタを含んでもよい。
【０１６２】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１６３】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１６４】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
【０１６５】
なお、トランジスタ２２３０はオフ電流が小さい。そのため、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１６６】
また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。
【０１６７】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０１６８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６９】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２で示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１７０】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１７１】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１７２】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示すトランジスタを適用することができる。
【０１７３】
まずは、実施の形態１または実施の形態２で示すトランジスタを適用したＤＲＡＭについて図１１を用いて説明する。
【０１７４】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１１（Ａ）参照。）。
【０１７５】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１１（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１７６】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０１７７】
また、トランジスタＴｒに実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０１７８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０１７９】
次に、実施の形態１または実施の形態２で示すトランジスタを適用した不揮発性メモリについて図１２を用いて説明する。
【０１８０】
図１２（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０１８１】
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１２（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０１８２】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０１８３】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１８４】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１８５】
また、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０１８６】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示すトランジスタを適用しても構わない。
【０１８７】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。
【０１８８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１８９】
（実施の形態５）
実施の形態１または実施の形態２で示すトランジスタまたは実施の形態５に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１９０】
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１９１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１９２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１９３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１９４】
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４に示す半導体記憶装置を用いることができる。
【０１９５】
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１９６】
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１３（Ｃ）の回路の説明を行う。
【０１９７】
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１または実施の形態２に示すトランジスタ用いた構成の一例を示す。
【０１９８】
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態４に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１９９】
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２００】
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２０１】
また、図１３（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２０２】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２０３】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｅｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２０４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２０５】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５の少なくともいずれかを適用した電子機器の例について説明する。
【０２０６】
図１４（Ａ）は携帯型情報端末である。図１４（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０２０７】
図１４（Ｂ）は、ディスプレイである。図１４（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一形態を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０２０８】
図１４（Ｃ）は、デジタルスチルカメラである。図１４（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。
【０２０９】
図１４（Ｄ）は２つ折り可能な携帯情報端末である。図１４（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部９６３１ｂに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０２１０】
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０２１１】
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０２１２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０２１３】
本実施例では、ＴＤＳを用い、絶縁膜を有する試料の脱ガス評価を行った。
【０２１４】
脱ガス評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
【０２１５】
以下に試料の作製方法を示す。
【０２１６】
まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。
【０２１７】
次に、熱酸化膜上に絶縁膜として、酸化シリコン膜を成膜した。または、熱酸化膜上に酸化シリコン膜を成膜し、酸化シリコン膜上に酸化アルミニウム膜を成膜した。
【０２１８】
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
【０２１９】
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１０ｎｍの厚さで成膜した。
【０２２０】
次に、各試料の脱ガスを評価した。
【０２２１】
Ｍ／ｚが３２のＴＤＳスペクトルを図８に示す。ここで、図８（Ａ）は、絶縁膜として酸化シリコン膜を用いた試料のＴＤＳスペクトルを示す。また、図８（Ｂ）は、絶縁膜として酸化シリコン膜および酸化アルミニウム膜を用いた試料のＴＤＳスペクトルを示す。
【０２２２】
図８（Ａ）に示す、絶縁膜に酸化シリコン膜を用いた試料のＴＤＳスペクトルより、基板温度が２００℃〜４００℃の範囲でＭ／ｚが３２の脱ガスが確認された。また、脱ガス量は酸素原子に換算して５．０×１０２０ａｔｏｍｓ／ｃｍ３であった。
【０２２３】
一方、図８（Ｂ）に示す、絶縁膜に酸化シリコン膜および酸化アルミニウム膜を用いた試料のＴＤＳスペクトルより、基板温度が１００℃以上５００℃以下でＭ／ｚが３２の脱ガスが確認されなかった。
【０２２４】
本実施例より、酸化シリコン膜は２００℃〜４００℃の加熱処理により酸素を放出することがわかる。また、酸化シリコン膜上に酸化アルミニウム膜を設けることで、加熱処理を行っても酸素を放出しなくなることがわかる。
【実施例２】
【０２２５】
本実施例では、下地絶縁膜上に設けられた酸化物半導体膜の比抵抗率およびキャリア密度を、ホール効果測定により評価した。
【０２２６】
ホール効果測定は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いた。
【０２２７】
以下に試料の作製方法を示す。
【０２２８】
まず、ガラス基板を準備し、ガラス基板上に下地絶縁膜を成膜した。下地絶縁膜の材料は、酸化アルミニウム膜または酸化シリコン膜とした。
【０２２９】
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。
【０２３０】
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
【０２３１】
次に、下地絶縁膜上に酸化物半導体膜を成膜した。
【０２３２】
酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、成膜電力を５００Ｗ（ＤＣ）として３０ｎｍの厚さで成膜した。
【０２３３】
次に、各基板を１０ｍｍ×１０ｍｍのサイズに分割した。
【０２３４】
次に、分割した基板に対し、窒素ガス雰囲気において、２５０℃、２７５℃、３００℃、３２５℃、３５０℃、３７５℃または４５０℃の温度で１時間、加熱処理を行った。
【０２３５】
次に、ホール効果測定により、各試料の比抵抗率およびキャリア密度を評価した。
【０２３６】
結果を図９に示す。ここで、下地絶縁膜として酸化アルミニウム膜を用いた試料のホール効果測定結果を黒丸のシンボルで示す。また、下地絶縁膜として酸化シリコン膜を用いた試料のホール効果測定結果を白抜き三角のシンボルで示す。なお、図９（Ａ）は加熱処理の温度と比抵抗値との関係を示し、図９（Ｂ）は加熱処理の温度とキャリア密度との関係を示す。
【０２３７】
図９（Ａ）より、加熱処理の温度が２５０℃以上３００℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間に比抵抗値の差はほとんど見られず、低い値を示した。一方、加熱処理の温度が３２５℃以上３７５℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも低抵抗であった。
【０２３８】
また、図９（Ｂ）より、加熱処理の温度が２５０℃以上３００℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間にキャリア密度の差はほとんど見られず、高い値を示した。一方、加熱処理の温度が３２５℃以上３７５℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも高いキャリア密度を示した。
【０２３９】
従って、下地絶縁膜を作り分けることによって、酸化物半導体膜のキャリア密度の低い領域と、比抵抗値の低い領域を同時に形成できることがわかる。
【０２４０】
即ち、本実施例を酸化物半導体膜を用いたトランジスタに適用する場合、チャネル領域の下には酸化シリコン膜を設け、ソース領域およびドレイン領域の下には酸化アルミニウム膜を設け、３２５℃以上３７５℃以下の温度で加熱処理を行えば、チャネル領域のキャリア密度は低く、かつソース領域およびドレイン領域の高抵抗化が抑制できることがわかる。
【符号の説明】
【０２４１】
１００ 基板
１０２ 下地絶縁膜
１０３ 絶縁膜
１０３ａ 絶縁膜
１０３ｂ 絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１０６ａ 第１の領域
１０６ｂ 第２の領域
１０６ｃ 第３の領域
１０７ バッファ層
１０７ａ バッファ層
１０７ｂ バッファ層
１１２ ゲート絶縁膜
１１３ ゲート絶縁膜
１１６ａ 配線
１１６ｂ 配線
１１８ 層間絶縁膜
１３６ 酸化物半導体膜
２００ 基板
２０２ 下地絶縁膜
２０３ａ 絶縁膜
２０３ｂ 絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２０６ａ 第１の領域
２０６ｂ 第２の領域
２０６ｃ 第３の領域
２０７ａ バッファ層
２０７ｂ バッファ層
２１２ ゲート絶縁膜
２１３ ゲート絶縁膜
２１６ａ 配線
２１６ｂ 配線
２１８ 層間絶縁膜
２３２ 下地絶縁膜
２３３ 絶縁膜
２３６ 酸化物半導体膜
２３７ バッファ層
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
【技術分野】
【０００１】
半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体材料が知られているが、近年では酸化物系半導体材料が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタよりも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス−熱ストレス試験（ＢＴ試験）後に、トランジスタのしきい値電圧の変動が生じてしまう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にするために必要なゲート電圧をいう。そして、ゲート電圧とは、ソースの電位を基準（０Ｖ）としたときのゲートの電位差をいう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体膜を用いたトランジスタは、チャネル領域を空乏化することによりオフとする。そのため、酸化物半導体膜が厚い場合、チャネル領域を空乏化するために印加するゲート電圧が大きくなる。
【０００８】
なお、酸化物半導体膜を用いたトランジスタがｎ型である場合、チャネル領域を空乏化するために、酸化物半導体膜が厚いほど大きいマイナスのゲート電圧を印加することになる。即ち、酸化物半導体膜が厚い場合、トランジスタのしきい値電圧がマイナスとなり、ノーマリーオンの電気特性となってしまう。
【０００９】
この対策として、酸化物半導体膜を薄くすることが有効である。ただし、酸化物半導体膜全体を薄くすると、薄膜化が求められるチャネル領域だけでなく、ソース領域およびドレイン領域も薄くなってしまう。そのため、ソース領域およびドレイン領域が高抵抗化してしまい、トランジスタのオン電流が低下してしまう。
【００１０】
そこで、ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
【００１１】
また、該トランジスタを用いた高速動作が可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体装置は、下地絶縁膜と、下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、少なくともゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、層間絶縁膜上に設けられ、開口部を介して酸化物半導体膜と接する配線と、を有し、少なくとも酸化物半導体膜と配線とが接する領域の、下地絶縁膜および酸化物半導体膜の間に、絶縁膜および絶縁膜上に設けられたバッファ層を有する半導体装置である。
【００１３】
または、前述の下地絶縁膜が溝部を有し、下地絶縁膜の溝部に、絶縁膜およびバッファ層が設けられる半導体装置である。
【００１４】
酸化物半導体膜は、下地絶縁膜の組成、または／および酸化物半導体膜の形成後に行う加熱処理によって導電性が大きく変化する。これは、酸化物半導体膜の導電性が、主として酸化物半導体膜のキャリア密度によって決定することに起因する。
【００１５】
例えば、酸化シリコンまたは酸化窒化シリコンを含む下地絶縁膜上に、スパッタリング法により酸化物半導体膜を成膜する場合について説明する。このとき、スパッタリング粒子のエネルギーにもよるが、下地絶縁膜と酸化物半導体膜との界面に厚さが数ｎｍの混合層が形成される。該混合層は、シリコンを含むため、シリコンを含まない酸化物半導体膜と比べ、キャリア密度が低くなる。これは、シリコンと酸素の結合エネルギーが大きく、シリコンを含む酸化物半導体膜は、キャリア発生源となる酸素欠損が生じにくいためである。なお、混合層の厚さは、酸化物半導体膜の厚さによらないため、酸化物半導体膜が薄いほど、酸化物半導体膜に占める混合層の性質が大きくなる。即ち、シリコンを含む下地絶縁膜上に酸化物半導体膜を成膜する場合、酸化物半導体膜は薄いほど導電性が低くなる。
【００１６】
また、下地絶縁膜が加熱処理により酸素を放出する絶縁膜である場合について説明する。このとき、下地絶縁膜と酸化物半導体膜とが接した状態で加熱処理を行うことで、下地絶縁膜から酸化物半導体膜へ酸素が供給される。前述したように、酸化物半導体膜の酸素欠損はキャリア発生源となるため、酸化物半導体膜への酸素の供給により、酸化物半導体膜のキャリア密度が低くなる。即ち、加熱処理により酸素を放出する下地絶縁膜上に酸化物半導体膜を設ける場合、酸化物半導体膜の導電性は低くなる。
【００１７】
従って、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上に設けられた酸化物半導体膜は、極めてキャリア密度が低くなる。当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ゲート電圧をそれほど印加しなくてもチャネル領域を空乏化できるため、ノーマリーオフの電気特性が得やすくなる。
【００１８】
ただし、上述したトランジスタにおいても、チャネル長が短い場合、ノーマリーオンの電気特性となってしまうことがある。
【００１９】
そこで、酸化物半導体膜を薄く、具体的には、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは１ｎｍ以上１０ｎｍ以下とすることで、チャネル長の短いトランジスタにおいても、チャネル領域を空乏化しやすく、ノーマリーオフの電気特性が得やすくなる。
【００２０】
なお、本明細書において「ノーマリーオフの電気特性」とは、トランジスタのしきい値電圧が０Ｖ以上である電気特性をいう。また、「ノーマリーオンの電気特性」とは、トランジスタのしきい値電圧が０Ｖ未満である電気特性をいう。
【００２１】
一方、当該下地絶縁膜および酸化物半導体膜を用いたトランジスタは、ソース領域およびドレイン領域が高抵抗化しやすく、オン電流を高めることが困難となる。
【００２２】
例えば、ソース領域およびドレイン領域の下部にのみバッファ層を設け、該領域の酸化物半導体膜を厚膜化することで、ソース領域およびドレイン領域の高抵抗化を抑制することができる。ただし、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜上にバッファ層を設けると、バッファ層自体が高抵抗化してしまい、十分な効果が得られない。
【００２３】
そこで、バッファ層の下地として、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜を有する構造のトランジスタを提案する。
【００２４】
即ち、本発明の一態様に係るトランジスタは、チャネル領域の下部には、酸化シリコンまたは酸化窒化シリコンを含み、かつ加熱処理により酸素を放出する下地絶縁膜を有するとともに、ソース領域およびドレイン領域の下部には、酸化シリコンまたは酸化窒化シリコンを含まず、かつ加熱処理により酸素を放出しない絶縁膜、および該絶縁膜上に設けられたバッファ層を有する。
【００２５】
該トランジスタは、チャネル領域が薄く、またキャリア密度が低い。加えて、ソース領域およびドレイン領域の高抵抗化を抑制できる。そのため、ノーマリーオフの電気特性を有し、オン電流の高いトランジスタとなる。
【００２６】
また、該トランジスタを用いた半導体装置は、該トランジスタのオン電流が十分高いため、高速動作が可能となる。
【発明の効果】
【００２７】
ノーマリーオフの電気特性を有し、オン電流の高い、酸化物半導体膜を用いたトランジスタを提供することができる。
【００２８】
また、該トランジスタを用いた高速動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図８】試料のＴＤＳスペクトルを示す図。
【図９】試料のホール効果測定結果を示す図。
【図１０】本発明の一態様に係るトランジスタを用いた液晶表示装置の一例を示す回路図。
【図１１】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１２】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１３】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１４】本発明の一態様に係る半導体装置を有する電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について図１乃至図３を用いて説明する。
【００３３】
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）においては、層間絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。
【００３４】
図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた対を成す絶縁膜１０３ａおよび絶縁膜１０３ｂと、絶縁膜１０３ａおよび絶縁膜１０３ｂ上に設けられ、絶縁膜１０３ａおよび絶縁膜１０３ｂと同様の上面形状を有するバッファ層１０７ａおよびバッファ層１０７ｂと、下地絶縁膜１０２、バッファ層１０７ａおよびバッファ層１０７ｂ上に設けられた第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６の第３の領域１０６ｃと重畳するゲート電極１０４と、少なくともゲート電極１０４を覆って設けられた層間絶縁膜１１８と、層間絶縁膜１１８上に設けられ、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂとそれぞれ接する配線１１６ａおよび配線１１６ｂと、を有する。
【００３５】
なお、本明細書において「同様の上面形状」とは、積層した膜と膜との端部が重なり合うことである。ただし、端部が完全には一致せず、上層の膜が下層の膜の内側に形成されることもある。
【００３６】
なお、図１（Ｂ）に示すトランジスタは、バッファ層１０７ａと酸化物半導体膜１０６の第１の領域１０６ａとが接し、バッファ層１０７ｂと酸化物半導体膜１０６の第２の領域１０６ｂとが接する。
【００３７】
図１（Ｂ）に示すトランジスタは、絶縁膜１０３ａおよび絶縁膜１０３ｂと、バッファ層１０７ａおよびバッファ層１０７ｂと、が同様の上面形状を有するが、本実施の形態で示すトランジスタはこの構造に限定されない。例えば、絶縁膜１０３ａおよび絶縁膜１０３ｂの上面形状が、バッファ層１０７ａおよびバッファ層１０７ｂの上面形状よりも大きくてもよいし、小さくてもよい。
【００３８】
なお、ゲート電極１０４はバッファ層１０７ａおよびバッファ層１０７ｂの間に設けられる。
【００３９】
なお、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜１０６の第３の領域１０６ｃはトランジスタのチャネル領域として機能する。
【００４０】
また、配線１１６ａおよび配線１１６ｂと同一層かつ同一材料で設けられた配線と、ゲート電極１０４と、を接続してもよい。
【００４１】
下地絶縁膜１０２はシリコンを含む絶縁膜を用いる。具体的には、酸化シリコン膜または酸化窒化シリコン膜を用い、単層または積層で用いればよい。
【００４２】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００４３】
下地絶縁膜１０２は、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００４４】
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４５】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４６】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００４７】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４８】
【数１】
【００４９】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００５０】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５１】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５２】
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０６に結晶領域が形成されやすくなる。また、下地絶縁膜１０２と酸化物半導体膜１０６との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式２にて定義される。
【００５３】
【数２】
【００５４】
なお、数式２において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００５５】
絶縁膜１０３ａおよび絶縁膜１０３ｂは、シリコンを含まない絶縁膜を用いる。「シリコンを含まない」とは、誘導結合プラズマ質量分析（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によりシリコン濃度が０．１原子％未満であることをいう。具体的には、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含む絶縁膜を用いればよい。
【００５６】
絶縁膜１０３ａおよび絶縁膜１０３ｂは、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度における加熱処理により酸素を放出しない絶縁膜を用いると好ましい。
【００５７】
また、絶縁膜１０３ａおよび絶縁膜１０３ｂは、下地絶縁膜１０２から放出される酸素を透過しない絶縁膜である。そのため、絶縁膜１０３ａおよび絶縁膜１０３ｂは、ある程度の厚さを有すると好ましい。具体的には、絶縁膜１０３ａおよび絶縁膜１０３ｂは、５ｎｍ以上、好ましくは１０ｎｍ以上の厚さを有すればよい。
【００５８】
酸化物半導体膜１０６の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【００５９】
Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。
【００６０】
酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、酸化物半導体膜を低抵抗化する不純物を含む。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域である。
【００６１】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００６２】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００６３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００６５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００６８】
バッファ層１０７ａおよびバッファ層１０７ｂは、１０ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の厚さで設ければよい。バッファ層１０７ａおよびバッファ層１０７ｂは、ソース領域およびドレイン領域の一部を担うため、抵抗を下げるためにある程度の厚さを有すると好ましい。また、厚すぎると酸化物半導体膜１０６の段差被覆性が低下することが懸念される。ただし、上記範囲は一例であり、これに限定されるものではない。
【００６９】
バッファ層１０７ａおよびバッファ層１０７ｂとして、酸化物半導体膜１０６と電子の授受が可能な材料を用いる。具体的には、酸化物半導体膜１０６に適用可能な材料を用いると好ましい。
【００７０】
または、バッファ層１０７ａおよびバッファ層１０７ｂとして、公知の透明導電膜材料を用いてもよい。
【００７１】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００７２】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００７３】
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００７４】
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
【００７５】
層間絶縁膜１１８は、ゲート絶縁膜１１２と同様の方法および同様の材料により形成する。
【００７６】
層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。層間絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。
【００７７】
配線１１６ａおよび配線１１６ｂは、ゲート電極１０４と同様の方法および同様の材料によって形成すればよい。なお、配線１１６ａおよび配線１１６ｂは、同一層かつ同一材料を用いて形成すればよい。
【００７８】
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図１（Ｂ）に示すトランジスタではゲート絶縁膜１１２が酸化物半導体膜１０６を覆って設けられるのに対し、図１（Ｃ）に示すトランジスタではゲート絶縁膜１１３はゲート電極１０４と同様の上面形状となる。
【００７９】
以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域は酸素欠損が少なく、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。
【００８０】
以下に図１（Ｂ）に示すトランジスタの作製方法を示す。
【００８１】
まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
【００８２】
下地絶縁膜１０２は、好ましくはスパッタリング法を用いる。この際、酸化性ガス（酸素、オゾンまたは亜酸化窒素）を５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上２００℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする。以上のような方法で下地絶縁膜１０２を成膜すると、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、下地絶縁膜１０２に酸素原子のダングリングボンドが形成されやすい。即ち、加熱処理により酸素を放出する絶縁膜を成膜することができる。
【００８３】
次に、下地絶縁膜１０２上に絶縁膜１０３を成膜する。絶縁膜１０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８４】
次に、絶縁膜１０３上にバッファ層１０７を成膜する（図２（Ａ）参照。）。バッファ層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８５】
次に、バッファ層１０７および絶縁膜１０３を加工し、対を成すバッファ層１０７ａおよびバッファ層１０７ｂ、ならびに対を成す絶縁膜１０３ａおよび絶縁膜１０３ｂを形成する（図２（Ｂ）参照。）。このとき、バッファ層１０７ａおよびバッファ層１０７ｂを形成した後、バッファ層１０７ａおよびバッファ層１０７ｂをマスクとし、絶縁膜１０３を加工しても構わないし、バッファ層１０７を加工する際に用いたレジストマスクを用いて絶縁膜１０３を加工しても構わない。
【００８６】
なお、本明細書において、単に「加工する」と記載する場合、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。
【００８７】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。該酸化物半導体膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８８】
酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以下）において、２５０℃以上４５０℃以下、好ましくは３２５℃以上３７５℃以下の温度で行う。
【００８９】
第１の加熱処理によって、下地絶縁膜１０２と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜１０３ａおよび絶縁膜１０３ｂ上のバッファ層１０７ａおよびバッファ層１０７ｂの高抵抗化は抑制できる。
【００９０】
次に、前述の酸化物半導体膜を加工して島状の酸化物半導体膜１３６を形成する（図２（Ｃ）参照。）。
【００９１】
酸化物半導体膜は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度の低いガスを用いる。また、成膜時の基板温度は室温以上４５０℃以下、好ましくは１００℃以上４００℃以下、さらに好ましくは１５０℃以上３５０℃以下とする。以上のような方法で酸化物半導体膜を成膜すると、水素などの不純物濃度が低く、かつ酸素欠損が生じにくい。
【００９２】
次に、酸化物半導体膜１３６上にゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、酸化物半導体膜の成膜後に代えて、ゲート絶縁膜１１２の成膜後に第１の加熱処理を行ってもよい。
【００９３】
ゲート絶縁膜１１２は、下地絶縁膜１０２または絶縁膜１０３と同様の方法および同様の材料で成膜してもよい。
【００９４】
次に、ゲート絶縁膜１１２を介して酸化物半導体膜１３６上にゲート電極１０４となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００９５】
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図３（Ａ）参照。）。
【００９６】
次に、ゲート電極１０４をマスクとし、酸化物半導体膜１３６に不純物を添加することで、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃとなる領域を形成する。ここで、不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域１０６ｃは、前述の不純物の添加されない領域である。
【００９７】
第２の加熱処理によって、酸化物半導体膜１３６の一部の領域を低抵抗化させ、第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域１０６ｃを有する酸化物半導体膜１０６とすることができる（図３（Ｂ）参照。）。
【００９８】
このような不純物添加および第２の加熱処理によって、酸化物半導体膜１３６の一部の領域を低抵抗化させるとともに、バッファ層１０７ａおよびバッファ層１０７ｂを低抵抗化させてもよい。
【００９９】
次に、ゲート絶縁膜１１２およびゲート電極１０４上に層間絶縁膜１１８を成膜する。層間絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１００】
層間絶縁膜１１８は、下地絶縁膜１０２または絶縁膜１０３と同様の方法および同様の材料で成膜してもよい。
【０１０１】
次に、層間絶縁膜１１８およびゲート絶縁膜１１２を加工して、バッファ層１０７ａおよびバッファ層１０７ｂと重畳する領域において、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂを露出する開口部を形成する。該開口部は、酸化物半導体膜１０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜１０６を貫通し、バッファ層１０７ａおよびバッファ層１０７ｂ、または絶縁膜１０３ａおよび絶縁膜１０３ｂを露出してしまっても構わない。このように、バッファ層１０７ａおよびバッファ層１０７ｂ、ならびに絶縁膜１０３ａおよび絶縁膜１０３ｂを有することで、層間絶縁膜１１８およびゲート絶縁膜１１２を加工する際のエッチング条件の自由度が高まる。そのため、トランジスタの歩留まりを高めることができる。
【０１０２】
次に、層間絶縁膜１１８、ならびに露出された酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂ上に、配線１１６ａおよび配線１１６ｂとなる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１０３】
次に、配線１１６ａおよび配線１１６ｂとなる導電膜を加工し、配線１１６ａおよび配線１１６ｂを形成する（図３（Ｃ）参照。）。
【０１０４】
以上の工程により、図１（Ｂ）に示すトランジスタを作製することができる。
【０１０５】
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図１（Ｂ）のトランジスタの作製方法の説明を参酌すればよい。
【０１０６】
本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、かつソース領域およびドレイン領域が高抵抗化しにくい。該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。
【０１０７】
また、該トランジスタを用いた半導体装置は高速動作が可能となる。
【０１０８】
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタとは異なる構造を有するトランジスタおよびその作製方法について、図４乃至図７を用いて説明する。
【０１１０】
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）においては、層間絶縁膜２１８、ゲート絶縁膜２１２などを省略して示す。
【０１１１】
図４（Ｂ）に示すトランジスタは、基板２００と、基板２００上に設けられた一対の溝部を有する下地絶縁膜２０２と、下地絶縁膜２０２の一対の溝部の側面および底面を覆って設けられた対を成す絶縁膜２０３ａおよび絶縁膜２０３ｂと、下地絶縁膜２０２の一対の溝部を埋めるように、絶縁膜２０３ａおよび絶縁膜２０３ｂ上に設けられたバッファ層２０７ａおよびバッファ層２０７ｂと、下地絶縁膜２０２、バッファ層２０７ａおよびバッファ層２０７ｂ上に設けられた第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃを有する酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６の第３の領域２０６ｃと重畳するゲート電極２０４と、少なくともゲート電極２０４を覆って設けられた層間絶縁膜２１８と、層間絶縁膜２１８上に設けられ、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂとそれぞれ接する配線２１６ａおよび配線２１６ｂと、を有する。
【０１１２】
なお、ゲート電極２０４はバッファ層２０７ａおよびバッファ層２０７ｂの間に設けられる。
【０１１３】
なお、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜２０６の第３の領域２０６ｃはトランジスタのチャネル領域として機能する。
【０１１４】
また、配線２１６ａおよび配線２１６ｂと同一層かつ同一材料で設けられた配線と、ゲート電極２０４と、を接続してもよい。
【０１１５】
下地絶縁膜２０２は、下地絶縁膜１０２と同様の材料および同様の方法で形成すればよい。
【０１１６】
絶縁膜２０３ａおよび絶縁膜２０３ｂは、絶縁膜１０３ａおよび絶縁膜１０３ｂと同様の材料および同様の方法で形成すればよい。
【０１１７】
バッファ層２０７ａおよびバッファ層２０７ｂは、バッファ層１０７ａおよびバッファ層１０７ｂと同様の材料および同様の方法で形成すればよい。
【０１１８】
酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の材料および同様の方法で形成すればよい。
【０１１９】
また、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂは、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂと同様の材料および同様の方法で形成すればよい。
【０１２０】
基板２００は、基板１００と同様の材料を用いればよい。
【０１２１】
ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の材料および同様の方法で形成すればよい。
【０１２２】
ゲート電極２０４は、ゲート電極１０４と同様の材料および同様の方法で形成すればよい。
【０１２３】
層間絶縁膜２１８は、層間絶縁膜１１８と同様の材料および同様の方法で形成すればよい。
【０１２４】
配線２１６ａおよび配線２１６ｂは、配線１１６ａおよび配線１１６ｂと同様の材料および同様の方法で形成すればよい。
【０１２５】
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なる以外は同様である。具体的には、図４（Ｂ）に示すトランジスタではゲート絶縁膜２１２が酸化物半導体膜２０６を覆って設けられるのに対し、図４（Ｃ）に示すトランジスタではゲート絶縁膜２１３はゲート電極２０４と同様の上面形状となる。
【０１２６】
以上に示すとおり、本発明の一態様に係るトランジスタは、チャネル領域はキャリア密度が低く、かつソース領域およびドレイン領域は高抵抗化しにくい。従って、ノーマリーオフの電気特性を有し、かつオン電流の高いトランジスタである。
【０１２７】
以下に図４（Ｂ）に示すトランジスタの作製方法を示す。
【０１２８】
まず、基板２００を準備し、基板２００上に下地絶縁膜２３２を成膜する（図５（Ａ）参照。）。下地絶縁膜２３２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１２９】
次に、下地絶縁膜２３２を加工し、一対の溝部を有する下地絶縁膜２０２を形成する（図５（Ｂ）参照。）。
【０１３０】
次に、下地絶縁膜２０２上に絶縁膜２３３を成膜する。絶縁膜２３３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１３１】
なお、絶縁膜２３３は、下地絶縁膜２０２の一対の溝部の深さよりも薄く成膜する。これは、絶縁膜２３３が下地絶縁膜２０２の一対の溝部の深さよりも厚い場合、後に形成するバッファ層２０７ａおよびバッファ層２０７ｂを、下地絶縁膜２０２の一対の溝部に埋めて形成することが困難となるためである。
【０１３２】
このとき、下地絶縁膜２０２の一対の溝部の端部がテーパー角を有すると、下地絶縁膜２０２上に絶縁膜２３３を良好に被覆することができ、段差部などに隙間ができにくくなる。
【０１３３】
なお、「テーパー角を有する」とは、テーパー角の角度θが２０°以上９０°未満（好ましくは、４０°以上８５°以下）をいう。
【０１３４】
次に、絶縁膜２３３上にバッファ層２３７を成膜する（図５（Ｃ）参照。）。バッファ層２３７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１３５】
次に、バッファ層２３７および絶縁膜２３３の一部をエッチングし、下地絶縁膜２０２の一部を露出することで、下地絶縁膜２０２の一対の溝部に、対を成す絶縁膜２０３ａおよび絶縁膜２０３ｂ、ならびに対を成すバッファ層２０７ａおよびバッファ層２０７ｂを形成する（図６（Ａ）参照。）。なお、バッファ層２３７および絶縁膜２３３の一部をエッチングすることで、下地絶縁膜２０２と、バッファ層２０７ａおよびバッファ層２０７ｂと、は表面の高さが同程度となる。ただし、これに限定されず、下地絶縁膜２０２と、バッファ層２０７ａおよびバッファ層２０７ｂと、は表面の高さが異なっていてもよい。
【０１３６】
バッファ層２３７および絶縁膜２３３の一部をエッチングする処理は、具体的には化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、ドライエッチング処理などによって行えばよい。
【０１３７】
なお、ドライエッチング処理によりバッファ層２３７および絶縁膜２３３の一部をエッチングするためには、バッファ層２３７上に平坦化膜を形成し、その後、該平坦化膜とバッファ層２３７と絶縁膜２３３とが同程度のエッチングレートとなる条件でエッチング処理を行えばよい。
【０１３８】
または、ドライエッチング処理とＣＭＰ処理とを組み合わせて行ってもよい。例えば、バッファ層２３７をドライエッチング処理した後、絶縁膜２３３をＣＭＰ処理してもよい。または、バッファ層２３７をＣＭＰ処理した後、絶縁膜２３３をドライエッチング処理してもよい。
【０１３９】
なお、下地絶縁膜２０２の一対の溝部の端部がテーパー角を有するため、該溝部に設けられた絶縁膜２０３ａ、絶縁膜２０３ｂ、バッファ層２０７ａおよびバッファ層２０７ｂは端部が逆テーパー角を有する。「逆テーパー角を有する」とは、テーパー角の角度θが９０°超過１１０°未満（好ましくは、９５°超過１３０°未満）をいう。
【０１４０】
次に、酸化物半導体膜を成膜する。該酸化物半導体膜は、実施の形態１で示した酸化物半導体膜と同様の材料および同様の方法を用いて成膜すればよい。
【０１４１】
酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい。
【０１４２】
第１の加熱処理によって、下地絶縁膜２０２と接する領域で酸化物半導体膜のキャリア密度を低減することができる。また、絶縁膜２０３ａおよび絶縁膜２０３ｂ上のバッファ層２０７ａおよびバッファ層２０７ｂの高抵抗化は抑制できる。
【０１４３】
次に、前述の酸化物半導体膜を加工し、酸化物半導体膜２３６を形成する（図６（Ｂ）参照。）。酸化物半導体膜２３６は、酸化物半導体膜１３６と同様の材料および同様の方法を用いて成膜すればよい。
【０１４４】
次に、酸化物半導体膜２３６上にゲート絶縁膜２１２を成膜する。酸化物半導体膜の成膜後に代えて、ゲート絶縁膜２１２の成膜後に第１の加熱処理を行ってもよい。
【０１４５】
次に、ゲート絶縁膜２１２上にゲート電極２０４を形成する（図６（Ｃ）参照。）。
【０１４６】
次に、ゲート電極２０４をマスクとし、酸化物半導体膜２３６に不純物を添加することで、第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃとなる領域を形成する。ここで、不純物添加は、実施の形態１で示した材料および方法で行えばよい。なお、イオン注入法にて不純物を添加した後に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域２０６ｃとなる領域は、前述の不純物の添加されない領域である。
【０１４７】
第２の加熱処理によって、酸化物半導体膜２３６の一部を低抵抗化させ、第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領域２０６ｃを有する酸化物半導体膜２０６とすることができる（図７（Ａ）参照。）。
【０１４８】
次に、ゲート絶縁膜２１２およびゲート電極２０４上に層間絶縁膜２１８を成膜する。
【０１４９】
次に、層間絶縁膜２１８およびゲート絶縁膜２１２を加工して、酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂを露出する開口部を形成する。該開口部は、酸化物半導体膜２０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜２０６を貫通し、絶縁膜２０３ａおよび／または絶縁膜２０３ｂを露出してしまっても構わない。
【０１５０】
次に、層間絶縁膜２１８、ならびに露出された酸化物半導体膜２０６の第１の領域２０６ａおよび第２の領域２０６ｂ上に、配線２１６ａおよび配線２１６ｂを形成する（図７（Ｂ）参照。）。
【０１５１】
以上の工程により、図４（Ｂ）に示すトランジスタを作製することができる。
【０１５２】
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜の形状が異なるのみである。そのため、詳細は図４（Ｂ）のトランジスタの作製方法の説明を参酌すればよい。
【０１５３】
本実施の形態によって得られたトランジスタは、チャネル領域のキャリア密度が低く、ソース領域およびドレイン領域が高抵抗化しにくい。そのため、該トランジスタはノーマリーオフの電気特性を有し、かつ高いオン電流が得られる。
【０１５４】
また、該トランジスタを用いた半導体装置は高速動作が可能となる。
【０１５５】
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
【０１５６】
（実施の形態３）
本実施の形態では実施の形態１または実施の形態２に示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１５７】
図１０にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０１５８】
トランジスタ２２３０は、実施の形態１または実施の形態２で示すトランジスタを用いる。実施の形態１または実施の形態２で示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０１５９】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１６０】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１または実施の形態２で示すトランジスタを含んでもよい。
【０１６１】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１または実施の形態２で示すトランジスタを含んでもよい。
【０１６２】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１６３】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１６４】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
【０１６５】
なお、トランジスタ２２３０はオフ電流が小さい。そのため、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１６６】
また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。
【０１６７】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０１６８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６９】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２で示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１７０】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０１７１】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１７２】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示すトランジスタを適用することができる。
【０１７３】
まずは、実施の形態１または実施の形態２で示すトランジスタを適用したＤＲＡＭについて図１１を用いて説明する。
【０１７４】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１１（Ａ）参照。）。
【０１７５】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１１（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１７６】
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０１７７】
また、トランジスタＴｒに実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０１７８】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０１７９】
次に、実施の形態１または実施の形態２で示すトランジスタを適用した不揮発性メモリについて図１２を用いて説明する。
【０１８０】
図１２（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０１８１】
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１２（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０１８２】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０１８３】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１８４】
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１８５】
また、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０１８６】
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示すトランジスタを適用しても構わない。
【０１８７】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。
【０１８８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１８９】
（実施の形態５）
実施の形態１または実施の形態２で示すトランジスタまたは実施の形態５に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１９０】
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１９１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１９２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１９３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１９４】
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態４に示す半導体記憶装置を用いることができる。
【０１９５】
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１９６】
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１３（Ｃ）の回路の説明を行う。
【０１９７】
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１または実施の形態２に示すトランジスタ用いた構成の一例を示す。
【０１９８】
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態４に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１９９】
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２００】
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２０１】
また、図１３（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２０２】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２０３】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｅｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２０４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２０５】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５の少なくともいずれかを適用した電子機器の例について説明する。
【０２０６】
図１４（Ａ）は携帯型情報端末である。図１４（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０２０７】
図１４（Ｂ）は、ディスプレイである。図１４（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一形態を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０２０８】
図１４（Ｃ）は、デジタルスチルカメラである。図１４（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。
【０２０９】
図１４（Ｄ）は２つ折り可能な携帯情報端末である。図１４（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部９６３１ｂに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０２１０】
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０２１１】
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０２１２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０２１３】
本実施例では、ＴＤＳを用い、絶縁膜を有する試料の脱ガス評価を行った。
【０２１４】
脱ガス評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
【０２１５】
以下に試料の作製方法を示す。
【０２１６】
まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。
【０２１７】
次に、熱酸化膜上に絶縁膜として、酸化シリコン膜を成膜した。または、熱酸化膜上に酸化シリコン膜を成膜し、酸化シリコン膜上に酸化アルミニウム膜を成膜した。
【０２１８】
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
【０２１９】
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１０ｎｍの厚さで成膜した。
【０２２０】
次に、各試料の脱ガスを評価した。
【０２２１】
Ｍ／ｚが３２のＴＤＳスペクトルを図８に示す。ここで、図８（Ａ）は、絶縁膜として酸化シリコン膜を用いた試料のＴＤＳスペクトルを示す。また、図８（Ｂ）は、絶縁膜として酸化シリコン膜および酸化アルミニウム膜を用いた試料のＴＤＳスペクトルを示す。
【０２２２】
図８（Ａ）に示す、絶縁膜に酸化シリコン膜を用いた試料のＴＤＳスペクトルより、基板温度が２００℃〜４００℃の範囲でＭ／ｚが３２の脱ガスが確認された。また、脱ガス量は酸素原子に換算して５．０×１０２０ａｔｏｍｓ／ｃｍ３であった。
【０２２３】
一方、図８（Ｂ）に示す、絶縁膜に酸化シリコン膜および酸化アルミニウム膜を用いた試料のＴＤＳスペクトルより、基板温度が１００℃以上５００℃以下でＭ／ｚが３２の脱ガスが確認されなかった。
【０２２４】
本実施例より、酸化シリコン膜は２００℃〜４００℃の加熱処理により酸素を放出することがわかる。また、酸化シリコン膜上に酸化アルミニウム膜を設けることで、加熱処理を行っても酸素を放出しなくなることがわかる。
【実施例２】
【０２２５】
本実施例では、下地絶縁膜上に設けられた酸化物半導体膜の比抵抗率およびキャリア密度を、ホール効果測定により評価した。
【０２２６】
ホール効果測定は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いた。
【０２２７】
以下に試料の作製方法を示す。
【０２２８】
まず、ガラス基板を準備し、ガラス基板上に下地絶縁膜を成膜した。下地絶縁膜の材料は、酸化アルミニウム膜または酸化シリコン膜とした。
【０２２９】
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。
【０２３０】
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
【０２３１】
次に、下地絶縁膜上に酸化物半導体膜を成膜した。
【０２３２】
酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、成膜電力を５００Ｗ（ＤＣ）として３０ｎｍの厚さで成膜した。
【０２３３】
次に、各基板を１０ｍｍ×１０ｍｍのサイズに分割した。
【０２３４】
次に、分割した基板に対し、窒素ガス雰囲気において、２５０℃、２７５℃、３００℃、３２５℃、３５０℃、３７５℃または４５０℃の温度で１時間、加熱処理を行った。
【０２３５】
次に、ホール効果測定により、各試料の比抵抗率およびキャリア密度を評価した。
【０２３６】
結果を図９に示す。ここで、下地絶縁膜として酸化アルミニウム膜を用いた試料のホール効果測定結果を黒丸のシンボルで示す。また、下地絶縁膜として酸化シリコン膜を用いた試料のホール効果測定結果を白抜き三角のシンボルで示す。なお、図９（Ａ）は加熱処理の温度と比抵抗値との関係を示し、図９（Ｂ）は加熱処理の温度とキャリア密度との関係を示す。
【０２３７】
図９（Ａ）より、加熱処理の温度が２５０℃以上３００℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間に比抵抗値の差はほとんど見られず、低い値を示した。一方、加熱処理の温度が３２５℃以上３７５℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも低抵抗であった。
【０２３８】
また、図９（Ｂ）より、加熱処理の温度が２５０℃以上３００℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料と酸化シリコン膜を用いた試料との間にキャリア密度の差はほとんど見られず、高い値を示した。一方、加熱処理の温度が３２５℃以上３７５℃以下の範囲では、下地絶縁膜に酸化アルミニウム膜を用いた試料の方が酸化シリコン膜を用いた試料よりも高いキャリア密度を示した。
【０２３９】
従って、下地絶縁膜を作り分けることによって、酸化物半導体膜のキャリア密度の低い領域と、比抵抗値の低い領域を同時に形成できることがわかる。
【０２４０】
即ち、本実施例を酸化物半導体膜を用いたトランジスタに適用する場合、チャネル領域の下には酸化シリコン膜を設け、ソース領域およびドレイン領域の下には酸化アルミニウム膜を設け、３２５℃以上３７５℃以下の温度で加熱処理を行えば、チャネル領域のキャリア密度は低く、かつソース領域およびドレイン領域の高抵抗化が抑制できることがわかる。
【符号の説明】
【０２４１】
１００ 基板
１０２ 下地絶縁膜
１０３ 絶縁膜
１０３ａ 絶縁膜
１０３ｂ 絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１０６ａ 第１の領域
１０６ｂ 第２の領域
１０６ｃ 第３の領域
１０７ バッファ層
１０７ａ バッファ層
１０７ｂ バッファ層
１１２ ゲート絶縁膜
１１３ ゲート絶縁膜
１１６ａ 配線
１１６ｂ 配線
１１８ 層間絶縁膜
１３６ 酸化物半導体膜
２００ 基板
２０２ 下地絶縁膜
２０３ａ 絶縁膜
２０３ｂ 絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２０６ａ 第１の領域
２０６ｂ 第２の領域
２０６ｃ 第３の領域
２０７ａ バッファ層
２０７ｂ バッファ層
２１２ ゲート絶縁膜
２１３ ゲート絶縁膜
２１６ａ 配線
２１６ｂ 配線
２１８ 層間絶縁膜
２３２ 下地絶縁膜
２３３ 絶縁膜
２３６ 酸化物半導体膜
２３７ バッファ層
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
【特許請求の範囲】
【請求項１】
下地絶縁膜と、
前記下地絶縁膜上に設けられた酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、
少なくとも前記ゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記開口部を介して前記酸化物半導体膜と接する配線と、
を有し、
少なくとも前記酸化物半導体膜と前記配線とが接する領域の、前記下地絶縁膜および前記酸化物半導体膜の間に、絶縁膜および前記絶縁膜上に設けられたバッファ層を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記下地絶縁膜が溝部を有し、
前記下地絶縁膜の前記溝部に、前記絶縁膜および前記バッファ層が設けられることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記絶縁膜が、シリコンを含まないことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記絶縁膜が、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記バッファ層が、少なくともＩｎおよびＺｎを含む酸化物膜であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記下地絶縁膜が、シリコンを含む絶縁膜であることを特徴とする半導体装置。
【請求項７】
基板上に下地絶縁膜を成膜し、
前記下地絶縁膜上に絶縁膜を成膜し、
前記絶縁膜上にバッファ層を成膜し、
前記バッファ層および前記絶縁膜を加工することで、一対の絶縁膜、および前記一対の絶縁膜と同様の上面形状を有する一対のバッファ層を形成し、
前記一対のバッファ層および前記下地絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記第１の酸化物半導体膜と重畳するゲート電極を形成し、
前記ゲート電極をマスクとし、前記第１の酸化物半導体膜を低抵抗化処理することで、低抵抗である第１の領域および第２の領域、ならびに前記ゲート電極と重畳する第３の領域を有する第２の酸化物半導体膜を形成し、
少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２の酸化物半導体膜の前記第１の領域および前記第２の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。
【請求項８】
基板上に一対の溝部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に絶縁膜を成膜し、
前記絶縁膜上にバッファ層を成膜し、
前記バッファ層および前記絶縁膜の一部をエッチングすることで、前記下地絶縁膜を露出するとともに、前記絶縁膜および前記バッファ層を加工し、前記下地絶縁膜の前記一対の溝部に一対の絶縁膜および一対のバッファ層を形成し、
前記一対のバッファ層および前記下地絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記第１の酸化物半導体膜と重畳してゲート電極を形成し、
前記ゲート電極をマスクとし、前記第１の酸化物半導体膜の一部を低抵抗化処理することで、低抵抗である第１の領域および第２の領域を有する第２の酸化物半導体膜を形成し、
少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２の酸化物半導体膜の前記第１の領域および前記第２の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７または請求項８において、
前記第１の酸化物半導体膜を形成した後に加熱処理を行い、
前記加熱処理により、前記下地絶縁膜が酸素を放出することを特徴とする半導体装置の作製方法。
【請求項１】
下地絶縁膜と、
前記下地絶縁膜上に設けられた酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、
少なくとも前記ゲート電極を覆って設けられた、開口部を有する層間絶縁膜と、
前記層間絶縁膜上に設けられ、前記開口部を介して前記酸化物半導体膜と接する配線と、
を有し、
少なくとも前記酸化物半導体膜と前記配線とが接する領域の、前記下地絶縁膜および前記酸化物半導体膜の間に、絶縁膜および前記絶縁膜上に設けられたバッファ層を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記下地絶縁膜が溝部を有し、
前記下地絶縁膜の前記溝部に、前記絶縁膜および前記バッファ層が設けられることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記絶縁膜が、シリコンを含まないことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記絶縁膜が、酸化アルミニウム、酸化ガリウム、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタンおよび窒化アルミニウムのいずれか一種以上を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記バッファ層が、少なくともＩｎおよびＺｎを含む酸化物膜であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記下地絶縁膜が、シリコンを含む絶縁膜であることを特徴とする半導体装置。
【請求項７】
基板上に下地絶縁膜を成膜し、
前記下地絶縁膜上に絶縁膜を成膜し、
前記絶縁膜上にバッファ層を成膜し、
前記バッファ層および前記絶縁膜を加工することで、一対の絶縁膜、および前記一対の絶縁膜と同様の上面形状を有する一対のバッファ層を形成し、
前記一対のバッファ層および前記下地絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記第１の酸化物半導体膜と重畳するゲート電極を形成し、
前記ゲート電極をマスクとし、前記第１の酸化物半導体膜を低抵抗化処理することで、低抵抗である第１の領域および第２の領域、ならびに前記ゲート電極と重畳する第３の領域を有する第２の酸化物半導体膜を形成し、
少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２の酸化物半導体膜の前記第１の領域および前記第２の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。
【請求項８】
基板上に一対の溝部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に絶縁膜を成膜し、
前記絶縁膜上にバッファ層を成膜し、
前記バッファ層および前記絶縁膜の一部をエッチングすることで、前記下地絶縁膜を露出するとともに、前記絶縁膜および前記バッファ層を加工し、前記下地絶縁膜の前記一対の溝部に一対の絶縁膜および一対のバッファ層を形成し、
前記一対のバッファ層および前記下地絶縁膜上に第１の酸化物半導体膜を形成し、
前記第１の酸化物半導体膜を覆ってゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記第１の酸化物半導体膜と重畳してゲート電極を形成し、
前記ゲート電極をマスクとし、前記第１の酸化物半導体膜の一部を低抵抗化処理することで、低抵抗である第１の領域および第２の領域を有する第２の酸化物半導体膜を形成し、
少なくとも前記ゲート電極を覆って層間絶縁膜を形成し、
前記層間絶縁膜上に、前記第２の酸化物半導体膜の前記第１の領域および前記第２の領域とそれぞれ接する一対の配線を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７または請求項８において、
前記第１の酸化物半導体膜を形成した後に加熱処理を行い、
前記加熱処理により、前記下地絶縁膜が酸素を放出することを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−８９８７５（Ｐ２０１３−８９８７５Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１００３（Ｐ２０１１−２３１００３）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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