半導体装置およびその製造方法
【課題】 ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にＭＩＳＦＥＴのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供する。
【解決手段】 図２（ｂ）に示すように、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜には、酸化シリコン膜より誘電率の高い高誘電体膜が使用され、ゲート電極には、プラチナリッチシリサイド膜が使用される。プラチナリッチシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満である膜をいう（ＰｔＳｉｘ：ｘ＜１）。このプラチナリッチシリサイド膜からなるゲート電極には、導電型不純物としてホウ素が導入されている。このホウ素は、ゲート絶縁膜とゲート電極との界面に偏析している。
【解決手段】 図２（ｂ）に示すように、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜には、酸化シリコン膜より誘電率の高い高誘電体膜が使用され、ゲート電極には、プラチナリッチシリサイド膜が使用される。プラチナリッチシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満である膜をいう（ＰｔＳｉｘ：ｘ＜１）。このプラチナリッチシリサイド膜からなるゲート電極には、導電型不純物としてホウ素が導入されている。このホウ素は、ゲート絶縁膜とゲート電極との界面に偏析している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ハフニウム（Ｈｆ）系ゲート絶縁膜上にゲート電極を形成したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
米国特許第６，５９９，８３１ Ｂ１号公報（特許文献１）には、酸化シリコン膜よりなるゲート絶縁膜上にゲート電極を形成したＭＩＳＦＥＴについて記載されている。具体的には、ゲート電極としてフルシリサイド電極を用い、ドーパントによってＭＩＳＦＥＴのしきい値電圧を制御する技術が開示されている。
【０００３】
近年、ゲート絶縁膜として酸化シリコン膜ではなく、酸化シリコン膜より誘電率の高い高誘電体膜を用いることが検討されている。この場合、ポリシリコン膜よりなるゲート電極のフェルミレベル（仕事関数）が酸化シリコン膜上でとりうるフェルミレベルからＭＩＳＦＥＴのしきい値が上昇する方向にシフトする現象が報告されている。この現象は、フェルミレベルピニングとして解釈されている（非特許文献１）。
【特許文献１】米国特許第６，５９９，８３１ Ｂ１号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTORON DEVICES、VOL.51、No6、JUNE 2004、pp.971-984
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにおいて、ゲート絶縁膜は、酸化シリコン膜が使用されている。
【０００５】
ところが、近年、半導体装置を構成するＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。この現象によってゲート絶縁膜中にトンネル電流が流れる。このため、ＭＩＳＦＥＴのリーク電流が増大することになる。
【０００６】
そこで、ゲート絶縁膜として、酸化シリコン膜に代えて、酸化シリコン膜よりも誘電率の高い高誘電体膜に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜で構成した場合と同じ容量であっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体膜の材料としては、ハフニウム（Ｈｆ）酸化物やジルコニウム（Ｚｒ）酸化物といった金属酸化物が検討されている。
【０００７】
このように、ＭＩＳＦＥＴのゲート絶縁膜として高誘電体膜を使用することにより、ゲート絶縁膜を通過するリーク電流を低減することができるが、新たな問題が発生する。
【０００８】
従来、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴでは、ゲート電極としてポリシリコン膜が使用されている。そして、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。これは、ゲート絶縁膜として酸化シリコン膜を使用した場合の例である。すなわち、ゲート絶縁膜として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【０００９】
ところが、ゲート絶縁膜として、高誘電体膜を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜として高誘電体膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。このフェルミレベルピニングは、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。すなわち、ゲート絶縁膜に高誘電体膜を使用した場合のしきい値電圧の上昇は、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。また、ゲート絶縁膜として酸化シリコン膜を用いた場合は、ゲート電極（ポリシリコン膜）とゲート絶縁膜の界面に導電型不純物を偏析させることにより、ＭＩＳＦＥＴのしきい値電圧の調整をすることが可能であった。これに対し、ゲート絶縁膜に高誘電体膜を用いた場合は、フェルミレベルピニングにより、導電型不純物をゲート電極（ポリシリコン膜）とゲート絶縁膜の界面に偏析させることによるしきい値電圧の制御効果は、ほとんど消失する。
【００１０】
このことから、ＭＩＳＦＥＴでしきい値電圧の上昇が生じ、ＭＩＳＦＥＴの低消費電力設計が困難になる。特に、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成するＣＭＩＳ回路では、低消費電力設計が困難となる。
【００１１】
フェルミレベルピニングは、高誘電体膜よりなるゲート絶縁膜上に形成されたゲート電極に含まれるシリコンの量に左右されると考えられている。そこで、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極に含まれるシリコンの量を低減することにより、フェルミレベルピニングを緩和することが検討されている。例えば、特願２００４−２９２４２０号には、ゲート電極をプラチナリッチシリサイド膜で形成することにより、フェルミレベルピニングを緩和する技術が記載されている。すなわち、シリコン原子に対するプラチナ原子の比を大きくしたプラチナリッチシリサイド膜をゲート電極として用いることにより、しきい値電圧を低下させている。
【００１２】
ここで、種々の半導体装置に使用されるＭＩＳＦＥＴは、それぞれの用途によって要求されるしきい値電圧が異なる。このため、ゲート電極をメタルリッチシリサイド膜で形成することだけでは、それぞれの用途に使用されるＭＩＳＦＥＴのしきい値電圧を調整するには不充分であるという問題点がある。
【００１３】
本発明の目的は、ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にＭＩＳＦＥＴのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを有するＭＩＳＦＥＴを含む半導体装置に関するものである。そして、前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とするものである。
【００１７】
本発明による半導体装置の製造方法は、（ａ）半導体基板上に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にＭＩＳＦＥＴのシリコンゲート電極を形成する工程と、（ｃ）前記シリコンゲート電極内に導電型不純物を導入する工程とを備える。さらに、（ｄ）前記半導体基板上に、前記シリコンゲート電極よりも厚い膜厚の絶縁膜を形成した後、前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、（ｅ）前記シリコンゲート電極の上部にメタル膜を形成する工程とを備える。そして、（ｆ）前記半導体基板を加熱し、前記シリコンゲート電極と前記メタル膜を反応させることにより、メタル原子に対するシリコン原子の比が１未満のメタルシリサイド膜からなるゲート電極を形成し、前記ゲート絶縁膜と前記ゲート電極の界面近傍に前記導電型不純物を偏析させる工程とを備えることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ゲート電極をメタルリッチシリサイド膜で形成するとともに導電型不純物を導入したので、ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合に、ＭＩＳＦＥＴのしきい値電圧を低下することができるとともにしきい値電圧の微調整をすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は、本実施の形態１におけるＣＭＩＳＦＥＴの構成を示した断面図である。左側に形成されているＭＩＳＦＥＴＱｎがｎチャネル型ＭＩＳＦＥＴであり、右側に形成されているＭＩＳＦＥＴＱｐがｐチャネル型ＭＩＳＦＥＴである。
【００２２】
図１において、半導体基板１には、素子分離領域２が形成されており、素子分離領域２で分離された活性領域には、ｐ型ウェル３あるいはｎ型ウェル４が形成されている。ｐ型ウェル３上には、ＭＩＳＦＥＴＱｎが形成されており、ｎ型ウェル４上には、ＭＩＳＦＥＴＱｐが形成されている。
【００２３】
ＭＩＳＦＥＴＱｎは、ｐ型ウェル３上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極６ａが形成されている。ゲート絶縁膜５は、酸化シリコン膜より誘電率の高い高誘電体膜から構成される。
【００２４】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。
【００２５】
しかし、素子の微細化に伴い、ゲート絶縁膜の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００２６】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００２７】
例えば、高誘電体膜として、ハフニウム酸化物の一つであるハフニウムアルミネート膜（ＨｆＡｌＯＮ膜）が使用されるが、ハフニウムアルミネート膜に代えて、酸化ハフニウム膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、ハフニウムアルミネート膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、ハフニウムアルミネート膜を用いた場合と同様の効果が得られる。
【００２８】
ゲート絶縁膜５上に形成されるゲート電極６ａは、ニッケルシリサイド膜から形成されている。ゲート電極の材料として、一般にポリシリコン膜が使用されているが、本実施の形態では、メタルシリサイド膜の一種であるニッケルシリサイド膜を使用している。ＭＩＳＦＥＴＱｎのゲート電極として、一般的なポリシリコン膜を用いても良い。ゲート電極内のキャリアの空乏化によるＭＩＳＦＥＴＱｎの駆動電流の飽和を改善するには、キャリアの空乏化の影響がないメタルシリサイド膜を使用するのが好ましく、たとえばニッケルシリサイド膜がふさわしい。ニッケルシリサイド膜のみでなく、プラチナシリサイド膜、イリジウムシリサイド膜及びルテニウムシリサイド膜のようなシリサイド膜にしても良い。高誘電体膜をゲート絶縁膜５として使用しているＭＩＳＦＥＴＱｎにおいて、ゲート電極６ａにポリシリコン膜あるいはニッケルシリサイド膜を使用すると、フェルミレベルピニングによるしきい値の上昇が生じるが、後述するＭＩＳＦＥＴＱｐのしきい値上昇と比較して、顕著ではない。
【００２９】
ここで、このニッケルシリサイド膜において、ニッケル原子に対するシリコン原子の比はほぼ１とするのが良い。シリコン原子の比を1未満にしても良いが、ｎチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｎでは、相対的なＮｉ原子比の増加に伴ってゲート電極６ａの仕事関数は増加する方向に変化する。このため、ＭＩＳＦＥＴＱｎのしきい値電圧は上昇する。しきい値の増加を抑制するには、ニッケル原子に対するシリコン原子の比をほぼ１にするのが好ましい。この金属原子に対するシリコン原子の比は、他のメタルシリサイド膜を用いる場合も同様である。
【００３０】
次に、ゲート電極６ａの両側の側壁には、サイドウォール１１が形成されており、サイドウォール１１下のｐ型ウェル３内には、低濃度ｎ型不純物拡散領域７、８が形成されている。低濃度ｎ型不純物拡散領域７、８の外側には、高濃度ｎ型不純物拡散領域１２、１３が形成されている。低濃度ｎ型不純物拡散領域７、８および高濃度ｎ型不純物拡散領域１２、１３には、リンや砒素などのｎ型不純物（導電型不純物）が導入されているが、低濃度ｎ型不純物拡散領域７、８に比べて高濃度ｎ型不純物拡散領域１２、１３の方が高濃度にｎ型不純物が導入されている。低濃度ｎ型不純物拡散領域７、８と高濃度ｎ型不純物拡散領域１２、１３により、ＭＩＳＦＥＴＱｎのソース領域とドレイン領域が形成されている。ソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域７、８と高濃度ｎ型不純物拡散領域１２、１３で形成しているのは、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とするためである。
【００３１】
次に、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐの構成について説明する。ＭＩＳＦＥＴＱｐは、ｎ型ウェル４上にゲート絶縁膜５が形成されている。このゲート絶縁膜５は、上述したＭＩＳＦＥＴＱｎのゲート絶縁膜５と同様に、酸化シリコン膜より誘電率の高い高誘電体膜から形成されている。
【００３２】
ゲート絶縁膜５上にはゲート電極６ｂが形成されており、このゲート電極６ｂは、プラチナリッチシリサイド膜から形成されている。上述したように、ゲート絶縁膜５として、高誘電体膜を使用し、ゲート電極６ｂとしてポリシリコン膜を使用すると、フェルミレベルピニングにより、しきい値電圧の上昇が生じる。このしきい値電圧の上昇は、ｎチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｎよりも、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐのほうが顕著に現われる。すなわち、ＭＩＳＦＥＴＱｎとＭＩＳＦＥＴＱｐとも、フェルミレベルピニングによりゲート電極の仕事関数（フェルミレベル）が概ねＳ
iの禁制帯の中央より伝導帯側によった位置に固定される。ＭＩＳＦＥＴＱｎでは、伝導帯近傍にゲート電極の仕事関数がある場合、しきい値電圧を低くすることができるが、フェルミレベルピニングにより、伝導帯近傍から上述した位置にゲート電極の仕事関数が移動したとしてもそれほど移動量は大きくないので、しきい値電圧の上昇はあるにしてもそれほど問題は生じない。これに対し、ＭＩＳＦＥＴＱｐでは、価電子帯近傍にゲート電極の仕事関数がある場合に、しきい値電圧を低くできる。ところが、フェルミレベルピニングにより、仕事関数が価電子帯近傍から上述した位置に移動すると、その移動量は、ＭＩＳＦＥＴＱｎに比べて大きくなる。したがって、ＭＩＳＦＥＴＱｐでは、しきい値電圧の上昇も大きくなり問題となる。
【００３３】
そこで、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐでは、フェルミレベルピニングが、ゲート電極６ｂに含まれるシリコンの量を低減することにより緩和できる観点から、本実施の形態では、ＭＩＳＦＥＴＱｐのゲート電極６ｂとしてプラチナリッチシリサイド膜を使用している。つまり、プラチナリッチシリサイド膜の仕事関数は、ＭＩＳＦＥＴＱｐのしきい値電圧を低減するのに適している値を有しているので、ＭＩＳＦＥＴＱｐのゲート電極６ｂに使用される。そして、さらに、ゲート電極６ｂのシリコン含有率を下げることで、フェルミレベルピニングが緩和されるので、プラチナリッチシリサイド膜を使用している。ここで、プラチナリッチシリサイド膜とは、プラチナ原子に対するシリコン原子の比が１未満である組成を有する膜である。化学式で表せば、ＰｔＳｉｘ（ｘ＜１）となる。具体的に、プラチナリッチシリサイド膜の組成は、Ｐｔ３Ｓｉ、Ｐｔ１２Ｓｉ５、Ｐｔ２Ｓｉなどが考えられるが、これらの中では、シリコンの含有率を下げてフェルミレベルピニングを緩和する観点から、Ｐｔ３Ｓｉの組成をもつプラチナリッチシリサイド膜をゲート電極６ｂに使用することが望ましい。このように、ゲート電極６ｂの材料としてポリシリコン膜に代えて、プラチナリッチシリサイド膜を使用することにより、フェルミレベルピニングを緩和することができ、しきい値電圧を低下させることができる。しかし、ゲート電極６ｂをプラチナリッチシリサイド膜にしただけでは、種々の半導体装置を構成するＭＩＳＦＥＴで所望のしきい値を得るようにしきい値電圧の微調整を行なうことが困難である。
【００３４】
ゲート絶縁膜として酸化シリコン膜を用い、ゲート電極としてポリシリコン膜を用いた場合、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることにより、しきい値電圧を調整することは行なわれていた。ところが、ゲート絶縁膜として高誘電体膜を用い、ゲート電極としてポリシリコン膜を用いた場合、フェルミレベルピニングが生じるため、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることによるしきい値電圧の調整効果は消失してしまっていた。すなわち、導電型不純物を偏析させることによるしきい値電圧の調整は効果が得られなかった。しかし、ゲート絶縁膜に高誘電体膜を用い、ゲート電極にメタルリッチシリサイド膜を用いた場合、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることにより、しきい値電圧を調整できることを、本発明者らは見出した。つまり、ゲート絶縁膜として高誘電体膜を使用している場合には、フェルミレベルピニングが生じるため、導電型不純物の偏析による効果が得られないと考えられていたが、ゲート電極にメタルリッチシリサイド膜を用いた場合は、導電型不純物の偏析による効果が得られることが判明した。
【００３５】
そこで、本実施の形態では、プラチナリッチシリサイド膜からなるゲート電極６ｂに、導電型不純物を導入している。具体的には、ゲート電極６ｂとゲート絶縁膜５の界面近傍にホウ素（Ｂ）やアルミニウム（Ａｌ）などのｐ型不純物を偏析させている。これにより、ＭＩＳＦＥＴＱｐのしきい値電圧がｐ型不純物を導入させない場合に比べて、さらに低下させることができる。そして、ゲート電極６ｂとゲート絶縁膜５の界面に偏析させるｐ型不純物の濃度を変えることにより、しきい値電圧の低下量を変えることができるので、ＭＩＳＦＥＴＱｐのしきい値電圧の微調整を行なうことができる。このように、本実施の形態における特徴の一つは、プラチナリッチシリサイド膜からなるゲート電極６ｂに導電型不純物を導入する点にある。本実施の形態では、ゲート電極６ｂにｐ型不純物を導入しているが、しきい値電圧を上昇する方向に微調整したい場合には、ｐ型不純物ではなく、リン（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などのｎ型不純物を導入すればよい。そして、導入するｎ型不純物の濃度を変えることにより、しきい値電圧の微調整が可能となる。
【００３６】
ここで、偏析とは、ゲート絶縁膜５とゲート電極６ｂとの界面に存在する導電型不純物の濃度を高めることをいう。具体的には、プラチナリッチシリサイド膜からなるゲート電極６ｂを形成する際、ゲート電極６ｂの上部から下部に向かってシリサイド反応が進むが、このシリサイド反応の進行によって、ゲート電極６ｂに導入された導電型不純物がゲート絶縁膜５とゲート電極６ｂの界面に集められて界面における不純物濃度が高まるのである。
【００３７】
図２は、ゲート電極に導入された導電型不純物のプロファイルを示したものである。図２において、ゲート電極に導入される導電型不純物は、例えばｐ型不純物であるホウ素（Ｂ）である。図２（ａ）は、シリサイド反応をする前のゲート電極（ポリシリコン膜よりなるゲート電極）に導入されたホウ素の濃度プロファイルを示したものである。図２（ａ）において、縦軸は、半導体基板からの位置を示している。すなわち、半導体基板上に高誘電体膜からなるゲート絶縁膜が形成されており、このゲート絶縁膜上にポリシリコン膜よりなるゲート電極が形成されている。また、横軸は、ホウ素の濃度を示している。図２（ａ）に示すように、シリサイド反応をする前のゲート電極には、表面からゲート絶縁膜との界面まで一様にホウ素が導入されていることがわかる。
【００３８】
一方、図２（ｂ）は、シリサイド反応後のゲート電極（プラチナリッチシリサイド膜よりなるゲート電極）に導入されたホウ素の濃度プロファイルを示したものである。図２（ｂ）に示すように、シリサイド反応後のゲート電極では、表面からゲート絶縁膜との界面まで、ホウ素の濃度が一様ではなく、ゲート電極とゲート絶縁膜の界面で高まっていることがわかる。言い換えれば、シリサイド反応後のゲート電極では、導電型不純物であるホウ素が、ゲート電極とゲート絶縁膜との界面に偏析していることがわかる。
【００３９】
次に、図１のＭＩＳＦＥＴＱｐにおいて、ゲート電極６ｂの両側の側壁には、サイドウォール１１が形成されており、このサイドウォール１１下のｎ型ウェル４内には、低濃度ｐ型不純物拡散領域９、１０が形成されている。そして、低濃度ｐ型不純物拡散領域９、１０の外側には、高濃度ｐ型不純物拡散領域１４、１５が形成されている。低濃度ｐ型不純物拡散領域９、１０および高濃度ｐ型不純物拡散領域１４、１５には、ホウ素などのｐ型不純物（導電型不純物）が導入されており、低濃度ｐ型不純物拡散領域９、１０に比べて高濃度ｐ型不純物拡散領域１４、１５の方が高濃度にｐ型不純物が導入されている。低濃度ｐ型不純物拡散領域９、１０と高濃度ｐ型不純物拡散領域１４、１５により、ＭＩＳＦＥＴＱｐのソース領域とドレイン領域が形成されている。ソース領域およびドレイン領域を低濃度ｐ型不純物拡散領域９、１０と高濃度ｐ型不純物拡散領域１４、１５で形成しているのは、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とするためである。
【００４０】
ＭＩＳＦＥＴＱｎおよびＭＩＳＦＥＴＱｐは上記のように構成されており、このＭＩＳＦＥＴＱｎおよびＭＩＳＦＥＴＱｐを覆うように、例えば酸化シリコン膜よりなる絶縁膜１６、１７が形成されている。そして、絶縁膜１６、１７を貫通するようにコンタクトホール１８が形成されている。コンタクトホール１８は、高濃度ｎ型不純物拡散領域１２、１３および高濃度ｐ型不純物拡散領域１４、１５に達している。このコンタクトホール１８内には、チタン／窒化チタン膜１９ａおよびタングステン膜１９ｂが埋め込まれており、プラグ２０が形成されている、そして、プラグ２０に接続するように配線２２が形成されている。配線２２は、例えば、チタン／窒化チタン膜２１ａ、アルミニウム膜２１ｂおよびチタン／窒化チタン膜２１ｃの積層膜から構成されている。
【００４１】
次に、本実施の形態におけるＣＭＩＳＦＥＴの製造方法について、図面を参照しながら説明する。
【００４２】
まず、図３に示すように、ｐ型の単結晶シリコンからなる半導体基板３０の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域３１を形成する。素子分離領域３１は、溝を形成した後、この溝内に酸化シリコン膜を埋め込み、半導体基板３０の表面を化学的機械的研磨法（Chemical Mechanical Polishing）を用いて研磨することにより形成することができる。
【００４３】
次に、半導体基板３０のｎチャネル型ＭＩＳＦＥＴ形成領域にホウ素をイオン注入し、半導体基板３０のｐチャネル型ＭＩＳＦＥＴ形成領域にリンをイオン注入する。続いて、半導体基板３０に対して熱処理を施すことにより、ホウ素およびリンを半導体基板３０内に拡散させて、ｐ型ウェル３２およびｎ型ウェル３３を形成する。
【００４４】
そして、ｐ型ウェル３２とｎ型ウェル３３のそれぞれの表面に、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン注入する。その後、図４に示すように、ｐ型ウェル３２とｎ型ウェル３３のそれぞれの表面に、ハフニウムアルミネート膜からなるゲート絶縁膜３４を形成する。ハフニウムアルミネート膜は、ＣＶＤ（Chemical Vapor Deposition）法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）を使用して形成することができる。
【００４５】
次に、図５に示すように、ゲート絶縁膜３４上にポリシリコン膜３５を形成する。ポリシリコン膜３５は、例えばＣＶＤ法を使用して形成することができ、その膜厚は、例えば５０ｎｍである。続いて、図６に示すように、半導体基板３０のｐチャネル型ＭＩＳＦＥＴ形成領域に例えばホウ素（Ｂ）などの導電型不純物をイオン注入する。このとき、導電型不純物のドーズ量は、例えば５×１０１４〜５×１０１５／ｃｍ２である。
【００４６】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、シリコンゲート電極３６ａ、３６ｂを形成する。続いて、図８に示すように、ｐ型ウェル３２内にリンまたは砒素をイオン注入することにより、低濃度ｎ型不純物拡散領域３７、３８を形成する。同様に、ｎ型ウェル３３内にホウ素をイオン注入することにより、低濃度ｐ型不純物拡散領域３９、４０を形成する。その後、シリコンゲート電極３６ａ、３６ｂの側壁にサイドウォール４１を形成する。サイドウォール４１は、半導体基板３０上に例えばＣＶＤ法を使用して酸化シリコン膜を形成し、形成した酸化シリコン膜を異方性エッチングすることにより形成する。
【００４７】
続いて、図９に示すように、ｐ型ウェル３２内にリンまたは砒素をイオン注入し、ｎ型ウェル３３内にホウ素をイオン注入する。その後、半導体基板３０に熱処理を施して、これらの不純物を拡散させることにより、ｐ型ウェル３２内に高濃度ｎ型不純物拡散領域４２、４３を形成し、ｎ型ウェル３３内に高濃度ｐ型不純物拡散領域４４、４５を形成する。
【００４８】
次に、図１０に示すように、半導体基板３０上にＣＶＤ法を使用して酸化シリコン膜４６を形成した後、化学的機械的研磨法を用いて酸化シリコン膜４６の表面を研磨および平坦化することにより、シリコンゲート電極３６ａ、３６ｂの表面を露出する。
【００４９】
そして、酸化シリコン膜４６上に絶縁膜４７を例えばＣＶＤ法を使用して形成した後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜４７をパターニングする。パターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域上にだけ、絶縁膜４７が残るように行なわれる。続いて、図１１に示すように、例えばスパッタリング法を使用して、半導体基板３０上にニッケル膜４８を形成する。このニッケル膜４８の膜厚は、例えば３５ｎｍである。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ａとニッケル膜４８とは直接接触しているが、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ｂ上には、絶縁膜４７が形成されているので、シリコンゲート電極３６ｂとニッケル膜４８は直接接触していない。
【００５０】
次に、半導体基板３０に対して、例えば４００℃程度の熱処理を施す。これにより、ニッケル膜４８と直接接触しているシリコンゲート電極３６ａでシリサイド反応が進行し、ニッケルシリサイド膜よりなるゲート電極４９が形成される。シリコンゲート電極３６ａに対するニッケル膜４８の膜厚を約６割から7割に設定することにより、シリコンゲート電極３６ａとニッケル膜４８との反応によって形成されたニッケルシリサイド膜は、ニッケル原子に対するシリコン原子の比がほぼ１となる（ＮｉＳｉｘ：ｘ＝１）。一方、ニッケル膜４８と直接接触していないシリコンゲート電極３６ｂでは、シリサイド反応は生じない。
【００５１】
続いて、例えば、硫酸と過酸化水素との混合液を用いて、ニッケル膜４８を除去した後、パターニングされている絶縁膜４７をエッチングで除去する。その後、半導体基板３０上に、例えばＣＶＤ法を使用して絶縁膜５０を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜５０をパターニングする。パターニングは、図１２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域にだけ、絶縁膜５０が残るように行なわれる。
【００５２】
次に、例えば、スパッタリング法を使用して、半導体基板３０上にプラチナ膜５１を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ｂとプラチナ膜５１とは直接接触しているが、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート電極４９上には、絶縁膜５０が形成されているので、ゲート電極４９とプラチナ膜５１は直接接触していない。プラチナ膜５１の膜厚は、シリコンゲート電極３６ｂの膜厚（５０ｎｍ）の２倍以上の膜厚（１００ｎｍ）、望ましくは３倍以上の膜厚（１５０ｎｍ）を有するように形成されている。
【００５３】
続いて、半導体基板３０に対して、例えば４００℃程度の熱処理を施す。これにより、プラチナ膜５１と直接接触しているシリコンゲート電極３６ｂでシリサイド反応が進行し、プラチナリッチシリサイド膜よりなるゲート電極５２が形成される。シリコンゲート電極３６ｂの膜厚に比べてプラチナ膜５１の膜厚が十分に厚くなっているので、シリコンゲート電極３６ｂとプラチナ膜５１との反応によって形成されたプラチナシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満となる（ＰｔＳｉｘ：ｘ＜１）。したがって、シリコンゲート電極３６ｂとプラチナ膜５１との反応によって、プラチナリッチシリサイド膜よりなるゲート電極５２が形成される。ここで、シリコンゲート電極３６ｂには、導電型不純物としてホウ素が導入されている。このホウ素は、シリコンゲート電極３６ｂ中にほぼ均一に導入されている。しかし、上述したシリコンゲート電極３６ｂとプラチナ膜５１とのシリサイド反応によって、ホウ素は、ゲート絶縁膜３４の界面に偏析する。すなわち、シリサイド反応は、シリコンゲート電極３６ｂの表面からゲート絶縁膜３４との界面に向かって進行する。このとき、シリコンゲート電極３６ｂに導入されているホウ素は、シリサイド反応の進行にともない、シリコンゲート電極３６ｂとゲート絶縁膜３４との界面に集められる。このようにして、プラチナリッチシリサイド膜よりなるゲート電極５２が形成されるとともに、ゲート電極５２とゲート絶縁膜３４の界面にホウ素を偏析させることができる。
【００５４】
次に、図１３に示すように、強酸（王水）を用いたウェットエッチングまたは化学的機械的研磨法を用いて未反応のプラチナ膜５１を除去し、続いて、エッチングにより絶縁膜５０を除去する。これにより、ニッケルシリサイド膜よりなるゲート電極４９およびプラチナリッチシリサイド膜よりなるゲート電極５２の表面をそれぞれ露出させる。
【００５５】
次に、図１４に示すように、例えばＣＶＤ法を使用して酸化シリコン膜４６上に酸化シリコン膜５３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜４６および酸化シリコン膜５３にコンタクトホール５４を形成する。その後、コンタクトホール５４の内部を含む酸化シリコン膜５３上に、例えば、スパッタリング法を使用してチタン／窒化チタン膜５５ａを形成する。続いて、チタン／窒化チタン膜５５ａ上に、例えばＣＶＤ法を使用してタングステン膜５５ｂを形成する。これにより、コンタクトホール５４の内部は、チタン／窒化チタン膜５５ａおよびタングステン膜５５ｂによって埋め込まれる。そして、酸化シリコン膜５３上に形成されたチタン／窒化チタン膜５５ａおよびタングステン膜５５ｂを、化学的機械的研磨法を使用して除去することで、コンタクトホール５４の内部にだけチタン／窒化チタン膜５５ａおよびタングステン膜５５ｂを残し、プラグ５６を形成する。
【００５６】
次に、図１５に示すように、酸化シリコン膜５３上にチタン／窒化チタン膜５７ａ、アルミニウム膜５７ｂおよびチタン／窒化チタン膜５７ｃよりなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して積層膜をパターニングすることにより、配線５８を形成する。このようにして、本実施の形態におけるＣＭＩＳＦＥＴを形成することができる。
【００５７】
次に、本実施の形態におけるｐチャネル型ＭＩＳＦＥＴによれば、しきい値電圧を低減できることについて説明する。
【００５８】
図１６は、ゲート絶縁膜としてハフニウムアルミネート膜を使用した場合におけるｐチャネル型ＭＩＳＦＥＴのゲート電圧（Ｖ）と容量との関係を示したグラフである。図１６において、縦軸は容量を示しており、横軸はゲート電圧を示している。図１６は、ゲート電極として、プラチナシリサイド膜（ＰｔＳｉｘ：ｘ＝１）、プラチナリッチシリサイド膜（ＰｔＳｉｘ：ｘ＜１）、プラチナリッチシリサイド膜にホウ素（Ｂ）を導入（ドーピング）した場合のそれぞれにおける、ゲート電圧と容量の関係を示している。図１６に示すように、ゲート電極としてプラチナシリサイド膜を使用した場合の曲線に比べて、ゲート電極としてプラチナリッチシリサイド膜を使用した場合の曲線は、ゲート電圧の正方向にシフトしていることがわかる。ここで、ｐチャネル型ＭＩＳＦＥＴのゲート電圧と容量の関係が、ゲート電圧の正方向にシフトしているほど、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が低くなる。したがって、ゲート電極としてプラチナシリサイド膜を使用するよりもプラチナリッチシリサイド膜を使用する方が、しきい値電圧を低くすることができる。さらに、ゲート電極にプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入する場合は、ゲート電極にプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入しない場合に比べて、曲線がゲート電圧の正方向にシフトしている。このため、ホウ素を導入することにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧をさらに低くすることができることがわかる。
【００５９】
図１７は、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、プラチナリッチシリサイド膜にホウ素（Ｂ）を導入した場合のそれぞれにおける、フラットバンド電圧（Ｖ）を示している。図１７において、ゲート電極としてプラチナシリサイド膜を使用した場合のフラットバンド電圧は、約０．５５Ｖ、ゲート電極としてプラチナリッチシリサイド膜を使用した場合のフラットバンド電圧は、約０．９Ｖとなっている。さらに、ゲート電極としてプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入した場合のフラットバンド電圧は、約１．０Ｖとなっている。ｐチャネル型ＭＩＳＦＥＴの場合、フラットバンド電圧が正方向にシフトするほど、しきい値電圧は低くなる。このため、ゲート電極としてプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入することにより、しきい値電圧を最も低くすることができることがわかる。つまり、プラチナシリサイド膜からプラチナリッチシリサイド膜にすることで約０．３５Ｖ、さらにプラチナリッチシリサイド膜にホウ素を導入することにより約０．１Ｖのシフトが認められる。このように、図１６および図１７に示す一例から、プラチナリッチシリサイド膜に導電型不純物を導入することにより、しきい値電圧を微調整できることがわかる。
【００６０】
図１８は、ゲート絶縁膜としてハフニウムオキシナイトライド膜（ＨｆＯＮ膜）を使用した場合におけるｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（Ｖ）およびしきい値電圧（Ｖ）を示したグラフである。ゲート電極として、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜のそれぞれを用いた場合のフラットバンド電圧（Ｖ）およびしきい値電圧（Ｖ）が示されている。黒丸がフラットバンド電圧を示し、白丸がしきい値電圧を示している。
【００６１】
図１８に示すように、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜になるにつれて、フラットバンド電圧が上昇していることがわかる。しきい値電圧も同様の変化をして、ホウ素を導入したプラチナリッチシリサイド膜で、最もしきい値電圧の絶対値が低くなることがわかる。言い換えれば、ゲート絶縁膜に高誘電体膜を使用した場合、ゲート電極を構成するプラチナリッチシリサイド膜にホウ素などの導電型不純物を導入することで、しきい値電圧を微調整できることがわかる。
【００６２】
本実施の形態によれば、導電型不純物を含有するプラチナリッチシリサイド膜をゲート電極として使用することにより、しきい値電圧を調整することができる。したがって、しきい値電圧を調整することにより、高いＯＮ電流を有し、かつ、しきい値電圧の低い半導体装置を製造することができる。また、種々の半導体装置に要求されるしきい値電圧を実現することができる。
【００６３】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴにおいて、プラチナリッチシリサイド膜よりなるゲート電極５２に導電型不純物（例えば、ホウ素）を導入する場合について説明した。ここで、プラチナリッチシリサイド膜に代えて、ニッケルリッチシリサイド膜、ルテニウム（Ｒｕ）リッチシリサイド膜またはイリジウム（Ｉｒ）リッチシリサイド膜に導電型不純物を導入しても同様の効果が得られる。
【００６４】
また、本実施の形態では、図６に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜３５にホウ素を導入する例について説明したが、これに限らず、例えば図９に示すように、ｎ型ウェル３３内に高濃度ｐ型不純物拡散領域４４、４５を形成する際、
シリコンゲート電極３６ｂにホウ素を導入してもよい。
【００６５】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴには、導電型不純物を導入しない例について説明したが、導電型不純物を導入してもよい。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態におけるＣＭＩＳＦＥＴを示す断面図である。
【図２】（ａ）は、シリサイド反応する前のゲート電極に導入されているホウ素の濃度プロファイルを示す図であり、（ｂ）は、シリサイド反応後のゲート電極に導入されているホウ素の濃度プロファイルを示す図である。
【図３】実施の形態におけるＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図４】図３に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図５】図４に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図６】図５に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図７】図６に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図８】図７に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図９】図８に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１０】図９に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１１】図１０に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１２】図１１に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１３】図１２に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１４】図１３に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１５】図１４に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１６】ゲート絶縁膜としてハフニウムアルミネート膜、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるゲート電圧と容量との関係を示すグラフである。
【図１７】ゲート絶縁膜としてハフニウムアルミネート膜、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるフラットバンド電圧を示すグラフである。
【図１８】ゲート絶縁膜としてＨｆＯＮ膜、ゲート電極として、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるフラットバンド電圧およびしきい値電圧を示すグラフである。
【符号の説明】
【００６９】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ａ ゲート電極
６ｂ ゲート電極
７ 低濃度ｎ型不純物拡散領域
８ 低濃度ｎ型不純物拡散領域
９ 低濃度ｐ型不純物拡散領域
１０ 低濃度ｐ型不純物拡散領域
１１ サイドウォール
１２ 高濃度ｎ型不純物拡散領域
１３ 高濃度ｎ型不純物拡散領域
１４ 高濃度ｐ型不純物拡散領域
１５ 高濃度ｐ型不純物拡散領域
１６ 絶縁膜
１７ 絶縁膜
１８ コンタクトホール
１９ａ チタン／窒化チタン膜
１９ｂ タングステン膜
２０ プラグ
２１ａ チタン／窒化チタン膜
２１ｂ アルミニウム膜
２１ｃ チタン／窒化チタン膜
２２ 配線
３０ 半導体基板
３１ 素子分離領域
３２ ｐ型ウェル
３３ ｎ型ウェル
３４ ゲート絶縁膜
３５ ポリシリコン膜
３６ａ シリコンゲート電極
３６ｂ シリコンゲート電極
３７ 低濃度ｎ型不純物拡散領域
３８ 低濃度ｎ型不純物拡散領域
３９ 低濃度ｐ型不純物拡散領域
４０ 低濃度ｐ型不純物拡散領域
４１ サイドウォール
４２ 高濃度ｎ型不純物拡散領域
４３ 高濃度ｎ型不純物拡散領域
４４ 高濃度ｐ型不純物拡散領域
４５ 高濃度ｐ型不純物拡散領域
４６ 酸化シリコン膜
４７ 絶縁膜
４８ ニッケル膜
４９ ゲート電極
５０ 絶縁膜
５１ プラチナ膜
５２ ゲート電極
５３ 酸化シリコン膜
５４ コンタクトホール
５５ａ チタン／窒化チタン膜
５５ｂ タングステン膜
５６ プラグ
５７ａ チタン／窒化チタン膜
５７ｂ アルミニウム膜
５７ｃ チタン／窒化チタン膜
５８ 配線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ハフニウム（Ｈｆ）系ゲート絶縁膜上にゲート電極を形成したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
米国特許第６，５９９，８３１ Ｂ１号公報（特許文献１）には、酸化シリコン膜よりなるゲート絶縁膜上にゲート電極を形成したＭＩＳＦＥＴについて記載されている。具体的には、ゲート電極としてフルシリサイド電極を用い、ドーパントによってＭＩＳＦＥＴのしきい値電圧を制御する技術が開示されている。
【０００３】
近年、ゲート絶縁膜として酸化シリコン膜ではなく、酸化シリコン膜より誘電率の高い高誘電体膜を用いることが検討されている。この場合、ポリシリコン膜よりなるゲート電極のフェルミレベル（仕事関数）が酸化シリコン膜上でとりうるフェルミレベルからＭＩＳＦＥＴのしきい値が上昇する方向にシフトする現象が報告されている。この現象は、フェルミレベルピニングとして解釈されている（非特許文献１）。
【特許文献１】米国特許第６，５９９，８３１ Ｂ１号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTORON DEVICES、VOL.51、No6、JUNE 2004、pp.971-984
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにおいて、ゲート絶縁膜は、酸化シリコン膜が使用されている。
【０００５】
ところが、近年、半導体装置を構成するＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。この現象によってゲート絶縁膜中にトンネル電流が流れる。このため、ＭＩＳＦＥＴのリーク電流が増大することになる。
【０００６】
そこで、ゲート絶縁膜として、酸化シリコン膜に代えて、酸化シリコン膜よりも誘電率の高い高誘電体膜に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜で構成した場合と同じ容量であっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体膜の材料としては、ハフニウム（Ｈｆ）酸化物やジルコニウム（Ｚｒ）酸化物といった金属酸化物が検討されている。
【０００７】
このように、ＭＩＳＦＥＴのゲート絶縁膜として高誘電体膜を使用することにより、ゲート絶縁膜を通過するリーク電流を低減することができるが、新たな問題が発生する。
【０００８】
従来、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴでは、ゲート電極としてポリシリコン膜が使用されている。そして、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。これは、ゲート絶縁膜として酸化シリコン膜を使用した場合の例である。すなわち、ゲート絶縁膜として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【０００９】
ところが、ゲート絶縁膜として、高誘電体膜を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜として高誘電体膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。このフェルミレベルピニングは、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。すなわち、ゲート絶縁膜に高誘電体膜を使用した場合のしきい値電圧の上昇は、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。また、ゲート絶縁膜として酸化シリコン膜を用いた場合は、ゲート電極（ポリシリコン膜）とゲート絶縁膜の界面に導電型不純物を偏析させることにより、ＭＩＳＦＥＴのしきい値電圧の調整をすることが可能であった。これに対し、ゲート絶縁膜に高誘電体膜を用いた場合は、フェルミレベルピニングにより、導電型不純物をゲート電極（ポリシリコン膜）とゲート絶縁膜の界面に偏析させることによるしきい値電圧の制御効果は、ほとんど消失する。
【００１０】
このことから、ＭＩＳＦＥＴでしきい値電圧の上昇が生じ、ＭＩＳＦＥＴの低消費電力設計が困難になる。特に、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成するＣＭＩＳ回路では、低消費電力設計が困難となる。
【００１１】
フェルミレベルピニングは、高誘電体膜よりなるゲート絶縁膜上に形成されたゲート電極に含まれるシリコンの量に左右されると考えられている。そこで、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極に含まれるシリコンの量を低減することにより、フェルミレベルピニングを緩和することが検討されている。例えば、特願２００４−２９２４２０号には、ゲート電極をプラチナリッチシリサイド膜で形成することにより、フェルミレベルピニングを緩和する技術が記載されている。すなわち、シリコン原子に対するプラチナ原子の比を大きくしたプラチナリッチシリサイド膜をゲート電極として用いることにより、しきい値電圧を低下させている。
【００１２】
ここで、種々の半導体装置に使用されるＭＩＳＦＥＴは、それぞれの用途によって要求されるしきい値電圧が異なる。このため、ゲート電極をメタルリッチシリサイド膜で形成することだけでは、それぞれの用途に使用されるＭＩＳＦＥＴのしきい値電圧を調整するには不充分であるという問題点がある。
【００１３】
本発明の目的は、ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にＭＩＳＦＥＴのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを有するＭＩＳＦＥＴを含む半導体装置に関するものである。そして、前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とするものである。
【００１７】
本発明による半導体装置の製造方法は、（ａ）半導体基板上に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にＭＩＳＦＥＴのシリコンゲート電極を形成する工程と、（ｃ）前記シリコンゲート電極内に導電型不純物を導入する工程とを備える。さらに、（ｄ）前記半導体基板上に、前記シリコンゲート電極よりも厚い膜厚の絶縁膜を形成した後、前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、（ｅ）前記シリコンゲート電極の上部にメタル膜を形成する工程とを備える。そして、（ｆ）前記半導体基板を加熱し、前記シリコンゲート電極と前記メタル膜を反応させることにより、メタル原子に対するシリコン原子の比が１未満のメタルシリサイド膜からなるゲート電極を形成し、前記ゲート絶縁膜と前記ゲート電極の界面近傍に前記導電型不純物を偏析させる工程とを備えることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ゲート電極をメタルリッチシリサイド膜で形成するとともに導電型不純物を導入したので、ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合に、ＭＩＳＦＥＴのしきい値電圧を低下することができるとともにしきい値電圧の微調整をすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は、本実施の形態１におけるＣＭＩＳＦＥＴの構成を示した断面図である。左側に形成されているＭＩＳＦＥＴＱｎがｎチャネル型ＭＩＳＦＥＴであり、右側に形成されているＭＩＳＦＥＴＱｐがｐチャネル型ＭＩＳＦＥＴである。
【００２２】
図１において、半導体基板１には、素子分離領域２が形成されており、素子分離領域２で分離された活性領域には、ｐ型ウェル３あるいはｎ型ウェル４が形成されている。ｐ型ウェル３上には、ＭＩＳＦＥＴＱｎが形成されており、ｎ型ウェル４上には、ＭＩＳＦＥＴＱｐが形成されている。
【００２３】
ＭＩＳＦＥＴＱｎは、ｐ型ウェル３上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極６ａが形成されている。ゲート絶縁膜５は、酸化シリコン膜より誘電率の高い高誘電体膜から構成される。
【００２４】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。
【００２５】
しかし、素子の微細化に伴い、ゲート絶縁膜の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００２６】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００２７】
例えば、高誘電体膜として、ハフニウム酸化物の一つであるハフニウムアルミネート膜（ＨｆＡｌＯＮ膜）が使用されるが、ハフニウムアルミネート膜に代えて、酸化ハフニウム膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、ハフニウムアルミネート膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、ハフニウムアルミネート膜を用いた場合と同様の効果が得られる。
【００２８】
ゲート絶縁膜５上に形成されるゲート電極６ａは、ニッケルシリサイド膜から形成されている。ゲート電極の材料として、一般にポリシリコン膜が使用されているが、本実施の形態では、メタルシリサイド膜の一種であるニッケルシリサイド膜を使用している。ＭＩＳＦＥＴＱｎのゲート電極として、一般的なポリシリコン膜を用いても良い。ゲート電極内のキャリアの空乏化によるＭＩＳＦＥＴＱｎの駆動電流の飽和を改善するには、キャリアの空乏化の影響がないメタルシリサイド膜を使用するのが好ましく、たとえばニッケルシリサイド膜がふさわしい。ニッケルシリサイド膜のみでなく、プラチナシリサイド膜、イリジウムシリサイド膜及びルテニウムシリサイド膜のようなシリサイド膜にしても良い。高誘電体膜をゲート絶縁膜５として使用しているＭＩＳＦＥＴＱｎにおいて、ゲート電極６ａにポリシリコン膜あるいはニッケルシリサイド膜を使用すると、フェルミレベルピニングによるしきい値の上昇が生じるが、後述するＭＩＳＦＥＴＱｐのしきい値上昇と比較して、顕著ではない。
【００２９】
ここで、このニッケルシリサイド膜において、ニッケル原子に対するシリコン原子の比はほぼ１とするのが良い。シリコン原子の比を1未満にしても良いが、ｎチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｎでは、相対的なＮｉ原子比の増加に伴ってゲート電極６ａの仕事関数は増加する方向に変化する。このため、ＭＩＳＦＥＴＱｎのしきい値電圧は上昇する。しきい値の増加を抑制するには、ニッケル原子に対するシリコン原子の比をほぼ１にするのが好ましい。この金属原子に対するシリコン原子の比は、他のメタルシリサイド膜を用いる場合も同様である。
【００３０】
次に、ゲート電極６ａの両側の側壁には、サイドウォール１１が形成されており、サイドウォール１１下のｐ型ウェル３内には、低濃度ｎ型不純物拡散領域７、８が形成されている。低濃度ｎ型不純物拡散領域７、８の外側には、高濃度ｎ型不純物拡散領域１２、１３が形成されている。低濃度ｎ型不純物拡散領域７、８および高濃度ｎ型不純物拡散領域１２、１３には、リンや砒素などのｎ型不純物（導電型不純物）が導入されているが、低濃度ｎ型不純物拡散領域７、８に比べて高濃度ｎ型不純物拡散領域１２、１３の方が高濃度にｎ型不純物が導入されている。低濃度ｎ型不純物拡散領域７、８と高濃度ｎ型不純物拡散領域１２、１３により、ＭＩＳＦＥＴＱｎのソース領域とドレイン領域が形成されている。ソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域７、８と高濃度ｎ型不純物拡散領域１２、１３で形成しているのは、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とするためである。
【００３１】
次に、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐの構成について説明する。ＭＩＳＦＥＴＱｐは、ｎ型ウェル４上にゲート絶縁膜５が形成されている。このゲート絶縁膜５は、上述したＭＩＳＦＥＴＱｎのゲート絶縁膜５と同様に、酸化シリコン膜より誘電率の高い高誘電体膜から形成されている。
【００３２】
ゲート絶縁膜５上にはゲート電極６ｂが形成されており、このゲート電極６ｂは、プラチナリッチシリサイド膜から形成されている。上述したように、ゲート絶縁膜５として、高誘電体膜を使用し、ゲート電極６ｂとしてポリシリコン膜を使用すると、フェルミレベルピニングにより、しきい値電圧の上昇が生じる。このしきい値電圧の上昇は、ｎチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｎよりも、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐのほうが顕著に現われる。すなわち、ＭＩＳＦＥＴＱｎとＭＩＳＦＥＴＱｐとも、フェルミレベルピニングによりゲート電極の仕事関数（フェルミレベル）が概ねＳ
iの禁制帯の中央より伝導帯側によった位置に固定される。ＭＩＳＦＥＴＱｎでは、伝導帯近傍にゲート電極の仕事関数がある場合、しきい値電圧を低くすることができるが、フェルミレベルピニングにより、伝導帯近傍から上述した位置にゲート電極の仕事関数が移動したとしてもそれほど移動量は大きくないので、しきい値電圧の上昇はあるにしてもそれほど問題は生じない。これに対し、ＭＩＳＦＥＴＱｐでは、価電子帯近傍にゲート電極の仕事関数がある場合に、しきい値電圧を低くできる。ところが、フェルミレベルピニングにより、仕事関数が価電子帯近傍から上述した位置に移動すると、その移動量は、ＭＩＳＦＥＴＱｎに比べて大きくなる。したがって、ＭＩＳＦＥＴＱｐでは、しきい値電圧の上昇も大きくなり問題となる。
【００３３】
そこで、ｐチャネル型ＭＩＳＦＥＴであるＭＩＳＦＥＴＱｐでは、フェルミレベルピニングが、ゲート電極６ｂに含まれるシリコンの量を低減することにより緩和できる観点から、本実施の形態では、ＭＩＳＦＥＴＱｐのゲート電極６ｂとしてプラチナリッチシリサイド膜を使用している。つまり、プラチナリッチシリサイド膜の仕事関数は、ＭＩＳＦＥＴＱｐのしきい値電圧を低減するのに適している値を有しているので、ＭＩＳＦＥＴＱｐのゲート電極６ｂに使用される。そして、さらに、ゲート電極６ｂのシリコン含有率を下げることで、フェルミレベルピニングが緩和されるので、プラチナリッチシリサイド膜を使用している。ここで、プラチナリッチシリサイド膜とは、プラチナ原子に対するシリコン原子の比が１未満である組成を有する膜である。化学式で表せば、ＰｔＳｉｘ（ｘ＜１）となる。具体的に、プラチナリッチシリサイド膜の組成は、Ｐｔ３Ｓｉ、Ｐｔ１２Ｓｉ５、Ｐｔ２Ｓｉなどが考えられるが、これらの中では、シリコンの含有率を下げてフェルミレベルピニングを緩和する観点から、Ｐｔ３Ｓｉの組成をもつプラチナリッチシリサイド膜をゲート電極６ｂに使用することが望ましい。このように、ゲート電極６ｂの材料としてポリシリコン膜に代えて、プラチナリッチシリサイド膜を使用することにより、フェルミレベルピニングを緩和することができ、しきい値電圧を低下させることができる。しかし、ゲート電極６ｂをプラチナリッチシリサイド膜にしただけでは、種々の半導体装置を構成するＭＩＳＦＥＴで所望のしきい値を得るようにしきい値電圧の微調整を行なうことが困難である。
【００３４】
ゲート絶縁膜として酸化シリコン膜を用い、ゲート電極としてポリシリコン膜を用いた場合、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることにより、しきい値電圧を調整することは行なわれていた。ところが、ゲート絶縁膜として高誘電体膜を用い、ゲート電極としてポリシリコン膜を用いた場合、フェルミレベルピニングが生じるため、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることによるしきい値電圧の調整効果は消失してしまっていた。すなわち、導電型不純物を偏析させることによるしきい値電圧の調整は効果が得られなかった。しかし、ゲート絶縁膜に高誘電体膜を用い、ゲート電極にメタルリッチシリサイド膜を用いた場合、ゲート絶縁膜とゲート電極との界面に導電型不純物を偏析させることにより、しきい値電圧を調整できることを、本発明者らは見出した。つまり、ゲート絶縁膜として高誘電体膜を使用している場合には、フェルミレベルピニングが生じるため、導電型不純物の偏析による効果が得られないと考えられていたが、ゲート電極にメタルリッチシリサイド膜を用いた場合は、導電型不純物の偏析による効果が得られることが判明した。
【００３５】
そこで、本実施の形態では、プラチナリッチシリサイド膜からなるゲート電極６ｂに、導電型不純物を導入している。具体的には、ゲート電極６ｂとゲート絶縁膜５の界面近傍にホウ素（Ｂ）やアルミニウム（Ａｌ）などのｐ型不純物を偏析させている。これにより、ＭＩＳＦＥＴＱｐのしきい値電圧がｐ型不純物を導入させない場合に比べて、さらに低下させることができる。そして、ゲート電極６ｂとゲート絶縁膜５の界面に偏析させるｐ型不純物の濃度を変えることにより、しきい値電圧の低下量を変えることができるので、ＭＩＳＦＥＴＱｐのしきい値電圧の微調整を行なうことができる。このように、本実施の形態における特徴の一つは、プラチナリッチシリサイド膜からなるゲート電極６ｂに導電型不純物を導入する点にある。本実施の形態では、ゲート電極６ｂにｐ型不純物を導入しているが、しきい値電圧を上昇する方向に微調整したい場合には、ｐ型不純物ではなく、リン（Ｐ）や砒素（Ａｓ）、アンチモン（Ｓｂ）などのｎ型不純物を導入すればよい。そして、導入するｎ型不純物の濃度を変えることにより、しきい値電圧の微調整が可能となる。
【００３６】
ここで、偏析とは、ゲート絶縁膜５とゲート電極６ｂとの界面に存在する導電型不純物の濃度を高めることをいう。具体的には、プラチナリッチシリサイド膜からなるゲート電極６ｂを形成する際、ゲート電極６ｂの上部から下部に向かってシリサイド反応が進むが、このシリサイド反応の進行によって、ゲート電極６ｂに導入された導電型不純物がゲート絶縁膜５とゲート電極６ｂの界面に集められて界面における不純物濃度が高まるのである。
【００３７】
図２は、ゲート電極に導入された導電型不純物のプロファイルを示したものである。図２において、ゲート電極に導入される導電型不純物は、例えばｐ型不純物であるホウ素（Ｂ）である。図２（ａ）は、シリサイド反応をする前のゲート電極（ポリシリコン膜よりなるゲート電極）に導入されたホウ素の濃度プロファイルを示したものである。図２（ａ）において、縦軸は、半導体基板からの位置を示している。すなわち、半導体基板上に高誘電体膜からなるゲート絶縁膜が形成されており、このゲート絶縁膜上にポリシリコン膜よりなるゲート電極が形成されている。また、横軸は、ホウ素の濃度を示している。図２（ａ）に示すように、シリサイド反応をする前のゲート電極には、表面からゲート絶縁膜との界面まで一様にホウ素が導入されていることがわかる。
【００３８】
一方、図２（ｂ）は、シリサイド反応後のゲート電極（プラチナリッチシリサイド膜よりなるゲート電極）に導入されたホウ素の濃度プロファイルを示したものである。図２（ｂ）に示すように、シリサイド反応後のゲート電極では、表面からゲート絶縁膜との界面まで、ホウ素の濃度が一様ではなく、ゲート電極とゲート絶縁膜の界面で高まっていることがわかる。言い換えれば、シリサイド反応後のゲート電極では、導電型不純物であるホウ素が、ゲート電極とゲート絶縁膜との界面に偏析していることがわかる。
【００３９】
次に、図１のＭＩＳＦＥＴＱｐにおいて、ゲート電極６ｂの両側の側壁には、サイドウォール１１が形成されており、このサイドウォール１１下のｎ型ウェル４内には、低濃度ｐ型不純物拡散領域９、１０が形成されている。そして、低濃度ｐ型不純物拡散領域９、１０の外側には、高濃度ｐ型不純物拡散領域１４、１５が形成されている。低濃度ｐ型不純物拡散領域９、１０および高濃度ｐ型不純物拡散領域１４、１５には、ホウ素などのｐ型不純物（導電型不純物）が導入されており、低濃度ｐ型不純物拡散領域９、１０に比べて高濃度ｐ型不純物拡散領域１４、１５の方が高濃度にｐ型不純物が導入されている。低濃度ｐ型不純物拡散領域９、１０と高濃度ｐ型不純物拡散領域１４、１５により、ＭＩＳＦＥＴＱｐのソース領域とドレイン領域が形成されている。ソース領域およびドレイン領域を低濃度ｐ型不純物拡散領域９、１０と高濃度ｐ型不純物拡散領域１４、１５で形成しているのは、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とするためである。
【００４０】
ＭＩＳＦＥＴＱｎおよびＭＩＳＦＥＴＱｐは上記のように構成されており、このＭＩＳＦＥＴＱｎおよびＭＩＳＦＥＴＱｐを覆うように、例えば酸化シリコン膜よりなる絶縁膜１６、１７が形成されている。そして、絶縁膜１６、１７を貫通するようにコンタクトホール１８が形成されている。コンタクトホール１８は、高濃度ｎ型不純物拡散領域１２、１３および高濃度ｐ型不純物拡散領域１４、１５に達している。このコンタクトホール１８内には、チタン／窒化チタン膜１９ａおよびタングステン膜１９ｂが埋め込まれており、プラグ２０が形成されている、そして、プラグ２０に接続するように配線２２が形成されている。配線２２は、例えば、チタン／窒化チタン膜２１ａ、アルミニウム膜２１ｂおよびチタン／窒化チタン膜２１ｃの積層膜から構成されている。
【００４１】
次に、本実施の形態におけるＣＭＩＳＦＥＴの製造方法について、図面を参照しながら説明する。
【００４２】
まず、図３に示すように、ｐ型の単結晶シリコンからなる半導体基板３０の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域３１を形成する。素子分離領域３１は、溝を形成した後、この溝内に酸化シリコン膜を埋め込み、半導体基板３０の表面を化学的機械的研磨法（Chemical Mechanical Polishing）を用いて研磨することにより形成することができる。
【００４３】
次に、半導体基板３０のｎチャネル型ＭＩＳＦＥＴ形成領域にホウ素をイオン注入し、半導体基板３０のｐチャネル型ＭＩＳＦＥＴ形成領域にリンをイオン注入する。続いて、半導体基板３０に対して熱処理を施すことにより、ホウ素およびリンを半導体基板３０内に拡散させて、ｐ型ウェル３２およびｎ型ウェル３３を形成する。
【００４４】
そして、ｐ型ウェル３２とｎ型ウェル３３のそれぞれの表面に、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン注入する。その後、図４に示すように、ｐ型ウェル３２とｎ型ウェル３３のそれぞれの表面に、ハフニウムアルミネート膜からなるゲート絶縁膜３４を形成する。ハフニウムアルミネート膜は、ＣＶＤ（Chemical Vapor Deposition）法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）を使用して形成することができる。
【００４５】
次に、図５に示すように、ゲート絶縁膜３４上にポリシリコン膜３５を形成する。ポリシリコン膜３５は、例えばＣＶＤ法を使用して形成することができ、その膜厚は、例えば５０ｎｍである。続いて、図６に示すように、半導体基板３０のｐチャネル型ＭＩＳＦＥＴ形成領域に例えばホウ素（Ｂ）などの導電型不純物をイオン注入する。このとき、導電型不純物のドーズ量は、例えば５×１０１４〜５×１０１５／ｃｍ２である。
【００４６】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、シリコンゲート電極３６ａ、３６ｂを形成する。続いて、図８に示すように、ｐ型ウェル３２内にリンまたは砒素をイオン注入することにより、低濃度ｎ型不純物拡散領域３７、３８を形成する。同様に、ｎ型ウェル３３内にホウ素をイオン注入することにより、低濃度ｐ型不純物拡散領域３９、４０を形成する。その後、シリコンゲート電極３６ａ、３６ｂの側壁にサイドウォール４１を形成する。サイドウォール４１は、半導体基板３０上に例えばＣＶＤ法を使用して酸化シリコン膜を形成し、形成した酸化シリコン膜を異方性エッチングすることにより形成する。
【００４７】
続いて、図９に示すように、ｐ型ウェル３２内にリンまたは砒素をイオン注入し、ｎ型ウェル３３内にホウ素をイオン注入する。その後、半導体基板３０に熱処理を施して、これらの不純物を拡散させることにより、ｐ型ウェル３２内に高濃度ｎ型不純物拡散領域４２、４３を形成し、ｎ型ウェル３３内に高濃度ｐ型不純物拡散領域４４、４５を形成する。
【００４８】
次に、図１０に示すように、半導体基板３０上にＣＶＤ法を使用して酸化シリコン膜４６を形成した後、化学的機械的研磨法を用いて酸化シリコン膜４６の表面を研磨および平坦化することにより、シリコンゲート電極３６ａ、３６ｂの表面を露出する。
【００４９】
そして、酸化シリコン膜４６上に絶縁膜４７を例えばＣＶＤ法を使用して形成した後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜４７をパターニングする。パターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域上にだけ、絶縁膜４７が残るように行なわれる。続いて、図１１に示すように、例えばスパッタリング法を使用して、半導体基板３０上にニッケル膜４８を形成する。このニッケル膜４８の膜厚は、例えば３５ｎｍである。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ａとニッケル膜４８とは直接接触しているが、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ｂ上には、絶縁膜４７が形成されているので、シリコンゲート電極３６ｂとニッケル膜４８は直接接触していない。
【００５０】
次に、半導体基板３０に対して、例えば４００℃程度の熱処理を施す。これにより、ニッケル膜４８と直接接触しているシリコンゲート電極３６ａでシリサイド反応が進行し、ニッケルシリサイド膜よりなるゲート電極４９が形成される。シリコンゲート電極３６ａに対するニッケル膜４８の膜厚を約６割から7割に設定することにより、シリコンゲート電極３６ａとニッケル膜４８との反応によって形成されたニッケルシリサイド膜は、ニッケル原子に対するシリコン原子の比がほぼ１となる（ＮｉＳｉｘ：ｘ＝１）。一方、ニッケル膜４８と直接接触していないシリコンゲート電極３６ｂでは、シリサイド反応は生じない。
【００５１】
続いて、例えば、硫酸と過酸化水素との混合液を用いて、ニッケル膜４８を除去した後、パターニングされている絶縁膜４７をエッチングで除去する。その後、半導体基板３０上に、例えばＣＶＤ法を使用して絶縁膜５０を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜５０をパターニングする。パターニングは、図１２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域にだけ、絶縁膜５０が残るように行なわれる。
【００５２】
次に、例えば、スパッタリング法を使用して、半導体基板３０上にプラチナ膜５１を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極３６ｂとプラチナ膜５１とは直接接触しているが、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート電極４９上には、絶縁膜５０が形成されているので、ゲート電極４９とプラチナ膜５１は直接接触していない。プラチナ膜５１の膜厚は、シリコンゲート電極３６ｂの膜厚（５０ｎｍ）の２倍以上の膜厚（１００ｎｍ）、望ましくは３倍以上の膜厚（１５０ｎｍ）を有するように形成されている。
【００５３】
続いて、半導体基板３０に対して、例えば４００℃程度の熱処理を施す。これにより、プラチナ膜５１と直接接触しているシリコンゲート電極３６ｂでシリサイド反応が進行し、プラチナリッチシリサイド膜よりなるゲート電極５２が形成される。シリコンゲート電極３６ｂの膜厚に比べてプラチナ膜５１の膜厚が十分に厚くなっているので、シリコンゲート電極３６ｂとプラチナ膜５１との反応によって形成されたプラチナシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満となる（ＰｔＳｉｘ：ｘ＜１）。したがって、シリコンゲート電極３６ｂとプラチナ膜５１との反応によって、プラチナリッチシリサイド膜よりなるゲート電極５２が形成される。ここで、シリコンゲート電極３６ｂには、導電型不純物としてホウ素が導入されている。このホウ素は、シリコンゲート電極３６ｂ中にほぼ均一に導入されている。しかし、上述したシリコンゲート電極３６ｂとプラチナ膜５１とのシリサイド反応によって、ホウ素は、ゲート絶縁膜３４の界面に偏析する。すなわち、シリサイド反応は、シリコンゲート電極３６ｂの表面からゲート絶縁膜３４との界面に向かって進行する。このとき、シリコンゲート電極３６ｂに導入されているホウ素は、シリサイド反応の進行にともない、シリコンゲート電極３６ｂとゲート絶縁膜３４との界面に集められる。このようにして、プラチナリッチシリサイド膜よりなるゲート電極５２が形成されるとともに、ゲート電極５２とゲート絶縁膜３４の界面にホウ素を偏析させることができる。
【００５４】
次に、図１３に示すように、強酸（王水）を用いたウェットエッチングまたは化学的機械的研磨法を用いて未反応のプラチナ膜５１を除去し、続いて、エッチングにより絶縁膜５０を除去する。これにより、ニッケルシリサイド膜よりなるゲート電極４９およびプラチナリッチシリサイド膜よりなるゲート電極５２の表面をそれぞれ露出させる。
【００５５】
次に、図１４に示すように、例えばＣＶＤ法を使用して酸化シリコン膜４６上に酸化シリコン膜５３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜４６および酸化シリコン膜５３にコンタクトホール５４を形成する。その後、コンタクトホール５４の内部を含む酸化シリコン膜５３上に、例えば、スパッタリング法を使用してチタン／窒化チタン膜５５ａを形成する。続いて、チタン／窒化チタン膜５５ａ上に、例えばＣＶＤ法を使用してタングステン膜５５ｂを形成する。これにより、コンタクトホール５４の内部は、チタン／窒化チタン膜５５ａおよびタングステン膜５５ｂによって埋め込まれる。そして、酸化シリコン膜５３上に形成されたチタン／窒化チタン膜５５ａおよびタングステン膜５５ｂを、化学的機械的研磨法を使用して除去することで、コンタクトホール５４の内部にだけチタン／窒化チタン膜５５ａおよびタングステン膜５５ｂを残し、プラグ５６を形成する。
【００５６】
次に、図１５に示すように、酸化シリコン膜５３上にチタン／窒化チタン膜５７ａ、アルミニウム膜５７ｂおよびチタン／窒化チタン膜５７ｃよりなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して積層膜をパターニングすることにより、配線５８を形成する。このようにして、本実施の形態におけるＣＭＩＳＦＥＴを形成することができる。
【００５７】
次に、本実施の形態におけるｐチャネル型ＭＩＳＦＥＴによれば、しきい値電圧を低減できることについて説明する。
【００５８】
図１６は、ゲート絶縁膜としてハフニウムアルミネート膜を使用した場合におけるｐチャネル型ＭＩＳＦＥＴのゲート電圧（Ｖ）と容量との関係を示したグラフである。図１６において、縦軸は容量を示しており、横軸はゲート電圧を示している。図１６は、ゲート電極として、プラチナシリサイド膜（ＰｔＳｉｘ：ｘ＝１）、プラチナリッチシリサイド膜（ＰｔＳｉｘ：ｘ＜１）、プラチナリッチシリサイド膜にホウ素（Ｂ）を導入（ドーピング）した場合のそれぞれにおける、ゲート電圧と容量の関係を示している。図１６に示すように、ゲート電極としてプラチナシリサイド膜を使用した場合の曲線に比べて、ゲート電極としてプラチナリッチシリサイド膜を使用した場合の曲線は、ゲート電圧の正方向にシフトしていることがわかる。ここで、ｐチャネル型ＭＩＳＦＥＴのゲート電圧と容量の関係が、ゲート電圧の正方向にシフトしているほど、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧が低くなる。したがって、ゲート電極としてプラチナシリサイド膜を使用するよりもプラチナリッチシリサイド膜を使用する方が、しきい値電圧を低くすることができる。さらに、ゲート電極にプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入する場合は、ゲート電極にプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入しない場合に比べて、曲線がゲート電圧の正方向にシフトしている。このため、ホウ素を導入することにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧をさらに低くすることができることがわかる。
【００５９】
図１７は、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、プラチナリッチシリサイド膜にホウ素（Ｂ）を導入した場合のそれぞれにおける、フラットバンド電圧（Ｖ）を示している。図１７において、ゲート電極としてプラチナシリサイド膜を使用した場合のフラットバンド電圧は、約０．５５Ｖ、ゲート電極としてプラチナリッチシリサイド膜を使用した場合のフラットバンド電圧は、約０．９Ｖとなっている。さらに、ゲート電極としてプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入した場合のフラットバンド電圧は、約１．０Ｖとなっている。ｐチャネル型ＭＩＳＦＥＴの場合、フラットバンド電圧が正方向にシフトするほど、しきい値電圧は低くなる。このため、ゲート電極としてプラチナリッチシリサイド膜を使用し、かつ、ホウ素を導入することにより、しきい値電圧を最も低くすることができることがわかる。つまり、プラチナシリサイド膜からプラチナリッチシリサイド膜にすることで約０．３５Ｖ、さらにプラチナリッチシリサイド膜にホウ素を導入することにより約０．１Ｖのシフトが認められる。このように、図１６および図１７に示す一例から、プラチナリッチシリサイド膜に導電型不純物を導入することにより、しきい値電圧を微調整できることがわかる。
【００６０】
図１８は、ゲート絶縁膜としてハフニウムオキシナイトライド膜（ＨｆＯＮ膜）を使用した場合におけるｐチャネル型ＭＩＳＦＥＴのフラットバンド電圧（Ｖ）およびしきい値電圧（Ｖ）を示したグラフである。ゲート電極として、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜のそれぞれを用いた場合のフラットバンド電圧（Ｖ）およびしきい値電圧（Ｖ）が示されている。黒丸がフラットバンド電圧を示し、白丸がしきい値電圧を示している。
【００６１】
図１８に示すように、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜になるにつれて、フラットバンド電圧が上昇していることがわかる。しきい値電圧も同様の変化をして、ホウ素を導入したプラチナリッチシリサイド膜で、最もしきい値電圧の絶対値が低くなることがわかる。言い換えれば、ゲート絶縁膜に高誘電体膜を使用した場合、ゲート電極を構成するプラチナリッチシリサイド膜にホウ素などの導電型不純物を導入することで、しきい値電圧を微調整できることがわかる。
【００６２】
本実施の形態によれば、導電型不純物を含有するプラチナリッチシリサイド膜をゲート電極として使用することにより、しきい値電圧を調整することができる。したがって、しきい値電圧を調整することにより、高いＯＮ電流を有し、かつ、しきい値電圧の低い半導体装置を製造することができる。また、種々の半導体装置に要求されるしきい値電圧を実現することができる。
【００６３】
本実施の形態では、ｐチャネル型ＭＩＳＦＥＴにおいて、プラチナリッチシリサイド膜よりなるゲート電極５２に導電型不純物（例えば、ホウ素）を導入する場合について説明した。ここで、プラチナリッチシリサイド膜に代えて、ニッケルリッチシリサイド膜、ルテニウム（Ｒｕ）リッチシリサイド膜またはイリジウム（Ｉｒ）リッチシリサイド膜に導電型不純物を導入しても同様の効果が得られる。
【００６４】
また、本実施の形態では、図６に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜３５にホウ素を導入する例について説明したが、これに限らず、例えば図９に示すように、ｎ型ウェル３３内に高濃度ｐ型不純物拡散領域４４、４５を形成する際、
シリコンゲート電極３６ｂにホウ素を導入してもよい。
【００６５】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴには、導電型不純物を導入しない例について説明したが、導電型不純物を導入してもよい。
【００６６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態におけるＣＭＩＳＦＥＴを示す断面図である。
【図２】（ａ）は、シリサイド反応する前のゲート電極に導入されているホウ素の濃度プロファイルを示す図であり、（ｂ）は、シリサイド反応後のゲート電極に導入されているホウ素の濃度プロファイルを示す図である。
【図３】実施の形態におけるＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図４】図３に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図５】図４に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図６】図５に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図７】図６に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図８】図７に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図９】図８に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１０】図９に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１１】図１０に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１２】図１１に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１３】図１２に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１４】図１３に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１５】図１４に続くＣＭＩＳＦＥＴの製造工程を示す断面図である。
【図１６】ゲート絶縁膜としてハフニウムアルミネート膜、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるゲート電圧と容量との関係を示すグラフである。
【図１７】ゲート絶縁膜としてハフニウムアルミネート膜、ゲート電極として、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるフラットバンド電圧を示すグラフである。
【図１８】ゲート絶縁膜としてＨｆＯＮ膜、ゲート電極として、ｐ型不純物を導入したポリシリコン膜、プラチナシリサイド膜、プラチナリッチシリサイド膜、ホウ素を導入したプラチナリッチシリサイド膜をそれぞれ使用した場合におけるフラットバンド電圧およびしきい値電圧を示すグラフである。
【符号の説明】
【００６９】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ａ ゲート電極
６ｂ ゲート電極
７ 低濃度ｎ型不純物拡散領域
８ 低濃度ｎ型不純物拡散領域
９ 低濃度ｐ型不純物拡散領域
１０ 低濃度ｐ型不純物拡散領域
１１ サイドウォール
１２ 高濃度ｎ型不純物拡散領域
１３ 高濃度ｎ型不純物拡散領域
１４ 高濃度ｐ型不純物拡散領域
１５ 高濃度ｐ型不純物拡散領域
１６ 絶縁膜
１７ 絶縁膜
１８ コンタクトホール
１９ａ チタン／窒化チタン膜
１９ｂ タングステン膜
２０ プラグ
２１ａ チタン／窒化チタン膜
２１ｂ アルミニウム膜
２１ｃ チタン／窒化チタン膜
２２ 配線
３０ 半導体基板
３１ 素子分離領域
３２ ｐ型ウェル
３３ ｎ型ウェル
３４ ゲート絶縁膜
３５ ポリシリコン膜
３６ａ シリコンゲート電極
３６ｂ シリコンゲート電極
３７ 低濃度ｎ型不純物拡散領域
３８ 低濃度ｎ型不純物拡散領域
３９ 低濃度ｐ型不純物拡散領域
４０ 低濃度ｐ型不純物拡散領域
４１ サイドウォール
４２ 高濃度ｎ型不純物拡散領域
４３ 高濃度ｎ型不純物拡散領域
４４ 高濃度ｐ型不純物拡散領域
４５ 高濃度ｐ型不純物拡散領域
４６ 酸化シリコン膜
４７ 絶縁膜
４８ ニッケル膜
４９ ゲート電極
５０ 絶縁膜
５１ プラチナ膜
５２ ゲート電極
５３ 酸化シリコン膜
５４ コンタクトホール
５５ａ チタン／窒化チタン膜
５５ｂ タングステン膜
５６ プラグ
５７ａ チタン／窒化チタン膜
５７ｂ アルミニウム膜
５７ｃ チタン／窒化チタン膜
５８ 配線
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを有するＭＩＳＦＥＴを含む半導体装置であって、
前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記メタル膜は、プラチナ膜、ニッケル膜、ルテニウム膜あるいはイリジウム膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電型不純物は、ｐ型不純物であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記導電型不純物は、ｎ型不純物であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記導電型不純物は、前記ゲート絶縁膜と前記ゲート電極との界面近傍に偏析していることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成された半導体装置であって、
前記ｐチャネル型ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを備え、
前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とする半導体装置。
【請求項８】
（ａ）半導体基板上に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にＭＩＳＦＥＴのシリコンゲート電極を形成する工程と、
（ｃ）前記シリコンゲート電極内に導電型不純物を導入する工程と、
（ｄ）前記半導体基板上に、前記シリコンゲート電極よりも厚い膜厚の絶縁膜を形成した後、前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、
（ｅ）前記シリコンゲート電極の上部にメタル膜を形成する工程と、
（ｆ）前記半導体基板を加熱し、前記シリコンゲート電極と前記メタル膜を反応させることにより、メタル原子に対するシリコン原子の比が１未満のメタルシリサイド膜からなるゲート電極を形成し、前記ゲート絶縁膜と前記ゲート電極の界面近傍に前記導電型不純物を偏析させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記メタル膜の膜厚は、前記シリコンゲート電極の厚さよりも厚いことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記メタル膜の膜厚は、前記シリコンゲート電極の厚さの２倍以上であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを有するＭＩＳＦＥＴを含む半導体装置であって、
前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記メタル膜は、プラチナ膜、ニッケル膜、ルテニウム膜あるいはイリジウム膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電型不純物は、ｐ型不純物であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記導電型不純物は、ｎ型不純物であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記導電型不純物は、前記ゲート絶縁膜と前記ゲート電極との界面近傍に偏析していることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成された半導体装置であって、
前記ｐチャネル型ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成され、ハフニウム酸化物を主体として含むゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成され、シリコン膜とメタル膜を反応させて形成したメタルシリサイド膜よりなるゲート電極とを備え、
前記メタルシリサイド膜のメタル原子に対するシリコン原子の比が１未満であり、かつ、前記メタルシリサイド膜中に導電型不純物が導入されていることを特徴とする半導体装置。
【請求項８】
（ａ）半導体基板上に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にＭＩＳＦＥＴのシリコンゲート電極を形成する工程と、
（ｃ）前記シリコンゲート電極内に導電型不純物を導入する工程と、
（ｄ）前記半導体基板上に、前記シリコンゲート電極よりも厚い膜厚の絶縁膜を形成した後、前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、
（ｅ）前記シリコンゲート電極の上部にメタル膜を形成する工程と、
（ｆ）前記半導体基板を加熱し、前記シリコンゲート電極と前記メタル膜を反応させることにより、メタル原子に対するシリコン原子の比が１未満のメタルシリサイド膜からなるゲート電極を形成し、前記ゲート絶縁膜と前記ゲート電極の界面近傍に前記導電型不純物を偏析させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記メタル膜の膜厚は、前記シリコンゲート電極の厚さよりも厚いことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記メタル膜の膜厚は、前記シリコンゲート電極の厚さの２倍以上であることを特徴とする請求項９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−３４４７１３（Ｐ２００６−３４４７１３Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００５−１６７９０３（Ｐ２００５−１６７９０３）
【出願日】平成１７年６月８日（２００５．６．８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）」委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１７年６月８日（２００５．６．８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）」委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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