半導体装置およびその製造方法
【課題】同一導電型のチャネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置を提供する。
【解決手段】閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置において、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む。
【解決手段】閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置において、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値電圧の異なる複数の半導体素子を含む半導体装置およびその製造方法に関し、特に、同一半導体基板上に閾値電圧の異なる複数のＭＯＳＦＥＴを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
閾値電圧（Ｖｔ）の異なる複数のＭＯＳＦＥＴを同一基板上に作製する場合、従来は、チャネル領域に選択的にイオンを注入することにより、ＭＯＳＦＥＴの閾値電圧を変える方法が用いられていた。また、それぞれのゲート電極を、仕事関数の異なる金属材料から作製する方法も用いられていた（例えば、非特許文献１参照）。
【非特許文献１】F. Ootsuka, et. al., "Full Metal-Gate Integration of Dual-Metal-Gate HfSON CMOS Transistors by Using Oxidation-Free Dummy-Mask Process", SSDM2006. pp.1116
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、チャネル領域にイオンを注入する方法では、ＭＯＳＦＥＴの微細化にともない、注入されるイオン量のばらつきが閾値電圧の値に影響し、閾値電圧がばらつくという問題があった。
一方、仕事関数の異なる金属材料からゲート電極を作製する方法では、導電型の異なるＭＯＳＦＥＴには適用できるが、同一導電型のＭＯＳＦＥＴで異なる閾値電圧をもたせることが困難であるという問題があった。あえて、同一導電型のＭＯＳＦＥＴのゲート電極を、異なる金属材料から形成した場合、製造工程が複雑化するとともに、製造コストが高くなり、現実的ではなかった。
【０００４】
そこで、本発明は、同一導電型のチャネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施例によれば、閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む半導体装置が提供される。
【０００６】
本発明の他の実施例によれば、閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、ゲート絶縁膜と金属層をエッチングして、ゲート絶縁膜と金属層とを含む第１および第２のゲート電極を形成する工程と、それぞれのゲート電極の両側にソース／ドレイン領域を形成する工程と、第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、金属層とゲート絶縁膜との間に形成する加熱工程とを含む製造方法が提供される。
【発明の効果】
【０００７】
本発明では、同一半導体基板上に閾値電圧の異なる複数の半導体素子を含む半導体装置の提供が可能となる。特に、同一導電型のチャネル領域を有し、閾値電圧の異なる複数の半導体素子を含む半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、同一半導体基板１の上に、閾値電圧（Ｖｔ）の異なる、同一導電型のチャネル領域を有する第１半導体素子１０、第２半導体素子２０が、それぞれ形成されている。
【０００９】
シリコン等の半導体基板１の上には、シリコン層等の半導体層２が形成される。半導体層２は、例えばウエル構造であっても構わない。半導体層２には、例えば、酸化シリコンが埋め込まれた素子分離領域３が形成されている。第１半導体素子１０と第２半導体素子２０とは、素子分離領域３により電気的に分離されている。
【００１０】
第１半導体素子１０は、ゲート絶縁膜４、金属層５、低抵抗金属層６からなるゲート電極１１を含み、ゲート電極１１を挟むように、ソース／ドレイン領域３が設けられている。
また、第２半導体素子２０は、ゲート絶縁膜４、金属層５、低抵抗金属層６、およびゲート絶縁膜４と金属層５との間に設けられた金属酸化膜１５を含む。また、ゲート電極１１を挟むように、ソース／ドレイン領域８が設けられている。
【００１１】
ゲート絶縁膜は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のＨｆ系のｈｉｇｈ−ｋ（高誘電体）材料から形成されるが、ＳｉＯ２、ＳｉＯＮ等を用いることも可能である。
【００１２】
また、Ｈｆ系のｈｉｇｈ−ｋ（高誘電体）材料を用いる場合は、半導体表面２との界面にＳｉＯ２、ＳｉＯＮを有する場合もある。
【００１３】
金属層５は、主に第１金属あるいはその窒化物もしくは炭化物からなり、第１金属とは異なる第２金属を含む。第２金属の含有量は、組成比で３０％以下であることが好ましい。
半導体素子のチャネル領域がｐ型チャネル領域を有する場合、第１金属は、例えばＲｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＴｉおよびＣｏから選択される金属からなる。また、第２金属は、例えばＡｌからなる。Ａｌ以外にＴi、Ｔa、もしくはランタノイド系（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｎ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）等の希土類金属を用いても構わない。
一方、半導体素子のチャネル領域がｎ型の場合、第１金属は、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｒｂ、Ｂｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＴａおよびＭｎ等からなり、第２金属は、例えばＭｇ、Ｌｉ、Ｂｅ、Ｃａ、Ｓｒまたは上記ランタノイド系の希土類金属からなる。
【００１４】
低抵抗金属層６は、例えばＷ、シリサイド金属もしくはシリサイド金属とポリシリコンの積層膜からなる。
【００１５】
金属酸化膜１５は、金属層５に含まれる第２金属の酸化物からなり、例えば第２金属がアルミニウム（Ａｌ）の場合は酸化アルミニウム（ＡｌＯｘ等）からなり、第２金属がマグネシウム（Ｍｇ）の場合は酸化マグネシウム（ＭｇＯｘ等）からなる。
【００１６】
金属酸化膜１５が形成されることにより、第２半導体素子２０の閾値電圧は、金属酸化膜１５を含まない第１半導体素子１０の閾値電圧より高くなる。これにより、同一導電型のチャネル領域を有し、かつ閾値電圧の異なる２つの半導体素子１０、２０を、同一半導体基板１の上に形成できる。
【００１７】
ゲート電極１１、２１の両側面は、例えば酸化シリコンからなるサイドウォール７で覆われている。更に、半導体基板１の上には、例えば酸化シリコンからなる層間絶縁層９が形成されている。
【００１８】
次に、図２を用いて、本実施の形態１にかかる半導体装置１００の製造方法について説明する。図２は、半導体装置１００の製造工程の断面図であり、図２中、図１と同一符号は、同一または相当箇所を示す。かかる製造工程は、以下の工程１〜５を含む。
【００１９】
工程１：図２（ａ）に示すように、シリコン等の半導体基板１を準備する。続いて、半導体基板１の上に、例えばシリコンからなる半導体層２を形成する。更に、半導体層２中に、例えば酸化シリコンからなる素子分離領域３を形成する。素子分離領域３で分離された領域に、第１半導体素子１０、第２半導体素子２０が形成される。
【００２０】
工程２：図２（ｂ）に示すように、ゲート絶縁膜４、金属層５、および低抵抗金属層６を、例えばスパッタ法やＣＶＤ法で作製する。ゲート絶縁膜４は、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ（高誘電体）材料から形成される。
【００２１】
金属層５は、第１金属を主成分とし、第１金属とは異なる第２金属を含む。半導体素子のｐ型チャネル領域を有する場合、第１金属は、例えばＲｕからなり、第２金素は、例えばＡｌからなる。一方、半導体素子のチャネル領域がｎ型の場合、第１金属は、例えば、ＴａＳｉＮからなり、第２金属はＭｇからなる。また、低抵抗金属層６は、例えばＷからなる。
【００２２】
工程３：図２（ｃ）に示すように、例えばハードマスク（図示せず）を用いてゲート絶縁膜４、金属層５、および低抵抗金属層６をエッチングし、ゲート電極１１、２１を形成する。続いて、ゲート電極１１、２１の側壁に、例えば酸化シリコンからなるサイドウォール７を形成する。続いて、ゲート電極１１、２１を注入マスクに用いたイオン注入および活性化アニールにより、ソース／ドレイン領域８を形成する。活性化アニールの温度は、例えば８００℃である。ソース／ドレイン領域８は、エクステンション領域を含んでも構わない。
【００２３】
工程４：図２（ｄ）に示すように、例えば酸化シリコンからなる層間絶縁層９を形成し、更に、ゲート電極２１を覆うように光吸収膜３０を形成する。光吸収膜３０は、例えばアモルファスカーボン（ａ−Ｃ）からなる。光吸収膜は、例えば破線３１で示すように、第２半導体素子２０の上方を覆うように形成しても構わない。
【００２４】
かかる状態でレーザアニールやランプアニールを行う。具体的には、半導体基板１の上面（図２（ｄ）では上方向）からレーザ光やランプ光のような光を照射する。このアニールは、ソース／ドレイン領域８の活性化アニール温度より高い温度で行われ、例えばソース／ドレイン領域活性化アニールが８００℃の時は８５０℃以上、好適には９００℃で行われる。アニール時間は、数ミリ秒以下である。かかるアニールでは、光吸収膜３０を形成したゲート電極２１の温度が、光吸収膜３０を形成しないゲート電極１１の温度より高くなる。これにより、金属層５中の第２金属（Ａｌ）が、金属層５とゲート絶縁膜４との間に析出して酸化され、酸化アルミニウム（ＡｌＯｘ）となる。
【００２５】
工程５：図２（ｅ）に示すように、光吸収膜３０を除去する。この結果、第２半導体素子２０は、ゲート絶縁膜４と金属層５との間に金属酸化膜１５が形成されたゲート電極２１を有するようになる。
【００２６】
以上の工程で、本発明の実施の形態１にかかる半導体装置１００が完成する。なお、配線層等は、必要に応じて適宜形成しても構わない。
【００２７】
図３は、閾値電圧、仕事関数の、アニール温度依存性を示す。横軸はアニール温度（ゲート電極の温度）であり、縦軸はゲート電極の仕事関数と、そのゲート電極を有する半導体素子の閾値電圧である。ゲート電極は、ＨｆＳｉＯＮからなるゲート絶縁膜、Ａｌ（Ａｌの組成比が１０％）を第２金属として含むＲｕの金属層、およびＷの低抵抗金属層が積層された構造である。
【００２８】
図３から分かるように、アニール温度が８００℃程度では金属酸化膜（ＡｌＯｘ）が形成されず、アニール温度が９００℃程度では金属酸化膜（ＡｌＯｘ）が形成されている。これに伴い、仕事関数は、約４．５ｅＶから約４．７ｅＶと大きくなり、閾値電圧も、Ｖｔ１からＶｔ２まで大きくなる。アニール温度が８５０℃を超えると、金属酸化膜が析出することが確認されている。
【００２９】
このように、本実施の形態１にかかる製造方法では、ゲート電極を形成した後に熱処理を行うことにより、特定のゲート電極中に金属酸化膜を形成して閾値電圧を変えることができる。これにより、同一半導体基板上に、閾値電圧の異なる複数の半導体素子を、容易に形成することができる。
【００３０】
なお、本実施の形態１では、図２（ｄ）に示すように、高い温度で熱処理するゲート電極の上に光吸収膜３０を形成したが、逆に、低い温度で熱処理するゲート電極の上に光反射膜を形成しても良い。
例えば、図２（ｄ）において、ゲート電極１１の上、または第１半導体素子１０の上を覆うように、光反射膜を形成しても構わない。光反射膜は、例えばＳｉＯＮ等からなる。
【００３１】
実施の形態２．
実施の形態１では、第２半導体素子２０の、ゲート絶縁膜４と金属層５との間に金属酸化膜１５が形成されたが、半導体層２とゲート絶縁膜４との間に金属酸化膜１５が形成される場合もある。例えば、ゲート絶縁膜４にＨｆＳｉＯを用いた場合、金属層５中の第２金属Ａｌは、熱処理工程でゲート絶縁膜４中を移動し、ゲート絶縁膜４の下面に金属酸化膜（ＡｌＯｘ）を形成する。このような金属酸化膜の形成によっても、閾値電圧を変えることが可能となる。
なお、半導体層２の表面にシリコン酸化膜がある場合、シリコン酸化膜とゲート絶縁膜４との間に金属酸化膜１５が形成されることとなる。
【００３２】
実施の形態３．
実施の形態１、２では、第１金属を主成分とする金属層５中に含まれるＡｌ等の第２金属から金属酸化膜１５が形成されたが、第２金属は、ゲート絶縁膜４中に拡散した状態で、ゲート絶縁膜４中に含まれても良い。例えば、ゲート絶縁膜４にＨｆＳｉＯＮを用いた場合、金属層５中の第２金属Ｍｇは、熱処理工程でゲート絶縁膜４中に拡散した状態でゲート絶縁膜４中に含まれる。このようなゲート絶縁膜４の形成によっても、閾値電圧を変えることが可能となる。
【００３３】
なお、熱処理等の条件によっては、実施の形態１〜３の３種類の態様が混在する場合もある。即ち、ゲート絶縁膜４の上部および／または下部に金属酸化膜が存在し、更には第２金属がゲート絶縁膜４中に含まれる場合もある。
【００３４】
また、本実施の形態１〜３では、ｐ型同士またはｎ型同士のような同一導電型のチャネル領域を有する複数の半導体素子が、互いに異なる閾値電圧を有する構造について説明したが、ｐ型とｎ型のように導電型の異なるチャネル領域を有する半導体素子についても適用可能である。更に、ＭＯＳＦＥＴの他に、ＭＩＳＦＥＴ等の半導体素子にも適用できる。更には、半導体基板１や半導体層２が、シリコン以外の砒化ガリウム等の場合にも適用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる半導体装置に対する熱処理の効果を示す。
【符号の説明】
【００３６】
１ 半導体基板、２ 半導体層、３ 素子分離領域、４ ゲート絶縁膜、５ 金属層、
６ 低抵抗金属層、７ サイドウォール、８ ソース／ドレイン領域、９ 層間絶縁層、１１ ゲート電極、１５ 金属酸化膜、２１ ゲート電極、１００ 半導体装置。
【技術分野】
【０００１】
本発明は、閾値電圧の異なる複数の半導体素子を含む半導体装置およびその製造方法に関し、特に、同一半導体基板上に閾値電圧の異なる複数のＭＯＳＦＥＴを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
閾値電圧（Ｖｔ）の異なる複数のＭＯＳＦＥＴを同一基板上に作製する場合、従来は、チャネル領域に選択的にイオンを注入することにより、ＭＯＳＦＥＴの閾値電圧を変える方法が用いられていた。また、それぞれのゲート電極を、仕事関数の異なる金属材料から作製する方法も用いられていた（例えば、非特許文献１参照）。
【非特許文献１】F. Ootsuka, et. al., "Full Metal-Gate Integration of Dual-Metal-Gate HfSON CMOS Transistors by Using Oxidation-Free Dummy-Mask Process", SSDM2006. pp.1116
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、チャネル領域にイオンを注入する方法では、ＭＯＳＦＥＴの微細化にともない、注入されるイオン量のばらつきが閾値電圧の値に影響し、閾値電圧がばらつくという問題があった。
一方、仕事関数の異なる金属材料からゲート電極を作製する方法では、導電型の異なるＭＯＳＦＥＴには適用できるが、同一導電型のＭＯＳＦＥＴで異なる閾値電圧をもたせることが困難であるという問題があった。あえて、同一導電型のＭＯＳＦＥＴのゲート電極を、異なる金属材料から形成した場合、製造工程が複雑化するとともに、製造コストが高くなり、現実的ではなかった。
【０００４】
そこで、本発明は、同一導電型のチャネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施例によれば、閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む半導体装置が提供される。
【０００６】
本発明の他の実施例によれば、閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、ゲート絶縁膜と金属層をエッチングして、ゲート絶縁膜と金属層とを含む第１および第２のゲート電極を形成する工程と、それぞれのゲート電極の両側にソース／ドレイン領域を形成する工程と、第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、金属層とゲート絶縁膜との間に形成する加熱工程とを含む製造方法が提供される。
【発明の効果】
【０００７】
本発明では、同一半導体基板上に閾値電圧の異なる複数の半導体素子を含む半導体装置の提供が可能となる。特に、同一導電型のチャネル領域を有し、閾値電圧の異なる複数の半導体素子を含む半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、同一半導体基板１の上に、閾値電圧（Ｖｔ）の異なる、同一導電型のチャネル領域を有する第１半導体素子１０、第２半導体素子２０が、それぞれ形成されている。
【０００９】
シリコン等の半導体基板１の上には、シリコン層等の半導体層２が形成される。半導体層２は、例えばウエル構造であっても構わない。半導体層２には、例えば、酸化シリコンが埋め込まれた素子分離領域３が形成されている。第１半導体素子１０と第２半導体素子２０とは、素子分離領域３により電気的に分離されている。
【００１０】
第１半導体素子１０は、ゲート絶縁膜４、金属層５、低抵抗金属層６からなるゲート電極１１を含み、ゲート電極１１を挟むように、ソース／ドレイン領域３が設けられている。
また、第２半導体素子２０は、ゲート絶縁膜４、金属層５、低抵抗金属層６、およびゲート絶縁膜４と金属層５との間に設けられた金属酸化膜１５を含む。また、ゲート電極１１を挟むように、ソース／ドレイン領域８が設けられている。
【００１１】
ゲート絶縁膜は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のＨｆ系のｈｉｇｈ−ｋ（高誘電体）材料から形成されるが、ＳｉＯ２、ＳｉＯＮ等を用いることも可能である。
【００１２】
また、Ｈｆ系のｈｉｇｈ−ｋ（高誘電体）材料を用いる場合は、半導体表面２との界面にＳｉＯ２、ＳｉＯＮを有する場合もある。
【００１３】
金属層５は、主に第１金属あるいはその窒化物もしくは炭化物からなり、第１金属とは異なる第２金属を含む。第２金属の含有量は、組成比で３０％以下であることが好ましい。
半導体素子のチャネル領域がｐ型チャネル領域を有する場合、第１金属は、例えばＲｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＴｉおよびＣｏから選択される金属からなる。また、第２金属は、例えばＡｌからなる。Ａｌ以外にＴi、Ｔa、もしくはランタノイド系（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｎ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）等の希土類金属を用いても構わない。
一方、半導体素子のチャネル領域がｎ型の場合、第１金属は、例えば、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｒｂ、Ｂｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＴａおよびＭｎ等からなり、第２金属は、例えばＭｇ、Ｌｉ、Ｂｅ、Ｃａ、Ｓｒまたは上記ランタノイド系の希土類金属からなる。
【００１４】
低抵抗金属層６は、例えばＷ、シリサイド金属もしくはシリサイド金属とポリシリコンの積層膜からなる。
【００１５】
金属酸化膜１５は、金属層５に含まれる第２金属の酸化物からなり、例えば第２金属がアルミニウム（Ａｌ）の場合は酸化アルミニウム（ＡｌＯｘ等）からなり、第２金属がマグネシウム（Ｍｇ）の場合は酸化マグネシウム（ＭｇＯｘ等）からなる。
【００１６】
金属酸化膜１５が形成されることにより、第２半導体素子２０の閾値電圧は、金属酸化膜１５を含まない第１半導体素子１０の閾値電圧より高くなる。これにより、同一導電型のチャネル領域を有し、かつ閾値電圧の異なる２つの半導体素子１０、２０を、同一半導体基板１の上に形成できる。
【００１７】
ゲート電極１１、２１の両側面は、例えば酸化シリコンからなるサイドウォール７で覆われている。更に、半導体基板１の上には、例えば酸化シリコンからなる層間絶縁層９が形成されている。
【００１８】
次に、図２を用いて、本実施の形態１にかかる半導体装置１００の製造方法について説明する。図２は、半導体装置１００の製造工程の断面図であり、図２中、図１と同一符号は、同一または相当箇所を示す。かかる製造工程は、以下の工程１〜５を含む。
【００１９】
工程１：図２（ａ）に示すように、シリコン等の半導体基板１を準備する。続いて、半導体基板１の上に、例えばシリコンからなる半導体層２を形成する。更に、半導体層２中に、例えば酸化シリコンからなる素子分離領域３を形成する。素子分離領域３で分離された領域に、第１半導体素子１０、第２半導体素子２０が形成される。
【００２０】
工程２：図２（ｂ）に示すように、ゲート絶縁膜４、金属層５、および低抵抗金属層６を、例えばスパッタ法やＣＶＤ法で作製する。ゲート絶縁膜４は、ＨｆＳｉＯＮ等のｈｉｇｈ−ｋ（高誘電体）材料から形成される。
【００２１】
金属層５は、第１金属を主成分とし、第１金属とは異なる第２金属を含む。半導体素子のｐ型チャネル領域を有する場合、第１金属は、例えばＲｕからなり、第２金素は、例えばＡｌからなる。一方、半導体素子のチャネル領域がｎ型の場合、第１金属は、例えば、ＴａＳｉＮからなり、第２金属はＭｇからなる。また、低抵抗金属層６は、例えばＷからなる。
【００２２】
工程３：図２（ｃ）に示すように、例えばハードマスク（図示せず）を用いてゲート絶縁膜４、金属層５、および低抵抗金属層６をエッチングし、ゲート電極１１、２１を形成する。続いて、ゲート電極１１、２１の側壁に、例えば酸化シリコンからなるサイドウォール７を形成する。続いて、ゲート電極１１、２１を注入マスクに用いたイオン注入および活性化アニールにより、ソース／ドレイン領域８を形成する。活性化アニールの温度は、例えば８００℃である。ソース／ドレイン領域８は、エクステンション領域を含んでも構わない。
【００２３】
工程４：図２（ｄ）に示すように、例えば酸化シリコンからなる層間絶縁層９を形成し、更に、ゲート電極２１を覆うように光吸収膜３０を形成する。光吸収膜３０は、例えばアモルファスカーボン（ａ−Ｃ）からなる。光吸収膜は、例えば破線３１で示すように、第２半導体素子２０の上方を覆うように形成しても構わない。
【００２４】
かかる状態でレーザアニールやランプアニールを行う。具体的には、半導体基板１の上面（図２（ｄ）では上方向）からレーザ光やランプ光のような光を照射する。このアニールは、ソース／ドレイン領域８の活性化アニール温度より高い温度で行われ、例えばソース／ドレイン領域活性化アニールが８００℃の時は８５０℃以上、好適には９００℃で行われる。アニール時間は、数ミリ秒以下である。かかるアニールでは、光吸収膜３０を形成したゲート電極２１の温度が、光吸収膜３０を形成しないゲート電極１１の温度より高くなる。これにより、金属層５中の第２金属（Ａｌ）が、金属層５とゲート絶縁膜４との間に析出して酸化され、酸化アルミニウム（ＡｌＯｘ）となる。
【００２５】
工程５：図２（ｅ）に示すように、光吸収膜３０を除去する。この結果、第２半導体素子２０は、ゲート絶縁膜４と金属層５との間に金属酸化膜１５が形成されたゲート電極２１を有するようになる。
【００２６】
以上の工程で、本発明の実施の形態１にかかる半導体装置１００が完成する。なお、配線層等は、必要に応じて適宜形成しても構わない。
【００２７】
図３は、閾値電圧、仕事関数の、アニール温度依存性を示す。横軸はアニール温度（ゲート電極の温度）であり、縦軸はゲート電極の仕事関数と、そのゲート電極を有する半導体素子の閾値電圧である。ゲート電極は、ＨｆＳｉＯＮからなるゲート絶縁膜、Ａｌ（Ａｌの組成比が１０％）を第２金属として含むＲｕの金属層、およびＷの低抵抗金属層が積層された構造である。
【００２８】
図３から分かるように、アニール温度が８００℃程度では金属酸化膜（ＡｌＯｘ）が形成されず、アニール温度が９００℃程度では金属酸化膜（ＡｌＯｘ）が形成されている。これに伴い、仕事関数は、約４．５ｅＶから約４．７ｅＶと大きくなり、閾値電圧も、Ｖｔ１からＶｔ２まで大きくなる。アニール温度が８５０℃を超えると、金属酸化膜が析出することが確認されている。
【００２９】
このように、本実施の形態１にかかる製造方法では、ゲート電極を形成した後に熱処理を行うことにより、特定のゲート電極中に金属酸化膜を形成して閾値電圧を変えることができる。これにより、同一半導体基板上に、閾値電圧の異なる複数の半導体素子を、容易に形成することができる。
【００３０】
なお、本実施の形態１では、図２（ｄ）に示すように、高い温度で熱処理するゲート電極の上に光吸収膜３０を形成したが、逆に、低い温度で熱処理するゲート電極の上に光反射膜を形成しても良い。
例えば、図２（ｄ）において、ゲート電極１１の上、または第１半導体素子１０の上を覆うように、光反射膜を形成しても構わない。光反射膜は、例えばＳｉＯＮ等からなる。
【００３１】
実施の形態２．
実施の形態１では、第２半導体素子２０の、ゲート絶縁膜４と金属層５との間に金属酸化膜１５が形成されたが、半導体層２とゲート絶縁膜４との間に金属酸化膜１５が形成される場合もある。例えば、ゲート絶縁膜４にＨｆＳｉＯを用いた場合、金属層５中の第２金属Ａｌは、熱処理工程でゲート絶縁膜４中を移動し、ゲート絶縁膜４の下面に金属酸化膜（ＡｌＯｘ）を形成する。このような金属酸化膜の形成によっても、閾値電圧を変えることが可能となる。
なお、半導体層２の表面にシリコン酸化膜がある場合、シリコン酸化膜とゲート絶縁膜４との間に金属酸化膜１５が形成されることとなる。
【００３２】
実施の形態３．
実施の形態１、２では、第１金属を主成分とする金属層５中に含まれるＡｌ等の第２金属から金属酸化膜１５が形成されたが、第２金属は、ゲート絶縁膜４中に拡散した状態で、ゲート絶縁膜４中に含まれても良い。例えば、ゲート絶縁膜４にＨｆＳｉＯＮを用いた場合、金属層５中の第２金属Ｍｇは、熱処理工程でゲート絶縁膜４中に拡散した状態でゲート絶縁膜４中に含まれる。このようなゲート絶縁膜４の形成によっても、閾値電圧を変えることが可能となる。
【００３３】
なお、熱処理等の条件によっては、実施の形態１〜３の３種類の態様が混在する場合もある。即ち、ゲート絶縁膜４の上部および／または下部に金属酸化膜が存在し、更には第２金属がゲート絶縁膜４中に含まれる場合もある。
【００３４】
また、本実施の形態１〜３では、ｐ型同士またはｎ型同士のような同一導電型のチャネル領域を有する複数の半導体素子が、互いに異なる閾値電圧を有する構造について説明したが、ｐ型とｎ型のように導電型の異なるチャネル領域を有する半導体素子についても適用可能である。更に、ＭＯＳＦＥＴの他に、ＭＩＳＦＥＴ等の半導体素子にも適用できる。更には、半導体基板１や半導体層２が、シリコン以外の砒化ガリウム等の場合にも適用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる半導体装置に対する熱処理の効果を示す。
【符号の説明】
【００３６】
１ 半導体基板、２ 半導体層、３ 素子分離領域、４ ゲート絶縁膜、５ 金属層、
６ 低抵抗金属層、７ サイドウォール、８ ソース／ドレイン領域、９ 層間絶縁層、１１ ゲート電極、１５ 金属酸化膜、２１ ゲート電極、１００ 半導体装置。
【特許請求の範囲】
【請求項１】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該ゲート絶縁膜と該金属層との間に、該第２金属の酸化膜を含むことを特徴とする半導体装置。
【請求項２】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該半導体基板と該ゲート絶縁膜との間に、該第２金属の酸化膜を含むことを特徴とする半導体装置。
【請求項３】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該ゲート絶縁膜中に該第２金属を含むことを特徴とする半導体装置。
【請求項４】
上記トランジスタがｐチャネル型トランジスタの場合に、上記金属層は、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＴｉおよびＣｏからなる群から選択される第１金属あるいはその窒化物もしくは炭化物からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
上記トランジスタがｐチャネル型トランジスタの場合に、上記第２金属は、Ａｌ、Ｔｉ、Ｔａまたは希土類金属からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
上記トランジスタがｎチャネル型トランジスタの場合に、上記金属層は、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｒｂ、Ｂｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＴａおよびＭｎからなる群から選択される第１金属あるいはその窒化物もしくは炭化物からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
上記トランジスタがｎチャネル型トランジスタの場合に、上記第２金属は、Ｍｇ、Ｌｉ、Ｂｅ、Ｃａ、Ｓｒまたは希土類金属からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項８】
上記第１金属が、組成比で３０％以下の上記第２金属を含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
上記ゲート絶縁膜が、ｈｉｇｈ−ｋ材料からなる膜、もしくはシリコン酸化膜あるいはシリコン酸窒化膜とｈｉｇｈ−ｋ材料の積層膜からなることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、該金属層と該ゲート絶縁膜との間に形成する加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、該ゲート絶縁膜と該半導体基板との間に形成する加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む、第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属を、該ゲート絶縁膜中に拡散させる加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
上記加熱工程が、上記第１のゲート電極を覆い、上記第２ゲート電極を覆わないように光吸収膜を形成し、上記半導体基板に光を照射して加熱する工程であることを特徴とする
請求項１０〜１２のいずれかに記載の製造方法。
【請求項１４】
上記光吸収膜が、アモルファスカーボン膜であることを特徴とする請求項１３に記載の製造方法。
【請求項１５】
上記加熱工程が、上記第２のゲート電極を覆い、上記第１ゲート電極を覆わないように光反射膜を形成し、上記半導体基板に光を照射して加熱する工程であることを特徴とする
請求項１０〜１２のいずれかに記載の製造方法。
【請求項１６】
上記光反射膜が、ＳｉＯＮ膜であることを特徴とする請求項１５に記載の製造方法。
【請求項１７】
上記ソース／ドレイン領域を形成する工程の熱処理温度より、上記加熱工程の加熱温度の方が高温であることを特徴とする請求項１０〜１６のいずれかに記載の製造方法。
【請求項１】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該ゲート絶縁膜と該金属層との間に、該第２金属の酸化膜を含むことを特徴とする半導体装置。
【請求項２】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該半導体基板と該ゲート絶縁膜との間に、該第２金属の酸化膜を含むことを特徴とする半導体装置。
【請求項３】
閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置であって、
該トランジスタのゲート電極は、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、
更に、一方のトランジスタが、該ゲート絶縁膜中に該第２金属を含むことを特徴とする半導体装置。
【請求項４】
上記トランジスタがｐチャネル型トランジスタの場合に、上記金属層は、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＴｉおよびＣｏからなる群から選択される第１金属あるいはその窒化物もしくは炭化物からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
上記トランジスタがｐチャネル型トランジスタの場合に、上記第２金属は、Ａｌ、Ｔｉ、Ｔａまたは希土類金属からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
上記トランジスタがｎチャネル型トランジスタの場合に、上記金属層は、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｒｂ、Ｂｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＴａおよびＭｎからなる群から選択される第１金属あるいはその窒化物もしくは炭化物からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項７】
上記トランジスタがｎチャネル型トランジスタの場合に、上記第２金属は、Ｍｇ、Ｌｉ、Ｂｅ、Ｃａ、Ｓｒまたは希土類金属からなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項８】
上記第１金属が、組成比で３０％以下の上記第２金属を含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
上記ゲート絶縁膜が、ｈｉｇｈ−ｋ材料からなる膜、もしくはシリコン酸化膜あるいはシリコン酸窒化膜とｈｉｇｈ−ｋ材料の積層膜からなることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、該金属層と該ゲート絶縁膜との間に形成する加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属の酸化物を、該ゲート絶縁膜と該半導体基板との間に形成する加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
閾値電圧が互いに異なる２つのトランジスタを同一半導体基板上に形成する半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜上に、第２金属を含み第１金属を主成分とする金属層を形成する工程と、
該ゲート絶縁膜と該金属層をエッチングして、該ゲート絶縁膜と該金属層とを含む、第１および第２のゲート電極を形成する工程と、
それぞれの該ゲート電極の両側にソース／ドレイン領域を形成する工程と、
第１のゲート電極の温度が第２のゲート電極の温度より高くなるように加熱し、第１のゲート電極の金属層中の第２金属を、該ゲート絶縁膜中に拡散させる加熱工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
上記加熱工程が、上記第１のゲート電極を覆い、上記第２ゲート電極を覆わないように光吸収膜を形成し、上記半導体基板に光を照射して加熱する工程であることを特徴とする
請求項１０〜１２のいずれかに記載の製造方法。
【請求項１４】
上記光吸収膜が、アモルファスカーボン膜であることを特徴とする請求項１３に記載の製造方法。
【請求項１５】
上記加熱工程が、上記第２のゲート電極を覆い、上記第１ゲート電極を覆わないように光反射膜を形成し、上記半導体基板に光を照射して加熱する工程であることを特徴とする
請求項１０〜１２のいずれかに記載の製造方法。
【請求項１６】
上記光反射膜が、ＳｉＯＮ膜であることを特徴とする請求項１５に記載の製造方法。
【請求項１７】
上記ソース／ドレイン領域を形成する工程の熱処理温度より、上記加熱工程の加熱温度の方が高温であることを特徴とする請求項１０〜１６のいずれかに記載の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−２００２１１（Ｐ２００９−２００２１１Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３９７２５（Ｐ２００８−３９７２５）
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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