説明

半導体装置およびその製造方法

【課題】極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。
【解決手段】主面が第1面方位である第1導電型の第1半導体層11と、第1半導体層11上に直接接合され、主面が第1面方位と異なる第2面方位である第1導電型の第2半導体層12と、第2半導体層12に連接して第1半導体層11上に形成され、主面が第1面方位である第3半導体層13a、13bと、第2半導体層12上にゲート絶縁膜を介して形成されたゲート電極15と、ゲート電極15をゲート長方向に挟むように第2半導体層12に形成され、第1半導体層11と第2半導体層12との接合面16に至る第2導電型の第1不純物拡散領域17a、17bと、第1不純物拡散領域17a、17bをゲート長方向に挟むように第3半導体層13a、13bから第1半導体層11の上部にかけて形成された第2導電型の第2不純物拡散領域18a、18bと、を具備する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
45nmノード以降のMOSトランジスタでは、不純物拡散領域、特にゲート電極下に延びたソース・ドレインの極浅接合(エクステンション)領域の不純物分布がMOSトランジスタの性能、例えばショートチャネル効果に大きな影響を与える。
ノードの世代に応じて極浅接合の深さはより浅くなるので、従来の低加速電圧で不純物をイオン注入し、低温アニールで活性化して極浅接合を形成するプロセスでは、プロセスのバラツキなどにより各世代に要求される極浅接合の深さを精密に制御するのが難しくなるという問題がある。
【0003】
一方、CMOSトランジスタの高性能化を目的に、ハイブリッド面方位を有するシリコン基板を用いた半導体装置が知られている(例えば、非特許文献1参照。)。
非特許文献1に開示された半導体装置は、電子の移動度が(100)面で最大であり、ホールの移動度が(110)面で最大であることを利用して、面方位が(100)の第1領域および面方位が(110)の第2領域を有するシリコン基板を用い、第1領域にN型MOSトランジスタを形成し、第2領域にP型MOSトランジスタを形成している。
これにより、P型MOSトランジスタの電流駆動能力を向上させ、高性能のCMOSトランジスタを得ている。
【0004】
然しながら、非特許文献1に開示された半導体装置は、N型MOSトランジスタ、P型MOSトランジスタとも、チャネル領域、エクステンション領域、およびソース・ドレインを第1、第2領域内にそれぞれ形成しているので、従来と同様に極浅接合の深さ制御が難しいという問題がある。
【非特許文献1】H. Yin et al., "Direct Silicon Bonded (DSB) Substrate Solid Phase Epitaxy (SPE) Integration Scheme Study for High Performance Bulk CMOS", IEDM Tech. Dig., pp. 75-78, 2006
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、極浅接合の深さが精密制御された半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明の一態様の半導体装置は、主面が第1面方位である第1導電型の第1半導体層と、前記第1半導体層上に直接接合され、主面が前記第1面方位と異なる第2面方位である第1導電型の第2半導体層と、前記第2半導体層に連接して前記第1半導体層上に形成され、主面が前記第1面方位である第3半導体層と、前記第2半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をゲート長方向に挟むように前記第2半導体層に形成され、前記第1半導体層と前記第2半導体層との接合面に至る第2導電型の第1不純物拡散領域と、前記第1不純物拡散領域をゲート長方向に挟むように前記第3半導体層から前記第1半導体層の上部にかけて形成された第2導電型の第2不純物拡散領域と、を具備することを特徴としている。
【0007】
本発明の一態様の半導体装置の製造方法は、主面が第1面方位である第1導電型の第1半導体層上に直接接合され、主面が前記第1面方位と異なる第2面方位である第1導電型の第2半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして、前記側壁膜より外側の前記第2半導体層を、主面が前記第1面方位である第3半導体層に置換する工程と、前記側壁膜を除去した後、前記ゲート電極をマスクとして第2導電型の不純物をイオン注入し、前記ゲート電極をゲート長方向に挟むように前記第2半導体層に前記第1半導体層と前記第2半導体層との接合面に至る第2導電型の第1不純物拡散領域を形成し、前記第1不純物拡散領域をゲート長方向に挟むように前記第3半導体層から前記第1半導体層の上部にかけて第2導電型の第2不純物拡散領域を形成する工程と、を具備することを特徴としている。
【発明の効果】
【0008】
本発明によれば、極浅接合の深さが精密制御された半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【0010】
本発明の実施例に係る半導体装置および製造方法について図1乃至図7を用いて説明する。図1は半導体装置を示す断面図、図2および図3は半導体装置の特性を示す図、図4乃至図7は半導体装置の製造工程を順に示す断面図である。
【0011】
図1に示すように、本実施例の半導体装置10は、主面が第1面方位である(以後、第1面方位を有するという)第1導電型の第1半導体層11と、第1半導体層11上に直接接合され、第1面方位と異なる第2面方位を有する第1導電型の第2半導体層12と、第2半導体層12の両側に連接して第1半導体層11上に形成され、第1面方位を有する第3半導体層13a、13bと、を具備している。
【0012】
更に、半導体装置10は、第2半導体層12上にゲート絶縁膜(図示せず)を介して形成されたゲート電極15と、ゲート電極15をゲート長方向に挟むように第2半導体層12に形成され、第1半導体層11と第2半導体層12との接合面16に至る第2導電型の第1不純物拡散領域17a、17bと、第1不純物拡散領域17a、17bをゲート長方向に挟むように第3半導体層13a、13bから第1半導体層11の上部にかけて形成された第2導電型の第2不純物拡散領域18a、18bと、を具備している。
【0013】
更に、半導体装置10は、第3半導体層13a、13bの上部がシリサイド化されたシリサイド層19a、19b、例えばニッケルシリサイド層と、ゲート電極15の上部がシリサイド化されたシリサイド層20と、ゲート絶縁膜15の側面およびシリサイド層20の側面に絶縁膜21を介して形成され、下端部が第2半導体層12と第3半導体層13a、13bとの連接面22a、22bに位置する側壁膜23と、を具備している。
【0014】
更に、半導体装置10は、シリサイド層19a、19b、20および側壁膜23をコンフォーカルに覆うように形成された窒化膜24と、窒化膜24上に形成された層間絶縁膜25と、層間絶縁膜25を貫通するビア26a、26bを介してしてシリサイド層19a、19bに電気的に接続され配線27a、27bと、を具備している。
【0015】
第1半導体層11は、例えば面方位が(100)のP型シリコン基板(図示せず)に形成された面方位が(100)のN型半導体層(N型ウェル層)である。
第2半導体層12は、第1半導体層11に直接接合された面方位が(110)のN型半導体層である。
第3半導体層13a、13bは、第2半導体層12に連接して第1半導体層11上に形成された面方位が(100)の半導体層である。第3半導体層13a、13bの導電型はP型でもN型でもよく、特に限定されない。
これは、後述するように第3半導体層13a、13bにBのイオン注入により、P型の第2不純物拡散領域18a、18bが形成されるためである。
【0016】
第2半導体層12および第3半導体層13a、13bの厚さはほぼ等しく、ノードの世代に応じて5〜30nm程度に設定される。
【0017】
第1不純物拡散領域17a、17bは、P型不純物の硼素(B)がイオン注入され、横方向はゲート電極下に延びるとともに連接面22a、22bに至り、深さ方向は接合面16に至る極浅接合(エクステンション)領域である。
従って、極浅接合の深さは第2半導体層12の厚さに等しくなっている。以後、第1不純物拡散領域17a、17bをエクステンション領域17a、17bとも記す。
【0018】
第2不純物領域18a、18bは、第3半導体層13a、13bから第1半導体層11の上部にかけてP型不純物のBがイオン注入されたソース・ドレイン領域である。エクステンション領域17a、17bはソース・ドレインの一部になっている。以後、第2不純物領域18a、18bをソース・ドレイン領域18a、18bとも記す。
【0019】
シリサイド層19a、19bは、ソース・ドレイン領域18a、18bとビア26a、26bとのコンタクト抵抗を下げるために形成されている。
シリサイド層20は、ゲート電極15と図示されないゲート配線とのコンタクト抵抗を下げるために形成されている。
【0020】
シリサイド層19a、19bは、エクステンション領域17a、17b側の端部が第2半導体層12と第3半導体層13a、13bとの連接面22a、22bに位置し、後述するように、連接面22a、22bに偏析するP型不純物を取り込んでシリサイド/シリコン界面抵抗を低減している。
【0021】
図2は半導体装置10の特性を示す図で、図2(a)は半導体装置10の断面TEM(Transmitting Electron Microscope)像を示す図、図2(b)は半導体装置10の深さ方向の不純物プロファイルを示す図、図3は半導体装置10の横方向のPN接合プロファイルを示す図である。
【0022】
図2(a)に示すように、第1サンプルおよび第2サンプルは、第2半導体層12の厚さの設計値が異なる2つのサンプルの断面TEM像である。第1サンプルは第2半導体層12の厚さの設計値が160nm、第2サンプルは第2半導体層12の厚さの設計値が100nmである。
断面TEM像から求められた第2半導体層12の厚さは、第1サンプルが〜140nm、第2サンプルが〜90nmであることを示している。
尚、第1、第2サンプルの第2半導体層12の厚さは、試験目的のため上述した厚さより大きく設定されている。
【0023】
図2(b)に示すように、第2半導体層12にP型不純物としてイオン注入され、活性化熱処理が施された後の硼素(B)のプロファイルは、第1サンプルおよび第2サンプルとも、表面で最大濃度(〜1E21cm−3、)を示し、表面から内部に向かって指数関数的に減少していることは同様である。
【0024】
一方、第1サンプルは、表面からの深さが〜85nm付近にBのピークが見られ、ピークを過ぎるとB濃度が急激に減少している。
第2サンプルは、〜130nm付近にBのピークが見られ、ピークを過ぎるとB濃度が急激に減少している。
【0025】
ここでのBのイオン注入条件は、加速電圧が1.5keV、ドース量が3E15cm−2である。Bのプロファイルの測定は、SIMS(Secondary Ion Mass Spectrometry)により行った。
【0026】
これから、Bは第1半導体層11と第2半導体層12の接合面16まではイオン注入されるが、接合面16を超えて第1半導体層11内には殆ど注入されないとともに、Bは接合面16の近傍に偏析していることが判明した。
これは、シリコンの(110)面と(100)面のチャネリング効果の違いと、接合面16における格子歪みの影響によるものと推定された。
【0027】
即ち、シリコンの(100)面は、シリコン原子が整然と配列しているので、(100)面から45°傾いた(110)面よりイオン注入された不純物がチャネリングしやすい面方位であり、注入されたBイオンが原子配列の隙間を通してシリコン基板の深い位置まで達することができる。
一方、シリコンの(110)面は、格子間隔がシリコン(100)面の格子間隔より狭く原子配列の隙間が少なくなるので、(100)面よりイオン注入された不純物がチャネリングしにくい面方位であり、注入されたBイオンがシリコン基板の深い位置まで達することができなくなる。
【0028】
更に、シリコン(110)面とシリコン(100)面との接合面16には、(110)面と(100)面との格子間隔の違いによる格子歪みが蓄積しているので、格子歪みを緩和するようにイオン注入されたBが接合面16の近傍にトラップされ、熱処理によりBが接合面16の近傍に偏析する。
【0029】
図3は半導体装置10の特性を示す図で、図3(a)は半導体装置の横方向のPN接合プロファイルを示す図、図3(b)は半導体装置の横方向のB濃度プロファイルを示す図、図3(c)はシリサイド/シリコン界面抵抗を説明するための図である。
【0030】
図3(a)に示すように、半導体装置10の横方向のPN接合プロファイル30は、上述したように第2半導体層12においてはBが接合面16を超えて注入されず、第3半導体層13a、13bにおいては第3半導体層13a、13bを超えて第1半導体層11まで深く注入されるので、2段形状のプロファイルが得られる。
【0031】
従って、第2半導体層12の厚さを、エクステンション領域17a、17bの厚さの設計値に合せておくことにより、イオン注入の低加速電圧および低温アニール条件のバラツキに左右されることなく、自動的に設計通りの極浅接合を有するエクステンション領域17a、17bを形成することが可能である。
【0032】
更に、イオン注入の加速電圧を目的のソース・ドレインが得られるように調整しておくことにより、ソース・ドレイン領域18a、18bをエクステンション領域17a、17bと同時に形成することが可能である。
【0033】
図3(b)に示すように、横方向のB濃度プロファイルは第2半導体層12と第3半導体層13aとの連接面22aにおいてピークを有している。
これは、第1半導体層11と第2半導体層12との接合面16と同様に、連接面22aには(110)面と(100)面との格子間隔の違いによる格子歪みが蓄積しているので、格子歪みを緩和するようにイオン注入されたBが連接面22aの近傍にトラップされ、熱処理によりBが接合面16の近傍に偏析するためである。
【0034】
図3(c)に示すように、連接面22aにおいてB濃度がピークを有しているので、シリサイド層19aとエクステンション領域17aとのシリサイド/シリコン界面を連接面22aに位置させることにより、シリサイド/シリコン界面抵抗ρを低減することができる。
【0035】
周知のように、シリサイド/シリコン界面抵抗ρは、ショットキーバリア高さφが一定のとき、界面不純物濃度Nの平方根に反比例して指数関数的に減少するためである。連接面22bにおいても同様であり、その説明は省略する。
【0036】
次に、半導体装置10の製造方法について説明する。図4乃至図7は半導体装置10の製造工程を順に示す断面図である。
図4(a)に示すように、N型ウェル層として第1半導体層11が形成された(100)P型シリコン基板(図示せず)と所定の厚さのN型(110)シリコン基板40とが直接接合された基板を用意する。
【0037】
周知のように、直接接合は、2枚のシリコン基板の表面を平坦化し、ブラズマ照射などにより表面を清浄化し、両者を基板の中心から外周部に向かって重ね合わせ、熱処理を施すことにより行う。
直接接合された基板の一方を、始めは研磨により薄くしていき、次に熱酸化とエッチングを繰り返して、所定の厚さに仕上げる。
【0038】
次に、図4(b)に示すように、N型(110)シリコン基板40を熱酸化してゲート酸化膜(図示せず)を形成し、ゲート酸化膜上に、CVD(Chemical Vapor Deposition)法によりポリシリコン膜41を形成し、ポリシリコン膜41上に、CVD法によりシリコン酸化膜42を形成する。
【0039】
次に、図4(c)に示すように、リソグラフィ法および異方性エッチングにより、シリコン酸化膜42をパターニングし、シリコン酸化膜42をマスクとしてポリシリコン膜41を異方性エッチングし、ゲート電極15を形成する。
【0040】
次に、図5(a)に示すように、ゲート電極15のダメージを除去する目的でゲート後酸化を行い、例えばCVD法によりゲート電極15を含むN型(110)シリコン基板40上にコンフォーマルに酸化膜を10nm程度形成し、異方性エッチングにより酸化膜を除去し、ゲート電極15の側面に酸化膜を残置することにより、ゲート電極15の側面に絶縁膜21を形成する。
【0041】
次に、図5(b)に示すように、例えばプラズマCVD法によりゲート電極15を含むN型(110)シリコン基板40上にコンフォーマルに窒化膜を形成し、RIE(Reactive Ion Etching)法により窒化膜を異方性エッチングして、側壁膜43を形成する。
【0042】
次に、図5(c)に示すように、側壁膜43をマスクとして、RIE法によりN型(110)シリコン基板40を異方性エッチングし、側壁膜43の外側の領域を掘り込み、第1半導体層11を露出させる。これにより、第2半導体層12が形成される。
【0043】
次に、図6(a)に示すように、露出した第1半導体層11上に、選択的にシリコン単結晶をエピタキシャル成長させる。これにより、第2半導体層12に連接した第3半導体層13a、13bが形成される。
【0044】
次に、図6(b)に示すように、例えば熱リン酸を用いたウェットエッチングにより、シリコン窒化膜である側壁膜43を除去する。
次に、図6(c)に示すように、ゲート電極15をマスクとして、Bをイオン注入する。これにより、第2領域12には、自動的に接合界面16までの深を有するエクステンション領域17a、17bが形成される。
同時に、第3半導体層13a、13bから第1半導体層11の上部にかけてソース・ドレイン領域18a、18bが形成される。
【0045】
次に、図7(a)に示すように、例えばプラズマCVD法により、ゲート電極15を含む第3半導体層13a、13b上にコンフォーマルに窒化膜を形成し、RIE法により窒化膜を異方性エッチングして、側壁膜23を形成する。
このとき、側壁膜23の下端部が第2半導体層12と第3半導体層13の連接面22a、22bに対応する位置に形成されるように窒化膜の厚さを調整しておく。
次に、ゲート電極15上のシリコン酸化膜32を除去し、ゲート電極15の上面を露出させる。
【0046】
次に、図7(b)に示すように、第3半導体層13a、13b上、およびゲート電極15上に、例えばスパッタリング法によりシリサイド材としてニッケルを堆積し、熱処理を施して、第3半導体層13a、13bの上部をシリサイド層19a、19bに変成し、ゲート電極15の上部をシリサイド層20に変成する。
【0047】
これにより、シリサイド層19a、19bのエクステンション領域17a、17b側の端部が、第2半導体層12と第3半導体層13との連接面22a、22bに位置するので、シリサイド/シリコン界面抵抗を低減することが可能である。
【0048】
次に、側壁膜23を含むシリサイド層19a、19b、20上にコンフォーマルに保護膜としてシリコン窒化膜24を形成する。
次に、シリコン窒化膜24上に層間絶縁膜25として、例えばCVD法によりTEOS(Tetra Ethyl Ortho Silicate)膜を形成する。
【0049】
次に、層間絶縁膜25にシリコン窒化膜24をストッパーとしてコンタクトホールを形成し、コンタクトホール底のシリコン窒化膜24を除去し、コンタクトホールに導電材、例えば銅(Cu)を埋め込む。これにより、シリサイド層19a、19bに接続されたビア26a、26bが形成される。
次に、層間絶縁膜25上にビア26a、26bに接続された配線27a、27bを形成する。これにより、図1に示す半導体装置10が得られる。
【0050】
以上説明したように、本実施例では、第1面方位を有する第1半導体層11と、第1半導体層11に直接接合された第2面方位を有する第2半導体層12と、第2半導体層12に連接して第1半導体層上に形成された第1面方位を有する第3半導体層13a、13bとを具備し、第2半導体層12にゲート電極15と、エクステンション領域17a、17bを形成し、第3半導体層13a、13bと第1半導体層11の上部にかけてソース・ドレイン領域18a、18bを形成している。
【0051】
その結果、第1半導体層11と第2半導体層12とのチャネリング効果の違いを利用して、極浅接合の深さを接合面16の近傍に位置させることができる。
これにより、第2半導体層12の厚さを変えることにより、エクステンション領域17a、17bの深さを制御することができる。
尚、第2半導体層12の厚さを変えても、ソース・ドレイン領域18a、18bには影響を及ぼさない。従って、極浅接合の深さが精密制御された半導体装置およびその製造方法が得られる。
【0052】
ここでは、第2半導体層12を第3半導体層13a、13bに置換する工程は、第2半導体層12を除去し、第1半導体層11上に選択的に単結晶層をエピタキシャル成長させる場合について説明したが、その他の方法、例えば第2半導体層12をアモルファス層に変成し、第1半導体層上に単結晶層を固相エピタキシャル成長させる方法によっても構わない。
【0053】
図8は固相エピタキシャル成長により第2半導体層12を第3半導体層13a、13bに置換する工程を順に示す断面図である。
図8(a)に示すように、側壁膜43をマスクとして、第2半導体層12に不純物をイオン注入し、第2半導体層12をアモルファス層50a、50bに変成する。
イオン注入する不純物としては、質量数が大きく、且つ電気的特性に影響を与えない不純物、例えばキセノン(Xe)、ゲルマニウム(Ge)などが適している。
【0054】
第2半導体層12は下端部まで完全にアモルファス化することが必要なので、プロセスのバラツキを考慮すると、第1半導体層11の上端部までアモルファス化しておくことが望ましい。
これは、固相エピタキシャル成長においてシードとなる(100)面の情報を確実に伝播させるためである。
【0055】
次に、図8(b)に示すように、熱処理、例えばランプ51を用いたアニールによりアモルファス層50a、50bを再結晶化し、第1半導体層11と同じ第1面方位を有する第1導電型の第3半導体層13a、13bを形成する。
【0056】
半導体装置10がP型MOSトランジスタである場合について説明したが、N型MOSトランジスタとすることも可能である。
N型MOSトランジスタとする場合は、電子の移動度が(100)面よりも低下するので、電流駆動能力の観点からは不利であるが、極浅接合の深さの制御性が優先される場合に適している。
【0057】
第2面方位が(100)である場合について説明したが、目的の極浅接合の深さが得られる範囲内においては(100)と(110)との間の面方位とすることも可能である。また、特定の面方位でなくても(100)と(110)との間のオフアングル面とすることも可能である。
【0058】
オフアングルが(110)面のオフアングルよりも小さい場合には、(100)引き上げ単結晶インゴットを斜め切りしてオフアングル基板を製造する際に、材料効率が向上する利点がある。
【0059】
シリサイド層19a、19b、20がニッケルシリサイドである場合について説明したが、コバルトシリサイド、イリジウムシリサイド、白金シリサイド、パラジウムシリサイドなどでも構わない。
【0060】
本発明は、以下の付記に記載されているような構成が考えられる。
【0061】
(付記1) 請求項1において、前記第3半導体層の少なくとも上部が、シリサイド層に変成されている半導体装置。
【0062】
(付記2) 付記1において、前記シリサイド層の前記第1不純物領域側の端部が、前記第2半導体層と前記第3半導体層との連接面に位置している半導体装置。
【0063】
(付記3) 請求項4において、前記第1不純物拡散領域および前記第2不純物拡散領域を形成した後に、前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして前記第3半導体層上にシリサイド材を堆積し、熱処理を施して、前記第3半導体層の少なくとも上部をシリサイド層に変成する工程を具備する半導体装置の製造方法。
【図面の簡単な説明】
【0064】
【図1】本発明の実施例に係る半導体装置を示す断面図。
【図2】本発明の実施例に係る半導体装置の特性を示す図で、図2(a)は半導体装置の断面TEM像を示す図、図2(b)は半導体装置の深さ方向の不純物プロファイルを示す図、図2(c)は半導体装置の横方向のPN接合プロファイルを示す図。
【図3】本発明の実施例に係る半導体装置の特性を示す図で、図3(a)は半導体装置の横方向のPN接合プロファイルを示す図、図3(b)は半導体装置の横方向のB濃度プロファイルを示す図、図3(c)はシリサイド/シリコン界面抵抗を説明するための図。
【図4】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図5】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図6】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図7】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図8】本発明の実施例に係る半導体装置の別の製造工程の要部を順に示す断面図。
【符号の説明】
【0065】
10 半導体装置
11 第1半導体層
12 第2半導体層
13a、13b 第3半導体層
15 ゲート電極
16 接合面
17a、17b 第1不純物拡散領域
18a、18b 第2不純物拡散領域
19a、19b、20 シリサイド層
21 絶縁膜
22a、22b 連接面
23、43 側壁膜
24 シリコン窒化膜
25 層間絶縁膜
26a、26b ビア
27a、27b 配線
30 PN接合プロファイル
40 N型(110)シリコン基板
41 ポリシリコン膜
42 シリコン酸化膜
50a、50b アモルファス層
51 ランプ

【特許請求の範囲】
【請求項1】
主面が第1面方位である第1導電型の第1半導体層と、
前記第1半導体層上に直接接合され、主面が前記第1面方位と異なる第2面方位である第1導電型の第2半導体層と、
前記第2半導体層に連接して前記第1半導体層上に形成され、主面が前記第1面方位である第3半導体層と、
前記第2半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極をゲート長方向に挟むように前記第2半導体層に形成され、前記第1半導体層と前記第2半導体層との接合面に至る第2導電型の第1不純物拡散領域と、
前記第1不純物拡散領域をゲート長方向に挟むように前記第3半導体層から前記第1半導体層の上部にかけて形成された第2導電型の第2不純物拡散領域と、
を具備することを特徴とする半導体装置。
【請求項2】
前記第1面方位は、前記第2面方位よりイオン注入された不純物がチャネリングしやすい面方位であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1面方位が(100)であり、前記第2面方位が(110)であることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
主面が第1面方位である第1導電型の第1半導体層上に直接接合され、主面が前記第1面方位と異なる第2面方位である第1導電型の第2半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極に側壁膜を形成し、前記側壁膜をマスクとして、前記側壁膜より外側の前記第2半導体層を、主面が前記第1面方位である第3半導体層に置換する工程と、
前記側壁膜を除去した後、前記ゲート電極をマスクとして第2導電型の不純物をイオン注入し、前記ゲート電極をゲート長方向に挟むように前記第2半導体層に前記第1半導体層と前記第2半導体層との接合面に至る第2導電型の第1不純物拡散領域を形成し、前記第1不純物拡散領域をゲート長方向に挟むように前記第3半導体層から前記第1半導体層の上部にかけて第2導電型の第2不純物拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
前記側壁膜をマスクとして、前記側壁膜より外側の前記第2半導体層を、主面が前記第1面方位である第3半導体層に置換する工程は、前記第2半導体層を異方性エッチングにより除去し、前記第1半導体層上に選択的に単結晶層をエピタキシャル成長させることにより行い、または前記第2半導体層に不純物をイオン注入して前記第2半導体層をアモルファス層に変成し、前記第1半導体層上に単結晶層を固相エピタキシャル成長させることにより行うことを特徴とする請求項4に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【公開番号】特開2010−67930(P2010−67930A)
【公開日】平成22年3月25日(2010.3.25)
【国際特許分類】
【出願番号】特願2008−235518(P2008−235518)
【出願日】平成20年9月12日(2008.9.12)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】