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半導体装置およびその製造方法
説明

半導体装置およびその製造方法

【課題】ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のInN系FETを提供すること。
【解決手段】チャネル層としてInN系半導体を含む電界効果トランジスタである半導体装置であって、InN系半導体でなるチャネル層2の表面(c面)に、段差を形成して窒化物半導体の六方晶結晶のa面もしくはm面でなる側壁面2aを形成し、この側壁面2aにゲート電極6が配置され、ゲート電極6を挟むようにソース電極3とドレイン電極4がc面上に形成されている。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、特に、InN(窒化インジウム)系半導体を用いた電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【0002】
窒化物半導体を用いた電界効果トランジスタ(Field Effect Transistor: FET)は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。このような電界効果トランジスタとしては、ヘテロ構造FET(Hetero structure Field Effect Transistor: HFET)を含む。しかし、窒化物半導体を用いたFETに関して、現在行われているほとんどの研究開発は、チャネル層を構成する半導体(チャネル層半導体)としてGaN(あるいはGa組成の大きいAlGaN)を用いたGaN(窒化ガリウム)系HFETに関するものである。これに比べて、チャネル層半導体としてInN系半導体を用いたInN系FETに関しては、トランジスタ動作の実現や特性の実証などの研究結果がほとんど報告されていない。チャネル層半導体としてInN系半導体(InGaN,InAlN,InAlGaNなどを含む。)を用いたInN系FETは、GaN系FETに比べて電子移動度および最大電子速度が高い。したがって、InN系FETは、GaN系FETに比べて、より高速動作が期待されている。
【0003】
図7は、c面((0001)面)に垂直な方向に成長したInN系半導体でなるチャネル層101を用いて作製されたInN系FET100の参考例の構成を模式的に示したものである。このInN系FET100は、チャネル層101上に、ソース電極102およびドレイン電極103が形成され、ソース電極102とドレイン電極103との間には絶縁膜104が堆積され、絶縁膜104上にゲート電極105が形成されている。このようなInN系FET100は、理論的にはGaN系FETを凌ぐ高速動作が期待されている(例えば、非特許文献1参照)。しかし、InN系FETの製造方法やトランジスタ動作はほとんど報告されていない。その理由の一つとして、InN結晶の表面に高濃度の表面電荷(〜1013cm−2)が蓄積されることを挙げることができる(例えば、非特許文献2参照)。図7に示す破線sc1は、チャネル層101の表面に蓄積した表面電荷を模式的に示している。このような表面電荷sc1が蓄積すると、トランジスタ動作に必須となるピンチオフ特性(ゲート電極105に正電圧を印加することによってドレイン電流をゼロにすることができる特性)が得られない。この問題を解決するためには、InN結晶でなるチャネル層101の表面に存在する表面電荷sc1の蓄積量を大幅に低減することが必要である。
【0004】
本来であれば、仮に高濃度の表面電荷蓄積(電子蓄積)が存在したとしても、図7において、ゲート電極105に負の電圧を印加することによって、ピンチオフ特性が得られるはずである。しかし、実験的には、InN結晶においては、ゲート電圧を印加しても実際にはピンチオフ特性は得られない。
【0005】
一方、InN結晶表面における表面電荷の蓄積は、極性面であるc面((0001)面)においては不可避であるとしても、非極性面であるa面((11−20)面)およびm面((1−100)面)においては消失あるいは大幅に低減することが、理論的に予想されている(参考文献3)。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】S. K. O’ Leary et al., J. of Appl. Phys. 83, 826 (1998).
【非特許文献2】H. Lu et. al., Appl. Phys. Lett. 82, 1736 (2003).
【非特許文献3】D. Segev and C. G. Van de Walle, Europhys. Lett. 76, 305 (2006).
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、非極性面が露出するように非極性面に垂直な方向に、高品質のInN結晶を成長させることは一般に困難であり、現在、実験的に得られているいずれのInN表面においても、表面電荷蓄積の低減が観測されるには至っていない。したがって、満足なトランジスタ動作を示すInN系FETも実現されていない。
【0008】
このような状況のもと、チャネル層半導体として用いるInN系半導体において、表面電荷蓄積を大幅に低減することによって、この表面電荷蓄積によって阻害されているピンチオフ特性を実現し、InN系半導体の優れた電子輸送特性(高い電子移動度および高い飽和電子速度)が活用可能となる高性能のInN系FETを実現することが強く望まれていた。
【0009】
本発明の目的は、窒化物半導体を用いたFET(HFETを含む)において、窒化物半導体チャネル層として、GaNに比べて電子移動度および飽和電子速度が高く、したがって、より高速動作が期待できる、InN系半導体(InN、および、一般にIn組成の大きいInGaN、InAlN、あるいはInAlGaNを含む)を用いた、InN系FETにおいて、ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られる、高性能のInN系FETを提供することにある。
【課題を解決するための手段】
【0010】
上述した課題を解決し、目的を達成するために、本発明の特徴は、チャネル層としてInN系半導体を含む電界効果トランジスタである半導体装置であって、チャネル層の表面に、窒化物半導体の六方晶結晶のa面もしくはm面でなるゲート形成用表面領域を有し、ゲート形成用表面領域にゲート電極が配置されていることを要旨とする。
【0011】
本発明は、上記構成において、チャネル層の主面がc面であり、ゲート形成用表面領域は、主面に垂直に形成された段差の側壁面であり、ゲート電極を挟むようにソース電極とドレイン電極がc面上に形成されていることを特徴とする。
【0012】
本発明は、上記構成において、ソース電極およびドレイン電極が形成されたc面は、側壁面を挟んで互いに高さ位置が異なることを特徴とする。
【0013】
本発明は、上記構成において、側壁面は、主面に形成された溝の側壁面であり、ソース電極が形成されたc面とドレイン電極が形成されたc面の高さ位置が同じであることを特徴とする。
【0014】
本発明は、上記構成において、ゲート形成用表面領域とゲート電極との間には、100nm以下のゲート絶縁膜が介在されていることを特徴とする。
【0015】
本発明は、上記構成において、チャネル層がInN系半導体層の表面に窒化物半導体障壁層がヘテロ接合されてなることを特徴とする。
【0016】
本発明の他の特徴は、半導体装置の製造方法であって、窒化物半導体の六方晶結晶のc面を主面とする、InN系半導体基体の表面に垂直な、六方晶結晶のa面もしくはm面に相当する側壁面を有する段差を形成する工程と、側壁面にゲート電極を形成し、側壁面を挟む位置のc面上にソース電極およびドレイン電極を形成する工程と、を備えることを要旨とする。
【0017】
本発明は、上記構成において、InN系半導体基体に段差を形成する行程の後に、InN系半導体基体上に窒化物半導体障壁層を形成する行程を備えることを特徴とする。
【0018】
本発明は、上記構成において、段差が、水酸化カリウム溶液を用いたウェット・エッチングで加工されることを特徴とする。
【発明の効果】
【0019】
本発明によれば、表面電荷蓄積が大幅に低減されることにより、ピンチオフ特性が実現され、InN系半導体の優れた電子輸送特性(高い電子移動度および高い飽和電子速度)が活用可能な電界効果トランジスタあるいはヘテロ構造電界効果トランジスタを実現できる。
【図面の簡単な説明】
【0020】
【図1】六方晶結晶の面方位を模式的に示す図である。
【図2】本発明の第1の実施の形態に係る半導体装置である電界効果トランジスタの構成を説明する図である。
【図3−1】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図3−2】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図3−3】本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図4】本発明の第2の実施の形態に係る半導体装置であるヘテロ構造電界効果トランジスタ(HFET)の構成を説明する図である。
【図5−1】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図5−2】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図5−3】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図5−4】本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図6】本発明の第2の実施の形態に係る半導体装置である電界効果トランジスタを説明する図である。
【図7】InN系半導体を用いた電界効果トランジスタの参考例を示す図である。
【発明を実施するための形態】
【0021】
以下に、本発明の各実施の形態に係る半導体装置およびその製造方法の詳細を図面に基づいて説明する。但し、図面は模式的なものであり、各部材の寸法や寸法の比率などは現実のものと異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【0022】
窒化物半導体を用いた電界効果トランジスタは、六方晶構造の窒化物半導体結晶を用いて作製される。図1は、窒化物半導体の六方晶構造の結晶の面方位を模式的に示したものである。窒化物半導体としてInN結晶で考えると、c面((0001)面)においては、III族原子(In)とV族原子(N)が交互に積層されている結果、この面は極性面となる。これに対して、a面((11−20)面)およびm面((1−100)面)においては、III族原子(In)とV族原子(N)が同一面上に存在する結果、これらの面は非極性面となる。ここで、図1に示すように、a面((11−20)面)およびm面((1−100)面)は、c面((0001)面)と垂直をなす。
【0023】
InN結晶の成長においても、他の窒化物半導体結晶の成長と同様に、極性面であるc面((0001)面)方向(c軸方向)に結晶成長が行われる。また、非極性面であるa面((11−20)面)およびm面((1−100)面)方向の窒化物半導体の結晶成長は、c面((0001)面)方向の結晶成長に比べて、高品質の結晶を得るのが一般に困難である。この状況は、もともと高品質の結晶成長がGaN系窒化物半導体よりも大幅に困難であるInN系窒化物半導体の結晶成長に関しては、一層顕著であるのが現状である。したがって、InN系半導体を用いて電界効果トランジスタ(FET)を実現する場合には、c軸方向への結晶成長によって得られるc面を主面とするInN系半導体にFET構造を作製することが、必要な結晶品質を得るために必須である。
【0024】
(第1の実施の形態)
図2は、本発明の第1の実施の形態に係る半導体装置としての電界効果トランジスタ1の構成を模式的に示す図である。本実施の形態では、InN系半導体でなるチャネル層2として、六方晶窒化物半導体結晶のc面((0001)面)が(c軸に沿った方向)に成長されたものを用いる。この電界効果トランジスタ1を形成する素子領域内では、チャネル層2にc面に垂直な方向の段差が形成されている。したがって、図2に示すように、チャネル層2には、高低2段(上段および下段)のc面表面が形成され、それぞれのc面上に、ソース電極3およびドレイン電極4が形成されている。c面((0001)面)に垂直な、ゲート形成用表面領域としての側壁面(段差面)2aは、InN系半導体のa面((11−20)面)あるいはm面((1−100)面)によって構成されている。これらa面((11−20)面)あるいはm面((1−100)面)上を含む素子表面領域に、絶縁膜(ゲート絶縁膜)5が形成されている。この絶縁膜5を介して、側壁面2aに対向するようにゲート電極6が形成されている。
【0025】
上述したように、c面((0001)面)は極性面であり、図2に示すように、表面電荷sc1が蓄積が存在する。a面((11−20)面)あるいはm面((1−100)面)は非極性面であるため、c面((0001)面)に比べて表面電荷sc2が大幅に低減されている。なお、図2に示す太い破線sc1は大きな表面電荷を示し、細い破線sc2は大幅に低減された表面電荷の様子を模式的に示している。
【0026】
このように、a面((11−20)面)あるいはm面((1−100)面)の表面電荷sc2が小さい結果、この非極性面表面(側壁面2a)あるいは絶縁膜5/チャネル層2界面のポテンシャル位置が固定されることはなくなる(表面電位のピンニングの解除)。したがって、図2に示すように、ゲート動作に関与する結晶表面を、非極性面であるa面((11−20)面)あるいはm面((1−100)面)とすることによって、ゲート動作が可能となり、ピンチオフ特性が得られ、InN系チャネル層半導体の優れた電子輸送特性が活用された、高性能のInN系FETが実現できる。
【0027】
図2に示すように、c面((0001)面)に垂直な段差の側壁面2aを形成するa面((11−20)面)あるいはm面((1−100)面)のInN結晶表面は、c面((0001)面)を結晶表面とするチャネル層2に対して、水酸化カリウム(KOH)溶液を用いたウェット・エッチングを行うことによって化学的安定面として形成することが可能である。
【0028】
一方、窒化物半導体に対して一般的に用いられている、ドライ・エッチングを行うことでこのような段差形状を形成する場合においては、表面欠陥に由来する電子が生成されるため、表面電荷蓄積の大幅な減少は実現されない。したがって、本実施の形態に係る電界効果トランジスタ1における側壁面2aのように、表面電荷が大幅に低減された、非極性面であるa面((11−20)面)あるいはm面((1−100)面)を形成するためには、水酸化カリウム(KOH)溶液を用いたウェット・エッチングを少なくとも部分的に用いることが効果的である。
【0029】
上記の電界効果トランジスタ1おけるチャネル層2を構成するInN系チャネル層半導体としては、InN、および、In組成が0.5以上のInGaN、InAlN、あるいはInAlGaNを用いることが可能である。また、絶縁膜5としては、Si0、Si、AlN、Al、Zr0、HfO、その他、各種の絶縁材料膜を用いることが可能である。絶縁膜5は、ゲート耐圧を増大するためのものであり、膜厚が大きいほどその効果が高いが、膜厚が増大すると素子の利得が低下するので、100nmを超える層厚は不要である。また、絶縁膜5を用いない、すなわち、層厚を0nmとした構造を用いることも可能である。
【0030】
上述のように、チャネル層2の構成材料として、GaNに比べて電子移動度および飽和電子速度が高く、より高速動作が期待できる、InN系半導体を用いた電界効果トランジスタ1では、ゲート動作に関与する結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られ、InN系半導体の優れた電子輸送特性(高い電子移動度および高い飽和電子速度)が活用可能となる。
【0031】
次に、図3−1から図3−3を用いて、本実施の形態に係る電界効果トランジスタ1の製造方法について説明する。
【0032】
まず、図3−1に示すように、c面((0001)面)を主面とするサファイア基板10の上に、層厚2μmのGaN層11を成長させる。その後、GaN層11の上に、層厚800nmのInNでなるチャネル層2を成長させる。チャネル層2の表面は、c面((0001)面)であり、極性面であるため、大きな表面電荷sc1を有する。ここで、チャネル層2およびGaN層11の成長は、MBE(Molecular
Beam
Epitaxy)法、あるいはMOVPE(Metal Organic Vapor Phase Epitaxy)法、あるいはこれらの組み合わせの結晶成長法によって行う。なお、このチャネル層2には、チャネル層2における背景電子濃度の低減のために、原子濃度〜5×1018cm−3程度のドーピング(P型ドーピング)を行ってもよい。
【0033】
次に、チャネル層2における非素子領域へ、Gaイオン等を打ち込んで非素子領域の電気絶縁性を高める素子分離プロセスを施す。なお、素子分離方法としては、Gaイオン等を打ち込みに限定されるものではない。
【0034】
次に、図3−2に示すように、素子領域のほぼ中央を通って半分に区画される位置に、c面((0001)面)に垂直な側壁面2aが形成されるように、水酸化カリウム(KOH)溶液を用いたウェット・エッチングによって、高低差200nmの段差を形成する。段差の底面(下面)は、上面と平行なc面((0001)面)となる。段差の上面および底面に直角な側壁面2aは、非極性面であるa面((11−20)面)あるいはm面((1−100)面)となる。a面((11−20)面)あるいはm面((1−100)面)は非極性面であるため、c面((0001)面)に比べて表面電荷sc2(細い破線参照)が大幅に低減されている。なお、段差(側壁面2a)の形成は、ドライ・エッチングと、水酸化カリウム(KOH)溶液を用いたウェット・エッチングとを組み合わせることによって行ってもよい。このようにして形成した側壁面2aは、上述のように非極性面であるa面((11−20)面)あるいはm面((1−100)面)であり、化学的に安定な面である。この側壁面2aの表面電荷sc2の蓄積としては、電子濃度が3×1012cm−2程度となり、c面((0001)面)表面における表面電荷sc1の値(5×1013cm−2)の1/10以下となる。
【0035】
その後、図3−3に示すように、AlをALD(Atomic Layer Deposition)法によって、層厚が20nmとなるように堆積させた後、パターニングして絶縁膜(ゲート絶縁膜)5を形成した。そして、通常の窒化物半導体FETの作製プロセスと同様の方法を用いて、ソース電極3、ドレイン電極4、およびゲート電極6を形成して、InN系FET構造の電界効果トランジスタ1を作製した。この電界効果トランジスタ1では、ピンチオフ特性が得られることが確認され、高性能のInN系FETが実現された。
【0036】
ここで、本実施の形態の電界効果トランジスタ1が、サファイア基板10の他、SiC(シリコンカーバイド)基板あるいはSi(シリコン)基板、あるいは、これらの基板上に形成されたAlN、AlGaN、InGaN等のテンプレート基板、もしくはGaN、AlN、InN、AlGaN、InGaN等の基板等、いかなる基板上に形成されている場合も、図2に示される本実施の形態の特徴を有する限り、すべて本発明の適用範囲内である。また、InN系FET構造のいかなる部分に、電子濃度の設計のために、SiあるいはMg等の不純物ドーピングが施されている場合であっても、図2に示した本実施の形態に係る電界効果トランジスタ1の構造の特徴を有する限り、すべて本発明の適用範囲内である。
【0037】
(第2の実施の形態)
次に、本発明の第2の実施の形態に係る電界効果トランジスタ1Aについて図4を用いて説明する。なお、本実施の形態に係る電界効果トランジスタ1Aにおいて、上記した第1の実施の形態に係る電界効果トランジスタ1と同一部分には、同一の符号を付して説明を省略する。
【0038】
本実施の形態に係る電界効果トランジスタ1Aは、上記した第1の実施の形態に係る電界効果トランジスタ1において、チャネル層2上に窒化物半導体障壁層7を備えた構造である。この電界効果トランジスタ1Aは、InN系チャネル層半導体を含むヘテロ構造(窒化物半導体障壁層半導体/InN系チャネル層半導体)となっている。本実施の形態の電界効果トランジスタ1Aの作用は、上述の第1の実施の形態に係る電界効果トランジスタ1と略同様である。なお、本実施の形態に係る電界効果トランジスタ1Aは、上記の第1の実施の形態に係る電界効果トランジスタ1と比較すると、窒化物半導体障壁層7を備えるために、素子構造が複雑となる。しかし、デバイス動作にとって最も重要な、ゲート電極の下方に存在するチャネル電子に関しては、第1の実施の形態に係る電界効果トランジスタ1では、絶縁膜5/チャネル層2の界面にチャネル電子が存在するのに対して、本実施の形態に係る電界効果トランジスタ1Aでは、一般により高品質な界面が形成される半導体ヘテロ構造の界面、すなわち、窒化物半導体障壁層7/チャネル層2ヘテロ界面にチャネル電子が存在する。その結果、本実施の形態に係る電界効果トランジスタ1Aにおいては、より高いチャネル電子の速度が得られやすい、というデバイス動作上、有利な点を有する。
【0039】
本実施の形態に係る電界効果トランジスタ1Aにおけるチャネル層2を形成するInN系半導体としては、InN、および、In組成が0.5以上のInGaN、InAlN、あるいはInAlGaNを用いることが可能であり、窒化物半導体障壁層7を構成する半導体としては、チャネル層2を形成するInN系半導体よりもバンドギャップが大きく、障壁層として機能する任意の窒化物半導体が可能である。すわなち、窒化物半導体障壁層7/チャネル層2の積層構造として、InN/GaN、InN/InGaN、InN/AlN、InN/AlGaN、InGaN/GaN、InGaN/InGaN、InGaN/AlGaN、InGaN/AlN、InAlN/AlGaN、InAlN/AlN、InAlGaN/AlGaN、InAlGaN/AlN等を用いることが可能である。
【0040】
また、本実施の形態に係る電界効果トランジスタ1Aにおける絶縁膜5としては、Si0、Si、AlN、Al、Zr0、HfO、その他、各種の絶縁材料膜を用いることが可能である。絶縁膜5は、ゲート耐圧を増大するためのものであり、膜厚が大きいほどその効果が高いが、膜厚が増大すると素子の利得が低下するので、100nmを超える層厚は不要である。また、絶縁膜5を用いない、すなわち、層厚を0nmとした構造を用いることも可能である。
【0041】
次に、図5−1から図5−4を用いて、本実施の形態に係る電界効果トランジスタ1Aの製造方法について説明する。
【0042】
まず、図5−1に示すように、c面((0001)面)を主面とするサファイア基板10の上に、層厚2μmのGaN層11を成長させる。その後、GaN層11の上に、層厚800nmのInNでなるチャネル層2を成長させる。チャネル層2の表面は、c面((0001)面)であり、極性面であるため、大きな表面電荷sc1を有する。ここで、チャネル層2およびGaN層11の成長は、MBE(Molecular
Beam
Epitaxy)法、あるいはMOVPE(Metal Organic Vapor Phase Epitaxy)法、あるいはこれらの組み合わせの結晶成長法によって行う。なお、このチャネル層2には、チャネル層2における背景電子濃度の低減のために、原子濃度〜5×1018cm−3程度のドーピング(P型ドーピング)を行ってもよい。
【0043】
次に、図5−2に示すように、素子領域のほぼ中央を通って半分に区画される位置に、c面((0001)面)に垂直な側壁面2aが形成されるように、水酸化カリウム(KOH)溶液を用いたウェット・エッチングによって、高低差200nmの段差を形成する。段差の底面(下面)は、上面と平行なc面((0001)面)となる。段差の上面および底面に直角な側壁面2aは、非極性面であるa面((11−20)面)あるいはm面((1−100)面)となる。a面((11−20)面)あるいはm面((1−100)面)は非極性面であるため、c面((0001)面)に比べて表面電荷sc2(細い破線参照)が大幅に低減されている。なお、段差(側壁面2a)の形成は、ドライ・エッチングと、水酸化カリウム(KOH)溶液を用いたウェット・エッチングとを組み合わせることによって行ってもよい。このようにして形成した側壁面2aは、上述のように非極性面であるa面((11−20)面)あるいはm面((1−100)面)であり、化学的に安定な面であり、表面電荷蓄積として電子濃度が3×1012cm−2程度となり、c面((0001)面)表面における表面電荷蓄積の値(5×1013cm−2)の1/10以下と大幅に低減する。
【0044】
次に、図5−3に示すように、上記のエッチング行程によって形成された段差面を有するチャネル層2上に、MBE法あるいはMOVPE法による結晶成長法によって、GaNを層厚5nmに成長させて窒化物半導体障壁層7形成する。この結果、チャネル層2表面がすべてGaNでなる窒化物半導体障壁層7で覆われた、段差構造を有するGaN/InNヘテロ構造が形成される。
【0045】
その後、非素子領域へのGaイオン等の打ち込みにより、非素子領域を高絶縁化する(素子分離プロセス)。
【0046】
GaN/InNヘテロ構造に埋め込まれた、非極性面であるa面((11−20)面)あるいはm面((1−100)面)のInN面は化学的安定化面であり、GaN/InNヘテロ界面における電荷蓄積としての表面電荷sc2電子濃度が3×1012cm−2程度となり、c面((0001)面)表面における表面電荷sc1の値(5×1013cm−2)の1/10以下と大幅に低減する。
【0047】
その後、図5−4に示すように、AlをALD(Atomic Layer Deposition)法によって、層厚が20nmとなるように堆積させた後、パターニングして絶縁膜(ゲート絶縁膜)5を形成した。そして、通常の窒化物半導体FETの作製プロセスと同様の方法を用いて、ソース電極3、ドレイン電極4、およびゲート電極6を形成して、ヘテロ構造を有するInN系FET構造の電界効果トランジスタ1を作製した。この電界効果トランジスタ1では、ピンチオフ特性が得られることが確認され、高性能のInN系FETが実現された。
【0048】
本実施の形態に係る電界効果トランジスタ1Aでは、FETの高速動作の指標である遮断周波数(fT)が、第1の実施の形態に係る電界効果トランジスタ1と比較して、20%増大した。
【0049】
なお、本実施の形態では、ソース電極3およびドレイン電極4の形成されている、c面((0001)面)が露出するチャネル層2上にも窒化物半導体障壁層7が積層されているが、c面((0001)面)領域に窒化物半導体障壁層7が積層されている必要はなく、上述の製造方法と異なる製造方法によって、チャネル層2のc面((0001)面)上にソース電極3およびドレイン電極4が形成されていてもよい。
【0050】
本実施の形態に係る電界効果トランジスタ1Aにおいては、サファイア基板10の他、SiC(シリコンカーバイド)基板上あるいはSi(シリコン)基板、あるいは、これらの基板上に形成されたAlN、AlGaN、InGaN等のテンプレート基板、もしくはGaN、AlN、InN、AlGaN、InGaN等の基板等、いかなる基板上に形成されている場合も、図4に示される本実施の形態の特徴を有する限り、すべて本発明の適用範囲内である。また、ヘテロ構造InN系FETのいかなる部分に、電子濃度の設計のために、SiあるいはMg等の不純物ドーピングが施されている場合であっても、図4に示した本実施の形態2に係る電界効果トランジスタ1Aの構造の特徴を有する限り、すべて本発明の適用範囲内である。
【0051】
上述の第1の実施の形態および第2の実施の形態に係る電界効果トランジスタ1、1Aは、InN系半導体のa面((11−20)面)あるいはm面((1−100)面)に対応するようにゲート電極6を形成したことで、ゲート電極6が対向するチャネル層結晶表面における表面電荷蓄積を大幅に低減し、ピンチオフ特性が得られることが可能となった。したがって、電界効果トランジスタ1、1Aによれば、InN系半導体の優れた電子輸送特性(高い電子移動度および高い飽和電子速度)が活用可能となる。
【0052】
(その他の実施の形態)
以上、第1および第2の実施の形態について説明したが、これらの実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0053】
例えば、上記した第1および第2の実施の形態に係る電界効果トランジスタ1、1Aは、チャネル層2の表面にa面((11−20)面)あるいはm面((1−100)面でなる側壁面2aを上下高さの異なる2つのc面((0001)面)の間に形成したが、図6に示す変形例のように、ゲート電極6を形成する領域のチャネル層2に溝(トレンチ)を形成し、この溝内にゲート電極6を埋め込んで形成することにより、トレンチ内壁である一対の側壁面2aにゲート電極6が接触するように形成する構成としてよい。このような構成では、ソース電極3が形成されたc面とドレイン電極4が形成されたc面の高さ位置が同じ高さ位置となる。また、このような構造において、チャネル層2上にヘテロ構造をなすように窒化物半導体障壁層を積層する構成としてもよい。これらの構成の電界効果トランジスタも本発明の適用範囲である。
【符号の説明】
【0054】
1,1A…電界効果トランジスタ、2…チャネル層、2a…側壁面、3…ソース電極、4…ドレイン電極、5…絶縁膜、6…ゲート電極、7…窒化物半導体障壁層

【特許請求の範囲】
【請求項1】
チャネル層としてInN系半導体を含む電界効果トランジスタである半導体装置であって、
前記チャネル層の表面に、窒化物半導体の六方晶結晶のa面もしくはm面でなるゲート形成用表面領域を有し、前記ゲート形成用表面領域にゲート電極が配置されていることを特徴とする半導体装置。
【請求項2】
前記チャネル層の主面がc面であり、前記ゲート形成用表面領域は、前記主面に垂直に形成された段差の側壁面であり、前記ゲート電極を挟むようにソース電極とドレイン電極がc面上に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ソース電極およびドレイン電極が形成されたc面は、前記側壁面を挟んで互いに高さ位置が異なることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
前記側壁面は、前記主面に形成された溝の側壁面であり、前記ソース電極が形成されたc面とドレイン電極が形成されたc面の高さ位置が同じであることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項5】
前記ゲート形成用表面領域と前記ゲート電極との間には、100nm以下のゲート絶縁膜が介在されていることを特徴とする請求項1から請求項4のいずれか一つに記載の半導体装置。
【請求項6】
前記チャネル層は、InN系半導体層の表面に、窒化物半導体障壁層がヘテロ接合されてなることを特徴とする請求項1から請求項5のいずれか一つに記載の半導体装置。
【請求項7】
窒化物半導体の六方晶結晶のc面を主面とする、InN系半導体基体の表面に垂直な、六方晶結晶のa面もしくはm面に相当する側壁面を有する段差を形成する工程と、
前記側壁面にゲート電極を形成し、前記側壁面を挟む位置のc面上にソース電極およびドレイン電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項8】
前記InN系半導体基体に段差を形成する行程の後に、前記InN系半導体基体上に窒化物半導体障壁層を形成する行程を備えることを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記段差は、水酸化カリウム溶液を用いたウェット・エッチングで加工されることを特徴とする請求項7または請求項9に記載の半導体装置の製造方法。

【図1】
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【図2】
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【図3−1】
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【図3−2】
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【図3−3】
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【図4】
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【図5−1】
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【図5−2】
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【図5−3】
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【図5−4】
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【図6】
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【図7】
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【公開番号】特開2012−169470(P2012−169470A)
【公開日】平成24年9月6日(2012.9.6)
【国際特許分類】
【出願番号】特願2011−29558(P2011−29558)
【出願日】平成23年2月15日(2011.2.15)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【出願人】(593006630)学校法人立命館 (359)
【Fターム(参考)】