半導体装置およびその製造方法
【課題】半導体装置の生産性を向上させる。
【解決手段】複数の第１電極１１、第２電極１２が設けられたプリント基板１０と、プリント基板１０上に搭載され、上面の外周に沿った第１列Ｌ１をなす複数の第１接続パッド２１及び第１列Ｌ１と平行かつ第１列Ｌ１よりも内側に離間した第２列Ｌ２をなす複数の第２接続パッド２２が設けられた半導体チップ２０と、第１電極１１、第２電極１２と第１接続パッド２１、第２接続パッド２２とを接続する第１ボンディングワイヤ３１、第２ボンディングワイヤ３２とを備え、半導体チップ２０の電源電圧端子、システムリセット端子は、第１接続パッド２１のいずれかが用いられ、複数の第２接続パッド２２と接続される第２ボンディングワイヤ３２は、複数の第１接続パッド２１と接続される第１ボンディングワイヤ３１よりも上方に設けられている。
【解決手段】複数の第１電極１１、第２電極１２が設けられたプリント基板１０と、プリント基板１０上に搭載され、上面の外周に沿った第１列Ｌ１をなす複数の第１接続パッド２１及び第１列Ｌ１と平行かつ第１列Ｌ１よりも内側に離間した第２列Ｌ２をなす複数の第２接続パッド２２が設けられた半導体チップ２０と、第１電極１１、第２電極１２と第１接続パッド２１、第２接続パッド２２とを接続する第１ボンディングワイヤ３１、第２ボンディングワイヤ３２とを備え、半導体チップ２０の電源電圧端子、システムリセット端子は、第１接続パッド２１のいずれかが用いられ、複数の第２接続パッド２２と接続される第２ボンディングワイヤ３２は、複数の第１接続パッド２１と接続される第１ボンディングワイヤ３１よりも上方に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
接続パッドを２列に配列したＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体チップをプリント基板上にワイヤボンディングによって実装した半導体装置がある（例えば、特許文献１参照）。
ボンディング用のワイヤの材料として、アルミニウム（Ａｌ）を用いることが考えられる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３２０９６号公報
【特許文献２】特開２００５−１０１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、接続パッドを２列に配列して半導体チップに設けた構造の場合、半導体チップの外側の列の接続パッドにボンディングワイヤを取り付けた後に、内側の列の接続パッドに対して既設のボンディングワイヤよりも上方にボンディングワイヤを取り付けることが考えられる。
【０００５】
しかし、全てのボンディングワイヤを接続した後に導通テストを行う場合、先に取り付けた下部のボンディングワイヤに接続不良が発見されたときには、後から取り付けた上部のボンディングワイヤを取り外さなければ、下部のボンディングワイヤを取り外すことができず、生産性が低下するという問題がある。
【０００６】
本発明の課題は、半導体装置の生産性を向上させることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の態様によれば、複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、を備え、前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の態様によれば、複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体チップの集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態にかかる半導体装置１の平面図である。
【図２】図１のII−II矢視断面図である。
【図３】半導体チップ２０を図１のIII部において拡大した平面図である。
【図４】図３のIV−IV矢視断面図である。
【図５】半導体装置１の製造方法の説明図である。
【図６】（ａ）、（ｂ）は半導体装置１の製造方法の説明図である。
【図７】リセット時間の説明図である。
【図８】半導体装置１の製造方法の説明図である。
【図９】半導体装置１の製造方法の説明図である。
【図１０】図８に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図である。
【図１１】図１０のXI−XI矢視断面図である。
【発明を実施するための形態】
【００１１】
図１は本発明の実施形態にかかる半導体装置１の平面図であり、図２は図１のII−II矢視断面図である。半導体装置１は、プリント基板１０と、半導体チップ２０と、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２と、封止層４０と、等から概略構成される。
【００１２】
プリント基板１０は半導体チップ２０を搭載する回路基板等であり、上面には半導体チップ２０を搭載する部分を中心とする同心円Ｃ１、Ｃ２上にそれぞれ、複数の第１の電極１１、複数の第２の電極１２が形成されている。また、プリント基板１０上には、各第１の電極１１と接続される配線、各第２の電極１２と接続される配線が形成されている。なお、同心円Ｃ２より半導体チップ２０に近い内側の同心円Ｃ１上に配列された第１の電極１１の数が、同心円Ｃ１の外側に位置する同心円Ｃ２上に配列された第２の電極１２の数より多い。第１の電極１１にはそれぞれ第１のボンディングワイヤ３１の一端が固定されて電気的に接続され、第２の電極１２にはそれぞれ第１のボンディングワイヤ３１よりも長い第２のボンディングワイヤ３２の一端が固定されて電気的に接続される。なお、第１の電極１１は、入力用の第１の電極１１ａ、出力用の第１の電極１１ｂを含む。
【００１３】
半導体チップ２０は、半導体チップ２０の上面側から見て外周が略四辺形状である。
半導体チップ２０の一方の面上には、半導体チップ２０の外周の四辺の各辺に沿って、複数の第１の接続パッド２１が形成されている。半導体チップ２０の外周の各辺に沿って形成された隣り合う第１の接続パッド２１の中心を結ぶ直線は、半導体チップ２０の外周の各辺に対して平行な直線となり、これらを第１の列Ｌ１と呼ぶ。これらの第１の列Ｌ１は、半導体チップ２０の外周の各辺に沿ってそれぞれ１本ずつある。
更に、半導体チップ２０の四辺形状の異なる２つの頂点同士を結ぶ線分のうち、半導体チップ２０の四辺を除く線分である２本の対角線の交点をＯとすると、半導体チップ２０の一方の面上には、半導体チップ２０の上面側から見て、半導体チップ２０の中心Ｏと第１の列Ｌ１との距離より、中心Ｏとの距離が短い位置にある、所謂半導体チップ２０上の４本の第１の列Ｌ１の内側に、第２の接続パッド２２が複数形成されている。これら複数の第２の接続パッド２２は、各第１の列Ｌ１に沿って形成されている。各第１の列Ｌ１に沿って形成された隣り合う第２の接続パッド２２の中心を結ぶ各直線は、半導体チップ２０の外周の各辺及び各第１の列Ｌ１に対して平行な直線となり、これらを第２の列Ｌ２と呼ぶ。これらの第２の列Ｌ２も半導体チップ２０の外周の各辺に対応してそれぞれ1本ずつある。
第１の接続パッド２１、第２の接続パッド２２は例えば少なくともアルミニウムを含む電極である。各第１の接続パッド２１は、半導体チップ２０の上面側から見て、第１の接続パッド２１の中心が第１の列Ｌ１に重なり、且つ第１の列Ｌ１に並んで互いに離間されて配列されている。各第２の接続パッド２２は、半導体チップ２０の上面側から見て、第１の列Ｌ１よりも半導体チップ２０の中心に近く、第１の列Ｌ１の内側の第２の列Ｌ２に中心が重なり、且つ第２の列Ｌ２に並んで互いに離間されて配列されている。なお、第１の列Ｌ１と第２の列Ｌ２とは、必ずしも平行でなくてもいい。
縦横４辺に配列した第２の列Ｌ２に囲まれたよりも内側の部分（半導体チップ２０の中央部）には、集積回路が形成されている集積回路領域２９が設けられている。各辺における第１の接続パッド２１、第２の接続パッド２２は、第１の列Ｌ１、第２の列Ｌ２の方向に互い違いに設けられている。すなわち、各辺と直交する側から見て、当該辺側に配置された第１の列Ｌ１の互いに隣接する二つの第１の接続パッド２１、２１の境界領域に、当該辺側に配置された第２の列Ｌ２の一つの第２の接続パッド２２が重なるように配置されており、同時に、各辺と直交する側から見て、当該辺側に配置された第２の列Ｌ２の互いに隣接する二つの第２の接続パッド２２、２２の境界領域に、当該辺側に配置された第１の列Ｌ１の一つの第１の接続パッド２１が重なるように配置されている。
【００１４】
第１の接続パッド２１にはそれぞれ第１のボンディングワイヤ３１の他端が固定されて電気的に接続され、第２の接続パッド２２にはそれぞれ第２のボンディングワイヤ３２の他端が固定され電気的に接続されている。
【００１５】
各辺における第１の接続パッド２１の第１の列Ｌ１と第２の接続パッド２２の第２の列Ｌ２との間は、後述するボンディングヘッド５０が第１の接続パッド２１と第２の接続パッド２２の両方を同時に接触しないような長さに設定され、第１の列Ｌ１と第２の列Ｌ２の距離は、例えば約３００〜４００μｍ離れている。
なお、電源電圧端子（ＩＣの電源電圧であるＶＤＤ端子、ＶＤＤと対にして用いるＩＣの電源電圧であるＶＳＳ端子）やシステムリセット端子には、第１の列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、第２の列Ｌ２の第２の接続パッド２２は用いられていない。システムリセット端子は、ＬＳＩ等の半導体チップ２０が正常に動作するため、後述するリセット動作（初期化）を行うための端子である。また、後述する第１の導通テストを行うための入力端子２１ａや出力端子２１ｂも、第１の列Ｌ１側の第１の接続パッド２１のいずれかが用いられている。出力端子２１ｂとしては、例えば、半導体チップを液晶表示として使用する場合、液晶を表示させる信号を出力する端子である複数のセグメント端子、複数のコモン端子、種々の出力端子等がある。このように、第１の列Ｌ１側の第１の接続パッド２１は、1又は複数の電源電圧端子（ＶＤＤ、ＶＳＳ）、１つのシステムリセット端子、及び複数の入力端子２１ａ、複数の出力端子２１ｂ、のいずれかである。複数の第１の接続パッド２１の多くが、入力端子２１ａ又は出力端子２１ｂである。また、半導体チップを液晶表示として使用する場合、第２の接続パッド２２も、複数のセグメント端子、複数のコモン端子、種々の出力端子等である。
【００１６】
第１のボンディングワイヤ３１は、プリント基板１０上に設けられ、半導体チップ２０との距離が第２の電極１２より近い内側の第１の電極１１と、半導体チップ２０上に設けられ、半導体チップ２０の中心からの距離が第２の接続パッド２２より遠い外側の第１の接続パッド２１とを接続する。なお、第１のボンディングワイヤ３１は、第１のボンディングワイヤ３１ａ、第１のボンディングワイヤ３１ｂを含む。第２のボンディングワイヤ３２は、プリント基板１０上に設けられ、半導体チップ２０との距離が第１の電極１１より遠い外側の第２の電極１２と、半導体チップ２０上に設けられ、半導体チップ２０の上面の中心との距離が第１の接続パッド２１より近い内側の第２の接続パッド２２とを接続する。図２に示すように、第２のボンディングワイヤ３２は第１のボンディングワイヤ３１よりも長く、第１のボンディングワイヤ３１よりも上方に形成される。
第１のボンディングワイヤ３１、第２のボンディングワイヤ３２は、アルミニウム或いはアルミニウムを含む合金からなる。例えば直径約２０〜３０μｍのアルミニウムを含むワイヤであり、超音波圧着によって第１の電極１１、第２の電極１２をそれぞれ第１の接続パッド２１、第２の接続パッド２２に接続させる配線である。
【００１７】
封止層４０は絶縁性の樹脂からなり、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止し、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士を絶縁する。
【００１８】
図３は半導体チップ２０を図１のIII部において拡大した平面図であり、図４は図３のIV−IV矢視断面図である。図３、図４に示すように、半導体チップ２０には、第１の列Ｌ１に配列された第１の接続パッド２１と、第２の列Ｌ２に配列された第２の接続パッド２２との間に、半導体素子等の回路素子２３、２４が設けられている。第１の接続パッド２１と回路素子２３とは配線２７ａにより接続され、回路素子２３と集積回路領域２９の回路とは配線２７ｂにより接続されている。同様に、第２の接続パッド２２と回路素子２４とが配線２８ａにより接続され、回路素子２４と集積回路領域２９の回路とが配線２８ｂにより接続されている。
【００１９】
回路素子２３、２４は例えば保護回路であり、静電気や雷サージ等の異常な電圧、電流が第１の接続パッド２１、第２の接続パッド２２から集積回路領域２９の回路へ直接入力されるのを防止する。保護回路素子として、例えば、抵抗、ダイオード、トランジスタ、コンデンサ等を用いることができる。保護回路素子は、半導体基板２５の内部及び上部に層間絶縁膜２６やパターニングした導体層を所定の順番で積層することで形成することができる。
なお、第１の列Ｌ１、第２の列Ｌ２の間に、保護回路以外の回路素子を設けてもよく、例えばオペアンプやボルテージレギュレータや論理回路の少なくともいずれかを含んでもよい。
各辺において、第１の列Ｌ１に配列された第１の接続パッド２１と第２の列Ｌ２に配列された第２の接続パッド２２との間が、後述するボンディングヘッド５０の大きさのために、所定の間隔をおかなければならず、集積回路の集積度が低くなってしまう恐れがあったが、第１の接続パッド２１と第２の接続パッド２２との間に回路素子を設けることにより、半導体チップ２０の集積度を損なうことを抑制できる。
【００２０】
第１の接続パッド２１は、導体層２１１、２１２、２１３の積層体であり、導体層２１１、２１２、２１３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第２の接続パッド２２は、導体層２２１、２２２、２２３の積層体であり、導体層２２１、２２２、２２３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第１の接続パッド２１、第２の接続パッド２２の導体層は、三層構造に限らず、二層以下であっても、四層以上であってもよく、層間絶縁膜２６も二層以下であっても、四層以上であってもよい。このため、第１の接続パッド２１は導体層２１１のみでもよく、第２の接続パッド２２は導体層２２１のみでもよい。
回路素子２３は、層２３１、２３２、２３３の積層体であり、回路素子２４は、層２４１、２４２、２４３の積層体である。層２３１は、共通材料層をパターニングして層２４１と同時に形成することができ、層２３２は、共通材料層をパターニングして層２４２と同時に形成することができ、層２３３は、共通材料層をパターニングして層２４３と同時に形成することができる。回路素子２３、２４は、三層構造に限らず、二層以下であっても、四層以上であってもよく、また層と層との間に層間絶縁膜２６を介在させてもよい。
なお、回路素子２３、２４を構成する層の少なくとも一部は、共通材料層をパターニングして第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部と同時に形成してもよい。
また、回路素子２３、２４は、半導体基板２５上でなくても、半導体基板２５内に形成されていてもよく、一部が半導体基板２５内に形成され、他部が半導体基板２５上に積層されていてもよい。
【００２１】
次に、半導体装置１の製造方法について、図５〜８を用いて説明する。
（１） まず、図５に示すように、プリント基板１０の上部に半導体チップ２０を載置した状態で、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２となるＡｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第１の接続パッド２１上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の接続パッド２１に押し付けて潰し、超音波圧着する。
【００２２】
（２） 次に、図６（ａ）に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第１のボンディングワイヤ３１のループを形成するようにボンディングヘッド５０を第１の電極１１上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、隣接する第１のボンディングワイヤ３１と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の電極１１に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
第１のボンディングワイヤ３１により、第１の接続パッド２１と第１の電極１１との接続、次に隣り合う第１の接続パッド２１と第１の電極１１との接続、と順に行い、（１）、（２）を繰り返し、全ての第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１で接続する。
【００２３】
（３） 次に、図６（ｂ）に示す状態で全ての第１のボンディングワイヤ３１に対し、第１の導通テストを行う。まず、プリント基板１０の複数の第１の電極１１すべてに対し、図示しない試験機に接続された複数のプローブ５３をそれぞれ接触させる。次に、図７に示すように、例えば１つのシステムリセット端子（電源電圧端子とは異なる第1の接続パッド２１）に０Ｖの電圧を印加する。また、1又は複数の電源電圧端子（ＶＳＳ）に０Ｖの電圧を印加する。引き続き、リセット時間に入ってから、1又は複数の電源電圧端子（ＶＤＤ）に１．５Ｖの電圧を印加する。このリセット動作により、システムリセット端子は０Ｖの状態のままで、回路の内部状態を保持するレジスタを初期状態に戻す。次に、リセット時間の開始から所定時間経過した後に、試験機が、システムリセット端子への印加電圧を、０Ｖから０Ｖと異なる所定の電圧のリセット終了電位に変位させることでリセット動作が終了する。
その後、プリント基板１０上の複数の第１の電極１１すべてが複数のプローブ５３にそれぞれ接触された状態において、図１に示すように、試験機（図示せず）は、各プローブ５３、各入力用の第１の電極１１ａ、各第１のボンディングワイヤ３１ａを介して、各入力端子２１ａに第１の導通テストを行うための信号を印加する。各入力端子２１ａに印加された上記信号は、対応する集積回路領域２９の回路、各出力端子２１ｂ、各第１のボンディングワイヤ３１ｂ、各出力用の第１の電極１１ｂ、各出力用の第１の電極１１ｂに接触している各プローブ５３を介して試験機に出力される。この試験機に出力された信号にしたがって、第１のボンディングワイヤ３１ａによって入力用の第１の電極１１ａと入力端子２１ａとが正しく接続されているかどうか、並びに第１のボンディングワイヤ３１ｂによって出力用の第１の電極１１ｂと出力端子２１ｂが正しく接続されているかどうか、集積回路領域２９の回路が正常かどうかの判断を行う。
このように、第１の列Ｌ１側の第１の接続パッド２１は、1又は複数の電源電圧端子（ＶＤＤ、ＶＳＳ）、１つのシステムリセット端子、及び複数の入力端子２１ａ、複数の出力端子２１ｂ、のいずれかであるため、第２のボンディングワイヤ３２を形成していない状態であっても、すべての第１のボンディングワイヤ３１に対し、接続不良の有無を確認するための第１の導通テストを行うことができる。もし接続不良が発見された場合には、第２のボンディングワイヤ３２を形成する前に不良の第１のボンディングワイヤ３１を取り除き、新たな第１のボンディングワイヤ３１で接続し、再び第１の導通テストを行う。また、第１のテスト時に第２のボンディングワイヤ３２が形成されていないので、プローブ５３を容易に第１の電極１１に接触させることができる。
【００２４】
（４） 第１の導通テストの後に、図８に示すように、Ａｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第２の接続パッド２２上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の接続パッド２２に押し付けて潰し、超音波圧着する。
【００２５】
（５） 次に、図９に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第２のボンディングワイヤ３２のループを形成するようにボンディングヘッド５０を第２の電極１２上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、既存の第１のボンディングワイヤ３１や隣接する第２のボンディングワイヤ３２と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の電極１２に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
ボンディングヘッド５０の先端側で露出される挿通孔５１が移動することによって描かれる軌跡が、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２の略ループ形状となるが、第２のボンディングワイヤ３２を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡は、第１のボンディングワイヤ３１を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡の上を越えるようにボンディングヘッド５０を移動させることによって、第２のボンディングワイヤ３２やボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように第２のボンディングワイヤ３２のループは第１のボンディングワイヤ３１のループより高く配置されている。
【００２６】
（６） 次に、全ての第１のボンディングワイヤ３１、第２のボンディングワイヤ３２に対し、第２の導通テストを行う。上記（３）の段階で既に第１の導通テストを行い、不良の第１のボンディングワイヤ３１を取り除き、新たなボンディングワイヤで接続しているが、第２のボンディングワイヤ３２を形成する工程において、第１の接続パッド２１と第１のボンディングワイヤ３１との接続不良、または第１のボンディングワイヤ３１と第１の電極１１との接続不良が発生する可能性があるので、第１のボンディングワイヤ３１に対しても第２の導通テストを行う。ただし、第２のボンディングワイヤ３２の取り付け後に第１のボンディングワイヤ３１の接続不良が発見される確率は低い。もし第２のボンディングワイヤ３２に接続不良が発見された場合には、不良の第２のボンディングワイヤ３２を取り除き、新たな第２のボンディングワイヤ３２で接続し、再び第２の導通テストを行う。
【００２７】
なお、第１のボンディングワイヤ３１に接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除くと共に、不良の第１のボンディングワイヤ３１を取り除くために必要な第２のボンディングワイヤ３２も取り除く。
【００２８】
（７） その後、封止層４０となる絶縁性の樹脂を塗布し、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止する。以上により、プリント基板１０への半導体チップ２０の実装が終了し、半導体装置１が完成する。
【００２９】
ここで、図８に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図を図１０に、図１０のXI−XI矢視断面図を図１１に示す。図１０、図１１に示すように、ボンディングヘッド５０の先端には、Ａｌワイヤ３０の挿通孔５１が形成されている。ボンディングヘッド５０の先端の押圧部５２でＡｌワイヤ３０の端部を第１の電極１１、第２の電極１２や、第１の接続パッド２１、第２の接続パッド２２の上部に押し付け、超音波圧着する。
【００３０】
図１１に示すように、ボンディングヘッド５０の先端の押圧部５２が、第２の接続パッド２２にＡｌワイヤ３０を押しつけている状態で、ボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように、ボンディングヘッド５０がＡｌワイヤ３０を繰り出す方向のボンディングヘッド５０の長さＺ１は、半導体チップ２０の上面側から見て第２の接続パッド２２の内側先端から第１の接続パッド２１の内側先端までの距離Ｚ２より短く設定されている。また、図１０に示すように、ボンディングヘッド５０の幅Ｗ１は、第２の接続パッド２２の幅Ｗ２と同じかそれよりも短い。
【００３１】
図１０、図１１の一点鎖線は、第１の接続パッド２１に第１のボンディングワイヤ３１を取り付けるときのボンディングヘッド５０の位置を参考までに示したものである。仮に、第２のボンディングワイヤ３２を形成してから第１のボンディングワイヤ３１を形成しようとする場合、ボンディングヘッド５０が第２のボンディングワイヤ３２に接触してしまうため、既設の第２のボンディングワイヤ３２の隙間にボンディングヘッド５０を挿入するのは困難である。さらに、第２のボンディングワイヤ３２が第１の接続パッド２１の上方を通過する場合もあり、より困難になる。
【００３２】
本実施形態においては、第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１により接続してから、第２のボンディングワイヤ３２により、第１の電極１１よりも外側の第２の電極１２と第１の接続パッド２１よりも内側の第２の接続パッド２２とを第１のボンディングワイヤ３１よりも高い位置で接続する。このため、第１のボンディングワイヤ３１が第２のボンディングワイヤ３２を形成する妨げとならず、配線の自由度を高めることができる。
【００３３】
また、第１の接続パッド２１の第１の列Ｌ１と、第２の接続パッド２２の第２の列Ｌ２との間に、回路素子２３、２４を設けているため、半導体チップ２０の集積度を高めることができる。
【００３４】
また、第１の接続パッド２１、第２の接続パッド２２が、第１の列Ｌ１、第２の列Ｌ２の方向に互い違いに設けられているので、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士がより接触しにくくなる。
【００３５】
以上本発明のいくつかの実施形態を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
〔付記〕
＜請求項１＞
複数の第１の電極及び複数の第２の電極と、
上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、
を備え、
前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置。
＜請求項２＞
前記第１の接続パッドと前記第１の電極とを接続する第１のボンディングワイヤと、
前記第２の接続パッドと前記第２の電極とを接続する第２のボンディングワイヤと、
を備えていることを特徴とする請求項１に記載の半導体装置。
＜請求項３＞
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に設けられていることを特徴とする請求項２に記載の半導体装置。
＜請求項４＞
前記第１のボンディングワイヤの入力端子及び出力端子は、前記第１の接続パッドのいずれかが用いられていることを特徴とする請求項２又は３に記載の半導体装置。
＜請求項５＞
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤは、アルミニウム或いはアルミニウムを含む合金からなることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
＜請求項６＞
前記第１の接続パッドと、前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
＜請求項７＞
上面側から見て、前記第１の電極は、前記第２の電極より前記プリント基板の内側にあることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
＜請求項８＞
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項２〜７のいずれかに記載の半導体装置。
＜請求項９＞
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
＜請求項１０＞
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることができることを特徴とする請求項９に記載の半導体装置。
＜請求項１１＞
複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、
前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法。
＜請求項１２＞
前記第１の接続パッドと前記第１の電極とを前記第１のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通を確認することを特徴とする請求項１１に記載の半導体装置の製造方法。
＜請求項１３＞
前記第２の接続パッドと前記第２の電極とを前記第２のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通、及び前記第２の接続パッドと前記第２の電極との導通を確認することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
＜請求項１４＞
電源電圧端子やシステムリセット端子、入力端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする請求項１１に記載の半導体装置の製造方法。
＜請求項１５＞
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に形成されることを特徴とする請求項１１〜１４のいずれかに記載の半導体装置の製造方法。
＜請求項１６＞
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤはアルミニウム或いはアルミニウムを含む合金から成り、それぞれ前記第１の電極及び前記第２の電極、前記第１の接続パッド及び前記第２の接続パッドと超音波圧着されることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
＜請求項１７＞
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
＜請求項１８＞
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることを特徴とする請求項１７に記載の半導体装置の製造方法。
＜請求項１９＞
ワイヤの端部をボンディングヘッドの先端により前記第１の接続パッド又は前記第２の接続パッドに押し付けて潰し、超音波圧着した後、
前記ボンディングヘッドの先端から前記ワイヤを繰り出しながら、前記ボンディングワイヤのループを形成するように前記ボンディングヘッドを前記第１の電極又は前記第２の電極上に移動し、
前記ワイヤの端部を前記ボンディングヘッドの先端により前記第１の電極又は前記第２の電極に押し付けて潰し、超音波圧着してから切断することにより、
前記第１の接続パッドと前記第１の電極、及び、前記第２の接続パッドと前記第２の電極をそれぞれ前記第１のボンディングワイヤ、第２のボンディングワイヤにより接続することを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
＜請求項２０＞
前記第１の接続パッドと前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１１〜１９のいずれかに記載の半導体装置の製造方法。
＜請求項２１＞
前記第１の電極は、前記第２の電極より上面側から見て前記プリント基板の内側にあることを特徴とする請求項１１〜２０のいずれかに記載の半導体装置の製造方法。
＜請求項２２＞
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項１１〜２１のいずれかに記載の半導体装置の製造方法。
＜請求項２３＞
前記第１のボンディングワイヤの導通確認により接続不良が発見された場合は、不良の前記第１のボンディングワイヤを取り除き、新たなボンディングワイヤで接続し、再び導通を確認することを特徴とする請求項１２〜２２のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００３６】
１ 半導体装置
１０ プリント基板
１１ 第１の電極
１１ａ 入力用の第１の電極
１１ｂ 出力用の第１の電極
１２ 第２の電極
２０ 半導体チップ
２１ 第１の接続パッド
２１ａ 入力端子
２１ｂ 出力端子
２２ 第２の接続パッド
２３、２４ 回路素子
２５ 半導体基板
２６ 層間絶縁膜
２７ａ、２７ｂ、２８ａ、２８ｂ 配線
２９ 集積回路領域
３０ Ａｌワイヤ
３１、３１ａ、３１ｂ 第１のボンディングワイヤ
３２ 第２のボンディングワイヤ
４０ 封止層
５０ ボンディングヘッド
５１ 挿通孔
５２ 押圧部
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
接続パッドを２列に配列したＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体チップをプリント基板上にワイヤボンディングによって実装した半導体装置がある（例えば、特許文献１参照）。
ボンディング用のワイヤの材料として、アルミニウム（Ａｌ）を用いることが考えられる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３２０９６号公報
【特許文献２】特開２００５−１０１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、接続パッドを２列に配列して半導体チップに設けた構造の場合、半導体チップの外側の列の接続パッドにボンディングワイヤを取り付けた後に、内側の列の接続パッドに対して既設のボンディングワイヤよりも上方にボンディングワイヤを取り付けることが考えられる。
【０００５】
しかし、全てのボンディングワイヤを接続した後に導通テストを行う場合、先に取り付けた下部のボンディングワイヤに接続不良が発見されたときには、後から取り付けた上部のボンディングワイヤを取り外さなければ、下部のボンディングワイヤを取り外すことができず、生産性が低下するという問題がある。
【０００６】
本発明の課題は、半導体装置の生産性を向上させることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の態様によれば、複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、を備え、前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置が提供される。
【０００８】
本発明の他の態様によれば、複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体チップの集積度を低下させずに、Ａｌワイヤによるボンディングが可能な半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態にかかる半導体装置１の平面図である。
【図２】図１のII−II矢視断面図である。
【図３】半導体チップ２０を図１のIII部において拡大した平面図である。
【図４】図３のIV−IV矢視断面図である。
【図５】半導体装置１の製造方法の説明図である。
【図６】（ａ）、（ｂ）は半導体装置１の製造方法の説明図である。
【図７】リセット時間の説明図である。
【図８】半導体装置１の製造方法の説明図である。
【図９】半導体装置１の製造方法の説明図である。
【図１０】図８に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図である。
【図１１】図１０のXI−XI矢視断面図である。
【発明を実施するための形態】
【００１１】
図１は本発明の実施形態にかかる半導体装置１の平面図であり、図２は図１のII−II矢視断面図である。半導体装置１は、プリント基板１０と、半導体チップ２０と、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２と、封止層４０と、等から概略構成される。
【００１２】
プリント基板１０は半導体チップ２０を搭載する回路基板等であり、上面には半導体チップ２０を搭載する部分を中心とする同心円Ｃ１、Ｃ２上にそれぞれ、複数の第１の電極１１、複数の第２の電極１２が形成されている。また、プリント基板１０上には、各第１の電極１１と接続される配線、各第２の電極１２と接続される配線が形成されている。なお、同心円Ｃ２より半導体チップ２０に近い内側の同心円Ｃ１上に配列された第１の電極１１の数が、同心円Ｃ１の外側に位置する同心円Ｃ２上に配列された第２の電極１２の数より多い。第１の電極１１にはそれぞれ第１のボンディングワイヤ３１の一端が固定されて電気的に接続され、第２の電極１２にはそれぞれ第１のボンディングワイヤ３１よりも長い第２のボンディングワイヤ３２の一端が固定されて電気的に接続される。なお、第１の電極１１は、入力用の第１の電極１１ａ、出力用の第１の電極１１ｂを含む。
【００１３】
半導体チップ２０は、半導体チップ２０の上面側から見て外周が略四辺形状である。
半導体チップ２０の一方の面上には、半導体チップ２０の外周の四辺の各辺に沿って、複数の第１の接続パッド２１が形成されている。半導体チップ２０の外周の各辺に沿って形成された隣り合う第１の接続パッド２１の中心を結ぶ直線は、半導体チップ２０の外周の各辺に対して平行な直線となり、これらを第１の列Ｌ１と呼ぶ。これらの第１の列Ｌ１は、半導体チップ２０の外周の各辺に沿ってそれぞれ１本ずつある。
更に、半導体チップ２０の四辺形状の異なる２つの頂点同士を結ぶ線分のうち、半導体チップ２０の四辺を除く線分である２本の対角線の交点をＯとすると、半導体チップ２０の一方の面上には、半導体チップ２０の上面側から見て、半導体チップ２０の中心Ｏと第１の列Ｌ１との距離より、中心Ｏとの距離が短い位置にある、所謂半導体チップ２０上の４本の第１の列Ｌ１の内側に、第２の接続パッド２２が複数形成されている。これら複数の第２の接続パッド２２は、各第１の列Ｌ１に沿って形成されている。各第１の列Ｌ１に沿って形成された隣り合う第２の接続パッド２２の中心を結ぶ各直線は、半導体チップ２０の外周の各辺及び各第１の列Ｌ１に対して平行な直線となり、これらを第２の列Ｌ２と呼ぶ。これらの第２の列Ｌ２も半導体チップ２０の外周の各辺に対応してそれぞれ1本ずつある。
第１の接続パッド２１、第２の接続パッド２２は例えば少なくともアルミニウムを含む電極である。各第１の接続パッド２１は、半導体チップ２０の上面側から見て、第１の接続パッド２１の中心が第１の列Ｌ１に重なり、且つ第１の列Ｌ１に並んで互いに離間されて配列されている。各第２の接続パッド２２は、半導体チップ２０の上面側から見て、第１の列Ｌ１よりも半導体チップ２０の中心に近く、第１の列Ｌ１の内側の第２の列Ｌ２に中心が重なり、且つ第２の列Ｌ２に並んで互いに離間されて配列されている。なお、第１の列Ｌ１と第２の列Ｌ２とは、必ずしも平行でなくてもいい。
縦横４辺に配列した第２の列Ｌ２に囲まれたよりも内側の部分（半導体チップ２０の中央部）には、集積回路が形成されている集積回路領域２９が設けられている。各辺における第１の接続パッド２１、第２の接続パッド２２は、第１の列Ｌ１、第２の列Ｌ２の方向に互い違いに設けられている。すなわち、各辺と直交する側から見て、当該辺側に配置された第１の列Ｌ１の互いに隣接する二つの第１の接続パッド２１、２１の境界領域に、当該辺側に配置された第２の列Ｌ２の一つの第２の接続パッド２２が重なるように配置されており、同時に、各辺と直交する側から見て、当該辺側に配置された第２の列Ｌ２の互いに隣接する二つの第２の接続パッド２２、２２の境界領域に、当該辺側に配置された第１の列Ｌ１の一つの第１の接続パッド２１が重なるように配置されている。
【００１４】
第１の接続パッド２１にはそれぞれ第１のボンディングワイヤ３１の他端が固定されて電気的に接続され、第２の接続パッド２２にはそれぞれ第２のボンディングワイヤ３２の他端が固定され電気的に接続されている。
【００１５】
各辺における第１の接続パッド２１の第１の列Ｌ１と第２の接続パッド２２の第２の列Ｌ２との間は、後述するボンディングヘッド５０が第１の接続パッド２１と第２の接続パッド２２の両方を同時に接触しないような長さに設定され、第１の列Ｌ１と第２の列Ｌ２の距離は、例えば約３００〜４００μｍ離れている。
なお、電源電圧端子（ＩＣの電源電圧であるＶＤＤ端子、ＶＤＤと対にして用いるＩＣの電源電圧であるＶＳＳ端子）やシステムリセット端子には、第１の列Ｌ１側の第１の接続パッド２１のいずれかが用いられており、第２の列Ｌ２の第２の接続パッド２２は用いられていない。システムリセット端子は、ＬＳＩ等の半導体チップ２０が正常に動作するため、後述するリセット動作（初期化）を行うための端子である。また、後述する第１の導通テストを行うための入力端子２１ａや出力端子２１ｂも、第１の列Ｌ１側の第１の接続パッド２１のいずれかが用いられている。出力端子２１ｂとしては、例えば、半導体チップを液晶表示として使用する場合、液晶を表示させる信号を出力する端子である複数のセグメント端子、複数のコモン端子、種々の出力端子等がある。このように、第１の列Ｌ１側の第１の接続パッド２１は、1又は複数の電源電圧端子（ＶＤＤ、ＶＳＳ）、１つのシステムリセット端子、及び複数の入力端子２１ａ、複数の出力端子２１ｂ、のいずれかである。複数の第１の接続パッド２１の多くが、入力端子２１ａ又は出力端子２１ｂである。また、半導体チップを液晶表示として使用する場合、第２の接続パッド２２も、複数のセグメント端子、複数のコモン端子、種々の出力端子等である。
【００１６】
第１のボンディングワイヤ３１は、プリント基板１０上に設けられ、半導体チップ２０との距離が第２の電極１２より近い内側の第１の電極１１と、半導体チップ２０上に設けられ、半導体チップ２０の中心からの距離が第２の接続パッド２２より遠い外側の第１の接続パッド２１とを接続する。なお、第１のボンディングワイヤ３１は、第１のボンディングワイヤ３１ａ、第１のボンディングワイヤ３１ｂを含む。第２のボンディングワイヤ３２は、プリント基板１０上に設けられ、半導体チップ２０との距離が第１の電極１１より遠い外側の第２の電極１２と、半導体チップ２０上に設けられ、半導体チップ２０の上面の中心との距離が第１の接続パッド２１より近い内側の第２の接続パッド２２とを接続する。図２に示すように、第２のボンディングワイヤ３２は第１のボンディングワイヤ３１よりも長く、第１のボンディングワイヤ３１よりも上方に形成される。
第１のボンディングワイヤ３１、第２のボンディングワイヤ３２は、アルミニウム或いはアルミニウムを含む合金からなる。例えば直径約２０〜３０μｍのアルミニウムを含むワイヤであり、超音波圧着によって第１の電極１１、第２の電極１２をそれぞれ第１の接続パッド２１、第２の接続パッド２２に接続させる配線である。
【００１７】
封止層４０は絶縁性の樹脂からなり、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止し、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士を絶縁する。
【００１８】
図３は半導体チップ２０を図１のIII部において拡大した平面図であり、図４は図３のIV−IV矢視断面図である。図３、図４に示すように、半導体チップ２０には、第１の列Ｌ１に配列された第１の接続パッド２１と、第２の列Ｌ２に配列された第２の接続パッド２２との間に、半導体素子等の回路素子２３、２４が設けられている。第１の接続パッド２１と回路素子２３とは配線２７ａにより接続され、回路素子２３と集積回路領域２９の回路とは配線２７ｂにより接続されている。同様に、第２の接続パッド２２と回路素子２４とが配線２８ａにより接続され、回路素子２４と集積回路領域２９の回路とが配線２８ｂにより接続されている。
【００１９】
回路素子２３、２４は例えば保護回路であり、静電気や雷サージ等の異常な電圧、電流が第１の接続パッド２１、第２の接続パッド２２から集積回路領域２９の回路へ直接入力されるのを防止する。保護回路素子として、例えば、抵抗、ダイオード、トランジスタ、コンデンサ等を用いることができる。保護回路素子は、半導体基板２５の内部及び上部に層間絶縁膜２６やパターニングした導体層を所定の順番で積層することで形成することができる。
なお、第１の列Ｌ１、第２の列Ｌ２の間に、保護回路以外の回路素子を設けてもよく、例えばオペアンプやボルテージレギュレータや論理回路の少なくともいずれかを含んでもよい。
各辺において、第１の列Ｌ１に配列された第１の接続パッド２１と第２の列Ｌ２に配列された第２の接続パッド２２との間が、後述するボンディングヘッド５０の大きさのために、所定の間隔をおかなければならず、集積回路の集積度が低くなってしまう恐れがあったが、第１の接続パッド２１と第２の接続パッド２２との間に回路素子を設けることにより、半導体チップ２０の集積度を損なうことを抑制できる。
【００２０】
第１の接続パッド２１は、導体層２１１、２１２、２１３の積層体であり、導体層２１１、２１２、２１３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第２の接続パッド２２は、導体層２２１、２２２、２２３の積層体であり、導体層２２１、２２２、２２３同士は、各層間絶縁膜２６に形成されたコンタクトホールを介して導通している。第１の接続パッド２１、第２の接続パッド２２の導体層は、三層構造に限らず、二層以下であっても、四層以上であってもよく、層間絶縁膜２６も二層以下であっても、四層以上であってもよい。このため、第１の接続パッド２１は導体層２１１のみでもよく、第２の接続パッド２２は導体層２２１のみでもよい。
回路素子２３は、層２３１、２３２、２３３の積層体であり、回路素子２４は、層２４１、２４２、２４３の積層体である。層２３１は、共通材料層をパターニングして層２４１と同時に形成することができ、層２３２は、共通材料層をパターニングして層２４２と同時に形成することができ、層２３３は、共通材料層をパターニングして層２４３と同時に形成することができる。回路素子２３、２４は、三層構造に限らず、二層以下であっても、四層以上であってもよく、また層と層との間に層間絶縁膜２６を介在させてもよい。
なお、回路素子２３、２４を構成する層の少なくとも一部は、共通材料層をパターニングして第１の接続パッド２１、第２の接続パッド２２の導体層の少なくとも一部と同時に形成してもよい。
また、回路素子２３、２４は、半導体基板２５上でなくても、半導体基板２５内に形成されていてもよく、一部が半導体基板２５内に形成され、他部が半導体基板２５上に積層されていてもよい。
【００２１】
次に、半導体装置１の製造方法について、図５〜８を用いて説明する。
（１） まず、図５に示すように、プリント基板１０の上部に半導体チップ２０を載置した状態で、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２となるＡｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第１の接続パッド２１上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の接続パッド２１に押し付けて潰し、超音波圧着する。
【００２２】
（２） 次に、図６（ａ）に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第１のボンディングワイヤ３１のループを形成するようにボンディングヘッド５０を第１の電極１１上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、隣接する第１のボンディングワイヤ３１と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第１の電極１１に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
第１のボンディングワイヤ３１により、第１の接続パッド２１と第１の電極１１との接続、次に隣り合う第１の接続パッド２１と第１の電極１１との接続、と順に行い、（１）、（２）を繰り返し、全ての第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１で接続する。
【００２３】
（３） 次に、図６（ｂ）に示す状態で全ての第１のボンディングワイヤ３１に対し、第１の導通テストを行う。まず、プリント基板１０の複数の第１の電極１１すべてに対し、図示しない試験機に接続された複数のプローブ５３をそれぞれ接触させる。次に、図７に示すように、例えば１つのシステムリセット端子（電源電圧端子とは異なる第1の接続パッド２１）に０Ｖの電圧を印加する。また、1又は複数の電源電圧端子（ＶＳＳ）に０Ｖの電圧を印加する。引き続き、リセット時間に入ってから、1又は複数の電源電圧端子（ＶＤＤ）に１．５Ｖの電圧を印加する。このリセット動作により、システムリセット端子は０Ｖの状態のままで、回路の内部状態を保持するレジスタを初期状態に戻す。次に、リセット時間の開始から所定時間経過した後に、試験機が、システムリセット端子への印加電圧を、０Ｖから０Ｖと異なる所定の電圧のリセット終了電位に変位させることでリセット動作が終了する。
その後、プリント基板１０上の複数の第１の電極１１すべてが複数のプローブ５３にそれぞれ接触された状態において、図１に示すように、試験機（図示せず）は、各プローブ５３、各入力用の第１の電極１１ａ、各第１のボンディングワイヤ３１ａを介して、各入力端子２１ａに第１の導通テストを行うための信号を印加する。各入力端子２１ａに印加された上記信号は、対応する集積回路領域２９の回路、各出力端子２１ｂ、各第１のボンディングワイヤ３１ｂ、各出力用の第１の電極１１ｂ、各出力用の第１の電極１１ｂに接触している各プローブ５３を介して試験機に出力される。この試験機に出力された信号にしたがって、第１のボンディングワイヤ３１ａによって入力用の第１の電極１１ａと入力端子２１ａとが正しく接続されているかどうか、並びに第１のボンディングワイヤ３１ｂによって出力用の第１の電極１１ｂと出力端子２１ｂが正しく接続されているかどうか、集積回路領域２９の回路が正常かどうかの判断を行う。
このように、第１の列Ｌ１側の第１の接続パッド２１は、1又は複数の電源電圧端子（ＶＤＤ、ＶＳＳ）、１つのシステムリセット端子、及び複数の入力端子２１ａ、複数の出力端子２１ｂ、のいずれかであるため、第２のボンディングワイヤ３２を形成していない状態であっても、すべての第１のボンディングワイヤ３１に対し、接続不良の有無を確認するための第１の導通テストを行うことができる。もし接続不良が発見された場合には、第２のボンディングワイヤ３２を形成する前に不良の第１のボンディングワイヤ３１を取り除き、新たな第１のボンディングワイヤ３１で接続し、再び第１の導通テストを行う。また、第１のテスト時に第２のボンディングワイヤ３２が形成されていないので、プローブ５３を容易に第１の電極１１に接触させることができる。
【００２４】
（４） 第１の導通テストの後に、図８に示すように、Ａｌワイヤ３０が挿通孔５１に挿通されたボンディングヘッド５０の先端に、挿通孔５１から延出されたＡｌワイヤ３０の端部を配置させ、ボンディングヘッド５０の先端を第２の接続パッド２２上に配置する。そして、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の接続パッド２２に押し付けて潰し、超音波圧着する。
【００２５】
（５） 次に、図９に示すように、ボンディングヘッド５０の先端からＡｌワイヤ３０を繰り出しながら、第２のボンディングワイヤ３２のループを形成するようにボンディングヘッド５０を第２の電極１２上に移動する。Ａｌワイヤ３０に、Ａｌワイヤ３０の弾性力に応じたループのくせをつけることで、既存の第１のボンディングワイヤ３１や隣接する第２のボンディングワイヤ３２と接触することを防ぐことができる。
次に、Ａｌワイヤ３０の端部をボンディングヘッド５０の先端により第２の電極１２に押し付けて潰し、超音波圧着してから切断することで第１のボンディングワイヤ３１が形成される。
ボンディングヘッド５０の先端側で露出される挿通孔５１が移動することによって描かれる軌跡が、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２の略ループ形状となるが、第２のボンディングワイヤ３２を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡は、第１のボンディングワイヤ３１を形成時のボンディングヘッド５０の先端側の挿通孔５１の描く軌跡の上を越えるようにボンディングヘッド５０を移動させることによって、第２のボンディングワイヤ３２やボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように第２のボンディングワイヤ３２のループは第１のボンディングワイヤ３１のループより高く配置されている。
【００２６】
（６） 次に、全ての第１のボンディングワイヤ３１、第２のボンディングワイヤ３２に対し、第２の導通テストを行う。上記（３）の段階で既に第１の導通テストを行い、不良の第１のボンディングワイヤ３１を取り除き、新たなボンディングワイヤで接続しているが、第２のボンディングワイヤ３２を形成する工程において、第１の接続パッド２１と第１のボンディングワイヤ３１との接続不良、または第１のボンディングワイヤ３１と第１の電極１１との接続不良が発生する可能性があるので、第１のボンディングワイヤ３１に対しても第２の導通テストを行う。ただし、第２のボンディングワイヤ３２の取り付け後に第１のボンディングワイヤ３１の接続不良が発見される確率は低い。もし第２のボンディングワイヤ３２に接続不良が発見された場合には、不良の第２のボンディングワイヤ３２を取り除き、新たな第２のボンディングワイヤ３２で接続し、再び第２の導通テストを行う。
【００２７】
なお、第１のボンディングワイヤ３１に接続不良が発見された場合には、不良の第１のボンディングワイヤ３１を取り除くと共に、不良の第１のボンディングワイヤ３１を取り除くために必要な第２のボンディングワイヤ３２も取り除く。
【００２８】
（７） その後、封止層４０となる絶縁性の樹脂を塗布し、第１のボンディングワイヤ３１、第２のボンディングワイヤ３２及び第１のボンディングワイヤ３１、第２のボンディングワイヤ３２により接続されたプリント基板１０及び半導体チップ２０を封止する。以上により、プリント基板１０への半導体チップ２０の実装が終了し、半導体装置１が完成する。
【００２９】
ここで、図８に示す状態における、第２のボンディングワイヤ３２を形成するボンディングヘッド５０と、第１の接続パッド２１、第２の接続パッド２２及び既設の第１のボンディングワイヤ３１との位置関係を示す平面図を図１０に、図１０のXI−XI矢視断面図を図１１に示す。図１０、図１１に示すように、ボンディングヘッド５０の先端には、Ａｌワイヤ３０の挿通孔５１が形成されている。ボンディングヘッド５０の先端の押圧部５２でＡｌワイヤ３０の端部を第１の電極１１、第２の電極１２や、第１の接続パッド２１、第２の接続パッド２２の上部に押し付け、超音波圧着する。
【００３０】
図１１に示すように、ボンディングヘッド５０の先端の押圧部５２が、第２の接続パッド２２にＡｌワイヤ３０を押しつけている状態で、ボンディングヘッド５０が第１のボンディングワイヤ３１に接触しないように、ボンディングヘッド５０がＡｌワイヤ３０を繰り出す方向のボンディングヘッド５０の長さＺ１は、半導体チップ２０の上面側から見て第２の接続パッド２２の内側先端から第１の接続パッド２１の内側先端までの距離Ｚ２より短く設定されている。また、図１０に示すように、ボンディングヘッド５０の幅Ｗ１は、第２の接続パッド２２の幅Ｗ２と同じかそれよりも短い。
【００３１】
図１０、図１１の一点鎖線は、第１の接続パッド２１に第１のボンディングワイヤ３１を取り付けるときのボンディングヘッド５０の位置を参考までに示したものである。仮に、第２のボンディングワイヤ３２を形成してから第１のボンディングワイヤ３１を形成しようとする場合、ボンディングヘッド５０が第２のボンディングワイヤ３２に接触してしまうため、既設の第２のボンディングワイヤ３２の隙間にボンディングヘッド５０を挿入するのは困難である。さらに、第２のボンディングワイヤ３２が第１の接続パッド２１の上方を通過する場合もあり、より困難になる。
【００３２】
本実施形態においては、第１の電極１１と第１の接続パッド２１とを第１のボンディングワイヤ３１により接続してから、第２のボンディングワイヤ３２により、第１の電極１１よりも外側の第２の電極１２と第１の接続パッド２１よりも内側の第２の接続パッド２２とを第１のボンディングワイヤ３１よりも高い位置で接続する。このため、第１のボンディングワイヤ３１が第２のボンディングワイヤ３２を形成する妨げとならず、配線の自由度を高めることができる。
【００３３】
また、第１の接続パッド２１の第１の列Ｌ１と、第２の接続パッド２２の第２の列Ｌ２との間に、回路素子２３、２４を設けているため、半導体チップ２０の集積度を高めることができる。
【００３４】
また、第１の接続パッド２１、第２の接続パッド２２が、第１の列Ｌ１、第２の列Ｌ２の方向に互い違いに設けられているので、隣接する第１のボンディングワイヤ３１、第２のボンディングワイヤ３２同士がより接触しにくくなる。
【００３５】
以上本発明のいくつかの実施形態を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
〔付記〕
＜請求項１＞
複数の第１の電極及び複数の第２の電極と、
上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、
を備え、
前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置。
＜請求項２＞
前記第１の接続パッドと前記第１の電極とを接続する第１のボンディングワイヤと、
前記第２の接続パッドと前記第２の電極とを接続する第２のボンディングワイヤと、
を備えていることを特徴とする請求項１に記載の半導体装置。
＜請求項３＞
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に設けられていることを特徴とする請求項２に記載の半導体装置。
＜請求項４＞
前記第１のボンディングワイヤの入力端子及び出力端子は、前記第１の接続パッドのいずれかが用いられていることを特徴とする請求項２又は３に記載の半導体装置。
＜請求項５＞
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤは、アルミニウム或いはアルミニウムを含む合金からなることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
＜請求項６＞
前記第１の接続パッドと、前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
＜請求項７＞
上面側から見て、前記第１の電極は、前記第２の電極より前記プリント基板の内側にあることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
＜請求項８＞
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項２〜７のいずれかに記載の半導体装置。
＜請求項９＞
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
＜請求項１０＞
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることができることを特徴とする請求項９に記載の半導体装置。
＜請求項１１＞
複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、
前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法。
＜請求項１２＞
前記第１の接続パッドと前記第１の電極とを前記第１のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通を確認することを特徴とする請求項１１に記載の半導体装置の製造方法。
＜請求項１３＞
前記第２の接続パッドと前記第２の電極とを前記第２のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通、及び前記第２の接続パッドと前記第２の電極との導通を確認することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
＜請求項１４＞
電源電圧端子やシステムリセット端子、入力端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする請求項１１に記載の半導体装置の製造方法。
＜請求項１５＞
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に形成されることを特徴とする請求項１１〜１４のいずれかに記載の半導体装置の製造方法。
＜請求項１６＞
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤはアルミニウム或いはアルミニウムを含む合金から成り、それぞれ前記第１の電極及び前記第２の電極、前記第１の接続パッド及び前記第２の接続パッドと超音波圧着されることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
＜請求項１７＞
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
＜請求項１８＞
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることを特徴とする請求項１７に記載の半導体装置の製造方法。
＜請求項１９＞
ワイヤの端部をボンディングヘッドの先端により前記第１の接続パッド又は前記第２の接続パッドに押し付けて潰し、超音波圧着した後、
前記ボンディングヘッドの先端から前記ワイヤを繰り出しながら、前記ボンディングワイヤのループを形成するように前記ボンディングヘッドを前記第１の電極又は前記第２の電極上に移動し、
前記ワイヤの端部を前記ボンディングヘッドの先端により前記第１の電極又は前記第２の電極に押し付けて潰し、超音波圧着してから切断することにより、
前記第１の接続パッドと前記第１の電極、及び、前記第２の接続パッドと前記第２の電極をそれぞれ前記第１のボンディングワイヤ、第２のボンディングワイヤにより接続することを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
＜請求項２０＞
前記第１の接続パッドと前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１１〜１９のいずれかに記載の半導体装置の製造方法。
＜請求項２１＞
前記第１の電極は、前記第２の電極より上面側から見て前記プリント基板の内側にあることを特徴とする請求項１１〜２０のいずれかに記載の半導体装置の製造方法。
＜請求項２２＞
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項１１〜２１のいずれかに記載の半導体装置の製造方法。
＜請求項２３＞
前記第１のボンディングワイヤの導通確認により接続不良が発見された場合は、不良の前記第１のボンディングワイヤを取り除き、新たなボンディングワイヤで接続し、再び導通を確認することを特徴とする請求項１２〜２２のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００３６】
１ 半導体装置
１０ プリント基板
１１ 第１の電極
１１ａ 入力用の第１の電極
１１ｂ 出力用の第１の電極
１２ 第２の電極
２０ 半導体チップ
２１ 第１の接続パッド
２１ａ 入力端子
２１ｂ 出力端子
２２ 第２の接続パッド
２３、２４ 回路素子
２５ 半導体基板
２６ 層間絶縁膜
２７ａ、２７ｂ、２８ａ、２８ｂ 配線
２９ 集積回路領域
３０ Ａｌワイヤ
３１、３１ａ、３１ｂ 第１のボンディングワイヤ
３２ 第２のボンディングワイヤ
４０ 封止層
５０ ボンディングヘッド
５１ 挿通孔
５２ 押圧部
【特許請求の範囲】
【請求項１】
複数の第１の電極及び複数の第２の電極と、
上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、
を備え、
前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置。
【請求項２】
前記第１の接続パッドと前記第１の電極とを接続する第１のボンディングワイヤと、
前記第２の接続パッドと前記第２の電極とを接続する第２のボンディングワイヤと、
を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のボンディングワイヤの入力端子及び出力端子は、前記第１の接続パッドのいずれかが用いられていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤは、アルミニウム或いはアルミニウムを含む合金からなることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１の接続パッドと、前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
上面側から見て、前記第１の電極は、前記第２の電極より前記プリント基板の内側にあることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項２〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることができることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、
前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の接続パッドと前記第１の電極とを前記第１のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通を確認することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の接続パッドと前記第２の電極とを前記第２のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通、及び前記第２の接続パッドと前記第２の電極との導通を確認することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
電源電圧端子やシステムリセット端子、入力端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に形成されることを特徴とする請求項１１〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤはアルミニウム或いはアルミニウムを含む合金から成り、それぞれ前記第１の電極及び前記第２の電極、前記第１の接続パッド及び前記第２の接続パッドと超音波圧着されることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
ワイヤの端部をボンディングヘッドの先端により前記第１の接続パッド又は前記第２の接続パッドに押し付けて潰し、超音波圧着した後、
前記ボンディングヘッドの先端から前記ワイヤを繰り出しながら、前記ボンディングワイヤのループを形成するように前記ボンディングヘッドを前記第１の電極又は前記第２の電極上に移動し、
前記ワイヤの端部を前記ボンディングヘッドの先端により前記第１の電極又は前記第２の電極に押し付けて潰し、超音波圧着してから切断することにより、
前記第１の接続パッドと前記第１の電極、及び、前記第２の接続パッドと前記第２の電極をそれぞれ前記第１のボンディングワイヤ、第２のボンディングワイヤにより接続することを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記第１の接続パッドと前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１１〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記第１の電極は、前記第２の電極より上面側から見て前記プリント基板の内側にあることを特徴とする請求項１１〜２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項１１〜２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記第１のボンディングワイヤの導通確認により接続不良が発見された場合は、不良の前記第１のボンディングワイヤを取り除き、新たなボンディングワイヤで接続し、再び導通を確認することを特徴とする請求項１２〜２２のいずれかに記載の半導体装置の製造方法。
【請求項１】
複数の第１の電極及び複数の第２の電極と、
上面の外周の辺に沿った第１の列に配列された複数の第１の接続パッド及び前記辺において前記上面側から見て前記第１の列よりも内側に離間した第２の列に配列された複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板と、
を備え、
前記半導体チップの電源電圧端子、システムリセット端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする半導体装置。
【請求項２】
前記第１の接続パッドと前記第１の電極とを接続する第１のボンディングワイヤと、
前記第２の接続パッドと前記第２の電極とを接続する第２のボンディングワイヤと、
を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のボンディングワイヤの入力端子及び出力端子は、前記第１の接続パッドのいずれかが用いられていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤは、アルミニウム或いはアルミニウムを含む合金からなることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１の接続パッドと、前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
上面側から見て、前記第１の電極は、前記第２の電極より前記プリント基板の内側にあることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項２〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることができることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
複数の第１の電極及び複数の第２の電極と、上面の外周の辺に沿った第１の列をなす複数の第１の接続パッド及び前記第１の列よりも上面側から見て内側に離間した第２の列をなす複数の第２の接続パッドが設けられた半導体チップと、を備えるプリント基板を用意し、
前記第１の接続パッドと前記第１の電極とを第１のボンディングワイヤにより接続した後、前記第２の接続パッドと前記第２の電極とを第２のボンディングワイヤにより接続することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の接続パッドと前記第１の電極とを前記第１のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通を確認することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の接続パッドと前記第２の電極とを前記第２のボンディングワイヤにより接続した後、
前記第１の接続パッドと前記第１の電極との導通、及び前記第２の接続パッドと前記第２の電極との導通を確認することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
電源電圧端子やシステムリセット端子、入力端子は、前記複数の第１の接続パッドのいずれかが用いられていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第２のボンディングワイヤは、前記第１のボンディングワイヤよりも長く、前記第１のボンディングワイヤよりも上方に形成されることを特徴とする請求項１１〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第１のボンディングワイヤ及び前記第２のボンディングワイヤはアルミニウム或いはアルミニウムを含む合金から成り、それぞれ前記第１の電極及び前記第２の電極、前記第１の接続パッド及び前記第２の接続パッドと超音波圧着されることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記第１の接続パッドと前記第２の接続パッドとの間に、回路素子が設けられていることを特徴とする請求項１１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記回路素子は保護回路であり、保護回路素子として、抵抗、ダイオード、トランジスタ、コンデンサのいずれかを用いることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
ワイヤの端部をボンディングヘッドの先端により前記第１の接続パッド又は前記第２の接続パッドに押し付けて潰し、超音波圧着した後、
前記ボンディングヘッドの先端から前記ワイヤを繰り出しながら、前記ボンディングワイヤのループを形成するように前記ボンディングヘッドを前記第１の電極又は前記第２の電極上に移動し、
前記ワイヤの端部を前記ボンディングヘッドの先端により前記第１の電極又は前記第２の電極に押し付けて潰し、超音波圧着してから切断することにより、
前記第１の接続パッドと前記第１の電極、及び、前記第２の接続パッドと前記第２の電極をそれぞれ前記第１のボンディングワイヤ、第２のボンディングワイヤにより接続することを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記第１の接続パッドと前記第２の接続パッドとは、列方向に互い違いに配列されていることを特徴とする請求項１１〜１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記第１の電極は、前記第２の電極より上面側から見て前記プリント基板の内側にあることを特徴とする請求項１１〜２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記第１のボンディングワイヤと、前記第２のボンディングワイヤと、を封止層により封止することを特徴とする請求項１１〜２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記第１のボンディングワイヤの導通確認により接続不良が発見された場合は、不良の前記第１のボンディングワイヤを取り除き、新たなボンディングワイヤで接続し、再び導通を確認することを特徴とする請求項１２〜２２のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１９２０２（Ｐ２０１２−１９２０２Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１１−１１２９６９（Ｐ２０１１−１１２９６９）
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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