半導体装置およびその製造方法

【課題】配線部を通じた信号伝搬速度を向上できるようにした半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部に到達するように前記第３絶縁膜に形成された複数の溝と、前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、素子の微細化、集積化が進められるに従い、各種電気的配線の配線幅やピッチも小さくなってきている。これに伴い、各種プラグの径やその間隔も狭くなってきている。プラグが近接すると隣接プラグ間の容量値が増加し、さらにその上の溝内に配線部が形成されていると、当該配線部に信号が伝達する際の伝播遅延が生じやすくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−７４３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線部を通じて伝達する信号の伝搬遅延を極力抑制できるようにした半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板上に形成された第１絶縁膜を備える。また、第１絶縁膜上に形成された第１絶縁膜より比誘電率が高い第２絶縁膜を備える。また、第２絶縁膜と隣接する側面が順テーパ形状を有し第１絶縁膜および第２絶縁膜を貫通して形成された複数の縦柱状プラグを備える。また、第２絶縁膜上に形成された第２絶縁膜よりも比誘電率が低い第３絶縁膜を備える。また、複数の縦柱状プラグの上部にそれぞれ到達するように第３絶縁膜に形成された複数の溝を備えると共に、複数の溝内にそれぞれ形成され複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部を備える。
【０００６】
実施形態に係る半導体装置は、半導体基板上に形成された第１絶縁膜を備える。また、第１絶縁膜上に形成され当該第１絶縁膜よりも比誘電率が高い第２絶縁膜を備える。また、第１絶縁膜に貫通形成されその上面が第２絶縁膜の下面と略同一高さにある複数の縦柱状プラグを備える。また、第２絶縁膜上に形成され第２絶縁膜よりも比誘電率が低い第３絶縁膜を備える。また、複数の縦柱状プラグの上部にそれぞれ到達するように第２絶縁膜および第３絶縁膜に形成された複数の溝を備えると共に、複数の溝内にそれぞれ形成され複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部を備える。そして、縦柱状プラグは、その上部が前記第１絶縁膜と隣接する側面に順テーパ形状を有している。
【０００７】
実施形態に係る半導体装置の製造方法は、第１層間絶縁膜に形成された複数のホール内にそれぞれ縦柱状プラグを形成する工程を備える。また、第１層間絶縁膜の上部を除去して形成された複数の縦柱状プラグの上部側面を露出させる工程を備える。また、露出した縦柱状プラグの上部側面をスリミングする工程を備える。また、複数の縦柱状プラグの上部側面間にエッチングストッパ膜を形成する工程を備える。また、エッチングストッパ膜上に当該エッチングストッパ膜とエッチング選択性を有する第２層間絶縁膜を形成する工程を備える。また、第２層間絶縁膜にエッチングストッパ膜の上面上に至るまで複数の縦柱状プラグにそれぞれ達する複数の溝を形成する工程を備える。また、複数の縦柱状プラグの上部とそれぞれ接触する複数の配線部を複数の溝内にそれぞれ形成する工程を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態についてフラッシュメモリ装置のメモリセル領域の電気的構成の一部を示す回路図
【図２】メモリセル領域の一部の下層部分における平面レイアウトパターンを模式的に示す図
【図３】メモリセル領域の一部の特にビット線コンタクトの上層配線構造の平面レイアウトパターンを模式的に示す図
【図４】図２の切断線Ａ−Ａ線で示す部分を模式的に表す縦断側面図
【図５】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１）
【図６】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その２）
【図７】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その３）
【図８】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その４）
【図９】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その５）
【図１０】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その６）
【図１１】第２の実施形態について示す図４相当図
【図１２】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その７）
【図１３】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その８）
【図１４】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その９）
【図１５】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１０）
【図１６】第３の実施形態について示す図４相当図
【図１７】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１１）
【図１８】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１２）
【図１９】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１３）
【図２０】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１４）
【図２１】製造工程の一段階における図４に対応する部分を模式的に示す縦断面図（その１５）
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１ないし図１０を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる場合があることを留意する。
【００１０】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図である。
【００１１】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個：２のｎ乗個（ｎは正整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることで構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中、Ｘ方向（ワード線方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中、Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２および図３は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２は、主に半導体基板の表層部およびその直ぐ上層部分の構造を示している。また、図３は、当該該当部分のさらに上層部分の構造を示している。
【００１４】
図２に示すように、半導体基板（例えばシリコン基板）１には、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って形成されている。このＳＴＩ２はＸ方向に離間して複数形成されており、これにより活性領域３が図２中Ｘ方向に分離した状態に形成されている。メモリセルトランジスタのワード線ＷＬが、活性領域３の延伸方向であるＹ方向に直交する図２中Ｘ方向に沿って形成されている。
【００１５】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１の選択ゲート線ＳＧＬ１，ＳＧＬ１が形成されている。選択ゲート線ＳＧＬ１−ＳＧＬ１間の活性領域３上にはビット線コンタクトＣＢが千鳥状に配置されている。
【００１６】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、上述同様にして、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ２が形成されている。そして、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳが千鳥状に配置されている。
【００１７】
図４は、図２中の切断線Ａ−Ａで示す部分の縦断面図を模式的に示している。すなわち、図４は、ビット線コンタクトＣＢａとその上層のビット線ヴィアプラグＶ１ａとを選択ゲート線ＳＧＬ１の延伸方向に沿って切断した縦断面図を示している。
【００１８】
この図４において、半導体基板（例えばシリコン基板）１は、その表層部が素子分離領域２によって活性領域３に分離形成されている。素子分離領域２は、半導体基板１の表層部に所定間隔で形成したトレンチ（素子分離溝）の内部にシリコン酸化膜などの絶縁膜を埋込み形成して構成されている。
【００１９】
半導体基板１の上面上には、図示しないが前述した選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２、メモリセルトランジスタＴｒｍの各ゲート電極がゲート絶縁膜を介して積層形成されている。なお、図４に示した部分は、当該トランジスタＴｒｓ１、Ｔｒｓ２、Ｔｒｍの各ゲート電極の積層構造が予め形成され、その後のエッチング処理により除去された部分を示している。
【００２０】
図４において、半導体基板１の上面上には一対の選択ゲート線ＳＧＬ１−ＳＧＬ１間を埋めるようにシリコン酸化膜４が所定膜厚で形成されている。なお、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間においても同様であるため説明を省略している。
【００２１】
このシリコン酸化膜４にはその上面から下面まで貫通するコンタクトホール５が形成されている。このコンタクトホール５は、半導体基板１の活性領域３を１個おきに露出させるように形成されており、半導体基板１にほぼ垂直な側面を有するように形成されている。
【００２２】
なお、ビット線コンタクトＣＢａおよびＣＢｂのコンタクトホール５は、図４に示す活性領域３の全てについて１つずつ千鳥状に形成されており、それぞれ縦方向に延伸形成されている。図４の断面では現れていないが、図２に示したビット線コンタクトＣＢｂに対応する部分にも形成されている。このように平面的には千鳥状に配置されている理由は、素子の縮小化、設計ルールの縮小化に伴い、隣接コンタクトＣＢａおよびＣＢｂ間の間隔が狭くなってきているためであり、隣接コンタクトＣＢａおよびＣＢｂ間の距離を確保することで所望の特性を得るためである。
【００２３】
コンタクトホール５内には、チタン／窒化チタン（Ｔｉ／ＴｉＮ）などのバリアメタルを介してタングステン（Ｗ）などの導電性材料が埋め込まれており、コンタクトプラグ６がビット線コンタクトＣＢａとして形成されている。
【００２４】
シリコン酸化膜４の上面上には、シリコン酸化膜７が第１絶縁膜、第１層間絶縁膜として所定膜厚で形成されている。また、シリコン酸化膜７の上面上にはエッチングストッパ膜、第２絶縁膜としてシリコン窒化膜８が構成されている。本実施形態では、第２絶縁膜としてシリコン窒化膜８を適用した実施形態を示すが、これに代えてシリコン窒化物を含有したシリコン炭窒化膜（ＳｉＣＮ）を適用しても良い。
【００２５】
これらのシリコン酸化膜７およびシリコン窒化膜８には、コンタクトプラグ６の直上の位置にシリコン酸化膜７およびシリコン窒化膜８を上端から下端まで貫通するヴィアホール（ホールに相当）９が形成されている。
【００２６】
ヴィアホール９はシリコン酸化膜７の下面からシリコン窒化膜８の上面にかけて横断面積が増加するよう側面が順テーパ状となるように形成されている。ヴィアホール９の内側には窒化チタン（ＴｉＮ）などのバリアメタルを介してタングステン（Ｗ）などの導電性材料がヴィアプラグ１０として埋込形成されている。
【００２７】
これにより、ヴィアプラグ１０がシリコン窒化膜８の上面からシリコン酸化膜７の下面にかけて柱状に貫通形成されている。このヴィアプラグ１０はビット線ヴィアプラグＶ１ａに対応し縦柱状プラグに相当する。なお、図４の断面では現れていないが、ヴィアプラグ１０は、図２に示したビット線コンタクトＣＢｂの直上の部分にもビット線ヴィアプラグＶ１ｂとして形成されている。ヴィアプラグ１０の下端はコンタクトプラグ６の上端と接触する。
【００２８】
シリコン窒化膜８の上面とヴィアプラグ１０の上面とはほぼ面一に形成されている。これらのシリコン窒化膜８およびヴィアプラグ１０の上面上にはシリコン酸化膜１１が第３絶縁膜、第２層間絶縁膜として形成されている。シリコン窒化膜８とシリコン酸化膜１１とは適切に条件を設定すれば選択的にエッチング可能な膜の関係にある。このシリコン酸化膜１１にはビット線ＢＬ形成用の溝１２が形成されており、当該溝１２内に配線層（配線部に相当）１３がビット線ＢＬとして形成されている。
【００２９】
この配線層１３は、Ｙ方向に延伸するビット線用の溝１２内に埋込まれて形成されるものであり、当該溝１２内には銅（Ｃｕ）などの導電性材料が埋め込まれている。このビット線ＢＬの配線層１３は、そのＸ方向の幅寸法がヴィアプラグ１０の上面の径に対応する幅寸法で形成されている。これらの配線層１３は図２中のＹ方向に沿って形成されている。
【００３０】
本実施形態では、配線層１３と当該配線層１３に隣接するヴィアプラグ１０との間にシリコン窒化膜８が形成されておらずシリコン酸化膜１１が形成されている。シリコン酸化膜７および１１は、シリコン窒化膜８（またはシリコン炭窒化膜）に比較して比誘電率が低い。
【００３１】
したがって、本実施形態の構造によれば、シリコン窒化膜８が配線層１３とヴィアプラグ１０との間に形成された構造に比較して当該配線層１３とヴィアプラグ１０との間の容量を低減できる。また、シリコン窒化膜８が隣り合う配線層１３間に形成されていないため、隣り合う配線層１３間の容量を低減できる。信号の伝搬速度は抵抗および他配線との間の配線間容量に依存するが、配線層１３とヴィアプラグ１０との間の容量を低減することで時定数を小さくすることができ、配線層１３を通じて伝達する信号の伝搬遅延を極力抑制できる。
【００３２】
次に、前記した構造の製造工程について図５ないし図１０を参照しながら説明する。なお、ここでは、ヴィアプラグ１０およびビット線ＢＬの配線層１３の構造の製造工程を中心に説明し、コンタクトプラグ６の製造工程説明は簡略的に行う。
【００３３】
製造方法の特徴部分を中心に説明するが、一般的な工程であれば付加しても良いし、前述実施形態にて説明した製造工程は必要に応じて入れ替えても良い。また、必要に応じて工程を省いても良い。
【００３４】
図５に示すように、半導体基板１に素子分離領域２を形成することで活性領域３を分離し、その後、シリコン酸化膜４をＣＶＤ法により堆積し、当該シリコン酸化膜４をＲＩＥ（Reactive Ion Etching）等により異方性エッチングし、コンタクトホール５を形成し、当該コンタクトホール５内にコンタクトプラグ６を埋込む。
【００３５】
この図５に示す工程では、一対の選択ゲート線ＳＧＬ１間の活性領域３に対応して、図２に示したように、一対の選択ゲート線ＳＧＬ１の何れかに近づいた位置となるように千鳥状にコンタクトホール５を形成する。
【００３６】
また、コンタクトホール５を形成した後には、コンタクトホール５の内面に沿って導電性材料としてチタン／窒化チタンなどのバリアメタルを形成し、当該バリアメタルの内側にタングステン（Ｗ）を埋込む。この後、シリコン酸化膜４の上面上に堆積したタングステンをＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。これにより図５に示す構造を形成できる。
【００３７】
次に、図６に示すように、ＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜７を堆積する。その後、シリコン酸化膜７の上面上にシリコン窒化膜８をプラズマＣＶＤ法により堆積する。
【００３８】
次に、図７に示すように、シリコン窒化膜８の上面上にレジスト（図示せず）をパターニングし、当該パターニングされたレジストをマスクとしてシリコン窒化膜８をＲＩＥ法により異方性エッチングし、続いてシリコン酸化膜７をＲＩＥ法により異方性エッチングすることでヴィアホール９を形成する。
【００３９】
次に、図８に示すように、ヴィアホール９の内面に沿って窒化チタン（ＴｉＮ）などのバリアメタルを形成し当該バリアメタルを介して例えばタングステン（Ｗ）をヴィアホール９の内側に埋込み、シリコン窒化膜８をストッパとしてＣＭＰ法により平坦化することでヴィアプラグ１０を形成する。
【００４０】
次に、図９に示すように、ヴィアプラグ１０およびシリコン窒化膜８の上面上にＣＶＤ法によりシリコン酸化膜１１を堆積する。
次に、図１０に示すように、シリコン酸化膜１１の上面上にレジスト（図示せず）をパターニングし当該レジストをマスクとしてビット線ＢＬ用の溝１２を形成する。この場合、シリコン窒化膜８に対して高選択性を有する条件によってシリコン酸化膜１１を異方性エッチングすることで溝１２を形成する。これにより、シリコン窒化膜８のほぼ上面位置で溝１２形成の際にエッチングストップすることができ溝１２の深さをほぼ一定に揃えることができる。次に、図４に示すように、当該ビット線ＢＬ用の溝１２内に配線用導体として銅（Ｃｕ）を埋込み形成してビット線ＢＬ用の配線層１３を形成する。ビット線ＢＬの配線層１３は、全てのコンタクトプラグ６（ＣＢａ、ＣＢｂ）に対応して形成される。
【００４１】
溝１２の深さがほぼ一定の深さに形成されるため、配線層１３が溝１２内に埋め込まれたとしても、配線層１３とヴィアプラグ１０との間の距離をほぼ一定に保つことができる。したがって、配線層１３およびヴィアプラグ１０間の容量を一定に保持でき、複数の配線層１３およびヴィアプラグ１０を通じて伝達する信号の伝搬遅延時間もほぼ同一となる。これにより特性のばらつきを抑制できる。
【００４２】
本実施形態の製造方法によれば、次に示す特徴的な工程を備える。すなわち、半導体基板１の上方にシリコン酸化膜７、シリコン窒化膜８を順次形成する。シリコン窒化膜８の上面からシリコン酸化膜７の下面にかけて貫通するヴィアホール９を形成する。当該ヴィアホール９内に導電性材料を埋込んでヴィアプラグ１０を形成する。シリコン窒化膜８およびヴィアプラグ９の上面上にシリコン酸化膜１１を形成する。シリコン窒化膜８をストッパとしてシリコン酸化膜１１に溝１２を形成する。溝１２内にビット線ＢＬ用の配線層１３を形成する。このような製造方法を適用することで、溝１２の深さをほぼ一定の深さに揃えることができる。これにより、特性ばらつきを抑制できる。
【００４３】
（第２の実施形態）
図１１ないし図１５は、第２の実施形態を示している。本実施形態が前述第１の実施形態と異なるところは、ヴィアプラグの上部が上面から半導体基板方向にかけて横断面積が増大するように（順テーパで）形成されているところにある。前述実施形態と同一または類似材料、同一または類似機能を奏する部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００４４】
図１１に示すように、ヴィアプラグ１０に代わるヴィアプラグ２０は、コンタクトプラグ６の上面上に形成されている。ヴィアプラグ２０の下部２０ｂはシリコン酸化膜７の上面高さから下面高さに至るまで横断面積が縮小するように（逆テーパで）構成されている。
【００４５】
また、このヴィアプラグ２０は、シリコン酸化膜７およびシリコン窒化膜８の界面を境界としてその上下で互いに径が異なる。ヴィアプラグ２０は、シリコン酸化膜７およびシリコン窒化膜８の界面より下側においてその下部２０ｂの径が大きく、当該界面より上側においてその上部２０ａの径が小さい。
【００４６】
そして、ヴィアプラグ２０の上部２０ａは、シリコン窒化膜８の下面高さから上面高さにかけて横断面積が縮小するように形成されている。このヴィアプラグ２０の上側面上には配線層１３が接触形成されている。したがって、前述実施形態の構造と比較して上部２０ａとビット線ＢＬの配線層１３との距離は拡大し、当該上部２０ａと配線層１３との容量低減を図ることができる。
【００４７】
また、本実施形態の構造においても、複数の配線層１３間に比誘電率の高いシリコン窒化膜８がほとんど形成されない構造となる。このため、配線層１３とヴィアプラグ１０との間の容量を低減することで時定数を小さくすることができ、配線層１３を通じて伝達する信号の伝搬遅延を極力抑制できる。
【００４８】
前記した構造の製造工程について図１２ないし図１５を参照しながら説明する。本実施形態においてはヴィアプラグ２０の製造工程を中心に説明し、その他の部分の説明を省略する。図１２に示すように、シリコン酸化膜４およびコンタクトプラグ６の上面上にシリコン酸化膜７をＣＶＤ法により堆積した後、当該シリコン酸化膜７にＲＩＥ法などの異方性エッチングによってヴィアホール９を形成し、当該ヴィアホール９の内面に沿って窒化チタン（ＴｉＮ）などのバリアメタルを形成し、その後、バリアメタルの内側にタングステン（Ｗ）などの埋込材を埋込むことでヴィアプラグ２０を形成し、ＣＭＰ法により平坦化する。
【００４９】
次に、図１３に示すように、シリコン酸化膜７の上部をエッチバックすることでヴィアプラグ２０の上部１０ａの側面を露出させる。
次に、図１４に示すように、ヴィアプラグ２０の上部２０ａの側面をスリミング処理しヴィアプラグ２０の上部２０ａの径を縮小させる。このスリミング処理を行うときには、例えばＲＩＥ法による異方性エッチングを行った後、例えばＣＤＥ(Chemical Dry Etching)法による等方性エッチングによりスリミングすると良い。
【００５０】
次に、図１５に示すように、シリコン窒化膜８をプラズマＣＶＤ法により堆積し、当該シリコン窒化膜８を全面エッチバックすることで、ヴィアプラグ２０の上部２０ａの上面を露出させる。なお、全面エッチバックに代えてシリコン窒化膜８の上面をストッパとしてＣＭＰ法により平坦化することでヴィアプラグ２０の上部２０ａの上面を露出させるようにしても良い。
【００５１】
次に、図１１に示すように、ヴィアプラグ２０およびシリコン窒化膜８の上面上にシリコン酸化膜１１をＣＶＤ法により堆積し、当該シリコン酸化膜１１に溝１２を形成した後、当該溝１２内に配線層１３を形成するが、この工程は前述実施形態と同様であるため説明を省略する。
【００５２】
このような多層配線構造を採用すると、例えばリソグラフィ技術によりレジストマスクの合わせずれが生じた場合、複数のビット線ＢＬの配線層１３の全体がヴィアプラグ２０の直上からＸ方向にずれて形成されることもある。
【００５３】
この場合、配線層１３と隣接するヴィアプラグ２０との間の距離が耐圧に影響を及ぼす。本実施形態では、ヴィアプラグ２０の上部２０ａの側面をスリミングしているため、ヴィアプラグ２０と当該ヴィアプラグ２０の直脇に隣接する配線層１３との間の距離を長くできる。これにより、所望の耐圧特性を得られる。
【００５４】
また、本実施形態によれば、次に示す特徴的な製造工程を備える。すなわち、シリコン酸化膜７にヴィアホール９を形成し、当該ヴィアホール９内にヴィアプラグ２０を形成する。ヴィアプラグ２０（の上部２０ａ）の上面より下方にシリコン酸化膜７の上面が位置するようにシリコン酸化膜７の上部を除去することでヴィアプラグ２０の上部２０ａの側面を露出させる。ヴィアプラグ２０の上部２０ａの側面をスリミングする。スリミングしたヴィアプラグ２０の上部２０ａの側面の脇の複数の上部２０ａ間にシリコン窒化膜８を形成する。ヴィアプラグ２０の上部２０ａに接触するように配線層１３を形成する。このような製造工程を適用することで、前述実施形態と同様の作用効果を奏する。
【００５５】
（第３の実施形態）
図１６ないし図２１は、第３の実施形態を示している。本実施形態が前述第２の実施形態と異なるところは、エッチングストッパ膜がヴィアプラグの上面上に沿って形成されているところにある。前述実施形態と同一または類似材料および同一または類似機能を奏する部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５６】
図１６に示すように、ヴィアプラグ２０がシリコン酸化膜７に形成されたヴィアホール９内に埋込み形成されている。ヴィアプラグ２０の上部２０ａの脇にはシリコン窒化膜８が形成されておらず、シリコン酸化膜７が形成されている。したがって、シリコン酸化膜７はヴィアプラグ２０の全側面脇に構成される。
【００５７】
シリコン窒化膜８は、シリコン酸化膜７の上面上に形成されており、シリコン酸化膜１１がシリコン窒化膜８の上面上に形成されている。ヴィアプラグ２０の上面は、シリコン窒化膜８の下面と略同一高さに位置している。シリコン窒化膜８およびシリコン酸化膜１１には複数の溝１２が形成されており、複数の溝１２内にそれぞれ配線層１３が形成されている。
【００５８】
前記の構造の製造方法について図１７ないし図２１を参照しながら説明する。本実施形態でも同様にヴィアプラグ２０の製造工程を中心に説明し、その他の部分の説明を省略する。
図１７に示すように、シリコン酸化膜４およびコンタクトプラグ６の上面上にシリコン酸化膜７を堆積した後、当該シリコン酸化膜７にＲＩＥ法などの異方性エッチングによりヴィアホール９を形成し、当該ヴィアホール９の内面に沿って窒化チタン（ＴｉＮ）などのバリアメタルを形成し、その後、バリアメタルの内側にタングステン（Ｗ）などの埋込材を埋込むことでヴィアプラグ２０を形成し、ＣＭＰ法により平坦化する。次に、シリコン酸化膜７の上部をエッチバックすることで、シリコン酸化膜７の上面をヴィアプラグ２０の上部２０ａの上面より下方に位置するように形成する。
【００５９】
次に、図１８に示すように、ヴィアプラグ２０の上部２０ａをスリミングすることでヴィアプラグ２０の上部２０ａの径を細らせる。このスリミング工程は前述実施形態に説明した方法と同様の方法で行われる。
【００６０】
次に、図１９に示すように、シリコン酸化膜７の上面上に当該シリコン酸化膜７と同質の膜となるシリコン酸化膜７ａを再度プラズマＣＶＤ法により堆積することでヴィアプラグ２０の上部２０ａの側脇に埋め戻す。そして、全面エッチバック処理することでヴィアプラグ２０の上部２０ａの上面を露出させる。なお、全面エッチバック処理に代えてＣＭＰ法による平坦化を行うことでヴィアプラグ２０の上部２０ａの上面を露出させても良い。
【００６１】
次に、図２０に示すように、シリコン酸化膜７および７ａ並びにヴィアプラグ２０の上部２０ａの上面上にシリコン窒化膜８をプラズマＣＶＤ法により堆積し、続いてシリコン窒化膜８の上面上にシリコン酸化膜１１をプラズマＣＶＤ法により堆積する。次に、図２１に示すように、シリコン酸化膜１１およびシリコン窒化膜８に溝１２を形成し、図１６に示すように、溝１２内に配線層１３を形成する。
【００６２】
要するに、本実施形態によれば、次に示す特徴的な製造方法を備える。シリコン酸化膜７にヴィアホール９を形成し、当該ヴィアホール９内にヴィアプラグ２０を形成する。ヴィアプラグ２０の上部２０ａの上面より下方にシリコン酸化膜７の上面が位置するようにシリコン酸化膜７の上部を除去することでヴィアプラグ２０の上部２０ａの側面を露出させる。ヴィアプラグ２０の上部２０ａの側面をスリミングする。スリミングしたヴィアプラグ２０の上部２０ａの側面の脇の複数の上部２０ａ間にシリコン酸化膜７ａを形成する。シリコン酸化膜７ａおよびヴィアプラグ２０の上部２０ａの上面上にシリコン窒化膜８を形成し、当該シリコン窒化膜８の上面上にシリコン酸化膜１１を形成する。シリコン酸化膜１１およびシリコン窒化膜８に溝１２を形成する。溝１２の内側に配線層１３を形成する。このような製造工程を適用することで、前述実施形態と同様の作用効果を奏する。
【００６３】
（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
コンタクトプラグ６、ヴィアプラグ１０および２０は、共にバリアメタル膜とタングステン膜とで形成した場合を示したが、銅などの他の導電性材料を用いても良い。さらには、不純物を高濃度でドープした多結晶シリコンを導電性材料として用いることもできる。
【００６４】
ヴィアホール９について順テーパを有する形状に加工した例で示したが、必ずしも順テーパを有する形状に形成する必要はない。ビット線コンタクトＣＢの場合で説明したが、ソース線コンタクトＣＳのコンタクトプラグについても同様にして適用できる。
ＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型フラッシュメモリ装置あるいは他のコンタクトプラグおよびヴィアプラグを有する構成の半導体装置全般に適用することができる。
【００６５】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
図面中、１は半導体基板、２は素子分離領域、３は活性領域、４はシリコン酸化膜、５はコンタクトホール、６はコンタクトプラグ、ＣＢａ、ＣＢｂはビット線コンタクト、７はシリコン酸化膜（第１絶縁膜、第１層間絶縁膜）、８はシリコン窒化膜（第２絶縁膜、エッチングストッパ膜）、９はヴィアホール（ホール）、１０、２０はヴィアプラグ（縦柱状プラグ）、Ｖ１ａ、Ｖ１ｂはビット線ヴィアプラグ、１１はシリコン酸化膜（第３絶縁膜、第２層間絶縁膜）、１２は溝、１３は配線層（配線部）、２０ａはヴィアプラグの上部を示す。

【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された、前記第１絶縁膜より比誘電率が高い第２絶縁膜と、
前記第２絶縁膜と隣接する側面が順テーパ形状を有し、前記第１絶縁膜および前記第２絶縁膜を貫通して形成された複数の縦柱状プラグと、
前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、
前記複数の縦柱状プラグの上部にそれぞれ到達するように前記第３絶縁膜に形成された複数の溝と、
前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備えたことを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜は、シリコン窒化物を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された、当該第１絶縁膜よりも比誘電率が高い第２絶縁膜と、
前記第１絶縁膜に貫通形成され、その上面が前記第２絶縁膜の下面と略同一高さにある複数の縦柱状プラグと、
前記第２絶縁膜上に形成された、前記第２絶縁膜よりも比誘電率が低い第３絶縁膜と、前記複数の縦柱状プラグの上部にそれぞれ到達するように前記第２絶縁膜および前記第３絶縁膜に形成された複数の溝と、
前記複数の溝内にそれぞれ形成され、前記複数の縦柱状プラグの上部に一部がそれぞれ接触する金属からなる複数の配線部と、を備え、
前記縦柱状プラグは、その上部が前記第１絶縁膜と隣接する側面に順テーパ形状を有していることを特徴とする半導体装置。
【請求項４】
第１層間絶縁膜に形成された複数のホール内にそれぞれ縦柱状プラグを形成する工程と、
前記第１層間絶縁膜の上部を除去して前記形成された複数の縦柱状プラグの上部側面を露出させる工程と、
前記露出した縦柱状プラグの上部側面をスリミングする工程と、
前記複数の縦柱状プラグの上部側面間にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に当該エッチングストッパ膜とエッチング選択性を有する第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に前記エッチングストッパ膜の上面上に至るまで前記複数の縦柱状プラグにそれぞれ達する複数の溝を形成する工程と、
前記複数の縦柱状プラグの上部とそれぞれ接触する複数の配線部を前記複数の溝内にそれぞれ形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記縦柱状プラグの上部側面をスリミングする工程は、異方性エッチングを行った後、等方性エッチングを行うことを特徴とする請求項４記載の半導体装置の製造方法。

【図１】