半導体装置およびその製造方法
【課題】ダマシン構造を有するＣｕ配線において、バリア膜の拡散防止機能を低下させずにＣｕ配線内のＣｕの埋め込み性を改善し、半導体装置の歩留まりおよび信頼性を向上する。
【解決手段】ダマシン配線を有する半導体装置において、第２層間絶縁膜６に形成した配線溝Ｇ２およびビアホールＶ２のそれぞれの内壁にバリア膜としてＴａＮ膜７およびＣｕと濡れ性の良いＴｉからなるＴｉ膜８とを順に形成することにより、Ｔｉ膜８上に均一にＣｕシード膜９ａを形成することを可能とする。これにより、Ｃｕシード膜９ａを電極として電界メッキ法によりＣｕ膜９を形成した際に、配線溝Ｇ２およびビアホールＶ２内に空隙が形成されることを防ぐ。
【解決手段】ダマシン配線を有する半導体装置において、第２層間絶縁膜６に形成した配線溝Ｇ２およびビアホールＶ２のそれぞれの内壁にバリア膜としてＴａＮ膜７およびＣｕと濡れ性の良いＴｉからなるＴｉ膜８とを順に形成することにより、Ｔｉ膜８上に均一にＣｕシード膜９ａを形成することを可能とする。これにより、Ｃｕシード膜９ａを電極として電界メッキ法によりＣｕ膜９を形成した際に、配線溝Ｇ２およびビアホールＶ２内に空隙が形成されることを防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、銅配線を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
先端のＬＳＩ（Large Scale Integration）において、半導体素子に所定の電位を供給する用途、または電気信号を伝達する用途などに用いられる配線の材料には、配線の低抵抗化を目的として、Ａｌ（アルミ）を主体とした合金材料（Ａｌ−Ｃｕ合金など）に代わり、Ｃｕ（銅）が広く用いられるようになってきている。銅の導入により、配線の形成工程においては、ドライエッチングを用いて直接配線材料を加工するのではなく、予め層間絶縁膜中に配線・ビアとなる溝やホールを形成し、その後配線材料（例えばＣｕ（銅））を埋め込み、余分な部分の配線材料をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により取り除く、所謂ダマシン法が用いられる様になってきている。
【０００３】
Ｃｕ配線構造では、Ｃｕ（銅）が層間絶縁膜に拡散することを防止するため、Ｃｕ配線の表面部分を全て拡散防止膜（バリア膜、シード膜）で覆う必要がある。通常、このバリア膜は、Ｃｕ配線の上面に対しては絶縁膜系のバリア材として、銅の拡散防止機能を有する絶縁膜であるライナー膜を用いる。このライナー膜はＣｕ配線上部の層間絶縁膜の一部としても用いる。一方、Ｃｕ配線の側壁・底部に対しては金属系のバリア材（バリアメタル）からなるバリア膜を用いる。バリアメタルは配線用の溝またはビアホール内壁に成膜されるため、配線材料の一部として用いられることとなる。
【０００４】
現在、バリアメタルとして広く用いられている材料は、Ｔａ（タンタル）およびその化合物（例えばＴａＮ）である。これは、一般的に、Ｔａ（タンタル）を主とするバリア材料は銅の拡散に対して優れた防止性能を示すためである。
【０００５】
特許文献１（特開２００４−７９８０２号公報）には、デュアルダマシン法により金属配線層を形成する場合に、バリア膜による金属配線層の抵抗上昇を抑える技術が開示されている。具体的には、有機ＳＯＧ（Spin On Glass）膜からなる有機層間絶縁膜上に、配線となる金属膜を形成する際、有機層間絶縁膜と金属膜との界面に金属拡散防止用の炭化金属膜をバリア膜として形成する。これにより、抵抗が高いバリア膜の占める割合を少なくし、バリア膜に十分な金属拡散防止機能を持たせた状態で配線層の抵抗を低くすることができるとしている。
【０００６】
ここでは、バリア膜の材料に、炭化金属膜としてＴａＣ（炭化タンタル）を用いているが、Ｔｉ（チタン）またはＴｉ（チタン）の窒化物をバリア膜の材料として用いても良いとしている。ただし、バリア膜に用いるＴｉ膜の膜厚に関する記載はない。また、バリア膜に用いるＴｉＮ膜のＴｉ（チタン）とＮ（窒素）の具体的な原子数の比率についての記載はない。また、バリア膜の材料としてＴｉ酸化物を用いる旨の記載はない。
【０００７】
特許文献２（特開２００３−１２４３１３号公報）には、Ｃｕ（銅）を配線材料とする多層配線構造において、銅の拡散による汚染を防止する一方で、Ｃｕビアにおける下層配線層との密着性を改善してコンタクト抵抗を低減する技術が開示されている。具体的には、デュアルダマシン法により層間絶縁膜間に形成されたＣｕ配線層と、該層間絶縁膜に開口されたビアホール内に形成され、Ｃｕ配線層に接続されたＣｕビアとを備える半導体装置において、Ｃｕビアの側面に層間絶縁膜と密着性のあるＴａＮバリア膜と、銅と密着性のあるＴａバリア膜とを積層し、Ｃｕビアの底面にＴａバリア膜のみを形成するものである。これにより、Ｔａバリア膜およびＴａＮバリア膜によってＣｕの拡散による汚染を防止し、銅と層間絶縁膜との密着性を高め、Ｃｕビアの剥離を防止することができるとしている。また、Ｃｕビアの底面とＣｕ配線層との密着性を高め、ＣｕビアとＣｕ配線層との界面でのＣｕ原子の移動を抑制し、エレクトロマイグレーション耐性または熱ストレス耐性を高め、コンタクト抵抗を低減することができるとしている。
【０００８】
ここでは、バリア膜の材料としてＴａ（タンタル）およびＴａＮ（窒化タンタル）を用いているが、Ｔｉ（チタン）およびＴｉＮ（窒化チタン）の組み合わせをバリア膜の材料として用いても良いとしている。ただし、バリア膜に用いるＴｉ膜の膜厚に関する記載はない。また、バリア膜に用いるＴｉＮ膜のＴｉ（チタン）とＮ（窒素）の具体的な原子数の比率についての記載はない。また、バリア膜の材料としてＴｉ酸化物を用いる旨の記載はない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−７９８０２号公報
【特許文献２】特開２００３−１２４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述したように、近年、Ｃｕ（銅）を含む配線を有するＬＳＩなどの半導体装置では、Ｃｕの拡散防止のためにＴａを含むバリア膜をＣｕ配線の側壁および底面に形成する方法が用いられるようになってきている。
【００１１】
しかし、Ｔａ（タンタル）を含むバリア膜は、バリア膜を構成する金属（バリアメタル）の材料として要求される拡散防止機能以外の特性、および量産に際し注目される材料コスト等の観点からは、必ずしも最良の材料とは言い難い面がある。例えば、Ｔａ（タンタル）を含むバリア膜は銅との濡れ性が良くないため、絶縁膜に形成された配線溝内において、Ｔａ（タンタル）を含むバリア膜を介して形成される配線材料である銅の埋め込み性が悪くなり、信頼性が低下する問題がある。
【００１２】
ここで、前述したＴａ（タンタル）を含むバリア膜の問題点について、図２５〜図２８を用い、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合のＣｕ配線を例として説明する。図２５は、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合に、正常に形成されたＣｕ配線の近傍を示す要部断面図である。図２６〜図２８は、それぞれＴａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合の、デュアルダマシン配線の製造工程を示す要部断面図である。
【００１３】
図２５に示す半導体装置内において、Ｔａ（タンタル）を主体とするバリアメタル材料を用いた配線は、ダマシン法により形成されている。すなわち、例として示す半導体装置は、絶縁膜Ｉｆ上の第１層間絶縁膜１およびストッパ絶縁膜Ｓｆに形成された配線溝Ｇ１内にシングルダマシン法により形成された下層配線Ｍ１と、第１層間絶縁膜１上のライナー膜５および第２層間絶縁膜６に形成されたビアホールＶ２内および第２層間絶縁膜６に形成された配線溝Ｇ２内にデュアルダマシン法により埋め込まれ、下層配線Ｍ１と電気的に接続された上層配線Ｍ２とを有している。ビアホールＶ２は配線溝Ｇ１の底面において開口し、下層配線Ｍ１の上面に達する孔部である。
【００１４】
下層配線Ｍ１は主にＣｕ膜４からなり、Ｃｕ膜４と第１層間絶縁膜１との間にはＴａ（タンタル）からなるＴａ膜３ａが形成され、Ｔａ膜３ａと第１層間絶縁膜１との間にはＴａＮ（窒化タンタル）からなるＴａＮ膜２ａが形成されている。Ｃｕ膜４とＴａ膜３ａとの間には、Ｃｕ（銅）からなるＣｕシード膜４ａが形成されている。
【００１５】
同様に、上層配線Ｍ２は主にＣｕ膜９からなり、Ｃｕ膜９とライナー膜５および第２層間絶縁膜６との間にはＴａ（タンタル）からなるＴａ膜８ａが形成され、Ｔａ膜８ａとライナー膜５および第２層間絶縁膜６との間にはＴａＮ（窒化タンタル）からなるＴａＮ膜７ａが形成されている。また、Ｃｕ膜９とＴａ膜８ａとの間には、Ｃｕ（銅）からなるＣｕシード膜９ａが形成されている。下層配線Ｍ１は、下層配線Ｍ１の下部のコンタクトプラグＣｐを介して第１層間絶縁膜１よりも下層の半導体基板上に形成された半導体素子に電気的に接続されている。
【００１６】
図２５に示す断面図は、Ｔａ膜８ａ、ＴａＮ膜７ａ、Ｃｕシード膜９ａおよびＣｕ膜９がそれぞれ正常に形成されたＣｕ配線を示している。このとき、Ｃｕ膜９内には空隙（ボイド）は形成されておらず、配線溝Ｇ２内およびビアホールＶ２内ではバリア膜およびＣｕシード膜９ａを介して均一にＣｕ膜９が埋め込まれている。
【００１７】
しかし、バリア膜として使用されているＴａ膜３ａ、８ａおよびＴａＮ膜２ａ、７ａはＣｕシード膜９ａとの濡れ性が悪く、Ｃｕシード膜９ａは配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面に均一に形成されない場合がある。
【００１８】
ここで、バリア膜にＴａ（タンタル）を含む材料を用いた半導体装置の製造工程中の要部断面図を図２６〜図２８に示す。図２６では、第１層間絶縁膜１の上面に下層配線Ｍ１を形成した後、第１層間絶縁膜１上にライナー膜５および第２層間絶縁膜６を形成し、ライナー膜５および第２層間絶縁膜６を貫通するビアホールＶ２を形成し、配線溝Ｇ２を形成した構造において、ＴａＮ膜７ａを形成する工程を示している。
【００１９】
図２６に示すように、ＰＶＤ（Physical Vapor Deposition）法によってＴａＮ膜７ａおよびＴａ膜８ａを順次形成した後に、ＰＶＤ法によってＴａ膜８ａの表面にＣｕシード膜を堆積する。しかし、Ｔａ（タンタル）とＣｕ（銅）とは濡れ性が悪いため、Ｃｕシード膜９ｂは配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面において均一に延びず、複数の固まりとなって点在するように形成されやすい。
【００２０】
このようにＣｕシード膜９ｂが配線溝Ｇ２内およびビアホールＶ２内において不連続に形成された場合、図２６の工程の後にＣｕシード膜上に電界メッキ法によりＣｕ膜を形成すると、図２７に示すように、Ｃｕ膜９内に空隙（ボイド）１１が形成されたり、図２８に示すように、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されることでＣｕ膜９がビアホールＶ２内の底部にまで埋め込まれなくなるおそれがある。
【００２１】
図２７または図２８に示した工程においてＣｕ膜９を形成した後、ＣＭＰ法によって第２層間絶縁膜６上に形成されたＣｕ膜９、Ｃｕシード膜９ａ、Ｔａ膜８ａおよびＴａＮ膜７ａを除去し、Ｃｕ膜９の上面の高さを第２層間絶縁膜６の上面の高さと揃え、主にＣｕ膜９からなる上層配線を形成する。その後、第２層間絶縁膜６上および前記上層配線上にライナー膜（図示しない）および第３層間絶縁膜（図示しない）を形成し、前記上層配線の更に上層に配線が形成される。
【００２２】
ここで、図２７および図２８で説明したようにＣｕ膜９の埋め込み性が悪くなるのは、配線溝Ｇ２内およびビアホールＶ２内において不連続に形成されたＣｕシード膜を電極として、Ｃｕ膜９を電界メッキ法によって形成しているためである。すなわち、Ｃｕ膜９は、電界メッキ工程において電極となるＣｕシード膜９ａの表面に形成されるため、通電しているＣｕシード膜９ａと不連続に形成されているＣｕシード膜９ｂの表面にはＣｕ膜９が形成されにくい。このため、図２７および図２８に示すように、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されやすく、前記上層配線が途中で途切れたり、前記上層配線と下層配線Ｍ１とが電気的に接続されず、前記上層配線から下層配線Ｍ１に所定の電位を供給できなくなる可能性がある。
【００２３】
また、Ｃｕ膜９を形成する電界メッキ工程において、Ｃｕシード膜９ａおよび９ｂから露出しているＴａ膜８ａが通電して電極として機能したとしても、Ｃｕシード膜９ａの表面に比べてＴａ膜８ａの表面ではＣｕ膜９は形成されにくい。これは、Ｃｕ（銅）に比べて（タンタル）の抵抗値が高いためであり、これによって配線溝Ｇ２内およびビアホールＶ２内において形成されるＣｕ膜９の膜厚が均一でなくなり、空隙１１が形成されやすくなる。
【００２４】
上記のように、Ｔａ（タンタル）を配線のバリア膜に用いて半導体装置を製造すると、Ｃｕシード膜との濡れ性に起因するＣｕ配線の埋め込み性の悪化によって、半導体装置の歩留まりおよび信頼性が低下する。
【００２５】
また、Ｔａ（タンタル）自体が比較的高価な材料であるため、Ｔａ（タンタル）を配線のバリア膜に用いて半導体装置を製造すると、製品のコストが増大する問題がある。
【００２６】
以上のことから、本発明者らはＴａ（タンタル）に変わるバリアメタルとして、銅との濡れ性に優れているＴｉ（チタン）を用いることを検討した。しかし、Ｔｉ（チタン）は銅と合金を形成しやすい性質を有しているため、バリア膜としてＴｉ膜を形成した場合、Ｔｉ膜とＣｕ膜との界面に純粋な銅よりも抵抗値が高いＴｉ／Ｃｕ合金膜が形成され、Ｔｉ／Ｃｕ合金膜によって配線抵抗が上昇する問題がある。
【００２７】
本発明の目的は、銅を含む配線を有する半導体装置において、銅配線の表面に形成されたバリア膜の拡散防止機能を低下させずに銅配線の埋め込み性を向上させることにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内に第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記第１バリア膜は、Ｔａを含む第３バリア膜と、前記第３バリア膜上に前記金属膜と接して形成されたＴｉを含む第２バリア膜とを有するものである。
【００３１】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内にＴａを含む第２バリア膜を形成した後に、前記第２バリア膜上にＴｉまたはＴｉ化合物からなる第３バリア膜を形成することにより、前記第２バリア膜および前記第３バリア膜を有する前記第１バリア膜を形成するものである。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３３】
上記した本発明の好ましい一実施の形態によれば、銅を含む配線を有する半導体装置において、銅配線の表面に形成されたバリア膜の拡散防止機能を低下させずに銅配線の埋め込み性を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図であって、図３の一部を拡大して示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９の製造工程中の半導体装置を示す俯瞰図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１の製造工程中の半導体装置を示す俯瞰図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】数種類のバリア膜に対する、それらのバリア膜を用いた配線の抵抗値を示すグラフである。
【図１７】本発明の実施の形態２である半導体装置の要部断面図である。
【図１８】２種類のバリア膜に対する、それらのバリア膜を用いた配線の配線間耐圧を示すグラフである。
【図１９】本発明の実施の形態３である半導体装置の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】比較例として示す半導体装置の要部断面図である。
【図２６】比較例として示す半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】図２６に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００３６】
（実施の形態１）
本発明の実施の形態によるダマシン配線の構造の一例を図１を用いて説明する。図１は半導体基板上に電界効果トランジスであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ上の層間絶縁膜に形成された金属配線とを含む半導体装置の一部を示す要部断面図である。
【００３７】
図１に示すように本実施の形態の半導体装置は半導体基板ＳＢ上にＭＯＳＦＥＴＱｎを形成したものである。半導体基板ＳＢ上にはゲート絶縁膜３３を介してゲート電極３２が形成され、ゲート電極３２の下部の半導体基板ＳＢの上面を挟むように、一対のソース・ドレイン領域３０が半導体基板ＳＢの上面に形成されている。ゲート電極３２およびゲート絶縁膜３３の側壁には絶縁膜からなるサイドウォール３４が形成され、ソース・ドレイン領域３０およびゲート電極３２の上面にはそれぞれシリサイド層３１が形成されている。
【００３８】
ＭＯＳＦＥＴＱｎはストッパ絶縁膜３５および絶縁膜Ｉｆに覆われており、ストッパ絶縁膜３５および絶縁膜Ｉｆには、ソース・ドレイン領域３０の上部のシリサイド層３１の上面に達するコンタクトホールＣｈが形成されている。コンタクトホールＣｈ内の側壁および底面にはバリア膜ＢＭが形成されており、コンタクトホールＣｈ内には、バリア膜ＢＭを介してコンタクトプラグＣｐが埋め込まれている。ここで、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面は同一の高さを有している。
【００３９】
絶縁膜Ｉｆ上にはストッパ絶縁膜Ｓｆが形成され、ストッパ絶縁膜Ｓｆ上には第１層間絶縁膜１が形成されている。第１層間絶縁膜１およびストッパ絶縁膜Ｓｆからなる絶縁層は、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面に達する配線溝Ｇ１を有しており、配線溝Ｇ１内の側壁および底面にはＴａＮ膜２が形成されている。すなわち、配線溝Ｇ１内において、第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの側壁並びにコンタクトプラグＣｐ上、バリア膜ＢＭ上および絶縁膜Ｉｆ上にＴａＮ膜２が形成されている。
【００４０】
配線溝Ｇ１底部のＴａＮ膜２上並びに、ＴａＮ膜２の側面であって第１層間絶縁膜１およびストッパ絶縁膜Ｓｆと接していない方の側面にはＴｉ膜３が形成されている。配線溝Ｇ１底部のＴｉ膜３上並びに、Ｔｉ膜３の側面であってＴａＮ膜２と接していない方の側面にはＣｕシード膜４ａが形成されている。配線溝Ｇ１底部のＣｕシード膜４ａ上並びに、Ｃｕシード膜４ａの側面であってＴｉ膜３と接していない方の側面にはＣｕ膜４が形成されており、Ｃｕ膜４はＴａＮ膜２、Ｔｉ膜３およびＣｕシード膜４ａを介して配線溝Ｇ１内に埋め込まれている。
【００４１】
すなわち、配線溝Ｇ１内に形成されたＣｕ膜４と、第１層間絶縁膜１、ストッパ絶縁膜Ｓｆ、絶縁膜Ｉｆ、バリア膜ＢＭおよびコンタクトプラグＣｐとの間には、Ｃｕ膜４側から順に、Ｃｕシード膜４ａ、Ｔｉ膜３、ＴａＮ膜２が形成されている。なお、第１層間絶縁膜１、Ｃｕ膜４、並びに配線溝Ｇ１の側壁に形成されたＴａＮ膜２、Ｔｉ膜３およびＣｕシード膜４ａのそれぞれの上面は同一の高さを有している。なお、ＴａＮ膜２の膜厚は例えば５ｎｍ程度である。Ｔｉ膜３の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。
【００４２】
第１層間絶縁膜１上、Ｃｕ膜４上、並びに配線溝Ｇ１の側壁に形成されたＴａＮ膜２上、Ｔｉ膜３上およびＣｕシード膜４ａ上にはライナー膜５が形成され、ライナー膜５上には第２層間絶縁膜６が形成されている。第２層間絶縁膜６は、第２層間絶縁膜６の途中深さまで達する配線溝Ｇ２を有しており、第２層間絶縁膜６およびライナー膜５からなる絶縁層は、配線溝Ｇ２の底面に開口され、Ｃｕ膜４の上面に達するビアホールＶ２を有している。
【００４３】
配線溝Ｇ２内の側壁および底面並びにビアホールＶ２の側壁および底面には、ＴａＮ膜７が形成されている。すなわち、配線溝Ｇ２内およびビアホールＶ２内において、第１層間絶縁膜１およびライナー膜５の側壁並、配線溝Ｇ２の底部である第１層間絶縁膜１の上面上並びにビアホールＶ２の底面のＣｕ膜４上に、ＴａＮ膜７が形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＴａＮ膜７上並びに、ＴａＮ膜７の側面であって第２層間絶縁膜６およびライナー膜５と接していない方の側面にはＴｉ膜８が形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＴｉ膜８上並びに、Ｔｉ膜８の側面であってＴａＮ膜７と接していない方の側面にはＣｕシード膜９ａが形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＣｕシード膜９ａ上並びに、Ｃｕシード膜９ａの側面であってＴｉ膜８と接していない方の側面にはＣｕ膜９が形成されており、Ｃｕ膜９はＴａＮ膜７、Ｔｉ膜８およびＣｕシード膜９ａを介して配線溝Ｇ２内およびビアホールＶ２内に埋め込まれている。
【００４４】
なお、本実施の形態では、Ｔｉ膜３および８の部材をＴｉ（チタン）としているが、Ｔｉ膜３および８の部材には、ＴｉＮ（窒化チタン）など、チタンを含む他のＴｉ化合物を用いても良い。
【００４５】
すなわち、配線溝Ｇ２内およびビアホールＶ２内に形成されたＣｕ膜９と、第２層間絶縁膜６、ライナー膜５およびＣｕ膜４との間には、Ｃｕ膜９側から順に、Ｃｕシード膜９ａ、Ｔｉ膜８、ＴａＮ膜７が形成されている。なお、第２層間絶縁膜６、Ｃｕ膜９、並びに配線溝Ｇ２の側壁に形成されたＴａＮ膜７、Ｔｉ膜８およびＣｕシード膜９ａのそれぞれの上面は同一の高さを有している。
【００４６】
また、第２層間絶縁膜６上、Ｃｕ膜９上、並びに配線溝Ｇ２の側壁に形成されたＴａＮ膜７上、Ｔｉ膜８上およびＣｕシード膜９ａ上にはライナー膜１０が形成されている。ソース・ドレイン領域３０とＣｕ膜９とは、Ｃｕシード膜９ａ、Ｔｉ膜８、ＴａＮ膜７、Ｃｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜３、ＴａＮ膜２、コンタクトプラグＣｐおよびシリサイド層３１を介して電気的に接続されている。
【００４７】
図１に示すＭＯＳＦＥＴＱｎはｎ型のチャネル領域を有するｎチャネル型ＭＯＳＦＥＴであり、例えば電気信号をスイッチングするスイッチング素子、または電気信号を増幅するための増幅素子として使用されるものである。半導体基板ＳＢは例えばＳｉ（シリコン）からなり、上面にｐ型の半導体領域を有している。ゲート絶縁膜３３、サイドウォール３４および絶縁膜Ｉｆはそれぞれ例えばＳｉＯ２（酸化シリコン）からなる。ストッパ絶縁膜３５は例えばＳｉＮ（窒化シリコン）からなり、コンタクトホールＣｈをドライエッチによって開口する際、エッチングストッパ膜として機能するものである。ゲート電極３２は例えばＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物が導入された低抵抗のｎ型半導体膜（ドープトポリシリコン膜）であり、ＭＯＳＦＥＴＱｎのゲートとして機能するものである。ソース・ドレイン領域３０はｎ型の不純物が導入されたｎ型半導体領域であり、ＭＯＳＦＥＴＱｎのソースまたはドレインとして機能するものである。
【００４８】
シリサイド層３１は、例えばＮｉ（ニッケル）とＳｉ（シリコン）の化合物であるＮｉＳｉ（ニッケルシリサイド）からなり、Ｗ（タングステン）からなるコンタクトプラグＣｐとソース・ドレイン領域３０とを電気的に接続している。バリア膜ＢＭは例えばＴｉまたはＴｉ化合物からなり、コンタクトプラグＣｐ内のＷ（タングステン）が絶縁膜Ｉｆ内に拡散することを防ぐ機能を有する。ライナー膜５は例えばＣＶＤ（Chemical Vapor Deposition）法により形成されるＳｉＣ（炭化シリコン）からなる絶縁膜であるが、ＳｉＣ以外の部材としては、ＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）またはＳｉＯＣ（炭酸化シリコン）などを例示することができる。第１層間絶縁膜１および第２層間絶縁膜６はＳｉＯ２（酸化シリコン）よりも吸湿性が高く、水分を含みやすい絶縁膜により形成されており、例えば、第１層間絶縁膜１および第２層間絶縁膜６はそれぞれ主にＳｉＯＣからなる。
【００４９】
ＴａＮ膜２は主にＴａＮ（窒化タンタル、タンタルナイトライド）からなる導電性の金属膜であり、Ｃｕ膜４内のＣｕ（銅）が第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防いでいる。また、Ｔｉ膜３は主にＴｉ（チタン）からなる導電性の金属膜であり、Ｃｕ膜４内のＣｕ（銅）が第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防いでいる。また、Ｔｉ膜３はＣｕ（銅）との密着性が高く、Ｔｉ膜を形成することで配線溝Ｇ１内においてＣｕシード膜４ａおよびＣｕ膜４がＴａＮ膜２およびＴｉ膜３を介して隙間なく埋め込まれるようにしている。Ｃｕ膜４、９およびＣｕシード膜４ａ、９ａは主にＣｕ（銅）またはＣｕ（銅）と他の金属（例えばＡｌ（アルミニウム）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｇａ（ガリウム）またはＳｎ（錫）など）との合金からなる導電膜であり、ソース・ドレイン領域３０に所定の電位を供給する導電経路の一部である。
【００５０】
ライナー膜５および１０は、Ｃｕ膜４または９内のＣｕ（銅）がＣｕ膜４または９のそれぞれの上方に拡散することを防ぐ働きを有する。ライナー膜５および１０は、それぞれＳｉＮ、ＳｉＣ、ＳｉＣＮおよびＳｉＯＣの内の少なくとも一つを主に含む絶縁膜である。
【００５１】
ＴａＮ膜７はＴａＮ膜２と同様に、主にＴａＮ（窒化タンタル、タンタルナイトライド）からなる導電性の金属膜であり、Ｃｕ膜９内のＣｕ（銅）が第２層間絶縁膜６などに拡散することを防いでいる。Ｔｉ膜８は主にＴｉ（チタン）からなる導電性の金属膜であり、Ｔｉ膜３と同様にＣｕ膜９内のＣｕ（銅）が第２層間絶縁膜６などに拡散することを防いでいる。Ｔｉ膜３と同様に、Ｔｉ膜８は配線溝Ｇ１内におけるＣｕシード膜９ａおよびＣｕ膜９の埋め込み性を向上させている。
【００５２】
次に本実施の形態の半導体装置の製造方法について、図２〜図１５を用いて説明する。図２および図３はＭＯＳＦＥＴＱｎを含む本実施の形態の半導体装置の要部断面図であり、図４〜図９、図１１および図１３〜図１５は、図３に示すコンタクトプラグＣｐの上部を拡大して示す要部断面図である。また、図１０および図１２は、それぞれ図９および図１１に示す領域のビアホールおよび配線溝を示す俯瞰図である。なお、本発明は金属配線に関する発明であり、ＭＯＳＦＥＴ以外のダイオードまたはキャパシタなど他の半導体装置にも適応できるため、ここではＭＯＳＦＥＴＱｎを形成する詳しい工程の説明は省略する。
【００５３】
まず、図２に示すように、周知の技術を用いて半導体基板ＳＢの上面にＭＯＳＦＥＴＱｎを形成する。ＭＯＳＦＥＴＱｎは半導体基板ＳＢの上面上にゲート絶縁膜３３を介して形成されたゲート電極３２と、半導体基板ＳＢの上面に形成されたｎ型半導体領域であるソース・ドレイン領域３０を有するものである。ゲート電極３２の側壁には主に酸化シリコンからなるサイドウォール３４が形成され、ゲート電極３２およびソース・ドレイン領域３０の上面にはそれぞれシリサイド層３１が形成されている。
【００５４】
次に、ゲート電極３２、ソース・ドレイン領域３０、サイドウォール３４およびシリサイド層３１を含む半導体基板ＳＢの主面（全面）を覆うようにストッパ絶縁膜３５を形成する。ストッパ絶縁膜３５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。ストッパ絶縁膜３５はＭＯＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。
【００５５】
その後、ストッパ絶縁膜３５上にストッパ絶縁膜３５よりも厚い絶縁膜Ｉｆを形成する。絶縁膜Ｉｆは例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、絶縁膜Ｉｆの表面をＣＭＰ法により研磨するなどして、絶縁膜Ｉｆの上面を平坦化する。下地段差に起因して絶縁膜Ｉｆの表面に凹凸形状が形成されていても、絶縁膜Ｉｆの表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜を得ることができる。
【００５６】
次に、図３に示すように、絶縁膜Ｉｆ上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜３５および絶縁膜Ｉｆをドライエッチングすることにより、ストッパ絶縁膜３５および絶縁膜Ｉｆを貫通するコンタクトホール（貫通孔、孔）Ｃｈを形成する。コンタクトホールＣｈの底部では、半導体基板ＳＢの主面の一部、例えばソース・ドレイン領域３０の表面上のシリサイド層３１の上面が露出され、図示していない領域では、ゲート電極３２と同層のゲート接続部の上面のシリサイド層の上面が露出される。
【００５７】
その後、コンタクトホールＣｈ内および絶縁膜Ｉｆ上にＴｉ（チタン）を含むバリア膜ＢＭを形成した後、コンタクトホールＣｈ内にＷ（タングステン）膜を充填し、バリア膜ＢＭおよびタングステン膜を研磨することで絶縁膜Ｉｆの上面を露出させ、コンタクトプラグＣｐを形成する。
【００５８】
コンタクトプラグＣｐを形成するには、例えば、コンタクトホールＣｈの内部（底部および側壁上）を含む絶縁膜Ｉｆ上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）ＢＭを形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア膜ＢＭ上にコンタクトホールＣｈを埋めるように形成した後、絶縁膜Ｉｆ上の不要な主導体膜およびバリア膜ＢＭをＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣｐを形成することができる。図示は省略するが、このとき、ゲート電極３２と一体となってゲート電極３２と同層に形成された接続部の上面にもシリサイド層が形成され、接続部上にはシリサイド層を介してコンタクトプラグが形成される。
【００５９】
次に、図４に示すように、コンタクトプラグＣｐが埋め込まれた絶縁膜Ｉｆ上に、ストッパ絶縁膜Ｓｆおよび配線形成用の第１層間絶縁膜１を順次形成する。なお、図４〜図９、図１１および図１３〜図１５は、図３で示した破線で囲まれた領域を拡大して示す要部断面図であり、コンタクトプラグＣｐの上部の配線形成領域を示している。ストッパ絶縁膜Ｓｆは第１層間絶縁膜１への溝加工の際にエッチングストッパ膜となる膜であり、第１層間絶縁膜１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜Ｓｆは、例えばプラズマＣＶＤ法により形成されるＳｉＮ（窒化シリコン）膜とし、第１層間絶縁膜１は、例えばプラズマＣＶＤ法により形成されるＳｉＯＣ（炭酸化シリコン）膜とすることができる。
【００６０】
次に、図５に示すように、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの所定の領域に、絶縁膜Ｉｆ、コンタクトプラグＣｐおよびバリア膜ＢＭの上面を露出する配線溝Ｇ１を形成する。
【００６１】
次に、図６に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ１の底部および側壁上を含む第１層間絶縁膜１上）にＴａＮ（窒化タンタル、タンタルナイトライド）からなるバリア導体膜（バリアメタル膜）であるＴａＮ膜２およびＴｉ（チタン）からなるバリア導体膜であるＴｉ膜３を順次ＰＶＤ法により形成する。ＴａＮ膜２の膜厚は５ｎｍ程度である。Ｔｉ膜３の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。ここではバリア導体膜としてＴｉ膜３の下層にＴａＮ膜２を形成しているが、ＴａＮ膜２の代わりに、Ｔａ（タンタル）膜またはその他のタンタル化合物、タンタル合金、チタン化合物、チタン合金、タングステン、タングステン化合物、Ｒｕ（ルテニウム）若しくはルテニウム化合物などを主に含む導体膜をバリア導体膜として用いることができる。
【００６２】
続いて、ＰＶＤ法によりＴｉ膜３上にＣｕ（銅）からなるＣｕシード膜４ａを形成し、さらに電解メッキ法を用いてＣｕシード膜４ａ上にＣｕ膜４を形成することにより、ＴａＮ膜２、Ｔｉ膜３、Ｃｕシード膜４ａおよびＣｕ膜４によって配線溝Ｇ１の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜４ａおよびＣｕ膜４を一体化させ、また、Ｃｕの結晶粒径を成長させて大きくする。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、銅が酸化しやすい材料であり、できるだけ酸素を除去した雰囲気において熱処理を行うことが好ましいためである。Ｃｕ膜４が酸化した場合、Ｃｕ膜４の導電率が下がり、また、半導体装置の信頼性が低下する。ここでは、熱処理によりＣｕシード膜４ａおよびＣｕ膜４を一体化するが、図ではＣｕシード膜４ａおよびＣｕ膜４を区別して示すものとする。
【００６３】
また、ＴａＮ膜２およびＴｉ膜３を形成する前に、必要に応じてＨ２（水素）ガスを用いたアニール処理やプラズマ処理といった前処理（プリクリーン）を行っても良い。
【００６４】
次に、図７に示すように、配線溝Ｇ１内以外の領域のＣｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜３およびＴａＮ膜２をＣＭＰ法により除去して第１層間絶縁膜１の上面を露出することで、ＴａＮ膜２、Ｔｉ膜３、Ｃｕシード膜４ａおよびＣｕ膜４からなり、銅を主導電材料とする第１層目の金属配線（下層配線Ｍ１）を形成する。
【００６５】
なお、前述したＣｕシード膜４ａおよびＣｕ膜４を一体化させる熱処理は、図７を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行っても良い。
【００６６】
次に、図８に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち第１層間絶縁膜１上、ＴａＮ膜２上、Ｔｉ膜３上、Ｃｕシード膜４ａ上およびＣｕ膜４上）にＳｉＣ（炭化シリコン）からなるライナー膜５およびＳｉＯＣ（炭酸化シリコン）からなる第２層間絶縁膜６を順次ＣＶＤ法により形成する。
【００６７】
次に、図９および図１０に示すように、Ｃｕ膜４の上面を露出するビアホールＶ２を形成する。図１０は図９に示す製造工程中の半導体装置の断面を示す俯瞰図である。ビアホールＶ２は、レジストパターン（図示しない）をマスクとしたドライエッチングによって第２層間絶縁膜６およびライナー膜５の所定の領域に形成する。図１０に示すように、例えばビアホールＶ２は断続的に複数形成する孔であり、溝状の形状を有するものではない。
【００６８】
次に、図１１および図１２に示すように、第２層目の配線を形成するための配線溝Ｇ２を形成する。図１２は図１１に示す製造工程中の半導体装置の断面を示す俯瞰図である。配線溝Ｇ２は、レジストパターン（図示しない）をマスクとしたドライエッチングによって第２層間絶縁膜６の所定の領域に形成する。配線溝Ｇ２は第２層間絶縁膜６の途中深さまでドライエッチングして形成し、下部のＣｕ膜４の上面は露出しない。
【００６９】
なお、本実施の形態では図９および図１０に示した工程でビアホールＶ２を形成した後に図１１および図１２に示した工程で配線溝Ｇ２を形成したが、これらの工程の順番は逆でも良い。すなわち、図８に示すような第２層間絶縁膜６が形成された製造工程中の半導体装置に配線溝Ｇ２およびビアホールＶ２を形成する場合、配線溝Ｇ２を形成してから、レジストパターンをマスクとしたドライエッチングによってビアホールＶ２を形成しても構わない。
【００７０】
次に、下層配線Ｍ１を形成した工程と同様の工程により第２層目の配線を形成する。ここでは、デュアルダマシン法を用いて第２層目の配線を形成する。つまり、図１３に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ２の底部および側壁上を含む第２層間絶縁膜６上並びにビアホールＶ２の底部および側壁上）にＴａＮ（窒化タンタル、タンタルナイトライド）からなるバリア導体膜であるＴａＮ膜７およびＴｉ（チタン）からなるバリア導体膜であるＴｉ膜８を順次ＰＶＤ法により形成する。ＴａＮ膜７の膜厚は５ｎｍ程度である。Ｔｉ膜８の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。ここではバリア導体膜としてＴｉ膜８の下層にＴａＮ膜７を形成しているが、ＴａＮ膜７の代わりに、Ｔａ（タンタル）膜またはその他のタンタル化合物、タンタル合金、チタン化合物、チタン合金、タングステン、タングステン化合物、Ｒｕ（ルテニウム）若しくはルテニウム化合物などを主に含む導体膜をバリア導体膜として用いることができる。
【００７１】
続いて、ＰＶＤ法によりＴｉ膜８上にＣｕシード膜９ａを形成し、さらに電解メッキ法を用いてＣｕシード膜９ａ上にＣｕ膜９を形成することにより、ＴａＮ膜７、Ｔｉ膜８、Ｃｕシード膜９ａおよびＣｕ膜９によって配線溝Ｇ２およびビアホールＶ２の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜９ａおよびＣｕ膜９を一体化させ、また、銅の結晶粒径を成長させて大きくする。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、下層配線Ｍ１の形成工程と同様にＣｕ膜９およびＣｕシード膜９ａ内の銅が酸化するのを防ぐためである。
【００７２】
なお、ＴａＮ膜７およびＴｉ膜８を形成する前に、必要に応じてＨ２（水素）ガスを用いたアニール処理やプラズマ処理といった前処理（プリクリーン）を行っても良い。
【００７３】
次に、図１４に示すように、配線溝Ｇ２内およびビアホールＶ２内以外の領域のＣｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜８およびＴａＮ膜７をＣＭＰ法により除去して第２層間絶縁膜６の上面を露出することで、ＴａＮ膜７、Ｔｉ膜８、Ｃｕシード膜９ａおよびＣｕ膜９からなり、銅を主導電材料とする第２層目の金属配線（上層配線Ｍ２）を形成する。
【００７４】
なお、前述したＣｕシード膜９ａおよびＣｕ膜９を一体化させる熱処理は、図１４を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行っても良い。
【００７５】
次に、図１５に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち第２層間絶縁膜６上、ＴａＮ膜７上、Ｔｉ膜８上、Ｃｕシード膜９ａ上およびＣｕ膜９上）にＳｉＣ（炭化シリコン）からなるライナー膜１０をＣＶＤ法により形成することにより、図１に示す本実施の形態の半導体装置が完成する。本実施の形態では説明を省略するが、上層配線Ｍ２よりも上層の領域においては、上層配線Ｍ２と同様の工程を行うことで多層のＣｕ配線を形成することができる。
【００７６】
次に、図６および図１３を用いて説明したバリア膜の形成工程において、Ｔｉ膜３および８の膜厚を１０ｎｍ未満とし、本実施の形態では５ｎｍとした理由を、図１６を用いて説明する。図１６はバリアメタルの部材および膜厚の異なる５種類のバリア膜を用いた場合のＣｕ配線の抵抗値を計測した累計度数分布を示すグラフである。図１６に示すグラフの横軸はＣｕ配線の抵抗値を示し、図１６に示すグラフの縦軸は複数回行った実験における正規分布の分位点を示している。
【００７７】
図１６に示すように、バリア膜を１０ｎｍのＴａ膜および５ｎｍのＴａＮ膜により構成するＴａ／ＴａＮ＝１０／５ｎｍの抵抗値に対し、バリア膜を５ｎｍのＴｉ膜および５ｎｍのＴａＮ膜により構成するＴｉ／ＴａＮ＝５／５ｎｍの抵抗値は殆ど差がない。しかし、Ｔａ／ＴａＮ＝１０／５ｎｍの抵抗値に対し、Ｔｉ／ＴａＮ＝１０／５ｎｍの抵抗値は顕著に抵抗値が上昇していることが分かる。これは、Ｔｉ（チタン）がＣｕ（銅）と合金を形成しやすく、Ｔｉ／Ｃｕの合金は純粋なＣｕ（銅）に比べて抵抗値が上がるためである。すなわち、Ｔｉ／ＴａＮ＝１０／５ｎｍでは、Ｃｕ膜と反応して合金を形成するＴｉ（チタン）の量が多いため、Ｔｉ／ＴａＮ＝５／５ｎｍよりも抵抗値が高くなっている。このことから、Ｃｕ膜の界面のＴｉ膜の膜厚を１０ｎｍよりも薄くすることで、合金化による実質的な抵抗の上昇が配線抵抗に与える影響を無視できる程度に抑えることができることが分かる。よって、本実施の形態では配線抵抗を下げるためＴｉ膜３および８（図１参照）の膜厚を１０ｎｍ未満とし、好ましくは５ｎｍとしている。
【００７８】
次に、本実施の形態の半導体装置の効果について説明する。
【００７９】
従来の技術では、特許文献１および２に示されるように、金属の拡散防止機能の高い材料であるＴａ（タンタル）を含むバリア膜を用いて、Ｃｕ配線内のＣｕ（銅）が層間絶縁膜内に拡散することを防ぐ配線構造とすることが一般的である。
【００８０】
しかし、Ｔａ（タンタル）を主に含むバリア膜はＴｉ（チタン）またはＷ（タングステン）などの他の金属を主に含むバリア膜に比べて金属拡散防止機能は優れているが、Ｃｕ（銅）との濡れ性がＴｉ（チタン）に比べて悪い。このため、配線溝内のＴａ膜またはＴａＮ膜などのバリア膜の表面にＣｕシード膜を均一に連続的に形成することが難しく、比較例として図２６に示すように、Ｔａ膜８ａの表面においてＣｕシード膜９ｂが複数の固まりとなるおそれがある。すなわち、Ｔａ膜８ａの表面を完全に覆わず、Ｃｕシード膜９ｂの皮膜率が低くなり、Ｃｕシード膜９ｂが不連続に形成される。この場合、図２７および図２８に比較例として示すように、Ｃｕ膜９を形成した際に、配線溝Ｇ２内およびビアホールＶ２内に空隙（ボイド）１１が形成されやすい。
【００８１】
図１に示すＣｕシード膜４ａおよび９ａはＣｕ膜４および９を電界メッキ法によって形成する際の電極となる膜であり、Ｃｕ膜４および９の膜厚を均一に形成する働きを有する。これは、電界メッキ法によって形成されるＣｕ膜４および９の膜厚の均一性は、Ｃｕ膜４および９の下地の部材の抵抗値によって左右されるためである。従って、図２６に示すように、Ｃｕシード膜９ｂが配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面に均一に形成されなければ、Ｃｕ膜９を形成する際の電界メッキ工程においてＴａ膜８ａが電極として働いたとしても、Ｃｕ膜９の下地にはＣｕシード膜９ｂまたはＴａ膜８ａなど抵抗値の異なる部材が存在することになる。このため、図２７または図２８に示すように、Ｃｕ膜９は膜厚が均一に形成されないため、場合によっては空隙（ボイド）１１が形成される。
【００８２】
空隙１１が形成されると、主にＣｕ膜９からなる配線が途中で途切れたり、ビアホール内で配線が途切れることで上層配線と下層配線とが電気的に接続されなくなるおそれがあり、半導体装置の歩留まりまたは信頼性の低下に繋がる。
【００８３】
また、Ｔａ（タンタル）はＴｉ（チタン）に比べて材料の価格が高いため、Ｔａ（タンタル）をバリア膜に用いると半導体装置を用いた製品のコストが増大する問題がある。
【００８４】
そこで、本発明者らは、配線のバリア膜にＴｉ（チタン）を主に含む金属膜を用いることを検討した。本実施の形態では、図１に示すように、下層配線Ｍ１において銅の拡散を防ぐバリア膜として、Ｔｉ膜３およびＴｉ膜３の下層のＴａＮ膜２を形成しており、同様に、上層配線Ｍ２において銅の拡散を防ぐバリア膜として、Ｔｉ膜８およびＴｉ膜８の下層のＴａＮ膜７を形成している。
【００８５】
Ｔｉ（チタン）を含むバリア膜はＴａ（タンタル）またはＴａ化合物を含むバリア膜に比べ、銅との濡れ性が良い特徴がある。すなわち、Ｔｉ（チタン）を含むバリア膜であるＴｉ膜８の表面にＣｕシード膜９ａをＰＶＤ法により形成した場合に、Ｃｕシード膜９ａが複数の固まりとなることはなく均一に延びるため、Ｃｕシード膜９ａがＴｉ膜８の表面を露出することなく覆う。Ｃｕ膜９は電界メッキ法によりＣｕシード膜９ａ上に均一な膜厚で形成されるため、図２６〜図２８に示した比較例とは異なり、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されることを防ぐことができる。
【００８６】
また、Ｔｉ（チタン）はＴａ（タンタル）よりも安価な材料であるため、Ｔｉ（チタン）を含むバリア膜を用いることにより、図２５に示すようなＴａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として用いた場合に比べて半導体装置を用いた製品のコストを低減することができる。
【００８７】
なお、Ｔｉ（チタン）はＴａ（タンタル）に比べて金属の拡散防止機能が低い材料であるが、図１に示すように、Ｔｉ膜３および８の下層にＴａＮ膜２および７を形成することにより、拡散防止機能が低下することを防いでいる。
【００８８】
以上に述べたように、本実施の形態の半導体装置では、銅を主に含むダマシン配線のバリア膜にＴｉ（チタン）を主に含む１０ｎｍ未満の金属膜を用いることにより、配線抵抗を上昇させずに、配線内における空隙の発生を防ぎ、半導体装置の歩留まりおよび信頼性を向上させ、また、半導体装置を用いた製品のコストを低減することを可能としている。
【００８９】
（実施の形態２）
前記実施の形態では、Ｃｕ配線のバリア膜として、Ｃｕ膜との界面にＴｉ（チタン）を主に含む金属膜を用い、Ｔｉ膜の下層に他のバリア膜を形成する半導体装置について説明した。本実施の形態では、原子数がＴｉ（チタン）よりもＮ（窒素）の方が多いＴｉＮＸ（窒化チタン）膜をバリア膜に用いる半導体装置について図１６〜図１８を用いて説明する。図１７は本実施の形態の半導体装置において、ＭＯＳＦＥＴおよびダマシン配線を含む領域を示す要部断面図である。
【００９０】
図１７に示すように、本実施の形態の半導体装置は前記実施の形態１における半導体装置とほぼ同様の構造を有しており、前記実施の形態１における半導体装置とほぼ同様の製造工程で製造することができる。本実施の形態の半導体装置は、前記実施の形態１において図１に示したバリア膜であるＴａＮ膜２およびＴｉ膜３に代わって、金属拡散防止機能を有するＴｉＮＸ膜１２が形成され、ＴａＮ膜７およびＴｉ膜８に代わって、金属拡散防止機能を有するＴｉＮＸ膜１３が形成されている点で前記実施の形態１における半導体装置と異なる。
【００９１】
すなわち、本実施の形態の半導体装置は、半導体基板ＳＢ上に形成されたＭＯＳＦＥＴＱｎを有し、ＭＯＳＦＥＴＱｎを覆うように形成された絶縁膜Ｉｆ上の第１層間絶縁膜１および第２層間絶縁膜６のそれぞれに配線溝Ｇ１およびＧ２が形成されている。第１層間絶縁膜１と第１層間絶縁膜１の下層のストッパ絶縁膜Ｓｆに形成された配線溝Ｇ１内の側壁および底部には膜厚が例えば１０ｎｍのＴｉＮＸ膜１２のバリア膜が形成されており、配線溝Ｇ１内には、ＴｉＮＸ膜１２を介してＣｕシード膜４ａが形成されている。配線溝Ｇ１内はＴｉＮＸ膜１２およびＣｕシード膜４ａを介してＣｕ膜４が埋め込まれており、Ｃｕ膜４、Ｃｕシード膜４ａおよびＴｉＮＸ膜１２によって下層配線Ｍ１が構成されている。
【００９２】
また、第１層間絶縁膜１および下層配線Ｍ１上にライナー膜５を介して第２層間絶縁膜６が配置され、第２層間絶縁膜６には配線溝Ｇ２と、配線溝Ｇ２の底部から第２層間絶縁膜６およびライナー膜５を貫いて下層配線Ｍ１の上面（Ｃｕ膜４の上面）に達するビアホールＶ２とが形成されている。配線溝Ｇ２内およびビアホールＶ２内には、配線溝Ｇ１内の下層配線Ｍ１と同様に、膜厚が例えば１０ｎｍのＴｉＮＸ膜１３およびＣｕシード膜９ａを介してＣｕ膜９が埋め込まれており、Ｃｕ膜９、Ｃｕシード膜９ａおよびＴｉＮＸ膜１３によって上層配線Ｍ２が構成されている。
【００９３】
ここで、ＴｉＮＸ膜１２および１３は金属拡散防止機能を有する導電性の金属膜であり、それぞれの膜厚は１０ｎｍである。これは、図１６のグラフに示すように、ＴｉＮ＝１０ｎｍのバリア膜を有する配線の配線抵抗はＴａ／ＴａＮ＝１０／５ｎｍのバリア膜を有する配線の配線抵抗とほぼ変わらないためであり、ＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍ以下にすることで、Ｔａ／ＴａＮ＝１０／５ｎｍのバリア膜に比べて配線抵抗が上昇することを防ぐことができる。
【００９４】
本実施の形態の半導体装置の形成方法は、前記実施の形態１のＴａＮ膜２およびＴｉ膜３の形成工程（図６参照）においてＴａＮ膜２およびＴｉ膜３の代わりにＴｉＮＸ膜１２を形成し、ＴａＮ膜７およびＴｉ膜８の形成工程（図１３参照）においてＴａＮ膜７およびＴｉ膜８の代わりにＴｉＮＸ膜１３を形成する工程以外は前記実施の形態１の半導体装置の製造方法と同様であるので、詳しい説明は省略する。
【００９５】
つまり、前記実施の形態１において図６を用いて説明した工程では、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ１の底部および側壁上を含む第１層間絶縁膜１上）にＴｉＮＸ（窒化チタン）からなるバリア導体膜であるＴｉＮＸ膜１２をＰＶＤ法により形成する。続いて、ＰＶＤ法によりＴｉＮＸ膜１２上にＣｕ（銅）からなるＣｕシード膜４ａを形成し、さらに電解メッキ法を用いてＣｕシード膜４ａ上にＣｕ膜４を形成することにより、ＴｉＮＸ膜１２、Ｃｕシード膜４ａおよびＣｕ膜４によって配線溝Ｇ１の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜４ａおよびＣｕ膜４を一体化させ、また、Ｃｕの結晶粒径を成長させて大きくする。
【００９６】
同様に、前記実施の形態１において図１３を用いて説明した工程では、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ２の底部および側壁上を含む第２層間絶縁膜６上並びにビアホールＶ２の底部および側壁上）にＴｉＮＸ（窒化チタン）からなるバリア導体膜であるＴｉＮＸ膜１３をＰＶＤ法により形成する。続いて、ＰＶＤ法によりＴｉＮＸ膜１３上にＣｕシード膜９ａを形成し、さらに電解メッキ法を用いてＣｕシード膜９ａ上にＣｕ膜９を形成することにより、ＴｉＮＸ膜１３、Ｃｕシード膜９ａおよびＣｕ膜９によって配線溝Ｇ２およびビアホールＶ２の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜９ａおよびＣｕ膜９を一体化させ、また、銅の結晶粒径を成長させて大きくする。
【００９７】
上記の工程以外は、前記実施の形態１における半導体装置の製造工程と同様の工程を行うことで、図１７に示す本実施の形態の半導体装置が完成する。
【００９８】
ここで、ＴｉＮＸ膜１２および１３を構成するＴｉＮＸ（窒化チタン）は、原子数がＴｉ（チタン）よりもＮ（窒素）の方が多い。すなわち、ＴｉＮＸ（窒化チタン）内の一つのＴｉ（チタン）の原子に対するＮ（窒素）の原子数を表わすＸは１未満（Ｘ＜１）であり、例えばＸ＝０．５とする。つまり、ここではＴｉ（チタン）とＮ（窒素）の原子数の比はＴｉ：Ｎ＝２：１となっている。
【００９９】
上記のようにバリア膜の材料にＴｉＮＸ（Ｘ＜１）を用いる理由を、図１８を用いて説明する。図１８は、Ｔｉ（チタン）とＮ（窒素）の原子数の比が１対１であるＴｉＮＸ（Ｘ＝１）をバリア材料として用いた場合と、ＴｉＮＸ（Ｘ＝０．５）をバリア材料として用いた場合とにおいて、一定の距離（例えば７０ｎｍ）を保って配置された２本の金属配線同士の間における配線間耐圧を示したグラフである。図１８に示すグラフの横軸は、配線間の電位差を上昇させた場合に電流がショート（短絡）した時の配線間の電位差を示し、図１８に示すグラフの縦軸は、複数回行った配線間耐圧の実験における正規分布の分位点を示している。図１８に示す白丸はＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線の配線間耐圧を示しており、黒丸はＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧を示している。
【０１００】
図１８に示すように、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧よりも低い電位差で配線間がショートしている。すなわち、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧は約５０Ｖの値を示しているが、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は、１７Ｖ〜５０Ｖの範囲にばらついた配線間耐圧の値を示している。このことから、ＴｉＮＸ膜内におけるＮ（窒素）の比率が大きくなるほど、ＴｉＮＸ膜をバリア膜として用いたＣｕ配線の配線間耐圧が下がることがわかる。
【０１０１】
また、図１８に示すように、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は横軸方向のばらつきが大きく、配線間耐圧の信頼性が低い。これに対し、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧は横軸方向のばらつきが少なく、ほぼ縦軸に沿う方向に正規分位点が分布していることから、配線間耐圧の信頼性が高いことがわかる。
【０１０２】
従って、バリア膜に用いるＴｉＮＸ（窒化チタン）内のＮ（窒素）の原子数Ｘは、Ｘ＜１ならばほぼ問題ない配線間耐圧および信頼性を示すため、本実施の形態ではＸ＜１とし、好ましくはＸ＝０．５とする。すなわち、本実施の形態におけるバリア膜を構成する窒化チタン膜内のＴｉ（チタン）とＮ（窒素）の組成比はＴｉ＞Ｎであり、特に、Ｔｉ＝１としたときにＮ＝０．５であることが好ましい。
【０１０３】
上記のように、ＴｉＮＸ（窒化チタン）をバリア膜に用いた場合、図２５に示すような、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合と同等の金属拡散防止機能を有し、銅と濡れ性および密着性の良いバリア膜を形成することができる。これは、Ｔｉ（チタン）にＮ（窒素）を化合させることにより、バリア膜内において他の元素（例えばＣｕ（銅））と合金化しやすいＴｉ（チタン）を減少させることができるためである。
【０１０４】
すなわち、Ｎ（窒素）がＴｉ（チタン）に化合しているＴｉＮＸ（窒化チタン）膜は、純粋なＴｉ膜に比べて銅と合金化しにくい。通常、Ｔｉ（チタン）とＣｕ（銅）は合金化し易く、銅と合金化したチタン膜は抵抗値が上がる。Ｔａ（タンタル）よりも拡散防止機能の低いＴｉ膜に十分な拡散防止機能を持たせるにはＴｉ膜の膜厚を厚くする必要があるが、銅と合金化し易いＴｉ膜は膜厚が厚すぎると抵抗値が大幅に上昇するため、バリア膜として使用することができなくなる。従って、純粋なＴｉ膜をバリア膜として用いる場合、その膜厚および拡散防止機能に限界があった。
【０１０５】
これに対し、本実施の形態では、Ｎ（窒素）が化合していることで銅と合金化しにくくなったＴｉＮＸ膜をバリア膜に用いるため、ＴｉＮＸ膜の膜厚を厚くしてもＴｉＮＸ膜の抵抗値は殆ど上昇しない。従って、ＴｉＮＸ膜の膜厚を厚くすることで十分な拡散防止機能を得ることを可能としている。本実施の形態では、図１７に示すＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍとしたが、拡散防止機能をより高めるためにＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍよりも厚い膜厚としても良い。
【０１０６】
なお、上記の理由から、一つのＴｉ（チタン）原子に対するＮ（窒素）の原子数を示すＸの値は、０．５未満の更に小さい値でも良いが、０よりも大きい値でなければいけない。すなわち、窒素の原子数が０であればバリア膜は純粋なＴｉ膜となるため、銅との合金化によりバリア膜の抵抗値が大幅に上昇し、バリア膜として使用する際に問題が生じる。従って、Ｘ＞０である必要がある。
【０１０７】
本実施の形態によれば、銅との濡れ性の良いＴｉ（チタン）を含むＴｉＮＸ膜をバリア膜に用いることで、図１７に示すＣｕ膜４および９の埋め込み性を向上させ、歩留まりを向上させ、半導体装置の信頼性を向上させることができる。また、Ｔａ（タンタル）よりも安価な材料であるＴｉ（チタン）を用いたバリア膜を使用することで、半導体装置を用いた製品のコストを低減することができる。
【０１０８】
（実施の形態３）
前記実施の形態１における半導体装置ではＣｕ配線のバリア膜としてＴｉ膜およびＴａＮ膜を用いる技術について説明した。これに対し、本実施の形態では、バリア膜を形成する際にＴｉ膜（またはＴｉ合金膜）のみを形成し、その後にＴｉ膜内の下層に形成される酸化チタン膜と、前記Ｔｉ膜とによる二層構造のバリア膜を用いた半導体装置について、図１９〜図２４を用いて説明する。
【０１０９】
図１９に示すように、本実施の形態の半導体装置は前記実施の形態１における半導体装置とほぼ同様の構造を有しており、前記実施の形態１における半導体装置とほぼ同様の製造工程で製造することができる。本実施の形態の半導体装置は、前記実施の形態１において図１に示したバリア膜であるＴａＮ膜２および７に代わって、金属拡散防止機能を有する酸化Ｔｉ膜１４および１６がそれぞれ形成され、Ｔｉ膜３および８に代わって、金属拡散防止機能を有するＴｉ膜１５および１７が形成されている点で前記実施の形態１における半導体装置と異なる。
【０１１０】
Ｔｉ膜１５および１７並びに酸化Ｔｉ膜１４および１６は導電性を有するバリア膜であり、酸化Ｔｉ膜１４および１６は具体的にはＴｉＯＸ膜またはＴｉＳｉＸＯＹからなる反応層である。なお、前記実施の形態２において説明したＴｉＮＸ膜１２（図１７参照）のＮ（窒素）の原子数Ｘと、本実施の形態のＴｉＯＸ膜のＯ（酸素）の原子数Ｘと、ＴｉＳｉＸＯＹ膜のＳｉ（シリコン）の原子数Ｘとは、それぞれ同一の値を示すものではない。
【０１１１】
ここで、本実施の形態の半導体装置の製造工程を説明する。図１９に示す半導体装置を製造するには、まず前記実施の形態１で図５を用いて説明したように、絶縁膜Ｉｆ上のストッパ絶縁膜Ｓｆおよび第１層間絶縁膜１に配線溝Ｇ１を形成した後、図２０に示すように、ＰＶＤ法により第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面にＴｉ膜１４ａを形成（堆積）する。Ｔｉ膜１４ａの膜厚は、例えば１０ｎｍとする。
【０１１２】
このとき、Ｔｉ膜１４ａは純粋なＴｉ（チタン）またはその合金からなる膜であるが、ＰＶＤ法の工程中の熱（例えば４５０℃程度）により、第１層間絶縁膜１中の水分と反応して酸化される。この場合、図２１に示すように、第１層間絶縁膜１との界面を含む第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面に酸化Ｔｉ膜１４が形成され、第１層間絶縁膜１との界面を含む第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面には酸化Ｔｉ膜１４を介してＴｉ膜１５が形成される。
【０１１３】
この後の工程は、配線溝Ｇ２を形成する工程まで前記実施の形態１と同様に行う。すなわち、図２２に示すように、Ｔｉ膜１５上にＣｕシード膜４ａおよびＣｕ膜４を形成した後、ＣＭＰ法により第１層間絶縁膜１上のＣｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜１５および酸化Ｔｉ膜１４を除去し、第１層間絶縁膜１の上面を露出することで、Ｃｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜１５および酸化Ｔｉ膜１４からなる下層配線Ｍ１を形成する。続いて、図２３に示すように、第１層間絶縁膜１上および下層配線Ｍ１上にライナー膜５および第２層間絶縁膜６を形成し、ライナー膜５および第２層間絶縁膜６を貫通してＣｕ膜４の上面を露出するビアホールＶ２を形成した後、第２層間絶縁膜６の上面に配線溝Ｇ２を形成し、図２３の構造を得る。
【０１１４】
次に、図２０および図２１を用いて説明した工程と同様に、ＰＶＤ法によりＴｉ膜を堆積した後に、前記Ｔｉ膜内の下層のＴｉ（チタン）が、ＰＶＤ法の工程中の熱によって第２層間絶縁膜６中の水分と反応して酸化することにより、図２４に示すように、第２層間絶縁膜６上および配線溝Ｇ２の内壁および底面に、酸化Ｔｉ膜１６を介してＴｉ膜１７が形成される。
【０１１５】
この後の工程は、前記実施の形態１と同様に行う。すなわち、Ｔｉ膜１７上にＣｕシード膜９ａおよびＣｕ膜９を形成した後、ＣＭＰ法により第２層間絶縁膜６上のＣｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜１７および酸化Ｔｉ膜１６を除去し、第２層間絶縁膜６の上面を露出することで、Ｃｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜１７および酸化Ｔｉ膜１６からなる上層配線Ｍ２を形成する。その後、第２層間絶縁膜６上および上層配線Ｍ２上にライナー膜１０を形成し、図１９に示す半導体装置が完成する。
【０１１６】
本実施の形態では、下層配線Ｍ１および上層配線Ｍ２のバリア膜を形成する際、Ｔｉ膜以外の膜を堆積する工程を有しておらず、堆積したＴｉ膜の底部が酸化することにより、Ｔｉ膜とその下層の酸化Ｔｉ膜との２層構造のバリア膜を形成している。ここで、図１６に示すグラフから、バリア膜としてＴｉ膜を１０ｎｍ形成した場合（Ｔｉ＝１０ｎｍ）と、バリア膜として１０ｎｍのＴｉ膜と、その下層の５ｎｍのＴａＮ膜とを積層した場合（Ｔｉ／ＴａＮ＝１０／５ｎｍ）とを比べると、Ｔｉ＝１０ｎｍよりもＴｉ／ＴａＮ＝１０／５ｎｍの方が配線抵抗が高いことが分かる。
【０１１７】
Ｔｉ／Ｔａ＝１０／５ｎｍでは、Ｔａ膜上のＴｉ膜の全てがＴｉ膜上に形成されたＣｕシード膜内およびＣｕ膜内の銅と化合するため、厚さ１０ｎｍ分のＴｉ（チタン）とＣｕ（銅）との化合物が形成され、バリア膜の抵抗値が大幅に増大する。
【０１１８】
しかし、本実施の形態のように、バリア膜としてＴｉ膜のみを１０ｎｍ体積したＴｉ＝１０ｎｍの場合、層間絶縁膜に含まれる水分によって層間絶縁膜との界面のＴｉ膜は酸化され、ＴｉＯＸまたはＴｉＳｉＸＯＹからなる反応層が形成される。すなわち、層間絶縁膜とＴｉ膜との反応により、Ｃｕシード膜内およびＣｕ膜内の銅と化合することができるＴｉ（チタン）の量は、上述したＴｉ／Ｔａ＝１０／５ｎｍに対して少ない。このため、Ｔｉ（チタン）とＣｕ（銅）との化合物が形成される量は少なく、配線抵抗の上昇を抑えることができる。
【０１１９】
本実施の形態では配線抵抗の低いバリア膜を形成することができるため、前記実施の形態１と違い、Ｔｉ膜の膜厚を厚くすることができる。本実施の形態では配線溝内に形成するＴｉ膜の膜厚を１０ｎｍとしているが、それよりも厚い膜厚としても構わない。Ｔｉ（チタン）は金属拡散防止機能においてＴａ（タンタル）に劣るが、本実施の形態では形成するバリア膜の膜厚を厚くすることにより、バリア膜に必要な拡散防止機能を得ることができる。
【０１２０】
なお、層間絶縁膜と接するＴｉ膜が酸化し易いように、本実施の形態では、水分を吸収し易い（吸湿性が高い）層間絶縁膜を形成することが望ましい。ここでは、図１９に示す第１層間絶縁膜１および第２層間絶縁膜６を構成する部材は、ＳｉＯ２（二酸化シリコン）よりも吸湿性の高い部材であって、例えばＳｉＯＣ（炭酸化シリコン）を用いるものとする。ＳｉＯ２（二酸化シリコン）は吸湿性が低いため、ＳｉＯ２からなる層間絶縁膜に接するＴｉ膜には、殆ど酸化Ｔｉ膜は形成されず、ＳｉＯ２からなる層間絶縁膜に形成された配線溝内にＴｉ膜を介してＣｕ配線を形成した場合、配線抵抗が大幅に高くなる。ＳｉＯＣはＨ２Ｏ（水）と結びつきやすく、その内部に水分を含みやすい材料であるので、バリア膜として酸化Ｔｉ膜を形成するのに適している。
【０１２１】
なお、図２０で配線溝Ｇ１内に形成したＴｉ膜１４ａおよび図２４において配線溝Ｇ２内に形成したＴｉ膜（図示しない）の部材は、純粋なＴｉ（チタン）からなる膜に限らず、Ｔｉの化合物であっても構わない。例えば、ＴｉＮＸ（Ｘ＜１）のようなＴｉＮ膜でも良い。
【０１２２】
本実施の形態では、銅との濡れ性の良いＴｉ（チタン）を含むＴｉ膜をバリア膜に用いることで、図１９に示すＣｕ膜４および９の埋め込み性を向上させ、歩留まりを向上させ、半導体装置の信頼性を向上させることができる。また、Ｔａ（タンタル）よりも安価な材料であるＴｉ（チタン）を用いたバリア膜を使用することで、半導体装置を用いた製品のコストを低減することができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
例えば、前記実施の形態１〜３では、図１、図１７および図１９に示すように、半導体基板上に形成されたＭＯＳＦＥＴＱｎに所定の電位を供給する配線について説明したが、本発明のダマシン配線はＭＯＳＦＥＴの上層配線以外のあらゆる用途の配線に広く適用することができる。
【産業上の利用可能性】
【０１２５】
本発明は、銅配線を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１２６】
１ 第１層間絶縁膜
２ ＴａＮ膜
２ａ ＴａＮ膜
３ Ｔｉ膜
３ａ Ｔａ膜
４ Ｃｕ膜
４ａ Ｃｕシード膜
５ ライナー膜
６ 第２層間絶縁膜
７ ＴａＮ膜
７ａ ＴａＮ膜
８ Ｔｉ膜
８ａ Ｔａ膜
９ Ｃｕ膜
９ａ Ｃｕシード膜
９ｂ Ｃｕシード膜
１０ ライナー膜
１１ 空隙
１２ ＴｉＮＸ膜
１３ ＴｉＮＸ膜
１４ 酸化Ｔｉ膜
１４ａ Ｔｉ膜
１５ Ｔｉ膜
１６ 酸化Ｔｉ膜
１７ Ｔｉ膜
３０ ソース・ドレイン領域
３１ シリサイド層
３２ ゲート電極
３３ ゲート絶縁膜
３４ サイドウォール
３５ ストッパ絶縁膜
ＢＭ バリア膜
Ｃｈ コンタクトホール
Ｃｐ コンタクトプラグ
Ｇ１、Ｇ２ 配線溝
Ｉｆ 絶縁膜
Ｍ１ 下層配線
Ｍ２ 上層配線
Ｑｎ ＭＯＳＦＥＴ
ＳＢ 半導体基板
Ｓｆ ストッパ絶縁膜
Ｖ２ ビアホール
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、銅配線を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
先端のＬＳＩ（Large Scale Integration）において、半導体素子に所定の電位を供給する用途、または電気信号を伝達する用途などに用いられる配線の材料には、配線の低抵抗化を目的として、Ａｌ（アルミ）を主体とした合金材料（Ａｌ−Ｃｕ合金など）に代わり、Ｃｕ（銅）が広く用いられるようになってきている。銅の導入により、配線の形成工程においては、ドライエッチングを用いて直接配線材料を加工するのではなく、予め層間絶縁膜中に配線・ビアとなる溝やホールを形成し、その後配線材料（例えばＣｕ（銅））を埋め込み、余分な部分の配線材料をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により取り除く、所謂ダマシン法が用いられる様になってきている。
【０００３】
Ｃｕ配線構造では、Ｃｕ（銅）が層間絶縁膜に拡散することを防止するため、Ｃｕ配線の表面部分を全て拡散防止膜（バリア膜、シード膜）で覆う必要がある。通常、このバリア膜は、Ｃｕ配線の上面に対しては絶縁膜系のバリア材として、銅の拡散防止機能を有する絶縁膜であるライナー膜を用いる。このライナー膜はＣｕ配線上部の層間絶縁膜の一部としても用いる。一方、Ｃｕ配線の側壁・底部に対しては金属系のバリア材（バリアメタル）からなるバリア膜を用いる。バリアメタルは配線用の溝またはビアホール内壁に成膜されるため、配線材料の一部として用いられることとなる。
【０００４】
現在、バリアメタルとして広く用いられている材料は、Ｔａ（タンタル）およびその化合物（例えばＴａＮ）である。これは、一般的に、Ｔａ（タンタル）を主とするバリア材料は銅の拡散に対して優れた防止性能を示すためである。
【０００５】
特許文献１（特開２００４−７９８０２号公報）には、デュアルダマシン法により金属配線層を形成する場合に、バリア膜による金属配線層の抵抗上昇を抑える技術が開示されている。具体的には、有機ＳＯＧ（Spin On Glass）膜からなる有機層間絶縁膜上に、配線となる金属膜を形成する際、有機層間絶縁膜と金属膜との界面に金属拡散防止用の炭化金属膜をバリア膜として形成する。これにより、抵抗が高いバリア膜の占める割合を少なくし、バリア膜に十分な金属拡散防止機能を持たせた状態で配線層の抵抗を低くすることができるとしている。
【０００６】
ここでは、バリア膜の材料に、炭化金属膜としてＴａＣ（炭化タンタル）を用いているが、Ｔｉ（チタン）またはＴｉ（チタン）の窒化物をバリア膜の材料として用いても良いとしている。ただし、バリア膜に用いるＴｉ膜の膜厚に関する記載はない。また、バリア膜に用いるＴｉＮ膜のＴｉ（チタン）とＮ（窒素）の具体的な原子数の比率についての記載はない。また、バリア膜の材料としてＴｉ酸化物を用いる旨の記載はない。
【０００７】
特許文献２（特開２００３−１２４３１３号公報）には、Ｃｕ（銅）を配線材料とする多層配線構造において、銅の拡散による汚染を防止する一方で、Ｃｕビアにおける下層配線層との密着性を改善してコンタクト抵抗を低減する技術が開示されている。具体的には、デュアルダマシン法により層間絶縁膜間に形成されたＣｕ配線層と、該層間絶縁膜に開口されたビアホール内に形成され、Ｃｕ配線層に接続されたＣｕビアとを備える半導体装置において、Ｃｕビアの側面に層間絶縁膜と密着性のあるＴａＮバリア膜と、銅と密着性のあるＴａバリア膜とを積層し、Ｃｕビアの底面にＴａバリア膜のみを形成するものである。これにより、Ｔａバリア膜およびＴａＮバリア膜によってＣｕの拡散による汚染を防止し、銅と層間絶縁膜との密着性を高め、Ｃｕビアの剥離を防止することができるとしている。また、Ｃｕビアの底面とＣｕ配線層との密着性を高め、ＣｕビアとＣｕ配線層との界面でのＣｕ原子の移動を抑制し、エレクトロマイグレーション耐性または熱ストレス耐性を高め、コンタクト抵抗を低減することができるとしている。
【０００８】
ここでは、バリア膜の材料としてＴａ（タンタル）およびＴａＮ（窒化タンタル）を用いているが、Ｔｉ（チタン）およびＴｉＮ（窒化チタン）の組み合わせをバリア膜の材料として用いても良いとしている。ただし、バリア膜に用いるＴｉ膜の膜厚に関する記載はない。また、バリア膜に用いるＴｉＮ膜のＴｉ（チタン）とＮ（窒素）の具体的な原子数の比率についての記載はない。また、バリア膜の材料としてＴｉ酸化物を用いる旨の記載はない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−７９８０２号公報
【特許文献２】特開２００３−１２４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述したように、近年、Ｃｕ（銅）を含む配線を有するＬＳＩなどの半導体装置では、Ｃｕの拡散防止のためにＴａを含むバリア膜をＣｕ配線の側壁および底面に形成する方法が用いられるようになってきている。
【００１１】
しかし、Ｔａ（タンタル）を含むバリア膜は、バリア膜を構成する金属（バリアメタル）の材料として要求される拡散防止機能以外の特性、および量産に際し注目される材料コスト等の観点からは、必ずしも最良の材料とは言い難い面がある。例えば、Ｔａ（タンタル）を含むバリア膜は銅との濡れ性が良くないため、絶縁膜に形成された配線溝内において、Ｔａ（タンタル）を含むバリア膜を介して形成される配線材料である銅の埋め込み性が悪くなり、信頼性が低下する問題がある。
【００１２】
ここで、前述したＴａ（タンタル）を含むバリア膜の問題点について、図２５〜図２８を用い、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合のＣｕ配線を例として説明する。図２５は、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合に、正常に形成されたＣｕ配線の近傍を示す要部断面図である。図２６〜図２８は、それぞれＴａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合の、デュアルダマシン配線の製造工程を示す要部断面図である。
【００１３】
図２５に示す半導体装置内において、Ｔａ（タンタル）を主体とするバリアメタル材料を用いた配線は、ダマシン法により形成されている。すなわち、例として示す半導体装置は、絶縁膜Ｉｆ上の第１層間絶縁膜１およびストッパ絶縁膜Ｓｆに形成された配線溝Ｇ１内にシングルダマシン法により形成された下層配線Ｍ１と、第１層間絶縁膜１上のライナー膜５および第２層間絶縁膜６に形成されたビアホールＶ２内および第２層間絶縁膜６に形成された配線溝Ｇ２内にデュアルダマシン法により埋め込まれ、下層配線Ｍ１と電気的に接続された上層配線Ｍ２とを有している。ビアホールＶ２は配線溝Ｇ１の底面において開口し、下層配線Ｍ１の上面に達する孔部である。
【００１４】
下層配線Ｍ１は主にＣｕ膜４からなり、Ｃｕ膜４と第１層間絶縁膜１との間にはＴａ（タンタル）からなるＴａ膜３ａが形成され、Ｔａ膜３ａと第１層間絶縁膜１との間にはＴａＮ（窒化タンタル）からなるＴａＮ膜２ａが形成されている。Ｃｕ膜４とＴａ膜３ａとの間には、Ｃｕ（銅）からなるＣｕシード膜４ａが形成されている。
【００１５】
同様に、上層配線Ｍ２は主にＣｕ膜９からなり、Ｃｕ膜９とライナー膜５および第２層間絶縁膜６との間にはＴａ（タンタル）からなるＴａ膜８ａが形成され、Ｔａ膜８ａとライナー膜５および第２層間絶縁膜６との間にはＴａＮ（窒化タンタル）からなるＴａＮ膜７ａが形成されている。また、Ｃｕ膜９とＴａ膜８ａとの間には、Ｃｕ（銅）からなるＣｕシード膜９ａが形成されている。下層配線Ｍ１は、下層配線Ｍ１の下部のコンタクトプラグＣｐを介して第１層間絶縁膜１よりも下層の半導体基板上に形成された半導体素子に電気的に接続されている。
【００１６】
図２５に示す断面図は、Ｔａ膜８ａ、ＴａＮ膜７ａ、Ｃｕシード膜９ａおよびＣｕ膜９がそれぞれ正常に形成されたＣｕ配線を示している。このとき、Ｃｕ膜９内には空隙（ボイド）は形成されておらず、配線溝Ｇ２内およびビアホールＶ２内ではバリア膜およびＣｕシード膜９ａを介して均一にＣｕ膜９が埋め込まれている。
【００１７】
しかし、バリア膜として使用されているＴａ膜３ａ、８ａおよびＴａＮ膜２ａ、７ａはＣｕシード膜９ａとの濡れ性が悪く、Ｃｕシード膜９ａは配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面に均一に形成されない場合がある。
【００１８】
ここで、バリア膜にＴａ（タンタル）を含む材料を用いた半導体装置の製造工程中の要部断面図を図２６〜図２８に示す。図２６では、第１層間絶縁膜１の上面に下層配線Ｍ１を形成した後、第１層間絶縁膜１上にライナー膜５および第２層間絶縁膜６を形成し、ライナー膜５および第２層間絶縁膜６を貫通するビアホールＶ２を形成し、配線溝Ｇ２を形成した構造において、ＴａＮ膜７ａを形成する工程を示している。
【００１９】
図２６に示すように、ＰＶＤ（Physical Vapor Deposition）法によってＴａＮ膜７ａおよびＴａ膜８ａを順次形成した後に、ＰＶＤ法によってＴａ膜８ａの表面にＣｕシード膜を堆積する。しかし、Ｔａ（タンタル）とＣｕ（銅）とは濡れ性が悪いため、Ｃｕシード膜９ｂは配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面において均一に延びず、複数の固まりとなって点在するように形成されやすい。
【００２０】
このようにＣｕシード膜９ｂが配線溝Ｇ２内およびビアホールＶ２内において不連続に形成された場合、図２６の工程の後にＣｕシード膜上に電界メッキ法によりＣｕ膜を形成すると、図２７に示すように、Ｃｕ膜９内に空隙（ボイド）１１が形成されたり、図２８に示すように、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されることでＣｕ膜９がビアホールＶ２内の底部にまで埋め込まれなくなるおそれがある。
【００２１】
図２７または図２８に示した工程においてＣｕ膜９を形成した後、ＣＭＰ法によって第２層間絶縁膜６上に形成されたＣｕ膜９、Ｃｕシード膜９ａ、Ｔａ膜８ａおよびＴａＮ膜７ａを除去し、Ｃｕ膜９の上面の高さを第２層間絶縁膜６の上面の高さと揃え、主にＣｕ膜９からなる上層配線を形成する。その後、第２層間絶縁膜６上および前記上層配線上にライナー膜（図示しない）および第３層間絶縁膜（図示しない）を形成し、前記上層配線の更に上層に配線が形成される。
【００２２】
ここで、図２７および図２８で説明したようにＣｕ膜９の埋め込み性が悪くなるのは、配線溝Ｇ２内およびビアホールＶ２内において不連続に形成されたＣｕシード膜を電極として、Ｃｕ膜９を電界メッキ法によって形成しているためである。すなわち、Ｃｕ膜９は、電界メッキ工程において電極となるＣｕシード膜９ａの表面に形成されるため、通電しているＣｕシード膜９ａと不連続に形成されているＣｕシード膜９ｂの表面にはＣｕ膜９が形成されにくい。このため、図２７および図２８に示すように、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されやすく、前記上層配線が途中で途切れたり、前記上層配線と下層配線Ｍ１とが電気的に接続されず、前記上層配線から下層配線Ｍ１に所定の電位を供給できなくなる可能性がある。
【００２３】
また、Ｃｕ膜９を形成する電界メッキ工程において、Ｃｕシード膜９ａおよび９ｂから露出しているＴａ膜８ａが通電して電極として機能したとしても、Ｃｕシード膜９ａの表面に比べてＴａ膜８ａの表面ではＣｕ膜９は形成されにくい。これは、Ｃｕ（銅）に比べて（タンタル）の抵抗値が高いためであり、これによって配線溝Ｇ２内およびビアホールＶ２内において形成されるＣｕ膜９の膜厚が均一でなくなり、空隙１１が形成されやすくなる。
【００２４】
上記のように、Ｔａ（タンタル）を配線のバリア膜に用いて半導体装置を製造すると、Ｃｕシード膜との濡れ性に起因するＣｕ配線の埋め込み性の悪化によって、半導体装置の歩留まりおよび信頼性が低下する。
【００２５】
また、Ｔａ（タンタル）自体が比較的高価な材料であるため、Ｔａ（タンタル）を配線のバリア膜に用いて半導体装置を製造すると、製品のコストが増大する問題がある。
【００２６】
以上のことから、本発明者らはＴａ（タンタル）に変わるバリアメタルとして、銅との濡れ性に優れているＴｉ（チタン）を用いることを検討した。しかし、Ｔｉ（チタン）は銅と合金を形成しやすい性質を有しているため、バリア膜としてＴｉ膜を形成した場合、Ｔｉ膜とＣｕ膜との界面に純粋な銅よりも抵抗値が高いＴｉ／Ｃｕ合金膜が形成され、Ｔｉ／Ｃｕ合金膜によって配線抵抗が上昇する問題がある。
【００２７】
本発明の目的は、銅を含む配線を有する半導体装置において、銅配線の表面に形成されたバリア膜の拡散防止機能を低下させずに銅配線の埋め込み性を向上させることにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内に第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記第１バリア膜は、Ｔａを含む第３バリア膜と、前記第３バリア膜上に前記金属膜と接して形成されたＴｉを含む第２バリア膜とを有するものである。
【００３１】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内にＴａを含む第２バリア膜を形成した後に、前記第２バリア膜上にＴｉまたはＴｉ化合物からなる第３バリア膜を形成することにより、前記第２バリア膜および前記第３バリア膜を有する前記第１バリア膜を形成するものである。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３３】
上記した本発明の好ましい一実施の形態によれば、銅を含む配線を有する半導体装置において、銅配線の表面に形成されたバリア膜の拡散防止機能を低下させずに銅配線の埋め込み性を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図であって、図３の一部を拡大して示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９の製造工程中の半導体装置を示す俯瞰図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１の製造工程中の半導体装置を示す俯瞰図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】数種類のバリア膜に対する、それらのバリア膜を用いた配線の抵抗値を示すグラフである。
【図１７】本発明の実施の形態２である半導体装置の要部断面図である。
【図１８】２種類のバリア膜に対する、それらのバリア膜を用いた配線の配線間耐圧を示すグラフである。
【図１９】本発明の実施の形態３である半導体装置の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】比較例として示す半導体装置の要部断面図である。
【図２６】比較例として示す半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】図２６に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００３６】
（実施の形態１）
本発明の実施の形態によるダマシン配線の構造の一例を図１を用いて説明する。図１は半導体基板上に電界効果トランジスであるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ上の層間絶縁膜に形成された金属配線とを含む半導体装置の一部を示す要部断面図である。
【００３７】
図１に示すように本実施の形態の半導体装置は半導体基板ＳＢ上にＭＯＳＦＥＴＱｎを形成したものである。半導体基板ＳＢ上にはゲート絶縁膜３３を介してゲート電極３２が形成され、ゲート電極３２の下部の半導体基板ＳＢの上面を挟むように、一対のソース・ドレイン領域３０が半導体基板ＳＢの上面に形成されている。ゲート電極３２およびゲート絶縁膜３３の側壁には絶縁膜からなるサイドウォール３４が形成され、ソース・ドレイン領域３０およびゲート電極３２の上面にはそれぞれシリサイド層３１が形成されている。
【００３８】
ＭＯＳＦＥＴＱｎはストッパ絶縁膜３５および絶縁膜Ｉｆに覆われており、ストッパ絶縁膜３５および絶縁膜Ｉｆには、ソース・ドレイン領域３０の上部のシリサイド層３１の上面に達するコンタクトホールＣｈが形成されている。コンタクトホールＣｈ内の側壁および底面にはバリア膜ＢＭが形成されており、コンタクトホールＣｈ内には、バリア膜ＢＭを介してコンタクトプラグＣｐが埋め込まれている。ここで、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面は同一の高さを有している。
【００３９】
絶縁膜Ｉｆ上にはストッパ絶縁膜Ｓｆが形成され、ストッパ絶縁膜Ｓｆ上には第１層間絶縁膜１が形成されている。第１層間絶縁膜１およびストッパ絶縁膜Ｓｆからなる絶縁層は、コンタクトプラグＣｐ、バリア膜ＢＭおよび絶縁膜Ｉｆのそれぞれの上面に達する配線溝Ｇ１を有しており、配線溝Ｇ１内の側壁および底面にはＴａＮ膜２が形成されている。すなわち、配線溝Ｇ１内において、第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの側壁並びにコンタクトプラグＣｐ上、バリア膜ＢＭ上および絶縁膜Ｉｆ上にＴａＮ膜２が形成されている。
【００４０】
配線溝Ｇ１底部のＴａＮ膜２上並びに、ＴａＮ膜２の側面であって第１層間絶縁膜１およびストッパ絶縁膜Ｓｆと接していない方の側面にはＴｉ膜３が形成されている。配線溝Ｇ１底部のＴｉ膜３上並びに、Ｔｉ膜３の側面であってＴａＮ膜２と接していない方の側面にはＣｕシード膜４ａが形成されている。配線溝Ｇ１底部のＣｕシード膜４ａ上並びに、Ｃｕシード膜４ａの側面であってＴｉ膜３と接していない方の側面にはＣｕ膜４が形成されており、Ｃｕ膜４はＴａＮ膜２、Ｔｉ膜３およびＣｕシード膜４ａを介して配線溝Ｇ１内に埋め込まれている。
【００４１】
すなわち、配線溝Ｇ１内に形成されたＣｕ膜４と、第１層間絶縁膜１、ストッパ絶縁膜Ｓｆ、絶縁膜Ｉｆ、バリア膜ＢＭおよびコンタクトプラグＣｐとの間には、Ｃｕ膜４側から順に、Ｃｕシード膜４ａ、Ｔｉ膜３、ＴａＮ膜２が形成されている。なお、第１層間絶縁膜１、Ｃｕ膜４、並びに配線溝Ｇ１の側壁に形成されたＴａＮ膜２、Ｔｉ膜３およびＣｕシード膜４ａのそれぞれの上面は同一の高さを有している。なお、ＴａＮ膜２の膜厚は例えば５ｎｍ程度である。Ｔｉ膜３の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。
【００４２】
第１層間絶縁膜１上、Ｃｕ膜４上、並びに配線溝Ｇ１の側壁に形成されたＴａＮ膜２上、Ｔｉ膜３上およびＣｕシード膜４ａ上にはライナー膜５が形成され、ライナー膜５上には第２層間絶縁膜６が形成されている。第２層間絶縁膜６は、第２層間絶縁膜６の途中深さまで達する配線溝Ｇ２を有しており、第２層間絶縁膜６およびライナー膜５からなる絶縁層は、配線溝Ｇ２の底面に開口され、Ｃｕ膜４の上面に達するビアホールＶ２を有している。
【００４３】
配線溝Ｇ２内の側壁および底面並びにビアホールＶ２の側壁および底面には、ＴａＮ膜７が形成されている。すなわち、配線溝Ｇ２内およびビアホールＶ２内において、第１層間絶縁膜１およびライナー膜５の側壁並、配線溝Ｇ２の底部である第１層間絶縁膜１の上面上並びにビアホールＶ２の底面のＣｕ膜４上に、ＴａＮ膜７が形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＴａＮ膜７上並びに、ＴａＮ膜７の側面であって第２層間絶縁膜６およびライナー膜５と接していない方の側面にはＴｉ膜８が形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＴｉ膜８上並びに、Ｔｉ膜８の側面であってＴａＮ膜７と接していない方の側面にはＣｕシード膜９ａが形成されている。配線溝Ｇ２底部およびビアホールＶ２底部のＣｕシード膜９ａ上並びに、Ｃｕシード膜９ａの側面であってＴｉ膜８と接していない方の側面にはＣｕ膜９が形成されており、Ｃｕ膜９はＴａＮ膜７、Ｔｉ膜８およびＣｕシード膜９ａを介して配線溝Ｇ２内およびビアホールＶ２内に埋め込まれている。
【００４４】
なお、本実施の形態では、Ｔｉ膜３および８の部材をＴｉ（チタン）としているが、Ｔｉ膜３および８の部材には、ＴｉＮ（窒化チタン）など、チタンを含む他のＴｉ化合物を用いても良い。
【００４５】
すなわち、配線溝Ｇ２内およびビアホールＶ２内に形成されたＣｕ膜９と、第２層間絶縁膜６、ライナー膜５およびＣｕ膜４との間には、Ｃｕ膜９側から順に、Ｃｕシード膜９ａ、Ｔｉ膜８、ＴａＮ膜７が形成されている。なお、第２層間絶縁膜６、Ｃｕ膜９、並びに配線溝Ｇ２の側壁に形成されたＴａＮ膜７、Ｔｉ膜８およびＣｕシード膜９ａのそれぞれの上面は同一の高さを有している。
【００４６】
また、第２層間絶縁膜６上、Ｃｕ膜９上、並びに配線溝Ｇ２の側壁に形成されたＴａＮ膜７上、Ｔｉ膜８上およびＣｕシード膜９ａ上にはライナー膜１０が形成されている。ソース・ドレイン領域３０とＣｕ膜９とは、Ｃｕシード膜９ａ、Ｔｉ膜８、ＴａＮ膜７、Ｃｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜３、ＴａＮ膜２、コンタクトプラグＣｐおよびシリサイド層３１を介して電気的に接続されている。
【００４７】
図１に示すＭＯＳＦＥＴＱｎはｎ型のチャネル領域を有するｎチャネル型ＭＯＳＦＥＴであり、例えば電気信号をスイッチングするスイッチング素子、または電気信号を増幅するための増幅素子として使用されるものである。半導体基板ＳＢは例えばＳｉ（シリコン）からなり、上面にｐ型の半導体領域を有している。ゲート絶縁膜３３、サイドウォール３４および絶縁膜Ｉｆはそれぞれ例えばＳｉＯ２（酸化シリコン）からなる。ストッパ絶縁膜３５は例えばＳｉＮ（窒化シリコン）からなり、コンタクトホールＣｈをドライエッチによって開口する際、エッチングストッパ膜として機能するものである。ゲート電極３２は例えばＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物が導入された低抵抗のｎ型半導体膜（ドープトポリシリコン膜）であり、ＭＯＳＦＥＴＱｎのゲートとして機能するものである。ソース・ドレイン領域３０はｎ型の不純物が導入されたｎ型半導体領域であり、ＭＯＳＦＥＴＱｎのソースまたはドレインとして機能するものである。
【００４８】
シリサイド層３１は、例えばＮｉ（ニッケル）とＳｉ（シリコン）の化合物であるＮｉＳｉ（ニッケルシリサイド）からなり、Ｗ（タングステン）からなるコンタクトプラグＣｐとソース・ドレイン領域３０とを電気的に接続している。バリア膜ＢＭは例えばＴｉまたはＴｉ化合物からなり、コンタクトプラグＣｐ内のＷ（タングステン）が絶縁膜Ｉｆ内に拡散することを防ぐ機能を有する。ライナー膜５は例えばＣＶＤ（Chemical Vapor Deposition）法により形成されるＳｉＣ（炭化シリコン）からなる絶縁膜であるが、ＳｉＣ以外の部材としては、ＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）またはＳｉＯＣ（炭酸化シリコン）などを例示することができる。第１層間絶縁膜１および第２層間絶縁膜６はＳｉＯ２（酸化シリコン）よりも吸湿性が高く、水分を含みやすい絶縁膜により形成されており、例えば、第１層間絶縁膜１および第２層間絶縁膜６はそれぞれ主にＳｉＯＣからなる。
【００４９】
ＴａＮ膜２は主にＴａＮ（窒化タンタル、タンタルナイトライド）からなる導電性の金属膜であり、Ｃｕ膜４内のＣｕ（銅）が第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防いでいる。また、Ｔｉ膜３は主にＴｉ（チタン）からなる導電性の金属膜であり、Ｃｕ膜４内のＣｕ（銅）が第１層間絶縁膜１、ストッパ絶縁膜Ｓｆまたは絶縁膜Ｉｆなどに拡散することを防いでいる。また、Ｔｉ膜３はＣｕ（銅）との密着性が高く、Ｔｉ膜を形成することで配線溝Ｇ１内においてＣｕシード膜４ａおよびＣｕ膜４がＴａＮ膜２およびＴｉ膜３を介して隙間なく埋め込まれるようにしている。Ｃｕ膜４、９およびＣｕシード膜４ａ、９ａは主にＣｕ（銅）またはＣｕ（銅）と他の金属（例えばＡｌ（アルミニウム）、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｇａ（ガリウム）またはＳｎ（錫）など）との合金からなる導電膜であり、ソース・ドレイン領域３０に所定の電位を供給する導電経路の一部である。
【００５０】
ライナー膜５および１０は、Ｃｕ膜４または９内のＣｕ（銅）がＣｕ膜４または９のそれぞれの上方に拡散することを防ぐ働きを有する。ライナー膜５および１０は、それぞれＳｉＮ、ＳｉＣ、ＳｉＣＮおよびＳｉＯＣの内の少なくとも一つを主に含む絶縁膜である。
【００５１】
ＴａＮ膜７はＴａＮ膜２と同様に、主にＴａＮ（窒化タンタル、タンタルナイトライド）からなる導電性の金属膜であり、Ｃｕ膜９内のＣｕ（銅）が第２層間絶縁膜６などに拡散することを防いでいる。Ｔｉ膜８は主にＴｉ（チタン）からなる導電性の金属膜であり、Ｔｉ膜３と同様にＣｕ膜９内のＣｕ（銅）が第２層間絶縁膜６などに拡散することを防いでいる。Ｔｉ膜３と同様に、Ｔｉ膜８は配線溝Ｇ１内におけるＣｕシード膜９ａおよびＣｕ膜９の埋め込み性を向上させている。
【００５２】
次に本実施の形態の半導体装置の製造方法について、図２〜図１５を用いて説明する。図２および図３はＭＯＳＦＥＴＱｎを含む本実施の形態の半導体装置の要部断面図であり、図４〜図９、図１１および図１３〜図１５は、図３に示すコンタクトプラグＣｐの上部を拡大して示す要部断面図である。また、図１０および図１２は、それぞれ図９および図１１に示す領域のビアホールおよび配線溝を示す俯瞰図である。なお、本発明は金属配線に関する発明であり、ＭＯＳＦＥＴ以外のダイオードまたはキャパシタなど他の半導体装置にも適応できるため、ここではＭＯＳＦＥＴＱｎを形成する詳しい工程の説明は省略する。
【００５３】
まず、図２に示すように、周知の技術を用いて半導体基板ＳＢの上面にＭＯＳＦＥＴＱｎを形成する。ＭＯＳＦＥＴＱｎは半導体基板ＳＢの上面上にゲート絶縁膜３３を介して形成されたゲート電極３２と、半導体基板ＳＢの上面に形成されたｎ型半導体領域であるソース・ドレイン領域３０を有するものである。ゲート電極３２の側壁には主に酸化シリコンからなるサイドウォール３４が形成され、ゲート電極３２およびソース・ドレイン領域３０の上面にはそれぞれシリサイド層３１が形成されている。
【００５４】
次に、ゲート電極３２、ソース・ドレイン領域３０、サイドウォール３４およびシリサイド層３１を含む半導体基板ＳＢの主面（全面）を覆うようにストッパ絶縁膜３５を形成する。ストッパ絶縁膜３５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。ストッパ絶縁膜３５はＭＯＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。
【００５５】
その後、ストッパ絶縁膜３５上にストッパ絶縁膜３５よりも厚い絶縁膜Ｉｆを形成する。絶縁膜Ｉｆは例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、絶縁膜Ｉｆの表面をＣＭＰ法により研磨するなどして、絶縁膜Ｉｆの上面を平坦化する。下地段差に起因して絶縁膜Ｉｆの表面に凹凸形状が形成されていても、絶縁膜Ｉｆの表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜を得ることができる。
【００５６】
次に、図３に示すように、絶縁膜Ｉｆ上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、絶縁膜３５および絶縁膜Ｉｆをドライエッチングすることにより、ストッパ絶縁膜３５および絶縁膜Ｉｆを貫通するコンタクトホール（貫通孔、孔）Ｃｈを形成する。コンタクトホールＣｈの底部では、半導体基板ＳＢの主面の一部、例えばソース・ドレイン領域３０の表面上のシリサイド層３１の上面が露出され、図示していない領域では、ゲート電極３２と同層のゲート接続部の上面のシリサイド層の上面が露出される。
【００５７】
その後、コンタクトホールＣｈ内および絶縁膜Ｉｆ上にＴｉ（チタン）を含むバリア膜ＢＭを形成した後、コンタクトホールＣｈ内にＷ（タングステン）膜を充填し、バリア膜ＢＭおよびタングステン膜を研磨することで絶縁膜Ｉｆの上面を露出させ、コンタクトプラグＣｐを形成する。
【００５８】
コンタクトプラグＣｐを形成するには、例えば、コンタクトホールＣｈの内部（底部および側壁上）を含む絶縁膜Ｉｆ上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）ＢＭを形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア膜ＢＭ上にコンタクトホールＣｈを埋めるように形成した後、絶縁膜Ｉｆ上の不要な主導体膜およびバリア膜ＢＭをＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣｐを形成することができる。図示は省略するが、このとき、ゲート電極３２と一体となってゲート電極３２と同層に形成された接続部の上面にもシリサイド層が形成され、接続部上にはシリサイド層を介してコンタクトプラグが形成される。
【００５９】
次に、図４に示すように、コンタクトプラグＣｐが埋め込まれた絶縁膜Ｉｆ上に、ストッパ絶縁膜Ｓｆおよび配線形成用の第１層間絶縁膜１を順次形成する。なお、図４〜図９、図１１および図１３〜図１５は、図３で示した破線で囲まれた領域を拡大して示す要部断面図であり、コンタクトプラグＣｐの上部の配線形成領域を示している。ストッパ絶縁膜Ｓｆは第１層間絶縁膜１への溝加工の際にエッチングストッパ膜となる膜であり、第１層間絶縁膜１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜Ｓｆは、例えばプラズマＣＶＤ法により形成されるＳｉＮ（窒化シリコン）膜とし、第１層間絶縁膜１は、例えばプラズマＣＶＤ法により形成されるＳｉＯＣ（炭酸化シリコン）膜とすることができる。
【００６０】
次に、図５に示すように、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって第１層間絶縁膜１およびストッパ絶縁膜Ｓｆの所定の領域に、絶縁膜Ｉｆ、コンタクトプラグＣｐおよびバリア膜ＢＭの上面を露出する配線溝Ｇ１を形成する。
【００６１】
次に、図６に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ１の底部および側壁上を含む第１層間絶縁膜１上）にＴａＮ（窒化タンタル、タンタルナイトライド）からなるバリア導体膜（バリアメタル膜）であるＴａＮ膜２およびＴｉ（チタン）からなるバリア導体膜であるＴｉ膜３を順次ＰＶＤ法により形成する。ＴａＮ膜２の膜厚は５ｎｍ程度である。Ｔｉ膜３の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。ここではバリア導体膜としてＴｉ膜３の下層にＴａＮ膜２を形成しているが、ＴａＮ膜２の代わりに、Ｔａ（タンタル）膜またはその他のタンタル化合物、タンタル合金、チタン化合物、チタン合金、タングステン、タングステン化合物、Ｒｕ（ルテニウム）若しくはルテニウム化合物などを主に含む導体膜をバリア導体膜として用いることができる。
【００６２】
続いて、ＰＶＤ法によりＴｉ膜３上にＣｕ（銅）からなるＣｕシード膜４ａを形成し、さらに電解メッキ法を用いてＣｕシード膜４ａ上にＣｕ膜４を形成することにより、ＴａＮ膜２、Ｔｉ膜３、Ｃｕシード膜４ａおよびＣｕ膜４によって配線溝Ｇ１の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜４ａおよびＣｕ膜４を一体化させ、また、Ｃｕの結晶粒径を成長させて大きくする。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、銅が酸化しやすい材料であり、できるだけ酸素を除去した雰囲気において熱処理を行うことが好ましいためである。Ｃｕ膜４が酸化した場合、Ｃｕ膜４の導電率が下がり、また、半導体装置の信頼性が低下する。ここでは、熱処理によりＣｕシード膜４ａおよびＣｕ膜４を一体化するが、図ではＣｕシード膜４ａおよびＣｕ膜４を区別して示すものとする。
【００６３】
また、ＴａＮ膜２およびＴｉ膜３を形成する前に、必要に応じてＨ２（水素）ガスを用いたアニール処理やプラズマ処理といった前処理（プリクリーン）を行っても良い。
【００６４】
次に、図７に示すように、配線溝Ｇ１内以外の領域のＣｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜３およびＴａＮ膜２をＣＭＰ法により除去して第１層間絶縁膜１の上面を露出することで、ＴａＮ膜２、Ｔｉ膜３、Ｃｕシード膜４ａおよびＣｕ膜４からなり、銅を主導電材料とする第１層目の金属配線（下層配線Ｍ１）を形成する。
【００６５】
なお、前述したＣｕシード膜４ａおよびＣｕ膜４を一体化させる熱処理は、図７を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行っても良い。
【００６６】
次に、図８に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち第１層間絶縁膜１上、ＴａＮ膜２上、Ｔｉ膜３上、Ｃｕシード膜４ａ上およびＣｕ膜４上）にＳｉＣ（炭化シリコン）からなるライナー膜５およびＳｉＯＣ（炭酸化シリコン）からなる第２層間絶縁膜６を順次ＣＶＤ法により形成する。
【００６７】
次に、図９および図１０に示すように、Ｃｕ膜４の上面を露出するビアホールＶ２を形成する。図１０は図９に示す製造工程中の半導体装置の断面を示す俯瞰図である。ビアホールＶ２は、レジストパターン（図示しない）をマスクとしたドライエッチングによって第２層間絶縁膜６およびライナー膜５の所定の領域に形成する。図１０に示すように、例えばビアホールＶ２は断続的に複数形成する孔であり、溝状の形状を有するものではない。
【００６８】
次に、図１１および図１２に示すように、第２層目の配線を形成するための配線溝Ｇ２を形成する。図１２は図１１に示す製造工程中の半導体装置の断面を示す俯瞰図である。配線溝Ｇ２は、レジストパターン（図示しない）をマスクとしたドライエッチングによって第２層間絶縁膜６の所定の領域に形成する。配線溝Ｇ２は第２層間絶縁膜６の途中深さまでドライエッチングして形成し、下部のＣｕ膜４の上面は露出しない。
【００６９】
なお、本実施の形態では図９および図１０に示した工程でビアホールＶ２を形成した後に図１１および図１２に示した工程で配線溝Ｇ２を形成したが、これらの工程の順番は逆でも良い。すなわち、図８に示すような第２層間絶縁膜６が形成された製造工程中の半導体装置に配線溝Ｇ２およびビアホールＶ２を形成する場合、配線溝Ｇ２を形成してから、レジストパターンをマスクとしたドライエッチングによってビアホールＶ２を形成しても構わない。
【００７０】
次に、下層配線Ｍ１を形成した工程と同様の工程により第２層目の配線を形成する。ここでは、デュアルダマシン法を用いて第２層目の配線を形成する。つまり、図１３に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ２の底部および側壁上を含む第２層間絶縁膜６上並びにビアホールＶ２の底部および側壁上）にＴａＮ（窒化タンタル、タンタルナイトライド）からなるバリア導体膜であるＴａＮ膜７およびＴｉ（チタン）からなるバリア導体膜であるＴｉ膜８を順次ＰＶＤ法により形成する。ＴａＮ膜７の膜厚は５ｎｍ程度である。Ｔｉ膜８の膜厚は１０ｎｍ未満の膜厚とし、例えば５ｎｍとする。ここではバリア導体膜としてＴｉ膜８の下層にＴａＮ膜７を形成しているが、ＴａＮ膜７の代わりに、Ｔａ（タンタル）膜またはその他のタンタル化合物、タンタル合金、チタン化合物、チタン合金、タングステン、タングステン化合物、Ｒｕ（ルテニウム）若しくはルテニウム化合物などを主に含む導体膜をバリア導体膜として用いることができる。
【００７１】
続いて、ＰＶＤ法によりＴｉ膜８上にＣｕシード膜９ａを形成し、さらに電解メッキ法を用いてＣｕシード膜９ａ上にＣｕ膜９を形成することにより、ＴａＮ膜７、Ｔｉ膜８、Ｃｕシード膜９ａおよびＣｕ膜９によって配線溝Ｇ２およびビアホールＶ２の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜９ａおよびＣｕ膜９を一体化させ、また、銅の結晶粒径を成長させて大きくする。なお、このときの熱処理を不活性ガスの雰囲気において行うのは、下層配線Ｍ１の形成工程と同様にＣｕ膜９およびＣｕシード膜９ａ内の銅が酸化するのを防ぐためである。
【００７２】
なお、ＴａＮ膜７およびＴｉ膜８を形成する前に、必要に応じてＨ２（水素）ガスを用いたアニール処理やプラズマ処理といった前処理（プリクリーン）を行っても良い。
【００７３】
次に、図１４に示すように、配線溝Ｇ２内およびビアホールＶ２内以外の領域のＣｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜８およびＴａＮ膜７をＣＭＰ法により除去して第２層間絶縁膜６の上面を露出することで、ＴａＮ膜７、Ｔｉ膜８、Ｃｕシード膜９ａおよびＣｕ膜９からなり、銅を主導電材料とする第２層目の金属配線（上層配線Ｍ２）を形成する。
【００７４】
なお、前述したＣｕシード膜９ａおよびＣｕ膜９を一体化させる熱処理は、図１４を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行っても良い。
【００７５】
次に、図１５に示すように、半導体基板ＳＢ（図示しない）の主面上（すなわち第２層間絶縁膜６上、ＴａＮ膜７上、Ｔｉ膜８上、Ｃｕシード膜９ａ上およびＣｕ膜９上）にＳｉＣ（炭化シリコン）からなるライナー膜１０をＣＶＤ法により形成することにより、図１に示す本実施の形態の半導体装置が完成する。本実施の形態では説明を省略するが、上層配線Ｍ２よりも上層の領域においては、上層配線Ｍ２と同様の工程を行うことで多層のＣｕ配線を形成することができる。
【００７６】
次に、図６および図１３を用いて説明したバリア膜の形成工程において、Ｔｉ膜３および８の膜厚を１０ｎｍ未満とし、本実施の形態では５ｎｍとした理由を、図１６を用いて説明する。図１６はバリアメタルの部材および膜厚の異なる５種類のバリア膜を用いた場合のＣｕ配線の抵抗値を計測した累計度数分布を示すグラフである。図１６に示すグラフの横軸はＣｕ配線の抵抗値を示し、図１６に示すグラフの縦軸は複数回行った実験における正規分布の分位点を示している。
【００７７】
図１６に示すように、バリア膜を１０ｎｍのＴａ膜および５ｎｍのＴａＮ膜により構成するＴａ／ＴａＮ＝１０／５ｎｍの抵抗値に対し、バリア膜を５ｎｍのＴｉ膜および５ｎｍのＴａＮ膜により構成するＴｉ／ＴａＮ＝５／５ｎｍの抵抗値は殆ど差がない。しかし、Ｔａ／ＴａＮ＝１０／５ｎｍの抵抗値に対し、Ｔｉ／ＴａＮ＝１０／５ｎｍの抵抗値は顕著に抵抗値が上昇していることが分かる。これは、Ｔｉ（チタン）がＣｕ（銅）と合金を形成しやすく、Ｔｉ／Ｃｕの合金は純粋なＣｕ（銅）に比べて抵抗値が上がるためである。すなわち、Ｔｉ／ＴａＮ＝１０／５ｎｍでは、Ｃｕ膜と反応して合金を形成するＴｉ（チタン）の量が多いため、Ｔｉ／ＴａＮ＝５／５ｎｍよりも抵抗値が高くなっている。このことから、Ｃｕ膜の界面のＴｉ膜の膜厚を１０ｎｍよりも薄くすることで、合金化による実質的な抵抗の上昇が配線抵抗に与える影響を無視できる程度に抑えることができることが分かる。よって、本実施の形態では配線抵抗を下げるためＴｉ膜３および８（図１参照）の膜厚を１０ｎｍ未満とし、好ましくは５ｎｍとしている。
【００７８】
次に、本実施の形態の半導体装置の効果について説明する。
【００７９】
従来の技術では、特許文献１および２に示されるように、金属の拡散防止機能の高い材料であるＴａ（タンタル）を含むバリア膜を用いて、Ｃｕ配線内のＣｕ（銅）が層間絶縁膜内に拡散することを防ぐ配線構造とすることが一般的である。
【００８０】
しかし、Ｔａ（タンタル）を主に含むバリア膜はＴｉ（チタン）またはＷ（タングステン）などの他の金属を主に含むバリア膜に比べて金属拡散防止機能は優れているが、Ｃｕ（銅）との濡れ性がＴｉ（チタン）に比べて悪い。このため、配線溝内のＴａ膜またはＴａＮ膜などのバリア膜の表面にＣｕシード膜を均一に連続的に形成することが難しく、比較例として図２６に示すように、Ｔａ膜８ａの表面においてＣｕシード膜９ｂが複数の固まりとなるおそれがある。すなわち、Ｔａ膜８ａの表面を完全に覆わず、Ｃｕシード膜９ｂの皮膜率が低くなり、Ｃｕシード膜９ｂが不連続に形成される。この場合、図２７および図２８に比較例として示すように、Ｃｕ膜９を形成した際に、配線溝Ｇ２内およびビアホールＶ２内に空隙（ボイド）１１が形成されやすい。
【００８１】
図１に示すＣｕシード膜４ａおよび９ａはＣｕ膜４および９を電界メッキ法によって形成する際の電極となる膜であり、Ｃｕ膜４および９の膜厚を均一に形成する働きを有する。これは、電界メッキ法によって形成されるＣｕ膜４および９の膜厚の均一性は、Ｃｕ膜４および９の下地の部材の抵抗値によって左右されるためである。従って、図２６に示すように、Ｃｕシード膜９ｂが配線溝Ｇ２内およびビアホールＶ２内のＴａ膜８ａの表面に均一に形成されなければ、Ｃｕ膜９を形成する際の電界メッキ工程においてＴａ膜８ａが電極として働いたとしても、Ｃｕ膜９の下地にはＣｕシード膜９ｂまたはＴａ膜８ａなど抵抗値の異なる部材が存在することになる。このため、図２７または図２８に示すように、Ｃｕ膜９は膜厚が均一に形成されないため、場合によっては空隙（ボイド）１１が形成される。
【００８２】
空隙１１が形成されると、主にＣｕ膜９からなる配線が途中で途切れたり、ビアホール内で配線が途切れることで上層配線と下層配線とが電気的に接続されなくなるおそれがあり、半導体装置の歩留まりまたは信頼性の低下に繋がる。
【００８３】
また、Ｔａ（タンタル）はＴｉ（チタン）に比べて材料の価格が高いため、Ｔａ（タンタル）をバリア膜に用いると半導体装置を用いた製品のコストが増大する問題がある。
【００８４】
そこで、本発明者らは、配線のバリア膜にＴｉ（チタン）を主に含む金属膜を用いることを検討した。本実施の形態では、図１に示すように、下層配線Ｍ１において銅の拡散を防ぐバリア膜として、Ｔｉ膜３およびＴｉ膜３の下層のＴａＮ膜２を形成しており、同様に、上層配線Ｍ２において銅の拡散を防ぐバリア膜として、Ｔｉ膜８およびＴｉ膜８の下層のＴａＮ膜７を形成している。
【００８５】
Ｔｉ（チタン）を含むバリア膜はＴａ（タンタル）またはＴａ化合物を含むバリア膜に比べ、銅との濡れ性が良い特徴がある。すなわち、Ｔｉ（チタン）を含むバリア膜であるＴｉ膜８の表面にＣｕシード膜９ａをＰＶＤ法により形成した場合に、Ｃｕシード膜９ａが複数の固まりとなることはなく均一に延びるため、Ｃｕシード膜９ａがＴｉ膜８の表面を露出することなく覆う。Ｃｕ膜９は電界メッキ法によりＣｕシード膜９ａ上に均一な膜厚で形成されるため、図２６〜図２８に示した比較例とは異なり、配線溝Ｇ２内およびビアホールＶ２内に空隙１１が形成されることを防ぐことができる。
【００８６】
また、Ｔｉ（チタン）はＴａ（タンタル）よりも安価な材料であるため、Ｔｉ（チタン）を含むバリア膜を用いることにより、図２５に示すようなＴａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として用いた場合に比べて半導体装置を用いた製品のコストを低減することができる。
【００８７】
なお、Ｔｉ（チタン）はＴａ（タンタル）に比べて金属の拡散防止機能が低い材料であるが、図１に示すように、Ｔｉ膜３および８の下層にＴａＮ膜２および７を形成することにより、拡散防止機能が低下することを防いでいる。
【００８８】
以上に述べたように、本実施の形態の半導体装置では、銅を主に含むダマシン配線のバリア膜にＴｉ（チタン）を主に含む１０ｎｍ未満の金属膜を用いることにより、配線抵抗を上昇させずに、配線内における空隙の発生を防ぎ、半導体装置の歩留まりおよび信頼性を向上させ、また、半導体装置を用いた製品のコストを低減することを可能としている。
【００８９】
（実施の形態２）
前記実施の形態では、Ｃｕ配線のバリア膜として、Ｃｕ膜との界面にＴｉ（チタン）を主に含む金属膜を用い、Ｔｉ膜の下層に他のバリア膜を形成する半導体装置について説明した。本実施の形態では、原子数がＴｉ（チタン）よりもＮ（窒素）の方が多いＴｉＮＸ（窒化チタン）膜をバリア膜に用いる半導体装置について図１６〜図１８を用いて説明する。図１７は本実施の形態の半導体装置において、ＭＯＳＦＥＴおよびダマシン配線を含む領域を示す要部断面図である。
【００９０】
図１７に示すように、本実施の形態の半導体装置は前記実施の形態１における半導体装置とほぼ同様の構造を有しており、前記実施の形態１における半導体装置とほぼ同様の製造工程で製造することができる。本実施の形態の半導体装置は、前記実施の形態１において図１に示したバリア膜であるＴａＮ膜２およびＴｉ膜３に代わって、金属拡散防止機能を有するＴｉＮＸ膜１２が形成され、ＴａＮ膜７およびＴｉ膜８に代わって、金属拡散防止機能を有するＴｉＮＸ膜１３が形成されている点で前記実施の形態１における半導体装置と異なる。
【００９１】
すなわち、本実施の形態の半導体装置は、半導体基板ＳＢ上に形成されたＭＯＳＦＥＴＱｎを有し、ＭＯＳＦＥＴＱｎを覆うように形成された絶縁膜Ｉｆ上の第１層間絶縁膜１および第２層間絶縁膜６のそれぞれに配線溝Ｇ１およびＧ２が形成されている。第１層間絶縁膜１と第１層間絶縁膜１の下層のストッパ絶縁膜Ｓｆに形成された配線溝Ｇ１内の側壁および底部には膜厚が例えば１０ｎｍのＴｉＮＸ膜１２のバリア膜が形成されており、配線溝Ｇ１内には、ＴｉＮＸ膜１２を介してＣｕシード膜４ａが形成されている。配線溝Ｇ１内はＴｉＮＸ膜１２およびＣｕシード膜４ａを介してＣｕ膜４が埋め込まれており、Ｃｕ膜４、Ｃｕシード膜４ａおよびＴｉＮＸ膜１２によって下層配線Ｍ１が構成されている。
【００９２】
また、第１層間絶縁膜１および下層配線Ｍ１上にライナー膜５を介して第２層間絶縁膜６が配置され、第２層間絶縁膜６には配線溝Ｇ２と、配線溝Ｇ２の底部から第２層間絶縁膜６およびライナー膜５を貫いて下層配線Ｍ１の上面（Ｃｕ膜４の上面）に達するビアホールＶ２とが形成されている。配線溝Ｇ２内およびビアホールＶ２内には、配線溝Ｇ１内の下層配線Ｍ１と同様に、膜厚が例えば１０ｎｍのＴｉＮＸ膜１３およびＣｕシード膜９ａを介してＣｕ膜９が埋め込まれており、Ｃｕ膜９、Ｃｕシード膜９ａおよびＴｉＮＸ膜１３によって上層配線Ｍ２が構成されている。
【００９３】
ここで、ＴｉＮＸ膜１２および１３は金属拡散防止機能を有する導電性の金属膜であり、それぞれの膜厚は１０ｎｍである。これは、図１６のグラフに示すように、ＴｉＮ＝１０ｎｍのバリア膜を有する配線の配線抵抗はＴａ／ＴａＮ＝１０／５ｎｍのバリア膜を有する配線の配線抵抗とほぼ変わらないためであり、ＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍ以下にすることで、Ｔａ／ＴａＮ＝１０／５ｎｍのバリア膜に比べて配線抵抗が上昇することを防ぐことができる。
【００９４】
本実施の形態の半導体装置の形成方法は、前記実施の形態１のＴａＮ膜２およびＴｉ膜３の形成工程（図６参照）においてＴａＮ膜２およびＴｉ膜３の代わりにＴｉＮＸ膜１２を形成し、ＴａＮ膜７およびＴｉ膜８の形成工程（図１３参照）においてＴａＮ膜７およびＴｉ膜８の代わりにＴｉＮＸ膜１３を形成する工程以外は前記実施の形態１の半導体装置の製造方法と同様であるので、詳しい説明は省略する。
【００９５】
つまり、前記実施の形態１において図６を用いて説明した工程では、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ１の底部および側壁上を含む第１層間絶縁膜１上）にＴｉＮＸ（窒化チタン）からなるバリア導体膜であるＴｉＮＸ膜１２をＰＶＤ法により形成する。続いて、ＰＶＤ法によりＴｉＮＸ膜１２上にＣｕ（銅）からなるＣｕシード膜４ａを形成し、さらに電解メッキ法を用いてＣｕシード膜４ａ上にＣｕ膜４を形成することにより、ＴｉＮＸ膜１２、Ｃｕシード膜４ａおよびＣｕ膜４によって配線溝Ｇ１の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜４ａおよびＣｕ膜４を一体化させ、また、Ｃｕの結晶粒径を成長させて大きくする。
【００９６】
同様に、前記実施の形態１において図１３を用いて説明した工程では、半導体基板ＳＢ（図示しない）の主面上（すなわち配線溝Ｇ２の底部および側壁上を含む第２層間絶縁膜６上並びにビアホールＶ２の底部および側壁上）にＴｉＮＸ（窒化チタン）からなるバリア導体膜であるＴｉＮＸ膜１３をＰＶＤ法により形成する。続いて、ＰＶＤ法によりＴｉＮＸ膜１３上にＣｕシード膜９ａを形成し、さらに電解メッキ法を用いてＣｕシード膜９ａ上にＣｕ膜９を形成することにより、ＴｉＮＸ膜１３、Ｃｕシード膜９ａおよびＣｕ膜９によって配線溝Ｇ２およびビアホールＶ２の内部を埋め込む。その後、Ｎ２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することでＣｕシード膜９ａおよびＣｕ膜９を一体化させ、また、銅の結晶粒径を成長させて大きくする。
【００９７】
上記の工程以外は、前記実施の形態１における半導体装置の製造工程と同様の工程を行うことで、図１７に示す本実施の形態の半導体装置が完成する。
【００９８】
ここで、ＴｉＮＸ膜１２および１３を構成するＴｉＮＸ（窒化チタン）は、原子数がＴｉ（チタン）よりもＮ（窒素）の方が多い。すなわち、ＴｉＮＸ（窒化チタン）内の一つのＴｉ（チタン）の原子に対するＮ（窒素）の原子数を表わすＸは１未満（Ｘ＜１）であり、例えばＸ＝０．５とする。つまり、ここではＴｉ（チタン）とＮ（窒素）の原子数の比はＴｉ：Ｎ＝２：１となっている。
【００９９】
上記のようにバリア膜の材料にＴｉＮＸ（Ｘ＜１）を用いる理由を、図１８を用いて説明する。図１８は、Ｔｉ（チタン）とＮ（窒素）の原子数の比が１対１であるＴｉＮＸ（Ｘ＝１）をバリア材料として用いた場合と、ＴｉＮＸ（Ｘ＝０．５）をバリア材料として用いた場合とにおいて、一定の距離（例えば７０ｎｍ）を保って配置された２本の金属配線同士の間における配線間耐圧を示したグラフである。図１８に示すグラフの横軸は、配線間の電位差を上昇させた場合に電流がショート（短絡）した時の配線間の電位差を示し、図１８に示すグラフの縦軸は、複数回行った配線間耐圧の実験における正規分布の分位点を示している。図１８に示す白丸はＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線の配線間耐圧を示しており、黒丸はＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧を示している。
【０１００】
図１８に示すように、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧よりも低い電位差で配線間がショートしている。すなわち、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧は約５０Ｖの値を示しているが、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は、１７Ｖ〜５０Ｖの範囲にばらついた配線間耐圧の値を示している。このことから、ＴｉＮＸ膜内におけるＮ（窒素）の比率が大きくなるほど、ＴｉＮＸ膜をバリア膜として用いたＣｕ配線の配線間耐圧が下がることがわかる。
【０１０１】
また、図１８に示すように、ＴｉＮＸ（Ｘ＝１）をバリア膜として用いたＣｕ配線は横軸方向のばらつきが大きく、配線間耐圧の信頼性が低い。これに対し、ＴｉＮＸ（Ｘ＝０．５）をバリア膜として用いたＣｕ配線の配線間耐圧は横軸方向のばらつきが少なく、ほぼ縦軸に沿う方向に正規分位点が分布していることから、配線間耐圧の信頼性が高いことがわかる。
【０１０２】
従って、バリア膜に用いるＴｉＮＸ（窒化チタン）内のＮ（窒素）の原子数Ｘは、Ｘ＜１ならばほぼ問題ない配線間耐圧および信頼性を示すため、本実施の形態ではＸ＜１とし、好ましくはＸ＝０．５とする。すなわち、本実施の形態におけるバリア膜を構成する窒化チタン膜内のＴｉ（チタン）とＮ（窒素）の組成比はＴｉ＞Ｎであり、特に、Ｔｉ＝１としたときにＮ＝０．５であることが好ましい。
【０１０３】
上記のように、ＴｉＮＸ（窒化チタン）をバリア膜に用いた場合、図２５に示すような、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）をバリア膜として形成した場合と同等の金属拡散防止機能を有し、銅と濡れ性および密着性の良いバリア膜を形成することができる。これは、Ｔｉ（チタン）にＮ（窒素）を化合させることにより、バリア膜内において他の元素（例えばＣｕ（銅））と合金化しやすいＴｉ（チタン）を減少させることができるためである。
【０１０４】
すなわち、Ｎ（窒素）がＴｉ（チタン）に化合しているＴｉＮＸ（窒化チタン）膜は、純粋なＴｉ膜に比べて銅と合金化しにくい。通常、Ｔｉ（チタン）とＣｕ（銅）は合金化し易く、銅と合金化したチタン膜は抵抗値が上がる。Ｔａ（タンタル）よりも拡散防止機能の低いＴｉ膜に十分な拡散防止機能を持たせるにはＴｉ膜の膜厚を厚くする必要があるが、銅と合金化し易いＴｉ膜は膜厚が厚すぎると抵抗値が大幅に上昇するため、バリア膜として使用することができなくなる。従って、純粋なＴｉ膜をバリア膜として用いる場合、その膜厚および拡散防止機能に限界があった。
【０１０５】
これに対し、本実施の形態では、Ｎ（窒素）が化合していることで銅と合金化しにくくなったＴｉＮＸ膜をバリア膜に用いるため、ＴｉＮＸ膜の膜厚を厚くしてもＴｉＮＸ膜の抵抗値は殆ど上昇しない。従って、ＴｉＮＸ膜の膜厚を厚くすることで十分な拡散防止機能を得ることを可能としている。本実施の形態では、図１７に示すＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍとしたが、拡散防止機能をより高めるためにＴｉＮＸ膜１２および１３のそれぞれの膜厚を１０ｎｍよりも厚い膜厚としても良い。
【０１０６】
なお、上記の理由から、一つのＴｉ（チタン）原子に対するＮ（窒素）の原子数を示すＸの値は、０．５未満の更に小さい値でも良いが、０よりも大きい値でなければいけない。すなわち、窒素の原子数が０であればバリア膜は純粋なＴｉ膜となるため、銅との合金化によりバリア膜の抵抗値が大幅に上昇し、バリア膜として使用する際に問題が生じる。従って、Ｘ＞０である必要がある。
【０１０７】
本実施の形態によれば、銅との濡れ性の良いＴｉ（チタン）を含むＴｉＮＸ膜をバリア膜に用いることで、図１７に示すＣｕ膜４および９の埋め込み性を向上させ、歩留まりを向上させ、半導体装置の信頼性を向上させることができる。また、Ｔａ（タンタル）よりも安価な材料であるＴｉ（チタン）を用いたバリア膜を使用することで、半導体装置を用いた製品のコストを低減することができる。
【０１０８】
（実施の形態３）
前記実施の形態１における半導体装置ではＣｕ配線のバリア膜としてＴｉ膜およびＴａＮ膜を用いる技術について説明した。これに対し、本実施の形態では、バリア膜を形成する際にＴｉ膜（またはＴｉ合金膜）のみを形成し、その後にＴｉ膜内の下層に形成される酸化チタン膜と、前記Ｔｉ膜とによる二層構造のバリア膜を用いた半導体装置について、図１９〜図２４を用いて説明する。
【０１０９】
図１９に示すように、本実施の形態の半導体装置は前記実施の形態１における半導体装置とほぼ同様の構造を有しており、前記実施の形態１における半導体装置とほぼ同様の製造工程で製造することができる。本実施の形態の半導体装置は、前記実施の形態１において図１に示したバリア膜であるＴａＮ膜２および７に代わって、金属拡散防止機能を有する酸化Ｔｉ膜１４および１６がそれぞれ形成され、Ｔｉ膜３および８に代わって、金属拡散防止機能を有するＴｉ膜１５および１７が形成されている点で前記実施の形態１における半導体装置と異なる。
【０１１０】
Ｔｉ膜１５および１７並びに酸化Ｔｉ膜１４および１６は導電性を有するバリア膜であり、酸化Ｔｉ膜１４および１６は具体的にはＴｉＯＸ膜またはＴｉＳｉＸＯＹからなる反応層である。なお、前記実施の形態２において説明したＴｉＮＸ膜１２（図１７参照）のＮ（窒素）の原子数Ｘと、本実施の形態のＴｉＯＸ膜のＯ（酸素）の原子数Ｘと、ＴｉＳｉＸＯＹ膜のＳｉ（シリコン）の原子数Ｘとは、それぞれ同一の値を示すものではない。
【０１１１】
ここで、本実施の形態の半導体装置の製造工程を説明する。図１９に示す半導体装置を製造するには、まず前記実施の形態１で図５を用いて説明したように、絶縁膜Ｉｆ上のストッパ絶縁膜Ｓｆおよび第１層間絶縁膜１に配線溝Ｇ１を形成した後、図２０に示すように、ＰＶＤ法により第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面にＴｉ膜１４ａを形成（堆積）する。Ｔｉ膜１４ａの膜厚は、例えば１０ｎｍとする。
【０１１２】
このとき、Ｔｉ膜１４ａは純粋なＴｉ（チタン）またはその合金からなる膜であるが、ＰＶＤ法の工程中の熱（例えば４５０℃程度）により、第１層間絶縁膜１中の水分と反応して酸化される。この場合、図２１に示すように、第１層間絶縁膜１との界面を含む第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面に酸化Ｔｉ膜１４が形成され、第１層間絶縁膜１との界面を含む第１層間絶縁膜１上、配線溝Ｇ１の内壁および底面には酸化Ｔｉ膜１４を介してＴｉ膜１５が形成される。
【０１１３】
この後の工程は、配線溝Ｇ２を形成する工程まで前記実施の形態１と同様に行う。すなわち、図２２に示すように、Ｔｉ膜１５上にＣｕシード膜４ａおよびＣｕ膜４を形成した後、ＣＭＰ法により第１層間絶縁膜１上のＣｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜１５および酸化Ｔｉ膜１４を除去し、第１層間絶縁膜１の上面を露出することで、Ｃｕ膜４、Ｃｕシード膜４ａ、Ｔｉ膜１５および酸化Ｔｉ膜１４からなる下層配線Ｍ１を形成する。続いて、図２３に示すように、第１層間絶縁膜１上および下層配線Ｍ１上にライナー膜５および第２層間絶縁膜６を形成し、ライナー膜５および第２層間絶縁膜６を貫通してＣｕ膜４の上面を露出するビアホールＶ２を形成した後、第２層間絶縁膜６の上面に配線溝Ｇ２を形成し、図２３の構造を得る。
【０１１４】
次に、図２０および図２１を用いて説明した工程と同様に、ＰＶＤ法によりＴｉ膜を堆積した後に、前記Ｔｉ膜内の下層のＴｉ（チタン）が、ＰＶＤ法の工程中の熱によって第２層間絶縁膜６中の水分と反応して酸化することにより、図２４に示すように、第２層間絶縁膜６上および配線溝Ｇ２の内壁および底面に、酸化Ｔｉ膜１６を介してＴｉ膜１７が形成される。
【０１１５】
この後の工程は、前記実施の形態１と同様に行う。すなわち、Ｔｉ膜１７上にＣｕシード膜９ａおよびＣｕ膜９を形成した後、ＣＭＰ法により第２層間絶縁膜６上のＣｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜１７および酸化Ｔｉ膜１６を除去し、第２層間絶縁膜６の上面を露出することで、Ｃｕ膜９、Ｃｕシード膜９ａ、Ｔｉ膜１７および酸化Ｔｉ膜１６からなる上層配線Ｍ２を形成する。その後、第２層間絶縁膜６上および上層配線Ｍ２上にライナー膜１０を形成し、図１９に示す半導体装置が完成する。
【０１１６】
本実施の形態では、下層配線Ｍ１および上層配線Ｍ２のバリア膜を形成する際、Ｔｉ膜以外の膜を堆積する工程を有しておらず、堆積したＴｉ膜の底部が酸化することにより、Ｔｉ膜とその下層の酸化Ｔｉ膜との２層構造のバリア膜を形成している。ここで、図１６に示すグラフから、バリア膜としてＴｉ膜を１０ｎｍ形成した場合（Ｔｉ＝１０ｎｍ）と、バリア膜として１０ｎｍのＴｉ膜と、その下層の５ｎｍのＴａＮ膜とを積層した場合（Ｔｉ／ＴａＮ＝１０／５ｎｍ）とを比べると、Ｔｉ＝１０ｎｍよりもＴｉ／ＴａＮ＝１０／５ｎｍの方が配線抵抗が高いことが分かる。
【０１１７】
Ｔｉ／Ｔａ＝１０／５ｎｍでは、Ｔａ膜上のＴｉ膜の全てがＴｉ膜上に形成されたＣｕシード膜内およびＣｕ膜内の銅と化合するため、厚さ１０ｎｍ分のＴｉ（チタン）とＣｕ（銅）との化合物が形成され、バリア膜の抵抗値が大幅に増大する。
【０１１８】
しかし、本実施の形態のように、バリア膜としてＴｉ膜のみを１０ｎｍ体積したＴｉ＝１０ｎｍの場合、層間絶縁膜に含まれる水分によって層間絶縁膜との界面のＴｉ膜は酸化され、ＴｉＯＸまたはＴｉＳｉＸＯＹからなる反応層が形成される。すなわち、層間絶縁膜とＴｉ膜との反応により、Ｃｕシード膜内およびＣｕ膜内の銅と化合することができるＴｉ（チタン）の量は、上述したＴｉ／Ｔａ＝１０／５ｎｍに対して少ない。このため、Ｔｉ（チタン）とＣｕ（銅）との化合物が形成される量は少なく、配線抵抗の上昇を抑えることができる。
【０１１９】
本実施の形態では配線抵抗の低いバリア膜を形成することができるため、前記実施の形態１と違い、Ｔｉ膜の膜厚を厚くすることができる。本実施の形態では配線溝内に形成するＴｉ膜の膜厚を１０ｎｍとしているが、それよりも厚い膜厚としても構わない。Ｔｉ（チタン）は金属拡散防止機能においてＴａ（タンタル）に劣るが、本実施の形態では形成するバリア膜の膜厚を厚くすることにより、バリア膜に必要な拡散防止機能を得ることができる。
【０１２０】
なお、層間絶縁膜と接するＴｉ膜が酸化し易いように、本実施の形態では、水分を吸収し易い（吸湿性が高い）層間絶縁膜を形成することが望ましい。ここでは、図１９に示す第１層間絶縁膜１および第２層間絶縁膜６を構成する部材は、ＳｉＯ２（二酸化シリコン）よりも吸湿性の高い部材であって、例えばＳｉＯＣ（炭酸化シリコン）を用いるものとする。ＳｉＯ２（二酸化シリコン）は吸湿性が低いため、ＳｉＯ２からなる層間絶縁膜に接するＴｉ膜には、殆ど酸化Ｔｉ膜は形成されず、ＳｉＯ２からなる層間絶縁膜に形成された配線溝内にＴｉ膜を介してＣｕ配線を形成した場合、配線抵抗が大幅に高くなる。ＳｉＯＣはＨ２Ｏ（水）と結びつきやすく、その内部に水分を含みやすい材料であるので、バリア膜として酸化Ｔｉ膜を形成するのに適している。
【０１２１】
なお、図２０で配線溝Ｇ１内に形成したＴｉ膜１４ａおよび図２４において配線溝Ｇ２内に形成したＴｉ膜（図示しない）の部材は、純粋なＴｉ（チタン）からなる膜に限らず、Ｔｉの化合物であっても構わない。例えば、ＴｉＮＸ（Ｘ＜１）のようなＴｉＮ膜でも良い。
【０１２２】
本実施の形態では、銅との濡れ性の良いＴｉ（チタン）を含むＴｉ膜をバリア膜に用いることで、図１９に示すＣｕ膜４および９の埋め込み性を向上させ、歩留まりを向上させ、半導体装置の信頼性を向上させることができる。また、Ｔａ（タンタル）よりも安価な材料であるＴｉ（チタン）を用いたバリア膜を使用することで、半導体装置を用いた製品のコストを低減することができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
例えば、前記実施の形態１〜３では、図１、図１７および図１９に示すように、半導体基板上に形成されたＭＯＳＦＥＴＱｎに所定の電位を供給する配線について説明したが、本発明のダマシン配線はＭＯＳＦＥＴの上層配線以外のあらゆる用途の配線に広く適用することができる。
【産業上の利用可能性】
【０１２５】
本発明は、銅配線を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１２６】
１ 第１層間絶縁膜
２ ＴａＮ膜
２ａ ＴａＮ膜
３ Ｔｉ膜
３ａ Ｔａ膜
４ Ｃｕ膜
４ａ Ｃｕシード膜
５ ライナー膜
６ 第２層間絶縁膜
７ ＴａＮ膜
７ａ ＴａＮ膜
８ Ｔｉ膜
８ａ Ｔａ膜
９ Ｃｕ膜
９ａ Ｃｕシード膜
９ｂ Ｃｕシード膜
１０ ライナー膜
１１ 空隙
１２ ＴｉＮＸ膜
１３ ＴｉＮＸ膜
１４ 酸化Ｔｉ膜
１４ａ Ｔｉ膜
１５ Ｔｉ膜
１６ 酸化Ｔｉ膜
１７ Ｔｉ膜
３０ ソース・ドレイン領域
３１ シリサイド層
３２ ゲート電極
３３ ゲート絶縁膜
３４ サイドウォール
３５ ストッパ絶縁膜
ＢＭ バリア膜
Ｃｈ コンタクトホール
Ｃｐ コンタクトプラグ
Ｇ１、Ｇ２ 配線溝
Ｉｆ 絶縁膜
Ｍ１ 下層配線
Ｍ２ 上層配線
Ｑｎ ＭＯＳＦＥＴ
ＳＢ 半導体基板
Ｓｆ ストッパ絶縁膜
Ｖ２ ビアホール
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内に第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記第１バリア膜は、Ｔａを含む第３バリア膜と、前記第３バリア膜上に前記金属膜と接して形成されたＴｉを含む第２バリア膜とを有することを特徴とする半導体装置。
【請求項２】
前記第２バリア膜の膜厚は１０ｎｍ未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３バリア膜はＴａＮからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記第１バリア膜が形成され、前記ビアホール内には前記第１バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内にバリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記バリア膜はＴｉＮＸからなり、前記バリア膜内のＴｉの原子数は前記バリア膜内のＮの原子数より多いことを特徴とする半導体装置。
【請求項６】
前記バリア膜は、ＴｉＮＸ（ただし、Ｘ＝０．５）からなることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記バリア膜が形成され、前記ビアホール内には前記バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項５記載の半導体装置。
【請求項８】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内にＴｉまたはＴｉ化合物からなる第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記層間絶縁膜と前記第１バリア膜との界面には、ＴｉＳｉＸＯＹまたはＴｉＯＸからなる反応層がさらに介在していることを特徴とする半導体装置。
【請求項９】
前記層間絶縁膜はＳｉＯＣを含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記第１バリア膜が形成され、前記ビアホール内には前記第１バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内にＴａを含む第２バリア膜を形成した後に、前記第２バリア膜上にＴｉまたはＴｉ化合物からなる第３バリア膜を形成することにより、前記第２バリア膜および前記第３バリア膜を有する前記第１バリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程で形成する前記第３バリア膜の膜厚は１０ｎｍ未満とすることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２バリア膜はＴａＮからなることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内にＴｉＮＸからなるバリア膜を形成する工程と、
（ｅ）前記バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記バリア膜内のＴｉの原子数は前記バリア膜内のＮの原子数より多いことを特徴とする半導体装置の製造方法。
【請求項１５】
前記バリア膜は、ＴｉＮＸ（ただし、Ｘ＝０．５）からなることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内上にＴｉを含む第２バリア膜を形成し、前記第２バリア膜の成膜工程において生じる熱により、前記層間絶縁膜と前記第２バリア膜との界面にＴｉＳｉＸＯＹまたはＴｉＯＸからなる反応層を形成し、前記第２バリア膜と前記反応層とからなる前記第１バリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
前記（ｂ）工程では、ＳｉＯＣを含む前記層間絶縁膜を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内に第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記第１バリア膜は、Ｔａを含む第３バリア膜と、前記第３バリア膜上に前記金属膜と接して形成されたＴｉを含む第２バリア膜とを有することを特徴とする半導体装置。
【請求項２】
前記第２バリア膜の膜厚は１０ｎｍ未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３バリア膜はＴａＮからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記第１バリア膜が形成され、前記ビアホール内には前記第１バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内にバリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記バリア膜はＴｉＮＸからなり、前記バリア膜内のＴｉの原子数は前記バリア膜内のＮの原子数より多いことを特徴とする半導体装置。
【請求項６】
前記バリア膜は、ＴｉＮＸ（ただし、Ｘ＝０．５）からなることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記バリア膜が形成され、前記ビアホール内には前記バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項５記載の半導体装置。
【請求項８】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成された配線溝と、
前記配線溝内にＴｉまたはＴｉ化合物からなる第１バリア膜を介して形成されたＣｕを主成分とする金属膜と、
を有し、
前記層間絶縁膜と前記第１バリア膜との界面には、ＴｉＳｉＸＯＹまたはＴｉＯＸからなる反応層がさらに介在していることを特徴とする半導体装置。
【請求項９】
前記層間絶縁膜はＳｉＯＣを含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記配線溝の下部には下層配線が形成され、
前記配線溝の底部には、前記配線溝の底面から前記下層配線に達するビアホールが形成され、
前記ビアホールの内壁および底部には前記第１バリア膜が形成され、前記ビアホール内には前記第１バリア膜を介して形成された前記金属膜が埋め込まれていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内にＴａを含む第２バリア膜を形成した後に、前記第２バリア膜上にＴｉまたはＴｉ化合物からなる第３バリア膜を形成することにより、前記第２バリア膜および前記第３バリア膜を有する前記第１バリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程で形成する前記第３バリア膜の膜厚は１０ｎｍ未満とすることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２バリア膜はＴａＮからなることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内にＴｉＮＸからなるバリア膜を形成する工程と、
（ｅ）前記バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記バリア膜内のＴｉの原子数は前記バリア膜内のＮの原子数より多いことを特徴とする半導体装置の製造方法。
【請求項１５】
前記バリア膜は、ＴｉＮＸ（ただし、Ｘ＝０．５）からなることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上面に配線溝を形成する工程と、
（ｄ）前記配線溝内に第１バリア膜を形成する工程と、
（ｅ）前記第１バリア膜の表面にＣｕを主成分とするシード膜を形成する工程と、
（ｆ）前記シード膜を電極として電界メッキ法により前記シード膜上にＣｕを主成分とする金属膜を形成し、前記金属膜によって前記配線溝内を埋め込む工程と、
（ｇ）前記半導体基板の上面を研磨して前記層間絶縁膜の上面を露出させ、前記配線溝内に前記第１バリア膜および前記金属膜を含む金属配線を形成する工程と、
を有し、
前記（ｄ）工程では、前記配線溝内上にＴｉを含む第２バリア膜を形成し、前記第２バリア膜の成膜工程において生じる熱により、前記層間絶縁膜と前記第２バリア膜との界面にＴｉＳｉＸＯＹまたはＴｉＯＸからなる反応層を形成し、前記第２バリア膜と前記反応層とからなる前記第１バリア膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
前記（ｂ）工程では、ＳｉＯＣを含む前記層間絶縁膜を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−３９０１９（Ｐ２０１２−３９０１９Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７９９５６（Ｐ２０１０−１７９９５６）
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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