半導体装置およびその製造方法
【課題】ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置を提供する。
【解決手段】半導体装置（１）は、ＬＯＣＯＳ酸化膜（２２）の半導体基板の表面に対してラテラル方向に終端しているエッジ（２２ａ、２２ｂ）の少なくとも一部（２２ａ、２２ｂ）が、上面と下面とに１５度以上３０度以下の角度（θ）で挟まれて終端するプロファイルを有している。
【解決手段】半導体装置（１）は、ＬＯＣＯＳ酸化膜（２２）の半導体基板の表面に対してラテラル方向に終端しているエッジ（２２ａ、２２ｂ）の少なくとも一部（２２ａ、２２ｂ）が、上面と下面とに１５度以上３０度以下の角度（θ）で挟まれて終端するプロファイルを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ（Local Oxidation of Silicon：局所酸化膜）酸化膜を有する半導体装置に係り、特に高電界を緩和する構造に関する。
【背景技術】
【０００２】
車載電子システムの構築に不可欠な制御用統合ＩＣを実現するＣＭＯＳトランジスタ、バイポーラトランジスタ、パワーＭＯＳトランジスタ等からなる半導体複合デバイスにおいて、そのパワー素子として用いられるＤＭＯＳ（Double Diffused MOS：二重拡散ＭＯＳ）トランジスタ、ＬＤＭＯＳ（Lateral Diffused MOS：横型二重拡散ＭＯＳ）トランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）には、高耐圧を確保しつつ低オン抵抗を有することが求められる。素子分離に用いられるＬＯＣＯＳ酸化膜は、ＬＤＭＯＳトランジスタや横型ＩＧＢＴ等の横型パワー半導体素子においてゲートフィールドプレート効果をアシストする目的に用いられている。この目的を有するＬＯＣＯＳ酸化膜は、上記横型パワー半導体素子のドリフト層上に設けられ、ゲート・ドレイン間やゲート・コレクタ間の電界を緩和する。これにより、素子が高耐圧化される効果が得られる。
【０００３】
特許文献１では、図１０（ａ）・（ｂ）に示すように、ＭＯＳトランジスタのドレイン近傍の電界分布について論じられている。図１０（ａ）・（ｂ）の両構造とも、ドレイン近傍のゲート酸化膜は、ＬＯＣＯＳ酸化膜によって１μｍ程度に厚く形成されている。図１０（ａ）の構造では、上記ＬＯＣＯＳ酸化膜以外の部分のゲート酸化膜は２０ｎｍ程度に薄く形成されており、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近で電界強度が最大値をとる。図１０（ｂ）の構造では、上記ＬＯＣＯＳ酸化膜以外の部分のゲート酸化膜は２００ｎｍ程度に厚く形成されており、ＬＯＣＯＳ酸化膜のチャネル側端部直下でやはり電界強度が最大値をとるが、図１０（ａ）の構造における最大値よりも小さい。電界が大きい箇所ではインパクトイオンが発生しやすいが、図１０（ｂ）の構造のようにゲート酸化膜を２００ｎｍ程度に厚く形成すると、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近の電界が緩和されるので、インパクトイオン化がある程度抑制される。従って、インパクトイオン化を抑制しやすい図１０（ｂ）の構造は、図１０（ａ）の構造よりも、素子の高耐圧化に有利となる。
【０００４】
しかし、特許文献１は、上述の電界分布に基づき、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近で発生する電界の集中をさらに緩和するため、互いに形状の異なる低耐圧領域用のＬＯＣＯＳ酸化膜と高耐圧領域用のＬＯＣＯＳ酸化膜とを、２回の選択酸化により形成することを開示している。図１１（ａ）に示すようにソース領域およびドレイン領域の注入を終えた後に、図１１（ｂ）に示すように１回目の選択酸化により低耐圧領域用のゲート絶縁膜２ｃが形成される。ゲート絶縁膜２ｃ上に窒化シリコン膜８を形成して窓開けを行い、図１１（ｃ）に示すように窓を通して２回目の選択酸化により高耐圧用のゲート絶縁膜２ｂが形成される。ゲート絶縁膜２ｂは、ゲート絶縁膜２ｃの厚みとチャネル領域中央部のゲート絶縁膜の厚みとの中間の厚みを有する。
【０００５】
また、特許文献２には、図１２に示すように、シリコン基板１０１中に凹部を形成してＬＯＣＯＳ酸化膜１０５で埋め込むことにより、平坦な基板表面を得る技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３２３０１８４号公報
【特許文献２】特開平８−２１３４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲートフィールドプレート効果をアシストする目的を持つＬＯＣＯＳ酸化膜の形成によって高電界を緩和することができれば、その分だけパワー素子のドリフト層の抵抗を下げることによって、ある程度はオン抵抗を低減し得る。しかしながら、特許文献１に記載されたように２回の選択酸化によって高電界を緩和しようとすると工程数が多いために製造コストが増大してしまう。また、特許文献１の発明は、ゲートに低電圧を印加しながらドレイン・ソース間に高電圧を印加することを可能とするためになされたものである。従って、より高いゲート電圧が印加される横型パワー半導体素子の通常の構造に対して最適な耐圧構造が開示されているわけではない。
【０００８】
また、特許文献２は、いわゆるリセスＬＯＣＯＳ膜についての発明を開示しているが、ＬＯＣＯＳ酸化膜端部の直下に電界集中が発生しやすいので、素子の耐圧は低い。
【０００９】
本発明は、上記課題を解決するものであり、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置およびその製造方法を提供することを目的とする。
提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたＬＯＣＯＳ酸化膜とを備えた半導体装置であって、前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有している。
【００１１】
本発明の第２の局面は、上記第１の局面において、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型二重拡散ＭＯＳトランジスタを備え、前記半導体導電層は前記横型二重拡散ＭＯＳトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型二重拡散ＭＯＳトランジスタのチャネル領域と隣接している側のエッジを含んでいる。
【００１２】
本発明の第３の局面は、上記第１の局面において、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいる。
【００１３】
本発明の第４の局面は、上記第１の局面から上記第３の局面までのいずれか１つにおいて、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を構造に用いた１つ以上の第１の半導体素子と、前記第１の半導体素子以外の１つ以上の第２の半導体素子とが、前記半導体基板にモノリシックに形成されている。
【００１４】
本発明の第５の局面は、上記第４の局面において、前記第１の半導体素子と前記第２の半導体素子とは、互いに耐圧が異なる。
【００１５】
本発明の第６の局面は、上記第１の局面から上記第５の局面までのいずれか１つにおいて、前記プロファイルを有するエッジを備えた素子分離膜を備えている。
【００１６】
本発明の第７の局面は、半導体導電層上にＬＯＣＯＳ酸化膜を形成する半導体装置の製造方法であって、表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、を経ることにより、前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも１つのエッジが、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有するように、前記ＬＯＣＯＳ酸化膜を形成する。
【００１７】
本発明の第８の局面は、上記第７の局面において、前記バッファ熱酸化膜を６０ｎｍ〜１００ｎｍの範囲の膜厚に形成し、前記シリコン窒化膜を１５０ｎｍ〜２００ｎｍの範囲の膜厚に形成する。
【００１８】
本発明の第９の局面は、上記第７の局面または上記第８の局面において、前記ＬＯＣＯＳ酸化膜を２５０ｎｍ〜４００ｎｍの範囲の膜厚に形成する。
【発明の効果】
【００１９】
上記第１の局面によれば、ＬＯＣＯＳ酸化膜の１５度以上３０度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層上に前記ＬＯＣＯＳ酸化膜を形成するだけで、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。
【００２０】
上記第２の局面によれば、ＬＯＣＯＳ酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗のＬＤＭＯＳを得ることができる。
【００２１】
上記第３の局面によれば、ＬＯＣＯＳ酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗の横型絶縁ゲートバイポーラトランジスタを得ることができる。
【００２２】
上記第４の局面によれば、パワー素子とその制御を行うロジック回路とを含むＩＣのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第１の半導体素子の耐圧およびオン抵抗を向上させることができる。
【００２３】
上記第５の局面によれば、第１の半導体素子の耐圧および抵抗を第２の半導体素子に対して選択的に向上させた、複数種類の素子および複数種類の耐圧素子を含む半導体装置を提供することができる。
【００２４】
上記第６の局面によれば、前記ＬＯＣＯＳ酸化膜と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。
【００２５】
上記第７の局面によれば、１５度以上３０度以下の角度で終端するエッジを有するＬＯＣＯＳ酸化膜を作製することができる。そして、ＬＯＣＯＳ酸化膜の１５度以上３０度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層に前記ＬＯＣＯＳ酸化膜を形成するだけで、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。
【００２６】
上記第８の局面によれば、バッファ熱酸化膜の膜厚とシリコン窒化膜の膜厚の膜厚とを前記範囲で変えることにより、エッジのプロファイルが１５度以上３０度以下の角度で終端するように調整することができる。
【００２７】
上記第９の局面によれば、ＬＯＣＯＳ酸化膜の膜厚を前記範囲で変えることにより、エッジのプロファイルが１５度以上３０度以下の角度で終端するように調整することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態を示すものであり、半導体装置の構成を示す断面図
【図２】ＬＯＣＯＳ酸化膜のオフ耐圧とオン抵抗との関係を示すグラフ
【図３】ＬＯＣＯＳ酸化膜のエッジ角度とオフ耐圧との関係を示すグラフ
【図４】ＬＯＣＯＳ酸化膜のエッジ角度と規格化オン抵抗との関係を示すグラフ
【図５】（ａ）および（ｂ）はＬＯＣＯＳ酸化膜の製法の相違によるエッジ角度の相違を説明する断面図
【図６】（ａ）ないし（ｃ）は、図１の半導体装置の第１の製造工程を示す断面図
【図７】（ａ）ないし（ｃ）は、図１の半導体装置の第２の製造工程を示す断面図
【図８】（ａ）ないし（ｃ）は、図１の半導体装置の第３の製造工程を示す断面図
【図９】本実施形態を示すものであり、変形例に係る半導体装置の構成を示す断面図
【図１０】従来技術を示すものであり、（ａ）および（ｂ）は電界分布を説明する断面図である。
【図１１】従来技術を示すものであり、（ａ）ないし（ｃ）は、２回の選択酸化を行う工程を示す断面図
【図１２】従来技術を示すものであり、リセスＬＯＣＯＳ酸化膜の構成を示す断面図
【発明を実施するための形態】
【００２９】
本発明の実施形態について図１ないし図９を用いて説明すれば以下の通りである。
【００３０】
（半導体装置の構成）
図１に、本実施形態に係る半導体装置１の断面構成を示す。
半導体装置１は、シリコン基板１１、ＢＯＸ層（Buried Oxide：埋め込み酸化膜）１２、Ｎ+埋め込み層１３、Ｎ-活性層１４、Ｐ型ボディ層１５、ＬＶＰＷ（Low Voltage P-Well：低電圧Ｐ型ウェル）１６、Ｎ+ソース領域１７、Ｐ+バックゲートコンタクト層１８、Ｎ型ドリフト層１９、ＬＶＮＷ（Low Voltage N-well：低電圧Ｎ型ウェル）２０、Ｎ+ドレイン領域２１、ＬＯＣＯＳ酸化膜２２、ゲート絶縁膜２３、ゲート電極２４、および、サイドウォール２５を備えている。図１の断面図はＬＤＭＯＳトランジスタの構成を示している。
【００３１】
シリコン基板１１上に、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４が順にこの順に配置されている。シリコン基板１１、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４により、半導体基板としてのＳＯＩ基板が構成されている。
【００３２】
Ｐ型ボディ層１５およびＮ型ドリフト層１９は、Ｎ-活性層１４中の、半導体基板の表層に形成されている。ＬＶＰＷ１６はＰ型ボディ層１５中に形成されており、ＬＶＮＷ２０はＮ型ドリフト層１９中に形成されている。Ｎ+ソース領域１７は、ＬＶＰＷ１６中に半導体基板表面から深さ方向に形成されている。Ｎ+ソース領域１７とＮ型ドリフト層１９との間の基板表面から深さ方向に、Ｐ型ボディ層１５の一部領域、あるいは、Ｐ型ボディ層１５とＬＶＰＷ１６との一部領域が挟まれており、当該一部領域の半導体基板表面近傍がチャネル領域となる。Ｐ+バックゲートコンタクト層１８は、ＬＶＰＷ１６中で、Ｎ+ソース領域１７に対してチャネル領域と反対側に位置するように、半導体基板表面から深さ方向に形成されている。Ｎ+ドレイン領域２１は、ＬＶＮＷ２０中に半導体基板表面から深さ方向に形成されている。
【００３３】
ＬＯＣＯＳ酸化膜２２は、Ｎ型ドリフト層１９上でゲート絶縁膜２３とＮ+ドレイン領域２１との間の半導体基板表面に形成されている。ゲート絶縁膜２３は、例えばシリコン酸化膜からなり、少なくとも、チャネル領域およびＮ型ドリフト層１９のＬＯＣＯＳ酸化膜２２に覆われていない領域上を覆うように形成されている。ゲート電極２４は、例えばポリシリコンからなり、ゲート絶縁膜２３と、ゲート絶縁膜２３に隣接する側のＬＯＣＯＳ酸化膜２２の一部を覆うように形成されている。サイドウォール２５はゲート電極２４の側面を覆うように形成されている。
【００３４】
ゲート電極２４は半導体装置１のゲート端子Ｇに接続されている。Ｎ+ソース領域１７およびＰ+バックゲートコンタクト層１８は、ソース電極およびソース配線を介して半導体装置１のソース端子Ｓに接続されている。Ｎ+ドレイン領域２１は、ドレイン電極およびドレイン配線を介して半導体装置１のドレイン端子Ｄに接続されている。
【００３５】
（ＬＯＣＯＳ酸化膜の形状）
上記ＬＯＣＯＳ酸化膜２２は、前記半導体基板の表面に対してラテラル方向に終端しているエッジを有している。当該エッジには、少なくとも、ＬＯＣＯＳ酸化膜２２がチャネル領域と隣接してゲート幅方向に延伸するエッジ２２ａと、ＬＯＣＯＳ酸化膜２２がＮ+ドレイン領域２１と隣接してドレイン幅方向に延伸するエッジ２２ｂとが含まれている。
【００３６】
エッジ２２ａは、上面と下面とに１５度以上３０度以下の範囲の角度θで挟まれて終端するプロファイルを有している。すなわち、ＬＯＣＯＳ酸化膜２２を、エッジ２２ａの延伸するゲート幅方向に対して垂直な面で切断した断面プロファイルが角度θで終端する形状をなしている。ここでは、エッジ２２ｂもエッジ２２ａと同じプロファイルを有しているが、エッジ２２ａとは異なるプロファイルを有していてよく、１５度以上３０度以下の範囲にない角度θを有していてよい。
【００３７】
図２に、角度θをパラメータとして、半導体装置１のオフ耐圧ＢＶｏｆｆ（横軸）と規格化オン抵抗ＲｏｎＡ（縦軸）との関係を示す。破線で示す直線Ｃはシミュレーション結果によるものであり、縦軸および横軸は、素子寸法の相違およびドリフト層のキャリア濃度等のプロセス条件の相違を吸収できるように任意単位で規格化してある。このように、角度θを変化させると、オフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとは、オフ耐圧ＢＶｏｆｆが増加すると規格化オン抵抗ＲｏｎＡが減少する方向に直線的に変化する。実際に、角度θ＝２０．０度、２２．５度、２５．０度、および、３１．０度のそれぞれについて半導体装置１を作製したところ、図に示すプロットが得られ、シミュレーション結果を検証することができた。グラフ中、右下に向うにつれ、性能が良くなる。但し、角度θ＝２０．０度、２２．５度、および、２５．０度の半導体装置１については、後述の製造工程に従ってＬＯＣＯＳ酸化膜２２を作製し、角度θ＝３１．０度の半導体装置については、θの値が大きいことからリセスＬＯＣＯＳ酸化法によりＬＯＣＯＳ酸化膜を作製した。
【００３８】
また、図３に、図２のプロットを、横軸を角度θ、縦軸をオフ耐圧ＢＶｏｆｆとしてプロットし直したものを示す。さらに、図４に、横軸を角度θ、縦軸を規格化オン抵抗ＲｏｎＡとしてプロットし直したものを示す。図２に示すようなオフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとのリニアな関係を考慮して、すなわち、一方が好適値であれば他方も好適値であることを考慮して、図３および図４から、好ましいオフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとを同時に満たす角度θの範囲θｐは、１５度以上３０度以下と求まる。
【００３９】
３０度を超える角度θの範囲θｌは、リセスＬＯＣＯＳ酸化膜やＳＴＩ（Shallow Trench Isolation：シャロー・トレンチ・アイソレーション）酸化膜を含む素子分離用ＬＯＣＯＳ酸化膜で一般に使用されている角度を包含するような、半導体基板面に対して急峻な角度の範囲である。図５（ａ）にゲートフィールドプレート効果をアシストする効果を持たせたＬＯＣＯＳ酸化膜２２が有する、範囲θｐ内の角度θを示し、図５（ｂ）に素子分離用ＬＯＣＯＳ酸化膜が有する、範囲θｌ内の角度θとの相違を示す。リセスＬＯＣＯＳ酸化膜やＳＴＩ酸化膜では、角度θが９０度に近い、非常に急峻なものとなる。ＬＯＣＯＳ酸化膜２２の角度θを範囲θｌの値に設定したとすると、図１のエッジ２２ａ付近のＮ型ドリフト層１９中の点Ｐにおいてインパクトイオン化が顕著になる。リセスＬＯＣＯＳ酸化膜やＳＴＩ酸化膜のような素子分離用ＬＯＣＯＳ酸化膜は、従来、ロジック回路を主体とする回路パターンのプロセスに用いられるものであるので、そのエッジ形状にはインパクトイオン化を抑制することが考慮されていない。
【００４０】
また、１５度未満の角度θの範囲θｓを採用したとすると、ＬＯＣＯＳ酸化膜２２のエッジ２２ａ・２２ｂからバーズビークが伸びやすい。従って、Ｎ-活性層１４の上方部分、とりわけチャネル領域がバーズビークによって覆われてしまい、半導体装置１がＬＤＭＯＳとして機能するのに支障が生じる。
【００４１】
なお、Ｎ型ドリフト層１９およびＬＯＣＯＳ酸化膜２２を構造に用いたＬＤＭＯＳトランジスタを第１の半導体素子とすると、１つ以上の第１の半導体素子と、第１の半導体素子以外の１つ以上の第２の半導体素子とが、半導体基板にモノリシックに形成されていてもよい。これにより、パワー素子とその制御を行うロジック回路とを含むＩＣのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第１の半導体素子の耐圧およびオン抵抗を向上させることができる。
【００４２】
また、第１の半導体素子と第２の半導体素子とは互いに耐圧が異なっていてもよい。これにより、第１の半導体素子の耐圧およびオン抵抗を第２の半導体素子に対して選択的に向上させた、複数種類の素子（複数種類の耐圧系を含む素子）を含む半導体装置を提供することができる。
【００４３】
また、半導体装置１は、ＬＯＣＯＳ酸化膜２２のエッジ２２ａと同じプロファイルを有するエッジを備えた素子分離膜を備えていてもよい。これにより、ＬＯＣＯＳ酸化膜２２と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。
【００４４】
（半導体装置の製造工程）
次に、半導体装置１の製造工程について説明する。
まず、図６（ａ）に示すように、シリコン基板１１、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４がこの順で配置されたＳＯＩ基板を用意する。ここでは半導体装置１のＮチャネル型ＬＤＭＯＳを製造する例を説明するので、例えば、Ｎ+埋め込み層１３を、砒素をドーパントとする１×１０19ｃｍ-2程度のキャリア濃度を有する層として形成し、Ｎ-活性層１４を、リンをドーパントとする１×１０15ｃｍ-2程度のキャリア濃度を有するとともに１２μｍ程度の膜厚を有する層として形成する。ＢＯＸ層１２の膜厚は例えば１．０μｍ程度である。
【００４５】
次に、図６（ｂ）に示すように、ＳＯＩ基板の表面を熱酸化法により酸化して、８０ｎｍ程度の膜厚を有するバッファ熱酸化膜３１を形成する。バッファ熱酸化膜３１の好ましい膜厚の範囲は６０ｎｍ〜１００ｎｍである。この範囲内で膜厚が小さい方には、ＬＯＣＯＳ酸化膜２２のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。また、この範囲内で膜厚が大きい方には、角度θを縮小させる効果がある。従来のようにリセスＬＯＣＯＳ酸化膜を形成する場合には、バッファ熱酸化膜の膜厚は３０ｎｍ程度である。
【００４６】
次いで、図６（ｃ）に示すように、バッファ熱酸化膜３１上にＣＶＤ法により、１７５ｎｍ程度の膜厚を有するシリコン窒化膜３２を形成する。シリコン窒化膜３２の好ましい膜厚の範囲は１５０ｎｍ〜２００ｎｍである。この範囲内で膜厚が小さい方には、角度θを縮小させる効果がある。また、この範囲内で膜厚が大きい方には、ＬＯＣＯＳ酸化膜２２のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。
【００４７】
上記のバッファ熱酸化膜３１とシリコン窒化膜３２との好ましい膜厚の範囲を組み合わせることにより、角度θを１５度以上３０度以下に容易に調整することができる。
【００４８】
次いで、図７（ａ）に示すように、シリコン窒化膜３２上にフォトレジスト３３をパターニングし、Ｎ-活性層１４の表面が露出するまでドライエッチングによってバッファ熱酸化膜３１とシリコン窒化膜３２とに窓開けを行い、窓３４を形成する。このとき、半導体装置１上に素子分離膜を形成する領域があれば、当該領域にも窓３４を形成する。ドライエッチングには、例えばＣＨＦ３／ＣＦ４などをエッチャントガスとするＲＩＥ（Reactive Ion Etching）を用いる。
【００４９】
次いで、図７（ｂ）に示すように、フォトレジスト３３を除去した後、シリコン窒化膜３２をマスクとし、窓３４を通してＮ-活性層１４の表面を水素／酸素雰囲気で１１００℃程度の温度で５０分間程度熱酸化する。ここで、熱酸化の前に、Ｎ-活性層１４の表面をリセスエッチングしない。従来は６０ｎｍ程度のリセスエッチングを行っていた。熱酸化により、窓３４から露出したＮ-活性層１４の表面のみが選択的に酸化され、ＬＯＣＯＳ酸化膜２２が形成される。ＬＯＣＯＳ酸化膜２２の膜厚によっても角度θを調整することができ、好ましい当該膜厚の範囲は２５０ｎｍ〜４００ｎｍである。
【００５０】
次いで、図７（ｃ）に示すように、シリコン窒化膜３２およびバッファ熱酸化膜３１を除去してＳＯＩ基板の表面を露出させる。シリコン窒化膜３２の除去には熱リン酸によるウェットエッチングを行い、バッファ熱酸化膜３１の除去にはバッファードフッ酸等を用いることができる。これにより、ＬＯＣＯＳ酸化膜２２が完成し、この時点でエッジ２２ａ・２２ｂの角度θが１５度以上３０度以下の範囲内に形成される。
【００５１】
その後、図８（ａ）に示すように、ＳＯＩ基板の表面を酸化して犠牲酸化膜３５を形成し、犠牲酸化膜３５を通してイオン注入を行い、Ｐ型ボディ層１５とＬＶＰＷ１６とを順次に形成し、また、Ｎ型ドリフト層１９およびＬＶＮＷ２０を形成する。各注入領域はリソグラフィ工程により個別にパターニングされる。
【００５２】
そして、図８（ｂ）に示すように、犠牲酸化膜３５を除去した後に、ゲート酸化を実施してゲート絶縁膜２３を形成する。また、ゲート絶縁膜２３の形成後に、ポリシリコン、ＷＳｉを成膜してリソグラフィ工程およびエッチング工程によりゲート電極２４を形成する。
【００５３】
次いで、図８（ｃ）に示すように、サイドウォール２５を形成した後にＬＤＤ（Lightly Doped Drain）注入（図示せず）を行い、Ｎ+ソース領域１７、Ｐ+バックゲートコンタクト層１８、および、Ｎ+ドレイン領域２１をイオン注入により形成する。この後に、図示しないが、ソース電極およびドレイン電極と層間絶縁膜とを形成し、さらに種々のコンタクトおよびメタル配線を形成することにより、図１の半導体装置１が完成する。
【００５４】
このように、本実施形態によれば、ＬＯＣＯＳ酸化膜２２の１５度以上３０度以下の角度で終端するエッジの付近のＮ型ドリフト層１９内ではインパクトイオン化が抑制される。従って、Ｎ型ドリフト層１９上にＬＯＣＯＳ酸化膜２２を形成するだけで、ＬＯＣＯＳ酸化膜２２端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくＬＯＣＯＳ酸化膜２２の直下のＮ型ドリフト層１９の良好な耐圧および抵抗を得ることができる。このプロセスは微細ＣＭＯＳのプロセスと同等である。
【００５５】
（半導体装置の変形例の構成）
図９に本実施形態の変形例に係る半導体装置４１の断面構成を示す。
半導体装置４１は、図１の半導体装置１において、Ｎ+ソース領域１７をＮ+エミッタ領域５１に、Ｎ+ドレイン領域２１をＰ+コレクタ領域５２に、それぞれ置き換えた構成である。図９の断面構成は、横型ＩＧＢＴを構成している。これによっても、半導体装置１と同様に、ＬＯＣＯＳ酸化膜２２の直下のＮ型ドリフト層１９の良好な耐圧および抵抗を得ることができる。
また、本発明は、Ｐチャネル型素子にも適用できるし、ＬＤＭＯＳ、横型ＩＧＢＴに限らず、耐圧および低抵抗を得たい任意の箇所にも適用可能である。
【産業上の利用可能性】
【００５６】
本発明は、車載用や電力用のＩＣ等に適用可能である。
【符号の説明】
【００５７】
１、４１ 半導体装置
１９ Ｎ型ドリフト層（半導体導電層）
２２ ＬＯＣＯＳ酸化膜
２２ａ、２２ｂ エッジ
θ 角度
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ（Local Oxidation of Silicon：局所酸化膜）酸化膜を有する半導体装置に係り、特に高電界を緩和する構造に関する。
【背景技術】
【０００２】
車載電子システムの構築に不可欠な制御用統合ＩＣを実現するＣＭＯＳトランジスタ、バイポーラトランジスタ、パワーＭＯＳトランジスタ等からなる半導体複合デバイスにおいて、そのパワー素子として用いられるＤＭＯＳ（Double Diffused MOS：二重拡散ＭＯＳ）トランジスタ、ＬＤＭＯＳ（Lateral Diffused MOS：横型二重拡散ＭＯＳ）トランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）には、高耐圧を確保しつつ低オン抵抗を有することが求められる。素子分離に用いられるＬＯＣＯＳ酸化膜は、ＬＤＭＯＳトランジスタや横型ＩＧＢＴ等の横型パワー半導体素子においてゲートフィールドプレート効果をアシストする目的に用いられている。この目的を有するＬＯＣＯＳ酸化膜は、上記横型パワー半導体素子のドリフト層上に設けられ、ゲート・ドレイン間やゲート・コレクタ間の電界を緩和する。これにより、素子が高耐圧化される効果が得られる。
【０００３】
特許文献１では、図１０（ａ）・（ｂ）に示すように、ＭＯＳトランジスタのドレイン近傍の電界分布について論じられている。図１０（ａ）・（ｂ）の両構造とも、ドレイン近傍のゲート酸化膜は、ＬＯＣＯＳ酸化膜によって１μｍ程度に厚く形成されている。図１０（ａ）の構造では、上記ＬＯＣＯＳ酸化膜以外の部分のゲート酸化膜は２０ｎｍ程度に薄く形成されており、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近で電界強度が最大値をとる。図１０（ｂ）の構造では、上記ＬＯＣＯＳ酸化膜以外の部分のゲート酸化膜は２００ｎｍ程度に厚く形成されており、ＬＯＣＯＳ酸化膜のチャネル側端部直下でやはり電界強度が最大値をとるが、図１０（ａ）の構造における最大値よりも小さい。電界が大きい箇所ではインパクトイオンが発生しやすいが、図１０（ｂ）の構造のようにゲート酸化膜を２００ｎｍ程度に厚く形成すると、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近の電界が緩和されるので、インパクトイオン化がある程度抑制される。従って、インパクトイオン化を抑制しやすい図１０（ｂ）の構造は、図１０（ａ）の構造よりも、素子の高耐圧化に有利となる。
【０００４】
しかし、特許文献１は、上述の電界分布に基づき、ＬＯＣＯＳ酸化膜のチャネル側端部の直下付近で発生する電界の集中をさらに緩和するため、互いに形状の異なる低耐圧領域用のＬＯＣＯＳ酸化膜と高耐圧領域用のＬＯＣＯＳ酸化膜とを、２回の選択酸化により形成することを開示している。図１１（ａ）に示すようにソース領域およびドレイン領域の注入を終えた後に、図１１（ｂ）に示すように１回目の選択酸化により低耐圧領域用のゲート絶縁膜２ｃが形成される。ゲート絶縁膜２ｃ上に窒化シリコン膜８を形成して窓開けを行い、図１１（ｃ）に示すように窓を通して２回目の選択酸化により高耐圧用のゲート絶縁膜２ｂが形成される。ゲート絶縁膜２ｂは、ゲート絶縁膜２ｃの厚みとチャネル領域中央部のゲート絶縁膜の厚みとの中間の厚みを有する。
【０００５】
また、特許文献２には、図１２に示すように、シリコン基板１０１中に凹部を形成してＬＯＣＯＳ酸化膜１０５で埋め込むことにより、平坦な基板表面を得る技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３２３０１８４号公報
【特許文献２】特開平８−２１３４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲートフィールドプレート効果をアシストする目的を持つＬＯＣＯＳ酸化膜の形成によって高電界を緩和することができれば、その分だけパワー素子のドリフト層の抵抗を下げることによって、ある程度はオン抵抗を低減し得る。しかしながら、特許文献１に記載されたように２回の選択酸化によって高電界を緩和しようとすると工程数が多いために製造コストが増大してしまう。また、特許文献１の発明は、ゲートに低電圧を印加しながらドレイン・ソース間に高電圧を印加することを可能とするためになされたものである。従って、より高いゲート電圧が印加される横型パワー半導体素子の通常の構造に対して最適な耐圧構造が開示されているわけではない。
【０００８】
また、特許文献２は、いわゆるリセスＬＯＣＯＳ膜についての発明を開示しているが、ＬＯＣＯＳ酸化膜端部の直下に電界集中が発生しやすいので、素子の耐圧は低い。
【０００９】
本発明は、上記課題を解決するものであり、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置およびその製造方法を提供することを目的とする。
提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたＬＯＣＯＳ酸化膜とを備えた半導体装置であって、前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有している。
【００１１】
本発明の第２の局面は、上記第１の局面において、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型二重拡散ＭＯＳトランジスタを備え、前記半導体導電層は前記横型二重拡散ＭＯＳトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型二重拡散ＭＯＳトランジスタのチャネル領域と隣接している側のエッジを含んでいる。
【００１２】
本発明の第３の局面は、上記第１の局面において、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいる。
【００１３】
本発明の第４の局面は、上記第１の局面から上記第３の局面までのいずれか１つにおいて、前記半導体導電層および前記ＬＯＣＯＳ酸化膜を構造に用いた１つ以上の第１の半導体素子と、前記第１の半導体素子以外の１つ以上の第２の半導体素子とが、前記半導体基板にモノリシックに形成されている。
【００１４】
本発明の第５の局面は、上記第４の局面において、前記第１の半導体素子と前記第２の半導体素子とは、互いに耐圧が異なる。
【００１５】
本発明の第６の局面は、上記第１の局面から上記第５の局面までのいずれか１つにおいて、前記プロファイルを有するエッジを備えた素子分離膜を備えている。
【００１６】
本発明の第７の局面は、半導体導電層上にＬＯＣＯＳ酸化膜を形成する半導体装置の製造方法であって、表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、を経ることにより、前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも１つのエッジが、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有するように、前記ＬＯＣＯＳ酸化膜を形成する。
【００１７】
本発明の第８の局面は、上記第７の局面において、前記バッファ熱酸化膜を６０ｎｍ〜１００ｎｍの範囲の膜厚に形成し、前記シリコン窒化膜を１５０ｎｍ〜２００ｎｍの範囲の膜厚に形成する。
【００１８】
本発明の第９の局面は、上記第７の局面または上記第８の局面において、前記ＬＯＣＯＳ酸化膜を２５０ｎｍ〜４００ｎｍの範囲の膜厚に形成する。
【発明の効果】
【００１９】
上記第１の局面によれば、ＬＯＣＯＳ酸化膜の１５度以上３０度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層上に前記ＬＯＣＯＳ酸化膜を形成するだけで、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。
【００２０】
上記第２の局面によれば、ＬＯＣＯＳ酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗のＬＤＭＯＳを得ることができる。
【００２１】
上記第３の局面によれば、ＬＯＣＯＳ酸化膜端部の直下のドリフト層内で電界集中が緩和され、高耐圧および低オン抵抗の横型絶縁ゲートバイポーラトランジスタを得ることができる。
【００２２】
上記第４の局面によれば、パワー素子とその制御を行うロジック回路とを含むＩＣのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第１の半導体素子の耐圧およびオン抵抗を向上させることができる。
【００２３】
上記第５の局面によれば、第１の半導体素子の耐圧および抵抗を第２の半導体素子に対して選択的に向上させた、複数種類の素子および複数種類の耐圧素子を含む半導体装置を提供することができる。
【００２４】
上記第６の局面によれば、前記ＬＯＣＯＳ酸化膜と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。
【００２５】
上記第７の局面によれば、１５度以上３０度以下の角度で終端するエッジを有するＬＯＣＯＳ酸化膜を作製することができる。そして、ＬＯＣＯＳ酸化膜の１５度以上３０度以下の角度で終端するエッジの付近の半導体導電層内ではインパクトイオン化が抑制される。従って、半導体導電層に前記ＬＯＣＯＳ酸化膜を形成するだけで、ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を得ることができる。
【００２６】
上記第８の局面によれば、バッファ熱酸化膜の膜厚とシリコン窒化膜の膜厚の膜厚とを前記範囲で変えることにより、エッジのプロファイルが１５度以上３０度以下の角度で終端するように調整することができる。
【００２７】
上記第９の局面によれば、ＬＯＣＯＳ酸化膜の膜厚を前記範囲で変えることにより、エッジのプロファイルが１５度以上３０度以下の角度で終端するように調整することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態を示すものであり、半導体装置の構成を示す断面図
【図２】ＬＯＣＯＳ酸化膜のオフ耐圧とオン抵抗との関係を示すグラフ
【図３】ＬＯＣＯＳ酸化膜のエッジ角度とオフ耐圧との関係を示すグラフ
【図４】ＬＯＣＯＳ酸化膜のエッジ角度と規格化オン抵抗との関係を示すグラフ
【図５】（ａ）および（ｂ）はＬＯＣＯＳ酸化膜の製法の相違によるエッジ角度の相違を説明する断面図
【図６】（ａ）ないし（ｃ）は、図１の半導体装置の第１の製造工程を示す断面図
【図７】（ａ）ないし（ｃ）は、図１の半導体装置の第２の製造工程を示す断面図
【図８】（ａ）ないし（ｃ）は、図１の半導体装置の第３の製造工程を示す断面図
【図９】本実施形態を示すものであり、変形例に係る半導体装置の構成を示す断面図
【図１０】従来技術を示すものであり、（ａ）および（ｂ）は電界分布を説明する断面図である。
【図１１】従来技術を示すものであり、（ａ）ないし（ｃ）は、２回の選択酸化を行う工程を示す断面図
【図１２】従来技術を示すものであり、リセスＬＯＣＯＳ酸化膜の構成を示す断面図
【発明を実施するための形態】
【００２９】
本発明の実施形態について図１ないし図９を用いて説明すれば以下の通りである。
【００３０】
（半導体装置の構成）
図１に、本実施形態に係る半導体装置１の断面構成を示す。
半導体装置１は、シリコン基板１１、ＢＯＸ層（Buried Oxide：埋め込み酸化膜）１２、Ｎ+埋め込み層１３、Ｎ-活性層１４、Ｐ型ボディ層１５、ＬＶＰＷ（Low Voltage P-Well：低電圧Ｐ型ウェル）１６、Ｎ+ソース領域１７、Ｐ+バックゲートコンタクト層１８、Ｎ型ドリフト層１９、ＬＶＮＷ（Low Voltage N-well：低電圧Ｎ型ウェル）２０、Ｎ+ドレイン領域２１、ＬＯＣＯＳ酸化膜２２、ゲート絶縁膜２３、ゲート電極２４、および、サイドウォール２５を備えている。図１の断面図はＬＤＭＯＳトランジスタの構成を示している。
【００３１】
シリコン基板１１上に、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４が順にこの順に配置されている。シリコン基板１１、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４により、半導体基板としてのＳＯＩ基板が構成されている。
【００３２】
Ｐ型ボディ層１５およびＮ型ドリフト層１９は、Ｎ-活性層１４中の、半導体基板の表層に形成されている。ＬＶＰＷ１６はＰ型ボディ層１５中に形成されており、ＬＶＮＷ２０はＮ型ドリフト層１９中に形成されている。Ｎ+ソース領域１７は、ＬＶＰＷ１６中に半導体基板表面から深さ方向に形成されている。Ｎ+ソース領域１７とＮ型ドリフト層１９との間の基板表面から深さ方向に、Ｐ型ボディ層１５の一部領域、あるいは、Ｐ型ボディ層１５とＬＶＰＷ１６との一部領域が挟まれており、当該一部領域の半導体基板表面近傍がチャネル領域となる。Ｐ+バックゲートコンタクト層１８は、ＬＶＰＷ１６中で、Ｎ+ソース領域１７に対してチャネル領域と反対側に位置するように、半導体基板表面から深さ方向に形成されている。Ｎ+ドレイン領域２１は、ＬＶＮＷ２０中に半導体基板表面から深さ方向に形成されている。
【００３３】
ＬＯＣＯＳ酸化膜２２は、Ｎ型ドリフト層１９上でゲート絶縁膜２３とＮ+ドレイン領域２１との間の半導体基板表面に形成されている。ゲート絶縁膜２３は、例えばシリコン酸化膜からなり、少なくとも、チャネル領域およびＮ型ドリフト層１９のＬＯＣＯＳ酸化膜２２に覆われていない領域上を覆うように形成されている。ゲート電極２４は、例えばポリシリコンからなり、ゲート絶縁膜２３と、ゲート絶縁膜２３に隣接する側のＬＯＣＯＳ酸化膜２２の一部を覆うように形成されている。サイドウォール２５はゲート電極２４の側面を覆うように形成されている。
【００３４】
ゲート電極２４は半導体装置１のゲート端子Ｇに接続されている。Ｎ+ソース領域１７およびＰ+バックゲートコンタクト層１８は、ソース電極およびソース配線を介して半導体装置１のソース端子Ｓに接続されている。Ｎ+ドレイン領域２１は、ドレイン電極およびドレイン配線を介して半導体装置１のドレイン端子Ｄに接続されている。
【００３５】
（ＬＯＣＯＳ酸化膜の形状）
上記ＬＯＣＯＳ酸化膜２２は、前記半導体基板の表面に対してラテラル方向に終端しているエッジを有している。当該エッジには、少なくとも、ＬＯＣＯＳ酸化膜２２がチャネル領域と隣接してゲート幅方向に延伸するエッジ２２ａと、ＬＯＣＯＳ酸化膜２２がＮ+ドレイン領域２１と隣接してドレイン幅方向に延伸するエッジ２２ｂとが含まれている。
【００３６】
エッジ２２ａは、上面と下面とに１５度以上３０度以下の範囲の角度θで挟まれて終端するプロファイルを有している。すなわち、ＬＯＣＯＳ酸化膜２２を、エッジ２２ａの延伸するゲート幅方向に対して垂直な面で切断した断面プロファイルが角度θで終端する形状をなしている。ここでは、エッジ２２ｂもエッジ２２ａと同じプロファイルを有しているが、エッジ２２ａとは異なるプロファイルを有していてよく、１５度以上３０度以下の範囲にない角度θを有していてよい。
【００３７】
図２に、角度θをパラメータとして、半導体装置１のオフ耐圧ＢＶｏｆｆ（横軸）と規格化オン抵抗ＲｏｎＡ（縦軸）との関係を示す。破線で示す直線Ｃはシミュレーション結果によるものであり、縦軸および横軸は、素子寸法の相違およびドリフト層のキャリア濃度等のプロセス条件の相違を吸収できるように任意単位で規格化してある。このように、角度θを変化させると、オフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとは、オフ耐圧ＢＶｏｆｆが増加すると規格化オン抵抗ＲｏｎＡが減少する方向に直線的に変化する。実際に、角度θ＝２０．０度、２２．５度、２５．０度、および、３１．０度のそれぞれについて半導体装置１を作製したところ、図に示すプロットが得られ、シミュレーション結果を検証することができた。グラフ中、右下に向うにつれ、性能が良くなる。但し、角度θ＝２０．０度、２２．５度、および、２５．０度の半導体装置１については、後述の製造工程に従ってＬＯＣＯＳ酸化膜２２を作製し、角度θ＝３１．０度の半導体装置については、θの値が大きいことからリセスＬＯＣＯＳ酸化法によりＬＯＣＯＳ酸化膜を作製した。
【００３８】
また、図３に、図２のプロットを、横軸を角度θ、縦軸をオフ耐圧ＢＶｏｆｆとしてプロットし直したものを示す。さらに、図４に、横軸を角度θ、縦軸を規格化オン抵抗ＲｏｎＡとしてプロットし直したものを示す。図２に示すようなオフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとのリニアな関係を考慮して、すなわち、一方が好適値であれば他方も好適値であることを考慮して、図３および図４から、好ましいオフ耐圧ＢＶｏｆｆと規格化オン抵抗ＲｏｎＡとを同時に満たす角度θの範囲θｐは、１５度以上３０度以下と求まる。
【００３９】
３０度を超える角度θの範囲θｌは、リセスＬＯＣＯＳ酸化膜やＳＴＩ（Shallow Trench Isolation：シャロー・トレンチ・アイソレーション）酸化膜を含む素子分離用ＬＯＣＯＳ酸化膜で一般に使用されている角度を包含するような、半導体基板面に対して急峻な角度の範囲である。図５（ａ）にゲートフィールドプレート効果をアシストする効果を持たせたＬＯＣＯＳ酸化膜２２が有する、範囲θｐ内の角度θを示し、図５（ｂ）に素子分離用ＬＯＣＯＳ酸化膜が有する、範囲θｌ内の角度θとの相違を示す。リセスＬＯＣＯＳ酸化膜やＳＴＩ酸化膜では、角度θが９０度に近い、非常に急峻なものとなる。ＬＯＣＯＳ酸化膜２２の角度θを範囲θｌの値に設定したとすると、図１のエッジ２２ａ付近のＮ型ドリフト層１９中の点Ｐにおいてインパクトイオン化が顕著になる。リセスＬＯＣＯＳ酸化膜やＳＴＩ酸化膜のような素子分離用ＬＯＣＯＳ酸化膜は、従来、ロジック回路を主体とする回路パターンのプロセスに用いられるものであるので、そのエッジ形状にはインパクトイオン化を抑制することが考慮されていない。
【００４０】
また、１５度未満の角度θの範囲θｓを採用したとすると、ＬＯＣＯＳ酸化膜２２のエッジ２２ａ・２２ｂからバーズビークが伸びやすい。従って、Ｎ-活性層１４の上方部分、とりわけチャネル領域がバーズビークによって覆われてしまい、半導体装置１がＬＤＭＯＳとして機能するのに支障が生じる。
【００４１】
なお、Ｎ型ドリフト層１９およびＬＯＣＯＳ酸化膜２２を構造に用いたＬＤＭＯＳトランジスタを第１の半導体素子とすると、１つ以上の第１の半導体素子と、第１の半導体素子以外の１つ以上の第２の半導体素子とが、半導体基板にモノリシックに形成されていてもよい。これにより、パワー素子とその制御を行うロジック回路とを含むＩＣのように、複数種類の素子を含む半導体装置において、複数種類の素子を同時に作り込みながら第１の半導体素子の耐圧およびオン抵抗を向上させることができる。
【００４２】
また、第１の半導体素子と第２の半導体素子とは互いに耐圧が異なっていてもよい。これにより、第１の半導体素子の耐圧およびオン抵抗を第２の半導体素子に対して選択的に向上させた、複数種類の素子（複数種類の耐圧系を含む素子）を含む半導体装置を提供することができる。
【００４３】
また、半導体装置１は、ＬＯＣＯＳ酸化膜２２のエッジ２２ａと同じプロファイルを有するエッジを備えた素子分離膜を備えていてもよい。これにより、ＬＯＣＯＳ酸化膜２２と同じプロセスによって素子分離膜を形成することができ、プロセスの効率が向上する。
【００４４】
（半導体装置の製造工程）
次に、半導体装置１の製造工程について説明する。
まず、図６（ａ）に示すように、シリコン基板１１、ＢＯＸ層１２、Ｎ+埋め込み層１３、および、Ｎ-活性層１４がこの順で配置されたＳＯＩ基板を用意する。ここでは半導体装置１のＮチャネル型ＬＤＭＯＳを製造する例を説明するので、例えば、Ｎ+埋め込み層１３を、砒素をドーパントとする１×１０19ｃｍ-2程度のキャリア濃度を有する層として形成し、Ｎ-活性層１４を、リンをドーパントとする１×１０15ｃｍ-2程度のキャリア濃度を有するとともに１２μｍ程度の膜厚を有する層として形成する。ＢＯＸ層１２の膜厚は例えば１．０μｍ程度である。
【００４５】
次に、図６（ｂ）に示すように、ＳＯＩ基板の表面を熱酸化法により酸化して、８０ｎｍ程度の膜厚を有するバッファ熱酸化膜３１を形成する。バッファ熱酸化膜３１の好ましい膜厚の範囲は６０ｎｍ〜１００ｎｍである。この範囲内で膜厚が小さい方には、ＬＯＣＯＳ酸化膜２２のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。また、この範囲内で膜厚が大きい方には、角度θを縮小させる効果がある。従来のようにリセスＬＯＣＯＳ酸化膜を形成する場合には、バッファ熱酸化膜の膜厚は３０ｎｍ程度である。
【００４６】
次いで、図６（ｃ）に示すように、バッファ熱酸化膜３１上にＣＶＤ法により、１７５ｎｍ程度の膜厚を有するシリコン窒化膜３２を形成する。シリコン窒化膜３２の好ましい膜厚の範囲は１５０ｎｍ〜２００ｎｍである。この範囲内で膜厚が小さい方には、角度θを縮小させる効果がある。また、この範囲内で膜厚が大きい方には、ＬＯＣＯＳ酸化膜２２のバーズビーク発生の抑止力を高める効果がある。すなわち、角度θを拡大する効果がある。
【００４７】
上記のバッファ熱酸化膜３１とシリコン窒化膜３２との好ましい膜厚の範囲を組み合わせることにより、角度θを１５度以上３０度以下に容易に調整することができる。
【００４８】
次いで、図７（ａ）に示すように、シリコン窒化膜３２上にフォトレジスト３３をパターニングし、Ｎ-活性層１４の表面が露出するまでドライエッチングによってバッファ熱酸化膜３１とシリコン窒化膜３２とに窓開けを行い、窓３４を形成する。このとき、半導体装置１上に素子分離膜を形成する領域があれば、当該領域にも窓３４を形成する。ドライエッチングには、例えばＣＨＦ３／ＣＦ４などをエッチャントガスとするＲＩＥ（Reactive Ion Etching）を用いる。
【００４９】
次いで、図７（ｂ）に示すように、フォトレジスト３３を除去した後、シリコン窒化膜３２をマスクとし、窓３４を通してＮ-活性層１４の表面を水素／酸素雰囲気で１１００℃程度の温度で５０分間程度熱酸化する。ここで、熱酸化の前に、Ｎ-活性層１４の表面をリセスエッチングしない。従来は６０ｎｍ程度のリセスエッチングを行っていた。熱酸化により、窓３４から露出したＮ-活性層１４の表面のみが選択的に酸化され、ＬＯＣＯＳ酸化膜２２が形成される。ＬＯＣＯＳ酸化膜２２の膜厚によっても角度θを調整することができ、好ましい当該膜厚の範囲は２５０ｎｍ〜４００ｎｍである。
【００５０】
次いで、図７（ｃ）に示すように、シリコン窒化膜３２およびバッファ熱酸化膜３１を除去してＳＯＩ基板の表面を露出させる。シリコン窒化膜３２の除去には熱リン酸によるウェットエッチングを行い、バッファ熱酸化膜３１の除去にはバッファードフッ酸等を用いることができる。これにより、ＬＯＣＯＳ酸化膜２２が完成し、この時点でエッジ２２ａ・２２ｂの角度θが１５度以上３０度以下の範囲内に形成される。
【００５１】
その後、図８（ａ）に示すように、ＳＯＩ基板の表面を酸化して犠牲酸化膜３５を形成し、犠牲酸化膜３５を通してイオン注入を行い、Ｐ型ボディ層１５とＬＶＰＷ１６とを順次に形成し、また、Ｎ型ドリフト層１９およびＬＶＮＷ２０を形成する。各注入領域はリソグラフィ工程により個別にパターニングされる。
【００５２】
そして、図８（ｂ）に示すように、犠牲酸化膜３５を除去した後に、ゲート酸化を実施してゲート絶縁膜２３を形成する。また、ゲート絶縁膜２３の形成後に、ポリシリコン、ＷＳｉを成膜してリソグラフィ工程およびエッチング工程によりゲート電極２４を形成する。
【００５３】
次いで、図８（ｃ）に示すように、サイドウォール２５を形成した後にＬＤＤ（Lightly Doped Drain）注入（図示せず）を行い、Ｎ+ソース領域１７、Ｐ+バックゲートコンタクト層１８、および、Ｎ+ドレイン領域２１をイオン注入により形成する。この後に、図示しないが、ソース電極およびドレイン電極と層間絶縁膜とを形成し、さらに種々のコンタクトおよびメタル配線を形成することにより、図１の半導体装置１が完成する。
【００５４】
このように、本実施形態によれば、ＬＯＣＯＳ酸化膜２２の１５度以上３０度以下の角度で終端するエッジの付近のＮ型ドリフト層１９内ではインパクトイオン化が抑制される。従って、Ｎ型ドリフト層１９上にＬＯＣＯＳ酸化膜２２を形成するだけで、ＬＯＣＯＳ酸化膜２２端部の直下の電界集中が容易に緩和され、コスト増加を伴うことなくＬＯＣＯＳ酸化膜２２の直下のＮ型ドリフト層１９の良好な耐圧および抵抗を得ることができる。このプロセスは微細ＣＭＯＳのプロセスと同等である。
【００５５】
（半導体装置の変形例の構成）
図９に本実施形態の変形例に係る半導体装置４１の断面構成を示す。
半導体装置４１は、図１の半導体装置１において、Ｎ+ソース領域１７をＮ+エミッタ領域５１に、Ｎ+ドレイン領域２１をＰ+コレクタ領域５２に、それぞれ置き換えた構成である。図９の断面構成は、横型ＩＧＢＴを構成している。これによっても、半導体装置１と同様に、ＬＯＣＯＳ酸化膜２２の直下のＮ型ドリフト層１９の良好な耐圧および抵抗を得ることができる。
また、本発明は、Ｐチャネル型素子にも適用できるし、ＬＤＭＯＳ、横型ＩＧＢＴに限らず、耐圧および低抵抗を得たい任意の箇所にも適用可能である。
【産業上の利用可能性】
【００５６】
本発明は、車載用や電力用のＩＣ等に適用可能である。
【符号の説明】
【００５７】
１、４１ 半導体装置
１９ Ｎ型ドリフト層（半導体導電層）
２２ ＬＯＣＯＳ酸化膜
２２ａ、２２ｂ エッジ
θ 角度
【特許請求の範囲】
【請求項１】
表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたＬＯＣＯＳ酸化膜とを備えた半導体装置であって、
前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有していることを特徴とする半導体装置。
【請求項２】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型二重拡散ＭＯＳトランジスタを備え、
前記半導体導電層は前記横型二重拡散ＭＯＳトランジスタのドリフト層であり、
前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型二重拡散ＭＯＳトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、
前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、
前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を構造に用いた１つ以上の第１の半導体素子と、前記第１の半導体素子以外の１つ以上の第２の半導体素子とが、前記半導体基板にモノリシックに形成されていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体素子と前記第２の半導体素子とは、互いに耐圧が異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記プロファイルを有するエッジを備えた素子分離膜を備えていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
【請求項７】
半導体導電層上にＬＯＣＯＳ酸化膜を形成する半導体装置の製造方法であって、
表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、
前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、
形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、
前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、
前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、
を経ることにより、
前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも１つのエッジが、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有するように、前記ＬＯＣＯＳ酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記バッファ熱酸化膜を６０ｎｍ〜１００ｎｍの範囲の膜厚に形成し、前記シリコン窒化膜を１５０ｎｍ〜２００ｎｍの範囲の膜厚に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ＬＯＣＯＳ酸化膜を２５０ｎｍ〜４００ｎｍの範囲の膜厚に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１】
表層に半導体導電層を備える半導体基板と、前記半導体導電層上に形成されたＬＯＣＯＳ酸化膜とを備えた半導体装置であって、
前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端しているエッジの少なくとも一部が、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有していることを特徴とする半導体装置。
【請求項２】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型二重拡散ＭＯＳトランジスタを備え、
前記半導体導電層は前記横型二重拡散ＭＯＳトランジスタのドリフト層であり、
前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型二重拡散ＭＯＳトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を一部に有する横型絶縁ゲートバイポーラトランジスタであり、
前記半導体導電層は前記横型絶縁ゲートバイポーラトランジスタのドリフト層であり、
前記エッジの少なくとも一部は、前記ＬＯＣＯＳ酸化膜の、前記横型絶縁ゲートバイポーラトランジスタのチャネル領域と隣接している側のエッジを含んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体導電層および前記ＬＯＣＯＳ酸化膜を構造に用いた１つ以上の第１の半導体素子と、前記第１の半導体素子以外の１つ以上の第２の半導体素子とが、前記半導体基板にモノリシックに形成されていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体素子と前記第２の半導体素子とは、互いに耐圧が異なることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記プロファイルを有するエッジを備えた素子分離膜を備えていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
【請求項７】
半導体導電層上にＬＯＣＯＳ酸化膜を形成する半導体装置の製造方法であって、
表層に前記半導体導電層を有する半導体基板の前記半導体導電層上にバッファ熱酸化膜を形成する工程と、
前記バッファ熱酸化膜上にシリコン窒化膜を形成する工程と、
形成された前記シリコン窒化膜と前記バッファ熱酸化膜とを貫通して前記半導体導電層の表面を露出させる窓開けを行う工程と、
前記窓開けにより形成された窓を通して前記半導体導電層をエッチングすることなく選択熱酸化する工程と、
前記半導体導電層の選択熱酸化後に前記シリコン窒化膜および前記バッファ熱酸化膜を除去する工程と、
を経ることにより、
前記ＬＯＣＯＳ酸化膜の前記半導体基板の表面に対してラテラル方向に終端する少なくとも１つのエッジが、上面と下面とに１５度以上３０度以下の角度で挟まれて終端するプロファイルを有するように、前記ＬＯＣＯＳ酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記バッファ熱酸化膜を６０ｎｍ〜１００ｎｍの範囲の膜厚に形成し、前記シリコン窒化膜を１５０ｎｍ〜２００ｎｍの範囲の膜厚に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ＬＯＣＯＳ酸化膜を２５０ｎｍ〜４００ｎｍの範囲の膜厚に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１１５１４４（Ｐ２０１３−１１５１４４Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５８１００（Ｐ２０１１−２５８１００）
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２５日（２０１１．１１．２５）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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