半導体装置およびその製造方法
【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ−−層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ−−層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高耐圧の半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）内に形成される素子の一つに、入出力（インプット／アウトプット：Ｉ／Ｏ）に用いられる高耐圧な電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）がある。
【０００３】
特許文献１（特開平６−３１８６９８号公報）には、チャネル領域の表面の両端部分にＮ−ソース／ドレイン領域の下方にまで延びる高濃度のＰ層を形成し、さらにＮ＋ソース／ドレイン領域とＮ−ソース／ドレイン領域との境界領域の一部に高濃度のＰ層を形成することで、素子の遅延時間の増加と基板バイアス電圧によるしきい値電圧の上昇を低減するとともに、基板パンチスルー現象を防止することが記載されている。
【０００４】
特許文献２（特開２００２−１３４７４３号公報）には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタにおいて、入出力パッドからサージが入力された場合に、高濃度ドレイン領域から基板領域に形成されるｐｎ接合部の濃度変化が急峻なことを利用してサージを逃すことが記載されている。
【０００５】
特許文献３（特開２００７−１０３８３７号公報）には、左右非対称のソース・ドレイン領域を有する電界効果トランジスタ（以下単にＭＯＳＦＥＴという）において、ドレイン領域を、基板主面のエクステンションと、その周辺を囲むエクステンションと、さらにそれよりも外側に形成されたポケット層とにより構成することが記載されている。
【０００６】
特許文献４（米国特許第７，３９３，７５２号公報）では、基板上の不純物濃度が低いエピタキシャル層上に形成されたゲート電極と、ソース領域側のエピタキシャル層に高いエネルギーで不純物が注入されて形成されたウエルと、ウエルに自己整合的に形成されたハロー領域と、ドレイン領域側にゲート電極と重なるように形成されたＬＤＤ（Lightly Doped Drain）層とによりパワーＭＯＳＦＥＴを構成することが記載されている。これにより、マスクおよび処理工程を追加せずに、パワーＭＯＳＦＥＴを微細化することができるとしている。
【０００７】
特許文献５（特開２００９−２４５９９８号公報）には、左右非対称のソース・ドレイン領域を有する高耐圧トランジスタにおいて、チャネル領域を、ｐ型不純物を高濃度に有する高濃度領域と、ｎ型不純物領域（オフセット不純物領域）の端部と高濃度領域の端部との間の領域であって高濃度領域よりもｐ型不純物を低濃度に有する低濃度領域とから構成することにより、オン抵抗が低く十分な耐圧を有する高耐圧トランジスタを提供することが記載されている。
【０００８】
特許文献６（特開２００８−２３５４０７号公報）には、ドレイン不純物拡散領域の不純物拡散プロファイルにおけるＬＤＤ層のチャネル側端がゲート絶縁膜から離隔して基板内部に埋め込まれたトランジスタを形成することにより、ゲート電極とドレイン電極との間でゲート絶縁膜に加わる電界を低減することが記載されている。ここではＰ型の不純物を傾斜注入することによって、ソース領域側とドレイン領域側のＬＤＤ層を非対称に形成している。
【０００９】
なお、特許文献３〜６では、いずれも電界をオン状態とオフ状態に分けて議論していないため、オン状態およびオフ状態のいずれの場合でも耐圧を向上できるのかどうかが不明である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−３１８６９８号公報
【特許文献２】特開２００２−１３４７４３号公報
【特許文献３】特開２００７−１０３８３７号公報
【特許文献４】米国特許第７，３９３，７５２号公報
【特許文献５】特開２００９−２４５９９８号公報
【特許文献６】特開２００８−２３５４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
半導体装置内の入出力に使用される素子を含む領域（Ｉ／Ｏ部）において用いられるＭＯＳＦＥＴは、動作電圧が外部の装置から供給される電圧により決まるため、スケーリング側に従って動作電圧を小さくすることができない。したがって、Ｉ／Ｏ部において用いられる高耐圧ＭＯＳＦＥＴを微細化する場合は、決められた動作電圧下でソース・ドレイン間においてパンチスルーを起こさず、さらにドレイン端の電界を緩和し、インパクトイオンの発生を防ぐ必要がある。また、耐圧を確保するため、ドレイン領域側のＬＤＤ層とウエルとの間の電界が、ＭＯＳＦＥＴがオン状態であってもオフ状態であっても緩和されるような構造を実現し、ソース領域側への空乏層の伸びを小さくすることが重要となる。
【００１２】
本発明の目的は、半導体装置の性能を向上させることにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の好ましい一態様である半導体装置は、ＭＯＳＦＥＴのドレイン領域側のＬＤＤ層内に、前記ＬＤＤ層よりも不純物濃度層が低いＮ−−層を形成してドレイン領域のチャネル領域側の端部の不純物濃度を低下させ、さらにソース領域側のＬＤＤ層をドレイン領域側のＬＤＤ層よりも浅い接合深さで、且つ低い不純物濃度で形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】基板表面の不純物濃度の分布を示すグラフである。
【図３】ソース領域における深さ方向の不純物の濃度分布を示すグラフである。
【図４】ドレイン領域における深さ方向の不純物の濃度分布を示すグラフである。
【図５】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】本発明の実施の形態２である半導体装置の断面図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】本発明の実施の形態３である半導体装置の断面図である。
【図２８】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】本発明の実施の形態４である半導体装置の断面図である。
【図３２】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図３３】第１の比較例である半導体装置の断面図である。
【図３４】第２の比較例である半導体装置の断面図である。
【図３５】第３の比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
（実施の形態１）
まず、図１を用いて本発明の実施の形態の半導体装置を説明する。図１には、本実施の形態の半導体装置を構成するＮチャネル型高耐圧ＭＯＳＦＥＴ（高耐圧トランジスタ）Ｈｎの断面図を示している。図１に示すＮチャネル型高耐圧ＭＯＳＦＥＴＨｎは半導体装置のＩ／Ｏ部に設けられ、例えばＮチャネル型高耐圧ＭＯＳＦＥＴＨｎが形成された半導体チップの外部から供給される入力電圧により動作し、または半導体チップの外部に出力するために用いられる半導体素子である。図１では半導体基板１およびその上面に形成されたＮチャネル型高耐圧ＭＯＳＦＥＴＨｎのみを示しており、その他のＭＯＳＦＥＴ、素子分離領域は図示しておらず、また、半導体基板１上に形成されたコンタクトプラグ、層間絶縁膜および配線の図示は省略している。
【００２１】
図１に示すように、本実施の形態の半導体装置は例えば単結晶のＳｉ（シリコン）からなる半導体基板１を有し、半導体基板１の主面にはＰ型の不純物（例えばＢ（ホウ素））が導入されたＰウエル２が形成されており、半導体基板１の主面上にはＰウエル２の上面に接して例えば酸化シリコン膜などからなるゲート絶縁膜３が形成され、ゲート絶縁膜３上には例えばポリシリコン膜からなるゲート電極４が形成されている。ゲート電極４のゲート長方向において、ゲート電極の横の半導体基板１の主面にはソース領域およびドレイン領域が形成されている。ゲート電極４の両側の側壁には、例えば酸化シリコン膜および窒化シリコン膜の積層膜からなるサイドウォールが形成されている。
【００２２】
ソース領域およびドレイン領域はゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２を挟むように位置している。
【００２３】
ソース領域側の半導体基板１の主面には、拡散層５、ＬＤＤ層（Ｎ−領域）７およびＰウエル（Ｐ−領域）１０が形成されている。拡散層５およびＬＤＤ層７はいずれもＮ型の不純物（例えばＰ（リン））が導入された半導体領域であり、Ｎ＋層である拡散層５の方がＮ−層であるＬＤＤ層７よりも高い不純物濃度を有し、拡散層５の方がＬＤＤ層７よりも深い接合深さを有している。ＬＤＤ層７は拡散層５よりもゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２に近い領域に形成されている。Ｐウエル１０はＬＤＤ層７よりもゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２に近い領域に形成され、また、ＬＤＤ層７よりも深く拡散層５よりも浅い接合深さを有している。Ｐウエル１０は、半導体基板１内において拡散層５と接していない領域のＬＤＤ層７の外側を覆うように形成されている。また、Ｐウェル１０はＰウエル２よりも不純物濃度が高い領域である。ＬＤＤ層７およびＰウエル１０はゲート電極４の直下の領域に形成され、平面視においてゲート電極４と重なるように配置されている。ソース領域は、拡散層５およびＬＤＤ層７により構成されている。
【００２４】
ドレイン領域側の半導体基板１の主面には、拡散層８、Ｎ−−領域１１およびＬＤＤ層（Ｎ−領域）６が形成されている。Ｎ−−領域１１は拡散層８よりも深い接合深さで形成されており、ＬＤＤ層（Ｎ−領域）６はＮ−−領域１１よりも深い接合深さで形成されている。つまり、半導体基板１の主面から反対側の裏面方向に向かって、拡散層８、Ｎ−−領域１１およびＬＤＤ層６が順に形成されている。ドレイン領域は、拡散層８、Ｎ−−領域１１およびＬＤＤ層６により構成されている。Ｎチャネル型高耐圧ＭＯＳＦＥＴＨｎは、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、拡散層８、Ｎ−−領域１１およびＬＤＤ層６を含んでいる。
【００２５】
拡散層８、Ｎ−−領域１１およびＬＤＤ層６はいずれもＮ型の不純物（例えばＰ（リン））が導入された半導体領域であり、Ｎ−領域であるＬＤＤ層６はＮ−−領域１１よりもＮ型の不純物濃度が高く、Ｎ＋領域である拡散層８はＬＤＤ層６よりもＮ型の不純物濃度が高い。
【００２６】
また、半導体基板１の主面において、ゲート電極４の直下の半導体基板１の主面からゲート長方向に離れるように、ＬＤＤ層６、Ｎ−−領域１１および拡散層８が順に形成されている。つまり、半導体基板１の主面に形成された拡散層８、Ｎ−−領域１１およびＬＤＤ層６のうち、ゲート電極４の直下の半導体基板１の主面の最も近くに形成されているのはＬＤＤ層６であり、ゲート電極４の直下の半導体基板１の主面に対してＬＤＤ層６よりも遠い位置にＮ−−領域１１が形成され、さらに遠い位置に拡散層８が形成されている。
【００２７】
つまり、半導体基板１内においては、拡散層８の外側を覆うようにＮ−−領域１１が形成され、さらにＮ−−領域１１の外側を覆うようにＬＤＤ層６が形成されている。したがって、ゲート長方向における半導体基板１の主面には、ソース領域側の拡散層５からドレイン領域側の拡散層８にかけて、順に拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、ＬＤＤ層６、Ｎ−−領域１１および拡散層８が形成されている。
【００２８】
なお、ＬＤＤ層６、７は半導体基板１の主面に対して斜めの方向からイオン注入を行って不純物が導入されているため、半導体基板１の主面に対して垂直な方向からイオン注入を行って不純物が導入する場合に比べてゲート電極４の直下の半導体基板１の主面に深く潜り込むように形成されている。つまり、ＬＤＤ層６、７は半導体基板１の主面に対して垂直な方向からイオン注入を行って不純物が導入してＮ型層を形成する場合に比べてゲート電極４とのオーバーラップ量、すなわち平面視においてゲート電極４と重なる面積が大きくなっている。
【００２９】
ただし、ドレイン領域側のＬＤＤ層６はソース領域側のＬＤＤ層７よりも深い接合深さを有しており、また、Ｎ型の不純物（例えばＰ（リン））の濃度はＬＤＤ層７よりもＬＤＤ層６の方が高い。
【００３０】
次に、図３３〜図３５に示す比較例の半導体装置および図１に示す半導体装置を用いて本実施の形態の半導体装置の効果を説明する。なお、図３３〜図３５は半導体基板上に形成された比較例の半導体装置を構成するＮチャネル型のＭＯＳＦＥＴを示す断面図であり、半導体基板の主面上のその他の配線、層間絶縁膜などの構造体は図示を省略している。
【００３１】
Ｉ／Ｏ部などに用いられる高耐圧ＭＯＳＦＥＴは、その動作電圧が外部の装置から供給される電圧または外部に供給する電圧により決まるため、スケーリング則に従って動作電圧を小さくすることができない。このような高耐圧ＭＯＳＦＥＴを微細化する際には、決められた動作電圧においてソース・ドレイン間でパンチスルーが起きることを防ぐことが重要となる。また、ＭＯＳＦＥＴの耐圧は当該ＭＯＳＦＥＴがオン状態およびオフ状態のいずれの場合でも十分に確保されている必要がある。
【００３２】
そのための構造としては、例えば図３３に示すような構造がある。図３３は第１の比較例として示すＮチャネル型のＭＯＳＦＥＴであるが、ここで示す比較例の半導体装置はＰチャネル型のＭＯＳＦＥＴであっても構わない。
【００３３】
図３３に示すように、第１の比較例のＮチャネル型のＭＯＳＦＥＴを構成する半導体基板１の上面にはＰ型不純物（たとえばＢ（ホウ素））が添加されたＰウエル２が形成されており、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４の両側の側壁には、酸化シリコン膜などからなる絶縁膜であるオフセットスペーサ１６を介して、絶縁膜であるサイドウォール１７が形成されている。また、ゲート電極４を挟むように、半導体基板１の主面にはＮ型の不純物（例えばＰ（リン））が導入されて形成されたＬＤＤ層（Ｎ−領域）６ｅ、７ｅが形成されている。ＬＤＤ層６ｅ、７ｅ内には、ＬＤＤ層６ｅ、７ｅよりもＮ型不純物（例えばＰ（リン））が高い濃度で添加された拡散層（ソース電極）５および拡散層（ドレイン電極）８がイオン注入法によりそれぞれ形成されている。拡散層５および拡散層８は、ゲート電極４と、ゲート電極４の側壁に当該側壁側から順に形成されたオフセットスペーサ１６およびサイドウォール１７とを含む構造体を挟むように、半導体基板１の主面に形成されている。つまりゲート長方向において、拡散層５、拡散層８はゲート電極４を中心として左右対称に形成されており、ＬＤＤ層６ｅ、７ｅはゲート電極４を中心として左右対称に形成されている。このＭＯＳＦＥＴを形成する工程では、ゲート電極４をマスクとして半導体基板１の主面に不純物をイオン注入することにより、ＬＤＤ層６ｅ、７ｅを同時に形成する。
【００３４】
図３３のＭＯＳＦＥＴのように、ＬＤＤ層６ｅ、７ｅを深く左右対称に形成した構造では、半導体装置の微細化のためにゲート長を縮小した際、Ｐウエル２とＬＤＤ層６ｅ、７ｅとによって形成されたＰＮ接合での空乏層が拡がることによってパンチスルーが起こることがある。また同時にオン状態における電流値が増加し、それによって誘起されるインパクトイオン化の増加も懸念される。これは、ドレイン領域を構成するＬＤＤ層のチャネル領域側の端部のＮ型不純物の濃度が高いと、オン状態において電流の経路である基板表面における電界が強くなるためであり、オン状態の耐圧が劣化する原因となる。
【００３５】
なお、ここでいうインパクトイオン化とは、ＭＯＳＦＥＴにおいて、ソースからドレインに流れる電子がドレイン部の高電界で加速されて結晶格子と衝突することにより、電子、正孔を発生させる現象を指す。この衝突によるイオン化が起こると、ＭＯＳＦＥＴの耐圧が低下し、また、雑音（ノイズ）が大きくなるなどの問題が発生する。
【００３６】
したがって、高耐圧ＭＯＳＦＥＴのゲート長を縮小するなどして半導体装置を微細化する際には、ソース・ドレイン間でパンチスルーが起きることを防ぎ、さらにドレイン端の電界を緩和してインパクトイオンの発生を抑え、耐圧が低下することを防ぐ必要がある。
【００３７】
以上の問題を解決する手段として、例えば図３４または図３５に示すような半導体装置を用いることが考えられる。図３４に示す第２の比較例の半導体装置は図３３の半導体装置と似たような構造を有しているが、ソース領域側のＬＤＤ層（Ｎ−領域）７ｆとドレイン領域側のＬＤＤ層（Ｎ−領域）６ｆとを別のマスクを用いた別工程のイオン注入により形成している点で前記第１の比較例とは異なる。また、ソース領域側のＰウエル１０ｆをＬＤＤ層７ｆの下部に形成することで、ソース領域側のＰ型の不純物濃度を高めてソース領域側に空乏層が伸びることを防ぎ、ソース・ドレイン間のパンチスルーが起きることを防止している。しかし、図３４のような構造ではドレイン領域側のＬＤＤ層６ｆ、拡散層８およびＰウエル２の関係で電界が決まるため、それ以上に電界を緩和させることはできない。
【００３８】
一方、図３５に示す第３の比較例の半導体装置では、ソース領域側の拡散層５ｇを図３３および図３４のＭＯＳＦＥＴと同様にゲート電極４に隣接して形成し、ドレイン領域側の拡散層８ｇをゲート電極４およびサイドウォール１７からオフセットして形成している。つまり、拡散層５ｇとゲート電極４との距離に比べて、拡散層８ｇとゲート電極４とは大きく離れている。これにより、拡散層８ｇ側に空乏層を伸ばすことができるため、図３４に示すＭＯＳＦＥＴに対してさらなる電界緩和が期待できる。また、図３５のＭＯＳＦＥＴは拡散層５ｇおよび拡散層８ｇを囲うように半導体基板１内にＬＤＤ層（Ｎ−領域）６ｇ、７ｇがそれぞれ形成されており、ソース領域側の半導体基板１の主面には、ＬＤＤ層７ｇよりもゲート電極４に近い領域に高い不純物濃度を有するＰウエル１０ｇが形成されている。ただし、図３５に示すような構造では拡散層８ｇをオフセットして形成することによりＭＯＳＦＥＴの占有面積が増加することになる。
【００３９】
また、図示はしないが、ＭＯＳＦＥＴの耐圧を向上させる構造としては、第４の比較例として、図３４に示した不純物濃度が高いＰウエル１０ｆまたは図３５に示した不純物濃度が高いＰウエル１０ｇをいずれも形成せず、ゲート電極の片側からＰ型の不純物（例えばＢ（ホウ素））を傾斜注入することにより、ソース領域側とドレイン領域側のＬＤＤ層を非対称に形成する半導体装置も考えられる。この場合、ドレイン領域側のＬＤＤ層の最表面の濃度を下げることで、ドレイン・ゲート間の耐圧向上が期待できる。
【００４０】
ただし、このような装置ではＰ型の不純物（例えばＢ（ホウ素））の注入エネルギーが低く、ドレイン端の電界を緩和することができない。さらに、このような構造はドレイン領域側から空乏層が伸びることを防げず、パンチスルーしやすい構造であると考えられる。
【００４１】
図３３〜図３５に示した半導体装置は、ドレイン領域側のＬＤＤ層から伸びる空乏層の広がりを小さくする効果があると考えられるが、ドレイン端の電界を緩和するものではなく、ドレイン領域側のＬＤＤ層の濃度を調整することでしか、ドレイン領域側のＬＤＤ層とＰウエル２との間の電界を緩和することができない。
【００４２】
また、上述した図示しない第４の比較例の半導体装置では、傾斜注入を用いてＰ型の不純物（例えばＢ（ホウ素））をドレイン領域側のＬＤＤ層に注入して形成しているが、これはゲート電極とドレイン領域側のＬＤＤ層との間の電界を緩和するためであり、このような方法を用いてもドレイン領域側のＬＤＤ層と、チャネル領域であるＰウエルとの間の電界を緩和することはできない。
【００４３】
これに対し、本実施の形態の半導体装置は、ＭＯＳＦＥＴがオフ状態でもオン状態でもいずれの状態であってもドレイン領域側のＬＤＤ層とチャネル領域であるＰウエルとの間の電界を緩和することを可能とし、さらにソース領域側への空乏層の伸びを小さくするものである。
【００４４】
図１を用いて説明したように、本実施の形態ではソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅く且つ不純物濃度を低く形成し、さらに不純物濃度が高いＰウエル１０をＬＤＤ層７の周囲に形成することによってソース・ドレイン間に空乏層が伸びることを防ぎ、ソース・ドレイン間におけるパンチスルーの発生を防ぐことを可能としている。Ｎチャネル型ＭＯＳＦＥＴのしきい値電圧はソース領域側のＰ型の不純物（例えばＢ（ホウ素））の濃度で決まるため、ＬＤＤ層７の濃度を下げることにより高いしきい値電圧を実現することができる。ＬＤＤ層７の接合深さをＬＤＤ層６と同様に深くした場合、ＬＤＤ層７のＮ型不純物の濃度を高める必要がでてくるが、ＬＤＤ層７のＮ型不純物の濃度がＬＤＤ層６と同等に高くなると、パンチスルーが生じやすくなるため、ここではＬＤＤ層７の接合深さをＬＤＤ層６よりも低くしている。また、Ｐウエル１０の不純物濃度を高くすることによってしきい値電圧を上げることも可能であるが、素子ばらつきの観点からＰウエルの濃度は高くし過ぎない方が好ましい。
【００４５】
さらに、ドレイン領域側のＬＤＤ層６内にＮ型の不純物濃度が低いＮ−−領域１１を形成することにより、オン状態でもオフ状態でもインパクトイオン化が起こりにくいＭＯＳＦＥＴを実現することができる。その理由を以下に記す。
【００４６】
ＭＯＳＦＥＴのインパクトイオン化を防ぐ観点におけるドレイン側のＬＤＤ層の最適な不純物濃度は、オン状態よりもオフ状態の方が高いという性質がある。これは、オン状態では電流が流れる経路の電界と電流量とでインパクトイオンが発生率が決まり、一方、オフ状態ではＰウエルとドレイン領域側のＬＤＤ層との界面のＰＮ接合における最も強い電界によってインパクトイオンの発生率が決まるためである。よって、良好な耐圧を得るためのドレイン領域側のＬＤＤ層の最適な不純物濃度は、オフ状態とオン状態とで異なっている。
【００４７】
つまり、ドレイン領域側のＬＤＤ層内の、特にチャネル領域に近い端部のＮ型不純物の濃度が高くなると、ソース・ドレイン間の電流経路における電界が強くなるために、ＭＯＳＦＥＴのオン状態での耐圧が低下してしまう。そこで、本実施の形態ではドレイン領域内の電界が高くなることを防ぐため、図１に示すＮ−層であるＬＤＤ層６とＮ＋層である拡散層８との間に、Ｎ型の逆種であるＰ型の不純物（例えばＢ（ホウ素））を導入することで、半導体基板１の主面にＬＤＤ層６よりも不純物濃度が低いＮ−−領域１１を形成している。これにより、特に半導体基板１の主面では図２に示すようなＮ型不純物の濃度分布となる。
【００４８】
図２は本実施の形態の半導体装置のＭＯＳＦＥＴにおける半導体基板１（図１参照）の主面に導入されたＮ型不純物の濃度を示すグラフである。図２の横軸はゲート電極４の中心部の直下の位置を０とした場合のゲート長方向における距離であり、横軸の負の方向をソース領域側とし、正の方向をドレイン領域側としている。
【００４９】
また、図３および図４に、本実施の形態のＭＯＳＦＥＴのソース領域およびドレイン領域のそれぞれの半導体基板１（図１参照）の主面から深さ方向にかけての半導体基板１内のＮ型不純物の濃度分布を表わしたグラフを示す。図３はソース領域の半導体基板１の主面から半導体基板１の裏面に向かう方向である深さ方向における半導体基板１内の不純物濃度の分布を示したグラフであり、縦軸は不純物の濃度を示し、横軸は半導体基板１の主面の位置を０として半導体基板１の主面から深さ方向に向かう距離を示している。図４はドレイン領域の半導体基板１の主面から半導体基板１の裏面に向かう方向である深さ方向における半導体基板１内の不純物濃度の分布を示したグラフであり、縦軸は不純物の濃度を示し、横軸は半導体基板１の主面の位置を０として半導体基板１の主面から深さ方向に向かう距離を示している。
【００５０】
図３に示すように、ソース領域では半導体基板１の主面側から裏面側に向かって、Ｎ＋層（拡散層５）およびＰ層（Ｐウエル２）が形成されている。また、図４に示すように、ドレイン領域では半導体基板１の主面側から裏面側に向かって、Ｎ＋層（拡散層８）、Ｎ−−領域１１、Ｎ−層（ＬＤＤ層６）およびＰ層（Ｐウエル２）が形成されている。図４に示すようにドレイン領域にはＮ−−領域１１が形成されているため、Ｎ＋層（拡散層８）とＮ−層（ＬＤＤ層６）との間で不純物濃度がＮ−層（ＬＤＤ層６）よりも低くなっている。
【００５１】
ここで、図２に示すように、半導体基板１の主面には、ソース領域側からドレイン領域側に向かってＮ＋層（拡散層５）、Ｐ＋層（Ｐウエル１０）、Ｎ−層（ＬＤＤ層６）、Ｎ−−領域１１、Ｎ＋層（拡散層８）が順に形成されており、Ｎ−−領域１１が形成された領域では、ＬＤＤ層６よりも不純物濃度が低くなっている。本実施の形態の半導体装置では、このように半導体基板１の主面においてドレイン領域側のＬＤＤ層６と拡散層５との間に不純物濃度が低いＮ−−領域１１を形成することにより、半導体基板１の主面におけるドレイン領域の電界を緩和し、インパクトイオンの発生を防ぐことを可能としている。これにより、Ｐウエル２とＬＤＤ層６との間の耐圧が向上するため、半導体装置の性能を向上させることができる。
【００５２】
また、本実施の形態では、ドレイン領域側のＬＤＤ層６を形成する際のＮ型不純物（例えばＰ（リン））の注入濃度を調整することにより、ドレイン領域側のＬＤＤ層６の不純物濃度をＬＤＤ層７よりも高くしているため、オン状態で電流が流れる経路の電界は強くなり、一方で、オフ状態でのＰウエル２およびＬＤＤ層６間のＰＮ接合での電界は弱くなる。したがって、Ｐウエル２とＬＤＤ層６との間でインパクトイオンが発生することを防ぎ、耐圧を向上させることができるため、半導体装置の性能を向上させることができる。
【００５３】
また、ゲート電極４の側壁に形成するサイドウォールのゲート長方向の厚さを大きくする方法、または図３５を用いて説明したように拡散層をオフセットして形成する方法などを用いて、ソース・ドレイン間の間隔を広げてＭＯＳＦＥＴに流れる電流を小さくし、インパクトイオンの発生を低減することが考えられるが、このような構造を採用するとＭＯＳＦＥＴの面積が大きくなるため、素子の微細化の妨げとなる。これに対して、本実施の形態の半導体装置では、サイドウォールの厚さを大きくするなどしてソース・ドレイン間の間隔を広げることを行わずにＭＯＳＦＥＴの高耐圧化を可能としている。したがって、高耐圧なＭＯＳＦＥＴの微細化が容易になるため、半導体装置の性能を向上させることができる。
【００５４】
以下に、図５〜図２２を用いて本実施の形態の半導体装置を構成するＮチャネル型高耐圧ＭＯＳＦＥＴの製造方法を説明する。図５〜図２２は本実施の形態の半導体装置の製造工程を示す断面図であり、図１と異なり、本実施の形態の特徴を有するＮチャネル型の高耐圧ＭＯＳＦＥＴの他に、Ｐチャネル型の高耐圧ＭＯＳＦＥＴ、Ｎチャネル型の低耐圧ＭＯＳＦＥＴおよびＰチャネル型の低耐圧ＭＯＳＦＥＴを形成する領域も図示している。図５〜図２２では、図の左側から右側にかけて順にＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを示している。Ｎチャネル型またはＰチャネル型の高耐圧ＭＯＳＦＥＴは例えばＩ／Ｏ部に設けられるトランジスタであり、比較的高い電圧により駆動する。Ｎチャネル型またはＰチャネル型の低耐圧ＭＯＳＦＥＴはＮチャネル型またはＰチャネル型の高耐圧ＭＯＳＦＥＴよりも小さい電流および電圧で駆動するトランジスタであり、半導体装置内のコア部においてスイッチングなどの用途に用いられるものである。なお、ここで言うコア部とは、上記したＩ／Ｏ部とは異なり、Ｉ／Ｏ部よりも低い電流・電圧で駆動される素子により構成される回路などを含む領域である。
【００５５】
まず、図５に示すように、半導体基板１の主面に周知の技術を用いて素子分離領域１５を複数形成する。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄはそれぞれ素子分離領域１５によりその範囲を規定され、互いに分離されている。素子分離領域１５は例えばＳＴＩ（Shallow Trench Isolation）であるものとする。このとき、半導体基板１の主面の保護などを目的として半導体基板１の主面に熱酸化膜などを形成することが考えられるが、ここではその図示を省略する。
【００５６】
次に、図６に示すように、フォトリソグラフィ技術を用い、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのみを露出するようなフォトレジスト膜Ｐ１を半導体基板１上に形成する。続いて、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により注入し、半導体基板１の主面にＰウエル２を形成する。このとき、フォトレジスト膜Ｐ１により半導体基板１の主面の一部を覆うことで、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ以外の領域に不純物が導入されることを防ぐ。
【００５７】
次に、図７に示すように、フォトレジスト膜Ｐ１を除去した後、図６を用いて説明した方法と同様にして、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＤにＮ型の不純物（例えばＰ（リン））、Ｐ型の不純物（例えばＢ（ホウ素））およびＮ型の不純物（例えばＰ（リン））をそれぞれイオン注入する。これにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＤにＮウエル２ｂ、Ｐウエル２ｃおよびＮウエル２ｄを形成する。このとき、図６を用いて説明したイオン注入工程と同様に、目的の領域以外に不純物が導入されることを防ぐため、各イオン注入工程の前に目的の領域以外を覆うフォトレジスト膜（図示しない）を半導体基板１上に形成し、マスクとして利用する。このように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのそれぞれには別工程により不純物を導入し、ウエルを形成するものとするが、Ｐウエル２およびＰウエル２ｃは同一工程で形成してもよく、同様にＮウエル２ｂおよびＮウエル２ｄは同一工程で形成してもよい。
【００５８】
次に、図８に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂと、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄとで厚さが異なる２種類の絶縁膜を半導体基板１の上面に形成する。つまり、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面には比較的膜厚が厚い絶縁膜３ａｂを形成し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板１の主面には絶縁膜３ａｂよりも膜厚が薄い絶縁膜３ｃｄを形成する。
【００５９】
この場合は、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて半導体基板１の主面の全面上に絶縁膜３ａｂを形成した後に、フォトリソグラフィ技術およびウェットエッチング法などを用いてＮチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの絶縁膜３ａｂを除去する。その後、例えば熱酸化法を用いて半導体基板１の主面を加熱し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板１の主面に絶縁膜３ｃｄを形成する。絶縁膜３ａｂ、３ｃｄは例えば酸化シリコンからなる膜である。
【００６０】
次に、図９に示すように、半導体基板１の主面上の全面に例えばＣＶＤ法を用いてポリシリコン膜を形成（堆積）した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜およびその下部の絶縁膜３ａｂ、３ｃｄを加工（パターニング）し、前記ポリシリコン膜からなるゲート電極４と、絶縁膜３ａｂからなるゲート絶縁膜３、３ｂと、絶縁膜３ｃｄからなるゲート絶縁膜３ｃ、３ｄとを形成する。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａでは半導体基板１上にゲート絶縁膜３を介してゲート電極４が形成され、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂでは半導体基板１上にゲート絶縁膜３ｂを介してゲート電極４が形成され、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃでは半導体基板１上にゲート絶縁膜３ｃを介してゲート電極４が形成され、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄではゲート絶縁膜３ｄを介してゲート電極４が形成される。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４、ゲート絶縁膜３および３ｂのゲート長方向の幅は、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４、ゲート絶縁膜３ｃおよび３ｄのゲート長方向の幅よりも大きく形成する。
【００６１】
次に、図１０に示すように、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄと、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの一部の半導体基板１の主面およびゲート電極４の一部とを覆うようにフォトレジスト膜Ｐ２を形成する。なお、ここでフォトレジスト膜Ｐ２により覆ったＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面の一部は、後の工程により形成されるＮチャネル型高耐圧ＭＯＳＦＥＴのドレイン領域となる部分である。つまり、ここではＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の左右の半導体基板１の主面のうち、ドレイン領域側をフォトレジスト膜Ｐ２で覆い、ソース領域側を露出させる。
【００６２】
続いて、フォトレジスト膜Ｐ２、ゲート電極４およびゲート絶縁膜３から露出しているＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側の半導体基板１の主面のみにＰ型不純物（例えばＢ（ホウ素））を斜めイオン注入（傾斜注入）し、Ｐウエル１０を形成する。この工程でのイオン注入では、例えばＢ（ホウ素）を５〜３０ｋｅＶのエネルギー、１×１０１３〜３×１０１３ｃｍ−２のドーズ量および１０°〜４５°の角度で注入を行う。このように、半導体基板１の主面に対して垂直な方向からイオン注入を行うのではなく、半導体基板１の主面に対して斜めの方向から注入を行うことで、ゲート電極４の直下の半導体基板１の主面においてよりドレイン領域側に近い箇所にまでＰウエル１０が形成され、Ｐウエル１０のゲート電極４に対するオーバーラップする面積が大きくなる。
【００６３】
次に、図１１に示すように、フォトレジスト膜Ｐ２およびゲート電極４をマスクとして、半導体基板１の主面に対して垂直な方向からＮ型の不純物（例えばＰ（リン））をイオン注入することにより、ソース領域側のＬＤＤ層７を形成する。この注入工程では、例えばＰ（リン）を５〜１５ｋｅＶのエネルギー、５×１０１２〜２×１０１３ｃｍ−２のドーズ量でイオン注入を行う。ここでは、Ｐウエル１０よりも浅い接合深さでＬＤＤ層７を形成する。また、ＬＤＤ層７は半導体基板１の主面に対して垂直な方向にイオン注入をしているのに対し、Ｐウエル１０は斜めイオン注入により形成されているため、Ｐウエル１０の方がＬＤＤ層７よりもゲート電極４とのオーバーラップ量、すなわち平面視においてＰウエル１０とゲート電極４とが重なる領域が大きくなる。
【００６４】
次に、図１２に示すように、フォトレジスト膜Ｐ２を除去した後、Ｐウエル１０およびＬＤＤ層７が形成されたＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側と、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄとを覆うように半導体基板１上にフォトレジスト膜Ｐ３を形成する。これにより、図１０および図１１を用いて説明した工程ではフォトレジスト膜Ｐ２に覆われていたＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面が露出する。
【００６５】
続いて、フォトレジスト膜Ｐ３から露出している半導体基板１の主面にＮ型不純物（例えばＰ（リン））を斜めイオン注入することで、高耐圧ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６を形成する。ドレイン領域側のＬＤＤ層６の不純物の注入は、高耐圧ＭＯＳＦＥＴがオフの状態での耐圧が最も高くなる条件で行う。つまり、イオン注入は例えばＰ（リン）を６５ｋｅＶのエネルギー、５×１０１３〜１．５×１０１４ｃｍ−２のドーズ量、４５°の角度で行う。このとき、ＬＤＤ層６はＬＤＤ層７よりも深く、また、Ｐウエル１０よりも深い接合深さで形成する。ＬＤＤ層６は斜めイオン注入法により形成されるため、半導体基板１の主面に対して垂直にイオン注入を行う場合に比べてゲート電極４との平面視におけるオーバーラップ量が大きくなる。
【００６６】
次に、図１３に示すように、ドレイン領域側のＬＤＤ層６を形成した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））を、半導体基板１の主面に対して垂直な方向からイオン注入することで、Ｎ−−領域１１を形成する。注入条件は、例えばＢ（ホウ素）を５〜２０ｋｅＶのエネルギー、５×１０１３〜２×１０１４ｃｍ−２のドーズ量とする。Ｎ−−領域１１を形成する前記注入工程では、高耐圧ＭＯＳＦＥＴの電流経路で電界が一番強い領域にイオン注入し、ドレイン領域側のＬＤＤ層６を中性化する。これによってドレイン領域側のＬＤＤ層６の中にＮ型不純物（例えばＰ（リン））の濃度が低いＮ−−領域１１を作製する。
【００６７】
ここで注入するＰ型の不純物（例えばＢ（ホウ素））は、Ｎ−−領域１１がＬＤＤ層６よりもゲート電極４とのオーバーラップ量が少なくなるように注入する。つまり、ＬＤＤ層６の方がＮ−−領域１１よりもソース領域側に配置されるようにＮ−−領域１１を形成する。Ｐ型の不純物（例えばＢ（ホウ素））を打ち込んで形成する領域（Ｎ−−領域１１）の方がＬＤＤ層６よりもゲート電極４とのオーバーラップ量が大きい場合、ドレイン領域からの空乏層の伸びを抑え、短チャネル効果を改善する効果が期待できるが、電界が強くなり耐圧が劣化するため、耐圧を確保する観点から上記のようにＬＤＤ層６よりもＮ−−領域１１の方がゲート電極４とのオーバーラップ量が小さくなるようにする必要がある。
【００６８】
なお、ここではソース領域を構成するＬＤＤ層７などを先に形成する製造工程を説明しているが、ドレイン領域側のＬＤＤ層６、Ｎ−−領域１１などをソース領域側のＬＤＤ層７などより先に形成しても良い。
【００６９】
続いて、イオン注入した不純物の拡散などを目的として半導体基板１を熱処理するが、この場合、Ｎ−−領域１１中を形成するために打ち込んだＰ型不純物（例えばＢ（ホウ素））が、ＬＤＤ層６の外側のチャネル領域などに拡散しないような熱処理を行う。これは、ＬＤＤ層６の外側に濃度が高いＰ型半導体領域が形成されると、当該Ｐ型半導体領域とＬＤＤ層６との間に強いＰＮ接合が形成され、電界が強くなるためである。したがって、ここではＬＤＤ層６端部の電界が大きくなって耐圧が低下することを防ぐため、Ｎ−−領域１１中を形成するために打ち込んだＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６の外側に拡散しないように当該Ｐ型不純物の注入および熱処理による拡散を行っている。よって、チャネル層とＮ−−領域１１との間にはＮ−−領域１１よりもＮ型不純物濃度が高いＬＤＤ層６が介在することとなる。これにより、Ｎ−−領域１１はＬＤＤ層６内においてＬＤＤ層６よりも接合深さが浅く、Ｎ型不純物（例えばＰ（リン））の濃度が低い半導体領域として形成される。
【００７０】
次に、図１４に示すように、フォトレジスト膜Ｐ３を除去した後、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂを露出し、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを覆うフォトレジスト膜Ｐ４を半導体基板１上に形成する。続いて、露出した半導体基板１の主面にＰ型不純物（例えばＢ（ホウ素））を斜めイオン注入法により注入することにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４の左右の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｂを形成する。
【００７１】
次に、図１５に示すように、フォトレジスト膜Ｐ４を除去した後、複数のゲート電極４の表面を覆うように半導体基板１の主面上に例えばＣＶＤ法などにより酸化シリコン膜を形成し、続いてドライエッチング法により前記酸化シリコン膜を一部除去して半導体基板１の主面を露出させる。これにより、各ゲート電極４の側壁に前記酸化シリコン膜からなるオフセットスペーサ１６を自己整合的に形成する。
【００７２】
次に、図１６に示すように、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃを露出するフォトレジスト膜Ｐ５を形成し、露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することで、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対のハロー領域（Ｐ−領域）１０ｃを形成する。続いて、フォトレジスト膜Ｐ５から露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））をイオン注入することで、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｃを形成する。ハロー領域１０ｃはＬＤＤ層６ｃよりも深い接合深さを有しており、半導体基板１内においてＬＤＤ層６ｃを囲むように形成されている。
【００７３】
なお、図１６に示したハロー領域１０ｃおよびＬＤＤ層６ｃを形成する工程は、前述のオフセットスペーサ１６を形成する前に行ってもよい。
【００７４】
次に、図１７に示すように、フォトレジスト膜Ｐ５を除去した後、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを露出するフォトレジスト膜Ｐ６を形成し、露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））をイオン注入することで、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対のハロー領域（Ｐ−領域）１０ｄを形成する。続いて、フォトレジスト膜Ｐ６から露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することで、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｄを形成する。ハロー領域１０ｄはＬＤＤ層６ｄよりも深い接合深さを有しており、半導体基板１内においてＬＤＤ層６ｄを囲むように形成されている。
【００７５】
次に、図１８に示すように、フォトレジスト膜Ｐ６を除去した後、複数のゲート電極４の表面を覆うように半導体基板１の主面上に例えばＣＶＤ法などにより絶縁膜を形成し、続いてドライエッチング法により前記絶縁膜を一部除去して半導体基板１の主面を露出させる。これにより、各ゲート電極４の側壁に前記酸化シリコン膜からなるサイドウォール１７を自己整合的に形成する。前記絶縁膜は、例えば酸化シリコン膜および窒化シリコン膜の積層膜などからなる。
【００７６】
次に、図１９に示すように、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ（図１８参照）およびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄ（図１８参照）を露出するフォトレジスト膜Ｐ７を形成した後、露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））を高い濃度でイオン注入する。これにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｂを形成し、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｄを形成する。この工程により、半導体基板１の主面のＩ／Ｏ部には、ゲート電極４、拡散層８ｂおよびＬＤＤ層６ｂを含むＰチャネル型高耐圧ＭＯＳＦＥＴＨｐが形成され、半導体基板１の主面のコア部には、ゲート電極４、ハロー領域１０ｄ、拡散層８ｄおよびＬＤＤ層６ｄを含むＰチャネル型低耐圧ＭＯＳＦＥＴＬｐが形成される。
【００７７】
次に、図２０に示すように、フォトレジスト膜Ｐ７を除去した後、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図１９参照）およびＮチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ（図１９参照）を露出するフォトレジスト膜Ｐ８を形成した後、露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））を高い濃度でイオン注入する。これにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の両側の半導体基板１の主面に一対の拡散層５、８を形成し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｃを形成する。この工程により、半導体基板１の主面のＩ／Ｏ部には、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、拡散層８、Ｎ−−領域１１およびＬＤＤ層６を含むＮチャネル型高耐圧ＭＯＳＦＥＴＨｎが形成され、半導体基板１の主面のコア部には、ゲート電極４、ハロー領域１０ｃ、拡散層８ｃおよびＬＤＤ層６ｃを含むＮチャネル型低耐圧ＭＯＳＦＥＴＬｎが形成される。
【００７８】
このとき、Ｎチャネル型低耐圧ＭＯＳＦＥＴＨｎのドレイン領域側の拡散層８は、Ｎ−−層１１よりも浅い接合深さで形成し、また、ソース領域側の拡散層５は、Ｐウエル１０よりも深い接合深さで形成する。
【００７９】
次に、図２１に示すように、フォトレジスト膜Ｐ８を除去した後、周知のサリサイド技術により拡散層５、８ｂ、８ｃ、８ｄおよびゲート電極４のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。ここでは、半導体基板１上に形成したＮｉ（ニッケル）などを含む金属膜を、熱処理により下部の半導体層と反応させることで金属シリサイド層を形成する。
【００８０】
続いて、半導体基板１の主面上に、ゲート電極４を覆うようにエッチストッパ膜１９ａおよび層間絶縁膜１９を順次形成する。エッチストッパ膜１９ａは、例えば酸化シリコン膜の単体膜または薄い窒化シリコン膜からなり、その上の層間絶縁膜１９は厚い酸化シリコン膜からなる。エッチストッパ膜１９ａおよび層間絶縁膜１９の形成後、層間絶縁膜１９の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【００８１】
次に、図２２に示すように、層間絶縁膜１９上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて、エッチストッパ膜１９ａおよび層間絶縁膜１９をドライエッチングすることにより、エッチストッパ膜１９ａおよび層間絶縁膜１９を貫通する複数のコンタクトホール（貫通孔、孔）を形成する。前記複数のコンタクトホールは、拡散層５、８ｂ、８ｃ、８ｄおよびゲート電極４のそれぞれの上部のシリサイド層１４に達する孔である。
【００８２】
続いて、前記複数のコンタクトホール内に、タングステン（Ｗ）などからなる導電性のコンタクトプラグ（接続用導体部）２０を形成する。コンタクトプラグ２０を形成するには、例えば、コンタクトホールの底部および側壁を含む層間絶縁膜１９上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、前記バリア導体膜上にタングステン膜などからなる主導体膜を形成して前記コンタクトホールを埋め込み、層間絶縁膜１９上の不要な前記主導体膜および前記バリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグ２０を形成する。なお、図面の簡略化のために、図２２ではコンタクトプラグ２０を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【００８３】
続いて、コンタクトプラグ２０が埋め込まれた層間絶縁膜１９上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）２１および配線形成用の層間絶縁膜２２を順次形成する。ストッパ絶縁膜２１は、層間絶縁膜２２への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜２２に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜２１を窒化シリコン膜とし、層間絶縁膜２２を酸化シリコン膜とすることができる。
【００８４】
その後、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって層間絶縁膜２２およびストッパ絶縁膜２１の所定の領域にコンタクトプラグ２０を露出する複数の配線溝を形成した後、半導体基板１の主面上に例えば窒化チタン膜、タンタル膜または窒化タンタル膜などからなるバリアメタル膜を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、前記銅めっき膜により前記配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２０では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【００８５】
配線Ｍ１は、コンタクトプラグ２０を介して各ＭＯＳＦＥＴのソース・ドレインおよびゲート電極などと電気的に接続されている。その後、デュアルダマシン法などにより配線Ｍ１上に２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは２層目以降の配線の図示およびその製造工程の説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００８６】
本実施の形態では、図１０〜図１３を用いて説明したような斜めイオン注入法を利用して不純物の打ち込みを行うことにより、ゲート電極４を中心として左右非対称のソース・ドレイン領域を形成している。つまり、図１０を用いて説明したＰウエル１０の形成工程では、傾斜注入によってソース領域側のＰウエル１０のゲート電極４に対するオーバーラップ量を大きくすることで、ＭＯＳＦＥＴの動作時にドレイン領域側から伸びる空乏層を止め、短チャネル効果を改善することを可能としている。また、図１１を用いて説明したＬＤＤ層７の形成工程では、ＬＤＤ層７を形成することによってＮチャネル型高耐圧ＭＯＳＦＥＴのソース領域側の抵抗を低減することを可能にすると共に、ＬＤＤ層７をドレイン領域側のＬＤＤ層６（図１参照）よりも深さが浅く濃度が低い領域とすることによって、半導体基板１の主面から深い位置でパンチスルーしにくく、素子ばらつきの小さい構造とすることを可能としている。
【００８７】
これらの工程により、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅く且つ不純物濃度を低く形成し、さらに不純物濃度が高いＰウエル１０をＬＤＤ層７の周囲に形成することによってソース・ドレイン間に空乏層が伸びことを防ぎ、ソース・ドレイン間におけるパンチスルーの発生を防ぐことを可能としている。
【００８８】
また、図１を用いて説明したように、ドレイン領域側のＬＤＤ層６内に不純物濃度が低いＮ−−領域１１を形成することにより、ドレイン領域内の電界が高くなることを防ぎ、オン状態でもオフ状態でもインパクトイオン化が起こりにくいＭＯＳＦＥＴを実現することができる。
【００８９】
また、本実施の形態では、ドレイン領域側のＬＤＤ層６を形成する際のＮ型不純物（例えばＰ（リン））の注入濃度を調整することにより、ドレイン領域側のＬＤＤ層６の不純物濃度をＬＤＤ層７よりも高くしているため、オン状態で電流が流れる経路の電界は強くなり、一方で、オフ状態でのＰウエル２およびＬＤＤ層６間のＰＮ接合での電界は弱くなる。したがって、Ｐウエル２とＬＤＤ層６との間でインパクトイオンが発生することを防ぎ、耐圧を向上させることができる。上記のように、ＭＯＳＦＥＴの面積を大きくしなくても高耐圧化が可能となり、素子の微細化も容易になるため、半導体装置の性能を向上させることができる。
【００９０】
（実施の形態２）
本実施の形態では、Ｉ／Ｏ部のＮチャネル型高耐圧ＭＯＳＦＥＴのドレイン側の半導体基板１の主面をエピタキシャル成長させることにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴのドレインを構成するエピタキシャル層を設けた半導体装置について説明する。
【００９１】
図２３に示すように、本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴは前記実施の形態１において図１を用いて説明したＮチャネル型高耐圧ＭＯＳＦＥＴとほぼ同様の構造を有しているが、ドレイン側の半導体基板１内にはＮ−−領域１１は形成されておらず、ＬＤＤ層６のみが形成されており、ＬＤＤ層６上にエピタキシャル層１２がＬＤＤ層６の上面に接して形成され、エピタキシャル層１２の上面に拡散層８が形成されている。なお、拡散層８はエピタキシャル層１２の底面に達しておらず、エピタキシャル層１２内の上部のみに形成されている。よって、半導体基板の主面には、ソース領域側からドレイン領域側にかけて順に拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２およびＬＤＤ層６が形成されており、チャネル領域側のＬＤＤ層６の端部と拡散層８との間にはエピタキシャル層１２が形成されている。
【００９２】
エピタキシャル層１２はＬＤＤ層６よりもＮ型の不純物濃度が低いＮ型の半導体領域であり、ゲート電極４の一方の側壁に例えば酸化シリコンからなるオフセットスペーサ１６を介して配置されており、ゲート電極４と絶縁して形成されている。またエピタキシャル層１２は、ＬＤＤ層６が形成された半導体基板１の主面上に１０〜４０ｎｍの膜厚で形成されている。なお、図２３が本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴを示す断面図であり、図２３ではＭＯＳＦＥＴ上のシリサイド層、層間絶縁膜、コンタクトプラグおよび配線層などの図示は省略している。
【００９３】
エピタキシャル層１２は主にＳｉ（シリコン）からなり、Ｎ型の不純物（例えばＰ（リン））が導入されている。また、エピタキシャル層１２の上面にはＮ型の不純物（例えばＰ（リン））がＬＤＤ層６およびエピタキシャル層１２よりも高濃度で導入された拡散層８が形成されており、エピタキシャル層１２の直上にはゲート電極４の側壁にオフセットスペーサ１６を介してサイドウォール１７が形成されている。ここでは、ＬＤＤ層６、エピタキシャル層１２および拡散層８がドレイン領域を構成している。なお、エピタキシャル層１２の側壁であって、ゲート電極４の側壁のオフセットスペーサ１６と接していない方の側壁にもサイドウォール１７が形成されている。
【００９４】
図２３に示すように、本実施の形態のＮチャネル型高耐圧ＭＯＳＦＥＴＨｎは、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、拡散層８、ＬＤＤ層６およびエピタキシャル層１２を含んでいる。
【００９５】
ここでは、前記実施の形態１のようにＰ型の不純物（例えばＢ（ホウ素））を打ち込むのではなく、半導体基板１の一部の上面にエピタキシャル層を形成することで、ドレイン領域内にＬＤＤ層６よりも不純物濃度が低い領域を形成している。このようにしてＭＯＳＦＥＴのチャネル領域の近傍のドレイン端の一部の不純物濃度を低減することにより、前記実施の形態１と同様に電界を小さくしてインパクトイオン化を防ぎ、オン状態およびオフ状態のＭＯＳＦＥＴの耐圧を向上させている。
【００９６】
次に、本実施の形態の半導体装置の製造方法を図２４〜図２６を用いて説明する。図２４〜図２６は本実施の形態の半導体装置の製造工程を示す断面図であり、図５などと同様にＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを示している。
【００９７】
まず、図５〜図１２を用いて説明した工程と同様の工程を行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面上にゲート電極４を形成し、半導体基板１の主面にＰウエル１０、ＬＤＤ層６および７を形成する。その後、図１３を用いて説明したイオン注入工程は行わずに、図１４を用いて説明したイオン注入工程を行うことでＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面にＬＤＤ層６ｂを形成する。
【００９８】
続いて、図２４に示すように、ＣＶＤ法などを用いて半導体基板１の主面上に例えば酸化シリコン膜からなる膜厚５〜２０ｎｍの絶縁膜２３を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面上に形成された絶縁膜２３をドライエッチング法により除去し、他の領域の絶縁膜２３を残す。これにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面のみを露出させるように絶縁膜２３を開口させる。
【００９９】
なお、図２４ではゲート電極４の上面全体に絶縁膜２３が残される場合を例示しているが、ゲート電極４の上面の一部を露出するようにしてもよい。すなわち、ドライエッチングは異方性エッチングで行い、ゲート電極４の側面に絶縁膜２３を残し、フォトレジスト膜で覆われていないゲート電極４の上面の一部を露出するようにしてもよい。この場合、ゲート電極４のドレイン側の上面にもエピタキシャル層１２が形成されるが、Ｎチャネル型高耐圧ＭＯＳＦＥＴの特性に問題はない。
【０１００】
次に、図２５に示すように、絶縁膜２３から露出している半導体基板１の主面上、すなわちＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面上にのみエピタキシャル成長法を用いて１０〜４０ｎｍの膜厚を有するエピタキシャル層１２を形成する。このとき、エピタキシャル層１２のＮ型の不純物濃度はＬＤＤ層６よりも低くなる。
【０１０１】
続いて、半導体基板１上の絶縁膜２３の一部をドライエッチング法により除去し、ゲート電極４の上面および半導体基板１の主面を露出させる。これにより、ゲート電極４の側壁に絶縁膜２３からなるオフセットスペーサ１６が自己整合的に形成される。
【０１０２】
なお、図２４におけるＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の絶縁膜２３を除去する工程は、前述の図１２および図１３に示すフォトレジスト膜Ｐ３を形成するために用いたマスクと同じマスクを用いても良い。これによりマスクの数を削減できるため、製造コストを減少させることができる。なお、この場合には、上述のように、ゲート電極４のドレイン側の部分にもエピタキシャル層１２が形成されることになる。
【０１０３】
この後の工程は、前記実施の形態１において図１６〜図２２を用いて説明した工程と同様の工程を行うことにより、図２６に示す本実施の形態の半導体装置が完成する。ただし、図２０に対応する拡散層の形成工程では、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図２５参照）のドレイン領域側に拡散層８を形成する際、エピタキシャル層１２の上面にＮ型の不純物（例えばＰ（リン））をイオン注入して拡散層８を形成する。
【０１０４】
図２６に示すように、完成した本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴは図２３に示す構造と同様の構造上にシリサイド層１４、エッチストッパ膜１９ａ、層間絶縁膜１９、コンタクトプラグ２０、ストッパ絶縁膜２１、層間絶縁膜２２、配線Ｍ１が形成された構造となっており、Ｐチャネル型高耐圧ＭＯＳＦＥＴ、Ｎチャネル型低耐圧ＭＯＳＦＥＴおよびＰチャネル型低耐圧ＭＯＳＦＥＴは前記実施の形態１と同様の構造となっている。
【０１０５】
上記の製造工程により形成した半導体装置では、前記実施の形態１において説明したＮ−−領域１１（図１参照）と同様に、Ｎチャネル型高耐圧ＭＯＳＦＥＴのドレイン領域内にＬＤＤ層６よりも不純物濃度が低い層であるエピタキシャル層１２を形成することにより、ドレイン領域の電界が大きくなることを防ぐことができ、前記実施の形態１と同様の効果を得ることができる。
【０１０６】
また、本実施の形態の半導体装置ではＮ−−領域１１（図１参照）を形成するためのＰ型の不純物（例えばＢ（ホウ素））の打ち込み工程がないため、不純物の分布のばらつきに起因した素子間の性能のばらつきの発生を抑えることができる。
【０１０７】
なお、ここでは図２３に示す拡散層８がエピタキシャル層１２の底面に達していない場合について説明したが、拡散層８はエピタキシャル層１２の上面から半導体基板１の内部にかけて形成されていても構わない。ただし、本実施の形態の半導体装置の特徴は、エピタキシャル層１２を形成することにより、ドレイン領域内のチャネル領域近傍の端部にＬＤＤ層６よりも不純物濃度が低い領域を設けることにあるため、エピタキシャル層１２内のゲート電極４側の端部に拡散層８が形成されていない領域を残す必要がある。
【０１０８】
（実施の形態３）
本実施の形態では、高耐圧ＭＯＳＦＥＴのゲート電極の一方の側壁にサイドウォールを追加して形成することにより、図１を用いて説明したＮ−−領域１１を形成するためのＰ型不純物（例えばＢ（ホウ素））が過度に拡散することを防ぐことを可能とする半導体装置について説明する。
【０１０９】
図２７に本実施の形態の半導体装置の断面図を示す。図２７に示す半導体装置は図１に示す前記実施の形態１の半導体装置とほぼ同様の構造を有しているが、図１の構造に加えて、ゲート電極４の一方の側壁にオフセットスペーサ１６を介してサイドウォール２４および１７が前記一方の側壁側から順に形成されている。ただし、ゲート電極４のもう一方の側壁にはサイドウォール２４は形成されておらず、前記もう一方の側壁側から順にオフセットスペーサ１６およびサイドウォール１７が形成されている。つまり、本実施の形態のＮチャネル型高耐圧ＭＯＳＦＥＴのゲート電極４の側壁のサイドウォールを構成する絶縁膜はドレイン領域側の方がソース領域側よりも多いため、ゲート電極４の側壁のサイドウォールは左右非対称の構造を有しており、ドレイン領域側のサイドウォールはソース領域側のサイドウォールに比べてゲート長方向の厚さが大きく形成されている。
【０１１０】
したがって、ゲート電極４およびゲート電極４の側壁のサイドウォールをマスクとしたイオン注入法により自己整合的に半導体基板１の主面に形成される拡散層５および８は、ゲート電極４を中心として左右対称に形成されていない。サイドウォール２４は例えば窒化シリコン膜などの絶縁膜からなり、ゲート電極４の一方の側壁に自己整合的に形成されている。
【０１１１】
微細化されたＭＯＳＦＥＴでは、ソース・ドレイン領域を構成する拡散層よりも接合深さが深いＬＤＤ層を形成するイオン注入工程において、打ち込まれたイオン（不純物）がゲート電極を突き抜けないように注入エネルギーを調整する必要がある。特に低耐圧のＭＯＳＦＥＴを有するコア部では素子の微細化が進むにつれてゲート電極の高さが低くなるため、ＬＤＤ層を形成するためのイオン注入のエネルギーは低くする必要がある。このとき、ＬＤＤ層を形成するために打ち込むＮ型の不純物（例えばＰ（リン））に比べて、図１に示すようなＮ−−領域１１を形成するために打ち込むＰ型の不純物（例えばＢ（ホウ素））の方が半導体基板内において広範囲に拡散しやすくなり、Ｐ型の不純物（例えばＢ（ホウ素））のゲート電極に対するオーバーラップ量が大きくなり、ＭＯＳＦＥＴの耐圧が低下する虞がある。
【０１１２】
そこで、本実施の形態の半導体装置では、図２７に示すように、ＭＯＳＦＥＴのドレイン領域側のゲート電極の側壁にのみサイドウォール２４を形成した状態でイオン注入を行ってＮ−−領域１１を形成することで、Ｎ−−領域１１の形成工程において注入するＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることを防いでいる。
【０１１３】
これにより、Ｎ−−領域１１のＬＤＤ層６の内側に形成され、Ｎ−−領域１１を構成するＰ型不純物（例えばＢ（ホウ素））がチャネル領域側のＬＤＤ層６の端部よりも外側に導入されることを防ぐことができる。従って、微細化された半導体装置であってＬＤＤ層６を形成するためのイオン注入エネルギーを低く抑える必要がある半導体装置でも、Ｐ型の不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることに起因する耐圧の低下を防ぎ、前記実施の形態１と同様の効果を得ることができる。よって、半導体装置の微細化の際に起きる低耐圧化の問題が発生することを防ぎ、半導体装置の微細化を容易にすることで半導体装置の性能を向上させることができる。
【０１１４】
以下に、図２８〜図３０を用いて本実施の形態の半導体装置の製造工程を説明する。
【０１１５】
まず、図５〜図１２を用いて説明した工程と同様の工程を行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面上にゲート電極４を形成し、半導体基板１の主面にＰウエル１０、ＬＤＤ層６および７を形成する。その後、図１３を用いて説明したイオン注入工程は行わずに、図１４および図１５を用いて説明したイオン注入工程を行うことでＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面にＬＤＤ層６ｂを形成し、複数のゲート電極４のそれぞれの側壁にオフセットスペーサ１６を形成する。
【０１１６】
続いて、図２８に示すように、複数のゲート電極４を覆うように半導体基板１の主面上の全面にＣＶＤ法などにより例えば窒化シリコン膜からなる絶縁膜を形成（堆積）した後、ドライエッチング法を用いて前記絶縁膜を一部除去し、ゲート電極４の上面および半導体基板１の主面を露出させることにより、各ゲート電極４の両側の側壁に前記絶縁膜からなるサイドウォール２４を自己整合的に形成する。なお、ここではオフセットスペーサ１６およびサイドウォール２４のそれぞれの膜の部材に別の材料を用いるものとする。例えば、オフセットスペーサ１６に酸化シリコン膜を用いた場合、サイドウォール２４には窒化シリコン膜を用いる。
【０１１７】
次に、図２９に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のゲート電極４の側壁に形成されたサイドウォール２４を覆い、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４のもう一方の側壁と、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ以外の領域の各ゲート電極４の両側の側壁とに形成されたサイドウォール２４を露出するフォトレジスト膜Ｐ９を形成する。
【０１１８】
続いて、フォトレジスト膜Ｐ９をエッチングマスクとしてエッチングを行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側のゲート電極４の側壁と、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の側壁とに形成されたサイドウォール２４を除去する。このとき、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のゲート電極４の側壁に形成されたサイドウォール２４はフォトレジスト膜Ｐ９により覆われているため、エッチングにより除去されずに残る。
【０１１９】
次に、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の一方の側壁にサイドウォール２４を残した状態で、図１３を用いて説明したＰ型不純物（例えばＢ（ホウ素））の注入をＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のみに行うことにより、ＬＤＤ層６内にＬＤＤ層６よりも不純物濃度が低いＮ−−領域１１を形成する。
【０１２０】
なお、図２９におけるＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側にサイドウォール２４を残す工程は、前述の図１２および図１３に示すフォトレジスト膜Ｐ３を形成するために用いたマスクと同じマスクを用いても良い。この場合、フォトレジスト膜のネガ・ポジを反転させることで、図２９のフォトレジスト膜Ｐ９のようなパターンを形成できる。これによりマスクの数を削減できるため、製造コストを減少させることができる。
【０１２１】
次に、図１６〜図２２を用いて説明した工程と同様の工程を行うことにより、図３０に示す本実施の形態の半導体装置が完成する。
【０１２２】
本実施の形態の半導体装置の製造工程では、前記実施の形態１と異なり、Ｎチャネル型高耐圧ＭＯＳＦＥＴのゲート電極４のドレイン領域側の側壁にのみサイドウォール２４を形成している。これにより、半導体装置の微細化によりゲート電極の膜厚を小さくする必要があるＭＯＳＦＥＴにおいて、ゲート電極をイオンが突き抜けない程度にＬＤＤ層を形成する際のイオン注入エネルギーが制限される場合に、図２７に示すＮ−−領域１１を形成するために打ち込むＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることを防ぐことを可能としている。
【０１２３】
これにより、Ｐ型不純物（例えばＢ（ホウ素））が、ゲート電極４直下の領域であってＬＤＤ層６の外側の領域に拡散することによる耐圧の低下を防ぐことができる。したがって、半導体装置を微細化に伴いＬＤＤ層の形成のための注入エネルギーを低減する場合であっても、前記実施の形態１と同様の効果を得ることができる。
【０１２４】
なお、図２７および図３０ではＮ−−領域１１がゲート電極４にオーバーラップしていないが、ここではＮ−−領域１１を形成するために打ち込んだＰ型不純物がＬＤＤ層６よりも外側に導入されること防ぐことが重要であるため、Ｎ−−領域１１はゲート電極４とオーバーラップしてもしていなくてもよい。
【０１２５】
（実施の形態４）
本実施の形態では、前記実施の形態１で示したＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図９参照）のソース領域に、炭素を注入することによって、半導体領域１３（図３１参照）を形成している。なお、以下の説明では炭素（Ｃ）を例示しているが、半導体領域１３を形成するために注入する他の元素として、ゲルマニウム（Ｇｅ）、フッ素（Ｆ）または窒素（Ｎ２）が挙げられる。
【０１２６】
図３１に本実施の形態の半導体装置の断面図を示す。炭素（Ｃ）をソース領域側に注入して半導体領域１３を形成することによって、半導体領域１３の底部付近に結晶欠陥を形成することができる。この結晶欠陥は、ドレイン端部でのインパクトイオン化によって発生したキャリアを回収し、イオンパクトイオン化による耐圧低下を防ぐ働きを有する。また半導体領域１３をＰウエル（Ｐ−領域）１０よりも深い領域に高いエネルギーで注入することによって、不純物に起因した素子同士の性能ばらつきの低減効果も期待できる。
【０１２７】
以下に、本実施の形態の半導体装置の製造方法について、図３２を用いて説明する。図３２は製造工程中の本実施の形態の半導体装置の断面図である。
【０１２８】
まず、前記実施の形態１の図５〜図９と同様の工程を行う。そして、図１０の工程を行う前に、図３２に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側のみを露出するようにフォトレジスト膜で半導体基板１の主面を覆い、半導体基板１に炭素を注入して半導体領域１３を形成する。この時、炭素の注入エネルギーは１０〜５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２、注入角度は０°〜２５°とする。半導体領域１３は、Ｐウエル（Ｐ−領域）１０よりも接合深さが深く、ドレイン側のＬＤＤ層６と同程度の接合深さを有する。このように深い位置に半導体領域１３を形成する理由は、ゲート電極４近傍のドレイン領域の端部近くに結晶欠陥があるとリーク電流の発生源となる可能性があるためである。信頼性を考慮すると、半導体領域１３の底部の結晶欠陥はゲート電極４から遠い位置に形成されることが望ましい。
【０１２９】
この後の工程は、図１０〜図２２と同様の工程を行うことで、図３１の構造を得ることができる。なお、炭素を注入する工程は、図１０の工程の前に限られず、図１０のＰウエル（Ｐ−領域）１０を形成する工程の後に行ってもよく、図１１のＬＤＤ層７を形成する工程の後に行ってもよい。
【０１３０】
また、炭素（Ｃ）に代えて、ゲルマニウム（Ｇｅ）、フッ素（Ｆ）または窒素（Ｎ２）を注入することで半導体領域１３を形成する場合は、図３２を用いて説明したイオン注入を以下の条件で行う。ゲルマニウム（Ｇｅ）の場合は、注入エネルギーは４０〜１５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。フッ素（Ｆ）の場合は、注入エネルギーは１０〜５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。窒素（Ｎ２）の場合は、注入エネルギーは３０〜７０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３１】
なお、本実施の形態は、他の実施の形態２および３に適用することも可能であり、それにより、本実施の形態と同様の効果を得ることができる。
【０１３２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３３】
例えば、前記実施の形態１〜４では、Ｎ型不純物としてＰ（リン）を例示し、Ｐ型不純物としてＢ（ボロン）を例示しているが、これに限られず、Ｎ型不純物としてＡｓ（ヒ素）や、Ｐ型不純物としてＢＦ２（フッ化ボロン）を用いてもよい。
【産業上の利用可能性】
【０１３４】
本発明は、Ｐ型不純物（ホウ素またはフッ化ホウ素などの拡散しやすい不純物）を含む半導体領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１３５】
１ 半導体基板
１Ａ Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｂ Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｃ Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域
１Ｄ Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域
２ Ｐウエル
２ｂ Ｎウエル
２ｃ Ｐウエル
２ｄ Ｎウエル
３ ゲート絶縁膜
３ａｂ、３ｃｄ 絶縁膜
３ｂ、３ｃ、３ｄ ゲート絶縁膜
４ ゲート電極
５、５ｇ 拡散層
６、６ｂ〜６ｇ ＬＤＤ層（Ｎ−領域）
７、７ｅ〜７ｇ ＬＤＤ層（Ｎ−領域）
８、８ｂ〜８ｄ、８ｇ 拡散層
１０ Ｐウエル（Ｐ−領域）
１０ｃ、１０ｄ ハロー領域（Ｐ−領域）
１０ｆ、ｇ Ｐウエル
１１ Ｎ−−領域
１２ エピタキシャル層
１３ 半導体領域
１４ シリサイド層
１５ 素子分離領域
１６ オフセットスペーサ
１７ サイドウォール
１９ 層間絶縁膜
１９ａ エッチストッパ膜
２０ コンタクトプラグ
２１ ストッパ絶縁膜
２２ 層間絶縁膜
２３ 絶縁膜
２４ サイドウォール
Ｈｎ Ｎチャネル型高耐圧ＭＯＳＦＥＴ
Ｈｐ Ｐチャネル型高耐圧ＭＯＳＦＥＴ
Ｌｎ Ｎチャネル型低耐圧ＭＯＳＦＥＴ
Ｌｐ Ｐチャネル型低耐圧ＭＯＳＦＥＴ
Ｍ１ 配線
Ｐ１〜Ｐ９ フォトレジスト膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高耐圧の半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）内に形成される素子の一つに、入出力（インプット／アウトプット：Ｉ／Ｏ）に用いられる高耐圧な電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）がある。
【０００３】
特許文献１（特開平６−３１８６９８号公報）には、チャネル領域の表面の両端部分にＮ−ソース／ドレイン領域の下方にまで延びる高濃度のＰ層を形成し、さらにＮ＋ソース／ドレイン領域とＮ−ソース／ドレイン領域との境界領域の一部に高濃度のＰ層を形成することで、素子の遅延時間の増加と基板バイアス電圧によるしきい値電圧の上昇を低減するとともに、基板パンチスルー現象を防止することが記載されている。
【０００４】
特許文献２（特開２００２−１３４７４３号公報）には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタにおいて、入出力パッドからサージが入力された場合に、高濃度ドレイン領域から基板領域に形成されるｐｎ接合部の濃度変化が急峻なことを利用してサージを逃すことが記載されている。
【０００５】
特許文献３（特開２００７−１０３８３７号公報）には、左右非対称のソース・ドレイン領域を有する電界効果トランジスタ（以下単にＭＯＳＦＥＴという）において、ドレイン領域を、基板主面のエクステンションと、その周辺を囲むエクステンションと、さらにそれよりも外側に形成されたポケット層とにより構成することが記載されている。
【０００６】
特許文献４（米国特許第７，３９３，７５２号公報）では、基板上の不純物濃度が低いエピタキシャル層上に形成されたゲート電極と、ソース領域側のエピタキシャル層に高いエネルギーで不純物が注入されて形成されたウエルと、ウエルに自己整合的に形成されたハロー領域と、ドレイン領域側にゲート電極と重なるように形成されたＬＤＤ（Lightly Doped Drain）層とによりパワーＭＯＳＦＥＴを構成することが記載されている。これにより、マスクおよび処理工程を追加せずに、パワーＭＯＳＦＥＴを微細化することができるとしている。
【０００７】
特許文献５（特開２００９−２４５９９８号公報）には、左右非対称のソース・ドレイン領域を有する高耐圧トランジスタにおいて、チャネル領域を、ｐ型不純物を高濃度に有する高濃度領域と、ｎ型不純物領域（オフセット不純物領域）の端部と高濃度領域の端部との間の領域であって高濃度領域よりもｐ型不純物を低濃度に有する低濃度領域とから構成することにより、オン抵抗が低く十分な耐圧を有する高耐圧トランジスタを提供することが記載されている。
【０００８】
特許文献６（特開２００８−２３５４０７号公報）には、ドレイン不純物拡散領域の不純物拡散プロファイルにおけるＬＤＤ層のチャネル側端がゲート絶縁膜から離隔して基板内部に埋め込まれたトランジスタを形成することにより、ゲート電極とドレイン電極との間でゲート絶縁膜に加わる電界を低減することが記載されている。ここではＰ型の不純物を傾斜注入することによって、ソース領域側とドレイン領域側のＬＤＤ層を非対称に形成している。
【０００９】
なお、特許文献３〜６では、いずれも電界をオン状態とオフ状態に分けて議論していないため、オン状態およびオフ状態のいずれの場合でも耐圧を向上できるのかどうかが不明である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平６−３１８６９８号公報
【特許文献２】特開２００２−１３４７４３号公報
【特許文献３】特開２００７−１０３８３７号公報
【特許文献４】米国特許第７，３９３，７５２号公報
【特許文献５】特開２００９−２４５９９８号公報
【特許文献６】特開２００８−２３５４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
半導体装置内の入出力に使用される素子を含む領域（Ｉ／Ｏ部）において用いられるＭＯＳＦＥＴは、動作電圧が外部の装置から供給される電圧により決まるため、スケーリング側に従って動作電圧を小さくすることができない。したがって、Ｉ／Ｏ部において用いられる高耐圧ＭＯＳＦＥＴを微細化する場合は、決められた動作電圧下でソース・ドレイン間においてパンチスルーを起こさず、さらにドレイン端の電界を緩和し、インパクトイオンの発生を防ぐ必要がある。また、耐圧を確保するため、ドレイン領域側のＬＤＤ層とウエルとの間の電界が、ＭＯＳＦＥＴがオン状態であってもオフ状態であっても緩和されるような構造を実現し、ソース領域側への空乏層の伸びを小さくすることが重要となる。
【００１２】
本発明の目的は、半導体装置の性能を向上させることにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の好ましい一態様である半導体装置は、ＭＯＳＦＥＴのドレイン領域側のＬＤＤ層内に、前記ＬＤＤ層よりも不純物濃度層が低いＮ−−層を形成してドレイン領域のチャネル領域側の端部の不純物濃度を低下させ、さらにソース領域側のＬＤＤ層をドレイン領域側のＬＤＤ層よりも浅い接合深さで、且つ低い不純物濃度で形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】基板表面の不純物濃度の分布を示すグラフである。
【図３】ソース領域における深さ方向の不純物の濃度分布を示すグラフである。
【図４】ドレイン領域における深さ方向の不純物の濃度分布を示すグラフである。
【図５】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】本発明の実施の形態２である半導体装置の断面図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】本発明の実施の形態３である半導体装置の断面図である。
【図２８】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】本発明の実施の形態４である半導体装置の断面図である。
【図３２】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図３３】第１の比較例である半導体装置の断面図である。
【図３４】第２の比較例である半導体装置の断面図である。
【図３５】第３の比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
（実施の形態１）
まず、図１を用いて本発明の実施の形態の半導体装置を説明する。図１には、本実施の形態の半導体装置を構成するＮチャネル型高耐圧ＭＯＳＦＥＴ（高耐圧トランジスタ）Ｈｎの断面図を示している。図１に示すＮチャネル型高耐圧ＭＯＳＦＥＴＨｎは半導体装置のＩ／Ｏ部に設けられ、例えばＮチャネル型高耐圧ＭＯＳＦＥＴＨｎが形成された半導体チップの外部から供給される入力電圧により動作し、または半導体チップの外部に出力するために用いられる半導体素子である。図１では半導体基板１およびその上面に形成されたＮチャネル型高耐圧ＭＯＳＦＥＴＨｎのみを示しており、その他のＭＯＳＦＥＴ、素子分離領域は図示しておらず、また、半導体基板１上に形成されたコンタクトプラグ、層間絶縁膜および配線の図示は省略している。
【００２１】
図１に示すように、本実施の形態の半導体装置は例えば単結晶のＳｉ（シリコン）からなる半導体基板１を有し、半導体基板１の主面にはＰ型の不純物（例えばＢ（ホウ素））が導入されたＰウエル２が形成されており、半導体基板１の主面上にはＰウエル２の上面に接して例えば酸化シリコン膜などからなるゲート絶縁膜３が形成され、ゲート絶縁膜３上には例えばポリシリコン膜からなるゲート電極４が形成されている。ゲート電極４のゲート長方向において、ゲート電極の横の半導体基板１の主面にはソース領域およびドレイン領域が形成されている。ゲート電極４の両側の側壁には、例えば酸化シリコン膜および窒化シリコン膜の積層膜からなるサイドウォールが形成されている。
【００２２】
ソース領域およびドレイン領域はゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２を挟むように位置している。
【００２３】
ソース領域側の半導体基板１の主面には、拡散層５、ＬＤＤ層（Ｎ−領域）７およびＰウエル（Ｐ−領域）１０が形成されている。拡散層５およびＬＤＤ層７はいずれもＮ型の不純物（例えばＰ（リン））が導入された半導体領域であり、Ｎ＋層である拡散層５の方がＮ−層であるＬＤＤ層７よりも高い不純物濃度を有し、拡散層５の方がＬＤＤ層７よりも深い接合深さを有している。ＬＤＤ層７は拡散層５よりもゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２に近い領域に形成されている。Ｐウエル１０はＬＤＤ層７よりもゲート電極４の直下の半導体基板１の主面に形成されたＰウエル２に近い領域に形成され、また、ＬＤＤ層７よりも深く拡散層５よりも浅い接合深さを有している。Ｐウエル１０は、半導体基板１内において拡散層５と接していない領域のＬＤＤ層７の外側を覆うように形成されている。また、Ｐウェル１０はＰウエル２よりも不純物濃度が高い領域である。ＬＤＤ層７およびＰウエル１０はゲート電極４の直下の領域に形成され、平面視においてゲート電極４と重なるように配置されている。ソース領域は、拡散層５およびＬＤＤ層７により構成されている。
【００２４】
ドレイン領域側の半導体基板１の主面には、拡散層８、Ｎ−−領域１１およびＬＤＤ層（Ｎ−領域）６が形成されている。Ｎ−−領域１１は拡散層８よりも深い接合深さで形成されており、ＬＤＤ層（Ｎ−領域）６はＮ−−領域１１よりも深い接合深さで形成されている。つまり、半導体基板１の主面から反対側の裏面方向に向かって、拡散層８、Ｎ−−領域１１およびＬＤＤ層６が順に形成されている。ドレイン領域は、拡散層８、Ｎ−−領域１１およびＬＤＤ層６により構成されている。Ｎチャネル型高耐圧ＭＯＳＦＥＴＨｎは、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、拡散層８、Ｎ−−領域１１およびＬＤＤ層６を含んでいる。
【００２５】
拡散層８、Ｎ−−領域１１およびＬＤＤ層６はいずれもＮ型の不純物（例えばＰ（リン））が導入された半導体領域であり、Ｎ−領域であるＬＤＤ層６はＮ−−領域１１よりもＮ型の不純物濃度が高く、Ｎ＋領域である拡散層８はＬＤＤ層６よりもＮ型の不純物濃度が高い。
【００２６】
また、半導体基板１の主面において、ゲート電極４の直下の半導体基板１の主面からゲート長方向に離れるように、ＬＤＤ層６、Ｎ−−領域１１および拡散層８が順に形成されている。つまり、半導体基板１の主面に形成された拡散層８、Ｎ−−領域１１およびＬＤＤ層６のうち、ゲート電極４の直下の半導体基板１の主面の最も近くに形成されているのはＬＤＤ層６であり、ゲート電極４の直下の半導体基板１の主面に対してＬＤＤ層６よりも遠い位置にＮ−−領域１１が形成され、さらに遠い位置に拡散層８が形成されている。
【００２７】
つまり、半導体基板１内においては、拡散層８の外側を覆うようにＮ−−領域１１が形成され、さらにＮ−−領域１１の外側を覆うようにＬＤＤ層６が形成されている。したがって、ゲート長方向における半導体基板１の主面には、ソース領域側の拡散層５からドレイン領域側の拡散層８にかけて、順に拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、ＬＤＤ層６、Ｎ−−領域１１および拡散層８が形成されている。
【００２８】
なお、ＬＤＤ層６、７は半導体基板１の主面に対して斜めの方向からイオン注入を行って不純物が導入されているため、半導体基板１の主面に対して垂直な方向からイオン注入を行って不純物が導入する場合に比べてゲート電極４の直下の半導体基板１の主面に深く潜り込むように形成されている。つまり、ＬＤＤ層６、７は半導体基板１の主面に対して垂直な方向からイオン注入を行って不純物が導入してＮ型層を形成する場合に比べてゲート電極４とのオーバーラップ量、すなわち平面視においてゲート電極４と重なる面積が大きくなっている。
【００２９】
ただし、ドレイン領域側のＬＤＤ層６はソース領域側のＬＤＤ層７よりも深い接合深さを有しており、また、Ｎ型の不純物（例えばＰ（リン））の濃度はＬＤＤ層７よりもＬＤＤ層６の方が高い。
【００３０】
次に、図３３〜図３５に示す比較例の半導体装置および図１に示す半導体装置を用いて本実施の形態の半導体装置の効果を説明する。なお、図３３〜図３５は半導体基板上に形成された比較例の半導体装置を構成するＮチャネル型のＭＯＳＦＥＴを示す断面図であり、半導体基板の主面上のその他の配線、層間絶縁膜などの構造体は図示を省略している。
【００３１】
Ｉ／Ｏ部などに用いられる高耐圧ＭＯＳＦＥＴは、その動作電圧が外部の装置から供給される電圧または外部に供給する電圧により決まるため、スケーリング則に従って動作電圧を小さくすることができない。このような高耐圧ＭＯＳＦＥＴを微細化する際には、決められた動作電圧においてソース・ドレイン間でパンチスルーが起きることを防ぐことが重要となる。また、ＭＯＳＦＥＴの耐圧は当該ＭＯＳＦＥＴがオン状態およびオフ状態のいずれの場合でも十分に確保されている必要がある。
【００３２】
そのための構造としては、例えば図３３に示すような構造がある。図３３は第１の比較例として示すＮチャネル型のＭＯＳＦＥＴであるが、ここで示す比較例の半導体装置はＰチャネル型のＭＯＳＦＥＴであっても構わない。
【００３３】
図３３に示すように、第１の比較例のＮチャネル型のＭＯＳＦＥＴを構成する半導体基板１の上面にはＰ型不純物（たとえばＢ（ホウ素））が添加されたＰウエル２が形成されており、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４の両側の側壁には、酸化シリコン膜などからなる絶縁膜であるオフセットスペーサ１６を介して、絶縁膜であるサイドウォール１７が形成されている。また、ゲート電極４を挟むように、半導体基板１の主面にはＮ型の不純物（例えばＰ（リン））が導入されて形成されたＬＤＤ層（Ｎ−領域）６ｅ、７ｅが形成されている。ＬＤＤ層６ｅ、７ｅ内には、ＬＤＤ層６ｅ、７ｅよりもＮ型不純物（例えばＰ（リン））が高い濃度で添加された拡散層（ソース電極）５および拡散層（ドレイン電極）８がイオン注入法によりそれぞれ形成されている。拡散層５および拡散層８は、ゲート電極４と、ゲート電極４の側壁に当該側壁側から順に形成されたオフセットスペーサ１６およびサイドウォール１７とを含む構造体を挟むように、半導体基板１の主面に形成されている。つまりゲート長方向において、拡散層５、拡散層８はゲート電極４を中心として左右対称に形成されており、ＬＤＤ層６ｅ、７ｅはゲート電極４を中心として左右対称に形成されている。このＭＯＳＦＥＴを形成する工程では、ゲート電極４をマスクとして半導体基板１の主面に不純物をイオン注入することにより、ＬＤＤ層６ｅ、７ｅを同時に形成する。
【００３４】
図３３のＭＯＳＦＥＴのように、ＬＤＤ層６ｅ、７ｅを深く左右対称に形成した構造では、半導体装置の微細化のためにゲート長を縮小した際、Ｐウエル２とＬＤＤ層６ｅ、７ｅとによって形成されたＰＮ接合での空乏層が拡がることによってパンチスルーが起こることがある。また同時にオン状態における電流値が増加し、それによって誘起されるインパクトイオン化の増加も懸念される。これは、ドレイン領域を構成するＬＤＤ層のチャネル領域側の端部のＮ型不純物の濃度が高いと、オン状態において電流の経路である基板表面における電界が強くなるためであり、オン状態の耐圧が劣化する原因となる。
【００３５】
なお、ここでいうインパクトイオン化とは、ＭＯＳＦＥＴにおいて、ソースからドレインに流れる電子がドレイン部の高電界で加速されて結晶格子と衝突することにより、電子、正孔を発生させる現象を指す。この衝突によるイオン化が起こると、ＭＯＳＦＥＴの耐圧が低下し、また、雑音（ノイズ）が大きくなるなどの問題が発生する。
【００３６】
したがって、高耐圧ＭＯＳＦＥＴのゲート長を縮小するなどして半導体装置を微細化する際には、ソース・ドレイン間でパンチスルーが起きることを防ぎ、さらにドレイン端の電界を緩和してインパクトイオンの発生を抑え、耐圧が低下することを防ぐ必要がある。
【００３７】
以上の問題を解決する手段として、例えば図３４または図３５に示すような半導体装置を用いることが考えられる。図３４に示す第２の比較例の半導体装置は図３３の半導体装置と似たような構造を有しているが、ソース領域側のＬＤＤ層（Ｎ−領域）７ｆとドレイン領域側のＬＤＤ層（Ｎ−領域）６ｆとを別のマスクを用いた別工程のイオン注入により形成している点で前記第１の比較例とは異なる。また、ソース領域側のＰウエル１０ｆをＬＤＤ層７ｆの下部に形成することで、ソース領域側のＰ型の不純物濃度を高めてソース領域側に空乏層が伸びることを防ぎ、ソース・ドレイン間のパンチスルーが起きることを防止している。しかし、図３４のような構造ではドレイン領域側のＬＤＤ層６ｆ、拡散層８およびＰウエル２の関係で電界が決まるため、それ以上に電界を緩和させることはできない。
【００３８】
一方、図３５に示す第３の比較例の半導体装置では、ソース領域側の拡散層５ｇを図３３および図３４のＭＯＳＦＥＴと同様にゲート電極４に隣接して形成し、ドレイン領域側の拡散層８ｇをゲート電極４およびサイドウォール１７からオフセットして形成している。つまり、拡散層５ｇとゲート電極４との距離に比べて、拡散層８ｇとゲート電極４とは大きく離れている。これにより、拡散層８ｇ側に空乏層を伸ばすことができるため、図３４に示すＭＯＳＦＥＴに対してさらなる電界緩和が期待できる。また、図３５のＭＯＳＦＥＴは拡散層５ｇおよび拡散層８ｇを囲うように半導体基板１内にＬＤＤ層（Ｎ−領域）６ｇ、７ｇがそれぞれ形成されており、ソース領域側の半導体基板１の主面には、ＬＤＤ層７ｇよりもゲート電極４に近い領域に高い不純物濃度を有するＰウエル１０ｇが形成されている。ただし、図３５に示すような構造では拡散層８ｇをオフセットして形成することによりＭＯＳＦＥＴの占有面積が増加することになる。
【００３９】
また、図示はしないが、ＭＯＳＦＥＴの耐圧を向上させる構造としては、第４の比較例として、図３４に示した不純物濃度が高いＰウエル１０ｆまたは図３５に示した不純物濃度が高いＰウエル１０ｇをいずれも形成せず、ゲート電極の片側からＰ型の不純物（例えばＢ（ホウ素））を傾斜注入することにより、ソース領域側とドレイン領域側のＬＤＤ層を非対称に形成する半導体装置も考えられる。この場合、ドレイン領域側のＬＤＤ層の最表面の濃度を下げることで、ドレイン・ゲート間の耐圧向上が期待できる。
【００４０】
ただし、このような装置ではＰ型の不純物（例えばＢ（ホウ素））の注入エネルギーが低く、ドレイン端の電界を緩和することができない。さらに、このような構造はドレイン領域側から空乏層が伸びることを防げず、パンチスルーしやすい構造であると考えられる。
【００４１】
図３３〜図３５に示した半導体装置は、ドレイン領域側のＬＤＤ層から伸びる空乏層の広がりを小さくする効果があると考えられるが、ドレイン端の電界を緩和するものではなく、ドレイン領域側のＬＤＤ層の濃度を調整することでしか、ドレイン領域側のＬＤＤ層とＰウエル２との間の電界を緩和することができない。
【００４２】
また、上述した図示しない第４の比較例の半導体装置では、傾斜注入を用いてＰ型の不純物（例えばＢ（ホウ素））をドレイン領域側のＬＤＤ層に注入して形成しているが、これはゲート電極とドレイン領域側のＬＤＤ層との間の電界を緩和するためであり、このような方法を用いてもドレイン領域側のＬＤＤ層と、チャネル領域であるＰウエルとの間の電界を緩和することはできない。
【００４３】
これに対し、本実施の形態の半導体装置は、ＭＯＳＦＥＴがオフ状態でもオン状態でもいずれの状態であってもドレイン領域側のＬＤＤ層とチャネル領域であるＰウエルとの間の電界を緩和することを可能とし、さらにソース領域側への空乏層の伸びを小さくするものである。
【００４４】
図１を用いて説明したように、本実施の形態ではソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅く且つ不純物濃度を低く形成し、さらに不純物濃度が高いＰウエル１０をＬＤＤ層７の周囲に形成することによってソース・ドレイン間に空乏層が伸びることを防ぎ、ソース・ドレイン間におけるパンチスルーの発生を防ぐことを可能としている。Ｎチャネル型ＭＯＳＦＥＴのしきい値電圧はソース領域側のＰ型の不純物（例えばＢ（ホウ素））の濃度で決まるため、ＬＤＤ層７の濃度を下げることにより高いしきい値電圧を実現することができる。ＬＤＤ層７の接合深さをＬＤＤ層６と同様に深くした場合、ＬＤＤ層７のＮ型不純物の濃度を高める必要がでてくるが、ＬＤＤ層７のＮ型不純物の濃度がＬＤＤ層６と同等に高くなると、パンチスルーが生じやすくなるため、ここではＬＤＤ層７の接合深さをＬＤＤ層６よりも低くしている。また、Ｐウエル１０の不純物濃度を高くすることによってしきい値電圧を上げることも可能であるが、素子ばらつきの観点からＰウエルの濃度は高くし過ぎない方が好ましい。
【００４５】
さらに、ドレイン領域側のＬＤＤ層６内にＮ型の不純物濃度が低いＮ−−領域１１を形成することにより、オン状態でもオフ状態でもインパクトイオン化が起こりにくいＭＯＳＦＥＴを実現することができる。その理由を以下に記す。
【００４６】
ＭＯＳＦＥＴのインパクトイオン化を防ぐ観点におけるドレイン側のＬＤＤ層の最適な不純物濃度は、オン状態よりもオフ状態の方が高いという性質がある。これは、オン状態では電流が流れる経路の電界と電流量とでインパクトイオンが発生率が決まり、一方、オフ状態ではＰウエルとドレイン領域側のＬＤＤ層との界面のＰＮ接合における最も強い電界によってインパクトイオンの発生率が決まるためである。よって、良好な耐圧を得るためのドレイン領域側のＬＤＤ層の最適な不純物濃度は、オフ状態とオン状態とで異なっている。
【００４７】
つまり、ドレイン領域側のＬＤＤ層内の、特にチャネル領域に近い端部のＮ型不純物の濃度が高くなると、ソース・ドレイン間の電流経路における電界が強くなるために、ＭＯＳＦＥＴのオン状態での耐圧が低下してしまう。そこで、本実施の形態ではドレイン領域内の電界が高くなることを防ぐため、図１に示すＮ−層であるＬＤＤ層６とＮ＋層である拡散層８との間に、Ｎ型の逆種であるＰ型の不純物（例えばＢ（ホウ素））を導入することで、半導体基板１の主面にＬＤＤ層６よりも不純物濃度が低いＮ−−領域１１を形成している。これにより、特に半導体基板１の主面では図２に示すようなＮ型不純物の濃度分布となる。
【００４８】
図２は本実施の形態の半導体装置のＭＯＳＦＥＴにおける半導体基板１（図１参照）の主面に導入されたＮ型不純物の濃度を示すグラフである。図２の横軸はゲート電極４の中心部の直下の位置を０とした場合のゲート長方向における距離であり、横軸の負の方向をソース領域側とし、正の方向をドレイン領域側としている。
【００４９】
また、図３および図４に、本実施の形態のＭＯＳＦＥＴのソース領域およびドレイン領域のそれぞれの半導体基板１（図１参照）の主面から深さ方向にかけての半導体基板１内のＮ型不純物の濃度分布を表わしたグラフを示す。図３はソース領域の半導体基板１の主面から半導体基板１の裏面に向かう方向である深さ方向における半導体基板１内の不純物濃度の分布を示したグラフであり、縦軸は不純物の濃度を示し、横軸は半導体基板１の主面の位置を０として半導体基板１の主面から深さ方向に向かう距離を示している。図４はドレイン領域の半導体基板１の主面から半導体基板１の裏面に向かう方向である深さ方向における半導体基板１内の不純物濃度の分布を示したグラフであり、縦軸は不純物の濃度を示し、横軸は半導体基板１の主面の位置を０として半導体基板１の主面から深さ方向に向かう距離を示している。
【００５０】
図３に示すように、ソース領域では半導体基板１の主面側から裏面側に向かって、Ｎ＋層（拡散層５）およびＰ層（Ｐウエル２）が形成されている。また、図４に示すように、ドレイン領域では半導体基板１の主面側から裏面側に向かって、Ｎ＋層（拡散層８）、Ｎ−−領域１１、Ｎ−層（ＬＤＤ層６）およびＰ層（Ｐウエル２）が形成されている。図４に示すようにドレイン領域にはＮ−−領域１１が形成されているため、Ｎ＋層（拡散層８）とＮ−層（ＬＤＤ層６）との間で不純物濃度がＮ−層（ＬＤＤ層６）よりも低くなっている。
【００５１】
ここで、図２に示すように、半導体基板１の主面には、ソース領域側からドレイン領域側に向かってＮ＋層（拡散層５）、Ｐ＋層（Ｐウエル１０）、Ｎ−層（ＬＤＤ層６）、Ｎ−−領域１１、Ｎ＋層（拡散層８）が順に形成されており、Ｎ−−領域１１が形成された領域では、ＬＤＤ層６よりも不純物濃度が低くなっている。本実施の形態の半導体装置では、このように半導体基板１の主面においてドレイン領域側のＬＤＤ層６と拡散層５との間に不純物濃度が低いＮ−−領域１１を形成することにより、半導体基板１の主面におけるドレイン領域の電界を緩和し、インパクトイオンの発生を防ぐことを可能としている。これにより、Ｐウエル２とＬＤＤ層６との間の耐圧が向上するため、半導体装置の性能を向上させることができる。
【００５２】
また、本実施の形態では、ドレイン領域側のＬＤＤ層６を形成する際のＮ型不純物（例えばＰ（リン））の注入濃度を調整することにより、ドレイン領域側のＬＤＤ層６の不純物濃度をＬＤＤ層７よりも高くしているため、オン状態で電流が流れる経路の電界は強くなり、一方で、オフ状態でのＰウエル２およびＬＤＤ層６間のＰＮ接合での電界は弱くなる。したがって、Ｐウエル２とＬＤＤ層６との間でインパクトイオンが発生することを防ぎ、耐圧を向上させることができるため、半導体装置の性能を向上させることができる。
【００５３】
また、ゲート電極４の側壁に形成するサイドウォールのゲート長方向の厚さを大きくする方法、または図３５を用いて説明したように拡散層をオフセットして形成する方法などを用いて、ソース・ドレイン間の間隔を広げてＭＯＳＦＥＴに流れる電流を小さくし、インパクトイオンの発生を低減することが考えられるが、このような構造を採用するとＭＯＳＦＥＴの面積が大きくなるため、素子の微細化の妨げとなる。これに対して、本実施の形態の半導体装置では、サイドウォールの厚さを大きくするなどしてソース・ドレイン間の間隔を広げることを行わずにＭＯＳＦＥＴの高耐圧化を可能としている。したがって、高耐圧なＭＯＳＦＥＴの微細化が容易になるため、半導体装置の性能を向上させることができる。
【００５４】
以下に、図５〜図２２を用いて本実施の形態の半導体装置を構成するＮチャネル型高耐圧ＭＯＳＦＥＴの製造方法を説明する。図５〜図２２は本実施の形態の半導体装置の製造工程を示す断面図であり、図１と異なり、本実施の形態の特徴を有するＮチャネル型の高耐圧ＭＯＳＦＥＴの他に、Ｐチャネル型の高耐圧ＭＯＳＦＥＴ、Ｎチャネル型の低耐圧ＭＯＳＦＥＴおよびＰチャネル型の低耐圧ＭＯＳＦＥＴを形成する領域も図示している。図５〜図２２では、図の左側から右側にかけて順にＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを示している。Ｎチャネル型またはＰチャネル型の高耐圧ＭＯＳＦＥＴは例えばＩ／Ｏ部に設けられるトランジスタであり、比較的高い電圧により駆動する。Ｎチャネル型またはＰチャネル型の低耐圧ＭＯＳＦＥＴはＮチャネル型またはＰチャネル型の高耐圧ＭＯＳＦＥＴよりも小さい電流および電圧で駆動するトランジスタであり、半導体装置内のコア部においてスイッチングなどの用途に用いられるものである。なお、ここで言うコア部とは、上記したＩ／Ｏ部とは異なり、Ｉ／Ｏ部よりも低い電流・電圧で駆動される素子により構成される回路などを含む領域である。
【００５５】
まず、図５に示すように、半導体基板１の主面に周知の技術を用いて素子分離領域１５を複数形成する。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄはそれぞれ素子分離領域１５によりその範囲を規定され、互いに分離されている。素子分離領域１５は例えばＳＴＩ（Shallow Trench Isolation）であるものとする。このとき、半導体基板１の主面の保護などを目的として半導体基板１の主面に熱酸化膜などを形成することが考えられるが、ここではその図示を省略する。
【００５６】
次に、図６に示すように、フォトリソグラフィ技術を用い、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのみを露出するようなフォトレジスト膜Ｐ１を半導体基板１上に形成する。続いて、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により注入し、半導体基板１の主面にＰウエル２を形成する。このとき、フォトレジスト膜Ｐ１により半導体基板１の主面の一部を覆うことで、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ以外の領域に不純物が導入されることを防ぐ。
【００５７】
次に、図７に示すように、フォトレジスト膜Ｐ１を除去した後、図６を用いて説明した方法と同様にして、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＤにＮ型の不純物（例えばＰ（リン））、Ｐ型の不純物（例えばＢ（ホウ素））およびＮ型の不純物（例えばＰ（リン））をそれぞれイオン注入する。これにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＤにＮウエル２ｂ、Ｐウエル２ｃおよびＮウエル２ｄを形成する。このとき、図６を用いて説明したイオン注入工程と同様に、目的の領域以外に不純物が導入されることを防ぐため、各イオン注入工程の前に目的の領域以外を覆うフォトレジスト膜（図示しない）を半導体基板１上に形成し、マスクとして利用する。このように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのそれぞれには別工程により不純物を導入し、ウエルを形成するものとするが、Ｐウエル２およびＰウエル２ｃは同一工程で形成してもよく、同様にＮウエル２ｂおよびＮウエル２ｄは同一工程で形成してもよい。
【００５８】
次に、図８に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂと、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄとで厚さが異なる２種類の絶縁膜を半導体基板１の上面に形成する。つまり、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面には比較的膜厚が厚い絶縁膜３ａｂを形成し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板１の主面には絶縁膜３ａｂよりも膜厚が薄い絶縁膜３ｃｄを形成する。
【００５９】
この場合は、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて半導体基板１の主面の全面上に絶縁膜３ａｂを形成した後に、フォトリソグラフィ技術およびウェットエッチング法などを用いてＮチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの絶縁膜３ａｂを除去する。その後、例えば熱酸化法を用いて半導体基板１の主面を加熱し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板１の主面に絶縁膜３ｃｄを形成する。絶縁膜３ａｂ、３ｃｄは例えば酸化シリコンからなる膜である。
【００６０】
次に、図９に示すように、半導体基板１の主面上の全面に例えばＣＶＤ法を用いてポリシリコン膜を形成（堆積）した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜およびその下部の絶縁膜３ａｂ、３ｃｄを加工（パターニング）し、前記ポリシリコン膜からなるゲート電極４と、絶縁膜３ａｂからなるゲート絶縁膜３、３ｂと、絶縁膜３ｃｄからなるゲート絶縁膜３ｃ、３ｄとを形成する。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａでは半導体基板１上にゲート絶縁膜３を介してゲート電極４が形成され、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂでは半導体基板１上にゲート絶縁膜３ｂを介してゲート電極４が形成され、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃでは半導体基板１上にゲート絶縁膜３ｃを介してゲート電極４が形成され、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄではゲート絶縁膜３ｄを介してゲート電極４が形成される。Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１ＡおよびＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４、ゲート絶縁膜３および３ｂのゲート長方向の幅は、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４、ゲート絶縁膜３ｃおよび３ｄのゲート長方向の幅よりも大きく形成する。
【００６１】
次に、図１０に示すように、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄと、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの一部の半導体基板１の主面およびゲート電極４の一部とを覆うようにフォトレジスト膜Ｐ２を形成する。なお、ここでフォトレジスト膜Ｐ２により覆ったＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面の一部は、後の工程により形成されるＮチャネル型高耐圧ＭＯＳＦＥＴのドレイン領域となる部分である。つまり、ここではＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の左右の半導体基板１の主面のうち、ドレイン領域側をフォトレジスト膜Ｐ２で覆い、ソース領域側を露出させる。
【００６２】
続いて、フォトレジスト膜Ｐ２、ゲート電極４およびゲート絶縁膜３から露出しているＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側の半導体基板１の主面のみにＰ型不純物（例えばＢ（ホウ素））を斜めイオン注入（傾斜注入）し、Ｐウエル１０を形成する。この工程でのイオン注入では、例えばＢ（ホウ素）を５〜３０ｋｅＶのエネルギー、１×１０１３〜３×１０１３ｃｍ−２のドーズ量および１０°〜４５°の角度で注入を行う。このように、半導体基板１の主面に対して垂直な方向からイオン注入を行うのではなく、半導体基板１の主面に対して斜めの方向から注入を行うことで、ゲート電極４の直下の半導体基板１の主面においてよりドレイン領域側に近い箇所にまでＰウエル１０が形成され、Ｐウエル１０のゲート電極４に対するオーバーラップする面積が大きくなる。
【００６３】
次に、図１１に示すように、フォトレジスト膜Ｐ２およびゲート電極４をマスクとして、半導体基板１の主面に対して垂直な方向からＮ型の不純物（例えばＰ（リン））をイオン注入することにより、ソース領域側のＬＤＤ層７を形成する。この注入工程では、例えばＰ（リン）を５〜１５ｋｅＶのエネルギー、５×１０１２〜２×１０１３ｃｍ−２のドーズ量でイオン注入を行う。ここでは、Ｐウエル１０よりも浅い接合深さでＬＤＤ層７を形成する。また、ＬＤＤ層７は半導体基板１の主面に対して垂直な方向にイオン注入をしているのに対し、Ｐウエル１０は斜めイオン注入により形成されているため、Ｐウエル１０の方がＬＤＤ層７よりもゲート電極４とのオーバーラップ量、すなわち平面視においてＰウエル１０とゲート電極４とが重なる領域が大きくなる。
【００６４】
次に、図１２に示すように、フォトレジスト膜Ｐ２を除去した後、Ｐウエル１０およびＬＤＤ層７が形成されたＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側と、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄとを覆うように半導体基板１上にフォトレジスト膜Ｐ３を形成する。これにより、図１０および図１１を用いて説明した工程ではフォトレジスト膜Ｐ２に覆われていたＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面が露出する。
【００６５】
続いて、フォトレジスト膜Ｐ３から露出している半導体基板１の主面にＮ型不純物（例えばＰ（リン））を斜めイオン注入することで、高耐圧ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６を形成する。ドレイン領域側のＬＤＤ層６の不純物の注入は、高耐圧ＭＯＳＦＥＴがオフの状態での耐圧が最も高くなる条件で行う。つまり、イオン注入は例えばＰ（リン）を６５ｋｅＶのエネルギー、５×１０１３〜１．５×１０１４ｃｍ−２のドーズ量、４５°の角度で行う。このとき、ＬＤＤ層６はＬＤＤ層７よりも深く、また、Ｐウエル１０よりも深い接合深さで形成する。ＬＤＤ層６は斜めイオン注入法により形成されるため、半導体基板１の主面に対して垂直にイオン注入を行う場合に比べてゲート電極４との平面視におけるオーバーラップ量が大きくなる。
【００６６】
次に、図１３に示すように、ドレイン領域側のＬＤＤ層６を形成した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））を、半導体基板１の主面に対して垂直な方向からイオン注入することで、Ｎ−−領域１１を形成する。注入条件は、例えばＢ（ホウ素）を５〜２０ｋｅＶのエネルギー、５×１０１３〜２×１０１４ｃｍ−２のドーズ量とする。Ｎ−−領域１１を形成する前記注入工程では、高耐圧ＭＯＳＦＥＴの電流経路で電界が一番強い領域にイオン注入し、ドレイン領域側のＬＤＤ層６を中性化する。これによってドレイン領域側のＬＤＤ層６の中にＮ型不純物（例えばＰ（リン））の濃度が低いＮ−−領域１１を作製する。
【００６７】
ここで注入するＰ型の不純物（例えばＢ（ホウ素））は、Ｎ−−領域１１がＬＤＤ層６よりもゲート電極４とのオーバーラップ量が少なくなるように注入する。つまり、ＬＤＤ層６の方がＮ−−領域１１よりもソース領域側に配置されるようにＮ−−領域１１を形成する。Ｐ型の不純物（例えばＢ（ホウ素））を打ち込んで形成する領域（Ｎ−−領域１１）の方がＬＤＤ層６よりもゲート電極４とのオーバーラップ量が大きい場合、ドレイン領域からの空乏層の伸びを抑え、短チャネル効果を改善する効果が期待できるが、電界が強くなり耐圧が劣化するため、耐圧を確保する観点から上記のようにＬＤＤ層６よりもＮ−−領域１１の方がゲート電極４とのオーバーラップ量が小さくなるようにする必要がある。
【００６８】
なお、ここではソース領域を構成するＬＤＤ層７などを先に形成する製造工程を説明しているが、ドレイン領域側のＬＤＤ層６、Ｎ−−領域１１などをソース領域側のＬＤＤ層７などより先に形成しても良い。
【００６９】
続いて、イオン注入した不純物の拡散などを目的として半導体基板１を熱処理するが、この場合、Ｎ−−領域１１中を形成するために打ち込んだＰ型不純物（例えばＢ（ホウ素））が、ＬＤＤ層６の外側のチャネル領域などに拡散しないような熱処理を行う。これは、ＬＤＤ層６の外側に濃度が高いＰ型半導体領域が形成されると、当該Ｐ型半導体領域とＬＤＤ層６との間に強いＰＮ接合が形成され、電界が強くなるためである。したがって、ここではＬＤＤ層６端部の電界が大きくなって耐圧が低下することを防ぐため、Ｎ−−領域１１中を形成するために打ち込んだＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６の外側に拡散しないように当該Ｐ型不純物の注入および熱処理による拡散を行っている。よって、チャネル層とＮ−−領域１１との間にはＮ−−領域１１よりもＮ型不純物濃度が高いＬＤＤ層６が介在することとなる。これにより、Ｎ−−領域１１はＬＤＤ層６内においてＬＤＤ層６よりも接合深さが浅く、Ｎ型不純物（例えばＰ（リン））の濃度が低い半導体領域として形成される。
【００７０】
次に、図１４に示すように、フォトレジスト膜Ｐ３を除去した後、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂを露出し、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを覆うフォトレジスト膜Ｐ４を半導体基板１上に形成する。続いて、露出した半導体基板１の主面にＰ型不純物（例えばＢ（ホウ素））を斜めイオン注入法により注入することにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４の左右の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｂを形成する。
【００７１】
次に、図１５に示すように、フォトレジスト膜Ｐ４を除去した後、複数のゲート電極４の表面を覆うように半導体基板１の主面上に例えばＣＶＤ法などにより酸化シリコン膜を形成し、続いてドライエッチング法により前記酸化シリコン膜を一部除去して半導体基板１の主面を露出させる。これにより、各ゲート電極４の側壁に前記酸化シリコン膜からなるオフセットスペーサ１６を自己整合的に形成する。
【００７２】
次に、図１６に示すように、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃを露出するフォトレジスト膜Ｐ５を形成し、露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することで、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対のハロー領域（Ｐ−領域）１０ｃを形成する。続いて、フォトレジスト膜Ｐ５から露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））をイオン注入することで、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｃを形成する。ハロー領域１０ｃはＬＤＤ層６ｃよりも深い接合深さを有しており、半導体基板１内においてＬＤＤ層６ｃを囲むように形成されている。
【００７３】
なお、図１６に示したハロー領域１０ｃおよびＬＤＤ層６ｃを形成する工程は、前述のオフセットスペーサ１６を形成する前に行ってもよい。
【００７４】
次に、図１７に示すように、フォトレジスト膜Ｐ５を除去した後、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを露出するフォトレジスト膜Ｐ６を形成し、露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））をイオン注入することで、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対のハロー領域（Ｐ−領域）１０ｄを形成する。続いて、フォトレジスト膜Ｐ６から露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することで、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対のＬＤＤ層（Ｎ−領域）６ｄを形成する。ハロー領域１０ｄはＬＤＤ層６ｄよりも深い接合深さを有しており、半導体基板１内においてＬＤＤ層６ｄを囲むように形成されている。
【００７５】
次に、図１８に示すように、フォトレジスト膜Ｐ６を除去した後、複数のゲート電極４の表面を覆うように半導体基板１の主面上に例えばＣＶＤ法などにより絶縁膜を形成し、続いてドライエッチング法により前記絶縁膜を一部除去して半導体基板１の主面を露出させる。これにより、各ゲート電極４の側壁に前記酸化シリコン膜からなるサイドウォール１７を自己整合的に形成する。前記絶縁膜は、例えば酸化シリコン膜および窒化シリコン膜の積層膜などからなる。
【００７６】
次に、図１９に示すように、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ（図１８参照）およびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄ（図１８参照）を露出するフォトレジスト膜Ｐ７を形成した後、露出した半導体基板１の主面にＰ型の不純物（例えばＢ（ホウ素））を高い濃度でイオン注入する。これにより、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｂを形成し、Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｄを形成する。この工程により、半導体基板１の主面のＩ／Ｏ部には、ゲート電極４、拡散層８ｂおよびＬＤＤ層６ｂを含むＰチャネル型高耐圧ＭＯＳＦＥＴＨｐが形成され、半導体基板１の主面のコア部には、ゲート電極４、ハロー領域１０ｄ、拡散層８ｄおよびＬＤＤ層６ｄを含むＰチャネル型低耐圧ＭＯＳＦＥＴＬｐが形成される。
【００７７】
次に、図２０に示すように、フォトレジスト膜Ｐ７を除去した後、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図１９参照）およびＮチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ（図１９参照）を露出するフォトレジスト膜Ｐ８を形成した後、露出した半導体基板１の主面にＮ型の不純物（例えばＰ（リン））を高い濃度でイオン注入する。これにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の両側の半導体基板１の主面に一対の拡散層５、８を形成し、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極４の両側の半導体基板１の主面に一対の拡散層８ｃを形成する。この工程により、半導体基板１の主面のＩ／Ｏ部には、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、拡散層８、Ｎ−−領域１１およびＬＤＤ層６を含むＮチャネル型高耐圧ＭＯＳＦＥＴＨｎが形成され、半導体基板１の主面のコア部には、ゲート電極４、ハロー領域１０ｃ、拡散層８ｃおよびＬＤＤ層６ｃを含むＮチャネル型低耐圧ＭＯＳＦＥＴＬｎが形成される。
【００７８】
このとき、Ｎチャネル型低耐圧ＭＯＳＦＥＴＨｎのドレイン領域側の拡散層８は、Ｎ−−層１１よりも浅い接合深さで形成し、また、ソース領域側の拡散層５は、Ｐウエル１０よりも深い接合深さで形成する。
【００７９】
次に、図２１に示すように、フォトレジスト膜Ｐ８を除去した後、周知のサリサイド技術により拡散層５、８ｂ、８ｃ、８ｄおよびゲート電極４のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。ここでは、半導体基板１上に形成したＮｉ（ニッケル）などを含む金属膜を、熱処理により下部の半導体層と反応させることで金属シリサイド層を形成する。
【００８０】
続いて、半導体基板１の主面上に、ゲート電極４を覆うようにエッチストッパ膜１９ａおよび層間絶縁膜１９を順次形成する。エッチストッパ膜１９ａは、例えば酸化シリコン膜の単体膜または薄い窒化シリコン膜からなり、その上の層間絶縁膜１９は厚い酸化シリコン膜からなる。エッチストッパ膜１９ａおよび層間絶縁膜１９の形成後、層間絶縁膜１９の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【００８１】
次に、図２２に示すように、層間絶縁膜１９上に形成したフォトレジスト膜（図示せず）をエッチングマスクとして用いて、エッチストッパ膜１９ａおよび層間絶縁膜１９をドライエッチングすることにより、エッチストッパ膜１９ａおよび層間絶縁膜１９を貫通する複数のコンタクトホール（貫通孔、孔）を形成する。前記複数のコンタクトホールは、拡散層５、８ｂ、８ｃ、８ｄおよびゲート電極４のそれぞれの上部のシリサイド層１４に達する孔である。
【００８２】
続いて、前記複数のコンタクトホール内に、タングステン（Ｗ）などからなる導電性のコンタクトプラグ（接続用導体部）２０を形成する。コンタクトプラグ２０を形成するには、例えば、コンタクトホールの底部および側壁を含む層間絶縁膜１９上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、前記バリア導体膜上にタングステン膜などからなる主導体膜を形成して前記コンタクトホールを埋め込み、層間絶縁膜１９上の不要な前記主導体膜および前記バリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグ２０を形成する。なお、図面の簡略化のために、図２２ではコンタクトプラグ２０を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【００８３】
続いて、コンタクトプラグ２０が埋め込まれた層間絶縁膜１９上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）２１および配線形成用の層間絶縁膜２２を順次形成する。ストッパ絶縁膜２１は、層間絶縁膜２２への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜２２に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜２１を窒化シリコン膜とし、層間絶縁膜２２を酸化シリコン膜とすることができる。
【００８４】
その後、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって層間絶縁膜２２およびストッパ絶縁膜２１の所定の領域にコンタクトプラグ２０を露出する複数の配線溝を形成した後、半導体基板１の主面上に例えば窒化チタン膜、タンタル膜または窒化タンタル膜などからなるバリアメタル膜を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、前記銅めっき膜により前記配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２０では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【００８５】
配線Ｍ１は、コンタクトプラグ２０を介して各ＭＯＳＦＥＴのソース・ドレインおよびゲート電極などと電気的に接続されている。その後、デュアルダマシン法などにより配線Ｍ１上に２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは２層目以降の配線の図示およびその製造工程の説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００８６】
本実施の形態では、図１０〜図１３を用いて説明したような斜めイオン注入法を利用して不純物の打ち込みを行うことにより、ゲート電極４を中心として左右非対称のソース・ドレイン領域を形成している。つまり、図１０を用いて説明したＰウエル１０の形成工程では、傾斜注入によってソース領域側のＰウエル１０のゲート電極４に対するオーバーラップ量を大きくすることで、ＭＯＳＦＥＴの動作時にドレイン領域側から伸びる空乏層を止め、短チャネル効果を改善することを可能としている。また、図１１を用いて説明したＬＤＤ層７の形成工程では、ＬＤＤ層７を形成することによってＮチャネル型高耐圧ＭＯＳＦＥＴのソース領域側の抵抗を低減することを可能にすると共に、ＬＤＤ層７をドレイン領域側のＬＤＤ層６（図１参照）よりも深さが浅く濃度が低い領域とすることによって、半導体基板１の主面から深い位置でパンチスルーしにくく、素子ばらつきの小さい構造とすることを可能としている。
【００８７】
これらの工程により、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅く且つ不純物濃度を低く形成し、さらに不純物濃度が高いＰウエル１０をＬＤＤ層７の周囲に形成することによってソース・ドレイン間に空乏層が伸びことを防ぎ、ソース・ドレイン間におけるパンチスルーの発生を防ぐことを可能としている。
【００８８】
また、図１を用いて説明したように、ドレイン領域側のＬＤＤ層６内に不純物濃度が低いＮ−−領域１１を形成することにより、ドレイン領域内の電界が高くなることを防ぎ、オン状態でもオフ状態でもインパクトイオン化が起こりにくいＭＯＳＦＥＴを実現することができる。
【００８９】
また、本実施の形態では、ドレイン領域側のＬＤＤ層６を形成する際のＮ型不純物（例えばＰ（リン））の注入濃度を調整することにより、ドレイン領域側のＬＤＤ層６の不純物濃度をＬＤＤ層７よりも高くしているため、オン状態で電流が流れる経路の電界は強くなり、一方で、オフ状態でのＰウエル２およびＬＤＤ層６間のＰＮ接合での電界は弱くなる。したがって、Ｐウエル２とＬＤＤ層６との間でインパクトイオンが発生することを防ぎ、耐圧を向上させることができる。上記のように、ＭＯＳＦＥＴの面積を大きくしなくても高耐圧化が可能となり、素子の微細化も容易になるため、半導体装置の性能を向上させることができる。
【００９０】
（実施の形態２）
本実施の形態では、Ｉ／Ｏ部のＮチャネル型高耐圧ＭＯＳＦＥＴのドレイン側の半導体基板１の主面をエピタキシャル成長させることにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴのドレインを構成するエピタキシャル層を設けた半導体装置について説明する。
【００９１】
図２３に示すように、本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴは前記実施の形態１において図１を用いて説明したＮチャネル型高耐圧ＭＯＳＦＥＴとほぼ同様の構造を有しているが、ドレイン側の半導体基板１内にはＮ−−領域１１は形成されておらず、ＬＤＤ層６のみが形成されており、ＬＤＤ層６上にエピタキシャル層１２がＬＤＤ層６の上面に接して形成され、エピタキシャル層１２の上面に拡散層８が形成されている。なお、拡散層８はエピタキシャル層１２の底面に達しておらず、エピタキシャル層１２内の上部のみに形成されている。よって、半導体基板の主面には、ソース領域側からドレイン領域側にかけて順に拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２およびＬＤＤ層６が形成されており、チャネル領域側のＬＤＤ層６の端部と拡散層８との間にはエピタキシャル層１２が形成されている。
【００９２】
エピタキシャル層１２はＬＤＤ層６よりもＮ型の不純物濃度が低いＮ型の半導体領域であり、ゲート電極４の一方の側壁に例えば酸化シリコンからなるオフセットスペーサ１６を介して配置されており、ゲート電極４と絶縁して形成されている。またエピタキシャル層１２は、ＬＤＤ層６が形成された半導体基板１の主面上に１０〜４０ｎｍの膜厚で形成されている。なお、図２３が本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴを示す断面図であり、図２３ではＭＯＳＦＥＴ上のシリサイド層、層間絶縁膜、コンタクトプラグおよび配線層などの図示は省略している。
【００９３】
エピタキシャル層１２は主にＳｉ（シリコン）からなり、Ｎ型の不純物（例えばＰ（リン））が導入されている。また、エピタキシャル層１２の上面にはＮ型の不純物（例えばＰ（リン））がＬＤＤ層６およびエピタキシャル層１２よりも高濃度で導入された拡散層８が形成されており、エピタキシャル層１２の直上にはゲート電極４の側壁にオフセットスペーサ１６を介してサイドウォール１７が形成されている。ここでは、ＬＤＤ層６、エピタキシャル層１２および拡散層８がドレイン領域を構成している。なお、エピタキシャル層１２の側壁であって、ゲート電極４の側壁のオフセットスペーサ１６と接していない方の側壁にもサイドウォール１７が形成されている。
【００９４】
図２３に示すように、本実施の形態のＮチャネル型高耐圧ＭＯＳＦＥＴＨｎは、ゲート電極４、拡散層５、ＬＤＤ層７、Ｐウエル１０、Ｐウエル２、拡散層８、ＬＤＤ層６およびエピタキシャル層１２を含んでいる。
【００９５】
ここでは、前記実施の形態１のようにＰ型の不純物（例えばＢ（ホウ素））を打ち込むのではなく、半導体基板１の一部の上面にエピタキシャル層を形成することで、ドレイン領域内にＬＤＤ層６よりも不純物濃度が低い領域を形成している。このようにしてＭＯＳＦＥＴのチャネル領域の近傍のドレイン端の一部の不純物濃度を低減することにより、前記実施の形態１と同様に電界を小さくしてインパクトイオン化を防ぎ、オン状態およびオフ状態のＭＯＳＦＥＴの耐圧を向上させている。
【００９６】
次に、本実施の形態の半導体装置の製造方法を図２４〜図２６を用いて説明する。図２４〜図２６は本実施の形態の半導体装置の製造工程を示す断面図であり、図５などと同様にＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを示している。
【００９７】
まず、図５〜図１２を用いて説明した工程と同様の工程を行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面上にゲート電極４を形成し、半導体基板１の主面にＰウエル１０、ＬＤＤ層６および７を形成する。その後、図１３を用いて説明したイオン注入工程は行わずに、図１４を用いて説明したイオン注入工程を行うことでＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面にＬＤＤ層６ｂを形成する。
【００９８】
続いて、図２４に示すように、ＣＶＤ法などを用いて半導体基板１の主面上に例えば酸化シリコン膜からなる膜厚５〜２０ｎｍの絶縁膜２３を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面上に形成された絶縁膜２３をドライエッチング法により除去し、他の領域の絶縁膜２３を残す。これにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面のみを露出させるように絶縁膜２３を開口させる。
【００９９】
なお、図２４ではゲート電極４の上面全体に絶縁膜２３が残される場合を例示しているが、ゲート電極４の上面の一部を露出するようにしてもよい。すなわち、ドライエッチングは異方性エッチングで行い、ゲート電極４の側面に絶縁膜２３を残し、フォトレジスト膜で覆われていないゲート電極４の上面の一部を露出するようにしてもよい。この場合、ゲート電極４のドレイン側の上面にもエピタキシャル層１２が形成されるが、Ｎチャネル型高耐圧ＭＯＳＦＥＴの特性に問題はない。
【０１００】
次に、図２５に示すように、絶縁膜２３から露出している半導体基板１の主面上、すなわちＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の半導体基板１の主面上にのみエピタキシャル成長法を用いて１０〜４０ｎｍの膜厚を有するエピタキシャル層１２を形成する。このとき、エピタキシャル層１２のＮ型の不純物濃度はＬＤＤ層６よりも低くなる。
【０１０１】
続いて、半導体基板１上の絶縁膜２３の一部をドライエッチング法により除去し、ゲート電極４の上面および半導体基板１の主面を露出させる。これにより、ゲート電極４の側壁に絶縁膜２３からなるオフセットスペーサ１６が自己整合的に形成される。
【０１０２】
なお、図２４におけるＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側の絶縁膜２３を除去する工程は、前述の図１２および図１３に示すフォトレジスト膜Ｐ３を形成するために用いたマスクと同じマスクを用いても良い。これによりマスクの数を削減できるため、製造コストを減少させることができる。なお、この場合には、上述のように、ゲート電極４のドレイン側の部分にもエピタキシャル層１２が形成されることになる。
【０１０３】
この後の工程は、前記実施の形態１において図１６〜図２２を用いて説明した工程と同様の工程を行うことにより、図２６に示す本実施の形態の半導体装置が完成する。ただし、図２０に対応する拡散層の形成工程では、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図２５参照）のドレイン領域側に拡散層８を形成する際、エピタキシャル層１２の上面にＮ型の不純物（例えばＰ（リン））をイオン注入して拡散層８を形成する。
【０１０４】
図２６に示すように、完成した本実施の形態の半導体装置のＮチャネル型高耐圧ＭＯＳＦＥＴは図２３に示す構造と同様の構造上にシリサイド層１４、エッチストッパ膜１９ａ、層間絶縁膜１９、コンタクトプラグ２０、ストッパ絶縁膜２１、層間絶縁膜２２、配線Ｍ１が形成された構造となっており、Ｐチャネル型高耐圧ＭＯＳＦＥＴ、Ｎチャネル型低耐圧ＭＯＳＦＥＴおよびＰチャネル型低耐圧ＭＯＳＦＥＴは前記実施の形態１と同様の構造となっている。
【０１０５】
上記の製造工程により形成した半導体装置では、前記実施の形態１において説明したＮ−−領域１１（図１参照）と同様に、Ｎチャネル型高耐圧ＭＯＳＦＥＴのドレイン領域内にＬＤＤ層６よりも不純物濃度が低い層であるエピタキシャル層１２を形成することにより、ドレイン領域の電界が大きくなることを防ぐことができ、前記実施の形態１と同様の効果を得ることができる。
【０１０６】
また、本実施の形態の半導体装置ではＮ−−領域１１（図１参照）を形成するためのＰ型の不純物（例えばＢ（ホウ素））の打ち込み工程がないため、不純物の分布のばらつきに起因した素子間の性能のばらつきの発生を抑えることができる。
【０１０７】
なお、ここでは図２３に示す拡散層８がエピタキシャル層１２の底面に達していない場合について説明したが、拡散層８はエピタキシャル層１２の上面から半導体基板１の内部にかけて形成されていても構わない。ただし、本実施の形態の半導体装置の特徴は、エピタキシャル層１２を形成することにより、ドレイン領域内のチャネル領域近傍の端部にＬＤＤ層６よりも不純物濃度が低い領域を設けることにあるため、エピタキシャル層１２内のゲート電極４側の端部に拡散層８が形成されていない領域を残す必要がある。
【０１０８】
（実施の形態３）
本実施の形態では、高耐圧ＭＯＳＦＥＴのゲート電極の一方の側壁にサイドウォールを追加して形成することにより、図１を用いて説明したＮ−−領域１１を形成するためのＰ型不純物（例えばＢ（ホウ素））が過度に拡散することを防ぐことを可能とする半導体装置について説明する。
【０１０９】
図２７に本実施の形態の半導体装置の断面図を示す。図２７に示す半導体装置は図１に示す前記実施の形態１の半導体装置とほぼ同様の構造を有しているが、図１の構造に加えて、ゲート電極４の一方の側壁にオフセットスペーサ１６を介してサイドウォール２４および１７が前記一方の側壁側から順に形成されている。ただし、ゲート電極４のもう一方の側壁にはサイドウォール２４は形成されておらず、前記もう一方の側壁側から順にオフセットスペーサ１６およびサイドウォール１７が形成されている。つまり、本実施の形態のＮチャネル型高耐圧ＭＯＳＦＥＴのゲート電極４の側壁のサイドウォールを構成する絶縁膜はドレイン領域側の方がソース領域側よりも多いため、ゲート電極４の側壁のサイドウォールは左右非対称の構造を有しており、ドレイン領域側のサイドウォールはソース領域側のサイドウォールに比べてゲート長方向の厚さが大きく形成されている。
【０１１０】
したがって、ゲート電極４およびゲート電極４の側壁のサイドウォールをマスクとしたイオン注入法により自己整合的に半導体基板１の主面に形成される拡散層５および８は、ゲート電極４を中心として左右対称に形成されていない。サイドウォール２４は例えば窒化シリコン膜などの絶縁膜からなり、ゲート電極４の一方の側壁に自己整合的に形成されている。
【０１１１】
微細化されたＭＯＳＦＥＴでは、ソース・ドレイン領域を構成する拡散層よりも接合深さが深いＬＤＤ層を形成するイオン注入工程において、打ち込まれたイオン（不純物）がゲート電極を突き抜けないように注入エネルギーを調整する必要がある。特に低耐圧のＭＯＳＦＥＴを有するコア部では素子の微細化が進むにつれてゲート電極の高さが低くなるため、ＬＤＤ層を形成するためのイオン注入のエネルギーは低くする必要がある。このとき、ＬＤＤ層を形成するために打ち込むＮ型の不純物（例えばＰ（リン））に比べて、図１に示すようなＮ−−領域１１を形成するために打ち込むＰ型の不純物（例えばＢ（ホウ素））の方が半導体基板内において広範囲に拡散しやすくなり、Ｐ型の不純物（例えばＢ（ホウ素））のゲート電極に対するオーバーラップ量が大きくなり、ＭＯＳＦＥＴの耐圧が低下する虞がある。
【０１１２】
そこで、本実施の形態の半導体装置では、図２７に示すように、ＭＯＳＦＥＴのドレイン領域側のゲート電極の側壁にのみサイドウォール２４を形成した状態でイオン注入を行ってＮ−−領域１１を形成することで、Ｎ−−領域１１の形成工程において注入するＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることを防いでいる。
【０１１３】
これにより、Ｎ−−領域１１のＬＤＤ層６の内側に形成され、Ｎ−−領域１１を構成するＰ型不純物（例えばＢ（ホウ素））がチャネル領域側のＬＤＤ層６の端部よりも外側に導入されることを防ぐことができる。従って、微細化された半導体装置であってＬＤＤ層６を形成するためのイオン注入エネルギーを低く抑える必要がある半導体装置でも、Ｐ型の不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることに起因する耐圧の低下を防ぎ、前記実施の形態１と同様の効果を得ることができる。よって、半導体装置の微細化の際に起きる低耐圧化の問題が発生することを防ぎ、半導体装置の微細化を容易にすることで半導体装置の性能を向上させることができる。
【０１１４】
以下に、図２８〜図３０を用いて本実施の形態の半導体装置の製造工程を説明する。
【０１１５】
まず、図５〜図１２を用いて説明した工程と同様の工程を行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板１の主面上にゲート電極４を形成し、半導体基板１の主面にＰウエル１０、ＬＤＤ層６および７を形成する。その後、図１３を用いて説明したイオン注入工程は行わずに、図１４および図１５を用いて説明したイオン注入工程を行うことでＰチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板１の主面にＬＤＤ層６ｂを形成し、複数のゲート電極４のそれぞれの側壁にオフセットスペーサ１６を形成する。
【０１１６】
続いて、図２８に示すように、複数のゲート電極４を覆うように半導体基板１の主面上の全面にＣＶＤ法などにより例えば窒化シリコン膜からなる絶縁膜を形成（堆積）した後、ドライエッチング法を用いて前記絶縁膜を一部除去し、ゲート電極４の上面および半導体基板１の主面を露出させることにより、各ゲート電極４の両側の側壁に前記絶縁膜からなるサイドウォール２４を自己整合的に形成する。なお、ここではオフセットスペーサ１６およびサイドウォール２４のそれぞれの膜の部材に別の材料を用いるものとする。例えば、オフセットスペーサ１６に酸化シリコン膜を用いた場合、サイドウォール２４には窒化シリコン膜を用いる。
【０１１７】
次に、図２９に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のゲート電極４の側壁に形成されたサイドウォール２４を覆い、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４のもう一方の側壁と、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ以外の領域の各ゲート電極４の両側の側壁とに形成されたサイドウォール２４を露出するフォトレジスト膜Ｐ９を形成する。
【０１１８】
続いて、フォトレジスト膜Ｐ９をエッチングマスクとしてエッチングを行うことにより、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側のゲート電極４の側壁と、Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＰチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄのゲート電極４の側壁とに形成されたサイドウォール２４を除去する。このとき、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のゲート電極４の側壁に形成されたサイドウォール２４はフォトレジスト膜Ｐ９により覆われているため、エッチングにより除去されずに残る。
【０１１９】
次に、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのゲート電極４の一方の側壁にサイドウォール２４を残した状態で、図１３を用いて説明したＰ型不純物（例えばＢ（ホウ素））の注入をＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側のみに行うことにより、ＬＤＤ層６内にＬＤＤ層６よりも不純物濃度が低いＮ−−領域１１を形成する。
【０１２０】
なお、図２９におけるＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのドレイン領域側にサイドウォール２４を残す工程は、前述の図１２および図１３に示すフォトレジスト膜Ｐ３を形成するために用いたマスクと同じマスクを用いても良い。この場合、フォトレジスト膜のネガ・ポジを反転させることで、図２９のフォトレジスト膜Ｐ９のようなパターンを形成できる。これによりマスクの数を削減できるため、製造コストを減少させることができる。
【０１２１】
次に、図１６〜図２２を用いて説明した工程と同様の工程を行うことにより、図３０に示す本実施の形態の半導体装置が完成する。
【０１２２】
本実施の形態の半導体装置の製造工程では、前記実施の形態１と異なり、Ｎチャネル型高耐圧ＭＯＳＦＥＴのゲート電極４のドレイン領域側の側壁にのみサイドウォール２４を形成している。これにより、半導体装置の微細化によりゲート電極の膜厚を小さくする必要があるＭＯＳＦＥＴにおいて、ゲート電極をイオンが突き抜けない程度にＬＤＤ層を形成する際のイオン注入エネルギーが制限される場合に、図２７に示すＮ−−領域１１を形成するために打ち込むＰ型不純物（例えばＢ（ホウ素））がＬＤＤ層６よりも大きくゲート電極４にオーバーラップすることを防ぐことを可能としている。
【０１２３】
これにより、Ｐ型不純物（例えばＢ（ホウ素））が、ゲート電極４直下の領域であってＬＤＤ層６の外側の領域に拡散することによる耐圧の低下を防ぐことができる。したがって、半導体装置を微細化に伴いＬＤＤ層の形成のための注入エネルギーを低減する場合であっても、前記実施の形態１と同様の効果を得ることができる。
【０１２４】
なお、図２７および図３０ではＮ−−領域１１がゲート電極４にオーバーラップしていないが、ここではＮ−−領域１１を形成するために打ち込んだＰ型不純物がＬＤＤ層６よりも外側に導入されること防ぐことが重要であるため、Ｎ−−領域１１はゲート電極４とオーバーラップしてもしていなくてもよい。
【０１２５】
（実施の形態４）
本実施の形態では、前記実施の形態１で示したＮチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図９参照）のソース領域に、炭素を注入することによって、半導体領域１３（図３１参照）を形成している。なお、以下の説明では炭素（Ｃ）を例示しているが、半導体領域１３を形成するために注入する他の元素として、ゲルマニウム（Ｇｅ）、フッ素（Ｆ）または窒素（Ｎ２）が挙げられる。
【０１２６】
図３１に本実施の形態の半導体装置の断面図を示す。炭素（Ｃ）をソース領域側に注入して半導体領域１３を形成することによって、半導体領域１３の底部付近に結晶欠陥を形成することができる。この結晶欠陥は、ドレイン端部でのインパクトイオン化によって発生したキャリアを回収し、イオンパクトイオン化による耐圧低下を防ぐ働きを有する。また半導体領域１３をＰウエル（Ｐ−領域）１０よりも深い領域に高いエネルギーで注入することによって、不純物に起因した素子同士の性能ばらつきの低減効果も期待できる。
【０１２７】
以下に、本実施の形態の半導体装置の製造方法について、図３２を用いて説明する。図３２は製造工程中の本実施の形態の半導体装置の断面図である。
【０１２８】
まず、前記実施の形態１の図５〜図９と同様の工程を行う。そして、図１０の工程を行う前に、図３２に示すように、Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのソース領域側のみを露出するようにフォトレジスト膜で半導体基板１の主面を覆い、半導体基板１に炭素を注入して半導体領域１３を形成する。この時、炭素の注入エネルギーは１０〜５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２、注入角度は０°〜２５°とする。半導体領域１３は、Ｐウエル（Ｐ−領域）１０よりも接合深さが深く、ドレイン側のＬＤＤ層６と同程度の接合深さを有する。このように深い位置に半導体領域１３を形成する理由は、ゲート電極４近傍のドレイン領域の端部近くに結晶欠陥があるとリーク電流の発生源となる可能性があるためである。信頼性を考慮すると、半導体領域１３の底部の結晶欠陥はゲート電極４から遠い位置に形成されることが望ましい。
【０１２９】
この後の工程は、図１０〜図２２と同様の工程を行うことで、図３１の構造を得ることができる。なお、炭素を注入する工程は、図１０の工程の前に限られず、図１０のＰウエル（Ｐ−領域）１０を形成する工程の後に行ってもよく、図１１のＬＤＤ層７を形成する工程の後に行ってもよい。
【０１３０】
また、炭素（Ｃ）に代えて、ゲルマニウム（Ｇｅ）、フッ素（Ｆ）または窒素（Ｎ２）を注入することで半導体領域１３を形成する場合は、図３２を用いて説明したイオン注入を以下の条件で行う。ゲルマニウム（Ｇｅ）の場合は、注入エネルギーは４０〜１５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。フッ素（Ｆ）の場合は、注入エネルギーは１０〜５０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。窒素（Ｎ２）の場合は、注入エネルギーは３０〜７０ｋｅＶとし、ドーズ量は１×１０１４〜１×１０１５ｃｍ−２とする。
【０１３１】
なお、本実施の形態は、他の実施の形態２および３に適用することも可能であり、それにより、本実施の形態と同様の効果を得ることができる。
【０１３２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３３】
例えば、前記実施の形態１〜４では、Ｎ型不純物としてＰ（リン）を例示し、Ｐ型不純物としてＢ（ボロン）を例示しているが、これに限られず、Ｎ型不純物としてＡｓ（ヒ素）や、Ｐ型不純物としてＢＦ２（フッ化ボロン）を用いてもよい。
【産業上の利用可能性】
【０１３４】
本発明は、Ｐ型不純物（ホウ素またはフッ化ホウ素などの拡散しやすい不純物）を含む半導体領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１３５】
１ 半導体基板
１Ａ Ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｂ Ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｃ Ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域
１Ｄ Ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域
２ Ｐウエル
２ｂ Ｎウエル
２ｃ Ｐウエル
２ｄ Ｎウエル
３ ゲート絶縁膜
３ａｂ、３ｃｄ 絶縁膜
３ｂ、３ｃ、３ｄ ゲート絶縁膜
４ ゲート電極
５、５ｇ 拡散層
６、６ｂ〜６ｇ ＬＤＤ層（Ｎ−領域）
７、７ｅ〜７ｇ ＬＤＤ層（Ｎ−領域）
８、８ｂ〜８ｄ、８ｇ 拡散層
１０ Ｐウエル（Ｐ−領域）
１０ｃ、１０ｄ ハロー領域（Ｐ−領域）
１０ｆ、ｇ Ｐウエル
１１ Ｎ−−領域
１２ エピタキシャル層
１３ 半導体領域
１４ シリサイド層
１５ 素子分離領域
１６ オフセットスペーサ
１７ サイドウォール
１９ 層間絶縁膜
１９ａ エッチストッパ膜
２０ コンタクトプラグ
２１ ストッパ絶縁膜
２２ 層間絶縁膜
２３ 絶縁膜
２４ サイドウォール
Ｈｎ Ｎチャネル型高耐圧ＭＯＳＦＥＴ
Ｈｐ Ｐチャネル型高耐圧ＭＯＳＦＥＴ
Ｌｎ Ｎチャネル型低耐圧ＭＯＳＦＥＴ
Ｌｐ Ｐチャネル型低耐圧ＭＯＳＦＥＴ
Ｍ１ 配線
Ｐ１〜Ｐ９ フォトレジスト膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下に形成された第１Ｐ型ウエルと、
前記第１ＰウエルよりもＰ型不純物濃度が高い第２Ｐ型ウエルと、
第１Ｎ型ＬＤＤ層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第１Ｎ型拡散層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高く、前記第１Ｎ型ＬＤＤ層よりも前記半導体基板の主面からの接合深さが深い第２Ｎ型ＬＤＤ層と、
前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第２Ｎ型拡散層と、
前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が低い半導体層と、
を有し、
前記半導体基板の主面には、前記ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層が形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面から反対側の裏面方向に向かって、前記第２Ｎ型拡散層、前記半導体層および前記第２Ｎ型ＬＤＤ層が順に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の主面には、前記ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層を有する第１電界効果トランジスタと、
前記第１電界効果トランジスタよりも低い電流で駆動する第２電界効果トランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第１Ｎ型拡散層は前記第２Ｐ型ウエルよりも接合深さが深いことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１Ｎ型拡散層側の前記ゲート電極の側壁に第１サイドウォールが形成されており、
前記第２Ｎ型拡散層側の前記ゲート電極の側壁に前記第１サイドウォールよりも前記ゲート長方向における膜厚が厚い第２サイドウォールが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素を含む半導体領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下に形成された第１Ｐ型ウエルと、
前記第１ＰウエルよりもＰ型不純物濃度が高い第２Ｐ型ウエルと、
第１Ｎ型ＬＤＤ層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第１Ｎ型拡散層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高く、前記第１Ｎ型ＬＤＤ層よりも前記半導体基板の主面からの接合深さが深い第２Ｎ型ＬＤＤ層と、
前記第２Ｎ型ＬＤＤ層の上面に接し、前記ゲート電極と絶縁されて形成された、前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が低いエピタキシャル層と、
前記エピタキシャル層の上面に形成され、前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第２Ｎ型拡散層と、
を有し、
前記半導体基板の主面には、前記ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエルおよび前記第２Ｎ型ＬＤＤ層が形成されていることを特徴とする半導体装置。
【請求項８】
前記半導体基板の主面には、前記ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記エピタキシャル層および前記第２Ｎ型拡散層を有する第１電界効果トランジスタと、
前記第１電界効果トランジスタよりも低い電流で駆動する第２電界効果トランジスタが形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第１Ｎ型拡散層は前記第２Ｐ型ウエルよりも接合深さが深いことを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素を含む半導体領域が形成されていることを特徴とする請求項７記載の半導体装置。
【請求項１１】
（ａ）半導体基板にＰ型の不純物を注入して第１Ｐ型ウエルを形成する工程と、
（ｂ）前記第１Ｐ型ウエルの上面の第１領域および第２領域の間の前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第２領域をマスクで覆う工程と、
（ｄ）前記（ｃ）工程の後、前記第１領域にＰ型の不純物を傾斜注入して第２Ｐ型ウエルを形成する工程と、
（ｅ）前記（ｃ）工程の後、前記第１領域にＮ型の不純物を注入して第１Ｎ型ＬＤＤ層を形成する工程と、
（ｆ）前記第１領域をマスクで覆う工程と、
（ｇ）前記（ｆ）工程の後、前記第２領域にＮ型の不純物を傾斜法入して第２Ｎ型ＬＤＤ層を形成する工程と、
（ｈ）前記第２Ｎ型ＬＤＤ層にＰ型の不純物を注入して、前記第２Ｎ型ＬＤＤ層よりも不純物濃度が低い半導体層を形成する工程と、
（ｉ）前記（ａ）〜（ｈ）工程の後、前記第１ゲート電極の側壁にサイドウォールを形成する工程と、
（ｊ）前記第１領域および前記第２領域に前記サイドウォールをマスクとしてＮ型の不純物を注入し、前記第１Ｎ型ＬＤＤ層および前記第２Ｎ型ＬＤＤ層よりも不純物濃度が高い第１Ｎ型拡散層および第２Ｎ型拡散層をそれぞれ形成する工程と、
を有し、
前記半導体基板の主面には、前記第１ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層が配置され、
前記第２Ｎ型ＬＤＤ層は前記第１Ｎ型ＬＤＤ層よりも不純物濃度が高く、且つ前記第１Ｎ型ＬＤＤ層よりも接合深さが深いことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２領域では、前記半導体基板の主面から裏面方向へ順に、前記第２Ｎ型拡散層、前記半導体層および前記第２Ｎ型ＬＤＤ層が形成されていることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１Ｎ型拡散層は前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが浅いことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記（ｂ）工程では前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、
（ｋ）前記（ｂ）工程の後、前記第２ゲート電極の横の前記半導体基板の主面にＮ型またはＰ型の不純物を導入して拡散層を形成することで、前記第２ゲート電極および前記拡散層を有する第２電界効果トランジスタを形成する工程をさらに有し、
前記第１ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層は第１電界効果トランジスタを構成し、
前記第２電界効果トランジスタは前記第１電界効果トランジスタよりも低い電流で駆動することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記（ｇ）工程は、
（ｇ１）前記第１ゲート電極の側壁に第１絶縁膜を自己整合的に形成する工程と、
（ｇ２）前記第１ゲート電極の第１領域側の側壁の前記第１絶縁膜を除去する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第１ゲート電極の側壁に第２絶縁膜を自己整合的に形成する工程と、
を含み、
前記第１領域側の前記サイドウォールは前記第２絶縁膜により構成され、前記第２領域側の前記サイドウォールは前記第１絶縁膜および前記第２絶縁膜により構成されていることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記（ｃ）工程で用いる前記マスクは第１フォトレジスト膜であり、
前記（ｇ２）工程では、前記第１フォトレジスト膜のパターンを反転させた第２フォトレジスト膜を用いて前記第１ゲート電極の第１領域側の側壁の前記第１絶縁膜を除去することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記（ｃ）工程後であって、前記（ｆ）工程前に、前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素からなる半導体領域を形成する工程をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１８】
（ａ）半導体基板にＰ型の不純物を注入して第１Ｐ型ウエルを形成する工程と、
（ｂ）前記第１Ｐ型ウエルの上面の第１領域および第２領域の間の前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第２領域をマスクで覆う工程と、
（ｄ）前記（ｃ）工程の後、前記第１領域にＰ型の不純物を傾斜注入して第２Ｐ型ウエルを形成する工程と、
（ｅ）前記（ｃ）工程の後、前記第１領域にＮ型の不純物を注入して第１Ｎ型ＬＤＤ層を形成する工程と、
（ｆ）前記第１領域をマスクで覆う工程と、
（ｇ）前記（ｆ）工程の後、前記第２領域にＮ型の不純物を傾斜法入して第２Ｎ型ＬＤＤ層を形成する工程と、
（ｈ）前記（ａ）〜（ｆ）工程の後、前記第１ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記（ｆ）工程の後、前記半導体基板の上面を覆う膜を形成する工程と、
（ｊ）前記膜を開口して前記第２Ｎ型ＬＤＤ層を露出させる工程と、
（ｋ）前記第２Ｎ型ＬＤＤ層上に前記２Ｎ型ＬＤＤ層よりもＮ型の不純物濃度が低いエピタキシャル層を形成する工程と、
（ｌ）前記第１領域および前記第２Ｎ型ＬＤＤ層に前記サイドウォールをマスクとしてＮ型の不純物を注入し、前記第１Ｎ型ＬＤＤ層および前記第２Ｎ型ＬＤＤ層よりも不純物濃度が高い第１Ｎ型拡散層および第２Ｎ型拡散層をそれぞれ形成する工程と、
を有し、
前記半導体基板の主面には、前記第１ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエルおよび前記第２Ｎ型ＬＤＤ層が配置され、
第２Ｎ型ＬＤＤ層は前記第１Ｎ型ＬＤＤ層よりも不純物濃度が高く、且つ前記第１Ｎ型ＬＤＤ層よりも接合深さが深いことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１Ｎ型拡散層は前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが浅いことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｂ）工程では前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、
（ｍ）前記（ｂ）工程の後、前記第２ゲート電極の横の前記半導体基板の主面にＮ型またはＰ型の不純物を導入して拡散層を形成することで、前記第２ゲート電極および前記拡散層を有する第２電界効果トランジスタを形成する工程をさらに有し、
前記第１ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記エピタキシャル層および前記第２Ｎ型拡散層は第１電界効果トランジスタを構成し、
前記第２電界効果トランジスタは前記第１電界効果トランジスタよりも低い電流で駆動することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記（ｃ）工程で用いる前記マスクは第１フォトレジスト膜であり、
前記（ｊ）工程では、前記第１フォトレジスト膜と同じパターンの第３フォトレジスト膜を用いて前記膜を開口することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
前記（ｃ）工程後であって、前記（ｆ）工程前に、前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素からなる半導体領域を形成する工程をさらに有することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下に形成された第１Ｐ型ウエルと、
前記第１ＰウエルよりもＰ型不純物濃度が高い第２Ｐ型ウエルと、
第１Ｎ型ＬＤＤ層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第１Ｎ型拡散層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高く、前記第１Ｎ型ＬＤＤ層よりも前記半導体基板の主面からの接合深さが深い第２Ｎ型ＬＤＤ層と、
前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第２Ｎ型拡散層と、
前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が低い半導体層と、
を有し、
前記半導体基板の主面には、前記ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層が形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面から反対側の裏面方向に向かって、前記第２Ｎ型拡散層、前記半導体層および前記第２Ｎ型ＬＤＤ層が順に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の主面には、前記ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層を有する第１電界効果トランジスタと、
前記第１電界効果トランジスタよりも低い電流で駆動する第２電界効果トランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第１Ｎ型拡散層は前記第２Ｐ型ウエルよりも接合深さが深いことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１Ｎ型拡散層側の前記ゲート電極の側壁に第１サイドウォールが形成されており、
前記第２Ｎ型拡散層側の前記ゲート電極の側壁に前記第１サイドウォールよりも前記ゲート長方向における膜厚が厚い第２サイドウォールが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素を含む半導体領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下に形成された第１Ｐ型ウエルと、
前記第１ＰウエルよりもＰ型不純物濃度が高い第２Ｐ型ウエルと、
第１Ｎ型ＬＤＤ層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第１Ｎ型拡散層と、
前記第１Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高く、前記第１Ｎ型ＬＤＤ層よりも前記半導体基板の主面からの接合深さが深い第２Ｎ型ＬＤＤ層と、
前記第２Ｎ型ＬＤＤ層の上面に接し、前記ゲート電極と絶縁されて形成された、前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が低いエピタキシャル層と、
前記エピタキシャル層の上面に形成され、前記第２Ｎ型ＬＤＤ層よりもＮ型不純物濃度が高い第２Ｎ型拡散層と、
を有し、
前記半導体基板の主面には、前記ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエルおよび前記第２Ｎ型ＬＤＤ層が形成されていることを特徴とする半導体装置。
【請求項８】
前記半導体基板の主面には、前記ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記エピタキシャル層および前記第２Ｎ型拡散層を有する第１電界効果トランジスタと、
前記第１電界効果トランジスタよりも低い電流で駆動する第２電界効果トランジスタが形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第１Ｎ型拡散層は前記第２Ｐ型ウエルよりも接合深さが深いことを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素を含む半導体領域が形成されていることを特徴とする請求項７記載の半導体装置。
【請求項１１】
（ａ）半導体基板にＰ型の不純物を注入して第１Ｐ型ウエルを形成する工程と、
（ｂ）前記第１Ｐ型ウエルの上面の第１領域および第２領域の間の前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第２領域をマスクで覆う工程と、
（ｄ）前記（ｃ）工程の後、前記第１領域にＰ型の不純物を傾斜注入して第２Ｐ型ウエルを形成する工程と、
（ｅ）前記（ｃ）工程の後、前記第１領域にＮ型の不純物を注入して第１Ｎ型ＬＤＤ層を形成する工程と、
（ｆ）前記第１領域をマスクで覆う工程と、
（ｇ）前記（ｆ）工程の後、前記第２領域にＮ型の不純物を傾斜法入して第２Ｎ型ＬＤＤ層を形成する工程と、
（ｈ）前記第２Ｎ型ＬＤＤ層にＰ型の不純物を注入して、前記第２Ｎ型ＬＤＤ層よりも不純物濃度が低い半導体層を形成する工程と、
（ｉ）前記（ａ）〜（ｈ）工程の後、前記第１ゲート電極の側壁にサイドウォールを形成する工程と、
（ｊ）前記第１領域および前記第２領域に前記サイドウォールをマスクとしてＮ型の不純物を注入し、前記第１Ｎ型ＬＤＤ層および前記第２Ｎ型ＬＤＤ層よりも不純物濃度が高い第１Ｎ型拡散層および第２Ｎ型拡散層をそれぞれ形成する工程と、
を有し、
前記半導体基板の主面には、前記第１ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層が配置され、
前記第２Ｎ型ＬＤＤ層は前記第１Ｎ型ＬＤＤ層よりも不純物濃度が高く、且つ前記第１Ｎ型ＬＤＤ層よりも接合深さが深いことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２領域では、前記半導体基板の主面から裏面方向へ順に、前記第２Ｎ型拡散層、前記半導体層および前記第２Ｎ型ＬＤＤ層が形成されていることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１Ｎ型拡散層は前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが浅いことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記（ｂ）工程では前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、
（ｋ）前記（ｂ）工程の後、前記第２ゲート電極の横の前記半導体基板の主面にＮ型またはＰ型の不純物を導入して拡散層を形成することで、前記第２ゲート電極および前記拡散層を有する第２電界効果トランジスタを形成する工程をさらに有し、
前記第１ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記半導体層および前記第２Ｎ型拡散層は第１電界効果トランジスタを構成し、
前記第２電界効果トランジスタは前記第１電界効果トランジスタよりも低い電流で駆動することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記（ｇ）工程は、
（ｇ１）前記第１ゲート電極の側壁に第１絶縁膜を自己整合的に形成する工程と、
（ｇ２）前記第１ゲート電極の第１領域側の側壁の前記第１絶縁膜を除去する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第１ゲート電極の側壁に第２絶縁膜を自己整合的に形成する工程と、
を含み、
前記第１領域側の前記サイドウォールは前記第２絶縁膜により構成され、前記第２領域側の前記サイドウォールは前記第１絶縁膜および前記第２絶縁膜により構成されていることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記（ｃ）工程で用いる前記マスクは第１フォトレジスト膜であり、
前記（ｇ２）工程では、前記第１フォトレジスト膜のパターンを反転させた第２フォトレジスト膜を用いて前記第１ゲート電極の第１領域側の側壁の前記第１絶縁膜を除去することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記（ｃ）工程後であって、前記（ｆ）工程前に、前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素からなる半導体領域を形成する工程をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１８】
（ａ）半導体基板にＰ型の不純物を注入して第１Ｐ型ウエルを形成する工程と、
（ｂ）前記第１Ｐ型ウエルの上面の第１領域および第２領域の間の前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第２領域をマスクで覆う工程と、
（ｄ）前記（ｃ）工程の後、前記第１領域にＰ型の不純物を傾斜注入して第２Ｐ型ウエルを形成する工程と、
（ｅ）前記（ｃ）工程の後、前記第１領域にＮ型の不純物を注入して第１Ｎ型ＬＤＤ層を形成する工程と、
（ｆ）前記第１領域をマスクで覆う工程と、
（ｇ）前記（ｆ）工程の後、前記第２領域にＮ型の不純物を傾斜法入して第２Ｎ型ＬＤＤ層を形成する工程と、
（ｈ）前記（ａ）〜（ｆ）工程の後、前記第１ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記（ｆ）工程の後、前記半導体基板の上面を覆う膜を形成する工程と、
（ｊ）前記膜を開口して前記第２Ｎ型ＬＤＤ層を露出させる工程と、
（ｋ）前記第２Ｎ型ＬＤＤ層上に前記２Ｎ型ＬＤＤ層よりもＮ型の不純物濃度が低いエピタキシャル層を形成する工程と、
（ｌ）前記第１領域および前記第２Ｎ型ＬＤＤ層に前記サイドウォールをマスクとしてＮ型の不純物を注入し、前記第１Ｎ型ＬＤＤ層および前記第２Ｎ型ＬＤＤ層よりも不純物濃度が高い第１Ｎ型拡散層および第２Ｎ型拡散層をそれぞれ形成する工程と、
を有し、
前記半導体基板の主面には、前記第１ゲート電極のゲート長方向に順に前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエルおよび前記第２Ｎ型ＬＤＤ層が配置され、
第２Ｎ型ＬＤＤ層は前記第１Ｎ型ＬＤＤ層よりも不純物濃度が高く、且つ前記第１Ｎ型ＬＤＤ層よりも接合深さが深いことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１Ｎ型拡散層は前記第１Ｎ型ＬＤＤ層よりも接合深さが深く、前記第２Ｐ型ウエルは前記第１Ｎ型ＬＤＤ層よりも接合深さが浅いことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｂ）工程では前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、
（ｍ）前記（ｂ）工程の後、前記第２ゲート電極の横の前記半導体基板の主面にＮ型またはＰ型の不純物を導入して拡散層を形成することで、前記第２ゲート電極および前記拡散層を有する第２電界効果トランジスタを形成する工程をさらに有し、
前記第１ゲート電極、前記第１Ｎ型拡散層、前記第１Ｎ型ＬＤＤ層、前記第２Ｐ型ウエル、前記第１Ｐ型ウエル、前記第２Ｎ型ＬＤＤ層、前記エピタキシャル層および前記第２Ｎ型拡散層は第１電界効果トランジスタを構成し、
前記第２電界効果トランジスタは前記第１電界効果トランジスタよりも低い電流で駆動することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記（ｃ）工程で用いる前記マスクは第１フォトレジスト膜であり、
前記（ｊ）工程では、前記第１フォトレジスト膜と同じパターンの第３フォトレジスト膜を用いて前記膜を開口することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
前記（ｃ）工程後であって、前記（ｆ）工程前に、前記第２Ｐ型ウエルよりも深い位置に、炭素、ゲルマニウム、フッ素または窒素からなる半導体領域を形成する工程をさらに有することを特徴とする請求項１８記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１３−６９９１３（Ｐ２０１３−６９９１３Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８０３７（Ｐ２０１１−２０８０３７）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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