半導体装置およびその製造方法
【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ領域およびバルクシリコン領域を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体基板の電位を制御することで当該半導体基板上に絶縁膜を介してＳｉ（シリコン）膜を形成するＳＯＩ（Silicon On Insulator）構造を用いた半導体装置が研究されている。このような半導体装置では、半導体基板の電位を制御するためのコンタクトプラグなどの接続部材を、ＳＯＩ構造の上面のＳｉ膜ではなく半導体基板の主面のバルクシリコン領域に電気的に接続することになる。
【０００３】
特許文献１（特開２０００−２２３７０４号公報）には、ＳＴＩ構造などの素子分離を用いた高集積度半導体装置において、素子分離領域周縁部に形成される段差に起因するゲート電極パターニング時の残渣の発生を防ぐことが記載されている。
【０００４】
特許文献２（特開２００９−１７０５９０号公報）には、膜厚が異なるＳＯＩ層のそれぞれにトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離を精度良く行うことが記載されている。
【０００５】
非特許文献１には、ＳＯＩ構造の上部にＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成し、ＳＯＩ構造の下部のシリコン基板に電位を供給することでＣＭＯＳのしきい値電圧を制御することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２３７０４号公報
【特許文献２】特開２００９−１７０５９０号公報
【非特許文献】
【０００７】
【非特許文献１】２０１０年４月アイ・イー・イー・イー トランスアクションズ オン エレクトロン デバイスズ５７号４番８３５頁〜８４５頁(IEEE Transactions On Electron Devices, Vol.57, No.4, April 2010, pp. 835-845)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１に記載されている技術では、半導体基板に電位を供給する端子部と、比較的低い電圧で駆動するＭＯＳ型の電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）が形成されるＳＯＩ領域とが、ＳＴＩ（Shallow Trench Isolation）などの素子分離領域を隔てて絶縁されている。なお、ここでは、通常の半導体装置に用いる単結晶シリコンウエハを、ＳＯＩ領域と区別してバルクシリコンと呼ぶ。
【０００９】
これに対し、半導体基板上にバルクシリコン領域とＳＯＩ領域とを有する半導体装置では、半導体基板に電位を供給する前記端子部を含むバルクシリコン領域とＳＯＩ領域との間に、半導体基板に埋込まれた素子分離領域を設けない構造を形成することが考えられる。この場合、バルクシリコン領域とＳＯＩ領域とが同一の活性領域内に隣接して配置されていることに起因して、半導体基板上に残渣が生じ、またはバルクシリコン領域とＳＯＩ領域とのそれぞれの上部のシリサイド層同士が接触するなどして、バルクシリコン領域とＳＯＩ領域とが短絡する虞がある。ＭＯＳ型の電界効果トランジスタ（以下単にＭＯＳＦＥＴという）を形成するＳＯＩ領域と前記端子部とは別々に電位を制御するために互いに絶縁されている必要があり、これらの領域が短絡（ショート）すると、半導体装置が正常に動作しなくなるため、半導体装置の信頼性が低下する。
【００１０】
本発明の目的は、半導体装置の信頼性を向上させることにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の好ましい一態様である半導体装置は、半導体基板の主面上の一つの活性領域内に、互いに隣接するＳＯＩ領域とバルクシリコン領域とを有し、ＳＯＩ領域のＢＯＸ膜上のＳＯＩ膜と半導体領域とに異なる電位を供給する場合に、隣接するＳＯＩ領域およびバルクシリコン領域の境界部分において、ＳＯＩ膜の端部および半導体基板の主面を絶縁膜により覆うものである。
【００１４】
また、本発明の好ましい一態様である半導体装置の製造方法は、
（ａ）半導体基板の主面の一つの活性領域上にＢＯＸ膜およびＳＯＩ膜を順次形成する工程と、
（ｂ）前記活性領域を構成するバルクシリコン領域と隣接し、前記活性領域を構成するＳＯＩ領域にＳＯＩ膜を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングによりＢＯＸ膜を加工する工程と、
（ｄ）ＳＯＩ領域およびバルクシリコン領域の境界において、ＳＯＩ膜の端部および半導体基板の主面を覆う絶縁膜を形成する工程と、
を有するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態１である半導体装置の変形例の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図２５】本発明の実施の形態２である半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】本発明の実施の形態５である半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】比較例である半導体装置の断面図である。
【図３８】比較例である半導体装置の拡大した断面図である。
【図３９】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
（実施の形態１）
まず、図１を用いて本発明の実施の形態の半導体装置を説明する。図１には、本実施の形態の半導体装置の断面図を示している。
【００２０】
図１に示すように、本実施の形態の半導体装置は例えば単結晶のＳｉ（シリコン）からなる半導体基板１を有し、半導体基板１の主面には素子分離領域２が複数形成されており、素子分離領域２によって活性領域（アクティブ領域）が規定されている。ここでは、半導体基板１の主面において素子分離領域２が形成されている領域を不活性領域（フィールド領域）と呼び、素子分離領域２が形成されていない領域を活性領域（アクティブ領域）と呼ぶものとする。素子分離領域２は主に酸化シリコン（ＳｉＯ２）などを含み、半導体基板１の主面に形成された溝２ａ内に形成されている絶縁膜であって、例えばＳＴＩ構造を有する。なお、素子分離領域２の上面は半導体基板１の主面よりも高い領域に位置するものとするが、素子分離領域２の上面の高さの位置は、半導体基板１の主面と同等か、それよりも低い位置にあってもよい。
【００２１】
半導体基板１の主面にはＮ型の不純物（例えばＰ（リン））が導入されたＮウエル３が形成されており、半導体基板１の主面上には酸化シリコン膜からなるＢＯＸ（Buried Oxide）膜４を介して、主にＳｉ（シリコン）を含むＳＯＩ膜５が形成されている。ＢＯＸ膜４の膜厚は例えば１０ｎｍであり、ＳＯＩ膜５の膜厚は例えば１０ｎｍである。
【００２２】
本実施の形態の半導体装置では、素子分離領域２により挟まれた一つの活性領域内に、半導体基板１の主面を覆うＢＯＸ膜４およびＳＯＩ膜５が形成されたＳＯＩ領域と、半導体基板１の主面がＢＯＸ膜４およびＳＯＩ膜５から露出しているバルクシリコン領域とが互いに隣接して配置されている。つまり、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の少なくとも一方の端部は素子分離領域２に接しておらず、また、ＳＯＩ膜５の当該端部の近傍には素子分離領域２は形成されていない。つまり、ＳＯＩ領域およびバルクシリコン領域とが同一の活性領域内に形成されており、それらの領域の境界部分の近傍の半導体基板１の主面には素子分離領域２が形成されていない。また、図示はしていないが、ＳＯＩ膜５内には、Ｎウエル３と同様にＮ型の不純物（例えばＰ（リン））が導入されたＮ型のウエルが形成されている。
【００２３】
なお、本願でいうＳＯＩ領域およびバルクシリコン領域の境界の近傍とは、ＳＯＩ領域およびバルクシリコン領域の境界を含むＳＯＩ領域またはバルクシリコン領域もしくはそれら両方の領域を含む箇所を指すものとする。例えば、ＳＯＩ領域およびバルクシリコン領域の境界近傍のバルクシリコン領域とは、バルクシリコン領域の一部の領域であって、前記境界に隣接する領域を指す。
【００２４】
バルクシリコン領域に隣接するＳＯＩ膜５の端部は、ＢＯＸ膜４の端部よりもバルクシリコン領域側に突き出ており、ＳＯＩ膜５の当該端部の直下にはＢＯＸ膜４が形成されていない領域がある。つまり、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域側の端部は、ＳＯＩ膜５の方がＢＯＸ膜４よりもバルクシリコン領域側に伸びているひさし状の構造を有している。言い換えれば、ゲート電極９のゲート長方向において、ＢＯＸ膜４の端部からゲート電極９までの距離は、ＳＯＩ膜５の端部からゲート電極９までの距離よりも近い。また、ゲート電極９のゲート長方向において、ＢＯＸ膜４の端部は、ゲート電極９側へ向かって、ＳＯＩ膜５の端部よりも後退している。このひさし状の形状は、半導体基板１の主面上に形成した絶縁膜上に、パターニングされたＳＯＩ膜５を形成した後、ウェットエッチング法を用いて前記絶縁膜を一部除去し、半導体基板１の主面を露出させることで前記絶縁膜からなるＢＯＸ膜４を形成した際に、ＳＯＩ膜５の端部の直下の前記絶縁膜が除去されることで形成されるものである。
【００２５】
ＢＯＸ膜４を形成するパターニング工程では、ウェットエッチングなどの等方性エッチングではなく、ドライエッチングなどの異方性エッチングを用いて前記ひさし状の形状が形成されることを防ぐことが考えられるが、ゲート電極を形成する前に行うエッチング工程でドライエッチング法を用いると、エッチングによる過剰なダメージが半導体基板１の主面などに蓄積されて半導体装置の信頼性が低下するため、ＢＯＸ膜４のパターニング工程ではウェットエッチング法を用いる必要がある。
【００２６】
なお、図１には、半導体基板１の主面に対して垂直な方向において、ＳＯＩ膜５の前記端部と半導体基板１の主面との間にＢＯＸ膜４が形成されていない構造を示しているが、後述する図３８に示すように、ＳＯＩ膜５の前記端部と半導体基板１の主面との間には、ＢＯＸ膜４が例えば半導体基板１の主面に接して形成されている場合が考えられる。ただしこの場合も、ＳＯＩ膜５の前記端部の下面にはＢＯＸ膜４が接していない場合などが考えられ、少なくともＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域側の端部の側面には、ＢＯＸ膜４が一部後退することで形成された窪みが存在する。
【００２７】
図１に示すように、ＳＯＩ領域では、ＳＯＩ膜５の上面に接して、例えば酸化シリコン膜からなるゲート絶縁膜７が形成され、ゲート絶縁膜７上には例えばポリシリコン膜からなるゲート電極９が形成されている。ゲート電極９のゲート長方向において、ゲート電極９の横のＳＯＩ膜５の主面にはソース・ドレイン領域を構成するＬＤＤ層１０が形成されている。ＬＤＤ層１０はＳＯＩ膜５内にＰ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で導入することで形成された半導体領域である。ゲート電極９の直下のＳＯＩ膜５であってＬＤＤ層１０により挟まれた領域は、低耐圧ＭＯＳＦＥＴの動作時にチャネル領域として機能する。
【００２８】
ゲート電極９の両側の側壁には、例えば酸化シリコン膜および窒化シリコン膜の積層膜からなるサイドウォール１１が形成されている。ここでは、ゲート電極９の側壁に接して形成された酸化シリコン膜と、ゲート電極９の側壁に前記酸化シリコン膜を介して形成された窒化シリコン膜とからなる前記積層膜によってサイドウォール１１が形成されているものとするが、図では前記積層膜を一層の膜として示している。
【００２９】
ＳＯＩ領域において、ゲート電極９およびサイドウォール１１から露出するＳＯＩ膜５の上面に接して、ゲート電極９の横にエピタキシャル層（せり上げ層、選択成長層）である拡散層１２が形成（選択成長）されている。拡散層１２は低耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体層であり、主にＳｉ（シリコン）を含む。拡散層１２はゲート電極９の両側にサイドウォール１１を介して配置されており、拡散層１２はゲート電極９を挟むようにゲート電極９のゲート長方向の両側に配置されている。拡散層１２には、ＬＤＤ層１０に打ち込まれた不純物と同じ導電型の不純物が、ＬＤＤ層１０よりも高い濃度で注入されている。
【００３０】
なお、拡散層１２を形成するためにＳＯＩ膜５上のエピタキシャル層に打ち込んだ不純物は、前記エピタキシャル層だけでなくＳＯＩ膜５内にも注入されているものとするが、ここではＳＯＩ膜５上のエピタキシャル層を拡散層１２として説明する。拡散層１２は前記エピタキシャル層の上面から、ＬＤＤ層１０が形成されたＳＯＩ膜５の底部まで達して形成されているものとして考えてもよい。ただし、拡散層１２を形成するために注入された不純物が、前記エピタキシャル層のみに注入されていてもよい。ＳＯＩ領域に形成されたゲート電極９、ＬＤＤ層１０および拡散層１２はＰチャネル型の低耐圧ＭＯＳＦＥＴＬｐを構成している。
【００３１】
同様に、バルクシリコン領域の半導体基板１の主面上には、半導体基板１の主面に接してエピタキシャル層が形成されており、当該エピタキシャル層にはＮ型の不純物（例えばＰ（リン））が高濃度で導入された拡散層１３が形成されている。また、拡散層１３の直下の半導体基板１の主面には、拡散層１３を形成する際にバルクシリコン領域の前記エピタキシャル層に注入した不純物が前記エピタキシャル層を通過して注入されており、半導体基板１の主面に高い不純物濃度を有する半導体層１３ｂが形成されている。拡散層１３および半導体層１３ｂには、Ｎウエル３に打ち込まれた不純物と同じ導電型の不純物が、Ｎウエル３よりも高い濃度で注入されている。バルクシリコン領域は活性領域内においてのみ素子分離領域２から露出しているため、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４は、一方の端部が素子分離領域２と隣接する位置で終端している。
【００３２】
拡散層１２、１３およびゲート電極９のそれぞれの上面には、例えばＮｉＳｉ（ニッケルシリサイド）からなるシリサイド層１４が形成されている。
【００３３】
ここで、ＳＯＩ領域とバルクシリコン領域との境界の、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部が形成されている領域には、ゲート電極９と同様の構造のダミーゲート電極８が形成されている。ダミーゲート電極８は、ＢＯＸ膜４から露出する半導体基板上の直上からＳＯＩ膜５の直上に亘って連続的に形成されている。半導体基板１の主面およびＳＯＩ膜５の表面とダミーゲート電極８との間には、例えば酸化シリコン膜からなる絶縁膜６が形成されている。つまり絶縁膜６は、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板１の主面を覆い、ＳＯＩ膜５の端部の底面、側面および上面を覆って形成されており、ダミーゲート電極８は絶縁膜６上に形成されている。絶縁膜６とゲート絶縁膜７とは同等の膜厚を有しており、同一の工程で形成された同層の絶縁膜により形成されている。
【００３４】
図１では、絶縁膜６がＢＯＸ膜４の側壁の上部と下部に接しており、ＢＯＸ膜４の側面の一部を露出している構造を示しているが、絶縁膜６は半導体基板１の主面、ＢＯＸ膜４の側壁、ＳＯＩ領域の底部、側壁および上面に亘って連続的に形成されていてもよい。また図１では、ひさし形状となっているＳＯＩ膜５の端部の直下に絶縁膜６を介してダミーゲート電極８の一部が形成されている構造を示しているが、ＢＯＸ膜４および絶縁膜６の膜厚によっては、ＳＯＩ膜５の端部の直下にダミーゲート電極８が形成されない場合もある。
【００３５】
ダミーゲート電極８の側壁には、低耐圧ＭＯＳＦＥＴＬｐと同様にサイドウォール１１が形成されており、ダミーゲート電極８の上面にはシリサイド層１４が形成されている。ＳＯＩ領域とバルクシリコン領域との境界近傍において、半導体基板１の主面とＳＯＩ膜５の端部との間には絶縁膜６およびダミーゲート電極８が形成されているため、半導体基板１とＳＯＩ膜５とは電気的に絶縁されている。また、ＳＯＩ領域とバルクシリコン領域との境界近傍にはダミーゲート電極８が形成されているため、エピタキシャル層は形成されておらず、エピタキシャル層上のシリサイド層１４も形成されていない。したがって、拡散層１２上のシリサイド層１４と、拡散層１３上のシリサイド層１４とは、ダミーゲート電極８およびダミーゲート電極８の側壁のサイドウォール１１により分離されている。
【００３６】
半導体基板１上の全面には、素子分離領域２、シリサイド層１４およびサイドウォール１１を覆うようにエッチストッパ膜１５および層間絶縁膜１６が半導体基板１の主面側から順に形成されている。エッチストッパ膜１５は例えば窒化シリコン膜からなり、層間絶縁膜１６は酸化シリコン膜からなる。エッチストッパ膜１５は層間絶縁膜１６よりも薄い膜厚で形成されており、層間絶縁膜１６の上面はゲート電極９の上面よりも高い位置に均一な高さで形成されている。層間絶縁膜１６およびエッチストッパ膜１５を貫通し、シリサイド層１４の上面を露出するコンタクトホールが複数形成されている。各コンタクトホール内には例えばＷ（タングステン）を主に含む接続部材であるコンタクトプラグ１７が埋込まれており、コンタクトプラグ１７の上面の高さは層間絶縁膜１６の上面の高さとほぼ均一に揃えられている。
【００３７】
コンタクトプラグ１７は、ゲート電極、ソース・ドレイン領域または半導体基板などに所定の電位を供給するための接続部材である。図１には示していないが、ゲート電極９の上部にも、シリサイド層１４を介してコンタクトプラグ１７が形成されている。ただし、ダミーゲート電極８は半導体装置を構成する回路に寄与せず、他の配線などの導電体から絶縁された膜であるので、ダミーゲート電極８上のシリサイド層１４にはコンタクトプラグ１７は接続されていない。
【００３８】
層間絶縁膜１６上には、エッチストッパ膜１８を介して層間絶縁膜１９が形成されており、エッチストッパ膜１８および層間絶縁膜１９からなる積層膜には、コンタクトプラグ１７の上面を露出する溝が複数形成されており、各溝内には配線２０が埋込まれている。配線２０は例えばＣｕ（銅）を主に含み、コンタクトプラグ１７を介してゲート電極、ソース・ドレイン領域または半導体基板などに電気的に接続されている。エッチストッパ膜は例えば窒化シリコン膜からなり、層間絶縁膜１９は例えば酸化シリコン膜からなるものとする。
【００３９】
上記のように、本実施の形態の半導体装置は、隣り合う素子分離領域２によって規定された一つの活性領域内に、ＳＯＩ領域とバルクシリコン領域とが形成されている場合において、ＳＯＩ領域とバルクシリコン領域との境界部分に絶縁膜６および絶縁膜６上のダミーゲート電極８を形成するものである。
【００４０】
なお、図１では絶縁膜６をゲート絶縁膜７と同等の膜厚で形成しているが、絶縁膜６の膜厚はゲート絶縁膜７よりも厚くても良い。図２に、本実施の形態の半導体装置の変形例の断面図を示す。図２に示す半導体装置は、図１に示す半導体装置とほぼ同様の構造を有しているが、ダミーゲート電極８の直下の絶縁膜２１の膜厚はＳＯＩ領域の低耐圧ＭＯＳＦＥＴＬｐのゲート絶縁膜７よりも厚い。ここでは、ＢＯＸ膜４の膜厚を１０ｎｍとし、ＳＯＩ膜５の膜厚を１０ｎｍとし、絶縁膜２１の膜厚を５ｎｍとしている。
【００４１】
また、図１と異なり、図２の変形例の半導体装置では、バルクシリコン領域に低耐圧ＭＯＳＦＥＴＬｐよりも高い電圧で駆動するＰチャネル型の高耐圧ＭＯＳＦＥＴＨｐが形成されている。高耐圧ＭＯＳＦＥＴＨｐは、バルクシリコン領域において半導体基板１上にゲート絶縁膜２２を介して形成されたゲート電極２３と、ゲート電極２３の横の半導体基板１の主面に形成されたＬＤＤ層２４と、ＬＤＤ層２４上のエピタキシャル層であって、ＬＤＤ層２４と同じ導電型の不純物がＬＤＤ層２４よりも高濃度で導入された拡散層２５とを有している。ゲート電極２３の両側の側壁にはサイドウォール１１が形成されており、拡散層２５はサイドウォール１１およびゲート電極２３をゲート電極２３のゲート長方向において挟むように配置されている。ここでは、ＬＤＤ層２４および拡散層２５にはＰ型の不純物（例えばＢ（ホウ素））が導入されているものとする。ＬＤＤ層２４はＮウエル３が形成された半導体基板１の主面に形成されており、ゲート電極２３の直下のＮウエル３であるチャネル領域を挟むように形成されている。図２に示す領域には、半導体層１３ｂ（図１参照）は形成されていない。
【００４２】
拡散層２５およびゲート電極２３の上面にはシリサイド層１４が形成されており、拡散層２５およびゲート電極２３は、層間絶縁膜１６およびエッチストッパ膜１５を貫通するコンタクトプラグ１７を介して層間絶縁膜１６上の配線２０に電気的に接続されている。図示していない領域では、ゲート電極２３も、シリサイド層１４およびコンタクトプラグを介して層間絶縁膜１６上の配線と電気的に接続されている。
【００４３】
ここでは、高耐圧ＭＯＳＦＥＴＨｐは例えば本実施の形態の半導体装置に外部から電気信号を入力し、また電気信号を外部に出力する入出力（インプット／アウトプット：Ｉ／Ｏ）動作に用いられる高耐圧な電界効果トランジスタであるものとする。つまり、高耐圧ＭＯＳＦＥＴＨｐは低耐圧ＭＯＳＦＥＴＬｐよりも高耐圧な半導体素子であり、高耐圧ＭＯＳＦＥＴＨｐが形成されたバルクシリコン領域はＩ／Ｏ領域であるものとする。高耐圧ＭＯＳＦＥＴＨｐはゲート電極２３のゲート長方向の幅（ゲート長）が低耐圧ＭＯＳＦＥＴＬｐのゲート長方向の幅（ゲート長）よりも長く、ゲート絶縁膜２２はゲート絶縁膜７よりも半導体基板１の主面に対して垂直な方向の膜厚が厚く形成されている。
【００４４】
図２に示す変形例の半導体装置では、ＳＯＩ領域とバルクシリコン領域との間に形成された絶縁膜２１がゲート絶縁膜２２と同等の膜厚を有し、ＢＯＸ膜４の膜厚の半分以上の膜厚を有しており、ひさし状のＳＯＩ膜５の端部の直下の窪みには、ＳＯＩ膜５の底部および半導体基板１の主面に絶縁膜２１が形成されている。したがって、前記窪み内は絶縁膜２１が埋込まれているため、ダミーゲート電極８を構成するポリシリコン膜が形成される余地がない。このように、絶縁膜２１の膜厚を厚くすればよりＳＯＩ膜５および半導体基板１間の絶縁性を高めることができる。特に、絶縁膜２１がＢＯＸ膜４の膜厚の半分以上の膜厚を有していればひさし状のＳＯＩ膜５の端部の直下にはポリシリコン膜が形成されず、当該ポリシリコンの残渣が残らないため、後述するように、より効果的にＳＯＩ膜５と半導体基板１との間にリーク電流が流れることを防ぐことができる。
【００４５】
なお、図２に示す変形例では、絶縁膜２１はゲート絶縁膜２２と同層の絶縁膜であり、ゲート絶縁膜２２を形成した工程と同一の工程で絶縁膜２１を形成しているものとする。図２では半導体基板１の主面に形成された絶縁膜２１とＳＯＩ膜５の端部の表面に形成された絶縁膜２１とが別々の膜として形成され、ＳＯＩ膜５と半導体基板１との間で接触している構造を示しているが、絶縁膜２１はＳＯＩ膜５の表面から半導体基板１の主面に亘って連続した層として形成されていてもよい。
【００４６】
以下に、図３７に示す比較例を用いて本実施の形態の半導体装置の効果について説明する。図３７の断面図に示す比較例の半導体装置は、図１に示す本実施の形態の半導体装置とほぼ同様の構造を有しているが、ダミーゲート電極８、絶縁膜６およびダミーゲート電極８の側壁のサイドウォール１１が形成されていない点で、図１に示す半導体装置と構造が異なる。なお、図３７では図を見やすくするために拡散層、シリサイド層、エッチストッパ膜、層間絶縁膜、コンタクトプラグおよび配線などは図示していない。
【００４７】
一つの活性領域上にＳＯＩ領域とバルクシリコン領域とが存在する場合、図３７に示すように、ＢＯＸ膜４およびＳＯＩ膜５の積層膜を形成すると、ＢＯＸ膜４がウェットエッチングによりＳＯＩ領域側にエッチングされて後退するため、ＢＯＸ膜４上のＳＯＩ膜５はバルクシリコン領域側に突き出したひさし状の形状となる。このように、前記積層膜の側面に窪みがある状態で半導体基板上にゲート電極を形成する目的でポリシリコン膜を形成した後に当該ポリシリコン膜をフォトリソグラフィ技術を用いたドライエッチング法によりパターニングすると、ひさし形状のＳＯＩ膜５の端部の直下にポリシリコン膜９ｐが残る虞がある。
【００４８】
なお、ここではゲート電極９の下部のゲート絶縁膜７を形成する際に半導体基板１上に熱酸化法などにより形成された絶縁膜６ｂが、ポリシリコン膜９ｐおよびＳＯＩ膜５の間と、ポリシリコン膜９ｐおよび半導体基板１との間のそれぞれに形成されている。
【００４９】
この場合、図１に示すようなダミーゲート電極８が形成されていないため、ゲート電極９を形成するためのドライエッチング工程またはその後の洗浄工程などでポリシリコン膜９ｐがＢＯＸ膜４から一部剥がれて浮いたような状態になることが予想され、また、ポリシリコン膜９ｐの存在に起因して半導体基板１上に残渣が残ることが予想される。このような残渣を残したまま完成した半導体装置では、ポリシリコン膜９ｐまたはポリシリコン膜９ｐの存在に起因して発生した残渣を介してＳＯＩ膜５と半導体基板１とが短絡（ショート）し、半導体装置が正常に動作しなくなる問題がある。
【００５０】
また、前記残渣が形成されず、ひさし形状のＳＯＩ膜５と半導体基板１との間がポリシリコン膜９ｐおよび絶縁膜６ｂで埋込まれている場合であっても、ポリシリコン膜９ｐを介してＳＯＩ膜５および半導体基板１とが短絡する虞がある。すなわち、ゲート電極９の形成時のドライエッチング工程により一部が除去された絶縁膜６ｂがＳＯＩ膜５の端部の直下のＳＯＩ膜５および半導体基板１の表面に形成されていたとしても、絶縁膜６ｂの絶縁性は十分に保たれておらず、半導体装置の動作時にＳＯＩ膜５と半導体基板１との間で短絡が起きることが考えられる。
【００５１】
図３７に示すように、ＳＯＩ膜５、絶縁膜６ｂおよびポリシリコン膜９ｐのバルクシリコン領域側の側壁にはサイドウォール１１ａが形成されているが、サイドウォール１１ａのような絶縁膜によりひさし形状のＳＯＩ膜５の側面が覆われていても、上述したような残渣に起因する短絡および絶縁膜６ｂの絶縁性の低下に起因する短絡が起こる虞がある。
【００５２】
なお、ウェットエッチング法により加工されたＢＯＸ膜４の端部は、図３８の比較例に示すように、ＳＯＩ膜５の底面の端部に近い領域から除去され、ひさし状のＳＯＩ膜５の直下の半導体基板１の表面にはＢＯＸ膜４の一部が残るような形状となることが考えられる。図３８は比較例として示す半導体装置の一部であって、図３７に示すＢＯＸ膜４およびＳＯＩ膜５の積層膜の端部を拡大して示す断面図であり、ここでは前記積層膜と半導体基板１のみを示している。このようにひさし状の形状を有する前記積層膜は、ＳＯＩ膜５の上部を含む半導体基板１上にポリシリコン膜からなるゲート電極を形成する工程で、図３７に示すようにポリシリコン膜９ｐがひさし部分の下部に残ることとなり、これに起因して上述したような短絡現象が起こる。ＢＯＸ膜４の端部が図３８に示すような構造になる可能性があることは、図１に示す本実施の形態の半導体装置でも同様である。
【００５３】
図３８に示すＢＯＸ膜４の膜厚は１０ｎｍであり、ＳＯＩ膜５の下部の絶縁膜をパターニングしてＢＯＸ膜４を形成する際は膜厚が１０ｎｍの前記絶縁膜を除去するウェットエッチングを行うため、ＳＯＩ膜５の端部の直下のＢＯＸ膜４もＳＯＩ膜５の底面の端部から１０ｎｍ程度の範囲が除去され、ＳＯＩ膜５の端部がひさし状に突き出す形状となる。したがって、ＳＯＩ膜５の底面に接するＢＯＸ膜４は、ＳＯＩ膜５の底面の端部から１０ｎｍ後退して形成される。
【００５４】
また、上記したひさし部分に残る残渣による短絡の問題の他に、図３９の比較例に示すように、ＳＯＩ膜５とバルクシリコン領域である半導体基板１の主面が、素子分離領域２のような構造を隔てずに隣接することにより、ＳＯＩ膜５および半導体基板１の表面のそれぞれの上部のエピタキシャル層上のシリサイド層１４ａ同士が接触することに起因して短絡が起こる問題がある。図３９は、比較例として示す半導体装置の断面図であり、図３７と同様の構造を示しているが、図３９では図３７の構造に加えて、ＳＯＩ膜５上のエピタキシャル層である拡散層１２ｂと、半導体基板１上のエピタキシャル層である拡散層１３ａと、拡散層１２ｂおよび１３ａのそれぞれの上部のシリサイド層１４ａと、サイドウォール１１および１１ａとを示している。
【００５５】
サイドウォール１１はゲート電極９の側壁に形成された絶縁膜であり、サイドウォール１１ａはサイドウォール１１を形成した際にＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の側壁に形成された絶縁膜である。ここでは、ＢＯＸ膜４とサイドウォール１１ａとの間のひさし部分の下部に絶縁膜６ｂおよびポリシリコン膜９ｐが形成されているものとする。
【００５６】
図３９に示すような半導体装置では、ゲート電極９、サイドウォール１１および１１ａを形成した後にエピタキシャル成長法（選択成長法）によりＳＯＩ膜５の表面上およびバルクシリコン領域の半導体基板１の表面上にエピタキシャル層（選択成長層）を形成し、そのエピタキシャル層に不純物を注入することで、ＳＯＩ膜５上に拡散層１２ｂを形成し、半導体基板１上に拡散層１３ａを形成している。この場合、ＳＯＩ領域に形成される拡散層１２ｂとバルクシリコン領域に形成される拡散層１３ａが互いに近い領域に形成されるため、拡散層１２ｂ、１３ａのそれぞれの上部にシリサイド層１４ａを形成した場合、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４ａが互いに接触し、またはそれらのシリサイド層１４ａが一体となって連続的に形成される虞がある。また、ＳＯＩ領域およびバルクシリコン領域にエピタキシャル層を形成せず、ＳＯＩ膜５および半導体基板１のそれぞれの上面に直接不純物を注入して拡散層を形成し、その表面にシリサイド層を形成した場合でも、ＳＯＩ領域およびバルクシリコン領域に形成した前記シリサイド層が短絡する虞がある。
【００５７】
このようにしてＳＯＩ領域およびバルクシリコン領域のシリサイド層１４ａが電気的に接続されると、ＳＯＩ膜５と半導体基板１とが短絡することになるため、半導体装置が正常に動作しない問題が生じる。なお、この問題は前述したひさし状の構造が形成されているかどうかには関係なく生じるものであり、ＳＯＩ膜５の直下であってＢＯＸ膜４の側壁にポリシリコン膜９ｐおよび絶縁膜６ｂが形成されておらず、ＳＯＩ膜５およびＢＯＸ膜４の端部が揃っていても、シリサイド層１４ａ同士が接触する問題は起こる。
【００５８】
本来、ＳＯＩ膜５は半導体基板１上にＢＯＸ４を隔てて形成されているため半導体基板１と絶縁されており、ＳＯＩ領域とバルクシリコン領域との間には素子分離領域がなくてもよい。このため、ＳＯＩ領域とバルクシリコン領域との境界に素子分離領域を形成することを省略することで、半導体装置の面積を低減することができる。
【００５９】
しかし、図３７および図３９の２通りの比較例を用いて述べたように、ＢＯＸ膜４のエッチングプロセスに起因して半導体基板１上に残渣などが残るとＳＯＩ膜５と半導体基板１とが短絡する虞があり、また、ＳＯＩ膜５の表面および半導体基板１の上に形成されたそれぞれのエピタキシャル層上のシリサイド層１４ａ同士が互いに接触して形成されることにより、ＳＯＩ膜５と半導体基板１とが短絡する虞がある。
【００６０】
そこで、本実施の形態の半導体装置では、図１に示すように、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板上およびＳＯＩ膜５上に絶縁膜６を介してダミーゲート電極８を形成することにより、ＳＯＩ膜５の端部の直下に形成された絶縁膜およびポリシリコン膜がエッチングまたは洗浄液などに晒されることを防いでいる。
【００６１】
つまり、ＳＯＩ領域とバルクシリコン領域との境界にダミーゲート電極８を形成する場合、ひさし状のＳＯＩ膜５の端部とその直下の半導体基板１との間に形成された絶縁膜６およびポリシリコン膜（ダミーゲート電極８）はＳＯＩ膜５の側壁に合わせてドライエッチされることはなく、ひさし状の形状のＢＯＸ膜４およびＳＯＩ膜５の積層膜の端部はダミーゲート電極８および絶縁膜６に覆われたまま半導体装置が完成する。したがって、ひさし状のＳＯＩ膜５の端部の直下に微量のポリシリコン膜が残ることにより半導体基板１上に残渣が発生し、前記残渣によってＳＯＩ膜５および半導体基板１が短絡することを防ぐことができる。
【００６２】
また、図２に示す変形例の半導体装置では、絶縁膜２１を高耐圧ＭＯＳＦＥＴＨｐ用のゲート絶縁膜２２と同一工程で形成した厚い膜とすることで、より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことができる。
【００６３】
また、本実施の形態の半導体装置では、ダミーゲート電極８およびその側壁のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４のそれぞれが近接して形成されることを防いでいる。
【００６４】
つまり、ダミーゲート電極８およびその側壁のサイドウォール１１を形成すると、サイドウォール１１の表面にはシリサイド層は形成されないため、ＳＯＩ領域の拡散層１２およびその上部のシリサイド層１４と、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４とを分離することができる。このため、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４が近接して短絡することを防ぐことができる。
【００６５】
以上に述べたように、本実施の形態では、半導体装置の微細化などを目的として一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を設けることにより、ＳＯＩ膜および半導体基板が短絡することを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。また、これにより一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に短絡が起こることを防ぎ、半導体素子の微細化の際に生じる前記短絡の問題を解消し、半導体装置の微細化により半導体装置の性能を向上することが可能となる。
【００６６】
以下に、図３〜図１８を用いて本実施の形態の半導体装置の製造方法を説明する。図３〜図１８は本実施の形態の半導体装置の製造工程を示す断面図である。図３〜図１８では、図の左側から右側にかけて順に半導体基板上部のＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを示している。ＳＯＩ領域１Ａは半導体基板上に絶縁膜を介して半導体層が形成されるＳＯＩ構造を含む領域であり、ここではＳＯＩ領域１ＡにＰチャネル型の低耐圧ＭＯＳＦＥＴを形成する工程について説明する。また、バルクシリコン領域１Ｂは前記ＳＯＩ構造を構成する絶縁膜および半導体層から露出する半導体基板コンタクトプラグを接続する領域であり、または低耐圧ＭＯＳＦＥＴよりも高い電圧により駆動する高耐圧ＭＯＳＦＥＴを含むＩ／Ｏ部などであるものとする。低耐圧ＭＯＳＦＥＴは高耐圧ＭＯＳＦＥＴよりも小さい電流および電圧で駆動するトランジスタであり、半導体装置内のコア部においてスイッチングなどの用途に用いられるものである。なお、ここで言うコア部とは、上記したＩ／Ｏ部とは異なり、Ｉ／Ｏ部の素子よりも低い電流・電圧で駆動される素子により構成される回路などを含む領域である。
【００６７】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するＮ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２ｂを形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜２ｃを形成（堆積）する。絶縁膜２ｂは酸化シリコンなどからなり、絶縁膜２ｃは窒化シリコン膜などからなる。その後、半導体基板１上の全面にフォトレジスト膜ＰＲ１を塗布する。
【００６８】
次に、図４に示すように、投影露光装置を用いてフォトレジスト膜ＰＲ１を露光し、続いて現像を行った後に、フォトレジスト膜ＰＲ１の不要な部分を取り除き、半導体基板１上にフォトレジスト膜ＰＲ１からなるフォトレジストパターンを残す。ここでは、隣接するＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂが覆われるように前記フォトレジストパターンを残す。
【００６９】
次に、図５に示すように、フォトレジスト膜ＰＲ１をエッチングマスクとして絶縁膜２ｃ、絶縁膜２ｂおよび半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）２ａを形成した後、酸素プラズマなど用いたアッシング（灰化）を行うことでフォトレジスト膜ＰＲ１を除去する。溝２ａは、素子分離用の溝であり、すなわち後述する素子分離領域２形成用の溝である。
【００７０】
次に、図６に示すように、溝２ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜２ｄを形成する。それから、半導体基板１の主面上（すなわち絶縁膜２ｄ上）に、溝２ａ内を埋めるように、絶縁膜２ｅをＣＶＤ法などにより形成（堆積）する。
【００７１】
絶縁膜２ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜２ｄが酸窒化シリコン膜の場合には、絶縁膜２ｄ形成工程以降の熱処理によって溝２ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００７２】
絶縁膜２ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００７３】
続いて、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝２ａに埋込んだ絶縁膜２ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜２ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜２ｅの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜２ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜２ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜２ｅの収縮が少ないため、後の工程で形成する素子分離領域２によって半導体基板１に働く圧縮応力が大きくなる。
【００７４】
次に、図７に示すように、絶縁膜２ｅをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜２ｃを露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜２ｃを除去した後、フッ酸（ＨＦ）水溶液などを用いて溝２ａの外部の絶縁膜２ｅおよび絶縁膜２ｂを除去し、溝２ａの内部に絶縁膜２ｄ、２ｅを残すことにより、絶縁膜２ｄ、２ｅからなる素子分離領域（素子分離）２を形成する。
【００７５】
前述したＣＭＰ法による研磨では、素子分離領域２の上面の高さは半導体基板１の主面の高さにまで後退せず、素子分離領域２の上面と絶縁膜２ｃの上面との高さが揃うことになる。その後に絶縁膜２ｃ、２ｂを除去しているため、図７に示すように素子分離領域２の上面の高さは半導体基板１の主面の高さよりも高い状態となる。ただし、素子分離領域２を形成した時点で、素子分離領域２の上面の高さと半導体基板１の主面の高さとが同一の高さで揃っていても構わない。
【００７６】
本実施の形態では、素子分離領域２は、ＳＴＩ（Shallow Trench Isolation）法により形成されるものとして説明したが、ＬＯＣＯＳ（Local Oxidization of Silicon）法により形成しても構わない。後述するＰチャネル型の低耐圧ＭＯＳＦＥＴＬｐは、素子分離領域２で規定された（囲まれた）活性領域内に形成される。ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂは前記活性領域内に含まれる。
【００７７】
次に、図８に示すように、半導体基板１の主面から所定の深さに渡ってＮウエル３を形成する。Ｎウエル３は、半導体基板１の主面に例えばホウ素（Ｂ）などのＮ型の不純物をイオン注入することなどによって形成することができる。なお、図８以降の図では、図を見やすくするために積層構造を有する素子分離領域２を一層の膜として示す。
【００７８】
その後、半導体基板１の主面上に、絶縁膜４ａおよび半導体層５ａを順次形成する。絶縁膜４ａは酸化シリコン膜などからなり、例えば熱酸化法、ウェット酸化法、またはＣＶＤ法などを用いて、素子分離領域２から露出している半導体基板１の主面に接して形成する。半導体層５ａは例えばシリコン膜からなり、絶縁膜４ａ上および素子分離領域２上にＣＶＤ法などを用いて形成する。絶縁膜４ａおよび半導体層５ａの膜厚はそれぞれ例えば１０ｎｍとする。
【００７９】
次に、図９に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、半導体層５ａをパターニングした後に絶縁膜４ａをパターニングし、ＳＯＩ領域１Ａの半導体基板１の主面上に絶縁膜４ａからなるＢＯＸ膜４および半導体層５ａからなるＳＯＩ膜５を残し、バルクシリコン領域１Ｂの半導体基板１の主面を露出する。このとき、ＢＯＸ膜４を形成するエッチング工程では、半導体基板１の主面がエッチング工程により受けるダメージを低減するためにドライエッチング法ではなくウェットエッチング法を用いる必要がある。
【００８０】
ＢＯＸ膜４の側面はＳＯＩ膜５の側面と平面視において重なるように揃うことが望ましいが、ＢＯＸ膜４を形成するエッチング工程はＳＯＩ膜５をマスクとして行われ、ウェットエッチング法は等方性のあるエッチング方法であるため、膜厚が１０ｎｍの絶縁膜４ａを除去する工程では、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界部分のＳＯＩ膜５の側面の直下からＳＯＩ領域１Ａ方向に絶縁膜４ａの側面が後退する。つまり、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域１Ｂ側の端部は、ＳＯＩ膜５の端部の方がＢＯＸ膜４の端部よりも突出し、ＢＯＸ膜４が後退した領域が窪んだひさし状の構造となる。
【００８１】
次に、図１０に示すように、ＳＯＩ領域１ＡのＳＯＩ膜５の表面およびバルクシリコン領域１Ｂの半導体基板の主面に酸化シリコン膜からなる絶縁膜６ａを形成し、続いて半導体基板１の主面の全面上に、例えばＣＶＤ法を用いてポリシリコン膜８ａを形成（堆積）する。絶縁膜６ａは例えば熱酸化法またはウェット酸化法を用いて形成するため、前記ひさし状の構造を有し、露出しているＳＯＩ膜５の端部の上面、側面および底面に形成され、ひさし構造のＳＯＩ膜５の端部の直下に露出している半導体基板１の主面にも形成される。
【００８２】
このとき、絶縁膜６ａの膜厚はＢＯＸ膜４の膜厚の半分未満の厚さであり、ＢＯＸ膜４が後退して形成された窪みには絶縁膜６ａにより完全に埋込まれておらず、ポリシリコン膜８ａが埋込まれている。ここでは、ひさし状の構造を有するＳＯＩ膜５の端部と半導体装置の間には、絶縁膜６ａ、ポリシリコン膜８ａおよび絶縁膜６ａが順に形成されるものとする。
【００８３】
次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜８ａおよび絶縁膜６ａをパターニングし、ＳＯＩ領域１ＡのＳＯＩ膜５の上面と、バルクシリコン領域１Ｂの半導体基板１の主面とを露出させる。これにより、ＳＯＩ領域１ＡのＳＯＩ膜５上に絶縁膜６ａからなるゲート絶縁膜７を介してポリシリコン膜８ａからなるゲート電極９を形成する。また、同工程により、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のＳＯＩ膜５上および半導体基板１上に絶縁膜６ａからなる絶縁膜６を介してポリシリコン膜８ａからなるダミーゲート電極８を形成する。その後、ゲート電極９およびダミーゲート電極８を形成した際のドライエッチングにより発生したエッチング残渣などを除去するため、半導体基板１を薬液および純水などを用いて洗浄する。
【００８４】
このとき、絶縁膜６およびその上のダミーゲート電極８はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界に跨って形成されるため、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６およびダミーゲート電極８により覆われる。
【００８５】
次に、図１２に示すように、バルクシリコン領域１Ｂを覆い、ＳＯＩ領域１Ａを露出するフォトレジスト膜ＰＲ２を半導体基板１上に形成する。なお、フォトレジスト膜ＰＲ２はダミーゲート電極８の上面の一部を覆っているものとする。続いて、フォトレジスト膜ＰＲ２をマスクとして、ゲート電極９から露出しているＳＯＩ膜５にイオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を注入する。これにより、ゲート電極９のゲート長方向における両側のＳＯＩ膜５内に、Ｐ型の不純物（例えばＢ（ホウ素））が比較的低濃度で導入された半導体層であるＬＤＤ層１０を形成する。
【００８６】
次に、図１３に示すように、フォトレジスト膜ＰＲ２を除去した後、半導体基板１の主面の全面上に例えばＣＶＤ法を用いて窒化シリコン膜および酸化シリコン膜を順次形成する。続いて、ドライエッチング法を用いて前記酸化シリコン膜および前記窒化シリコン膜を順次除去して半導体基板１およびＳＯＩ膜５のそれぞれの上面を露出させることで、ゲート電極９およびダミーゲート電極８のそれぞれの側壁に前記酸化シリコン膜および前記窒化シリコン膜の積層膜からなるサイドウォール１１を自己整合的に形成する。ダミーゲート電極８はＳＯＩ膜５の上面から半導体基板１の上面に亘って連続的に形成されているため、ダミーゲート電極８の一方の側壁のサイドウォール１１は半導体基板１の上面に接し、もう一方の側壁のサイドウォール１１はＳＯＩ膜５の上面に接して形成される。
【００８７】
その後、ゲート電極９、ダミーゲート電極８およびサイドウォール１１から露出している半導体基板１およびＳＯＩ膜５のそれぞれの上面に、エピタキシャル成長法（選択成長法）を用いてエピタキシャル層（選択成長層）１２ａを形成する。このとき、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６、ダミーゲート電極８およびダミーゲート電極８の側壁のサイドウォール１１により覆われているため、当該積層膜の端部の近傍にはエピタキシャル層１２ａは形成されない。
【００８８】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの領域のエピタキシャル層１２ａに、Ｐ型の不純物（例えばＢ（ホウ素））およびＮ型の不純物（例えばＰ（リン））をそれぞれ打ち分ける。ＳＯＩ領域１Ａのゲート電極９の両側のエピタキシャル層１２ａは、Ｐ型の不純物（例えばＢ（ホウ素））が比較的高濃度で導入されることで拡散層１２となる。また、バルクシリコン領域１Ｂのエピタキシャル層１２ａは、Ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入されることにより、拡散層１３となる。これにより、ＳＯＩ領域１Ａには、ゲート電極９、ＬＤＤ層１０および拡散層１２を含む低耐圧ＭＯＳＦＥＴＬｐが形成される。また、拡散層１３の直下の半導体基板１の主面には、拡散層１３を形成する際にバルクシリコン領域１Ｂの前記エピタキシャル層に注入した不純物が前記エピタキシャル層を通過して注入されており、半導体基板１の主面にＮウエル３よりも高い不純物濃度を有する半導体層１３ｂが形成されている。
【００８９】
拡散層１２はＬＤＤ層１０よりも高い不純物濃度を有しており、拡散層１２およびＬＤＤ層１０は低耐圧ＭＯＳＦＥＴＬｐのソース・ドレイン領域を構成している。また、バルクシリコン領域１Ｂでは、Ｎウエル３上にＮウエル３よりもＮ型の不純物の濃度が高い拡散層１３が形成されている。拡散層１３は半導体基板１に電位を供給するためのボディ端子として機能する半導体領域である。その後、イオン注入した不純物の拡散などを目的として半導体基板１を熱処理する。なお、拡散層１２を形成するためのＰ型の不純物（例えばＢ（ホウ素））のイオン注入工程と、拡散層１３を形成するためのＮ型の不純物（例えばＰ（リン））のイオン注入工程とは、どちらを先に行ってもよい。
【００９０】
次に、図１５に示すように、周知のサリサイド技術により拡散層１２、１３、ゲート電極９およびダミーゲート電極８のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。シリサイド層１４は、半導体基板１上に形成したＮｉ（ニッケル）などを含む金属膜を、熱処理により下部の半導体層と反応させることで形成する。シリサイド層１４を形成した際、シリサイド層１４と拡散層１２または１３とからなる積層膜の厚さは、シリサイド層１４を形成する前の拡散層１２または１３の厚さよりも厚くなる。このとき、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６およびダミーゲート電極８により覆われており、ダミーゲート電極８はサイドウォール１１に挟まれているため、当該積層膜の端部の近傍にはシリサイド層１４は形成されない。したがって、シリサイド層１４はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界においてダミーゲート電極８およびその側壁のサイドウォール１１を隔てて分断され、拡散層１２上のシリサイド層１４と拡散層１３上のシリサイド層１４とが接触することはない。
【００９１】
次に、図１６に示すように、半導体基板１の主面上に、低耐圧ＭＯＳＦＥＴＬｐ、ダミーゲート電極８およびシリサイド層１４を覆うようにエッチストッパ膜１５および層間絶縁膜１６を順次形成する。エッチストッパ膜１５は、例えば酸化シリコン膜の単体膜または薄い窒化シリコン膜からなり、その上の層間絶縁膜１６は厚い酸化シリコン膜からなる。エッチストッパ膜１５および層間絶縁膜１６は例えばＣＶＤ法により形成し、その後、層間絶縁膜１６の表面を、例えばＣＭＰ法を使用して平坦化する。
【００９２】
次に、図１７に示すように、層間絶縁膜１６上に形成したフォトレジスト膜（図示しない）をエッチングマスクとして用いて、エッチストッパ膜１５および層間絶縁膜１６をドライエッチングすることにより、エッチストッパ膜１５および層間絶縁膜１６を貫通する複数のコンタクトホール（貫通孔）を形成する。前記複数のコンタクトホールは、拡散層１２、１３およびゲート電極９のそれぞれの上部のシリサイド層１４に達する貫通孔である。ただし、後の工程で完成する半導体装置において、ダミーゲート電極８は電気的に機能しない膜なのでダミーゲート電極８の上部のシリサイド層１４を露出するコンタクトホールを形成する必要はない。
【００９３】
続いて、前記複数のコンタクトホール内に、タングステン（Ｗ）などからなる導電性のコンタクトプラグ（接続用導体部）１７を形成する。コンタクトプラグ１７を形成するには、例えば、コンタクトホールの底部および側壁を含む層間絶縁膜１６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、前記バリア導体膜上にタングステン膜などからなる主導体膜を形成して前記コンタクトホールを埋込み、層間絶縁膜１６上の不要な前記主導体膜および前記バリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグ１７を形成する。なお、図面の簡略化のために、図１７ではコンタクトプラグ１７を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【００９４】
次に、図１８に示すように、コンタクトプラグ１７が埋込まれた層間絶縁膜１６上に、エッチストッパ膜（エッチングストッパ用絶縁膜）１８および配線形成用の層間絶縁膜１９を順次形成する。エッチストッパ膜１８は、層間絶縁膜１９への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜１９に対してエッチング選択性を有する材料を用い、例えば、エッチストッパ膜１８を窒化シリコン膜とし、層間絶縁膜１９を酸化シリコン膜とすることができる。
【００９５】
その後、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジスト膜（図示しない）をマスクとしたドライエッチングによって層間絶縁膜１９およびエッチストッパ膜１８の所定の領域にコンタクトプラグ１７を露出する複数の配線溝を形成した後、半導体基板１の主面上に例えば窒化チタン膜、タンタル膜または窒化タンタル膜などからなるバリアメタル膜を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、前記銅めっき膜により前記配線溝の内部を埋込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線２０を形成する。なお、図面の簡略化のために、図１８では、配線２０を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【００９６】
ＳＯＩ領域１Ａの配線２０は、コンタクトプラグ１７を介して低耐圧ＭＯＳＦＥＴＬｐのソース・ドレイン領域およびゲート電極９に電気的に接続されている。バルクシリコン領域１Ｂの配線２０は、コンタクトプラグ１７、シリサイド層１４および拡散層１３を介して半導体基板１に電気的に接続されている。また、その後、デュアルダマシン法などにより配線２０上に２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは２層目以降の配線の図示およびその製造工程の説明は省略する。また、配線２０はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、その場合、配線２０は例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９７】
このように、隣り合う素子分離領域に挟まれた一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接して存在する半導体装置を製造する場合、図３７および図３８を用いて説明したように、ＳＯＩ領域およびバルクシリコン領域の境界近傍においてダミーゲート電極８（図１８参照）を形成せずにゲート電極９を形成すると、ひさし状のＳＯＩ膜５の端部の下の窪みにゲート電極９を形成するためのポリシリコン膜９ｐが残る。この状態で半導体装置の製造工程を続けると、ポリシリコン膜９ｐが残渣となって半導体基板１上に残り、当該残渣を介するなどしてＳＯＩ膜５と半導体基板１とが短絡する虞がある。
【００９８】
図３７のような構造は、図１１を用いて説明したパターニング工程においてＳＯＩ領域およびバルクシリコン領域の境界近傍にダミーゲート電極８を形成せず、その他の領域（例えばＳＯＩ領域）にゲート電極をドライエッチング法により加工形成することで形成される。図３７に示すようなポリシリコン膜９ｐに起因して残渣が発生すれば、ＳＯＩ膜５および半導体基板１が残渣を介して短絡することなどが考えられ、完成した半導体装置が正常に動作しなくなる虞がある。
【００９９】
また、図３９を用いて説明したように、前記残渣による短絡などの不具合が起こらなかったとしても、ＳＯＩ膜５と半導体基板１とがＳＯＩ領域とバルクシリコン領域との境界において素子分離領域のように幅が広い絶縁体を隔てず極近い領域で隣接する場合、半導体基板１の表面に形成されたエピタキシャル層である拡散層１３ａが、ＳＯＩ膜５およびＳＯＩ膜５の表面に形成されたエピタキシャル層である拡散層１２ｂに接近する。この場合、ＳＯＩ膜５および拡散層１２ｂと、拡散層１３ａとのそれぞれの表面に形成されたシリサイド層１４ａ同士が接触し、または一体化して形成されることで、ＳＯＩ膜５および半導体基板１が短絡し、完成した半導体装置が正常に動作しなくなる。
【０１００】
このような短絡が起こることに起因して半導体装置の信頼性が低下することを防ぐため、本実施の形態の半導体装置の製造工程では、図１１に示すように、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板上およびＳＯＩ膜５上に絶縁膜６を介してダミーゲート電極８を形成することにより、ＳＯＩ膜５の端部の直下に形成された絶縁膜およびポリシリコン膜がエッチングまたは洗浄液などに晒されることを防いでいる。
【０１０１】
これにより、ひさし状のＳＯＩ膜５の端部の直下に微量のポリシリコン膜が残ることに起因して半導体基板１上に残渣が発生し、前記残渣によってＳＯＩ膜５および半導体基板１が短絡することを防ぐことができる。
【０１０２】
また、本実施の形態の半導体装置の製造工程では、図１６に示すように、ダミーゲート電極８およびその側壁のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４のそれぞれが近接して形成されることを防いでいる。
【０１０３】
つまり、ダミーゲート電極８およびその側壁のサイドウォール１１を形成すると、サイドウォール１１の表面にはシリサイド層は形成されないため、ＳＯＩ領域の拡散層１２およびその上部のシリサイド層１４と、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４とを分離することができる。よって、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４が近接して短絡することを防ぐことができる。
【０１０４】
したがって、本実施の形態の半導体装置の製造工程では、半導体装置の微細化などを目的として一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を設けることにより、ＳＯＩ膜および半導体基板が短絡することを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。また、これにより一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に短絡が起こることを防ぎ、半導体素子の微細化の際に生じる前記短絡の問題を解消することができるため、半導体装置の微細化により半導体装置の性能を向上することが可能となる。
【０１０５】
また、本実施の形態の半導体装置の製造方法の変形例として、ダミーゲート電極８の下面に接する絶縁膜の膜厚をゲート絶縁膜７よりも厚くして、より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことが考えられる。この場合の半導体装置の製造工程を図３〜図９および図１９〜図２３を用いて説明する。図１９〜図２３は本実施の形態の半導体装置の製造工程の変形例を説明する断面図である。
【０１０６】
まず、図３〜図９を用いて説明した工程を行った後、半導体基板１上に厚さが異なる２種類の絶縁膜を半導体基板１の上面に形成する。つまり、図１９に示すように、半導体基板１の主面の全面に熱酸化法、ウェット酸化法またはＣＶＤ法などを用いて、比較的膜厚が厚い絶縁膜２１ａを形成した後に、フォトリソグラフィ技術およびウェットエッチング法などを用いてＳＯＩ領域１Ａの絶縁膜２１ａを除去し、バルクシリコン領域１Ｂには絶縁膜２１ａを残す。ただし、このときにＳＯＩ膜５のバルクシリコン領域１Ｂ側の端部に形成された絶縁膜２１ａは除去しない。なお、絶縁膜２１ａは熱酸化法、ウェット酸化法により形成されるため、形成時には半導体基板１上に露出する半導体基板１の上面およびＳＯＩ膜５の表面に形成される。したがって、ＳＯＩ膜５のバルクシリコン領域１Ｂ側の端部では、ＳＯＩ膜５の上面、側壁および底面に亘って絶縁膜２１ａが連続的に形成され、その下部では半導体基板１の主面にも絶縁膜２１ａが形成される。その後、例えば熱酸化法またはウェット酸化法などを用いて半導体基板１の主面を酸化し、絶縁膜２１ａから露出するＳＯＩ膜５の上面に、絶縁膜２１ａよりも膜厚が薄い絶縁膜６ａを形成する。絶縁膜６ａ、２１ａは例えば酸化シリコンからなる膜である。
【０１０７】
ここではＢＯＸ膜４の膜厚を１０ｎｍとし、絶縁膜２１ａの膜厚を５ｎｍとしており、また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍におけるＳＯＩ膜５およびＢＯＸ膜４からなる積層膜の端部のひさし構造では、ＳＯＩ膜５と半導体基板１との間隔がＢＯＸ膜４の膜厚となっている。ＳＯＩ膜５と半導体基板１との間のＳＯＩ膜５の底面および半導体基板１の上面に形成された絶縁膜２１ａは、それぞれＢＯＸ膜４の膜厚の値の半分以上の膜厚を有しているため、ＳＯＩ膜５と半導体基板１との間には絶縁膜２１ａが完全に埋込まれている。
【０１０８】
次に、図２０に示すように、半導体基板１の主面上の全面に例えばＣＶＤ法を用いてポリシリコン膜を形成（堆積）した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜およびその下部の絶縁膜６ａ、２１ａを加工（パターニング）することで、前記ポリシリコン膜からなるゲート電極９、ダミーゲート電極８およびゲート電極２３を形成する。また、同一の工程により、絶縁膜６ａからなるゲート絶縁膜７をゲート電極９とＳＯＩ膜５との間に形成し、絶縁膜２１ａからなる絶縁膜２１を、ダミーゲート電極８とＳＯＩ膜５との間およびダミーゲート電極８と半導体基板１との間に形成し、絶縁膜２１ａからなるゲート絶縁膜２２をバルクシリコン領域１Ｂのゲート電極２３と半導体基板１との間に形成する。
【０１０９】
絶縁膜２１およびゲート絶縁膜２２は絶縁膜２１ａからなるため、絶縁膜６ａからなるゲート絶縁膜７よりも厚い膜厚を有している。また、ゲート電極２３はゲート電極９よりもゲート長が大きく、その下部のゲート絶縁膜２２はゲート絶縁膜７よりもゲート幅方向における幅が広い。
【０１１０】
次に、図１２を用いて説明した工程を行うことでＳＯＩ領域１ＡにＬＤＤ層１０を形成した後、図２１に示すように、ＳＯＩ領域１Ａをフォトレジスト膜（図示しない）で覆い、続いて、バルクシリコン領域１Ｂに露出する半導体基板１の主面に、ゲート電極２３をマスクとしてＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により注入することにより、ゲート電極２３の横の半導体基板１の主面にＬＤＤ層２４を形成する。なお、ＬＤＤ層１０およびＬＤＤ層２４はどちらを先に形成してもよく、同一工程により形成してもよい。
【０１１１】
次に、図１３を用いて説明したエピタキシャル層の製造工程を行った後、図２２に示すように、ゲート電極９、２２のそれぞれの横に形成されたエピタキシャル層にＰ型の不純物（例えばＢ（ホウ素））を高い濃度でイオン注入することにより、前記エピタキシャル層からなるＰ型の拡散層１２、２５をゲート電極９、２２のそれぞれの横に形成する。なお、ＬＤＤ層１０、２４を形成した工程と同様に、拡散層１２および拡散層２５を形成する際には、それぞれの拡散層を別のイオン注入工程により形成しても構わない。
【０１１２】
これにより、ＳＯＩ領域１ＡにはＬＤＤ層１０、拡散層１２およびゲート電極９を含む低耐圧ＭＯＳＦＥＴＬｐが形成され、バルクシリコン領域１ＢにはＬＤＤ層２４、拡散層２５およびゲート電極２３を含む高耐圧ＭＯＳＦＥＴＨｐが形成される。高耐圧ＭＯＳＦＥＴＨｐは低耐圧ＭＯＳＦＥＴＬｐよりも大きい膜厚を有するゲート絶縁膜２２と、低耐圧ＭＯＳＦＥＴＬｐよりも大きいゲート長を有するゲート電極２３を含んでいる。これは、高耐圧ＭＯＳＦＥＴＨｐが低耐圧ＭＯＳＦＥＴＬｐよりも高い電圧により駆動するトランジスタであるためである。ここでは、高耐圧ＭＯＳＦＥＴＨｐは半導体装置の外部に出力し、または半導体装置の外部から入力される電流を制御するＩ／Ｏ部において用いられる半導体素子とする。
【０１１３】
その後の工程は、図１５〜図１８を用いて説明した工程と同様の工程を行うことで、図２３に示す半導体装置が完成する。このとき、バルクシリコン領域１Ｂでは、高耐圧ＭＯＳＦＥＴＨｐのソース・ドレイン領域を構成するＬＤＤ層２４および拡散層２５に所定の電位を供給するため、拡散層２５の上面のシリサイド層１４に達するコンタクトプラグ１７およびその上部の配線２０を形成する。また、図示しない領域では、ゲート電極２３上のシリサイド層１４に接続されるコンタクトプラグ１７も形成する。なお、図１８に示したような半導体基板１の電圧を制御する目的で形成されたコンタクトプラグ１７および配線２０は、図２３に示していない他の領域に形成されているものとする。
【０１１４】
このようにして形成した本実施の形態の半導体装置は、絶縁膜２１を高耐圧ＭＯＳＦＥＴＨｐ用のゲート絶縁膜２２と同一工程で形成した厚い膜とすることで、図１８に示す構造の半導体装置より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことを可能としている。特に、絶縁膜２１の膜厚をＢＯＸ膜４の膜厚の２分の１以上の厚さとすることは、ＳＯＩ膜５の一方の端部の直下のＢＯＸ膜４が後退した領域に絶縁膜２１を完全に埋込み、当該ＳＯＩ膜５の直下にポリシリコン膜が入り込むことを防ぐことができるため、ＳＯＩ膜５と半導体基板１とが短絡することを防ぐ観点から好ましい。
【０１１５】
本実施の形態では、ＭＯＳＦＥＴのゲート電極の横にエピタキシャル層を形成し、当該エピタキシャル層をソース・ドレイン領域とする半導体層装置について説明したが、エピタキシャル層を形成せず、ＳＯＩ膜またはバルクシリコン領域の半導体基板の主面に直接イオン注入を行ってＬＤＤ層よりも不純物濃度が高い拡散層を形成してもよい。この場合であっても、図３９に示す構造と同様にＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を形成しなければ、前記拡散層が形成されたＳＯＩ膜および半導体基板の表面のシリサイド層同士が短絡する虞がある。これに対し、図１に示すようにダミーゲート電極８およびその両側のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４同士が電気的に接続されることを防ぐことができる。
【０１１６】
また、図２４に示すように、本実施の半導体装置の変形例として、バルクシリコン領域において半導体基板１に電位を供給するコンタクトプラグ１７ａを、平面視においてダミーゲート電極８に重なるように形成した構造を示す。つまり、コンタクトプラグはダミーゲート電極８と、ダミーゲート電極８およびその側壁のサイドウォール１１から露出するバルクシリコン領域１Ｂの半導体基板１の主面とに平面視において重なるように形成されている。言い換えれば、コンタクトプラグ１７ａはダミーゲート電極８の直上およびバルクシリコン領域１Ｂに亘って形成され、ダミーゲート電極８上のシリサイド層１４およびバルクシリコン領域１Ｂのシリサイド層１４に接続されるている。これにより、コンタクトプラグ１７ａがダミーゲート電極８と電気的に接続されても、ダミーゲート電極８自体は他の素子と絶縁されているため問題はない。コンタクトプラグ１７ａがダミーゲート電極８の直上に形成されておらず、ダミーゲート電極８の上部のシリサイド層１４の側面とコンタクトプラグ１７の側面とが接触するなどしていても同様である。
【０１１７】
また、図示は省略するが、図２４と異なり、半導体基板１に電位を供給するコンタクトプラグ１７ａはダミーゲート電極８から離れて絶縁され、ＳＯＩ領域の低耐圧ＭＯＳＦＥＴＬｐのダミーゲート電極８に近い方のソース・ドレイン領域に電位を供給するコンタクトプラグ１７がダミーゲート電極８に接触し、電気的に接続されていても同様に問題はない。つまり、ダミーゲート電極８が半導体装置内の回路を構成せず、他の素子および配線などから絶縁されているため、ダミーゲート電極８の隣接するコンタクトプラグ１７または１７ａのいずれか一方に接続されたとしても半導体装置の動作に影響はない。このため、ダミーゲート電極８の横の一方のコンタクトプラグとダミーゲート電極８との間の距離を十分に離して互いに接触しないようにする必要がなく、マージンを小さくすることが可能となるため、半導体装置の微細化が容易となる。
【０１１８】
（実施の形態２）
本実施の形態では、ＳＯＩ領域にシリサイド層を形成する際に、バルクシリコン領域の半導体層上にシリサイド層が形成されることを防ぐことにより、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層同士が接続することで短絡が起きることを防ぐことができる半導体装置について説明する。
【０１１９】
図３９を用いて説明したように、ＳＯＩ膜５と半導体基板１とは、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４ａ同士が電気的に接続されることにより短絡する問題がある。前記実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を形成し、ＳＯＩ領域およびバルクシリコン領域のシリサイド層を分離することにより前記短絡を防ぐことを記載したが、本実施の形態ではダミーゲート電極を形成せず、バルクシリコン領域にシリサイド層を形成しないことで前記短絡が起こることを防ぐ。なお、以下に示す図２５および図２６は、本実施の形態の半導体装置の製造工程を説明する断面図である。
【０１２０】
上述したような半導体装置を形成する方法としては、まず、図３〜図１４を用いて説明した工程と同様の工程を行った後に、図２５に示すように、例えば酸化シリコンからなるマスク材である絶縁膜２６をバルクシリコン領域１Ｂの半導体基板１上に形成し、バルクシリコン領域の拡散層１３を絶縁膜２６により覆う。なお、本実施の形態ではダミーゲート電極は形成しないため、図１１を用いて説明した工程ではゲート電極９およびゲート絶縁膜７のみを形成し、ダミーゲート電極８およびその下部の絶縁膜６は形成しない。したがって、図３７に示す半導体装置と同様に、ＳＯＩ膜５の端部の直下であってＢＯＸ膜４の側壁にはポリシリコン膜９ｐおよび絶縁膜６ｂが残っているものとする。また、図１３のサイドウォール形成工程では、ＳＯＩ膜５とその端部の直下のポリシリコン膜９ｐおよび絶縁膜６ｂとからなる積層膜の側壁に自己整合的にサイドウォール１１ａが形成されているものとする。
【０１２１】
絶縁膜２６は、例えば図１４の工程の後に、半導体基板１の主面の全面上にＣＶＤ法などを用いて酸化シリコン膜を形成し、続いてフォトリソグラフィ技術およびドライエッチング法を用いてバルクシリコン領域１Ｂ以外の領域の前記酸化シリコン膜を除去することで形成する。図２５ではＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍の絶縁膜２６の端部がサイドウォール１１ａ上に位置するような構造を示しているが、絶縁膜２６のＳＯＩ領域１Ａ側の端部は、バルクシリコン領域１Ｂの拡散層１３を覆い、ＳＯＩ領域１Ａの拡散層１２を覆わない位置であれば、どの位置にあっても構わない。つまり、絶縁膜２６の前記端部はサイドウォール１１ａの直上か、拡散層１２から露出するＳＯＩ膜５の直上にあるものとする。
【０１２２】
次に、図１５〜図１８を用いて説明した工程と同等の工程を行うことで、図２６に示す本実施の形態の半導体装置が完成する。つまり、図２５に示す構造を形成した後、絶縁膜２６によりバルクシリコン領域１Ｂを覆った状態で半導体基板１の主面の全面上に例えばＮｉ（ニッケル）などからなる金属膜を形成した後に半導体基板１を複数回熱処理することにより、絶縁膜２６から露出している拡散層１２の表面にシリサイド層１４を形成する。このとき、拡散層１３は絶縁膜（マスク材）２６に覆われており前記金属膜に接していないため、拡散層１３の表面にはシリサイド層は形成されない。このように、絶縁膜などを用いて一部の半導体層の表面にシリサイド層が形成されないようにすることを、ここではシリサイドプロテクションと呼ぶ。
【０１２３】
その後、絶縁膜２６を残した状態で、エッチストッパ膜１５、層間絶縁膜１６を形成した後に、ＳＯＩ領域１Ａのシリサイド層１４に達するコンタクトプラグ１７と、バルクシリコン領域１Ｂの拡散層１３の上面に達し、半導体基板１に電位を供給するためのコンタクトプラグ１７とを形成し、続いて配線２０を形成する。バルクシリコン領域１Ｂにコンタクトプラグ１７を形成する際は、絶縁膜２６、エッチストッパ膜１５および層間絶縁膜１６を貫通するコンタクトホールを形成する。
【０１２４】
このようにして形成した半導体装置では、シリサイドプロテクションを行うことでバルクシリコン領域１Ｂの拡散層１３の上面にシリサイド層が形成されないため、図３９に示したようにＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４ａ同士が接続されることによりＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができる。
【０１２５】
これにより、半導体装置が正常に動かなくなることを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。
【０１２６】
なお、図２５および図２６ではバルクシリコン領域１Ｂの拡散層１３を絶縁膜２６で完全に覆い、拡散層１３の上面にシリサイド層を一切形成しない場合について説明したが、絶縁膜２６を形成する領域をＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに限り、拡散層１３の上面の一部にシリサイド層を形成してもよい。つまり、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのそれぞれに形成されたシリサイド層同士が、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界において互いに接続されることを防げば上記効果が得られるため、前記境界近傍のバルクシリコン領域にシリサイド層が形成されていなければ、バルクシリコン領域内の他の領域にシリサイド層が形成されていてもよい。この場合は図１８と同様に、バルクシリコン領域１Ｂではコンタクトプラグ１７をシリサイド層１４を介して拡散層１３および半導体基板１に電気的に接続すればよい。
【０１２７】
また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに絶縁膜２６を形成する場合には、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成することも可能である。なお、このとき前記境界近傍には絶縁膜２６を形成しているため、前記実施の形態１で説明したダミーゲート電極は形成しない。
【０１２８】
（実施の形態３）
本実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造部を、膜厚が厚い絶縁膜により覆う半導体装置について説明する。以下に示す図２７〜図２９は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１２９】
本実施の形態の半導体装置の製造工程では、まず、図３〜図９および図１９を用いて説明した工程と同様の工程を行うことにより、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造部のＢＯＸ膜が後退した窪みに、比較的厚い膜厚を有する絶縁膜２１ａを埋込む。前記実施の形態１の半導体装置の変形例を図１９〜図２３を用いて説明したように、絶縁膜２１ａの膜厚はＢＯＸ膜４の膜厚の半分（２分の１）以上の膜厚を有しているため、前記窪みには絶縁膜２１ａが完全に埋込まれる。つまり、ＢＯＸ膜４の膜厚が１０ｎｍの場合は、絶縁膜２１ａの膜厚は５ｎｍ以上あるものとする。
【０１３０】
次に、図２７に示すように、半導体基板１の主面の全面上にＣＶＤ法などを用いてポリシリコン膜を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜を加工し、ＳＯＩ領域１Ａの絶縁膜６ａの直上にゲート電極９を形成する。その後、バルクシリコン領域１Ｂを覆い酸化シリコン膜などからなる絶縁膜２７をフォトリソグラフィ技術およびドライエッチング法を用いて形成する。絶縁膜２７はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍の絶縁膜２１ａを覆うように形成されており、ＳＯＩ膜５の直上で終端している。図２７では、ＳＯＩ領域１Ａ側の絶縁膜２７の側壁が絶縁膜２１ａの側壁と平面視において重なる構造を示しているが、絶縁膜２７の端部はＳＯＩ膜５の直上に位置しており、ＳＯＩ膜５上の絶縁膜２７に覆われていない領域にＭＯＳＦＥＴを形成する領域が確保されていればよい。
【０１３１】
次に、図２８に示すように、ＳＯＩ領域１Ａに対し、図１２〜図１５を用いて説明した工程を行うことにより、ＳＯＩ領域１Ａに低耐圧ＭＯＳＦＥＴＬｐを形成し、絶縁膜２７から露出している拡散層１２およびゲート電極９の上面にシリサイド層１４を形成する。このとき、バルクシリコン領域１Ｂは絶縁膜２１ａにより覆われたままなので、図１３および図１４で説明したバルクシリコン領域１Ｂに対するエピタキシャル成長（選択成長）および不純物イオンの注入は行わない。また、バルクシリコン領域１Ｂの半導体基板１の主面は絶縁膜２１ａにより覆われているため、シリサイド層１４は形成されない。
【０１３２】
次に、図１６〜図１８に示す工程と同様の工程を行うことで、図２９に示す本実施の形態の半導体装置が完成する。絶縁膜２７は層間絶縁膜の一部と見なし、半導体基板１の主面に達するコンタクトプラグ１７をバルクシリコン領域１Ｂに形成する際は、絶縁膜２７および絶縁膜２１ａを貫通するコンタクトホールを形成し、当該コンタクトホールにコンタクトプラグ１７を埋込むことで、コンタクトプラグ１７と半導体基板１とを接続する。
【０１３３】
本実施の形態では、上記のようにして半導体装置を形成することにより、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のひさし構造部においてＢＯＸ膜４が後退して形成された窪みに、ＢＯＸ膜４の膜厚の半分以上の膜厚を有する絶縁膜２１ａを完全に埋め込んでいる。このため、ひさし構造部の窪んだ領域には、ゲート電極９を形成する際に半導体基板１上に形成したポリシリコン膜が入り込むことはないため、ゲート電極９の形成工程において前記ポリシリコン膜が残渣として残ることを防ぐことができる。これにより、前記残渣に起因してＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３４】
また、図２７〜図２９を用いて説明した工程では、バルクシリコン領域１Ｂを絶縁膜２１ａにより覆ったままエピタキシャル層および拡散層の形成などを行ったが、絶縁膜２７を形成する領域をＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみとし、その後の工程で絶縁膜２７から露出するバルクシリコン領域１Ｂの絶縁膜２１ａを除去して半導体基板１の主面の露出してもよい。この場合には、バルクシリコン領域１Ｂの半導体基板１の主面上に図１３〜図１８を用いて説明したようにエピタキシャル層からなる拡散層１３および拡散層１３上のシリサイド層１４を形成してもよい。
【０１３５】
また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに絶縁膜２７を形成する場合には、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成することも可能である。なお、このとき前記境界近傍には絶縁膜２１ａ、２７を形成しているため、前記実施の形態１で説明したダミーゲート電極は形成しない。
【０１３６】
また、上述した絶縁膜２７の部材は例えば酸化シリコン膜であるものとして説明したが、絶縁膜２７はフォトレジスト膜としてもよい。ただし、この場合は図２８に示す構造を形成した後にフォトレジスト膜である絶縁膜２７を除去してから、図２９に示すエッチストッパ膜１５および層間絶縁膜１６などを形成する。フォトレジスト膜により絶縁膜２７を形成したとしても、絶縁膜２１ａをＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍に残すことで、ポリシリコン膜の残渣が発生することを防ぐことができれば、上述したようにＳＯＩ膜５と半導体基板１とが短絡することを防ぐ効果を得ることができる。
【０１３７】
（実施の形態４）
本実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造が形成されることを防ぐために、ＳＯＩ膜の形成後にＳＯＩ膜の端部を一部酸化し、その後ＢＯＸ膜をパターニングする際にＳＯＩ膜の酸化した部分を除去し、ＳＯＩ膜およびＢＯＸ膜の側壁を揃える半導体装置について説明する。以下に示す図３０〜図３２は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３８】
本実施の形態の半導体装置の製造工程では、まず、図３〜図８を用いて説明した工程を行った後、半導体層５ａ（図８参照）のみをフォトリソグラフィ技術およびエッチング法を用いてパターニングすることにより、半導体層５ａからなるＳＯＩ膜５を形成する。なお、絶縁膜４ａの膜厚は１０ｎｍであるものとする。その後、例えば熱酸化法を用いてＳＯＩ膜５の表面を酸化することにより、ＳＯＩ膜５の上面および側壁に厚さ１０ｎｍ程の酸化シリコン膜からなる絶縁膜２８を形成する。
【０１３９】
つまり、半導体基板１の主面に対して垂直な方向における絶縁膜４ａの膜厚と、同じ大きさの膜厚を有する絶縁膜２８を、ＳＯＩ膜５の表面の上面および側面に形成する。したがって、ＳＯＩ膜５の側壁に形成された絶縁膜２８の膜厚の１０ｎｍ程度である。このときの酸化工程により、ＳＯＩ膜５から露出している絶縁膜４ａの直下の半導体基板１の主面は多少酸化されるため、ＳＯＩ膜５から露出している領域の半導体基板１上の絶縁膜４ａの膜厚は、ＳＯＩ膜５の直下の絶縁膜４ａの膜厚に比べて厚くなる。
【０１４０】
次に、図３１に示すように、ウェットエッチング法を用いて半導体基板１上の絶縁膜４ａを一部除去し、絶縁膜２８を同工程において除去することにより、絶縁膜４ａをパターニングし、ＳＯＩ膜５を露出する。このとき、絶縁膜４ａおよび絶縁膜２８はそれぞれの露出している表面から等方的に除去されるため、ＳＯＩ膜５のバルクシリコン領域１Ｂ側の側壁の絶縁膜２８の表面から１０ｎｍ程度の範囲の絶縁膜４ａおよび絶縁膜２８が除去される。このため、図３１に示すように、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁がほぼ揃う。つまり、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁は、平面視においてほぼ重なる領域に位置するように形成される。言い換えれば、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁は、同一面内に位置するよう形成される。
【０１４１】
したがって、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜のバルクシリコン領域１Ｂ側の側壁には、前記実施の形態１で説明したひさしがほぼ存在しない構造を得ることができるため、この後の工程でポリシリコン膜を半導体基板１上にＣＶＤ法などを用いて形成（堆積）したとしても、前記積層膜の側壁にポリシリコン膜が残ることを防ぐことができる。
【０１４２】
すなわち、単に図３〜図９に示した工程のように、絶縁膜４ａ上にＳＯＩ膜５を形成した後に、ＳＯＩ膜５をマスクとしてウェットエッチング法により絶縁膜４ａをパターニングしてＢＯＸ膜４を形成したのでは、図３８に示すようなひさし構造を形成することになる。図３８に示すように、ＢＯＸ膜４の側壁はＢＯＸ膜４の膜厚と同じ大きさだけ後退しているため、本実施の形態の半導体装置では、図３０および図３１に示すようにＳＯＩ膜５の側壁にＢＯＸ膜４と同等の厚さの酸化膜を形成することにより、ＢＯＸ膜４を形成するためのウェットエッチング工程の際に、ＳＯＩ膜５の側壁の酸化膜とＢＯＸ膜４とが同程度後退することを利用して、前記積層膜の側壁の位置を揃えている。
【０１４３】
したがって、図３７を用いて説明したひさし構造部にポリシリコン膜が残ることで残渣が発生し、当該残渣を介してＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１４４】
この後の工程は、図１０〜図１８を用いて説明した工程とほぼ同様の工程を行うことで、図３２に示す本実施の形態の半導体装置が完成する。ただし、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜のバルクシリコン領域１Ｂ側の側壁にはひさし構造がないため、ダミーゲート電極を形成する必要がなく、ここではサイドウォール１１を形成した工程において、前記積層膜の側壁にサイドウォール１１ａを形成する。なお、サイドウォール１１ａはＢＯＸ膜４およびＳＯＩ膜５の両方の側壁に接して形成されており、サイドウォール１１ａと前記積層膜の側壁との間にはポリシリコン膜は形成されていない。
【０１４５】
また、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成してもよい。ただし、ひさし構造部に膜厚が厚い絶縁膜を埋込む必要はないため、ダミーゲート電極８および絶縁膜２１ａはＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界に形成しない。
【０１４６】
（実施の形態５）
図３９を用いて説明したように、ＳＯＩ膜５と半導体基板１とが短絡する原因の一つとして、バルクシリコン領域の半導体基板１の上面にせり上げられたエピタキシャル層である拡散層１３ａが形成され、拡散層１３ａの上部に形成されたシリサイド層１４ａがＳＯＩ領域のシリサイド層１４ａに達することが挙げられる。つまり、バルクシリコン領域にエピタキシャル層である拡散層１３ａが形成されなければ、バルクシリコン領域に形成されるシリサイド層は半導体基板１の主面に接して形成されるため、ＳＯＩ領域のエピタキシャル層の表面のシリサイド層に届かず、シリサイド層同士の接触による短絡の発生を防ぐことができる。
【０１４７】
この場合バルクシリコン領域にはエピタキシャル層が形成されないが、エピタキシャル層のようにせり上げた半導体層が必要なのは薄い膜厚を有するＳＯＩ膜５の上部のみであるため、バルクシリコン領域にはエピタキシャル層が形成されなくても問題はない。以下に、バルクシリコン領域にエピタキシャル層を形成しない半導体装置の製造方法について、図３３〜図３６を用いて説明する。図３３〜図３６は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１４８】
本実施の形態の半導体装置の製造工程では、まず、図３〜図８を用いて説明した工程を行った後、前記実施の形態４で図３０および図３１を用いて説明したように、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜を、側壁にひさし構造がない状態で形成する。
【０１４９】
次に、図１０〜図１２を用いて説明した工程と同様の工程を行うことで、ＳＯＩ領域１ＡのＳＯＩ膜５上にゲート絶縁膜７を介してゲート電極９を形成し、その横のＳＯＩ膜５内にＬＤＤ層１０を形成する。ただし、ここではＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界にダミーゲート電極は形成しないものとする。
【０１５０】
次に、図３３に示すように、半導体基板１の主面の全面上に例えばＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜２９を形成した後、フォトレジスト膜ＰＲ３をバルクシリコン領域１Ｂの絶縁膜２９の上面を覆うように形成する。フォトレジスト膜ＰＲ３はゲート電極９の直上には形成せず、ＳＯＩ膜５の端部の直上の絶縁膜２９を一部覆うように形成する。ただし、フォトレジスト膜ＰＲ３はバルクシリコン領域１Ｂ側のＬＤＤ層１０の直上の絶縁膜２９の上面を完全に覆わないように形成する。
【０１５１】
次に、図３４に示すように、フォトレジスト膜ＰＲ３をマスクとして絶縁膜２９をドライエッチングした後、フォトレジスト膜ＰＲ３を除去することで、バルクシリコン領域１ＢおよびＳＯＩ膜５の端部を覆うような絶縁膜２９を残し、同工程により、絶縁膜２９からなるサイドウォール１１をゲート電極９の側壁に形成する。サイドウォール１１を例えば窒化シリコン膜および酸化シリコン膜からなる積層膜により形成する場合には、図３３を用いて説明した工程において形成した絶縁膜２９を窒化シリコン膜および前記窒化シリコン膜上に酸化シリコン膜を堆積した積層膜構造とすればよい。
【０１５２】
続いて、エピタキシャル成長法（選択成長法）により、ゲート電極９、サイドウォール１１およびマスク材である絶縁膜２９から露出するＳＯＩ膜５の上面上にエピタキシャル層（選択成長層）を形成した後、イオン注入法により前記エピタキシャル層にＰ型の不純物（例えばＢ（ホウ素））を注入することにより、前記エピタキシャル層からなる拡散層１２を形成し、拡散層１２、ＬＤＤ層１０およびゲート電極９を含む低耐圧ＭＯＳＦＥＴＬｐを形成する。このとき、マスク材である絶縁膜２９に覆われたバルクシリコン領域１Ｂの半導体基板１の主面にはエピタキシャル層は形成されてない。
【０１５３】
次に、図３５に示すように、低耐圧ＭＯＳＦＥＴＬｐを覆い、バルクシリコン領域１Ｂの絶縁膜２９を露出するフォトレジスト膜（図示しない）を形成した後、例えばウェットエッチング法により絶縁膜２９を除去することにより、バルクシリコン領域１Ｂの半導体基板１の上面を露出する。その後、前記フォトレジスト膜をマスクとしてＮ型の不純物（例えばＰ（リン））を半導体基板１の上面に注入することにより、半導体基板１の上面にＮ型の半導体層１３ｂを形成する。
【０１５４】
ここではウェットエッチング法を用いて絶縁膜２９を除去する方法について説明したが、ドライエッチング法を用いて絶縁膜２９を除去しても構わない。その場合、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜の側壁にはサイドウォールが形成される。
【０１５５】
また、絶縁膜２９をエッチングにより除去する際に、ＳＯＩ膜５の端部の上部、またはＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍に絶縁膜２９が残っていてもよいが、ここでは図３３に示すように、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍も含め、絶縁膜２９は除去されているものとする。このため、絶縁膜２９を除去する際に低耐圧ＭＯＳＦＥＴＬｐを覆うフォトレジスト膜は、少なくともサイドウォール１１を覆うような条件で、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍の絶縁膜２９を露出するように形成する。
【０１５６】
続いて、周知のシリサイドプロセスを用いて、拡散層１２、ゲート電極９およびバルクシリコン領域１Ｂの半導体基板１の主面のそれぞれの露出した表面にシリサイド層１４を形成する。このとき、例えば酸化シリコン膜などからなる絶縁膜であるＢＯＸ膜４の側壁にはシリサイド層１４が形成されず、半導体基板１（半導体層１３ｂ）上に形成されたシリサイド層１４と、ＳＯＩ膜５およびその上部の拡散層１２の表面に形成されたシリサイド層１４とは、間にＢＯＸ膜４が介在することで分離されるため、互いに接触しない。
【０１５７】
この後の工程は、図１６〜図１８を用いて説明した工程と同様の工程を行うことにより、図３６に示す本実施の形態の半導体装置が完成する。
【０１５８】
図３９に示すようにＳＯＩ領域およびバルクシリコン領域の両方の半導体層上にエピタキシャル層を形成し、それらの上部にシリサイド層を形成すると、バルクシリコン領域のエピタキシャル層上のシリサイド層は下部にエピタキシャル層が形成されているためにＳＯＩ領域のシリサイド層に接近し、各領域のシリサイド層同士が接触して短絡する問題がある。
【０１５９】
これに対し、本実施の形態ではエピタキシャル層を形成する際に、予めバルクシリコン領域に露出する半導体基板の主面を絶縁膜により覆うことで、エピタキシャル層をＳＯＩ領域のみに形成しているため、前記絶縁膜により覆われたバルクシリコン領域にはエピタキシャル層の形成工程においてエピタキシャル層が形成されない。このため、その後の工程で前記エピタキシャル層の表面および前記半導体基板の主面のそれぞれに形成されたシリサイド層が、互いに接触するほど接近することを防ぐことができる。したがって、ＳＯＩ領域とバルクシリコン領域の境界において、各領域のシリサイド層同士が接続されて半導体基板とＳＯＩ膜とが短絡することを防ぐことができるため、半導体装置の信頼性を向上することができる。
【０１６０】
なお、ここでは図３３および図３４に示すように、バルクシリコン領域１Ｂに新たな絶縁膜２９を形成することでバルクシリコン領域１Ｂにエピタキシャル層が形成されない構造を実現する方法について説明したが、他の目的で形成された絶縁膜がバルクシリコン領域１Ｂを覆っていることを利用して、ＳＯＩ領域１Ａのみにエピタキシャル層を形成してもよい。つまり、図２７および図２８に示すように、例えばＳＯＩ膜５のひさし構造の下部の窪みを埋めるなどの目的で形成された厚い絶縁膜２１ａがバルクシリコン領域１Ｂに形成されている状態でエピタキシャル成長を行っても、上記した本実施の形態の半導体装置と同様の効果を得ることができる。
【０１６１】
また、本実施の形態はＳＯＩ領域およびバルクシリコン領域のシリサイド層同士が短絡を引き起こす問題を解消する構造およびその製造方法について説明するものであるため、ＳＯＩ膜およびＢＯＸ膜からなる積層膜の端部の前記ひさし構造の有無は問題としない。したがって、図２８に示すような前記ひさし構造が存在している場合にも、本実施の形態の半導体装置およびその製造方法を適用し、上記した本実施の形態の効果を得ることができる。
【０１６２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６３】
例えば、前記実施の形態１〜５では、Ｐ型不純物としてＰ（リン）を例示し、Ｎ型不純物としてＢ（ボロン）を例示しているが、これに限られず、Ｐ型不純物としてＡｓ（ヒ素）や、Ｎ型不純物としてＢＦ２（フッ化ボロン）を用いてもよい。
【０１６４】
また、前記実施の形態１〜５では半導体基板上に形成するＭＯＳＦＥＴをＰチャネル型のＭＯＳＦＥＴとしたが、これに限らずＮチャネル型のＭＯＳＦＥＴを形成してもよい。また、半導体基板内に形成するウエルおよびその上部の拡散層の導電型をＮ型としたが、これはＰ型であっても構わない。
【０１６５】
また、前記実施の形態１〜５では半導体装置を構成する電界効果トランジスタをＭＯＳＦＥＴとしたが、これらはＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであっても構わない。
【産業上の利用可能性】
【０１６６】
本発明は、ＳＯＩ領域とバルクシリコン領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１６７】
１ 半導体基板
１Ａ ＳＯＩ領域
１Ｂ バルクシリコン領域
２ 素子分離領域
２ａ 溝
２ｂ〜２ｅ 絶縁膜
３ Ｎウエル
４ ＢＯＸ膜
４ａ 絶縁膜
５ ＳＯＩ膜
５ａ 半導体層
６、６ａ、６ｂ 絶縁膜
７ ゲート絶縁膜
８ ダミーゲート電極
８ａ ポリシリコン膜
９ ゲート電極
９ｐ ポリシリコン膜
１０ ＬＤＤ層
１１、１１ａ サイドウォール
１２ 拡散層
１２ａ エピタキシャル層
１３、１３ａ 拡散層
１３ｂ 半導体層
１４、１４ａ シリサイド層
１５ エッチストッパ膜
１６ 層間絶縁膜
１７、１７ａ コンタクトプラグ
１８ エッチストッパ絶縁膜
１９ 層間絶縁膜
２０ 配線
２１、２１ａ 絶縁膜
２２ ゲート絶縁膜
２３ ゲート電極
２４ ＬＤＤ層
２５ 拡散層
２６〜２９ 絶縁膜
Ｈｐ 高耐圧ＭＯＳＦＥＴ
Ｌｐ 低耐圧ＭＯＳＦＥＴ
ＰＲ１〜ＰＲ３ フォトレジスト膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ領域およびバルクシリコン領域を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体基板の電位を制御することで当該半導体基板上に絶縁膜を介してＳｉ（シリコン）膜を形成するＳＯＩ（Silicon On Insulator）構造を用いた半導体装置が研究されている。このような半導体装置では、半導体基板の電位を制御するためのコンタクトプラグなどの接続部材を、ＳＯＩ構造の上面のＳｉ膜ではなく半導体基板の主面のバルクシリコン領域に電気的に接続することになる。
【０００３】
特許文献１（特開２０００−２２３７０４号公報）には、ＳＴＩ構造などの素子分離を用いた高集積度半導体装置において、素子分離領域周縁部に形成される段差に起因するゲート電極パターニング時の残渣の発生を防ぐことが記載されている。
【０００４】
特許文献２（特開２００９−１７０５９０号公報）には、膜厚が異なるＳＯＩ層のそれぞれにトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離を精度良く行うことが記載されている。
【０００５】
非特許文献１には、ＳＯＩ構造の上部にＣＭＯＳ（Complementary Metal Oxide Semiconductor）を形成し、ＳＯＩ構造の下部のシリコン基板に電位を供給することでＣＭＯＳのしきい値電圧を制御することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２３７０４号公報
【特許文献２】特開２００９−１７０５９０号公報
【非特許文献】
【０００７】
【非特許文献１】２０１０年４月アイ・イー・イー・イー トランスアクションズ オン エレクトロン デバイスズ５７号４番８３５頁〜８４５頁(IEEE Transactions On Electron Devices, Vol.57, No.4, April 2010, pp. 835-845)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１に記載されている技術では、半導体基板に電位を供給する端子部と、比較的低い電圧で駆動するＭＯＳ型の電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）が形成されるＳＯＩ領域とが、ＳＴＩ（Shallow Trench Isolation）などの素子分離領域を隔てて絶縁されている。なお、ここでは、通常の半導体装置に用いる単結晶シリコンウエハを、ＳＯＩ領域と区別してバルクシリコンと呼ぶ。
【０００９】
これに対し、半導体基板上にバルクシリコン領域とＳＯＩ領域とを有する半導体装置では、半導体基板に電位を供給する前記端子部を含むバルクシリコン領域とＳＯＩ領域との間に、半導体基板に埋込まれた素子分離領域を設けない構造を形成することが考えられる。この場合、バルクシリコン領域とＳＯＩ領域とが同一の活性領域内に隣接して配置されていることに起因して、半導体基板上に残渣が生じ、またはバルクシリコン領域とＳＯＩ領域とのそれぞれの上部のシリサイド層同士が接触するなどして、バルクシリコン領域とＳＯＩ領域とが短絡する虞がある。ＭＯＳ型の電界効果トランジスタ（以下単にＭＯＳＦＥＴという）を形成するＳＯＩ領域と前記端子部とは別々に電位を制御するために互いに絶縁されている必要があり、これらの領域が短絡（ショート）すると、半導体装置が正常に動作しなくなるため、半導体装置の信頼性が低下する。
【００１０】
本発明の目的は、半導体装置の信頼性を向上させることにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の好ましい一態様である半導体装置は、半導体基板の主面上の一つの活性領域内に、互いに隣接するＳＯＩ領域とバルクシリコン領域とを有し、ＳＯＩ領域のＢＯＸ膜上のＳＯＩ膜と半導体領域とに異なる電位を供給する場合に、隣接するＳＯＩ領域およびバルクシリコン領域の境界部分において、ＳＯＩ膜の端部および半導体基板の主面を絶縁膜により覆うものである。
【００１４】
また、本発明の好ましい一態様である半導体装置の製造方法は、
（ａ）半導体基板の主面の一つの活性領域上にＢＯＸ膜およびＳＯＩ膜を順次形成する工程と、
（ｂ）前記活性領域を構成するバルクシリコン領域と隣接し、前記活性領域を構成するＳＯＩ領域にＳＯＩ膜を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングによりＢＯＸ膜を加工する工程と、
（ｄ）ＳＯＩ領域およびバルクシリコン領域の境界において、ＳＯＩ膜の端部および半導体基板の主面を覆う絶縁膜を形成する工程と、
を有するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態１である半導体装置の変形例の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】本発明の実施の形態１である半導体装置の変形例を示す断面図である。
【図２５】本発明の実施の形態２である半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】本発明の実施の形態５である半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】比較例である半導体装置の断面図である。
【図３８】比較例である半導体装置の拡大した断面図である。
【図３９】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
（実施の形態１）
まず、図１を用いて本発明の実施の形態の半導体装置を説明する。図１には、本実施の形態の半導体装置の断面図を示している。
【００２０】
図１に示すように、本実施の形態の半導体装置は例えば単結晶のＳｉ（シリコン）からなる半導体基板１を有し、半導体基板１の主面には素子分離領域２が複数形成されており、素子分離領域２によって活性領域（アクティブ領域）が規定されている。ここでは、半導体基板１の主面において素子分離領域２が形成されている領域を不活性領域（フィールド領域）と呼び、素子分離領域２が形成されていない領域を活性領域（アクティブ領域）と呼ぶものとする。素子分離領域２は主に酸化シリコン（ＳｉＯ２）などを含み、半導体基板１の主面に形成された溝２ａ内に形成されている絶縁膜であって、例えばＳＴＩ構造を有する。なお、素子分離領域２の上面は半導体基板１の主面よりも高い領域に位置するものとするが、素子分離領域２の上面の高さの位置は、半導体基板１の主面と同等か、それよりも低い位置にあってもよい。
【００２１】
半導体基板１の主面にはＮ型の不純物（例えばＰ（リン））が導入されたＮウエル３が形成されており、半導体基板１の主面上には酸化シリコン膜からなるＢＯＸ（Buried Oxide）膜４を介して、主にＳｉ（シリコン）を含むＳＯＩ膜５が形成されている。ＢＯＸ膜４の膜厚は例えば１０ｎｍであり、ＳＯＩ膜５の膜厚は例えば１０ｎｍである。
【００２２】
本実施の形態の半導体装置では、素子分離領域２により挟まれた一つの活性領域内に、半導体基板１の主面を覆うＢＯＸ膜４およびＳＯＩ膜５が形成されたＳＯＩ領域と、半導体基板１の主面がＢＯＸ膜４およびＳＯＩ膜５から露出しているバルクシリコン領域とが互いに隣接して配置されている。つまり、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の少なくとも一方の端部は素子分離領域２に接しておらず、また、ＳＯＩ膜５の当該端部の近傍には素子分離領域２は形成されていない。つまり、ＳＯＩ領域およびバルクシリコン領域とが同一の活性領域内に形成されており、それらの領域の境界部分の近傍の半導体基板１の主面には素子分離領域２が形成されていない。また、図示はしていないが、ＳＯＩ膜５内には、Ｎウエル３と同様にＮ型の不純物（例えばＰ（リン））が導入されたＮ型のウエルが形成されている。
【００２３】
なお、本願でいうＳＯＩ領域およびバルクシリコン領域の境界の近傍とは、ＳＯＩ領域およびバルクシリコン領域の境界を含むＳＯＩ領域またはバルクシリコン領域もしくはそれら両方の領域を含む箇所を指すものとする。例えば、ＳＯＩ領域およびバルクシリコン領域の境界近傍のバルクシリコン領域とは、バルクシリコン領域の一部の領域であって、前記境界に隣接する領域を指す。
【００２４】
バルクシリコン領域に隣接するＳＯＩ膜５の端部は、ＢＯＸ膜４の端部よりもバルクシリコン領域側に突き出ており、ＳＯＩ膜５の当該端部の直下にはＢＯＸ膜４が形成されていない領域がある。つまり、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域側の端部は、ＳＯＩ膜５の方がＢＯＸ膜４よりもバルクシリコン領域側に伸びているひさし状の構造を有している。言い換えれば、ゲート電極９のゲート長方向において、ＢＯＸ膜４の端部からゲート電極９までの距離は、ＳＯＩ膜５の端部からゲート電極９までの距離よりも近い。また、ゲート電極９のゲート長方向において、ＢＯＸ膜４の端部は、ゲート電極９側へ向かって、ＳＯＩ膜５の端部よりも後退している。このひさし状の形状は、半導体基板１の主面上に形成した絶縁膜上に、パターニングされたＳＯＩ膜５を形成した後、ウェットエッチング法を用いて前記絶縁膜を一部除去し、半導体基板１の主面を露出させることで前記絶縁膜からなるＢＯＸ膜４を形成した際に、ＳＯＩ膜５の端部の直下の前記絶縁膜が除去されることで形成されるものである。
【００２５】
ＢＯＸ膜４を形成するパターニング工程では、ウェットエッチングなどの等方性エッチングではなく、ドライエッチングなどの異方性エッチングを用いて前記ひさし状の形状が形成されることを防ぐことが考えられるが、ゲート電極を形成する前に行うエッチング工程でドライエッチング法を用いると、エッチングによる過剰なダメージが半導体基板１の主面などに蓄積されて半導体装置の信頼性が低下するため、ＢＯＸ膜４のパターニング工程ではウェットエッチング法を用いる必要がある。
【００２６】
なお、図１には、半導体基板１の主面に対して垂直な方向において、ＳＯＩ膜５の前記端部と半導体基板１の主面との間にＢＯＸ膜４が形成されていない構造を示しているが、後述する図３８に示すように、ＳＯＩ膜５の前記端部と半導体基板１の主面との間には、ＢＯＸ膜４が例えば半導体基板１の主面に接して形成されている場合が考えられる。ただしこの場合も、ＳＯＩ膜５の前記端部の下面にはＢＯＸ膜４が接していない場合などが考えられ、少なくともＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域側の端部の側面には、ＢＯＸ膜４が一部後退することで形成された窪みが存在する。
【００２７】
図１に示すように、ＳＯＩ領域では、ＳＯＩ膜５の上面に接して、例えば酸化シリコン膜からなるゲート絶縁膜７が形成され、ゲート絶縁膜７上には例えばポリシリコン膜からなるゲート電極９が形成されている。ゲート電極９のゲート長方向において、ゲート電極９の横のＳＯＩ膜５の主面にはソース・ドレイン領域を構成するＬＤＤ層１０が形成されている。ＬＤＤ層１０はＳＯＩ膜５内にＰ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で導入することで形成された半導体領域である。ゲート電極９の直下のＳＯＩ膜５であってＬＤＤ層１０により挟まれた領域は、低耐圧ＭＯＳＦＥＴの動作時にチャネル領域として機能する。
【００２８】
ゲート電極９の両側の側壁には、例えば酸化シリコン膜および窒化シリコン膜の積層膜からなるサイドウォール１１が形成されている。ここでは、ゲート電極９の側壁に接して形成された酸化シリコン膜と、ゲート電極９の側壁に前記酸化シリコン膜を介して形成された窒化シリコン膜とからなる前記積層膜によってサイドウォール１１が形成されているものとするが、図では前記積層膜を一層の膜として示している。
【００２９】
ＳＯＩ領域において、ゲート電極９およびサイドウォール１１から露出するＳＯＩ膜５の上面に接して、ゲート電極９の横にエピタキシャル層（せり上げ層、選択成長層）である拡散層１２が形成（選択成長）されている。拡散層１２は低耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体層であり、主にＳｉ（シリコン）を含む。拡散層１２はゲート電極９の両側にサイドウォール１１を介して配置されており、拡散層１２はゲート電極９を挟むようにゲート電極９のゲート長方向の両側に配置されている。拡散層１２には、ＬＤＤ層１０に打ち込まれた不純物と同じ導電型の不純物が、ＬＤＤ層１０よりも高い濃度で注入されている。
【００３０】
なお、拡散層１２を形成するためにＳＯＩ膜５上のエピタキシャル層に打ち込んだ不純物は、前記エピタキシャル層だけでなくＳＯＩ膜５内にも注入されているものとするが、ここではＳＯＩ膜５上のエピタキシャル層を拡散層１２として説明する。拡散層１２は前記エピタキシャル層の上面から、ＬＤＤ層１０が形成されたＳＯＩ膜５の底部まで達して形成されているものとして考えてもよい。ただし、拡散層１２を形成するために注入された不純物が、前記エピタキシャル層のみに注入されていてもよい。ＳＯＩ領域に形成されたゲート電極９、ＬＤＤ層１０および拡散層１２はＰチャネル型の低耐圧ＭＯＳＦＥＴＬｐを構成している。
【００３１】
同様に、バルクシリコン領域の半導体基板１の主面上には、半導体基板１の主面に接してエピタキシャル層が形成されており、当該エピタキシャル層にはＮ型の不純物（例えばＰ（リン））が高濃度で導入された拡散層１３が形成されている。また、拡散層１３の直下の半導体基板１の主面には、拡散層１３を形成する際にバルクシリコン領域の前記エピタキシャル層に注入した不純物が前記エピタキシャル層を通過して注入されており、半導体基板１の主面に高い不純物濃度を有する半導体層１３ｂが形成されている。拡散層１３および半導体層１３ｂには、Ｎウエル３に打ち込まれた不純物と同じ導電型の不純物が、Ｎウエル３よりも高い濃度で注入されている。バルクシリコン領域は活性領域内においてのみ素子分離領域２から露出しているため、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４は、一方の端部が素子分離領域２と隣接する位置で終端している。
【００３２】
拡散層１２、１３およびゲート電極９のそれぞれの上面には、例えばＮｉＳｉ（ニッケルシリサイド）からなるシリサイド層１４が形成されている。
【００３３】
ここで、ＳＯＩ領域とバルクシリコン領域との境界の、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部が形成されている領域には、ゲート電極９と同様の構造のダミーゲート電極８が形成されている。ダミーゲート電極８は、ＢＯＸ膜４から露出する半導体基板上の直上からＳＯＩ膜５の直上に亘って連続的に形成されている。半導体基板１の主面およびＳＯＩ膜５の表面とダミーゲート電極８との間には、例えば酸化シリコン膜からなる絶縁膜６が形成されている。つまり絶縁膜６は、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板１の主面を覆い、ＳＯＩ膜５の端部の底面、側面および上面を覆って形成されており、ダミーゲート電極８は絶縁膜６上に形成されている。絶縁膜６とゲート絶縁膜７とは同等の膜厚を有しており、同一の工程で形成された同層の絶縁膜により形成されている。
【００３４】
図１では、絶縁膜６がＢＯＸ膜４の側壁の上部と下部に接しており、ＢＯＸ膜４の側面の一部を露出している構造を示しているが、絶縁膜６は半導体基板１の主面、ＢＯＸ膜４の側壁、ＳＯＩ領域の底部、側壁および上面に亘って連続的に形成されていてもよい。また図１では、ひさし形状となっているＳＯＩ膜５の端部の直下に絶縁膜６を介してダミーゲート電極８の一部が形成されている構造を示しているが、ＢＯＸ膜４および絶縁膜６の膜厚によっては、ＳＯＩ膜５の端部の直下にダミーゲート電極８が形成されない場合もある。
【００３５】
ダミーゲート電極８の側壁には、低耐圧ＭＯＳＦＥＴＬｐと同様にサイドウォール１１が形成されており、ダミーゲート電極８の上面にはシリサイド層１４が形成されている。ＳＯＩ領域とバルクシリコン領域との境界近傍において、半導体基板１の主面とＳＯＩ膜５の端部との間には絶縁膜６およびダミーゲート電極８が形成されているため、半導体基板１とＳＯＩ膜５とは電気的に絶縁されている。また、ＳＯＩ領域とバルクシリコン領域との境界近傍にはダミーゲート電極８が形成されているため、エピタキシャル層は形成されておらず、エピタキシャル層上のシリサイド層１４も形成されていない。したがって、拡散層１２上のシリサイド層１４と、拡散層１３上のシリサイド層１４とは、ダミーゲート電極８およびダミーゲート電極８の側壁のサイドウォール１１により分離されている。
【００３６】
半導体基板１上の全面には、素子分離領域２、シリサイド層１４およびサイドウォール１１を覆うようにエッチストッパ膜１５および層間絶縁膜１６が半導体基板１の主面側から順に形成されている。エッチストッパ膜１５は例えば窒化シリコン膜からなり、層間絶縁膜１６は酸化シリコン膜からなる。エッチストッパ膜１５は層間絶縁膜１６よりも薄い膜厚で形成されており、層間絶縁膜１６の上面はゲート電極９の上面よりも高い位置に均一な高さで形成されている。層間絶縁膜１６およびエッチストッパ膜１５を貫通し、シリサイド層１４の上面を露出するコンタクトホールが複数形成されている。各コンタクトホール内には例えばＷ（タングステン）を主に含む接続部材であるコンタクトプラグ１７が埋込まれており、コンタクトプラグ１７の上面の高さは層間絶縁膜１６の上面の高さとほぼ均一に揃えられている。
【００３７】
コンタクトプラグ１７は、ゲート電極、ソース・ドレイン領域または半導体基板などに所定の電位を供給するための接続部材である。図１には示していないが、ゲート電極９の上部にも、シリサイド層１４を介してコンタクトプラグ１７が形成されている。ただし、ダミーゲート電極８は半導体装置を構成する回路に寄与せず、他の配線などの導電体から絶縁された膜であるので、ダミーゲート電極８上のシリサイド層１４にはコンタクトプラグ１７は接続されていない。
【００３８】
層間絶縁膜１６上には、エッチストッパ膜１８を介して層間絶縁膜１９が形成されており、エッチストッパ膜１８および層間絶縁膜１９からなる積層膜には、コンタクトプラグ１７の上面を露出する溝が複数形成されており、各溝内には配線２０が埋込まれている。配線２０は例えばＣｕ（銅）を主に含み、コンタクトプラグ１７を介してゲート電極、ソース・ドレイン領域または半導体基板などに電気的に接続されている。エッチストッパ膜は例えば窒化シリコン膜からなり、層間絶縁膜１９は例えば酸化シリコン膜からなるものとする。
【００３９】
上記のように、本実施の形態の半導体装置は、隣り合う素子分離領域２によって規定された一つの活性領域内に、ＳＯＩ領域とバルクシリコン領域とが形成されている場合において、ＳＯＩ領域とバルクシリコン領域との境界部分に絶縁膜６および絶縁膜６上のダミーゲート電極８を形成するものである。
【００４０】
なお、図１では絶縁膜６をゲート絶縁膜７と同等の膜厚で形成しているが、絶縁膜６の膜厚はゲート絶縁膜７よりも厚くても良い。図２に、本実施の形態の半導体装置の変形例の断面図を示す。図２に示す半導体装置は、図１に示す半導体装置とほぼ同様の構造を有しているが、ダミーゲート電極８の直下の絶縁膜２１の膜厚はＳＯＩ領域の低耐圧ＭＯＳＦＥＴＬｐのゲート絶縁膜７よりも厚い。ここでは、ＢＯＸ膜４の膜厚を１０ｎｍとし、ＳＯＩ膜５の膜厚を１０ｎｍとし、絶縁膜２１の膜厚を５ｎｍとしている。
【００４１】
また、図１と異なり、図２の変形例の半導体装置では、バルクシリコン領域に低耐圧ＭＯＳＦＥＴＬｐよりも高い電圧で駆動するＰチャネル型の高耐圧ＭＯＳＦＥＴＨｐが形成されている。高耐圧ＭＯＳＦＥＴＨｐは、バルクシリコン領域において半導体基板１上にゲート絶縁膜２２を介して形成されたゲート電極２３と、ゲート電極２３の横の半導体基板１の主面に形成されたＬＤＤ層２４と、ＬＤＤ層２４上のエピタキシャル層であって、ＬＤＤ層２４と同じ導電型の不純物がＬＤＤ層２４よりも高濃度で導入された拡散層２５とを有している。ゲート電極２３の両側の側壁にはサイドウォール１１が形成されており、拡散層２５はサイドウォール１１およびゲート電極２３をゲート電極２３のゲート長方向において挟むように配置されている。ここでは、ＬＤＤ層２４および拡散層２５にはＰ型の不純物（例えばＢ（ホウ素））が導入されているものとする。ＬＤＤ層２４はＮウエル３が形成された半導体基板１の主面に形成されており、ゲート電極２３の直下のＮウエル３であるチャネル領域を挟むように形成されている。図２に示す領域には、半導体層１３ｂ（図１参照）は形成されていない。
【００４２】
拡散層２５およびゲート電極２３の上面にはシリサイド層１４が形成されており、拡散層２５およびゲート電極２３は、層間絶縁膜１６およびエッチストッパ膜１５を貫通するコンタクトプラグ１７を介して層間絶縁膜１６上の配線２０に電気的に接続されている。図示していない領域では、ゲート電極２３も、シリサイド層１４およびコンタクトプラグを介して層間絶縁膜１６上の配線と電気的に接続されている。
【００４３】
ここでは、高耐圧ＭＯＳＦＥＴＨｐは例えば本実施の形態の半導体装置に外部から電気信号を入力し、また電気信号を外部に出力する入出力（インプット／アウトプット：Ｉ／Ｏ）動作に用いられる高耐圧な電界効果トランジスタであるものとする。つまり、高耐圧ＭＯＳＦＥＴＨｐは低耐圧ＭＯＳＦＥＴＬｐよりも高耐圧な半導体素子であり、高耐圧ＭＯＳＦＥＴＨｐが形成されたバルクシリコン領域はＩ／Ｏ領域であるものとする。高耐圧ＭＯＳＦＥＴＨｐはゲート電極２３のゲート長方向の幅（ゲート長）が低耐圧ＭＯＳＦＥＴＬｐのゲート長方向の幅（ゲート長）よりも長く、ゲート絶縁膜２２はゲート絶縁膜７よりも半導体基板１の主面に対して垂直な方向の膜厚が厚く形成されている。
【００４４】
図２に示す変形例の半導体装置では、ＳＯＩ領域とバルクシリコン領域との間に形成された絶縁膜２１がゲート絶縁膜２２と同等の膜厚を有し、ＢＯＸ膜４の膜厚の半分以上の膜厚を有しており、ひさし状のＳＯＩ膜５の端部の直下の窪みには、ＳＯＩ膜５の底部および半導体基板１の主面に絶縁膜２１が形成されている。したがって、前記窪み内は絶縁膜２１が埋込まれているため、ダミーゲート電極８を構成するポリシリコン膜が形成される余地がない。このように、絶縁膜２１の膜厚を厚くすればよりＳＯＩ膜５および半導体基板１間の絶縁性を高めることができる。特に、絶縁膜２１がＢＯＸ膜４の膜厚の半分以上の膜厚を有していればひさし状のＳＯＩ膜５の端部の直下にはポリシリコン膜が形成されず、当該ポリシリコンの残渣が残らないため、後述するように、より効果的にＳＯＩ膜５と半導体基板１との間にリーク電流が流れることを防ぐことができる。
【００４５】
なお、図２に示す変形例では、絶縁膜２１はゲート絶縁膜２２と同層の絶縁膜であり、ゲート絶縁膜２２を形成した工程と同一の工程で絶縁膜２１を形成しているものとする。図２では半導体基板１の主面に形成された絶縁膜２１とＳＯＩ膜５の端部の表面に形成された絶縁膜２１とが別々の膜として形成され、ＳＯＩ膜５と半導体基板１との間で接触している構造を示しているが、絶縁膜２１はＳＯＩ膜５の表面から半導体基板１の主面に亘って連続した層として形成されていてもよい。
【００４６】
以下に、図３７に示す比較例を用いて本実施の形態の半導体装置の効果について説明する。図３７の断面図に示す比較例の半導体装置は、図１に示す本実施の形態の半導体装置とほぼ同様の構造を有しているが、ダミーゲート電極８、絶縁膜６およびダミーゲート電極８の側壁のサイドウォール１１が形成されていない点で、図１に示す半導体装置と構造が異なる。なお、図３７では図を見やすくするために拡散層、シリサイド層、エッチストッパ膜、層間絶縁膜、コンタクトプラグおよび配線などは図示していない。
【００４７】
一つの活性領域上にＳＯＩ領域とバルクシリコン領域とが存在する場合、図３７に示すように、ＢＯＸ膜４およびＳＯＩ膜５の積層膜を形成すると、ＢＯＸ膜４がウェットエッチングによりＳＯＩ領域側にエッチングされて後退するため、ＢＯＸ膜４上のＳＯＩ膜５はバルクシリコン領域側に突き出したひさし状の形状となる。このように、前記積層膜の側面に窪みがある状態で半導体基板上にゲート電極を形成する目的でポリシリコン膜を形成した後に当該ポリシリコン膜をフォトリソグラフィ技術を用いたドライエッチング法によりパターニングすると、ひさし形状のＳＯＩ膜５の端部の直下にポリシリコン膜９ｐが残る虞がある。
【００４８】
なお、ここではゲート電極９の下部のゲート絶縁膜７を形成する際に半導体基板１上に熱酸化法などにより形成された絶縁膜６ｂが、ポリシリコン膜９ｐおよびＳＯＩ膜５の間と、ポリシリコン膜９ｐおよび半導体基板１との間のそれぞれに形成されている。
【００４９】
この場合、図１に示すようなダミーゲート電極８が形成されていないため、ゲート電極９を形成するためのドライエッチング工程またはその後の洗浄工程などでポリシリコン膜９ｐがＢＯＸ膜４から一部剥がれて浮いたような状態になることが予想され、また、ポリシリコン膜９ｐの存在に起因して半導体基板１上に残渣が残ることが予想される。このような残渣を残したまま完成した半導体装置では、ポリシリコン膜９ｐまたはポリシリコン膜９ｐの存在に起因して発生した残渣を介してＳＯＩ膜５と半導体基板１とが短絡（ショート）し、半導体装置が正常に動作しなくなる問題がある。
【００５０】
また、前記残渣が形成されず、ひさし形状のＳＯＩ膜５と半導体基板１との間がポリシリコン膜９ｐおよび絶縁膜６ｂで埋込まれている場合であっても、ポリシリコン膜９ｐを介してＳＯＩ膜５および半導体基板１とが短絡する虞がある。すなわち、ゲート電極９の形成時のドライエッチング工程により一部が除去された絶縁膜６ｂがＳＯＩ膜５の端部の直下のＳＯＩ膜５および半導体基板１の表面に形成されていたとしても、絶縁膜６ｂの絶縁性は十分に保たれておらず、半導体装置の動作時にＳＯＩ膜５と半導体基板１との間で短絡が起きることが考えられる。
【００５１】
図３７に示すように、ＳＯＩ膜５、絶縁膜６ｂおよびポリシリコン膜９ｐのバルクシリコン領域側の側壁にはサイドウォール１１ａが形成されているが、サイドウォール１１ａのような絶縁膜によりひさし形状のＳＯＩ膜５の側面が覆われていても、上述したような残渣に起因する短絡および絶縁膜６ｂの絶縁性の低下に起因する短絡が起こる虞がある。
【００５２】
なお、ウェットエッチング法により加工されたＢＯＸ膜４の端部は、図３８の比較例に示すように、ＳＯＩ膜５の底面の端部に近い領域から除去され、ひさし状のＳＯＩ膜５の直下の半導体基板１の表面にはＢＯＸ膜４の一部が残るような形状となることが考えられる。図３８は比較例として示す半導体装置の一部であって、図３７に示すＢＯＸ膜４およびＳＯＩ膜５の積層膜の端部を拡大して示す断面図であり、ここでは前記積層膜と半導体基板１のみを示している。このようにひさし状の形状を有する前記積層膜は、ＳＯＩ膜５の上部を含む半導体基板１上にポリシリコン膜からなるゲート電極を形成する工程で、図３７に示すようにポリシリコン膜９ｐがひさし部分の下部に残ることとなり、これに起因して上述したような短絡現象が起こる。ＢＯＸ膜４の端部が図３８に示すような構造になる可能性があることは、図１に示す本実施の形態の半導体装置でも同様である。
【００５３】
図３８に示すＢＯＸ膜４の膜厚は１０ｎｍであり、ＳＯＩ膜５の下部の絶縁膜をパターニングしてＢＯＸ膜４を形成する際は膜厚が１０ｎｍの前記絶縁膜を除去するウェットエッチングを行うため、ＳＯＩ膜５の端部の直下のＢＯＸ膜４もＳＯＩ膜５の底面の端部から１０ｎｍ程度の範囲が除去され、ＳＯＩ膜５の端部がひさし状に突き出す形状となる。したがって、ＳＯＩ膜５の底面に接するＢＯＸ膜４は、ＳＯＩ膜５の底面の端部から１０ｎｍ後退して形成される。
【００５４】
また、上記したひさし部分に残る残渣による短絡の問題の他に、図３９の比較例に示すように、ＳＯＩ膜５とバルクシリコン領域である半導体基板１の主面が、素子分離領域２のような構造を隔てずに隣接することにより、ＳＯＩ膜５および半導体基板１の表面のそれぞれの上部のエピタキシャル層上のシリサイド層１４ａ同士が接触することに起因して短絡が起こる問題がある。図３９は、比較例として示す半導体装置の断面図であり、図３７と同様の構造を示しているが、図３９では図３７の構造に加えて、ＳＯＩ膜５上のエピタキシャル層である拡散層１２ｂと、半導体基板１上のエピタキシャル層である拡散層１３ａと、拡散層１２ｂおよび１３ａのそれぞれの上部のシリサイド層１４ａと、サイドウォール１１および１１ａとを示している。
【００５５】
サイドウォール１１はゲート電極９の側壁に形成された絶縁膜であり、サイドウォール１１ａはサイドウォール１１を形成した際にＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の側壁に形成された絶縁膜である。ここでは、ＢＯＸ膜４とサイドウォール１１ａとの間のひさし部分の下部に絶縁膜６ｂおよびポリシリコン膜９ｐが形成されているものとする。
【００５６】
図３９に示すような半導体装置では、ゲート電極９、サイドウォール１１および１１ａを形成した後にエピタキシャル成長法（選択成長法）によりＳＯＩ膜５の表面上およびバルクシリコン領域の半導体基板１の表面上にエピタキシャル層（選択成長層）を形成し、そのエピタキシャル層に不純物を注入することで、ＳＯＩ膜５上に拡散層１２ｂを形成し、半導体基板１上に拡散層１３ａを形成している。この場合、ＳＯＩ領域に形成される拡散層１２ｂとバルクシリコン領域に形成される拡散層１３ａが互いに近い領域に形成されるため、拡散層１２ｂ、１３ａのそれぞれの上部にシリサイド層１４ａを形成した場合、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４ａが互いに接触し、またはそれらのシリサイド層１４ａが一体となって連続的に形成される虞がある。また、ＳＯＩ領域およびバルクシリコン領域にエピタキシャル層を形成せず、ＳＯＩ膜５および半導体基板１のそれぞれの上面に直接不純物を注入して拡散層を形成し、その表面にシリサイド層を形成した場合でも、ＳＯＩ領域およびバルクシリコン領域に形成した前記シリサイド層が短絡する虞がある。
【００５７】
このようにしてＳＯＩ領域およびバルクシリコン領域のシリサイド層１４ａが電気的に接続されると、ＳＯＩ膜５と半導体基板１とが短絡することになるため、半導体装置が正常に動作しない問題が生じる。なお、この問題は前述したひさし状の構造が形成されているかどうかには関係なく生じるものであり、ＳＯＩ膜５の直下であってＢＯＸ膜４の側壁にポリシリコン膜９ｐおよび絶縁膜６ｂが形成されておらず、ＳＯＩ膜５およびＢＯＸ膜４の端部が揃っていても、シリサイド層１４ａ同士が接触する問題は起こる。
【００５８】
本来、ＳＯＩ膜５は半導体基板１上にＢＯＸ４を隔てて形成されているため半導体基板１と絶縁されており、ＳＯＩ領域とバルクシリコン領域との間には素子分離領域がなくてもよい。このため、ＳＯＩ領域とバルクシリコン領域との境界に素子分離領域を形成することを省略することで、半導体装置の面積を低減することができる。
【００５９】
しかし、図３７および図３９の２通りの比較例を用いて述べたように、ＢＯＸ膜４のエッチングプロセスに起因して半導体基板１上に残渣などが残るとＳＯＩ膜５と半導体基板１とが短絡する虞があり、また、ＳＯＩ膜５の表面および半導体基板１の上に形成されたそれぞれのエピタキシャル層上のシリサイド層１４ａ同士が互いに接触して形成されることにより、ＳＯＩ膜５と半導体基板１とが短絡する虞がある。
【００６０】
そこで、本実施の形態の半導体装置では、図１に示すように、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板上およびＳＯＩ膜５上に絶縁膜６を介してダミーゲート電極８を形成することにより、ＳＯＩ膜５の端部の直下に形成された絶縁膜およびポリシリコン膜がエッチングまたは洗浄液などに晒されることを防いでいる。
【００６１】
つまり、ＳＯＩ領域とバルクシリコン領域との境界にダミーゲート電極８を形成する場合、ひさし状のＳＯＩ膜５の端部とその直下の半導体基板１との間に形成された絶縁膜６およびポリシリコン膜（ダミーゲート電極８）はＳＯＩ膜５の側壁に合わせてドライエッチされることはなく、ひさし状の形状のＢＯＸ膜４およびＳＯＩ膜５の積層膜の端部はダミーゲート電極８および絶縁膜６に覆われたまま半導体装置が完成する。したがって、ひさし状のＳＯＩ膜５の端部の直下に微量のポリシリコン膜が残ることにより半導体基板１上に残渣が発生し、前記残渣によってＳＯＩ膜５および半導体基板１が短絡することを防ぐことができる。
【００６２】
また、図２に示す変形例の半導体装置では、絶縁膜２１を高耐圧ＭＯＳＦＥＴＨｐ用のゲート絶縁膜２２と同一工程で形成した厚い膜とすることで、より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことができる。
【００６３】
また、本実施の形態の半導体装置では、ダミーゲート電極８およびその側壁のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４のそれぞれが近接して形成されることを防いでいる。
【００６４】
つまり、ダミーゲート電極８およびその側壁のサイドウォール１１を形成すると、サイドウォール１１の表面にはシリサイド層は形成されないため、ＳＯＩ領域の拡散層１２およびその上部のシリサイド層１４と、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４とを分離することができる。このため、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４が近接して短絡することを防ぐことができる。
【００６５】
以上に述べたように、本実施の形態では、半導体装置の微細化などを目的として一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を設けることにより、ＳＯＩ膜および半導体基板が短絡することを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。また、これにより一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に短絡が起こることを防ぎ、半導体素子の微細化の際に生じる前記短絡の問題を解消し、半導体装置の微細化により半導体装置の性能を向上することが可能となる。
【００６６】
以下に、図３〜図１８を用いて本実施の形態の半導体装置の製造方法を説明する。図３〜図１８は本実施の形態の半導体装置の製造工程を示す断面図である。図３〜図１８では、図の左側から右側にかけて順に半導体基板上部のＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを示している。ＳＯＩ領域１Ａは半導体基板上に絶縁膜を介して半導体層が形成されるＳＯＩ構造を含む領域であり、ここではＳＯＩ領域１ＡにＰチャネル型の低耐圧ＭＯＳＦＥＴを形成する工程について説明する。また、バルクシリコン領域１Ｂは前記ＳＯＩ構造を構成する絶縁膜および半導体層から露出する半導体基板コンタクトプラグを接続する領域であり、または低耐圧ＭＯＳＦＥＴよりも高い電圧により駆動する高耐圧ＭＯＳＦＥＴを含むＩ／Ｏ部などであるものとする。低耐圧ＭＯＳＦＥＴは高耐圧ＭＯＳＦＥＴよりも小さい電流および電圧で駆動するトランジスタであり、半導体装置内のコア部においてスイッチングなどの用途に用いられるものである。なお、ここで言うコア部とは、上記したＩ／Ｏ部とは異なり、Ｉ／Ｏ部の素子よりも低い電流・電圧で駆動される素子により構成される回路などを含む領域である。
【００６７】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するＮ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２ｂを形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜２ｃを形成（堆積）する。絶縁膜２ｂは酸化シリコンなどからなり、絶縁膜２ｃは窒化シリコン膜などからなる。その後、半導体基板１上の全面にフォトレジスト膜ＰＲ１を塗布する。
【００６８】
次に、図４に示すように、投影露光装置を用いてフォトレジスト膜ＰＲ１を露光し、続いて現像を行った後に、フォトレジスト膜ＰＲ１の不要な部分を取り除き、半導体基板１上にフォトレジスト膜ＰＲ１からなるフォトレジストパターンを残す。ここでは、隣接するＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂが覆われるように前記フォトレジストパターンを残す。
【００６９】
次に、図５に示すように、フォトレジスト膜ＰＲ１をエッチングマスクとして絶縁膜２ｃ、絶縁膜２ｂおよび半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）２ａを形成した後、酸素プラズマなど用いたアッシング（灰化）を行うことでフォトレジスト膜ＰＲ１を除去する。溝２ａは、素子分離用の溝であり、すなわち後述する素子分離領域２形成用の溝である。
【００７０】
次に、図６に示すように、溝２ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜２ｄを形成する。それから、半導体基板１の主面上（すなわち絶縁膜２ｄ上）に、溝２ａ内を埋めるように、絶縁膜２ｅをＣＶＤ法などにより形成（堆積）する。
【００７１】
絶縁膜２ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜２ｄが酸窒化シリコン膜の場合には、絶縁膜２ｄ形成工程以降の熱処理によって溝２ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００７２】
絶縁膜２ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００７３】
続いて、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝２ａに埋込んだ絶縁膜２ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜２ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜２ｅの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜２ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜２ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜２ｅの収縮が少ないため、後の工程で形成する素子分離領域２によって半導体基板１に働く圧縮応力が大きくなる。
【００７４】
次に、図７に示すように、絶縁膜２ｅをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜２ｃを露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜２ｃを除去した後、フッ酸（ＨＦ）水溶液などを用いて溝２ａの外部の絶縁膜２ｅおよび絶縁膜２ｂを除去し、溝２ａの内部に絶縁膜２ｄ、２ｅを残すことにより、絶縁膜２ｄ、２ｅからなる素子分離領域（素子分離）２を形成する。
【００７５】
前述したＣＭＰ法による研磨では、素子分離領域２の上面の高さは半導体基板１の主面の高さにまで後退せず、素子分離領域２の上面と絶縁膜２ｃの上面との高さが揃うことになる。その後に絶縁膜２ｃ、２ｂを除去しているため、図７に示すように素子分離領域２の上面の高さは半導体基板１の主面の高さよりも高い状態となる。ただし、素子分離領域２を形成した時点で、素子分離領域２の上面の高さと半導体基板１の主面の高さとが同一の高さで揃っていても構わない。
【００７６】
本実施の形態では、素子分離領域２は、ＳＴＩ（Shallow Trench Isolation）法により形成されるものとして説明したが、ＬＯＣＯＳ（Local Oxidization of Silicon）法により形成しても構わない。後述するＰチャネル型の低耐圧ＭＯＳＦＥＴＬｐは、素子分離領域２で規定された（囲まれた）活性領域内に形成される。ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂは前記活性領域内に含まれる。
【００７７】
次に、図８に示すように、半導体基板１の主面から所定の深さに渡ってＮウエル３を形成する。Ｎウエル３は、半導体基板１の主面に例えばホウ素（Ｂ）などのＮ型の不純物をイオン注入することなどによって形成することができる。なお、図８以降の図では、図を見やすくするために積層構造を有する素子分離領域２を一層の膜として示す。
【００７８】
その後、半導体基板１の主面上に、絶縁膜４ａおよび半導体層５ａを順次形成する。絶縁膜４ａは酸化シリコン膜などからなり、例えば熱酸化法、ウェット酸化法、またはＣＶＤ法などを用いて、素子分離領域２から露出している半導体基板１の主面に接して形成する。半導体層５ａは例えばシリコン膜からなり、絶縁膜４ａ上および素子分離領域２上にＣＶＤ法などを用いて形成する。絶縁膜４ａおよび半導体層５ａの膜厚はそれぞれ例えば１０ｎｍとする。
【００７９】
次に、図９に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、半導体層５ａをパターニングした後に絶縁膜４ａをパターニングし、ＳＯＩ領域１Ａの半導体基板１の主面上に絶縁膜４ａからなるＢＯＸ膜４および半導体層５ａからなるＳＯＩ膜５を残し、バルクシリコン領域１Ｂの半導体基板１の主面を露出する。このとき、ＢＯＸ膜４を形成するエッチング工程では、半導体基板１の主面がエッチング工程により受けるダメージを低減するためにドライエッチング法ではなくウェットエッチング法を用いる必要がある。
【００８０】
ＢＯＸ膜４の側面はＳＯＩ膜５の側面と平面視において重なるように揃うことが望ましいが、ＢＯＸ膜４を形成するエッチング工程はＳＯＩ膜５をマスクとして行われ、ウェットエッチング法は等方性のあるエッチング方法であるため、膜厚が１０ｎｍの絶縁膜４ａを除去する工程では、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界部分のＳＯＩ膜５の側面の直下からＳＯＩ領域１Ａ方向に絶縁膜４ａの側面が後退する。つまり、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜のバルクシリコン領域１Ｂ側の端部は、ＳＯＩ膜５の端部の方がＢＯＸ膜４の端部よりも突出し、ＢＯＸ膜４が後退した領域が窪んだひさし状の構造となる。
【００８１】
次に、図１０に示すように、ＳＯＩ領域１ＡのＳＯＩ膜５の表面およびバルクシリコン領域１Ｂの半導体基板の主面に酸化シリコン膜からなる絶縁膜６ａを形成し、続いて半導体基板１の主面の全面上に、例えばＣＶＤ法を用いてポリシリコン膜８ａを形成（堆積）する。絶縁膜６ａは例えば熱酸化法またはウェット酸化法を用いて形成するため、前記ひさし状の構造を有し、露出しているＳＯＩ膜５の端部の上面、側面および底面に形成され、ひさし構造のＳＯＩ膜５の端部の直下に露出している半導体基板１の主面にも形成される。
【００８２】
このとき、絶縁膜６ａの膜厚はＢＯＸ膜４の膜厚の半分未満の厚さであり、ＢＯＸ膜４が後退して形成された窪みには絶縁膜６ａにより完全に埋込まれておらず、ポリシリコン膜８ａが埋込まれている。ここでは、ひさし状の構造を有するＳＯＩ膜５の端部と半導体装置の間には、絶縁膜６ａ、ポリシリコン膜８ａおよび絶縁膜６ａが順に形成されるものとする。
【００８３】
次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜８ａおよび絶縁膜６ａをパターニングし、ＳＯＩ領域１ＡのＳＯＩ膜５の上面と、バルクシリコン領域１Ｂの半導体基板１の主面とを露出させる。これにより、ＳＯＩ領域１ＡのＳＯＩ膜５上に絶縁膜６ａからなるゲート絶縁膜７を介してポリシリコン膜８ａからなるゲート電極９を形成する。また、同工程により、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のＳＯＩ膜５上および半導体基板１上に絶縁膜６ａからなる絶縁膜６を介してポリシリコン膜８ａからなるダミーゲート電極８を形成する。その後、ゲート電極９およびダミーゲート電極８を形成した際のドライエッチングにより発生したエッチング残渣などを除去するため、半導体基板１を薬液および純水などを用いて洗浄する。
【００８４】
このとき、絶縁膜６およびその上のダミーゲート電極８はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界に跨って形成されるため、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６およびダミーゲート電極８により覆われる。
【００８５】
次に、図１２に示すように、バルクシリコン領域１Ｂを覆い、ＳＯＩ領域１Ａを露出するフォトレジスト膜ＰＲ２を半導体基板１上に形成する。なお、フォトレジスト膜ＰＲ２はダミーゲート電極８の上面の一部を覆っているものとする。続いて、フォトレジスト膜ＰＲ２をマスクとして、ゲート電極９から露出しているＳＯＩ膜５にイオン注入法を用いてＰ型の不純物（例えばＢ（ホウ素））を注入する。これにより、ゲート電極９のゲート長方向における両側のＳＯＩ膜５内に、Ｐ型の不純物（例えばＢ（ホウ素））が比較的低濃度で導入された半導体層であるＬＤＤ層１０を形成する。
【００８６】
次に、図１３に示すように、フォトレジスト膜ＰＲ２を除去した後、半導体基板１の主面の全面上に例えばＣＶＤ法を用いて窒化シリコン膜および酸化シリコン膜を順次形成する。続いて、ドライエッチング法を用いて前記酸化シリコン膜および前記窒化シリコン膜を順次除去して半導体基板１およびＳＯＩ膜５のそれぞれの上面を露出させることで、ゲート電極９およびダミーゲート電極８のそれぞれの側壁に前記酸化シリコン膜および前記窒化シリコン膜の積層膜からなるサイドウォール１１を自己整合的に形成する。ダミーゲート電極８はＳＯＩ膜５の上面から半導体基板１の上面に亘って連続的に形成されているため、ダミーゲート電極８の一方の側壁のサイドウォール１１は半導体基板１の上面に接し、もう一方の側壁のサイドウォール１１はＳＯＩ膜５の上面に接して形成される。
【００８７】
その後、ゲート電極９、ダミーゲート電極８およびサイドウォール１１から露出している半導体基板１およびＳＯＩ膜５のそれぞれの上面に、エピタキシャル成長法（選択成長法）を用いてエピタキシャル層（選択成長層）１２ａを形成する。このとき、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６、ダミーゲート電極８およびダミーゲート電極８の側壁のサイドウォール１１により覆われているため、当該積層膜の端部の近傍にはエピタキシャル層１２ａは形成されない。
【００８８】
次に、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの領域のエピタキシャル層１２ａに、Ｐ型の不純物（例えばＢ（ホウ素））およびＮ型の不純物（例えばＰ（リン））をそれぞれ打ち分ける。ＳＯＩ領域１Ａのゲート電極９の両側のエピタキシャル層１２ａは、Ｐ型の不純物（例えばＢ（ホウ素））が比較的高濃度で導入されることで拡散層１２となる。また、バルクシリコン領域１Ｂのエピタキシャル層１２ａは、Ｎ型の不純物（例えばＰ（リン））が比較的高濃度で導入されることにより、拡散層１３となる。これにより、ＳＯＩ領域１Ａには、ゲート電極９、ＬＤＤ層１０および拡散層１２を含む低耐圧ＭＯＳＦＥＴＬｐが形成される。また、拡散層１３の直下の半導体基板１の主面には、拡散層１３を形成する際にバルクシリコン領域１Ｂの前記エピタキシャル層に注入した不純物が前記エピタキシャル層を通過して注入されており、半導体基板１の主面にＮウエル３よりも高い不純物濃度を有する半導体層１３ｂが形成されている。
【００８９】
拡散層１２はＬＤＤ層１０よりも高い不純物濃度を有しており、拡散層１２およびＬＤＤ層１０は低耐圧ＭＯＳＦＥＴＬｐのソース・ドレイン領域を構成している。また、バルクシリコン領域１Ｂでは、Ｎウエル３上にＮウエル３よりもＮ型の不純物の濃度が高い拡散層１３が形成されている。拡散層１３は半導体基板１に電位を供給するためのボディ端子として機能する半導体領域である。その後、イオン注入した不純物の拡散などを目的として半導体基板１を熱処理する。なお、拡散層１２を形成するためのＰ型の不純物（例えばＢ（ホウ素））のイオン注入工程と、拡散層１３を形成するためのＮ型の不純物（例えばＰ（リン））のイオン注入工程とは、どちらを先に行ってもよい。
【００９０】
次に、図１５に示すように、周知のサリサイド技術により拡散層１２、１３、ゲート電極９およびダミーゲート電極８のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。シリサイド層１４は、半導体基板１上に形成したＮｉ（ニッケル）などを含む金属膜を、熱処理により下部の半導体層と反応させることで形成する。シリサイド層１４を形成した際、シリサイド層１４と拡散層１２または１３とからなる積層膜の厚さは、シリサイド層１４を形成する前の拡散層１２または１３の厚さよりも厚くなる。このとき、ひさし状の構造を有するＢＯＸ膜４およびＳＯＩ膜５からなる積層膜の端部は絶縁膜６およびダミーゲート電極８により覆われており、ダミーゲート電極８はサイドウォール１１に挟まれているため、当該積層膜の端部の近傍にはシリサイド層１４は形成されない。したがって、シリサイド層１４はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界においてダミーゲート電極８およびその側壁のサイドウォール１１を隔てて分断され、拡散層１２上のシリサイド層１４と拡散層１３上のシリサイド層１４とが接触することはない。
【００９１】
次に、図１６に示すように、半導体基板１の主面上に、低耐圧ＭＯＳＦＥＴＬｐ、ダミーゲート電極８およびシリサイド層１４を覆うようにエッチストッパ膜１５および層間絶縁膜１６を順次形成する。エッチストッパ膜１５は、例えば酸化シリコン膜の単体膜または薄い窒化シリコン膜からなり、その上の層間絶縁膜１６は厚い酸化シリコン膜からなる。エッチストッパ膜１５および層間絶縁膜１６は例えばＣＶＤ法により形成し、その後、層間絶縁膜１６の表面を、例えばＣＭＰ法を使用して平坦化する。
【００９２】
次に、図１７に示すように、層間絶縁膜１６上に形成したフォトレジスト膜（図示しない）をエッチングマスクとして用いて、エッチストッパ膜１５および層間絶縁膜１６をドライエッチングすることにより、エッチストッパ膜１５および層間絶縁膜１６を貫通する複数のコンタクトホール（貫通孔）を形成する。前記複数のコンタクトホールは、拡散層１２、１３およびゲート電極９のそれぞれの上部のシリサイド層１４に達する貫通孔である。ただし、後の工程で完成する半導体装置において、ダミーゲート電極８は電気的に機能しない膜なのでダミーゲート電極８の上部のシリサイド層１４を露出するコンタクトホールを形成する必要はない。
【００９３】
続いて、前記複数のコンタクトホール内に、タングステン（Ｗ）などからなる導電性のコンタクトプラグ（接続用導体部）１７を形成する。コンタクトプラグ１７を形成するには、例えば、コンタクトホールの底部および側壁を含む層間絶縁膜１６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、前記バリア導体膜上にタングステン膜などからなる主導体膜を形成して前記コンタクトホールを埋込み、層間絶縁膜１６上の不要な前記主導体膜および前記バリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグ１７を形成する。なお、図面の簡略化のために、図１７ではコンタクトプラグ１７を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【００９４】
次に、図１８に示すように、コンタクトプラグ１７が埋込まれた層間絶縁膜１６上に、エッチストッパ膜（エッチングストッパ用絶縁膜）１８および配線形成用の層間絶縁膜１９を順次形成する。エッチストッパ膜１８は、層間絶縁膜１９への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜１９に対してエッチング選択性を有する材料を用い、例えば、エッチストッパ膜１８を窒化シリコン膜とし、層間絶縁膜１９を酸化シリコン膜とすることができる。
【００９５】
その後、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジスト膜（図示しない）をマスクとしたドライエッチングによって層間絶縁膜１９およびエッチストッパ膜１８の所定の領域にコンタクトプラグ１７を露出する複数の配線溝を形成した後、半導体基板１の主面上に例えば窒化チタン膜、タンタル膜または窒化タンタル膜などからなるバリアメタル膜を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリアメタル膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、前記銅めっき膜により前記配線溝の内部を埋込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線２０を形成する。なお、図面の簡略化のために、図１８では、配線２０を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【００９６】
ＳＯＩ領域１Ａの配線２０は、コンタクトプラグ１７を介して低耐圧ＭＯＳＦＥＴＬｐのソース・ドレイン領域およびゲート電極９に電気的に接続されている。バルクシリコン領域１Ｂの配線２０は、コンタクトプラグ１７、シリサイド層１４および拡散層１３を介して半導体基板１に電気的に接続されている。また、その後、デュアルダマシン法などにより配線２０上に２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは２層目以降の配線の図示およびその製造工程の説明は省略する。また、配線２０はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、その場合、配線２０は例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９７】
このように、隣り合う素子分離領域に挟まれた一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接して存在する半導体装置を製造する場合、図３７および図３８を用いて説明したように、ＳＯＩ領域およびバルクシリコン領域の境界近傍においてダミーゲート電極８（図１８参照）を形成せずにゲート電極９を形成すると、ひさし状のＳＯＩ膜５の端部の下の窪みにゲート電極９を形成するためのポリシリコン膜９ｐが残る。この状態で半導体装置の製造工程を続けると、ポリシリコン膜９ｐが残渣となって半導体基板１上に残り、当該残渣を介するなどしてＳＯＩ膜５と半導体基板１とが短絡する虞がある。
【００９８】
図３７のような構造は、図１１を用いて説明したパターニング工程においてＳＯＩ領域およびバルクシリコン領域の境界近傍にダミーゲート電極８を形成せず、その他の領域（例えばＳＯＩ領域）にゲート電極をドライエッチング法により加工形成することで形成される。図３７に示すようなポリシリコン膜９ｐに起因して残渣が発生すれば、ＳＯＩ膜５および半導体基板１が残渣を介して短絡することなどが考えられ、完成した半導体装置が正常に動作しなくなる虞がある。
【００９９】
また、図３９を用いて説明したように、前記残渣による短絡などの不具合が起こらなかったとしても、ＳＯＩ膜５と半導体基板１とがＳＯＩ領域とバルクシリコン領域との境界において素子分離領域のように幅が広い絶縁体を隔てず極近い領域で隣接する場合、半導体基板１の表面に形成されたエピタキシャル層である拡散層１３ａが、ＳＯＩ膜５およびＳＯＩ膜５の表面に形成されたエピタキシャル層である拡散層１２ｂに接近する。この場合、ＳＯＩ膜５および拡散層１２ｂと、拡散層１３ａとのそれぞれの表面に形成されたシリサイド層１４ａ同士が接触し、または一体化して形成されることで、ＳＯＩ膜５および半導体基板１が短絡し、完成した半導体装置が正常に動作しなくなる。
【０１００】
このような短絡が起こることに起因して半導体装置の信頼性が低下することを防ぐため、本実施の形態の半導体装置の製造工程では、図１１に示すように、ＳＯＩ領域とバルクシリコン領域との境界近傍の半導体基板上およびＳＯＩ膜５上に絶縁膜６を介してダミーゲート電極８を形成することにより、ＳＯＩ膜５の端部の直下に形成された絶縁膜およびポリシリコン膜がエッチングまたは洗浄液などに晒されることを防いでいる。
【０１０１】
これにより、ひさし状のＳＯＩ膜５の端部の直下に微量のポリシリコン膜が残ることに起因して半導体基板１上に残渣が発生し、前記残渣によってＳＯＩ膜５および半導体基板１が短絡することを防ぐことができる。
【０１０２】
また、本実施の形態の半導体装置の製造工程では、図１６に示すように、ダミーゲート電極８およびその側壁のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域に形成されるシリサイド層１４のそれぞれが近接して形成されることを防いでいる。
【０１０３】
つまり、ダミーゲート電極８およびその側壁のサイドウォール１１を形成すると、サイドウォール１１の表面にはシリサイド層は形成されないため、ＳＯＩ領域の拡散層１２およびその上部のシリサイド層１４と、バルクシリコン領域の拡散層１３およびその上部のシリサイド層１４とを分離することができる。よって、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４が近接して短絡することを防ぐことができる。
【０１０４】
したがって、本実施の形態の半導体装置の製造工程では、半導体装置の微細化などを目的として一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を設けることにより、ＳＯＩ膜および半導体基板が短絡することを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。また、これにより一つの活性領域内にＳＯＩ領域およびバルクシリコン領域を設けた場合に短絡が起こることを防ぎ、半導体素子の微細化の際に生じる前記短絡の問題を解消することができるため、半導体装置の微細化により半導体装置の性能を向上することが可能となる。
【０１０５】
また、本実施の形態の半導体装置の製造方法の変形例として、ダミーゲート電極８の下面に接する絶縁膜の膜厚をゲート絶縁膜７よりも厚くして、より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことが考えられる。この場合の半導体装置の製造工程を図３〜図９および図１９〜図２３を用いて説明する。図１９〜図２３は本実施の形態の半導体装置の製造工程の変形例を説明する断面図である。
【０１０６】
まず、図３〜図９を用いて説明した工程を行った後、半導体基板１上に厚さが異なる２種類の絶縁膜を半導体基板１の上面に形成する。つまり、図１９に示すように、半導体基板１の主面の全面に熱酸化法、ウェット酸化法またはＣＶＤ法などを用いて、比較的膜厚が厚い絶縁膜２１ａを形成した後に、フォトリソグラフィ技術およびウェットエッチング法などを用いてＳＯＩ領域１Ａの絶縁膜２１ａを除去し、バルクシリコン領域１Ｂには絶縁膜２１ａを残す。ただし、このときにＳＯＩ膜５のバルクシリコン領域１Ｂ側の端部に形成された絶縁膜２１ａは除去しない。なお、絶縁膜２１ａは熱酸化法、ウェット酸化法により形成されるため、形成時には半導体基板１上に露出する半導体基板１の上面およびＳＯＩ膜５の表面に形成される。したがって、ＳＯＩ膜５のバルクシリコン領域１Ｂ側の端部では、ＳＯＩ膜５の上面、側壁および底面に亘って絶縁膜２１ａが連続的に形成され、その下部では半導体基板１の主面にも絶縁膜２１ａが形成される。その後、例えば熱酸化法またはウェット酸化法などを用いて半導体基板１の主面を酸化し、絶縁膜２１ａから露出するＳＯＩ膜５の上面に、絶縁膜２１ａよりも膜厚が薄い絶縁膜６ａを形成する。絶縁膜６ａ、２１ａは例えば酸化シリコンからなる膜である。
【０１０７】
ここではＢＯＸ膜４の膜厚を１０ｎｍとし、絶縁膜２１ａの膜厚を５ｎｍとしており、また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍におけるＳＯＩ膜５およびＢＯＸ膜４からなる積層膜の端部のひさし構造では、ＳＯＩ膜５と半導体基板１との間隔がＢＯＸ膜４の膜厚となっている。ＳＯＩ膜５と半導体基板１との間のＳＯＩ膜５の底面および半導体基板１の上面に形成された絶縁膜２１ａは、それぞれＢＯＸ膜４の膜厚の値の半分以上の膜厚を有しているため、ＳＯＩ膜５と半導体基板１との間には絶縁膜２１ａが完全に埋込まれている。
【０１０８】
次に、図２０に示すように、半導体基板１の主面上の全面に例えばＣＶＤ法を用いてポリシリコン膜を形成（堆積）した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜およびその下部の絶縁膜６ａ、２１ａを加工（パターニング）することで、前記ポリシリコン膜からなるゲート電極９、ダミーゲート電極８およびゲート電極２３を形成する。また、同一の工程により、絶縁膜６ａからなるゲート絶縁膜７をゲート電極９とＳＯＩ膜５との間に形成し、絶縁膜２１ａからなる絶縁膜２１を、ダミーゲート電極８とＳＯＩ膜５との間およびダミーゲート電極８と半導体基板１との間に形成し、絶縁膜２１ａからなるゲート絶縁膜２２をバルクシリコン領域１Ｂのゲート電極２３と半導体基板１との間に形成する。
【０１０９】
絶縁膜２１およびゲート絶縁膜２２は絶縁膜２１ａからなるため、絶縁膜６ａからなるゲート絶縁膜７よりも厚い膜厚を有している。また、ゲート電極２３はゲート電極９よりもゲート長が大きく、その下部のゲート絶縁膜２２はゲート絶縁膜７よりもゲート幅方向における幅が広い。
【０１１０】
次に、図１２を用いて説明した工程を行うことでＳＯＩ領域１ＡにＬＤＤ層１０を形成した後、図２１に示すように、ＳＯＩ領域１Ａをフォトレジスト膜（図示しない）で覆い、続いて、バルクシリコン領域１Ｂに露出する半導体基板１の主面に、ゲート電極２３をマスクとしてＰ型の不純物（例えばＢ（ホウ素））をイオン注入法により注入することにより、ゲート電極２３の横の半導体基板１の主面にＬＤＤ層２４を形成する。なお、ＬＤＤ層１０およびＬＤＤ層２４はどちらを先に形成してもよく、同一工程により形成してもよい。
【０１１１】
次に、図１３を用いて説明したエピタキシャル層の製造工程を行った後、図２２に示すように、ゲート電極９、２２のそれぞれの横に形成されたエピタキシャル層にＰ型の不純物（例えばＢ（ホウ素））を高い濃度でイオン注入することにより、前記エピタキシャル層からなるＰ型の拡散層１２、２５をゲート電極９、２２のそれぞれの横に形成する。なお、ＬＤＤ層１０、２４を形成した工程と同様に、拡散層１２および拡散層２５を形成する際には、それぞれの拡散層を別のイオン注入工程により形成しても構わない。
【０１１２】
これにより、ＳＯＩ領域１ＡにはＬＤＤ層１０、拡散層１２およびゲート電極９を含む低耐圧ＭＯＳＦＥＴＬｐが形成され、バルクシリコン領域１ＢにはＬＤＤ層２４、拡散層２５およびゲート電極２３を含む高耐圧ＭＯＳＦＥＴＨｐが形成される。高耐圧ＭＯＳＦＥＴＨｐは低耐圧ＭＯＳＦＥＴＬｐよりも大きい膜厚を有するゲート絶縁膜２２と、低耐圧ＭＯＳＦＥＴＬｐよりも大きいゲート長を有するゲート電極２３を含んでいる。これは、高耐圧ＭＯＳＦＥＴＨｐが低耐圧ＭＯＳＦＥＴＬｐよりも高い電圧により駆動するトランジスタであるためである。ここでは、高耐圧ＭＯＳＦＥＴＨｐは半導体装置の外部に出力し、または半導体装置の外部から入力される電流を制御するＩ／Ｏ部において用いられる半導体素子とする。
【０１１３】
その後の工程は、図１５〜図１８を用いて説明した工程と同様の工程を行うことで、図２３に示す半導体装置が完成する。このとき、バルクシリコン領域１Ｂでは、高耐圧ＭＯＳＦＥＴＨｐのソース・ドレイン領域を構成するＬＤＤ層２４および拡散層２５に所定の電位を供給するため、拡散層２５の上面のシリサイド層１４に達するコンタクトプラグ１７およびその上部の配線２０を形成する。また、図示しない領域では、ゲート電極２３上のシリサイド層１４に接続されるコンタクトプラグ１７も形成する。なお、図１８に示したような半導体基板１の電圧を制御する目的で形成されたコンタクトプラグ１７および配線２０は、図２３に示していない他の領域に形成されているものとする。
【０１１４】
このようにして形成した本実施の形態の半導体装置は、絶縁膜２１を高耐圧ＭＯＳＦＥＴＨｐ用のゲート絶縁膜２２と同一工程で形成した厚い膜とすることで、図１８に示す構造の半導体装置より効果的にＳＯＩ膜５と半導体基板１との短絡を防ぐことを可能としている。特に、絶縁膜２１の膜厚をＢＯＸ膜４の膜厚の２分の１以上の厚さとすることは、ＳＯＩ膜５の一方の端部の直下のＢＯＸ膜４が後退した領域に絶縁膜２１を完全に埋込み、当該ＳＯＩ膜５の直下にポリシリコン膜が入り込むことを防ぐことができるため、ＳＯＩ膜５と半導体基板１とが短絡することを防ぐ観点から好ましい。
【０１１５】
本実施の形態では、ＭＯＳＦＥＴのゲート電極の横にエピタキシャル層を形成し、当該エピタキシャル層をソース・ドレイン領域とする半導体層装置について説明したが、エピタキシャル層を形成せず、ＳＯＩ膜またはバルクシリコン領域の半導体基板の主面に直接イオン注入を行ってＬＤＤ層よりも不純物濃度が高い拡散層を形成してもよい。この場合であっても、図３９に示す構造と同様にＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を形成しなければ、前記拡散層が形成されたＳＯＩ膜および半導体基板の表面のシリサイド層同士が短絡する虞がある。これに対し、図１に示すようにダミーゲート電極８およびその両側のサイドウォール１１を形成することにより、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４同士が電気的に接続されることを防ぐことができる。
【０１１６】
また、図２４に示すように、本実施の半導体装置の変形例として、バルクシリコン領域において半導体基板１に電位を供給するコンタクトプラグ１７ａを、平面視においてダミーゲート電極８に重なるように形成した構造を示す。つまり、コンタクトプラグはダミーゲート電極８と、ダミーゲート電極８およびその側壁のサイドウォール１１から露出するバルクシリコン領域１Ｂの半導体基板１の主面とに平面視において重なるように形成されている。言い換えれば、コンタクトプラグ１７ａはダミーゲート電極８の直上およびバルクシリコン領域１Ｂに亘って形成され、ダミーゲート電極８上のシリサイド層１４およびバルクシリコン領域１Ｂのシリサイド層１４に接続されるている。これにより、コンタクトプラグ１７ａがダミーゲート電極８と電気的に接続されても、ダミーゲート電極８自体は他の素子と絶縁されているため問題はない。コンタクトプラグ１７ａがダミーゲート電極８の直上に形成されておらず、ダミーゲート電極８の上部のシリサイド層１４の側面とコンタクトプラグ１７の側面とが接触するなどしていても同様である。
【０１１７】
また、図示は省略するが、図２４と異なり、半導体基板１に電位を供給するコンタクトプラグ１７ａはダミーゲート電極８から離れて絶縁され、ＳＯＩ領域の低耐圧ＭＯＳＦＥＴＬｐのダミーゲート電極８に近い方のソース・ドレイン領域に電位を供給するコンタクトプラグ１７がダミーゲート電極８に接触し、電気的に接続されていても同様に問題はない。つまり、ダミーゲート電極８が半導体装置内の回路を構成せず、他の素子および配線などから絶縁されているため、ダミーゲート電極８の隣接するコンタクトプラグ１７または１７ａのいずれか一方に接続されたとしても半導体装置の動作に影響はない。このため、ダミーゲート電極８の横の一方のコンタクトプラグとダミーゲート電極８との間の距離を十分に離して互いに接触しないようにする必要がなく、マージンを小さくすることが可能となるため、半導体装置の微細化が容易となる。
【０１１８】
（実施の形態２）
本実施の形態では、ＳＯＩ領域にシリサイド層を形成する際に、バルクシリコン領域の半導体層上にシリサイド層が形成されることを防ぐことにより、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層同士が接続することで短絡が起きることを防ぐことができる半導体装置について説明する。
【０１１９】
図３９を用いて説明したように、ＳＯＩ膜５と半導体基板１とは、ＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４ａ同士が電気的に接続されることにより短絡する問題がある。前記実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界にダミーゲート電極を形成し、ＳＯＩ領域およびバルクシリコン領域のシリサイド層を分離することにより前記短絡を防ぐことを記載したが、本実施の形態ではダミーゲート電極を形成せず、バルクシリコン領域にシリサイド層を形成しないことで前記短絡が起こることを防ぐ。なお、以下に示す図２５および図２６は、本実施の形態の半導体装置の製造工程を説明する断面図である。
【０１２０】
上述したような半導体装置を形成する方法としては、まず、図３〜図１４を用いて説明した工程と同様の工程を行った後に、図２５に示すように、例えば酸化シリコンからなるマスク材である絶縁膜２６をバルクシリコン領域１Ｂの半導体基板１上に形成し、バルクシリコン領域の拡散層１３を絶縁膜２６により覆う。なお、本実施の形態ではダミーゲート電極は形成しないため、図１１を用いて説明した工程ではゲート電極９およびゲート絶縁膜７のみを形成し、ダミーゲート電極８およびその下部の絶縁膜６は形成しない。したがって、図３７に示す半導体装置と同様に、ＳＯＩ膜５の端部の直下であってＢＯＸ膜４の側壁にはポリシリコン膜９ｐおよび絶縁膜６ｂが残っているものとする。また、図１３のサイドウォール形成工程では、ＳＯＩ膜５とその端部の直下のポリシリコン膜９ｐおよび絶縁膜６ｂとからなる積層膜の側壁に自己整合的にサイドウォール１１ａが形成されているものとする。
【０１２１】
絶縁膜２６は、例えば図１４の工程の後に、半導体基板１の主面の全面上にＣＶＤ法などを用いて酸化シリコン膜を形成し、続いてフォトリソグラフィ技術およびドライエッチング法を用いてバルクシリコン領域１Ｂ以外の領域の前記酸化シリコン膜を除去することで形成する。図２５ではＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍の絶縁膜２６の端部がサイドウォール１１ａ上に位置するような構造を示しているが、絶縁膜２６のＳＯＩ領域１Ａ側の端部は、バルクシリコン領域１Ｂの拡散層１３を覆い、ＳＯＩ領域１Ａの拡散層１２を覆わない位置であれば、どの位置にあっても構わない。つまり、絶縁膜２６の前記端部はサイドウォール１１ａの直上か、拡散層１２から露出するＳＯＩ膜５の直上にあるものとする。
【０１２２】
次に、図１５〜図１８を用いて説明した工程と同等の工程を行うことで、図２６に示す本実施の形態の半導体装置が完成する。つまり、図２５に示す構造を形成した後、絶縁膜２６によりバルクシリコン領域１Ｂを覆った状態で半導体基板１の主面の全面上に例えばＮｉ（ニッケル）などからなる金属膜を形成した後に半導体基板１を複数回熱処理することにより、絶縁膜２６から露出している拡散層１２の表面にシリサイド層１４を形成する。このとき、拡散層１３は絶縁膜（マスク材）２６に覆われており前記金属膜に接していないため、拡散層１３の表面にはシリサイド層は形成されない。このように、絶縁膜などを用いて一部の半導体層の表面にシリサイド層が形成されないようにすることを、ここではシリサイドプロテクションと呼ぶ。
【０１２３】
その後、絶縁膜２６を残した状態で、エッチストッパ膜１５、層間絶縁膜１６を形成した後に、ＳＯＩ領域１Ａのシリサイド層１４に達するコンタクトプラグ１７と、バルクシリコン領域１Ｂの拡散層１３の上面に達し、半導体基板１に電位を供給するためのコンタクトプラグ１７とを形成し、続いて配線２０を形成する。バルクシリコン領域１Ｂにコンタクトプラグ１７を形成する際は、絶縁膜２６、エッチストッパ膜１５および層間絶縁膜１６を貫通するコンタクトホールを形成する。
【０１２４】
このようにして形成した半導体装置では、シリサイドプロテクションを行うことでバルクシリコン領域１Ｂの拡散層１３の上面にシリサイド層が形成されないため、図３９に示したようにＳＯＩ領域およびバルクシリコン領域のそれぞれのシリサイド層１４ａ同士が接続されることによりＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができる。
【０１２５】
これにより、半導体装置が正常に動かなくなることを防ぐことが可能となるため、半導体装置の信頼性を向上させることができる。
【０１２６】
なお、図２５および図２６ではバルクシリコン領域１Ｂの拡散層１３を絶縁膜２６で完全に覆い、拡散層１３の上面にシリサイド層を一切形成しない場合について説明したが、絶縁膜２６を形成する領域をＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに限り、拡散層１３の上面の一部にシリサイド層を形成してもよい。つまり、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのそれぞれに形成されたシリサイド層同士が、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界において互いに接続されることを防げば上記効果が得られるため、前記境界近傍のバルクシリコン領域にシリサイド層が形成されていなければ、バルクシリコン領域内の他の領域にシリサイド層が形成されていてもよい。この場合は図１８と同様に、バルクシリコン領域１Ｂではコンタクトプラグ１７をシリサイド層１４を介して拡散層１３および半導体基板１に電気的に接続すればよい。
【０１２７】
また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに絶縁膜２６を形成する場合には、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成することも可能である。なお、このとき前記境界近傍には絶縁膜２６を形成しているため、前記実施の形態１で説明したダミーゲート電極は形成しない。
【０１２８】
（実施の形態３）
本実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造部を、膜厚が厚い絶縁膜により覆う半導体装置について説明する。以下に示す図２７〜図２９は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１２９】
本実施の形態の半導体装置の製造工程では、まず、図３〜図９および図１９を用いて説明した工程と同様の工程を行うことにより、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造部のＢＯＸ膜が後退した窪みに、比較的厚い膜厚を有する絶縁膜２１ａを埋込む。前記実施の形態１の半導体装置の変形例を図１９〜図２３を用いて説明したように、絶縁膜２１ａの膜厚はＢＯＸ膜４の膜厚の半分（２分の１）以上の膜厚を有しているため、前記窪みには絶縁膜２１ａが完全に埋込まれる。つまり、ＢＯＸ膜４の膜厚が１０ｎｍの場合は、絶縁膜２１ａの膜厚は５ｎｍ以上あるものとする。
【０１３０】
次に、図２７に示すように、半導体基板１の主面の全面上にＣＶＤ法などを用いてポリシリコン膜を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜を加工し、ＳＯＩ領域１Ａの絶縁膜６ａの直上にゲート電極９を形成する。その後、バルクシリコン領域１Ｂを覆い酸化シリコン膜などからなる絶縁膜２７をフォトリソグラフィ技術およびドライエッチング法を用いて形成する。絶縁膜２７はＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍の絶縁膜２１ａを覆うように形成されており、ＳＯＩ膜５の直上で終端している。図２７では、ＳＯＩ領域１Ａ側の絶縁膜２７の側壁が絶縁膜２１ａの側壁と平面視において重なる構造を示しているが、絶縁膜２７の端部はＳＯＩ膜５の直上に位置しており、ＳＯＩ膜５上の絶縁膜２７に覆われていない領域にＭＯＳＦＥＴを形成する領域が確保されていればよい。
【０１３１】
次に、図２８に示すように、ＳＯＩ領域１Ａに対し、図１２〜図１５を用いて説明した工程を行うことにより、ＳＯＩ領域１Ａに低耐圧ＭＯＳＦＥＴＬｐを形成し、絶縁膜２７から露出している拡散層１２およびゲート電極９の上面にシリサイド層１４を形成する。このとき、バルクシリコン領域１Ｂは絶縁膜２１ａにより覆われたままなので、図１３および図１４で説明したバルクシリコン領域１Ｂに対するエピタキシャル成長（選択成長）および不純物イオンの注入は行わない。また、バルクシリコン領域１Ｂの半導体基板１の主面は絶縁膜２１ａにより覆われているため、シリサイド層１４は形成されない。
【０１３２】
次に、図１６〜図１８に示す工程と同様の工程を行うことで、図２９に示す本実施の形態の半導体装置が完成する。絶縁膜２７は層間絶縁膜の一部と見なし、半導体基板１の主面に達するコンタクトプラグ１７をバルクシリコン領域１Ｂに形成する際は、絶縁膜２７および絶縁膜２１ａを貫通するコンタクトホールを形成し、当該コンタクトホールにコンタクトプラグ１７を埋込むことで、コンタクトプラグ１７と半導体基板１とを接続する。
【０１３３】
本実施の形態では、上記のようにして半導体装置を形成することにより、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のひさし構造部においてＢＯＸ膜４が後退して形成された窪みに、ＢＯＸ膜４の膜厚の半分以上の膜厚を有する絶縁膜２１ａを完全に埋め込んでいる。このため、ひさし構造部の窪んだ領域には、ゲート電極９を形成する際に半導体基板１上に形成したポリシリコン膜が入り込むことはないため、ゲート電極９の形成工程において前記ポリシリコン膜が残渣として残ることを防ぐことができる。これにより、前記残渣に起因してＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３４】
また、図２７〜図２９を用いて説明した工程では、バルクシリコン領域１Ｂを絶縁膜２１ａにより覆ったままエピタキシャル層および拡散層の形成などを行ったが、絶縁膜２７を形成する領域をＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみとし、その後の工程で絶縁膜２７から露出するバルクシリコン領域１Ｂの絶縁膜２１ａを除去して半導体基板１の主面の露出してもよい。この場合には、バルクシリコン領域１Ｂの半導体基板１の主面上に図１３〜図１８を用いて説明したようにエピタキシャル層からなる拡散層１３および拡散層１３上のシリサイド層１４を形成してもよい。
【０１３５】
また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍のみに絶縁膜２７を形成する場合には、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成することも可能である。なお、このとき前記境界近傍には絶縁膜２１ａ、２７を形成しているため、前記実施の形態１で説明したダミーゲート電極は形成しない。
【０１３６】
また、上述した絶縁膜２７の部材は例えば酸化シリコン膜であるものとして説明したが、絶縁膜２７はフォトレジスト膜としてもよい。ただし、この場合は図２８に示す構造を形成した後にフォトレジスト膜である絶縁膜２７を除去してから、図２９に示すエッチストッパ膜１５および層間絶縁膜１６などを形成する。フォトレジスト膜により絶縁膜２７を形成したとしても、絶縁膜２１ａをＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界近傍に残すことで、ポリシリコン膜の残渣が発生することを防ぐことができれば、上述したようにＳＯＩ膜５と半導体基板１とが短絡することを防ぐ効果を得ることができる。
【０１３７】
（実施の形態４）
本実施の形態では、ＳＯＩ領域およびバルクシリコン領域の境界近傍のひさし構造が形成されることを防ぐために、ＳＯＩ膜の形成後にＳＯＩ膜の端部を一部酸化し、その後ＢＯＸ膜をパターニングする際にＳＯＩ膜の酸化した部分を除去し、ＳＯＩ膜およびＢＯＸ膜の側壁を揃える半導体装置について説明する。以下に示す図３０〜図３２は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３８】
本実施の形態の半導体装置の製造工程では、まず、図３〜図８を用いて説明した工程を行った後、半導体層５ａ（図８参照）のみをフォトリソグラフィ技術およびエッチング法を用いてパターニングすることにより、半導体層５ａからなるＳＯＩ膜５を形成する。なお、絶縁膜４ａの膜厚は１０ｎｍであるものとする。その後、例えば熱酸化法を用いてＳＯＩ膜５の表面を酸化することにより、ＳＯＩ膜５の上面および側壁に厚さ１０ｎｍ程の酸化シリコン膜からなる絶縁膜２８を形成する。
【０１３９】
つまり、半導体基板１の主面に対して垂直な方向における絶縁膜４ａの膜厚と、同じ大きさの膜厚を有する絶縁膜２８を、ＳＯＩ膜５の表面の上面および側面に形成する。したがって、ＳＯＩ膜５の側壁に形成された絶縁膜２８の膜厚の１０ｎｍ程度である。このときの酸化工程により、ＳＯＩ膜５から露出している絶縁膜４ａの直下の半導体基板１の主面は多少酸化されるため、ＳＯＩ膜５から露出している領域の半導体基板１上の絶縁膜４ａの膜厚は、ＳＯＩ膜５の直下の絶縁膜４ａの膜厚に比べて厚くなる。
【０１４０】
次に、図３１に示すように、ウェットエッチング法を用いて半導体基板１上の絶縁膜４ａを一部除去し、絶縁膜２８を同工程において除去することにより、絶縁膜４ａをパターニングし、ＳＯＩ膜５を露出する。このとき、絶縁膜４ａおよび絶縁膜２８はそれぞれの露出している表面から等方的に除去されるため、ＳＯＩ膜５のバルクシリコン領域１Ｂ側の側壁の絶縁膜２８の表面から１０ｎｍ程度の範囲の絶縁膜４ａおよび絶縁膜２８が除去される。このため、図３１に示すように、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁がほぼ揃う。つまり、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁は、平面視においてほぼ重なる領域に位置するように形成される。言い換えれば、バルクシリコン領域１Ｂ側のＳＯＩ膜５およびＢＯＸ膜４のそれぞれの側壁は、同一面内に位置するよう形成される。
【０１４１】
したがって、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜のバルクシリコン領域１Ｂ側の側壁には、前記実施の形態１で説明したひさしがほぼ存在しない構造を得ることができるため、この後の工程でポリシリコン膜を半導体基板１上にＣＶＤ法などを用いて形成（堆積）したとしても、前記積層膜の側壁にポリシリコン膜が残ることを防ぐことができる。
【０１４２】
すなわち、単に図３〜図９に示した工程のように、絶縁膜４ａ上にＳＯＩ膜５を形成した後に、ＳＯＩ膜５をマスクとしてウェットエッチング法により絶縁膜４ａをパターニングしてＢＯＸ膜４を形成したのでは、図３８に示すようなひさし構造を形成することになる。図３８に示すように、ＢＯＸ膜４の側壁はＢＯＸ膜４の膜厚と同じ大きさだけ後退しているため、本実施の形態の半導体装置では、図３０および図３１に示すようにＳＯＩ膜５の側壁にＢＯＸ膜４と同等の厚さの酸化膜を形成することにより、ＢＯＸ膜４を形成するためのウェットエッチング工程の際に、ＳＯＩ膜５の側壁の酸化膜とＢＯＸ膜４とが同程度後退することを利用して、前記積層膜の側壁の位置を揃えている。
【０１４３】
したがって、図３７を用いて説明したひさし構造部にポリシリコン膜が残ることで残渣が発生し、当該残渣を介してＳＯＩ膜５と半導体基板１とが短絡することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１４４】
この後の工程は、図１０〜図１８を用いて説明した工程とほぼ同様の工程を行うことで、図３２に示す本実施の形態の半導体装置が完成する。ただし、ＢＯＸ膜４およびＳＯＩ膜５からなる積層膜のバルクシリコン領域１Ｂ側の側壁にはひさし構造がないため、ダミーゲート電極を形成する必要がなく、ここではサイドウォール１１を形成した工程において、前記積層膜の側壁にサイドウォール１１ａを形成する。なお、サイドウォール１１ａはＢＯＸ膜４およびＳＯＩ膜５の両方の側壁に接して形成されており、サイドウォール１１ａと前記積層膜の側壁との間にはポリシリコン膜は形成されていない。
【０１４５】
また、図１９〜図２３を用いて説明した工程と同様の工程を行い、バルクシリコン領域１ＢにＭＯＳＦＥＴを形成してもよい。ただし、ひさし構造部に膜厚が厚い絶縁膜を埋込む必要はないため、ダミーゲート電極８および絶縁膜２１ａはＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界に形成しない。
【０１４６】
（実施の形態５）
図３９を用いて説明したように、ＳＯＩ膜５と半導体基板１とが短絡する原因の一つとして、バルクシリコン領域の半導体基板１の上面にせり上げられたエピタキシャル層である拡散層１３ａが形成され、拡散層１３ａの上部に形成されたシリサイド層１４ａがＳＯＩ領域のシリサイド層１４ａに達することが挙げられる。つまり、バルクシリコン領域にエピタキシャル層である拡散層１３ａが形成されなければ、バルクシリコン領域に形成されるシリサイド層は半導体基板１の主面に接して形成されるため、ＳＯＩ領域のエピタキシャル層の表面のシリサイド層に届かず、シリサイド層同士の接触による短絡の発生を防ぐことができる。
【０１４７】
この場合バルクシリコン領域にはエピタキシャル層が形成されないが、エピタキシャル層のようにせり上げた半導体層が必要なのは薄い膜厚を有するＳＯＩ膜５の上部のみであるため、バルクシリコン領域にはエピタキシャル層が形成されなくても問題はない。以下に、バルクシリコン領域にエピタキシャル層を形成しない半導体装置の製造方法について、図３３〜図３６を用いて説明する。図３３〜図３６は本実施の形態の半導体装置の製造工程を示す断面図である。
【０１４８】
本実施の形態の半導体装置の製造工程では、まず、図３〜図８を用いて説明した工程を行った後、前記実施の形態４で図３０および図３１を用いて説明したように、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜を、側壁にひさし構造がない状態で形成する。
【０１４９】
次に、図１０〜図１２を用いて説明した工程と同様の工程を行うことで、ＳＯＩ領域１ＡのＳＯＩ膜５上にゲート絶縁膜７を介してゲート電極９を形成し、その横のＳＯＩ膜５内にＬＤＤ層１０を形成する。ただし、ここではＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの境界にダミーゲート電極は形成しないものとする。
【０１５０】
次に、図３３に示すように、半導体基板１の主面の全面上に例えばＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜２９を形成した後、フォトレジスト膜ＰＲ３をバルクシリコン領域１Ｂの絶縁膜２９の上面を覆うように形成する。フォトレジスト膜ＰＲ３はゲート電極９の直上には形成せず、ＳＯＩ膜５の端部の直上の絶縁膜２９を一部覆うように形成する。ただし、フォトレジスト膜ＰＲ３はバルクシリコン領域１Ｂ側のＬＤＤ層１０の直上の絶縁膜２９の上面を完全に覆わないように形成する。
【０１５１】
次に、図３４に示すように、フォトレジスト膜ＰＲ３をマスクとして絶縁膜２９をドライエッチングした後、フォトレジスト膜ＰＲ３を除去することで、バルクシリコン領域１ＢおよびＳＯＩ膜５の端部を覆うような絶縁膜２９を残し、同工程により、絶縁膜２９からなるサイドウォール１１をゲート電極９の側壁に形成する。サイドウォール１１を例えば窒化シリコン膜および酸化シリコン膜からなる積層膜により形成する場合には、図３３を用いて説明した工程において形成した絶縁膜２９を窒化シリコン膜および前記窒化シリコン膜上に酸化シリコン膜を堆積した積層膜構造とすればよい。
【０１５２】
続いて、エピタキシャル成長法（選択成長法）により、ゲート電極９、サイドウォール１１およびマスク材である絶縁膜２９から露出するＳＯＩ膜５の上面上にエピタキシャル層（選択成長層）を形成した後、イオン注入法により前記エピタキシャル層にＰ型の不純物（例えばＢ（ホウ素））を注入することにより、前記エピタキシャル層からなる拡散層１２を形成し、拡散層１２、ＬＤＤ層１０およびゲート電極９を含む低耐圧ＭＯＳＦＥＴＬｐを形成する。このとき、マスク材である絶縁膜２９に覆われたバルクシリコン領域１Ｂの半導体基板１の主面にはエピタキシャル層は形成されてない。
【０１５３】
次に、図３５に示すように、低耐圧ＭＯＳＦＥＴＬｐを覆い、バルクシリコン領域１Ｂの絶縁膜２９を露出するフォトレジスト膜（図示しない）を形成した後、例えばウェットエッチング法により絶縁膜２９を除去することにより、バルクシリコン領域１Ｂの半導体基板１の上面を露出する。その後、前記フォトレジスト膜をマスクとしてＮ型の不純物（例えばＰ（リン））を半導体基板１の上面に注入することにより、半導体基板１の上面にＮ型の半導体層１３ｂを形成する。
【０１５４】
ここではウェットエッチング法を用いて絶縁膜２９を除去する方法について説明したが、ドライエッチング法を用いて絶縁膜２９を除去しても構わない。その場合、ＳＯＩ膜５およびＢＯＸ膜４からなる積層膜の側壁にはサイドウォールが形成される。
【０１５５】
また、絶縁膜２９をエッチングにより除去する際に、ＳＯＩ膜５の端部の上部、またはＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍に絶縁膜２９が残っていてもよいが、ここでは図３３に示すように、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍も含め、絶縁膜２９は除去されているものとする。このため、絶縁膜２９を除去する際に低耐圧ＭＯＳＦＥＴＬｐを覆うフォトレジスト膜は、少なくともサイドウォール１１を覆うような条件で、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂの境界近傍の絶縁膜２９を露出するように形成する。
【０１５６】
続いて、周知のシリサイドプロセスを用いて、拡散層１２、ゲート電極９およびバルクシリコン領域１Ｂの半導体基板１の主面のそれぞれの露出した表面にシリサイド層１４を形成する。このとき、例えば酸化シリコン膜などからなる絶縁膜であるＢＯＸ膜４の側壁にはシリサイド層１４が形成されず、半導体基板１（半導体層１３ｂ）上に形成されたシリサイド層１４と、ＳＯＩ膜５およびその上部の拡散層１２の表面に形成されたシリサイド層１４とは、間にＢＯＸ膜４が介在することで分離されるため、互いに接触しない。
【０１５７】
この後の工程は、図１６〜図１８を用いて説明した工程と同様の工程を行うことにより、図３６に示す本実施の形態の半導体装置が完成する。
【０１５８】
図３９に示すようにＳＯＩ領域およびバルクシリコン領域の両方の半導体層上にエピタキシャル層を形成し、それらの上部にシリサイド層を形成すると、バルクシリコン領域のエピタキシャル層上のシリサイド層は下部にエピタキシャル層が形成されているためにＳＯＩ領域のシリサイド層に接近し、各領域のシリサイド層同士が接触して短絡する問題がある。
【０１５９】
これに対し、本実施の形態ではエピタキシャル層を形成する際に、予めバルクシリコン領域に露出する半導体基板の主面を絶縁膜により覆うことで、エピタキシャル層をＳＯＩ領域のみに形成しているため、前記絶縁膜により覆われたバルクシリコン領域にはエピタキシャル層の形成工程においてエピタキシャル層が形成されない。このため、その後の工程で前記エピタキシャル層の表面および前記半導体基板の主面のそれぞれに形成されたシリサイド層が、互いに接触するほど接近することを防ぐことができる。したがって、ＳＯＩ領域とバルクシリコン領域の境界において、各領域のシリサイド層同士が接続されて半導体基板とＳＯＩ膜とが短絡することを防ぐことができるため、半導体装置の信頼性を向上することができる。
【０１６０】
なお、ここでは図３３および図３４に示すように、バルクシリコン領域１Ｂに新たな絶縁膜２９を形成することでバルクシリコン領域１Ｂにエピタキシャル層が形成されない構造を実現する方法について説明したが、他の目的で形成された絶縁膜がバルクシリコン領域１Ｂを覆っていることを利用して、ＳＯＩ領域１Ａのみにエピタキシャル層を形成してもよい。つまり、図２７および図２８に示すように、例えばＳＯＩ膜５のひさし構造の下部の窪みを埋めるなどの目的で形成された厚い絶縁膜２１ａがバルクシリコン領域１Ｂに形成されている状態でエピタキシャル成長を行っても、上記した本実施の形態の半導体装置と同様の効果を得ることができる。
【０１６１】
また、本実施の形態はＳＯＩ領域およびバルクシリコン領域のシリサイド層同士が短絡を引き起こす問題を解消する構造およびその製造方法について説明するものであるため、ＳＯＩ膜およびＢＯＸ膜からなる積層膜の端部の前記ひさし構造の有無は問題としない。したがって、図２８に示すような前記ひさし構造が存在している場合にも、本実施の形態の半導体装置およびその製造方法を適用し、上記した本実施の形態の効果を得ることができる。
【０１６２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６３】
例えば、前記実施の形態１〜５では、Ｐ型不純物としてＰ（リン）を例示し、Ｎ型不純物としてＢ（ボロン）を例示しているが、これに限られず、Ｐ型不純物としてＡｓ（ヒ素）や、Ｎ型不純物としてＢＦ２（フッ化ボロン）を用いてもよい。
【０１６４】
また、前記実施の形態１〜５では半導体基板上に形成するＭＯＳＦＥＴをＰチャネル型のＭＯＳＦＥＴとしたが、これに限らずＮチャネル型のＭＯＳＦＥＴを形成してもよい。また、半導体基板内に形成するウエルおよびその上部の拡散層の導電型をＮ型としたが、これはＰ型であっても構わない。
【０１６５】
また、前記実施の形態１〜５では半導体装置を構成する電界効果トランジスタをＭＯＳＦＥＴとしたが、これらはＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであっても構わない。
【産業上の利用可能性】
【０１６６】
本発明は、ＳＯＩ領域とバルクシリコン領域を有する装置の製造技術に適用して有効である。
【符号の説明】
【０１６７】
１ 半導体基板
１Ａ ＳＯＩ領域
１Ｂ バルクシリコン領域
２ 素子分離領域
２ａ 溝
２ｂ〜２ｅ 絶縁膜
３ Ｎウエル
４ ＢＯＸ膜
４ａ 絶縁膜
５ ＳＯＩ膜
５ａ 半導体層
６、６ａ、６ｂ 絶縁膜
７ ゲート絶縁膜
８ ダミーゲート電極
８ａ ポリシリコン膜
９ ゲート電極
９ｐ ポリシリコン膜
１０ ＬＤＤ層
１１、１１ａ サイドウォール
１２ 拡散層
１２ａ エピタキシャル層
１３、１３ａ 拡散層
１３ｂ 半導体層
１４、１４ａ シリサイド層
１５ エッチストッパ膜
１６ 層間絶縁膜
１７、１７ａ コンタクトプラグ
１８ エッチストッパ絶縁膜
１９ 層間絶縁膜
２０ 配線
２１、２１ａ 絶縁膜
２２ ゲート絶縁膜
２３ ゲート電極
２４ ＬＤＤ層
２５ 拡散層
２６〜２９ 絶縁膜
Ｈｐ 高耐圧ＭＯＳＦＥＴ
Ｌｐ 低耐圧ＭＯＳＦＥＴ
ＰＲ１〜ＰＲ３ フォトレジスト膜
【特許請求の範囲】
【請求項１】
一つの活性領域内に、互いに隣接する第１領域および第２領域を有する半導体基板と、
前記半導体基板の前記第１領域の主面上に第１絶縁膜を介して形成された半導体層と、
前記半導体層上に形成された第１トランジスタと、
前記第１領域および前記第２領域の境界において、前記半導体層の端部および前記半導体基板の主面を覆う第２絶縁膜と、
を有し、
前記第１トランジスタの動作時に前記半導体基板と前記半導体層とに異なる電位が供給されることを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜上にダミーゲート電極が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーゲート電極の側壁には第３絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ダミーゲート電極および前記半導体基板に電気的に接続された接続部材が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１トランジスタは、前記半導体層上に形成された第４絶縁膜と、前記第４絶縁膜上に形成された第１ゲート電極を含み、
前記第２絶縁膜は前記第４絶縁膜よりも膜厚が大きいことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２絶縁膜は前記第１絶縁膜の膜厚の２分の１以上の膜厚を有していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２領域の前記半導体基板上に第５絶縁膜を介して形成された第２ゲート電極を含む第２トランジスタを有し、
前記第２絶縁膜および前記第５絶縁膜は同層の膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１絶縁膜および前記半導体層の前記第２領域側の側壁の位置が揃っていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体層上面にはエピタキシャル層を介して第１シリサイド層が形成されており、前記半導体基板の前記第２領域の上面に接して第２シリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
一つの活性領域内に、互いに隣接する第１領域および第２領域を有する半導体基板と、
前記半導体基板の前記第１領域の主面上に第１絶縁膜を介して形成された半導体層と、
前記半導体層の直上に形成されたシリサイド層と、
前記半導体層上に形成された第１トランジスタと、
を有し、
前記第１領域および前記第２領域の境界近傍の前記第２領域には前記シリサイド層が形成されておらず、
前記第１トランジスタの動作時に前記半導体基板と前記半導体層とに異なる電位が供給されることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面の一つの活性領域上に第１絶縁膜および半導体層を順次形成する工程と、
（ｂ）前記活性領域を構成する第２領域の前記半導体層を除去し、前記第２領域と隣接し、前記活性領域を構成する第１領域に前記半導体層を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングにより前記第１絶縁膜を加工し、前記半導体基板の主面を露出する工程と、
（ｄ）前記第１領域および前記第２領域の境界において、前記半導体層の端部および前記半導体基板の主面を覆う第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程は、
（ｄ１）前記第１領域および前記第２領域の境界において前記半導体層および前記半導体基板の主面を覆う第６絶縁膜を形成する工程と、
（ｄ２）前記第６絶縁膜上に導電膜を形成する工程と、
（ｄ３）前記導電膜および前記第６絶縁膜を加工することにより、前記導電膜からなるダミーゲート電極を形成し、前記ダミーゲート電極の直下に前記第６絶縁膜からなる前記第２絶縁膜を形成する工程と、
を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
（ｄ４）前記（ｄ）工程の後、前記ダミーゲート電極の側壁に第３絶縁膜を自己整合的に形成する工程をさらに有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
（ｄ５）前記（ｄ）工程の後、前記半導体基板上に前記ダミーゲート電極を覆う層間絶縁膜を形成する工程と、
（ｄ６）前記層間絶縁膜を貫通して前記ダミーゲート電極および前記半導体基板に電気的に接続された接続部材を形成する工程と、
をさらに有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記（ｄ１）工程では、前記第１領域の前記半導体層上に前記第６絶縁膜よりも膜厚が小さい第４絶縁膜を形成し、
前記（ｄ３）工程では、前記第４絶縁膜上に前記導電膜からなる第１ゲート電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記第２絶縁膜は前記第１絶縁膜の膜厚の２分の１以上の膜厚を有していることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ３）工程では、前記第２領域の前記半導体基板の主面上に前記第６絶縁膜からなる第５絶縁膜を介して前記導電膜からなる第２ゲート電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１８】
（ｂ１）前記（ｂ）工程の後、前記半導体層の表面に酸化膜を形成する工程をさらに有し、
前記（ｃ）工程では、前記第１絶縁膜の一部および前記酸化膜を除去することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１９】
（ｅ１）前記（ｄ）工程の後、前記第１領域および前記第２領域の境界近傍の前記第２領域の前記半導体基板の主面を覆う第１マスク材を形成する工程と、
（ｅ２）前記第１マスク材から露出している前記半導体層の表面に選択成長層を形成する工程と、
をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項２０】
（ａ）半導体基板の主面の一つの活性領域上に第１絶縁膜および半導体層を順次形成する工程と、
（ｂ）前記活性領域を構成する第２領域の前記半導体層を除去し、前記第２領域と隣接し、前記活性領域を構成する第１領域に前記半導体層を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングにより前記第１絶縁膜を加工し、前記半導体基板の主面を露出する工程と、
（ｄ）前記第１領域および前記第２領域の境界の前記第２領域の前記半導体基板の主面上に第２マスク材を形成する工程と、
（ｅ）前記第２マスク材から露出している前記半導体層上にシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
一つの活性領域内に、互いに隣接する第１領域および第２領域を有する半導体基板と、
前記半導体基板の前記第１領域の主面上に第１絶縁膜を介して形成された半導体層と、
前記半導体層上に形成された第１トランジスタと、
前記第１領域および前記第２領域の境界において、前記半導体層の端部および前記半導体基板の主面を覆う第２絶縁膜と、
を有し、
前記第１トランジスタの動作時に前記半導体基板と前記半導体層とに異なる電位が供給されることを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜上にダミーゲート電極が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーゲート電極の側壁には第３絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ダミーゲート電極および前記半導体基板に電気的に接続された接続部材が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１トランジスタは、前記半導体層上に形成された第４絶縁膜と、前記第４絶縁膜上に形成された第１ゲート電極を含み、
前記第２絶縁膜は前記第４絶縁膜よりも膜厚が大きいことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２絶縁膜は前記第１絶縁膜の膜厚の２分の１以上の膜厚を有していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２領域の前記半導体基板上に第５絶縁膜を介して形成された第２ゲート電極を含む第２トランジスタを有し、
前記第２絶縁膜および前記第５絶縁膜は同層の膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１絶縁膜および前記半導体層の前記第２領域側の側壁の位置が揃っていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体層上面にはエピタキシャル層を介して第１シリサイド層が形成されており、前記半導体基板の前記第２領域の上面に接して第２シリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
一つの活性領域内に、互いに隣接する第１領域および第２領域を有する半導体基板と、
前記半導体基板の前記第１領域の主面上に第１絶縁膜を介して形成された半導体層と、
前記半導体層の直上に形成されたシリサイド層と、
前記半導体層上に形成された第１トランジスタと、
を有し、
前記第１領域および前記第２領域の境界近傍の前記第２領域には前記シリサイド層が形成されておらず、
前記第１トランジスタの動作時に前記半導体基板と前記半導体層とに異なる電位が供給されることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面の一つの活性領域上に第１絶縁膜および半導体層を順次形成する工程と、
（ｂ）前記活性領域を構成する第２領域の前記半導体層を除去し、前記第２領域と隣接し、前記活性領域を構成する第１領域に前記半導体層を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングにより前記第１絶縁膜を加工し、前記半導体基板の主面を露出する工程と、
（ｄ）前記第１領域および前記第２領域の境界において、前記半導体層の端部および前記半導体基板の主面を覆う第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程は、
（ｄ１）前記第１領域および前記第２領域の境界において前記半導体層および前記半導体基板の主面を覆う第６絶縁膜を形成する工程と、
（ｄ２）前記第６絶縁膜上に導電膜を形成する工程と、
（ｄ３）前記導電膜および前記第６絶縁膜を加工することにより、前記導電膜からなるダミーゲート電極を形成し、前記ダミーゲート電極の直下に前記第６絶縁膜からなる前記第２絶縁膜を形成する工程と、
を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
（ｄ４）前記（ｄ）工程の後、前記ダミーゲート電極の側壁に第３絶縁膜を自己整合的に形成する工程をさらに有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
（ｄ５）前記（ｄ）工程の後、前記半導体基板上に前記ダミーゲート電極を覆う層間絶縁膜を形成する工程と、
（ｄ６）前記層間絶縁膜を貫通して前記ダミーゲート電極および前記半導体基板に電気的に接続された接続部材を形成する工程と、
をさらに有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記（ｄ１）工程では、前記第１領域の前記半導体層上に前記第６絶縁膜よりも膜厚が小さい第４絶縁膜を形成し、
前記（ｄ３）工程では、前記第４絶縁膜上に前記導電膜からなる第１ゲート電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記第２絶縁膜は前記第１絶縁膜の膜厚の２分の１以上の膜厚を有していることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ３）工程では、前記第２領域の前記半導体基板の主面上に前記第６絶縁膜からなる第５絶縁膜を介して前記導電膜からなる第２ゲート電極を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１８】
（ｂ１）前記（ｂ）工程の後、前記半導体層の表面に酸化膜を形成する工程をさらに有し、
前記（ｃ）工程では、前記第１絶縁膜の一部および前記酸化膜を除去することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１９】
（ｅ１）前記（ｄ）工程の後、前記第１領域および前記第２領域の境界近傍の前記第２領域の前記半導体基板の主面を覆う第１マスク材を形成する工程と、
（ｅ２）前記第１マスク材から露出している前記半導体層の表面に選択成長層を形成する工程と、
をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項２０】
（ａ）半導体基板の主面の一つの活性領域上に第１絶縁膜および半導体層を順次形成する工程と、
（ｂ）前記活性領域を構成する第２領域の前記半導体層を除去し、前記第２領域と隣接し、前記活性領域を構成する第１領域に前記半導体層を残す工程と、
（ｃ）前記（ｂ）工程の後、等方性エッチングにより前記第１絶縁膜を加工し、前記半導体基板の主面を露出する工程と、
（ｄ）前記第１領域および前記第２領域の境界の前記第２領域の前記半導体基板の主面上に第２マスク材を形成する工程と、
（ｅ）前記第２マスク材から露出している前記半導体層上にシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１３−９３５１６（Ｐ２０１３−９３５１６Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３６０２８（Ｐ２０１１−２３６０２８）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デバイスプロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デバイスプロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]