半導体装置およびその製造方法
【課題】耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法を提供する。
【解決手段】高抵抗で第１導電型の第１ベース層１２と、第１ベース層の裏面に設けられた第１導電型のドレイン層１０と、第１ベース層の表面に形成された第２導電型の第２ベース層１６と、第２ベース層の表面に形成された第１導電型のソース層１８と、ソース層および第２ベース層の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜上に配置されたゲート電極２２と、ゲート絶縁膜の下面からドレイン層に向かって延伸して配置された第１導電型の電流導通層１４と、ドレイン層に設けられたドレイン電極２８と、ソース層および第２ベース層に設けられたソース電極２６とを備え、電流導通層の側面と第２ベース層の最接近部との距離Ｗ１と、第２ベース層とドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるように構成した。
【解決手段】高抵抗で第１導電型の第１ベース層１２と、第１ベース層の裏面に設けられた第１導電型のドレイン層１０と、第１ベース層の表面に形成された第２導電型の第２ベース層１６と、第２ベース層の表面に形成された第１導電型のソース層１８と、ソース層および第２ベース層の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜上に配置されたゲート電極２２と、ゲート絶縁膜の下面からドレイン層に向かって延伸して配置された第１導電型の電流導通層１４と、ドレイン層に設けられたドレイン電極２８と、ソース層および第２ベース層に設けられたソース電極２６とを備え、電流導通層の側面と第２ベース層の最接近部との距離Ｗ１と、第２ベース層とドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるように構成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の低消費電力化、信頼性の向上等の観点から、半導体装置についてオン抵抗の低減が要望されている。
【０００３】
例えば、ノート型パソコンや携帯電話等の携帯型通信機器の電源回路のスイッチング素子として用いられる半導体装置の一例としてのＭＯＳＦＥＴ（Metal Oxide Silicon Field Efect Transistor）は、内蔵電池によりできるだけ長時間にわたって駆動させるために、オン抵抗の低抵抗化が望まれている。例えば、オン抵抗の低減と過電流の低減とは、トレードオフの関係になっており、スイッチング素子としての高性能化には、オン抵抗の低減が必須であった。
【０００４】
このような要望からオン抵抗を低減させる技術は種々提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６０１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、プレーナ型ＭＯＳＦＥＴでは、高抵抗で比較的厚いエピタキシャル層のエピ抵抗と、プレーナ型構造に特有のＪＦＥＴ抵抗が、全オン抵抗の９０％以上を占めている。
【０００７】
ここで、エピ抵抗とは、エピタキシャル層を電子が流れるときの抵抗を言う。
【０００８】
また、ＪＦＥＴ抵抗は、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor） 抵抗の略であり、プレーナ型では隣接するセル間に寄生的にＪＦＥＴが形成されて抵抗成分となる。
【０００９】
ＪＦＥＴ抵抗を下げるためには、ＪＦＥＴ領域の不純物濃度を高くすれば良く、通常、ドリフト層（伝導層）よりも高い不純物濃度としている。
【００１０】
しかしながら、不純物濃度を高くすると、空乏層が伸び難くなり、ドリフト層ではなく、ＪＦＥＴ領域でアバランシェ降伏が起きて、耐圧が低下してしまう。このため、ＪＦＥＴ抵抗を低減することにも限界があった。
【００１１】
本発明の目的は、耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の一態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜の下面から前記ドレイン層に向かって延設された第１導電型の電流導通層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記電流導通層の側面と前記第２ベース層の最接近部との距離Ｗ１と、前記第２ベース層と前記ドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２である半導体装置が提供される。
【００１３】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に配置された電流導通層と、前記第１ベース層の裏面に配置された第１導電型のドレイン層と、前記第１ベース層の表面に配置された第２導電型の第２ベース層と、前記第２ベース層の表面に配置された第１導電型のソース層と、前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く配置された第２導電型の第３ベース層と、前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通して形成されたトレンチと、前記トレンチの底面および側壁面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、前記ゲート電極を被覆して配置された層間絶縁膜と、前記ドレイン層に形成されたドレイン電極と、前記ソース層、前記第２ベース層に形成されたソース電極とを備え、前記電流導通層の上面と前記第３ベース層の下面との距離Ｗ１と、前記ドレイン層の上面と前記第２ベース層の下面との距離Ｗ２との関係が、Ｗ１＞Ｗ２である半導体装置が提供される。
【００１４】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層に向かう電流導通層を形成する工程と、前記ソース層、前記第２ベース層および前記電流導通層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第２ベース層にソース電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に電流導通層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く第２導電型の第３ベース層を形成する工程と、前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通してトレンチを形成する工程と、前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、前記ゲート電極を被覆して層間絶縁膜を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層、前記第２ベース層にソース電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
本発明によれば、耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】第１の実施の形態に係る半導体装置の抵抗値の概念を示す模式的断面構造図。
【図３】第１の実施の形態に係る半導体装置の変形例を示す模式的断面構造図。
【図４】第１の実施の形態に係る半導体装置を並設した状態を示す模式的断面構造図。
【図５】第１の実施の形態に係る半導体装置の模式的鳥瞰図。
【図６】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図７】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図８】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図９】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図１０】第１の実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図。
【図１１】図１０のＩ−Ｉ線における模式的断面構造図。
【図１２】第２の実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図。
【図１３】図１２のII−II線における模式的断面構造図。
【図１４】第１または第２の実施形態に係る半導体装置の四角形状平面パターン構成図。
【図１５】第１または第２の実施形態に係る半導体装置の六角状平面パターン構成図。
【図１６】第３の実施の形態に係る半導体装置であって、図１７〜図１８において、III−III線に沿う模式的断面構造図。
【図１７】第３の実施の形態に係る半導体装置の格子状平面パターン構成図。
【図１８】第３の実施の形態に係る半導体装置のストライプ状平面パターン構成図。
【図１９】実施の形態に係る半導体装置を用いて構成した３相インバータの模式的回路構成図。
【発明を実施するための形態】
【００１８】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１９】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２０】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置を並設した状態を示す模式的断面構造図は図４に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰図は図５に示すように表される。
【００２１】
第１の実施の形態に係る半導体装置は、図１、図４および図５に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、ゲート絶縁膜２０の下面からドレイン層１０に向かって延設され、ｎ型不純物をドープされた電流導通層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。
【００２２】
図１に示す半導体装置では、電流導通層１４は、ゲート絶縁膜２０の下面から第１ベース層１２を貫通してドレイン層１０まで達する深さに形成されている。
【００２３】
そして、電流導通層１４の側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるように構成されている。
【００２４】
ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【００２５】
ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【００２６】
ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
【００２７】
層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
【００２８】
また、電流導通層１４としては、ｎ型不純物をドープされたシリコン、ｎ型不純物をドープされたポリシリコンまたは金属（例えば、Ｗ等）の何れかで形成することができる。
【００２９】
ここで、本実施の形態に係る半導体装置のオン抵抗について述べる前に、図２を参照して、比較対象としての半導体装置のオン抵抗について簡単に説明する。
【００３０】
図２に示す半導体装置は、一般的な構造のプレーナ型ＭＯＳＦＥＴである。
【００３１】
このプレーナ型ＭＯＳＦＥＴにおいて、ドレイン電極２８とゲート電極２２との間のオン抵抗Ｒ（ｏｎ）は、ドレイン層１０の抵抗Ｒ（ｎ）と、エピ抵抗Ｒ（ｅｐｉ）と、ＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）と、チャネル抵抗Ｒ（ｃｈ）と、ソース層１８の抵抗Ｒ（ｎ）と、電極の金属抵抗Ｒ（ｍｅｔａｌ）との合成抵抗となる。
【００３２】
即ち、Ｒ（ｏｎ）＝Ｒ（ｎ）＋Ｒ（ｅｐｉ）＋Ｒ（ＪＦＥＴ）＋Ｒ（ｃｈ）＋Ｒ（ｎ）＋Ｒ（ｍｅｔａｌ）となる。
【００３３】
これらの抵抗のうち、エピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の比率が高く、全オン抵抗の９０％以上を占めている。
【００３４】
図２に示すプレーナ型ＭＯＳＦＥＴにおいて、ＪＦＥＴ抵抗を下げるためには、ＪＦＥＴ領域の不純物濃度を高くすれば良いが、不純物濃度を高くしすぎると、空乏層が伸び難くなって、ＪＦＥＴ領域でアバランシェ降伏が発生し、耐圧が低下してしまうという不都合がある。このため、ＪＦＥＴ抵抗を低減することには限界があった。
【００３５】
これに対して、図１に示す第１の実施の形態に係る半導体装置では、ドレイン層１０からの電流は電流導通層１４を介して流れるため、図２に示す半導体装置におけるエピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の抵抗成分の影響を受けなくなる。
【００３６】
一方、第１の実施の形態に係る半導体装置は、ゲート電極２２に近い部分に形成される蓄積層に生じるアキュムレーション抵抗Ｒ（ａｃｃ） の影響を受けるようになる。
【００３７】
即ち、第１の実施の形態に係る半導体装置におけるドレイン電極２８とゲート電極２２との間のオン抵抗Ｒ（ｏｎ）は、ドレイン層１０の抵抗Ｒ（ｎ）と、電流導通層１４の抵抗Ｒ（ｎ）と、アキュムレーション抵抗Ｒ（ａｃｃ）と、チャネル抵抗Ｒ（ｃｈ）と、ソース層１８の抵抗Ｒ（ｎ）と、電極の金属抵抗Ｒ（ｍｅｔａｌ）との合成抵抗となる。
【００３８】
即ち、Ｒ（ｏｎ）＝Ｒ（ｎ）＋Ｒ（ｎ）＋Ｒ（ａｃｃ）＋Ｒ（ｃｈ）＋Ｒ（ｎ）＋Ｒ（ｍｅｔａｌ）となる。
【００３９】
このように、第１の実施の形態に係る半導体装置では、エピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）に代わって、アキュムレーション抵抗Ｒ（ａｃｃ）の影響を受けるようになるが、アキュムレーション抵抗Ｒ（ａｃｃ）の抵抗値は、エピ抵抗Ｒ（ｅｐｉ）およびＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の抵抗値に比較して極めて小さいため、全体のオン抵抗を低減することができる。
【００４０】
また、電流導通層１４を設けたことにより、第２ベース層１６とドレイン層１０との間の耐圧が低下する懸念があるが、これを避けるために、電流導通層１４の側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるようにしている。
【００４１】
これにより、耐圧を確保しつつ、オン抵抗を下げることが可能となる。
【００４２】
（変形例）
次に、図３を参照して、第１の実施の形態に係るプレーナ型半導体装置の変形例について説明する。
【００４３】
なお、図１に示す半導体装置と同一の構成については同一符号を付して重複した説明は省略する。
【００４４】
図３に示す変形例に係る半導体装置と、図１に示す半導体装置との相違点は、電流導通層１４に代えて電流導通層１４ｂを設けている点である。
【００４５】
この電流導通層１４ｂは、ゲート絶縁膜２０の下面から第１ベース層１２内に収まる深さに形成されている。
【００４６】
また、電流導通層１４ｂの側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるようにしている。
【００４７】
これにより、図１に示す半導体装置と同様に、耐圧を確保しつつ、オン抵抗を下げることが可能となる。
【００４８】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、図１、図４および図５に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、第１ベース層１２内または第１ベース層１２を貫通してドレイン層１０に向かう電流導通層１４を形成する工程と、ソース層１８、第２ベース層１６および電流導通層１４の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、ソース層１８および第２ベース層１６にソース電極２６を形成する工程とを有する。
【００４９】
（電流導通層の形成方法）
次に、図６〜図９を参照して、電流導通層１４の形成方法について説明する。
【００５０】
図６に示すように、第１ベース層１２の裏面にｎ型不純物をドープされたドレイン層１０を形成した後、図７に示すように異方性エッチング等によりトレンチ１４ａを形成する。
【００５１】
なお、図７に示す例では、トレンチ１４ａは、第１ベース層１２を貫通してドレイン層１０に達する深さまで形成されているが、これに限らず、図３に示したように、トレンチ１４ａを第１ベース層１２内に収まる深さに形成するようにしても良い。
【００５２】
次いで、トレンチ１４ａ内に、シリコン、ポリシリコンまたは金属（例えば、Ｗ等）を埋め込む。埋め込みには、例えば化学気相成長 (ＣＶＤ：Chemical Vapor Deposition) などが適用される。
【００５３】
また、電流導通層１４がシリコンまたはポリシリコンで形成された場合には、ｎ型不純物をドープする。
【００５４】
そして、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成し、第２ベース層１６の表面に第１導電型のソース層１８を形成し、ソース層１８、第２ベース層１６および電流導通層１４の表面上にゲート絶縁膜２０を形成し、ゲート絶縁膜２０上にゲート電極２２を形成すると図９に示す状態となる。
【００５５】
この後、ドレイン層１０にドレイン電極２８を形成し、ソース層１８および第２ベース層１６にソース電極２６を形成して、図１に示すような第１の実施の形態に係る半導体装置が作成される。
【００５６】
図１０は、第１実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図である。
【００５７】
また、図１１は、図１０のＩ−Ｉ線における模式的断面構造図である。図１１では、エッチバック工程によって、電流導通層１４の上面がエッチングされて、凹部形状に凹んでいる。この凹み形状に合わせて、ゲート絶縁膜２０、ゲート電極２２、層間絶縁膜２４、ソース電極２６が順次堆積形成される。
【００５８】
[第２の実施の形態]
（素子構造）
図１２は、第２実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図である。
【００５９】
また、図１３は、図１２のII−II線における模式的断面構造図である。
【００６０】
なお、図１等に示す第１の実施形態に係る半導体装置と同一の構成については同一符号を付して重複した説明は省略する。
【００６１】
図１２、図１３に示す第２の実施形態に係る半導体装置と、第１の実施形態に係る半導体装置との相違点は、ゲート電極２２に代えて分割されたゲート電極２２ａ、２２ｂを形成し、電流導通層１４の上方においては、ゲート絶縁膜２０の上に層間絶縁膜２４が形成されている点である。このように分割されたゲート電極２２ａ・２２ｂは、電気的には同電位とされるが、電流導通層１４との間の寄生容量が減少するため、相対的にゲート・ドレイン間の寄生容量が低減化され、第１の実施の形態に比べて、高速動作を実現可能である。
【００６２】
この構造によっても耐圧を確保しつつ、オン抵抗を下げることが可能である。
【００６３】
（平面パターン）
図１４には、第１または第２の実施の形態に係るプレーナ型半導体装置の四角形状平面パターン構成の例を示す。これにより、半導体装置が、互いに等間隔に配置される。
【００６４】
また、図１５には、第１または第２の実施の形態に係るプレーナ型半導体装置の六角状平面パターン構成の例を示す。これにより、半導体装置が、蜂の巣状のパターンとなるように互いに等間隔に配置される。
【００６５】
[第３の実施の形態]
（素子構造）
次に、図１６〜図１８を参照して、第３の実施の形態に係るトレンチ型半導体装置について説明する。
【００６６】
ここに、図１６は、第３の実施の形態に係るトレンチ型半導体装置であって、図１７〜図１８において、III−III線に沿う模式的断面構造図、図１７は、第３の実施の形態に係るトレンチ型半導体装置の格子状平面パターン構成図、図１８は、第３の実施の形態に係るトレンチ型半導体装置のストライプ状平面パターン構成図である。
【００６７】
第３の実施の形態に係る半導体装置は、図１６に示すように、高抵抗で第１導電型の第１ベース層１２と、第１ベース層１２の裏面に配置された電流導通層１４ｃと、第１ベース層１２の裏面に配置された第１導電型のドレイン層１０と、第１ベース層１２の表面に配置された第２導電型の第２ベース層１６と、第２ベース層１６の表面に配置された第１導電型のソース層１８と、第１ベース層１２の表面に、第２ベース層１６の深さよりも浅く配置された第２導電型の第３ベース層１６ａと、第１ベース層１２の表面より、ソース層１８、第２ベース層１６を貫通して形成されたトレンチと、トレンチの底面および側壁面に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置され、トレンチを充填するゲート電極２２と、ゲート電極２２を被覆して配置された層間絶縁膜５と、ドレイン層１０に形成されたドレイン電極２８と、ソース層１８、第２ベース層１６に形成されたソース電極６とを備える。ここで、電流導通層１４ｃの上面と第３ベース層１６ａの下面との距離Ｗ３と、ドレイン層１０の上面と第２ベース層１６の下面との距離Ｗ４との関係が、Ｗ３＞Ｗ４である。
【００６８】
ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【００６９】
ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【００７０】
ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
【００７１】
層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
【００７２】
また、電流導通層１４ｃとしては、ｎ型不純物をドープされたシリコン、ｎ型不純物をドープされたポリシリコンまたは金属（例えば、Ｗ等）の何れかで形成することができる。
【００７３】
また、層間絶縁膜５は、ＬＯＣＯＳ酸化膜により形成することができる。
【００７４】
このような構成の第３の実施の形態に係る半導体装置によっても、耐圧を確保しつつ、オン抵抗を下げることが可能である。
【００７５】
なお、図１７に示すように、第３の実施の形態に係る半導体装置は、格子状に形成されていても良い。
【００７６】
また、図１８に示すように、第３の実施の形態に係る半導体装置は、ストライプ状に形成されていても良い。
【００７７】
（製造方法）
第３の実施の形態に係る半導体装置の製造方法は、図１６に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に電流導通層１４ｃを形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、第１ベース層１２の表面に、第２ベース層１６の深さよりも浅く第２導電型の第３ベース層１６ａを形成する工程と、第１ベース層１２の表面より、ソース層１８、第２ベース層１６を貫通してトレンチを形成する工程と、トレンチの底面および側壁面にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上に、トレンチを充填するゲート電極２２を形成する工程と、ゲート電極２２を被覆して層間絶縁膜５を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、ソース層１８、第２ベース層１６にソース電極６を形成する工程とを有する。
【００７８】
なお、層間絶縁膜５は、ＬＯＣＯＳ酸化膜により形成されるようにできる。
【００７９】
（半導体装置の応用例）
本実施の形態に係る半導体装置を用いて構成した３相インバータの模式的回路構成は、図１９に示すように、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相モータ部５４とを備える。パワーモジュール部５２は、３相モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ、Ｖ、Ｗ相のインバータが接続されている。
【００８０】
パワーモジュール部５２は、コンデンサＣが接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ２、Ｑ３・Ｑ４、およびＱ５・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
【００８１】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８２】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【００８３】
例えば、本発明に係る半導体装置は、Ｓｉデバイスに限らずＳｉＣデバイスにも適用することができ、耐圧を確保しつつ、オン抵抗を下げることができる。
【産業上の利用可能性】
【００８４】
本発明の半導体装置は、高耐圧ＭＯＳＦＥＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。
【符号の説明】
【００８５】
５…層間絶縁膜
１０…ドレイン層
１２…第１ベース層
１４、１４ｂ、１４ｃ…電流導通層
１４ａ…トレンチ
１６…第２ベース層
１６ａ…第３ベース層
１８…ソース層
２０…ゲート絶縁膜
２２、２２ａ、２２ｂ…ゲート電極
２４…層間絶縁膜
２６…ソース電極
２８…ドレイン電極
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の低消費電力化、信頼性の向上等の観点から、半導体装置についてオン抵抗の低減が要望されている。
【０００３】
例えば、ノート型パソコンや携帯電話等の携帯型通信機器の電源回路のスイッチング素子として用いられる半導体装置の一例としてのＭＯＳＦＥＴ（Metal Oxide Silicon Field Efect Transistor）は、内蔵電池によりできるだけ長時間にわたって駆動させるために、オン抵抗の低抵抗化が望まれている。例えば、オン抵抗の低減と過電流の低減とは、トレードオフの関係になっており、スイッチング素子としての高性能化には、オン抵抗の低減が必須であった。
【０００４】
このような要望からオン抵抗を低減させる技術は種々提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６０１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、プレーナ型ＭＯＳＦＥＴでは、高抵抗で比較的厚いエピタキシャル層のエピ抵抗と、プレーナ型構造に特有のＪＦＥＴ抵抗が、全オン抵抗の９０％以上を占めている。
【０００７】
ここで、エピ抵抗とは、エピタキシャル層を電子が流れるときの抵抗を言う。
【０００８】
また、ＪＦＥＴ抵抗は、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor） 抵抗の略であり、プレーナ型では隣接するセル間に寄生的にＪＦＥＴが形成されて抵抗成分となる。
【０００９】
ＪＦＥＴ抵抗を下げるためには、ＪＦＥＴ領域の不純物濃度を高くすれば良く、通常、ドリフト層（伝導層）よりも高い不純物濃度としている。
【００１０】
しかしながら、不純物濃度を高くすると、空乏層が伸び難くなり、ドリフト層ではなく、ＪＦＥＴ領域でアバランシェ降伏が起きて、耐圧が低下してしまう。このため、ＪＦＥＴ抵抗を低減することにも限界があった。
【００１１】
本発明の目的は、耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の一態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜の下面から前記ドレイン層に向かって延設された第１導電型の電流導通層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記電流導通層の側面と前記第２ベース層の最接近部との距離Ｗ１と、前記第２ベース層と前記ドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２である半導体装置が提供される。
【００１３】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に配置された電流導通層と、前記第１ベース層の裏面に配置された第１導電型のドレイン層と、前記第１ベース層の表面に配置された第２導電型の第２ベース層と、前記第２ベース層の表面に配置された第１導電型のソース層と、前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く配置された第２導電型の第３ベース層と、前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通して形成されたトレンチと、前記トレンチの底面および側壁面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、前記ゲート電極を被覆して配置された層間絶縁膜と、前記ドレイン層に形成されたドレイン電極と、前記ソース層、前記第２ベース層に形成されたソース電極とを備え、前記電流導通層の上面と前記第３ベース層の下面との距離Ｗ１と、前記ドレイン層の上面と前記第２ベース層の下面との距離Ｗ２との関係が、Ｗ１＞Ｗ２である半導体装置が提供される。
【００１４】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層に向かう電流導通層を形成する工程と、前記ソース層、前記第２ベース層および前記電流導通層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第２ベース層にソース電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１５】
本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に電流導通層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く第２導電型の第３ベース層を形成する工程と、前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通してトレンチを形成する工程と、前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、前記ゲート電極を被覆して層間絶縁膜を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層、前記第２ベース層にソース電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１６】
本発明によれば、耐圧を確保しつつ、オン抵抗を下げることのできる半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態に係る半導体装置の模式的断面構造図。
【図２】第１の実施の形態に係る半導体装置の抵抗値の概念を示す模式的断面構造図。
【図３】第１の実施の形態に係る半導体装置の変形例を示す模式的断面構造図。
【図４】第１の実施の形態に係る半導体装置を並設した状態を示す模式的断面構造図。
【図５】第１の実施の形態に係る半導体装置の模式的鳥瞰図。
【図６】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図７】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図８】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図９】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図１０】第１の実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図。
【図１１】図１０のＩ−Ｉ線における模式的断面構造図。
【図１２】第２の実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図。
【図１３】図１２のII−II線における模式的断面構造図。
【図１４】第１または第２の実施形態に係る半導体装置の四角形状平面パターン構成図。
【図１５】第１または第２の実施形態に係る半導体装置の六角状平面パターン構成図。
【図１６】第３の実施の形態に係る半導体装置であって、図１７〜図１８において、III−III線に沿う模式的断面構造図。
【図１７】第３の実施の形態に係る半導体装置の格子状平面パターン構成図。
【図１８】第３の実施の形態に係る半導体装置のストライプ状平面パターン構成図。
【図１９】実施の形態に係る半導体装置を用いて構成した３相インバータの模式的回路構成図。
【発明を実施するための形態】
【００１８】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１９】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２０】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置を並設した状態を示す模式的断面構造図は図４に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰図は図５に示すように表される。
【００２１】
第１の実施の形態に係る半導体装置は、図１、図４および図５に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、ゲート絶縁膜２０の下面からドレイン層１０に向かって延設され、ｎ型不純物をドープされた電流導通層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。
【００２２】
図１に示す半導体装置では、電流導通層１４は、ゲート絶縁膜２０の下面から第１ベース層１２を貫通してドレイン層１０まで達する深さに形成されている。
【００２３】
そして、電流導通層１４の側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるように構成されている。
【００２４】
ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【００２５】
ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【００２６】
ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
【００２７】
層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
【００２８】
また、電流導通層１４としては、ｎ型不純物をドープされたシリコン、ｎ型不純物をドープされたポリシリコンまたは金属（例えば、Ｗ等）の何れかで形成することができる。
【００２９】
ここで、本実施の形態に係る半導体装置のオン抵抗について述べる前に、図２を参照して、比較対象としての半導体装置のオン抵抗について簡単に説明する。
【００３０】
図２に示す半導体装置は、一般的な構造のプレーナ型ＭＯＳＦＥＴである。
【００３１】
このプレーナ型ＭＯＳＦＥＴにおいて、ドレイン電極２８とゲート電極２２との間のオン抵抗Ｒ（ｏｎ）は、ドレイン層１０の抵抗Ｒ（ｎ）と、エピ抵抗Ｒ（ｅｐｉ）と、ＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）と、チャネル抵抗Ｒ（ｃｈ）と、ソース層１８の抵抗Ｒ（ｎ）と、電極の金属抵抗Ｒ（ｍｅｔａｌ）との合成抵抗となる。
【００３２】
即ち、Ｒ（ｏｎ）＝Ｒ（ｎ）＋Ｒ（ｅｐｉ）＋Ｒ（ＪＦＥＴ）＋Ｒ（ｃｈ）＋Ｒ（ｎ）＋Ｒ（ｍｅｔａｌ）となる。
【００３３】
これらの抵抗のうち、エピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の比率が高く、全オン抵抗の９０％以上を占めている。
【００３４】
図２に示すプレーナ型ＭＯＳＦＥＴにおいて、ＪＦＥＴ抵抗を下げるためには、ＪＦＥＴ領域の不純物濃度を高くすれば良いが、不純物濃度を高くしすぎると、空乏層が伸び難くなって、ＪＦＥＴ領域でアバランシェ降伏が発生し、耐圧が低下してしまうという不都合がある。このため、ＪＦＥＴ抵抗を低減することには限界があった。
【００３５】
これに対して、図１に示す第１の実施の形態に係る半導体装置では、ドレイン層１０からの電流は電流導通層１４を介して流れるため、図２に示す半導体装置におけるエピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の抵抗成分の影響を受けなくなる。
【００３６】
一方、第１の実施の形態に係る半導体装置は、ゲート電極２２に近い部分に形成される蓄積層に生じるアキュムレーション抵抗Ｒ（ａｃｃ） の影響を受けるようになる。
【００３７】
即ち、第１の実施の形態に係る半導体装置におけるドレイン電極２８とゲート電極２２との間のオン抵抗Ｒ（ｏｎ）は、ドレイン層１０の抵抗Ｒ（ｎ）と、電流導通層１４の抵抗Ｒ（ｎ）と、アキュムレーション抵抗Ｒ（ａｃｃ）と、チャネル抵抗Ｒ（ｃｈ）と、ソース層１８の抵抗Ｒ（ｎ）と、電極の金属抵抗Ｒ（ｍｅｔａｌ）との合成抵抗となる。
【００３８】
即ち、Ｒ（ｏｎ）＝Ｒ（ｎ）＋Ｒ（ｎ）＋Ｒ（ａｃｃ）＋Ｒ（ｃｈ）＋Ｒ（ｎ）＋Ｒ（ｍｅｔａｌ）となる。
【００３９】
このように、第１の実施の形態に係る半導体装置では、エピ抵抗Ｒ（ｅｐｉ）とＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）に代わって、アキュムレーション抵抗Ｒ（ａｃｃ）の影響を受けるようになるが、アキュムレーション抵抗Ｒ（ａｃｃ）の抵抗値は、エピ抵抗Ｒ（ｅｐｉ）およびＪＦＥＴ抵抗Ｒ（ＪＦＥＴ）の抵抗値に比較して極めて小さいため、全体のオン抵抗を低減することができる。
【００４０】
また、電流導通層１４を設けたことにより、第２ベース層１６とドレイン層１０との間の耐圧が低下する懸念があるが、これを避けるために、電流導通層１４の側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるようにしている。
【００４１】
これにより、耐圧を確保しつつ、オン抵抗を下げることが可能となる。
【００４２】
（変形例）
次に、図３を参照して、第１の実施の形態に係るプレーナ型半導体装置の変形例について説明する。
【００４３】
なお、図１に示す半導体装置と同一の構成については同一符号を付して重複した説明は省略する。
【００４４】
図３に示す変形例に係る半導体装置と、図１に示す半導体装置との相違点は、電流導通層１４に代えて電流導通層１４ｂを設けている点である。
【００４５】
この電流導通層１４ｂは、ゲート絶縁膜２０の下面から第１ベース層１２内に収まる深さに形成されている。
【００４６】
また、電流導通層１４ｂの側面と第２ベース層１６の最接近部との距離Ｗ１と、第２ベース層１６とドレイン層１０との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２となるようにしている。
【００４７】
これにより、図１に示す半導体装置と同様に、耐圧を確保しつつ、オン抵抗を下げることが可能となる。
【００４８】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、図１、図４および図５に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、第１ベース層１２内または第１ベース層１２を貫通してドレイン層１０に向かう電流導通層１４を形成する工程と、ソース層１８、第２ベース層１６および電流導通層１４の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、ソース層１８および第２ベース層１６にソース電極２６を形成する工程とを有する。
【００４９】
（電流導通層の形成方法）
次に、図６〜図９を参照して、電流導通層１４の形成方法について説明する。
【００５０】
図６に示すように、第１ベース層１２の裏面にｎ型不純物をドープされたドレイン層１０を形成した後、図７に示すように異方性エッチング等によりトレンチ１４ａを形成する。
【００５１】
なお、図７に示す例では、トレンチ１４ａは、第１ベース層１２を貫通してドレイン層１０に達する深さまで形成されているが、これに限らず、図３に示したように、トレンチ１４ａを第１ベース層１２内に収まる深さに形成するようにしても良い。
【００５２】
次いで、トレンチ１４ａ内に、シリコン、ポリシリコンまたは金属（例えば、Ｗ等）を埋め込む。埋め込みには、例えば化学気相成長 (ＣＶＤ：Chemical Vapor Deposition) などが適用される。
【００５３】
また、電流導通層１４がシリコンまたはポリシリコンで形成された場合には、ｎ型不純物をドープする。
【００５４】
そして、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成し、第２ベース層１６の表面に第１導電型のソース層１８を形成し、ソース層１８、第２ベース層１６および電流導通層１４の表面上にゲート絶縁膜２０を形成し、ゲート絶縁膜２０上にゲート電極２２を形成すると図９に示す状態となる。
【００５５】
この後、ドレイン層１０にドレイン電極２８を形成し、ソース層１８および第２ベース層１６にソース電極２６を形成して、図１に示すような第１の実施の形態に係る半導体装置が作成される。
【００５６】
図１０は、第１実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図である。
【００５７】
また、図１１は、図１０のＩ−Ｉ線における模式的断面構造図である。図１１では、エッチバック工程によって、電流導通層１４の上面がエッチングされて、凹部形状に凹んでいる。この凹み形状に合わせて、ゲート絶縁膜２０、ゲート電極２２、層間絶縁膜２４、ソース電極２６が順次堆積形成される。
【００５８】
[第２の実施の形態]
（素子構造）
図１２は、第２実施形態に係る半導体装置における主要要素のストライプ状平面レイアウトを示す模式図である。
【００５９】
また、図１３は、図１２のII−II線における模式的断面構造図である。
【００６０】
なお、図１等に示す第１の実施形態に係る半導体装置と同一の構成については同一符号を付して重複した説明は省略する。
【００６１】
図１２、図１３に示す第２の実施形態に係る半導体装置と、第１の実施形態に係る半導体装置との相違点は、ゲート電極２２に代えて分割されたゲート電極２２ａ、２２ｂを形成し、電流導通層１４の上方においては、ゲート絶縁膜２０の上に層間絶縁膜２４が形成されている点である。このように分割されたゲート電極２２ａ・２２ｂは、電気的には同電位とされるが、電流導通層１４との間の寄生容量が減少するため、相対的にゲート・ドレイン間の寄生容量が低減化され、第１の実施の形態に比べて、高速動作を実現可能である。
【００６２】
この構造によっても耐圧を確保しつつ、オン抵抗を下げることが可能である。
【００６３】
（平面パターン）
図１４には、第１または第２の実施の形態に係るプレーナ型半導体装置の四角形状平面パターン構成の例を示す。これにより、半導体装置が、互いに等間隔に配置される。
【００６４】
また、図１５には、第１または第２の実施の形態に係るプレーナ型半導体装置の六角状平面パターン構成の例を示す。これにより、半導体装置が、蜂の巣状のパターンとなるように互いに等間隔に配置される。
【００６５】
[第３の実施の形態]
（素子構造）
次に、図１６〜図１８を参照して、第３の実施の形態に係るトレンチ型半導体装置について説明する。
【００６６】
ここに、図１６は、第３の実施の形態に係るトレンチ型半導体装置であって、図１７〜図１８において、III−III線に沿う模式的断面構造図、図１７は、第３の実施の形態に係るトレンチ型半導体装置の格子状平面パターン構成図、図１８は、第３の実施の形態に係るトレンチ型半導体装置のストライプ状平面パターン構成図である。
【００６７】
第３の実施の形態に係る半導体装置は、図１６に示すように、高抵抗で第１導電型の第１ベース層１２と、第１ベース層１２の裏面に配置された電流導通層１４ｃと、第１ベース層１２の裏面に配置された第１導電型のドレイン層１０と、第１ベース層１２の表面に配置された第２導電型の第２ベース層１６と、第２ベース層１６の表面に配置された第１導電型のソース層１８と、第１ベース層１２の表面に、第２ベース層１６の深さよりも浅く配置された第２導電型の第３ベース層１６ａと、第１ベース層１２の表面より、ソース層１８、第２ベース層１６を貫通して形成されたトレンチと、トレンチの底面および側壁面に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置され、トレンチを充填するゲート電極２２と、ゲート電極２２を被覆して配置された層間絶縁膜５と、ドレイン層１０に形成されたドレイン電極２８と、ソース層１８、第２ベース層１６に形成されたソース電極６とを備える。ここで、電流導通層１４ｃの上面と第３ベース層１６ａの下面との距離Ｗ３と、ドレイン層１０の上面と第２ベース層１６の下面との距離Ｗ４との関係が、Ｗ３＞Ｗ４である。
【００６８】
ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【００６９】
ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【００７０】
ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
【００７１】
層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
【００７２】
また、電流導通層１４ｃとしては、ｎ型不純物をドープされたシリコン、ｎ型不純物をドープされたポリシリコンまたは金属（例えば、Ｗ等）の何れかで形成することができる。
【００７３】
また、層間絶縁膜５は、ＬＯＣＯＳ酸化膜により形成することができる。
【００７４】
このような構成の第３の実施の形態に係る半導体装置によっても、耐圧を確保しつつ、オン抵抗を下げることが可能である。
【００７５】
なお、図１７に示すように、第３の実施の形態に係る半導体装置は、格子状に形成されていても良い。
【００７６】
また、図１８に示すように、第３の実施の形態に係る半導体装置は、ストライプ状に形成されていても良い。
【００７７】
（製造方法）
第３の実施の形態に係る半導体装置の製造方法は、図１６に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に電流導通層１４ｃを形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、第１ベース層１２の表面に、第２ベース層１６の深さよりも浅く第２導電型の第３ベース層１６ａを形成する工程と、第１ベース層１２の表面より、ソース層１８、第２ベース層１６を貫通してトレンチを形成する工程と、トレンチの底面および側壁面にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上に、トレンチを充填するゲート電極２２を形成する工程と、ゲート電極２２を被覆して層間絶縁膜５を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、ソース層１８、第２ベース層１６にソース電極６を形成する工程とを有する。
【００７８】
なお、層間絶縁膜５は、ＬＯＣＯＳ酸化膜により形成されるようにできる。
【００７９】
（半導体装置の応用例）
本実施の形態に係る半導体装置を用いて構成した３相インバータの模式的回路構成は、図１９に示すように、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相モータ部５４とを備える。パワーモジュール部５２は、３相モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ、Ｖ、Ｗ相のインバータが接続されている。
【００８０】
パワーモジュール部５２は、コンデンサＣが接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ２、Ｑ３・Ｑ４、およびＱ５・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
【００８１】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８２】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【００８３】
例えば、本発明に係る半導体装置は、Ｓｉデバイスに限らずＳｉＣデバイスにも適用することができ、耐圧を確保しつつ、オン抵抗を下げることができる。
【産業上の利用可能性】
【００８４】
本発明の半導体装置は、高耐圧ＭＯＳＦＥＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。
【符号の説明】
【００８５】
５…層間絶縁膜
１０…ドレイン層
１２…第１ベース層
１４、１４ｂ、１４ｃ…電流導通層
１４ａ…トレンチ
１６…第２ベース層
１６ａ…第３ベース層
１８…ソース層
２０…ゲート絶縁膜
２２、２２ａ、２２ｂ…ゲート電極
２４…層間絶縁膜
２６…ソース電極
２８…ドレイン電極
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
【特許請求の範囲】
【請求項１】
高抵抗で第１導電型の第１ベース層と、
前記第１ベース層の裏面に配置された第１導電型のドレイン層と、
前記第１ベース層の表面に配置された第２導電型の第２ベース層と、
前記第２ベース層の表面に配置された第１導電型のソース層と、
前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート絶縁膜の下面から前記ドレイン層に向かって延伸して配置された第１導電型の電流導通層と、
前記ドレイン層に配置されたドレイン電極と、
前記ソース層および前記第２ベース層に配置されたソース電極と
を備え、前記電流導通層の側面と前記第２ベース層の最接近部との距離Ｗ１と、前記第２ベース層と前記ドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２であることを特徴とする半導体装置。
【請求項２】
前記電流導通層は、前記ゲート絶縁膜の下面から前記第１ベース層を貫通して前記ドレイン層まで達する深さに配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流導通層は、前記ゲート絶縁膜の下面から前記第１ベース層内に収まる深さに配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電流導通層は、第１導電型のシリコン、第１導電型のポリシリコンまたは金属の何れかであることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は酸化シリコン、前記ゲート電極はポリシリコンで形成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記距離Ｗ１は、４０μｍ以上５０μｍ以下であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
高抵抗で第１導電型の第１ベース層と、
前記第１ベース層の裏面に配置された電流導通層と、
前記第１ベース層の裏面に配置された第１導電型のドレイン層と、
前記第１ベース層の表面に配置された第２導電型の第２ベース層と、
前記第２ベース層の表面に配置された第１導電型のソース層と、
前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く配置された第２導電型の第３ベース層と、
前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通して形成されたトレンチと、
前記トレンチの底面および側壁面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、
前記ゲート電極を被覆して配置された層間絶縁膜と、
前記ドレイン層に配置されたドレイン電極と、
前記ソース層、前記第２ベース層に配置されたソース電極と
を備え、前記電流導通層の上面と前記第３ベース層の下面との距離Ｗ１と、前記ドレイン層の上面と前記第２ベース層の下面との距離Ｗ２との関係が、Ｗ１＞Ｗ２であることを特徴とする半導体装置。
【請求項８】
前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成されたことを特徴とする請求項７記載の半導体装置。
【請求項９】
高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層に向かう電流導通層を形成する工程と、
前記ソース層、前記第２ベース層および前記電流導通層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記電流導通層を形成する工程は、
前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層まで達するトレンチを形成する工程と、
前記トレンチに第１導電型のシリコン、第１導電型のポリシリコンまたは金属の何れかを充填する工程と
を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に電流導通層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く第２導電型の第３ベース層を形成する工程と、
前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通してトレンチを形成する工程と、
前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、
前記ゲート電極を被覆して層間絶縁膜を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層、前記第２ベース層にソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成されことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１】
高抵抗で第１導電型の第１ベース層と、
前記第１ベース層の裏面に配置された第１導電型のドレイン層と、
前記第１ベース層の表面に配置された第２導電型の第２ベース層と、
前記第２ベース層の表面に配置された第１導電型のソース層と、
前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート絶縁膜の下面から前記ドレイン層に向かって延伸して配置された第１導電型の電流導通層と、
前記ドレイン層に配置されたドレイン電極と、
前記ソース層および前記第２ベース層に配置されたソース電極と
を備え、前記電流導通層の側面と前記第２ベース層の最接近部との距離Ｗ１と、前記第２ベース層と前記ドレイン層との垂直方向の距離Ｗ２との関係が、Ｗ１＞Ｗ２であることを特徴とする半導体装置。
【請求項２】
前記電流導通層は、前記ゲート絶縁膜の下面から前記第１ベース層を貫通して前記ドレイン層まで達する深さに配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流導通層は、前記ゲート絶縁膜の下面から前記第１ベース層内に収まる深さに配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電流導通層は、第１導電型のシリコン、第１導電型のポリシリコンまたは金属の何れかであることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は酸化シリコン、前記ゲート電極はポリシリコンで形成されることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記距離Ｗ１は、４０μｍ以上５０μｍ以下であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
高抵抗で第１導電型の第１ベース層と、
前記第１ベース層の裏面に配置された電流導通層と、
前記第１ベース層の裏面に配置された第１導電型のドレイン層と、
前記第１ベース層の表面に配置された第２導電型の第２ベース層と、
前記第２ベース層の表面に配置された第１導電型のソース層と、
前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く配置された第２導電型の第３ベース層と、
前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通して形成されたトレンチと、
前記トレンチの底面および側壁面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、
前記ゲート電極を被覆して配置された層間絶縁膜と、
前記ドレイン層に配置されたドレイン電極と、
前記ソース層、前記第２ベース層に配置されたソース電極と
を備え、前記電流導通層の上面と前記第３ベース層の下面との距離Ｗ１と、前記ドレイン層の上面と前記第２ベース層の下面との距離Ｗ２との関係が、Ｗ１＞Ｗ２であることを特徴とする半導体装置。
【請求項８】
前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成されたことを特徴とする請求項７記載の半導体装置。
【請求項９】
高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層に向かう電流導通層を形成する工程と、
前記ソース層、前記第２ベース層および前記電流導通層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層および前記第２ベース層にソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記電流導通層を形成する工程は、
前記第１ベース層内または前記第１ベース層を貫通して前記ドレイン層まで達するトレンチを形成する工程と、
前記トレンチに第１導電型のシリコン、第１導電型のポリシリコンまたは金属の何れかを充填する工程と
を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
高抵抗で第１導電型の第１ベース層を形成する工程と、
前記第１ベース層の裏面に電流導通層を形成する工程と、
前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
前記第１ベース層の表面に、前記第２ベース層の深さよりも浅く第２導電型の第３ベース層を形成する工程と、
前記第１ベース層の表面より、前記ソース層、前記第２ベース層を貫通してトレンチを形成する工程と、
前記トレンチの底面および側壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記トレンチを充填するゲート電極を形成する工程と、
前記ゲート電極を被覆して層間絶縁膜を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層、前記第２ベース層にソース電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜は、ＬＯＣＯＳ酸化膜により形成されことを特徴とする請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−９８１９８（Ｐ２０１３−９８１９８Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３６７７２（Ｐ２０１１−２３６７７２）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
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