半導体装置およびその製造方法
【課題】 リセス巾およびリセス深さを制御性良く作製できる多段リセス構造とその製造方法を提供する。
【解決手段】 化合物半導体の導電層上に第１のリセスエッチングストッパー層５を設け、リセスエッチングストッパー層５上に第１の半導体層６を設け、さらに第１の半導体層６上に第２のリセスエッチングストッパー層７を設け、第２のリセスエッチングストッパー層７上に第２の半導体層８を設け、第１および第２の半導体層６，８の異方性エッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。
【解決手段】 化合物半導体の導電層上に第１のリセスエッチングストッパー層５を設け、リセスエッチングストッパー層５上に第１の半導体層６を設け、さらに第１の半導体層６上に第２のリセスエッチングストッパー層７を設け、第２のリセスエッチングストッパー層７上に第２の半導体層８を設け、第１および第２の半導体層６，８の異方性エッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置及びその製造方法に関し、特に多段リセス構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ゲート耐圧の向上，ソース抵抗の低減，短チャネル効果抑制，表面効果の抑制などのため、ＨＪＦＥＴでＬＤＤ構造を実現しようとしたとき、多段のリセス構造をとる必要があり、従来は、リセスエッチを２回の目合わせで個々に行っていた。また、特開平４−１３７７３７号公報にあるように多層マスクを用いて選択的にマスクをサイドエッチすることにより、横方向の制御性を向上させて２段リセス構造を実現していた。
【０００３】
【発明が解決しようとする課題】しかしながら、２段リセスを２回の目合わせで行った場合、目合わせずれが問題となり、ゲートとｎ+領域との距離の制御や短縮が困難であった。また、特開平４−１３７７３７号公報にあるように多層マスクを用いて横方向の制御性を向上させたとしても、リセスエッチングの際に横方向にもエッチングが入ってしまい、短ゲート化やリセス巾の制御性に問題があった。
【０００４】さらにリセスエッチングの際の深さ方向を考えたとき、１段目のリセス深さや２段目のリセス深さが、時間制御となり、再現性や制御性に問題があり、均一性が悪くなってしまうという問題があった。
【０００５】本発明の目的は、リセス巾及びリセス深さを制御性良く作製できる半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため、本発明に係る半導体装置は、半導体多層構造を有する半導体装置であって、半導体多層構造は、化合物半導体の導電層上に第１のリセスエッチングストッパー層を設け、該リセスエッチングストッパー上に第１の半導体層を設け、該第１の半導体層上に第２のリセスエッチングストッパー層を設け、該第２のリセスエッチングストッパー層上に第２の半導体層を設けたものである。
【０００７】また前記第１および第２の半導体層として、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1-xＡｓ（０≦x＜１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，ＧａＰ，およびこれらの化合物から構成される化合物半導体を用いたものである。
【０００８】また第１および第２のエッチングストッパー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ1-wＡｓ（０＜w≦１）を用いたものである。
【０００９】また、（１００）基板上に形成された半導体装置であり、半導体多層構造に設けられるゲートは、（０１１）に平行であり、リセスエッチング面は、（１００）面と（１１１）面により構成されるものである。
【００１０】また本発明に係る半導体装置の製造方法は、マスク形成工程と、パターニング工程と、第１の異方性エッチング工程と、第２の異方性エッチング工程とを含む、半導体多層構造を有する半導体装置の製造方法であって、半導体多層構造は、化合物半導体の導電層上に設けた第１のリセスエッチングストッパー層と、前記第１のリセスエッチングストッパー上に設けた第１の半導体層と、前記第１の半導体層上に設けた第２のリセスエッチングストッパー層と、前記第２のリセスエッチングストッパー層上に設けた第２の半導体層を有するものであり、マスク形成工程は、半導体多層構造上にエッチングレートの異なる第１のマスク層と第２のマスク層を設ける処理であり、パターニング工程は、第２のマスク層のパターニングを行い、これを用いて第１のマスク層のパターニングを行う処理であり、第１の異方性エッチング工程は、この第１および第２のマスク層を用いて第１の半導体層を第２のリセスエッチングストッパー層まで異方性エッチングする処理であり、第２の異方性エッチング工程は、開口部分のリセスエッチングストッパー層を除去し、さらに第１のマスク層の開口幅をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層まで第２の半導体層および第１の半導体層の異方性エッチングを行う処理である。
【００１１】また第１および第２の半導体層を異方性エッチングするエッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いるものである。
【００１２】
【作用】半導体多層構造上にエッチングレートの異なる第１のマスク層９と第２のマスク層１０を設け（図１（ｂ））、第２のマスク層１０をパターニングし、そのパターニングされた第２のマスク層１０を用いて第１のマスク層９のパターニングを行う。この第１および第２のマスク層９，１０を用いて第２の半導体層８を第２のリセスエッチングストッパー層７まで異方性エッチングする。
【００１３】第２のリセスエッチングストッパー層７まで異方性エッチングする際に、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。クエン酸系エッチング液は、ＧａＡｓなどの半導体層とＡｌＡｓなどのストッパー層を選択的にエッチングすることが可能であるばかりでなく、（１１１）Ｂ面のエッチング速度が極端に小さく抑えられるため、これを半導体多層構造のエッチングに用いれば、横方向はサイドエッチがほとんど入らず（１１１）Ｂで決まり、深さ方向はストッパー層７で決まるエッチングが可能となる。
【００１４】上述したエッチング法を用いることにより、１段目の深さおよび開口幅は、第２のマスク層２の寸法とストッパー層７の位置で決まり、エッチング時間にほとんど依存しなくなる。
【００１５】さらにゲートを（０１１）に平行にとることにより、開口形状は（１１１）Ｂ面で律速されるため、２段目の開口は、第２のマスク層９の寸法より細くすることが可能である（図２（ｅ））。
【００１６】その後、開口部分のリセスエッチングストッパー層７を除去し、さらに第１のマスク層９の開口巾をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層５，７まで第２の半導体層８および第１の半導体層６の異方性エッチングを再度クエン酸系エッチング液で行う（図３（ｉ））。
【００１７】この際、第２の半導体層８はストッパー層７の存在により開口部分だけが削れるので、容易に２段リセス形状が作成できる。２段目の開口巾は最初の１段目のリセス巾ですでに決まっており、ゲートを（０１１）に平行にとることにより１段目のリセスエッチで細くなった開口巾は、２段目のエッチングでさらに細くなる。
【００１８】第１の半導体層のキャリア濃度を第２の半導体層のキャリア濃度より小さくしておき、ゲート電極と第１の半導体層を短絡させ、第２の高濃度の半導体層と距離をとることにより、ゲートラグ等の表面の影響を回避しつつ、高いドレイン耐圧を得ることができる。しかもそれが容易に自己整合的に作製できる。横方向の２段目のリセス巾は、最初のマスク開口の巾と第１と第２の半導体層の厚さで決まり、エッチング深さ方向に関してもストッパー層の深さで決まる。１段目のリセス巾は第１のマスク層のサイドエッチ量で制御でき、その深さはストッパー層で決定される。このため、しきい値電圧Ｖｔの制御性，均一性，再現性が向上する。また、ゲートを（０１１）に平行にとった場合、第１および第２の半導体層の厚さで制御される量だけマスク寸法からの短チャネル化を図れるので、デバイス特性の向上にもつながる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態をヘテロ接合形電界効果トランジスタを例にとり、図１〜図３を用いて説明する。
【００２０】図１（ａ）に示すように半絶縁性ＧａＡｓ基板１上に、たとえばＭＯＣＶＤ法により、基板側からｉ−ＧａＡｓバッファ層２を５００ｎｍ，チャネル層３としてｉ−ＩｎＧａＡｓ層を１５ｎｍ，ｎ−ＡｌＧａＡｓ層４を２×１０18ｃｍ-3で３３ｎｍ設け、第１のリセスエッチングストッパー層５としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ設け、リセスエッチングストッパー層５上に第１の半導体層６として低濃度ｎ−ＧａＡｓ層を１×１０18ｃｍ-3で１５０ｎｍ設ける。さらにｎ−ＧａＡｓ層６上に第２のリセスエッチングストッパー層７としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ設け、第２のリセスエッチングストッパー層７上に第２の半導体層８として高濃度ｎ−ＧａＡｓ層を４×１０18ｃｍ-3で５０ｎｍ設けることにより、本発明の半導体多層構造を作製する。
【００２１】この化合物半導体多層構造を用いて、本発明の半導体装置の製造方法を説明する。該半導体多層構造上にエッチングレートの異なる第１のマスク層９としてＳｉＯ2層を５０ｎｍ形成し、さらに第２のマスク層１０としてフォトレジストを設ける（図１（ｂ））。
【００２２】次に第２のマスク層１０であるフォトレジストのパターニングを行い（図１（ｃ））、パターニングされた第２のマスク層１０を用いて第１のマスク層９のＳｉＯ2のパターニングを行う（図１（ｄ））。
【００２３】この第１および第２のマスク層９，１０を用いて第２の半導体層８のｎ−ＧａＡｓ層を第２のリセスエッチングストッパー層７であるＡｌＡｓまで異方性エッチングを行なう。そのエッチングは、エッチング液として、クエン酸−水和物を同重量の水に溶かしたクエン酸水溶液と３０％過酸化水素水を３：１で混合した混合液からなるエッチング液を用いて行う（図２（ｅ））。
【００２４】その後、開口部分のリセスエッチングストッパー層７のＡｌＡｓ層を除去し、さらに第１のマスク層９であるＳｉＯ2の開口巾をバッファード弗酸により横方向にエッチングをして選択的に広げ、第１および第２のリセスエッチングストッパー層５および７のＡｌＡｓ層まで第２の半導体層８としてのｎ−ＧａＡｓ層および第１の半導体層６としてのｎ−ＧａＡｓ層６の異方性エッチングを再度クエン酸系エッチング液で行う（図２の（ｆ），（ｇ），（ｈ））。
【００２５】さらに、エッチングストッパー層５および７のＡｌＡｓ層の表面に出た部分を希塩酸で除去した後（図３（ｉ））、第１のマスク層９であるフォトレジストを用いて、ゲート金属としてＴｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ法によりゲート電極１１の形成を行う（図３（ｊ），（ｋ））。これに通常の寸法でオーミック電極１２を作製して半導体装置を完成させる。
【００２６】クエン酸系エッチング液は、ＧａＡｓとａｌＧａＡｓの選択エッチングが可能なうえ、低温では、（１１１）Ｂ面のエッチング速度が極端に小さく抑えられる。具体的には、リセスエッチングの１段目の開口巾および深さは、第１のマスク層のサイドエッチ後の開口寸法とストッパー層の位置で決まり、２段目の開口巾および深さは、第１のマスク層のサイドエッチ前の開口寸法とストッパー層の位置で決まる。このため、横方向にはマスクで規定される（１１１）Ｂ面で決まり、サイドエッチのほとんど入らないエッチングが可能となり、深さ方向ではストッパー層でエッチング深さは決定されるので、エッチング時間にほとんど依存せずにデバイスを作製できる。
【００２７】開口形状は、横方向には（１１１）Ｂ面で律速されるため、ゲートを（０１１）に平行にとることにより、リセスエッチングの底の巾は最初のマスク開口巾より膜厚に応じて細くなる。
【００２８】本発明の場合、最初のサイドエッチ前の第２のマスク層の開口巾より１段目のリセスエッチで細くなった開口巾は、２段目のエッチングでさらに電子供給層のＡｌＧａＡｓの開口部分でさらに細くなる。
【００２９】これにより、容易に短チャネル化を図れるので、デバイス特性の向上が図られる。本実施形態の場合、第２のマスク層の最初の開口巾が０．５μｍのとき、横から０．１４μｍずつ傾斜した分だけ短ゲート化されるため、０．２２μｍのゲートが作製される。
【００３０】このようにして作製した半導体装置は、ゲート電極１１と低濃度の第１の半導体層６とを短絡あるいは距離を制御性良く縮められるため、ゲートラグ等の表面の影響を回避することができる。
【００３１】ゲート電極１１と高濃度の第２の半導体層８との距離は、第１のマスク層の選択エッチによる開口の広げ巾と層厚に依存し自己整合的に形成できるため、その距離を容易に制御することが可能となり、第２の半導体層８との距離と濃度を設計することにより、高いドレイン耐圧を保ちつつ、ソース抵抗を低減することができる。
【００３２】リセスの作製工程において、サイドエッチが入らないため横方向の作製精度は向上し、エッチング深さ方向に関してもストッパー層で深さは決まるため、しきい値電圧Ｖｔの制御性，均一性，再現性も向上する。プロセスがウェットプロセスのため装置が簡便であり、コスト的にも改善される。
【００３３】本発明の実施形態では、ストッパー層としてＡｌＡｓを用いたが、ＧａＡｓとのエッチング選択比が得られる範囲の組成のＡｌＧａＡｓでも構わない。エッチング液の組成に関しても本実施形態では３：１を用いたが、選択比や異方性が得られる範囲でこの限りではなく、バッファー液としてクエン酸アンモニウム等を加えても構わない。またマスク層としてフォトレジストとＳｉＯ2を用いたが、ＳｉＯ2とＳｉＯNなど選択エッチ可能なマスク材料を利用しても構わない。材料系についても本実施形態はＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ系を例に取ったが、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系や、ＡｌＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＧａＰ系等にも応用可能である。
【００３４】
【発明の効果】以上説明したように本発明によれば、横方向にはマスクで規定される（１１１）Ｂ面で決まり、サイドエッチのほとんど入らないエッチングを行なうことができ、深さ方向ではストッパー層でエッチング深さは決定されるので、エッチング時間にほとんど依存せずにデバイスを作製できる。このため、しきい値電圧Ｖｔの制御性，均一性，再現性をも向上するさせることができる。さらにプロセスがウェットプロセスのため、装置が簡便であり、コスト的にも改善することができる。
【００３５】デバイス特性としても、半導体装置はゲート電極と低濃度半導体層とを短絡あるいは距離を制御性良く縮められるため、ゲートラグ等の表面の影響を回避することができる。
【００３６】また、ゲート電極と高濃度の半導体層との距離は、マスク層の巾と層厚に依存し自己整合的に２段リセスが容易に制御性良く形成できるため、高いドレイン耐圧を保ちつつソース抵抗を低減することができる。
【００３７】さらにゲートを（０１１）方向にとることにより、容易に短ゲート化を行えるため、デバイス特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図４】従来の製造方法を製造工程順に示す断面図である。
【符号の説明】
１ 基板
２ バッファ層
３ チャネル層
４ ヘテロバリア層
５ 第１のリセスエッチングストッパー層
６ 第１の半導体層
７ 第２のリセスエッチングストッパー層
８ 第２の半導体層
９ 第１のマスク層
１０ 第２のマスク層
１１ ゲート電極
１２ オーミック電極
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置及びその製造方法に関し、特に多段リセス構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ゲート耐圧の向上，ソース抵抗の低減，短チャネル効果抑制，表面効果の抑制などのため、ＨＪＦＥＴでＬＤＤ構造を実現しようとしたとき、多段のリセス構造をとる必要があり、従来は、リセスエッチを２回の目合わせで個々に行っていた。また、特開平４−１３７７３７号公報にあるように多層マスクを用いて選択的にマスクをサイドエッチすることにより、横方向の制御性を向上させて２段リセス構造を実現していた。
【０００３】
【発明が解決しようとする課題】しかしながら、２段リセスを２回の目合わせで行った場合、目合わせずれが問題となり、ゲートとｎ+領域との距離の制御や短縮が困難であった。また、特開平４−１３７７３７号公報にあるように多層マスクを用いて横方向の制御性を向上させたとしても、リセスエッチングの際に横方向にもエッチングが入ってしまい、短ゲート化やリセス巾の制御性に問題があった。
【０００４】さらにリセスエッチングの際の深さ方向を考えたとき、１段目のリセス深さや２段目のリセス深さが、時間制御となり、再現性や制御性に問題があり、均一性が悪くなってしまうという問題があった。
【０００５】本発明の目的は、リセス巾及びリセス深さを制御性良く作製できる半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため、本発明に係る半導体装置は、半導体多層構造を有する半導体装置であって、半導体多層構造は、化合物半導体の導電層上に第１のリセスエッチングストッパー層を設け、該リセスエッチングストッパー上に第１の半導体層を設け、該第１の半導体層上に第２のリセスエッチングストッパー層を設け、該第２のリセスエッチングストッパー層上に第２の半導体層を設けたものである。
【０００７】また前記第１および第２の半導体層として、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1-xＡｓ（０≦x＜１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，ＧａＰ，およびこれらの化合物から構成される化合物半導体を用いたものである。
【０００８】また第１および第２のエッチングストッパー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ1-wＡｓ（０＜w≦１）を用いたものである。
【０００９】また、（１００）基板上に形成された半導体装置であり、半導体多層構造に設けられるゲートは、（０１１）に平行であり、リセスエッチング面は、（１００）面と（１１１）面により構成されるものである。
【００１０】また本発明に係る半導体装置の製造方法は、マスク形成工程と、パターニング工程と、第１の異方性エッチング工程と、第２の異方性エッチング工程とを含む、半導体多層構造を有する半導体装置の製造方法であって、半導体多層構造は、化合物半導体の導電層上に設けた第１のリセスエッチングストッパー層と、前記第１のリセスエッチングストッパー上に設けた第１の半導体層と、前記第１の半導体層上に設けた第２のリセスエッチングストッパー層と、前記第２のリセスエッチングストッパー層上に設けた第２の半導体層を有するものであり、マスク形成工程は、半導体多層構造上にエッチングレートの異なる第１のマスク層と第２のマスク層を設ける処理であり、パターニング工程は、第２のマスク層のパターニングを行い、これを用いて第１のマスク層のパターニングを行う処理であり、第１の異方性エッチング工程は、この第１および第２のマスク層を用いて第１の半導体層を第２のリセスエッチングストッパー層まで異方性エッチングする処理であり、第２の異方性エッチング工程は、開口部分のリセスエッチングストッパー層を除去し、さらに第１のマスク層の開口幅をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層まで第２の半導体層および第１の半導体層の異方性エッチングを行う処理である。
【００１１】また第１および第２の半導体層を異方性エッチングするエッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いるものである。
【００１２】
【作用】半導体多層構造上にエッチングレートの異なる第１のマスク層９と第２のマスク層１０を設け（図１（ｂ））、第２のマスク層１０をパターニングし、そのパターニングされた第２のマスク層１０を用いて第１のマスク層９のパターニングを行う。この第１および第２のマスク層９，１０を用いて第２の半導体層８を第２のリセスエッチングストッパー層７まで異方性エッチングする。
【００１３】第２のリセスエッチングストッパー層７まで異方性エッチングする際に、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。クエン酸系エッチング液は、ＧａＡｓなどの半導体層とＡｌＡｓなどのストッパー層を選択的にエッチングすることが可能であるばかりでなく、（１１１）Ｂ面のエッチング速度が極端に小さく抑えられるため、これを半導体多層構造のエッチングに用いれば、横方向はサイドエッチがほとんど入らず（１１１）Ｂで決まり、深さ方向はストッパー層７で決まるエッチングが可能となる。
【００１４】上述したエッチング法を用いることにより、１段目の深さおよび開口幅は、第２のマスク層２の寸法とストッパー層７の位置で決まり、エッチング時間にほとんど依存しなくなる。
【００１５】さらにゲートを（０１１）に平行にとることにより、開口形状は（１１１）Ｂ面で律速されるため、２段目の開口は、第２のマスク層９の寸法より細くすることが可能である（図２（ｅ））。
【００１６】その後、開口部分のリセスエッチングストッパー層７を除去し、さらに第１のマスク層９の開口巾をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層５，７まで第２の半導体層８および第１の半導体層６の異方性エッチングを再度クエン酸系エッチング液で行う（図３（ｉ））。
【００１７】この際、第２の半導体層８はストッパー層７の存在により開口部分だけが削れるので、容易に２段リセス形状が作成できる。２段目の開口巾は最初の１段目のリセス巾ですでに決まっており、ゲートを（０１１）に平行にとることにより１段目のリセスエッチで細くなった開口巾は、２段目のエッチングでさらに細くなる。
【００１８】第１の半導体層のキャリア濃度を第２の半導体層のキャリア濃度より小さくしておき、ゲート電極と第１の半導体層を短絡させ、第２の高濃度の半導体層と距離をとることにより、ゲートラグ等の表面の影響を回避しつつ、高いドレイン耐圧を得ることができる。しかもそれが容易に自己整合的に作製できる。横方向の２段目のリセス巾は、最初のマスク開口の巾と第１と第２の半導体層の厚さで決まり、エッチング深さ方向に関してもストッパー層の深さで決まる。１段目のリセス巾は第１のマスク層のサイドエッチ量で制御でき、その深さはストッパー層で決定される。このため、しきい値電圧Ｖｔの制御性，均一性，再現性が向上する。また、ゲートを（０１１）に平行にとった場合、第１および第２の半導体層の厚さで制御される量だけマスク寸法からの短チャネル化を図れるので、デバイス特性の向上にもつながる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態をヘテロ接合形電界効果トランジスタを例にとり、図１〜図３を用いて説明する。
【００２０】図１（ａ）に示すように半絶縁性ＧａＡｓ基板１上に、たとえばＭＯＣＶＤ法により、基板側からｉ−ＧａＡｓバッファ層２を５００ｎｍ，チャネル層３としてｉ−ＩｎＧａＡｓ層を１５ｎｍ，ｎ−ＡｌＧａＡｓ層４を２×１０18ｃｍ-3で３３ｎｍ設け、第１のリセスエッチングストッパー層５としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ設け、リセスエッチングストッパー層５上に第１の半導体層６として低濃度ｎ−ＧａＡｓ層を１×１０18ｃｍ-3で１５０ｎｍ設ける。さらにｎ−ＧａＡｓ層６上に第２のリセスエッチングストッパー層７としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ設け、第２のリセスエッチングストッパー層７上に第２の半導体層８として高濃度ｎ−ＧａＡｓ層を４×１０18ｃｍ-3で５０ｎｍ設けることにより、本発明の半導体多層構造を作製する。
【００２１】この化合物半導体多層構造を用いて、本発明の半導体装置の製造方法を説明する。該半導体多層構造上にエッチングレートの異なる第１のマスク層９としてＳｉＯ2層を５０ｎｍ形成し、さらに第２のマスク層１０としてフォトレジストを設ける（図１（ｂ））。
【００２２】次に第２のマスク層１０であるフォトレジストのパターニングを行い（図１（ｃ））、パターニングされた第２のマスク層１０を用いて第１のマスク層９のＳｉＯ2のパターニングを行う（図１（ｄ））。
【００２３】この第１および第２のマスク層９，１０を用いて第２の半導体層８のｎ−ＧａＡｓ層を第２のリセスエッチングストッパー層７であるＡｌＡｓまで異方性エッチングを行なう。そのエッチングは、エッチング液として、クエン酸−水和物を同重量の水に溶かしたクエン酸水溶液と３０％過酸化水素水を３：１で混合した混合液からなるエッチング液を用いて行う（図２（ｅ））。
【００２４】その後、開口部分のリセスエッチングストッパー層７のＡｌＡｓ層を除去し、さらに第１のマスク層９であるＳｉＯ2の開口巾をバッファード弗酸により横方向にエッチングをして選択的に広げ、第１および第２のリセスエッチングストッパー層５および７のＡｌＡｓ層まで第２の半導体層８としてのｎ−ＧａＡｓ層および第１の半導体層６としてのｎ−ＧａＡｓ層６の異方性エッチングを再度クエン酸系エッチング液で行う（図２の（ｆ），（ｇ），（ｈ））。
【００２５】さらに、エッチングストッパー層５および７のＡｌＡｓ層の表面に出た部分を希塩酸で除去した後（図３（ｉ））、第１のマスク層９であるフォトレジストを用いて、ゲート金属としてＴｉ／Ｐｔ／Ａｕを蒸着し、リフトオフ法によりゲート電極１１の形成を行う（図３（ｊ），（ｋ））。これに通常の寸法でオーミック電極１２を作製して半導体装置を完成させる。
【００２６】クエン酸系エッチング液は、ＧａＡｓとａｌＧａＡｓの選択エッチングが可能なうえ、低温では、（１１１）Ｂ面のエッチング速度が極端に小さく抑えられる。具体的には、リセスエッチングの１段目の開口巾および深さは、第１のマスク層のサイドエッチ後の開口寸法とストッパー層の位置で決まり、２段目の開口巾および深さは、第１のマスク層のサイドエッチ前の開口寸法とストッパー層の位置で決まる。このため、横方向にはマスクで規定される（１１１）Ｂ面で決まり、サイドエッチのほとんど入らないエッチングが可能となり、深さ方向ではストッパー層でエッチング深さは決定されるので、エッチング時間にほとんど依存せずにデバイスを作製できる。
【００２７】開口形状は、横方向には（１１１）Ｂ面で律速されるため、ゲートを（０１１）に平行にとることにより、リセスエッチングの底の巾は最初のマスク開口巾より膜厚に応じて細くなる。
【００２８】本発明の場合、最初のサイドエッチ前の第２のマスク層の開口巾より１段目のリセスエッチで細くなった開口巾は、２段目のエッチングでさらに電子供給層のＡｌＧａＡｓの開口部分でさらに細くなる。
【００２９】これにより、容易に短チャネル化を図れるので、デバイス特性の向上が図られる。本実施形態の場合、第２のマスク層の最初の開口巾が０．５μｍのとき、横から０．１４μｍずつ傾斜した分だけ短ゲート化されるため、０．２２μｍのゲートが作製される。
【００３０】このようにして作製した半導体装置は、ゲート電極１１と低濃度の第１の半導体層６とを短絡あるいは距離を制御性良く縮められるため、ゲートラグ等の表面の影響を回避することができる。
【００３１】ゲート電極１１と高濃度の第２の半導体層８との距離は、第１のマスク層の選択エッチによる開口の広げ巾と層厚に依存し自己整合的に形成できるため、その距離を容易に制御することが可能となり、第２の半導体層８との距離と濃度を設計することにより、高いドレイン耐圧を保ちつつ、ソース抵抗を低減することができる。
【００３２】リセスの作製工程において、サイドエッチが入らないため横方向の作製精度は向上し、エッチング深さ方向に関してもストッパー層で深さは決まるため、しきい値電圧Ｖｔの制御性，均一性，再現性も向上する。プロセスがウェットプロセスのため装置が簡便であり、コスト的にも改善される。
【００３３】本発明の実施形態では、ストッパー層としてＡｌＡｓを用いたが、ＧａＡｓとのエッチング選択比が得られる範囲の組成のＡｌＧａＡｓでも構わない。エッチング液の組成に関しても本実施形態では３：１を用いたが、選択比や異方性が得られる範囲でこの限りではなく、バッファー液としてクエン酸アンモニウム等を加えても構わない。またマスク層としてフォトレジストとＳｉＯ2を用いたが、ＳｉＯ2とＳｉＯNなど選択エッチ可能なマスク材料を利用しても構わない。材料系についても本実施形態はＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ系を例に取ったが、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系や、ＡｌＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＧａＰ系等にも応用可能である。
【００３４】
【発明の効果】以上説明したように本発明によれば、横方向にはマスクで規定される（１１１）Ｂ面で決まり、サイドエッチのほとんど入らないエッチングを行なうことができ、深さ方向ではストッパー層でエッチング深さは決定されるので、エッチング時間にほとんど依存せずにデバイスを作製できる。このため、しきい値電圧Ｖｔの制御性，均一性，再現性をも向上するさせることができる。さらにプロセスがウェットプロセスのため、装置が簡便であり、コスト的にも改善することができる。
【００３５】デバイス特性としても、半導体装置はゲート電極と低濃度半導体層とを短絡あるいは距離を制御性良く縮められるため、ゲートラグ等の表面の影響を回避することができる。
【００３６】また、ゲート電極と高濃度の半導体層との距離は、マスク層の巾と層厚に依存し自己整合的に２段リセスが容易に制御性良く形成できるため、高いドレイン耐圧を保ちつつソース抵抗を低減することができる。
【００３７】さらにゲートを（０１１）方向にとることにより、容易に短ゲート化を行えるため、デバイス特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を製造工程順に示す断面図である。
【図４】従来の製造方法を製造工程順に示す断面図である。
【符号の説明】
１ 基板
２ バッファ層
３ チャネル層
４ ヘテロバリア層
５ 第１のリセスエッチングストッパー層
６ 第１の半導体層
７ 第２のリセスエッチングストッパー層
８ 第２の半導体層
９ 第１のマスク層
１０ 第２のマスク層
１１ ゲート電極
１２ オーミック電極
【特許請求の範囲】
【請求項１】 （１００）基板上に形成された半導体多層構造を有する半導体装置であって、半導体多層構造は、化合物半導体の導電層上に第１のリセスエッチングストッパー層を設け、該リセスエッチングストッパー上に第１の半導体層を設け、該第１の半導体層上に第２のリセスエッチングストッパー層を設け、該第２のリセスエッチングストッパー層上に第２の半導体層を設けたものであり、当該半導体多層構造は前記第１の半導体層および前記第２の半導体層の（１１１）Ｂ面を側面とする２段のリセス形状を有し、下段のリセス底において前記化合物半導体の導電層に接するゲート電極が（０１１）方向に沿いかつ前記第２の半導体層とは間隙を持って前記第１の半導体層上に載置されてなる半導体装置。
【請求項２】 前記第１および第２の半導体層として、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1-xＡｓ（０≦x＜１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，ＧａＰ，およびこれらの化合物から構成される化合物半導体を用いたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】 第１および第２のエッチングストッパー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ1-wＡｓ（０＜w≦１）を用いたものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】 マスク形成工程と、パターニング工程と、第１の異方性エッチング工程と、第２の異方性エッチング工程とを含む、（１００）基板上に２段リセス形状の半導体多層構造を有する半導体装置の製造方法であって、半導体多層構造は、化合物半導体の導電層上に設けた第１のリセスエッチングストッパー層と、前記第１のリセスエッチングストッパー上に設けた第１の半導体層と、前記第１の半導体層上に設けた第２のリセスエッチングストッパー層と、前記第２のリセスエッチングストッパー層上に設けた第２の半導体層を有するものであり、マスク形成工程は、半導体多層構造上にエッチングレートの異なる第１のマスク層と第２のマスク層を設ける処理であり、パターニング工程は、第２のマスク層を（０１１）に平行なゲート形状にパターニングを行い、これを用いて第１のマスク層のパターニングを行う処理であり、第１の異方性エッチング工程は、前記第１および第２のマスク層を用いて第２の半導体層を第２のリセスエッチングストッパー層まで側面が（１１１）Ｂ面となるように異方性エッチングする処理であり、第２の異方性エッチング工程は、開口部分のリセスエッチングストッパー層を除去し、さらに第１のマスク層の開口幅をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層まで第２の半導体層および第１の半導体層を側面が（１１１）Ｂ面となるように異方性エッチングを行う処理であることを特徴とする半導体装置の製造方法。
【請求項５】 前記第２の異方性エッチング工程に引き続き、前記第１および第２のエッチングストッパー層の表面露出部分を除去し、前記第２のマスク層を用いて自己整合的に前記化合物半導体の導電層に接続しかつ前記第２の半導体層とは間隙を持つゲート電極を形成する工程をさらに有する請求項４記載の半導体装置の製造方法。
【請求項６】第１または第２の半導体層を異方性エッチングする工程において、エッチング液としてクエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用い、前記第１または第２のストッパー層に対して前記第１または第２の半導体層が選択的にエッチング可能であり、かつ（１１１）Ｂ面のエッチング速度が小さくなる条件でエッチングを行うことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項１】 （１００）基板上に形成された半導体多層構造を有する半導体装置であって、半導体多層構造は、化合物半導体の導電層上に第１のリセスエッチングストッパー層を設け、該リセスエッチングストッパー上に第１の半導体層を設け、該第１の半導体層上に第２のリセスエッチングストッパー層を設け、該第２のリセスエッチングストッパー層上に第２の半導体層を設けたものであり、当該半導体多層構造は前記第１の半導体層および前記第２の半導体層の（１１１）Ｂ面を側面とする２段のリセス形状を有し、下段のリセス底において前記化合物半導体の導電層に接するゲート電極が（０１１）方向に沿いかつ前記第２の半導体層とは間隙を持って前記第１の半導体層上に載置されてなる半導体装置。
【請求項２】 前記第１および第２の半導体層として、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1-xＡｓ（０≦x＜１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，ＧａＰ，およびこれらの化合物から構成される化合物半導体を用いたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】 第１および第２のエッチングストッパー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ1-wＡｓ（０＜w≦１）を用いたものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】 マスク形成工程と、パターニング工程と、第１の異方性エッチング工程と、第２の異方性エッチング工程とを含む、（１００）基板上に２段リセス形状の半導体多層構造を有する半導体装置の製造方法であって、半導体多層構造は、化合物半導体の導電層上に設けた第１のリセスエッチングストッパー層と、前記第１のリセスエッチングストッパー上に設けた第１の半導体層と、前記第１の半導体層上に設けた第２のリセスエッチングストッパー層と、前記第２のリセスエッチングストッパー層上に設けた第２の半導体層を有するものであり、マスク形成工程は、半導体多層構造上にエッチングレートの異なる第１のマスク層と第２のマスク層を設ける処理であり、パターニング工程は、第２のマスク層を（０１１）に平行なゲート形状にパターニングを行い、これを用いて第１のマスク層のパターニングを行う処理であり、第１の異方性エッチング工程は、前記第１および第２のマスク層を用いて第２の半導体層を第２のリセスエッチングストッパー層まで側面が（１１１）Ｂ面となるように異方性エッチングする処理であり、第２の異方性エッチング工程は、開口部分のリセスエッチングストッパー層を除去し、さらに第１のマスク層の開口幅をサイドエッチングにより選択的に広げた後に、第１および第２のリセスエッチングストッパー層まで第２の半導体層および第１の半導体層を側面が（１１１）Ｂ面となるように異方性エッチングを行う処理であることを特徴とする半導体装置の製造方法。
【請求項５】 前記第２の異方性エッチング工程に引き続き、前記第１および第２のエッチングストッパー層の表面露出部分を除去し、前記第２のマスク層を用いて自己整合的に前記化合物半導体の導電層に接続しかつ前記第２の半導体層とは間隙を持つゲート電極を形成する工程をさらに有する請求項４記載の半導体装置の製造方法。
【請求項６】第１または第２の半導体層を異方性エッチングする工程において、エッチング液としてクエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用い、前記第１または第２のストッパー層に対して前記第１または第２の半導体層が選択的にエッチング可能であり、かつ（１１１）Ｂ面のエッチング速度が小さくなる条件でエッチングを行うことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【図４】
【図１】
【図２】
【図３】
【図１】
【図２】
【図３】
【公開番号】特開平１１−３５４５４４
【公開日】平成１１年（１９９９）１２月２４日
【国際特許分類】
【出願番号】特願平１１−１３９３８３
【分割の表示】特願平８−１３９０６４の分割
【出願日】平成８年（１９９６）５月３１日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【公開日】平成１１年（１９９９）１２月２４日
【国際特許分類】
【分割の表示】特願平８−１３９０６４の分割
【出願日】平成８年（１９９６）５月３１日
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
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