半導体装置および半導体装置の作製方法
【課題】良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図ることを目的の一つとする。
【解決手段】絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【解決手段】絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物としては、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、ＧａおよびＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
【０００６】
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【特許文献６】特開２０１０−２１１７０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２
【非特許文献２】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５
【非特許文献３】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
【非特許文献７】Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、リーク電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタのように不純物ドーピングによるしきい値制御を適用することができないため、短チャネル効果が現れやすい傾向にある。
【００１０】
また、上述のようにトランジスタを微細化する場合、配線や、トランジスタなどの半導体素子を異なる層で作製して積層構造とすることにより、微細化したトランジスタを活かして半導体装置の高集積化を図ることができる。しかし、微細化したトランジスタの各電極と、異なる層の配線や半導体素子の電極とのコンタクトにおいて、接触抵抗が増大し、トランジスタの発熱量や消費電力が増大するという問題がある。
【００１１】
そこで、開示する発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図ることを目的の一つとする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様は、絶縁層と、絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００１３】
なお、本明細書等において、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さとは、断面曲線に対するＲＭＳ粗さを、測定面に対して適用できるよう、三次元に拡張したものである。基準面から指定面までの偏差の２乗を平均した値の平方根で表現され、次式で与えられる。
【００１４】
【数１】
【００１５】
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
【００１６】
【数２】
【００１７】
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
【００１８】
【数３】
【００１９】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。なお、Ｚ０は下記の式で求められる。
【００２０】
【数４】
【００２１】
なお、本明細書等において、二乗平均平方根（ＲＭＳ）粗さは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて得られるＡＦＭ像から、１０ｎｍ×１０ｎｍの領域、好ましくは１００ｎｍ×１００ｎｍの領域、より好ましくは１μｍ×１μｍの領域において算出されるものである。
【００２２】
開示する発明の他の一態様は、絶縁層と、絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ゲート電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２３】
開示する発明の他の一態様は、第１の絶縁層と、第１の絶縁層中に埋め込まれた配線と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層中に埋め込まれたソース電極およびドレイン電極と、第２の絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、酸化物半導体層と重畳して、ゲート絶縁層上に設けられたゲート電極と、を有し、第１の絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が第１の絶縁層の表面の一部より高い位置に存在し、且つ、第１の絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、第２の絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２４】
なお、上記配線の側面の一部も露出されていてもよい。
【００２５】
開示する発明の他の一態様は、第１のトランジスタと、第１のトランジスタ上に設けられた絶縁層と、絶縁層を介して第１のトランジスタ上に設けられた第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、酸化物半導体層を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と、第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、絶縁層は、第１のゲート電極の上面の少なくとも一部を露出するように第１のトランジスタ上に形成され、第１のゲート電極は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、第２のソース電極または第２のドレイン電極と電気的に接続し、絶縁層表面の一部であって、第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２６】
開示する発明の他の一態様は、第１のトランジスタと、第１のトランジスタ上に設けられた第１の絶縁層と、第１の絶縁層を介して第１のトランジスタ上に設けられた第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２の絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、第２の絶縁層表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域を覆う第２のゲート絶縁層と、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、第１の絶縁層は、第１のゲート電極の上面の少なくとも一部を露出するように第１のトランジスタ上に形成され、第１のゲート電極は、その上面の一部が第１の絶縁層の表面の一部より高い位置に存在し、且つ、第１の絶縁層から露出した領域において、第２のソース電極または第２のドレイン電極と電気的に接続し、第２の絶縁層表面の一部であって、第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２７】
なお、上記第１のゲート電極の側面の一部も露出されていてもよい。また、第１のチャネル形成領域と、第２のチャネル形成領域とは、異なる半導体材料を含んで構成されることが好ましい。
【００２８】
開示する発明の他の一態様は、配線が埋め込まれた第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、配線の上面の少なくとも一部を露出させ、且つ、該配線の上面の一部を第１の絶縁層の表面の一部より高い位置に存在させ、第１の絶縁層および配線の表面に、ソース電極およびドレイン電極を形成し、第１の絶縁層と配線から露出した領域において、ソース電極またはドレイン電極は電気的に接続され、ソース電極およびドレイン電極を覆うように第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、ソース電極およびドレイン電極の上面の少なくとも一部を露出させ、平坦化処理が施された第２の絶縁層の表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、酸化物半導体層と重畳して、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。
【００２９】
開示する発明の他の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のチャネル形成領域と重畳する、第１のゲート絶縁層上の第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタを形成し、第１のトランジスタを覆うように第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、第１のゲート電極の上面の少なくとも一部を露出させ、且つ、該第１のゲート電極の上面の一部を第１の絶縁層の表面の一部より高い位置に存在させ、第１の絶縁層第１のゲート電極の表面に、第２のソース電極および第２のドレイン電極を形成し、第１の絶縁層と第１のゲート電極から露出した領域において、第２のソース電極または第２のドレイン電極は電気的に接続され、第２のソース電極および第２のドレイン電極を覆うように第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、第２のソース電極および第２のドレイン電極の上面の少なくとも一部を露出させ、平坦化処理が施された第２の絶縁層の表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域を形成し、第２のチャネル形成領域を覆う第２のゲート絶縁層を形成し、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置の作製方法である。
【００３０】
なお、平坦化処理は、ＣＭＰ処理によって行われることが好ましい。
【００３１】
なお、上記トランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層としては、高純度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導体層のキャリア密度を、例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満とし、トランジスタのオフ電流を、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下とし、また、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることができる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。また、ゲート電極は、ソース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、ソース電極の端、およびドレイン電極の端と重畳するような構造としても良い。
【００３２】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００３３】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３４】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００３６】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００３７】
開示する発明の一態様は、極めて平坦な領域にトランジスタのチャネル形成領域が設けられることにより、トランジスタが微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタを提供することができる。
【００３８】
さらに、開示する発明の一態様は、下層の配線または電極の上面の一部を、絶縁層の表面の一部より高い位置に形成することにより、下層の配線または電極と、上層のトランジスタの電極との接触面積が小さくなることを防止できるので、下層の配線または電極と、上層のトランジスタの電極との接触抵抗を低減することができる。これにより、下層の配線または電極と電気的に接続された上層のトランジスタの発熱量や消費電力を低減することができるので、上層のトランジスタの発熱量や消費電力を低減しつつ、下層の配線または電極と、上層のトランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタと配線または電極を用いて積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【図面の簡単な説明】
【００３９】
【図１】半導体装置の構成例を示す断面図。
【図２】半導体装置の構成例を示す断面図。
【図３】半導体装置の作製工程を示す断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の構成例を示す断面図、平面図、および回路図。
【図６】半導体装置の構成例を示す断面図、平面図、および回路図。
【図７】半導体装置の作製工程を示す断面図。
【図８】半導体装置の作製工程を示す断面図。
【図９】半導体装置の応用例を示す図。
【図１０】半導体装置の応用例を示す図。
【図１１】半導体装置の応用例を示す図。
【図１２】半導体装置の応用例を示す図。
【図１３】半導体装置の応用例を示す図。
【図１４】半導体装置の応用例を示す図。
【図１５】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００４０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図４を参照して説明する。
【００４４】
〈半導体装置の構成例〉
図１（Ａ）に、配線１１１が埋め込まれた絶縁層１３０上に形成され、且つ配線１１１と、ソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２から構成される、半導体装置の構成例を示す。
【００４５】
図１（Ａ）に示すトランジスタ１６２は、配線１１１が埋め込まれた絶縁層１３０上に形成された絶縁層１４３ａと、絶縁層１４３ａを含む絶縁層中に埋め込まれたソース電極１４２ａ、ドレイン電極１４２ｂと、上記絶縁層１４３ａの上面、ソース電極１４２ａの上面、およびドレイン電極１４２ｂの上面、の一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。
【００４６】
絶縁層１３０は、配線１１１の上面の少なくとも一部を露出するように形成されており、配線１１１は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａ（ドレイン電極の場合もある）と電気的に接続される。ここで、絶縁層１３０および配線１１１は、基板などの被形成表面上に形成されており、絶縁層１３０の表面の一部と配線１１１の上面の一部は、良好な平坦性を有する。絶縁層１３０の表面の一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、配線１１１の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。なお、本明細書中で、配線１１１の上面の一部とは、配線１１１の上面において、被形成表面に水平な領域のことを指す。また、本明細書中で、絶縁層１３０の表面の一部とは、絶縁層１３０の表面において、被形成表面に水平な領域のことを指す。
【００４７】
さらに、配線１１１の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍が好ましい。
【００４８】
このように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できる。例えば、図１（Ｂ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より低い位置に形成すると、絶縁層１３０から露出された配線１１１の上面において、ソース電極１４２ａと接触しない領域が形成されやすくなる。それに対して、図１（Ａ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成すると、絶縁層１３０から露出された配線１１１の上面全体で、配線１１１とソース電極１４２ａとを接触させることができる。なお、配線１１１の側面の一部も絶縁層１３０から露出させる場合は、配線１１１の側面の一部においても、配線１１１とソース電極１４２ａとを接触させることができる。
【００４９】
よって、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。さらに、配線１１１の上面の一部は良好な平坦性を有するので、配線１１１とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、配線１１１とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【００５０】
また、ＣＭＰ処理などを用いて配線１１１の上面の一部を露出させることで、配線１１１の上面の端部を研磨し、配線１１１の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出る配線１１１の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられる配線１１１の構造において、このようななめらかな曲面形状を設けることで、配線１１１とソース電極１４２ａとを隙間なく密着させることができる。これにより、配線１１１とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、配線１１１との交差部でソース電極１４２ａが断線するのを防ぐことができる。
【００５１】
さらに、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの界面が平面的ではなく立体的になるので、配線１１１とソース電極１４２ａとの密着性が向上し、配線１１１とソース電極１４２ａとの貼り合わせの物理的強度が向上し得る。
【００５２】
また、図１（Ａ）に示すように、トランジスタの活性層に酸化物半導体を用いることで、良好な特性を得ることができる。例えば、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることも可能である。また、図１（Ａ）に示すように、トランジスタの活性層として用いる酸化物半導体層のチャネル形成領域に相当する部分の断面形状は、平坦な形状とすることが好ましい。
【００５３】
また、絶縁層１４３ａの上面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。絶縁層１４３ａの上端部とソース電極１４２ａの上端部とが接する部分の高低差、または絶縁層１４３ａの上端部とドレイン電極１４２ｂの上端部とが接する部分の高低差は、５ｎｍ未満とするのが好ましい。
【００５４】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【００５５】
また、絶縁層１３０の平坦性を高めることで、酸化物半導体層１４４の膜厚のばらつきを小さくして、トランジスタ１６２の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層１４４の段切れ（断線）や接続不良を防止することができる。
【００５６】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。また、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、酸化物半導体層の膜厚に起因して生じるトランジスタの不具合を抑制することができる。
【００５７】
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといった比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジスタは、現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタを容易に実現することが可能である。
【００５８】
なお、開示する発明の一態様に係る半導体装置の構成は、図１（Ａ）に示す半導体装置の構成に限られるものではない。図１（Ａ）に示す半導体装置は、配線１１１とソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２から構成される半導体装置としたが、例えば、図２（Ａ）に示すような、配線１１１とゲート電極１４８ａとが電気的に接続されるトランジスタ１６２から構成される半導体装置としても良い。図２（Ａ）に示す半導体装置において、図１（Ａ）に示す半導体装置と共通する部分については、同一の符号を用いる。
【００５９】
図２（Ａ）に示す半導体装置は、配線１１１と電気的に接続されるソース電極１４２ａと、ドレイン電極１４２ｂと、酸化物半導体層１４４、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に設けられた開口に形成され、ソース電極１４２ａと電気的に接続される電極１５６ａと、絶縁層１５２上に形成され、電極１５６ａと電気的に接続される配線１５８と、絶縁層１５０および絶縁層１５２に設けられた開口に形成され、配線１５８およびゲート電極１４８ａと電気的に接続される電極１５６ｂと、を有する。なお、図２（Ａ）に示す半導体装置の他の部分については、図１（Ａ）に示す半導体装置と同様である。このような構成とすることにより、トランジスタ１６２のゲート電極１４８ａと、下層に形成された配線１１１とが電気的に接続される構成の半導体装置とすることができる。
【００６０】
また、図１（Ａ）に示す半導体装置は、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層１４３ａを含む絶縁層中に埋め込むような構成の半導体装置としたが、例えば、図２（Ｂ）に示すように、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層に埋め込むことなく、絶縁層１３０上に形成するような構成としても良い。図２（Ｂ）に示す半導体装置において、図１（Ａ）に示す半導体装置と共通する部分については、同一の符号を用いる。
【００６１】
図２（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置とほぼ同様の構造を有し、配線１１１が埋め込まれた絶縁層１３０上に形成された酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されるソース電極１４２ａおよびドレイン電極１４２ｂと、酸化物半導体層１４４と重畳して設けられたゲート電極１４８ａと、酸化物半導体層１４４とゲート電極１４８ａとの間に設けられたゲート絶縁層１４６と、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。絶縁層１３０は、配線１１１の上面の少なくとも一部を露出するように形成されており、配線１１１は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａまたはドレイン電極１４２ｂと電気的に接続される。
【００６２】
ただし、図２（Ｂ）に示す半導体装置においては、酸化物半導体層１４４が絶縁層１３０上に接して形成されるので、絶縁層１３０の表面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【００６３】
なお、図２（Ｂ）に示すように、トランジスタ１６２において、ソース電極１４２ａ、およびドレイン電極１４２ｂをテーパ形状としても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａまたはドレイン電極１４２ｂ）を、その断面（絶縁層１３０の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００６４】
また、図２（Ｂ）に示す半導体装置も、図２（Ａ）に示す半導体装置と同様の構造とすることにより、配線１１１とゲート電極１４８ａとが電気的に接続された構成の半導体装置とすることができる。
【００６５】
〈半導体装置の作製方法例〉
次に、上記半導体装置の作製方法の例について、図３および図４を参照して説明する。ここで、図３および図４は図１（Ａ）に示す、配線１１１が埋め込まれた絶縁層１３０上に形成され、且つ配線１１１と、ソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２の作製方法の例について示す図である。
【００６６】
以下、図３および図４について説明する。まず、被形成表面を有する基板上に、絶縁層１３０と該絶縁層１３０に埋め込まれた配線１１１とを形成する（図３（Ａ）参照）。
【００６７】
被形成表面を有する基板として使用することができるものに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを基体として適用することが可能であり、さらに、これらの基板上に半導体素子が設けられているものを基体として用いてもよい。また、被形成表面を有する基板上には下地膜が形成されていても良い。
【００６８】
なお、基板の被形成表面は、十分に平坦な表面であることが望ましい。例えば、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）である被形成表面を適用する。このような表面にトランジスタ１６２を形成することで、その特性を十分に向上させることができる。なお、基板の被形成表面が平坦性に乏しい場合には、当該表面にＣＭＰ（化学的機械的研磨）処理やエッチング処理などを適用して、上述のような平坦性を確保することが望ましい。なお、ＣＭＰ処理の詳細については、後の絶縁層１４３に対するＣＭＰ処理の記載を参酌できる。
【００６９】
ここで、配線１１１は、基板の被形成表面上に導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。
【００７０】
また、絶縁層１３０は、配線１１１を覆うように形成する。絶縁層１３０は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１３０を単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。例えば、絶縁層１３０として酸化シリコン上に酸化窒化シリコンを積層した構造を用いても良い。絶縁層１３０を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層１３０に容易にＣＭＰ処理を施すことができる。
【００７１】
なお、本明細書中において、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものを指し、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものを指す。
【００７２】
次に、絶縁層１３０の表面に平坦化処理を施して、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下の表面を一部に有する絶縁層１３０を形成すると共に、配線１１１の上面の少なくとも一部を露出させ、且つ、該配線１１１の上面の一部を該絶縁層１３０の表面の一部より高い位置に形成する（図３（Ｂ）参照）。絶縁層１３０の平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行う。
【００７３】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００７４】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１３０の表面の平坦性をさらに向上させることができる。
【００７５】
上記ＣＭＰ処理により、絶縁層１３０の表面の少なくとも一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、配線１１１の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。
【００７６】
このとき、絶縁層１３０の表面を平坦化すると共に、配線１１１の上面の少なくとも一部を露出させ、且つ、該配線１１１の上面の一部を絶縁層１３０の表面の一部より高い位置に形成する。ここで、配線１１１の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍となるようにするのが好ましい。
【００７７】
また、ＣＭＰ処理を用いて配線１１１の上面の一部を露出させることで、配線１１１の上面の端部を研磨し、配線１１１の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出る配線１１１の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられる配線１１１の構造において、このようななめらかな曲面形状を設けることで、配線１１１とソース電極１４２ａとを隙間なく密着させることができる。これにより、配線１１１とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、配線１１１との交差部で断線するのを防ぐことができる。
【００７８】
次に、絶縁層１３０の表面上に、配線１１１と該配線１１１が絶縁層１３０から露出した領域において電気的に接続されるように、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図３（Ｃ）参照）。
【００７９】
ソース電極１４２ａおよびドレイン電極１４２ｂは、絶縁層１３０上に、配線１１１と接するように導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。
【００８０】
上記の導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００８１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００８２】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００８３】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパ形状となるように行っても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。
【００８４】
トランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く、焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８５】
上記のように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。さらに、配線１１１の上面の一部は良好な平坦性を有するので、配線１１１とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、配線１１１とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【００８６】
また、図３（Ｃ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ソース電極１４２ａの配線１１１と重畳する領域が盛り上がった形状となるが、この部分を、ＣＭＰ処理などを用いて除去することにより、ソース電極１４２ａの上面を平坦化することもできる。これにより、後の工程で形成する酸化物半導体層１４４とソース電極１４２ａとの接触抵抗を低減することができるので、トランジスタ１６２の発熱量や消費電力を低減し、トランジスタ１６２の移動度を向上させることができる。また、高低差に起因する酸化物半導体層１４４やゲート絶縁層１４６の段切れ（断線）などを防止することも可能である。
【００８７】
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように絶縁層１４３を形成する（図３（Ｄ）参照）。
【００８８】
絶縁層１４３は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４３には、後に酸化物半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層１４３の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をはじめとする他の成膜法を用いても良い。
【００８９】
次に、絶縁層１４３をＣＭＰ（化学的機械的研磨）処理によって平坦化して、絶縁層１４３ａを形成する（図３（Ｅ）参照）。ここでは、ソース電極１４２ａおよびドレイン電極１４２ｂの表面の少なくとも一部が露出する条件でＣＭＰ処理を行う。また、当該ＣＭＰ処理は、絶縁層１４３ａ表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行う。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層１４４が形成される表面の平坦性を向上させ、トランジスタ１６２の特性を向上させることができる。
【００９０】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１４３ａの表面の平坦性をさらに向上させることができる。
【００９１】
上記のＣＭＰ処理により、絶縁層１４３ａの上端部とソース電極１４２ａの上端部とが接する部分の高低差、または絶縁層１４３ａの上端部とドレイン電極１４２ｂの上端部と接する部分の高低差を、５ｎｍ未満とすることができる。
【００９２】
なお、上記ＣＭＰ処理により、ソース電極１４２ａと配線１１１との界面には大きなストレスが掛かる場合がある。しかし、配線１１１とソース電極１４２ａとの界面が立体的に構成されていることにより、配線１１１とソース電極１４２ａとの密着性が向上し、配線１１１とソース電極１４２ａとの貼り合わせの物理的強度が向上しているので、ソース電極１４２ａが剥離されることなく、上記ＣＭＰ処理を行うことができる。
【００９３】
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４３ａの上面、の一部に接するように酸化物半導体層１４４を形成した後、当該酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図４（Ａ）参照）。
【００９４】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００９５】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００９６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００９７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００９８】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【００９９】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
【０１００】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１０１】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１０２】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層１４４の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１０３】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚膜厚のばらつきも小さくなるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４３ａを形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図４（Ａ）に示すように、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。
【０１０４】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４３ａの表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを適用してもよい。
【０１０５】
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１０６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れないようにし、水や水素の混入が生じないようにする。
【０１０７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１０８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１０９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１０】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。また、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層を形成することで、酸化物半導体層の膜厚に起因して生じるトランジスタの不具合を抑制することができる。
【０１１１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１１２】
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行うことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１１３】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１４】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１１５】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１１６】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１１７】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１１８】
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図４（Ｂ）参照）。
【０１１９】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極１４８ａの一部がソース電極１４２ａおよびドレイン電極１４２ｂと重畳する構造を採用しているが、開示する発明はこれに限定されない。ゲート電極１４８ａの端とソース電極１４２ａの端、および、ゲート電極１４８ａの端とドレイン電極１４２ｂの端が重畳するような構造を採ることもできる。
【０１２０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成する（図４（Ｃ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１２１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１２２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１２３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１２４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図４（Ｃ）参照）。
【０１２５】
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
【０１２６】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けることができる。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を得ることが可能である。
【０１２７】
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。
【０１２８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。
【０１２９】
さらに、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。これにより、下層の配線１１１と電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、配線とトランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタと配線を用いて積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３１】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図５乃至図８を参照して説明する。
【０１３２】
〈半導体装置の構成例〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面を、図５（Ｃ）には半導体装置の回路構成を、それぞれ示す。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、本実施の形態では主として半導体装置の構成について述べるものとする。なお、図５に示す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。
【０１３３】
図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジスタ１６２に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４を備えている。なお、先の実施の形態では、図１（Ａ）において、配線１１１とソース電極１４２ａとが電気的に接続される構成としていたが、本実施の形態においては、トランジスタ１６０のゲート電極１１０とトランジスタ１６２のソース電極１４２ａとが電気的に接続される構成となっている。
【０１３４】
ここで、トランジスタ１６２の半導体材料とトランジスタ１６０の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ１６２の半導体材料を酸化物半導体とし、トランジスタ１６０の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。
【０１３５】
図５におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【０１３６】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【０１３７】
絶縁層１３０は、トランジスタ１６０上に、ゲート電極１１０の上面の少なくとも一部を露出するように形成されており、ゲート電極１１０は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａ（ドレイン電極の場合もある）と電気的に接続される。ここで、絶縁層１３０の表面の一部とゲート電極１１０の上面の一部は、良好な平坦性を有する。絶縁層１３０の表面の一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、ゲート電極１１０の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。なお、本明細書中で、ゲート電極１１０の上面の一部とは、ゲート電極１１０の上面において、被形成表面に水平な領域のことを指す。
【０１３８】
さらに、ゲート電極１１０の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍が好ましい。
【０１３９】
図５におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２の構成と同様である。ただし、本実施の形態においては、配線１１１の代わりにトランジスタ１６０のゲート電極１１０が設けられ、トランジスタ１６２のソース電極１４２ａ（ドレイン電極の場合もある）と、トランジスタ１６０のゲート電極１１０とが接続されている。
【０１４０】
先の実施の形態で示したように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【０１４１】
上記のような構成とし、ゲート電極１１０の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ゲート電極１１０とソース電極１４２ａとの接触面積が小さくなることを防止できるので、ゲート電極１１０とソース電極１４２ａとの接触抵抗を低減することができる。さらに、ゲート電極１１０の上面の一部は良好な平坦性を有するので、ゲート電極１１０とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、ゲート電極１１０とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【０１４２】
また、ＣＭＰ処理などを用いてゲート電極１１０の上面の一部を露出させることで、ゲート電極１１０の上面の端部を研磨し、ゲート電極１１０の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出るゲート電極１１０の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられるゲート電極１１０の構造において、このようななめらかな曲面形状を設けることで、ゲート電極１１０とソース電極１４２ａとを隙間なく密着させることができる。これにより、ゲート電極１１０とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、ゲート電極１１０との交差部で断線するのを防ぐことができる。
【０１４３】
図５における容量素子１６４は、ソース電極１４２ａ（ドレイン電極の場合もある）、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。なお、電極１４８ｂは、トランジスタ１６２におけるゲート電極１４８ａと同様の工程で形成される。
【０１４４】
なお、図５の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【０１４５】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１４６】
なお、開示する発明に係る半導体装置の構成は、図５に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
【０１４７】
また、図５に示す半導体装置は、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層１４３ａを含む絶縁層中に埋め込むような構成の半導体装置としたが、例えば、図６に示すように、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層に埋め込むことなく、絶縁層１３０上に形成するような構成としても良い。ここで、図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、図６（Ｃ）には半導体装置の回路構成を、それぞれ示す。また、図６に示す半導体装置の、図５に示す半導体装置と共通する部分については、同一の符号を用いる。
【０１４８】
図６に示す半導体装置は、図５に示す半導体装置とほぼ同様の構造を有し、トランジスタ１６２は、絶縁層１３０上に形成された酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されるソース電極１４２ａおよびドレイン電極１４２ｂと、酸化物半導体層１４４と重畳して設けられたゲート電極１４８ａと、酸化物半導体層１４４とゲート電極１４８ａとの間に設けられたゲート絶縁層１４６と、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。絶縁層１３０は、トランジスタ１６０上に、トランジスタ１６０のゲート電極１１０の上面の少なくとも一部を露出するように形成されており、ゲート電極１１０は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａまたはドレイン電極１４２ｂと電気的に接続される。また、図６に示す半導体装置のトランジスタ１６０および容量素子１６４も、図５に示す半導体装置とほぼ同様の構造を有する。
【０１４９】
ただし、図６に示す半導体装置においては、酸化物半導体層１４４が絶縁層１３０上に接して形成されるので、絶縁層１３０の表面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１５０】
なお、図６に示すように、トランジスタ１６２において、ソース電極１４２ａ、およびドレイン電極１４２ｂをテーパ形状としても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａまたはドレイン電極１４２ｂ）を、その断面（絶縁層１３０の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について図７および図８を用いて説明する。なお、図７および図８は図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。なお、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主として、トランジスタ１６０の作製方法について説明する。
【０１５２】
まず、半導体材料を含む基板１００を用意する（図７（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１５３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１５４】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
【０１５５】
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図７（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１５６】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図７（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１５７】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図７（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１５８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１５９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１６０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１６１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図７（Ｃ）参照）。
【０１６２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図７（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１６３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１６４】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図８（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１６５】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図８（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１６６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１６７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図８（Ｂ）参照）。絶縁層１３０は、先の実施の形態と同様の材料、構成で形成することができるので、詳細については先の実施の形態を参酌することができる。
【０１６８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図８（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１６９】
次に、絶縁層１３０の表面に平坦化処理を施して、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下の表面を一部に有する絶縁層１３０を形成すると共に、ゲート電極１１０の上面の少なくとも一部を露出させ、且つ、該ゲート電極１１０の上面の一部を該絶縁層１３０の表面の一部より高い位置に形成する（図８（Ｃ）参照）。絶縁層１３０の平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行う。なお、ＣＭＰ処理は、先の実施の形態と同様の方法で行うことができるので、詳細については先の実施の形態を参酌することができる。
【０１７０】
上記ＣＭＰ処理により、絶縁層１３０の表面の少なくとも一部が、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、ゲート電極１１０の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。
【０１７１】
このとき、絶縁層１３０の表面を平坦化すると共に、ゲート電極１１０の上面の少なくとも一部を露出させ、且つ、該ゲート電極１１０の上面の一部を絶縁層１３０の表面の一部より高い位置に形成する。ここで、ゲート電極１１０の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍となるようにするのが好ましい。
【０１７２】
また、ＣＭＰ処理を用いてゲート電極１１０の上面の一部を露出させることで、ゲート電極１１０の上面の端部を研磨し、ゲート電極１１０の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出るゲート電極１１０の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられるゲート電極１１０の構造において、このようななめらかな曲面形状を設けることで、ゲート電極１１０とソース電極１４２ａとを隙間なく密着させることができる。これにより、ゲート電極１１０とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、ゲート電極１１０との交差部で断線するのを防ぐことができる。
【０１７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１７４】
以降の工程については、先の実施の形態において、図３（Ｃ）乃至図３（Ｅ）、図４（Ａ）乃至図４（Ｃ）を用いて説明した方法と同様の方法でトランジスタ１６２を作製することができる。よって、詳細については先の実施の形態を参酌することができる。また、容量素子１６４については、図４（Ｂ）で説明したゲート電極１４８ａを形成する際に、ソース電極１４２ａと重畳するように電極１４８ｂを形成することで作製することができる。
【０１７５】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けることができる。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を得ることが可能である。
【０１７６】
さらに、ゲート電極１１０の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ゲート電極１１０とソース電極１４２ａとの接触面積が小さくなることを防止できるので、ゲート電極１１０とソース電極１４２ａとの接触抵抗を低減することができる。これにより、トランジスタ１６０と電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１７７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７８】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図９を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１７９】
図９（Ａ）に示す、記憶装置として用いることができる半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方は、容量素子１０２０の電極の一方と電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
【０１８０】
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１０１０をオフ状態とすることで、トランジスタ１０００のゲート電極の電位を極めて長時間にわたって保持することが可能である。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタ１０１０の短チャネル効果を抑制し、且つ微細化を達成することができる。そして、容量素子１０２０を有することにより、トランジスタ１０００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子１０２０としては、例えば、先の実施の形態で示した容量素子を用いることができる。
【０１８１】
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。
【０１８２】
ここで、トランジスタ１０００のゲート電極とトランジスタ１０１０ソース電極（ドレイン電極の場合もある）とを、先の実施の形態で示すような構成で電気的に接続することにより、トランジスタ１０００と電気的に接続されたトランジスタ１０１０の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１８３】
また、図９（Ｃ）に示すように、容量素子１０２０を設けない構成とすることも可能である。
【０１８４】
図９（Ａ）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１８５】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極に与えられた電荷が保持される（保持）。
【０１８６】
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電極の電荷は長時間にわたって保持される。
【０１８７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１８８】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１０００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１８９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１９０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１９１】
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１９２】
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１９３】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１９４】
図９（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図９（Ｂ）のように考えることが可能である。つまり、図９（Ｂ）では、トランジスタ１０００および容量素子１０２０が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１９５】
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１０１０のオフ電流によって決定されることになる。
【０１９６】
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１９７】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１９８】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１９９】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０２００】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
【０２０１】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２０２】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
【０２０３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。
【０２０４】
なお、容量素子１０２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ１０００を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１０２０を構成する絶縁層の面積Ｓ１と、トランジスタ１０００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１０２０を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１０２０を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０２０５】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０２０６】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２０７】
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
【０２０８】
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃）において１００ｚＡ（１×１０−１９Ａ）程度以下に低減することは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０２０９】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０２１０】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０２１１】
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。
【０２１２】
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタを用いることにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
【０２１３】
そして、読み出し用のトランジスタのゲート電極と書き込み用のトランジスタのソース電極とを、先の実施の形態で示すような構成で電気的に接続することにより、読み出し用のトランジスタと電気的に接続された書き込み用のトランジスタの発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０２１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１５】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０および図１１を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２１６】
図１０（Ａ）および図１０（Ｂ）は、図９（Ａ）に示す半導体装置（以下、メモリセル１０５０とも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図１０（Ａ）は、メモリセル１０５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１０（Ｂ）は、メモリセル１０５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２１７】
図１０（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０５０を有する。図１０（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２１８】
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
【０２１９】
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモリセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のソース電極は、ソース線と電気的に接続される。
【０２２０】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２２１】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２２】
図１０（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０５０を有する。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
【０２２３】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２４】
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲート電極に与える電位を３種類以上用意して、各メモリセル１０５０が保持する情報量を増加させても良い。例えば、トランジスタ１０００のゲート電極に与える電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２５】
次に、図１０に示す半導体装置などに用いることができる読み出し回路の一例について図１１を用いて説明する。
【０２２６】
図１１（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【０２２７】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２２８】
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態となり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗状態となる。
【０２２９】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
【０２３０】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２３１】
図１１（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも高ければＶｏｕｔは、Ｈｉｇｈ信号を出力し、Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも低ければＶｏｕｔは、Ｌｏｗ信号を出力する。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０２３２】
図１１（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２にそれぞれ与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、Ｖ１の電位がＶ２の電位よりも高ければ、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１の電位がＶ２の電位よりも低ければ、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１とＶ２の電位の差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
【０２３３】
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
【０２３４】
さらに、読み出し用のトランジスタのゲート電極と書き込み用のトランジスタのソース電極とを、先の実施の形態で示すような構成で電気的に接続することにより、読み出し用のトランジスタと電気的に接続された書き込み用のトランジスタの発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、記憶装置として用いることができる半導体装置の３次元高集積化を図ることができる。
【０２３５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３６】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１２を参照して説明する。
【０２３７】
〈半導体装置の平面構成と回路構成〉
図１２（Ａ）乃至図１２（Ｃ）には、先の実施の形態で示した半導体装置を構成するメモリセルの平面図の一例を具体的に示す。また、図１２（Ｄ）には該メモリセルの回路構成を示す。図１２（Ａ）乃至図１２（Ｃ）では、作製工程の順に３つの段階に分けて平面図を示す。
【０２３８】
図１２（Ａ）に示す平面図は、トランジスタ１６０が有する金属化合物領域１２４及びゲート電極１１０を示す。なお、ゲート電極１１０の下方には、チャネル形成領域と、チャネル形成領域上に設けられたゲート絶縁層とが含まれる。また、トランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。
【０２３９】
図１２（Ｂ）に示す平面図は、図１２（Ａ）に示す平面図に加えて、トランジスタ１６２が有するソース電極１４２ａ、ドレイン電極１４２ｂ、酸化物半導体層１４４及びゲート電極１４８ａと、信号線Ｓ１（１４２ｂ）と、信号線Ｓ２（１４８ａ）と、ワード線ＷＬ（１４８ｂ）と、容量素子１６４が有する電極１４８ｂと示す。トランジスタ１６２が有するソース電極１４２ａ及びドレイン電極１４２ｂと、信号線Ｓ１とは、同じ導電層によって形成される。また、トランジスタ１６２が有するゲート電極１４８ａと、容量素子１６４が有する電極１４８ｂと、信号線Ｓ２と、ワード線ＷＬとは、同じ導電層によって形成される。なお、容量素子１６４は、ソース電極１４２ａが一方の電極として機能し、電極１４８ｂが他方の電極として機能する。
【０２４０】
図１２（Ｃ）に示す平面図は、図１２（Ｂ）に示される平面図に加えて、ビット線ＢＬと、ソース線ＳＬと、ビット線ＢＬと金属化合物領域１２４間に形成された開口部１３０ａと、ソース線ＳＬと金属化合物領域１２４間に形成された開口部１３０ｂと、を示す。
【０２４１】
図１２（Ｃ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面構造は、実施の形態２に示した作製方法を用いた場合、図５（Ａ）を参酌することができる。
【０２４２】
図１２（Ｄ）は、図１２（Ａ）乃至図１２（Ｃ）に示したメモリセルの平面図に対応する回路構成を示す。図１２（Ｄ）に示すメモリセルは、ビット線（ＢＬ）、第１信号線（Ｓ１）、ソース線（ＳＬ）、ワード線（ＷＬ）、第２信号線（Ｓ２）を有する。
【０２４３】
ソース電極及びドレイン電極を形成する導電層は、ＣＭＰ工程による平坦化することができる。ＣＭＰ処理を行う場合、表面状態（表面の平坦さ）は、導電層の膜厚にあまり影響を受けないため、導電層の膜厚は適宜選択することが可能である。例えば、膜厚を厚く形成することで（例えば、１５０ｎｍ〜５００ｎｍ）、導電層の抵抗を下げることができ、配線として使用することが可能となる。
【０２４４】
なお、ソース電極及びドレイン電極を形成する導電層に対してＣＭＰ工程を用いない場合には、該導電層上に被覆性良く酸化物半導体層を形成するために、該導電層をテーパ形状とするとともに、導電層の膜厚を薄くする構成が考えられるが、その場合、導電層は高抵抗となるため、配線用途としては不向きである。また、ソース電極およびドレイン電極をテーパ形状とすることでトランジスタ１６２の微細化の妨げとなる。一方、本発明の一態様に係る半導体装置の作製方法によれば、ＣＭＰ工程を用いて、ソース電極およびドレイン電極を形成する導電層の平坦化を行うことで、トランジスタ１６２のソース電極またはドレイン電極をテーパ形状とする必要がなく、また、膜厚を厚くすることも可能となる。したがって、トランジスタ１６２を効果的に微細化することが可能であるとともに、導電層の膜厚を厚くすることで、配線抵抗を縮小することができる。
【０２４５】
また、図１２（Ａ）乃至図１２（Ｃ）に示した平面図は、ソース電極１４２ａを形成する導電層を、第１信号線（Ｓ１）としても用いた例である。このような構成とすることで、第１信号線を他の導電層を用いた場合と比較して、ソース電極またはドレイン電極と第１信号線（Ｓ１）とを接続するための開口部が不要となり、メモリセル面積を縮小することができる。また、第１信号線（Ｓ１）とビット線（ＢＬ）とを異なる導電層で形成することで、これらの配線を重ねることが可能となり、面積を縮小することができる。したがって、このような、平面レイアウトを採用することにより、半導体装置の高集積化が可能である。
【０２４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４７】
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１３を参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
【０２４８】
ＣＰＵのブロック図の一例を図１３に示す。図１３に示されるＣＰＵ１１０１は、タイミングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８などより構成されている。
【０２４９】
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくすることができるので、ＣＰＵ１１０１の低消費電力化を実現できる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。
【０２５０】
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってＣＰＵは構成されている。
【０２５１】
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
【０２５２】
さらに、ＣＰＵ１１０１の各ブロックを構成する回路素子または配線などを積層して構成する際に、微細化されたトランジスタと各回路素子の電極または配線とを、先の実施の形態に示したように接続することにより、微細化されたトランジスタの発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、ＣＰＵ１１０１の３次元高集積化を図ることができる。
【０２５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５４】
（実施の形態７）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１４を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２５５】
図１４（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１４（Ａ）はフォトセンサの等価回路であり、図１４（Ｂ）はフォトセンサの一部を示す断面図である。
【０２５６】
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に電気的に接続されている。
【０２５７】
ここで、図１４（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０２５８】
図１４（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２０４に示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、配線１２４６が埋め込まれた絶縁層１２４８が形成されており、絶縁層１２４８上に、センサとして機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８が設けられている。
【０２５９】
ここで、配線１２４６とトランジスタ１２０４のソース電極またはドレイン電極とを、先の実施の形態で示したように接続することにより、微細化されたトランジスタ１２０４の発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、フォトセンサの３次元高集積化を図ることができる。
【０２６０】
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けられた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
【０２６１】
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けられた電極層１２４４と電気的に接続されている。
【０２６２】
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体層１２２６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層１２２６ｃとしてｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
【０２６３】
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
【０２６４】
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
【０２６５】
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
【０２６６】
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）を用いて形成してもよい。
【０２６７】
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち、格子歪みを有する。柱状または針状の結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
【０２６８】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
【０２６９】
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
【０２７０】
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２３０を遮光することができる。
【０２７１】
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
【０２７２】
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
【０２７３】
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
【０２７４】
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
【０２７５】
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０２７６】
さらに、配線と酸化物半導体を用いたトランジスタのソース電極またはドレイン電極とを、先の実施の形態で示したように接続することにより、微細化されたトランジスタの発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、フォトセンサの３次元高集積化を図ることができる。
【０２７７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７８】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２７９】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２８０】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２８１】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２８２】
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２８３】
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２８４】
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２８５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２８６】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１１ 配線
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１３０ 絶縁層
１３０ａ 開口部
１３０ｂ 開口部
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４３ 絶縁層
１４３ａ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５６ａ 電極
１５６ｂ 電極
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０００ トランジスタ
１０１０ トランジスタ
１０２０ 容量素子
１０５０ メモリセル
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 第１半導体層
１２２６ｂ 第２半導体層
１２２６ｃ 第３半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極層
１２４２ 電極層
１２４４ 電極層
１２４６ 配線
１２４８ 絶縁層
【技術分野】
【０００１】
発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物としては、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、ＧａおよびＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
【０００６】
また、トランジスタの動作の高速化などを達成するためには、トランジスタの微細化が求められている。例えば、特許文献６では、チャネル層の厚さを１０ｎｍ程度以下とした酸化物半導体を用いた薄膜トランジスタが開示され、非特許文献７では、チャネル長を２μｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【特許文献６】特開２０１０−２１１７０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２
【非特許文献２】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５
【非特許文献３】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
【非特許文献７】Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、リーク電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタのように不純物ドーピングによるしきい値制御を適用することができないため、短チャネル効果が現れやすい傾向にある。
【００１０】
また、上述のようにトランジスタを微細化する場合、配線や、トランジスタなどの半導体素子を異なる層で作製して積層構造とすることにより、微細化したトランジスタを活かして半導体装置の高集積化を図ることができる。しかし、微細化したトランジスタの各電極と、異なる層の配線や半導体素子の電極とのコンタクトにおいて、接触抵抗が増大し、トランジスタの発熱量や消費電力が増大するという問題がある。
【００１１】
そこで、開示する発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図ることを目的の一つとする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様は、絶縁層と、絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００１３】
なお、本明細書等において、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さとは、断面曲線に対するＲＭＳ粗さを、測定面に対して適用できるよう、三次元に拡張したものである。基準面から指定面までの偏差の２乗を平均した値の平方根で表現され、次式で与えられる。
【００１４】
【数１】
【００１５】
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
【００１６】
【数２】
【００１７】
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
【００１８】
【数３】
【００１９】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。なお、Ｚ０は下記の式で求められる。
【００２０】
【数４】
【００２１】
なお、本明細書等において、二乗平均平方根（ＲＭＳ）粗さは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて得られるＡＦＭ像から、１０ｎｍ×１０ｎｍの領域、好ましくは１００ｎｍ×１００ｎｍの領域、より好ましくは１μｍ×１μｍの領域において算出されるものである。
【００２２】
開示する発明の他の一態様は、絶縁層と、絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ゲート電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２３】
開示する発明の他の一態様は、第１の絶縁層と、第１の絶縁層中に埋め込まれた配線と、第１の絶縁層上の第２の絶縁層と、第２の絶縁層中に埋め込まれたソース電極およびドレイン電極と、第２の絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、酸化物半導体層と重畳して、ゲート絶縁層上に設けられたゲート電極と、を有し、第１の絶縁層は、配線の上面の少なくとも一部を露出するように形成され、配線は、その上面の一部が第１の絶縁層の表面の一部より高い位置に存在し、且つ、第１の絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、第２の絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２４】
なお、上記配線の側面の一部も露出されていてもよい。
【００２５】
開示する発明の他の一態様は、第１のトランジスタと、第１のトランジスタ上に設けられた絶縁層と、絶縁層を介して第１のトランジスタ上に設けられた第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、酸化物半導体層を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と、第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、絶縁層は、第１のゲート電極の上面の少なくとも一部を露出するように第１のトランジスタ上に形成され、第１のゲート電極は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、第２のソース電極または第２のドレイン電極と電気的に接続し、絶縁層表面の一部であって、第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２６】
開示する発明の他の一態様は、第１のトランジスタと、第１のトランジスタ上に設けられた第１の絶縁層と、第１の絶縁層を介して第１のトランジスタ上に設けられた第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、第２の絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、第２の絶縁層表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域を覆う第２のゲート絶縁層と、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、第１の絶縁層は、第１のゲート電極の上面の少なくとも一部を露出するように第１のトランジスタ上に形成され、第１のゲート電極は、その上面の一部が第１の絶縁層の表面の一部より高い位置に存在し、且つ、第１の絶縁層から露出した領域において、第２のソース電極または第２のドレイン電極と電気的に接続し、第２の絶縁層表面の一部であって、第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。
【００２７】
なお、上記第１のゲート電極の側面の一部も露出されていてもよい。また、第１のチャネル形成領域と、第２のチャネル形成領域とは、異なる半導体材料を含んで構成されることが好ましい。
【００２８】
開示する発明の他の一態様は、配線が埋め込まれた第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、配線の上面の少なくとも一部を露出させ、且つ、該配線の上面の一部を第１の絶縁層の表面の一部より高い位置に存在させ、第１の絶縁層および配線の表面に、ソース電極およびドレイン電極を形成し、第１の絶縁層と配線から露出した領域において、ソース電極またはドレイン電極は電気的に接続され、ソース電極およびドレイン電極を覆うように第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、ソース電極およびドレイン電極の上面の少なくとも一部を露出させ、平坦化処理が施された第２の絶縁層の表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層を形成し、酸化物半導体層を覆うゲート絶縁層を形成し、酸化物半導体層と重畳して、ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法である。
【００２９】
開示する発明の他の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のチャネル形成領域と重畳する、第１のゲート絶縁層上の第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタを形成し、第１のトランジスタを覆うように第１の絶縁層を形成し、第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、第１のゲート電極の上面の少なくとも一部を露出させ、且つ、該第１のゲート電極の上面の一部を第１の絶縁層の表面の一部より高い位置に存在させ、第１の絶縁層第１のゲート電極の表面に、第２のソース電極および第２のドレイン電極を形成し、第１の絶縁層と第１のゲート電極から露出した領域において、第２のソース電極または第２のドレイン電極は電気的に接続され、第２のソース電極および第２のドレイン電極を覆うように第２の絶縁層を形成し、第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、第２のソース電極および第２のドレイン電極の上面の少なくとも一部を露出させ、平坦化処理が施された第２の絶縁層の表面、第２のソース電極表面、および第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域を形成し、第２のチャネル形成領域を覆う第２のゲート絶縁層を形成し、第２のチャネル形成領域と重畳して、第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置の作製方法である。
【００３０】
なお、平坦化処理は、ＣＭＰ処理によって行われることが好ましい。
【００３１】
なお、上記トランジスタのチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。また、ゲート絶縁層として、酸化ハフニウムなどの高誘電率材料を用いる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。すなわち、半導体装置の微細化が容易になる。また、酸化物半導体層としては、高純度化され、真性化された酸化物半導体を用いる。これにより、酸化物半導体層のキャリア密度を、例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満とし、トランジスタのオフ電流を、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下とし、また、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることができる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。また、ゲート電極は、ソース電極およびドレイン電極と重畳する構造としても良いし、ゲート電極の端のみが、ソース電極の端、およびドレイン電極の端と重畳するような構造としても良い。
【００３２】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００３３】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３４】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００３６】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００３７】
開示する発明の一態様は、極めて平坦な領域にトランジスタのチャネル形成領域が設けられることにより、トランジスタが微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタを提供することができる。
【００３８】
さらに、開示する発明の一態様は、下層の配線または電極の上面の一部を、絶縁層の表面の一部より高い位置に形成することにより、下層の配線または電極と、上層のトランジスタの電極との接触面積が小さくなることを防止できるので、下層の配線または電極と、上層のトランジスタの電極との接触抵抗を低減することができる。これにより、下層の配線または電極と電気的に接続された上層のトランジスタの発熱量や消費電力を低減することができるので、上層のトランジスタの発熱量や消費電力を低減しつつ、下層の配線または電極と、上層のトランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタと配線または電極を用いて積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【図面の簡単な説明】
【００３９】
【図１】半導体装置の構成例を示す断面図。
【図２】半導体装置の構成例を示す断面図。
【図３】半導体装置の作製工程を示す断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の構成例を示す断面図、平面図、および回路図。
【図６】半導体装置の構成例を示す断面図、平面図、および回路図。
【図７】半導体装置の作製工程を示す断面図。
【図８】半導体装置の作製工程を示す断面図。
【図９】半導体装置の応用例を示す図。
【図１０】半導体装置の応用例を示す図。
【図１１】半導体装置の応用例を示す図。
【図１２】半導体装置の応用例を示す図。
【図１３】半導体装置の応用例を示す図。
【図１４】半導体装置の応用例を示す図。
【図１５】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００４０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図４を参照して説明する。
【００４４】
〈半導体装置の構成例〉
図１（Ａ）に、配線１１１が埋め込まれた絶縁層１３０上に形成され、且つ配線１１１と、ソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２から構成される、半導体装置の構成例を示す。
【００４５】
図１（Ａ）に示すトランジスタ１６２は、配線１１１が埋め込まれた絶縁層１３０上に形成された絶縁層１４３ａと、絶縁層１４３ａを含む絶縁層中に埋め込まれたソース電極１４２ａ、ドレイン電極１４２ｂと、上記絶縁層１４３ａの上面、ソース電極１４２ａの上面、およびドレイン電極１４２ｂの上面、の一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。
【００４６】
絶縁層１３０は、配線１１１の上面の少なくとも一部を露出するように形成されており、配線１１１は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａ（ドレイン電極の場合もある）と電気的に接続される。ここで、絶縁層１３０および配線１１１は、基板などの被形成表面上に形成されており、絶縁層１３０の表面の一部と配線１１１の上面の一部は、良好な平坦性を有する。絶縁層１３０の表面の一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、配線１１１の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。なお、本明細書中で、配線１１１の上面の一部とは、配線１１１の上面において、被形成表面に水平な領域のことを指す。また、本明細書中で、絶縁層１３０の表面の一部とは、絶縁層１３０の表面において、被形成表面に水平な領域のことを指す。
【００４７】
さらに、配線１１１の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍が好ましい。
【００４８】
このように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できる。例えば、図１（Ｂ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より低い位置に形成すると、絶縁層１３０から露出された配線１１１の上面において、ソース電極１４２ａと接触しない領域が形成されやすくなる。それに対して、図１（Ａ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成すると、絶縁層１３０から露出された配線１１１の上面全体で、配線１１１とソース電極１４２ａとを接触させることができる。なお、配線１１１の側面の一部も絶縁層１３０から露出させる場合は、配線１１１の側面の一部においても、配線１１１とソース電極１４２ａとを接触させることができる。
【００４９】
よって、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。さらに、配線１１１の上面の一部は良好な平坦性を有するので、配線１１１とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、配線１１１とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【００５０】
また、ＣＭＰ処理などを用いて配線１１１の上面の一部を露出させることで、配線１１１の上面の端部を研磨し、配線１１１の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出る配線１１１の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられる配線１１１の構造において、このようななめらかな曲面形状を設けることで、配線１１１とソース電極１４２ａとを隙間なく密着させることができる。これにより、配線１１１とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、配線１１１との交差部でソース電極１４２ａが断線するのを防ぐことができる。
【００５１】
さらに、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの界面が平面的ではなく立体的になるので、配線１１１とソース電極１４２ａとの密着性が向上し、配線１１１とソース電極１４２ａとの貼り合わせの物理的強度が向上し得る。
【００５２】
また、図１（Ａ）に示すように、トランジスタの活性層に酸化物半導体を用いることで、良好な特性を得ることができる。例えば、トランジスタのＳ値を６５ｍＶ／ｄｅｃ以下、好ましくは６３ｍＶ／ｄｅｃ未満とすることも可能である。また、図１（Ａ）に示すように、トランジスタの活性層として用いる酸化物半導体層のチャネル形成領域に相当する部分の断面形状は、平坦な形状とすることが好ましい。
【００５３】
また、絶縁層１４３ａの上面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。絶縁層１４３ａの上端部とソース電極１４２ａの上端部とが接する部分の高低差、または絶縁層１４３ａの上端部とドレイン電極１４２ｂの上端部とが接する部分の高低差は、５ｎｍ未満とするのが好ましい。
【００５４】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【００５５】
また、絶縁層１３０の平坦性を高めることで、酸化物半導体層１４４の膜厚のばらつきを小さくして、トランジスタ１６２の特性を向上させることができる。また、大きな高低差に起因して生じうる被覆性の低下を抑制し、酸化物半導体層１４４の段切れ（断線）や接続不良を防止することができる。
【００５６】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。また、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、酸化物半導体層の膜厚に起因して生じるトランジスタの不具合を抑制することができる。
【００５７】
なお、非特許文献７などに開示されているように、キャリア密度が２×１０１９／ｃｍ３と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといった比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。つまり、このような材料を用いて作製されたチャネル長が２μｍ未満のトランジスタは、現実的には使い物にならない。一方で、高純度化され、真性または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタを容易に実現することが可能である。
【００５８】
なお、開示する発明の一態様に係る半導体装置の構成は、図１（Ａ）に示す半導体装置の構成に限られるものではない。図１（Ａ）に示す半導体装置は、配線１１１とソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２から構成される半導体装置としたが、例えば、図２（Ａ）に示すような、配線１１１とゲート電極１４８ａとが電気的に接続されるトランジスタ１６２から構成される半導体装置としても良い。図２（Ａ）に示す半導体装置において、図１（Ａ）に示す半導体装置と共通する部分については、同一の符号を用いる。
【００５９】
図２（Ａ）に示す半導体装置は、配線１１１と電気的に接続されるソース電極１４２ａと、ドレイン電極１４２ｂと、酸化物半導体層１４４、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に設けられた開口に形成され、ソース電極１４２ａと電気的に接続される電極１５６ａと、絶縁層１５２上に形成され、電極１５６ａと電気的に接続される配線１５８と、絶縁層１５０および絶縁層１５２に設けられた開口に形成され、配線１５８およびゲート電極１４８ａと電気的に接続される電極１５６ｂと、を有する。なお、図２（Ａ）に示す半導体装置の他の部分については、図１（Ａ）に示す半導体装置と同様である。このような構成とすることにより、トランジスタ１６２のゲート電極１４８ａと、下層に形成された配線１１１とが電気的に接続される構成の半導体装置とすることができる。
【００６０】
また、図１（Ａ）に示す半導体装置は、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層１４３ａを含む絶縁層中に埋め込むような構成の半導体装置としたが、例えば、図２（Ｂ）に示すように、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層に埋め込むことなく、絶縁層１３０上に形成するような構成としても良い。図２（Ｂ）に示す半導体装置において、図１（Ａ）に示す半導体装置と共通する部分については、同一の符号を用いる。
【００６１】
図２（Ｂ）に示す半導体装置は、図１（Ａ）に示す半導体装置とほぼ同様の構造を有し、配線１１１が埋め込まれた絶縁層１３０上に形成された酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されるソース電極１４２ａおよびドレイン電極１４２ｂと、酸化物半導体層１４４と重畳して設けられたゲート電極１４８ａと、酸化物半導体層１４４とゲート電極１４８ａとの間に設けられたゲート絶縁層１４６と、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。絶縁層１３０は、配線１１１の上面の少なくとも一部を露出するように形成されており、配線１１１は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａまたはドレイン電極１４２ｂと電気的に接続される。
【００６２】
ただし、図２（Ｂ）に示す半導体装置においては、酸化物半導体層１４４が絶縁層１３０上に接して形成されるので、絶縁層１３０の表面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【００６３】
なお、図２（Ｂ）に示すように、トランジスタ１６２において、ソース電極１４２ａ、およびドレイン電極１４２ｂをテーパ形状としても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａまたはドレイン電極１４２ｂ）を、その断面（絶縁層１３０の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００６４】
また、図２（Ｂ）に示す半導体装置も、図２（Ａ）に示す半導体装置と同様の構造とすることにより、配線１１１とゲート電極１４８ａとが電気的に接続された構成の半導体装置とすることができる。
【００６５】
〈半導体装置の作製方法例〉
次に、上記半導体装置の作製方法の例について、図３および図４を参照して説明する。ここで、図３および図４は図１（Ａ）に示す、配線１１１が埋め込まれた絶縁層１３０上に形成され、且つ配線１１１と、ソース電極１４２ａにおいて電気的に接続されるトランジスタ１６２の作製方法の例について示す図である。
【００６６】
以下、図３および図４について説明する。まず、被形成表面を有する基板上に、絶縁層１３０と該絶縁層１３０に埋め込まれた配線１１１とを形成する（図３（Ａ）参照）。
【００６７】
被形成表面を有する基板として使用することができるものに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を基体として用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを基体として適用することが可能であり、さらに、これらの基板上に半導体素子が設けられているものを基体として用いてもよい。また、被形成表面を有する基板上には下地膜が形成されていても良い。
【００６８】
なお、基板の被形成表面は、十分に平坦な表面であることが望ましい。例えば、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）である被形成表面を適用する。このような表面にトランジスタ１６２を形成することで、その特性を十分に向上させることができる。なお、基板の被形成表面が平坦性に乏しい場合には、当該表面にＣＭＰ（化学的機械的研磨）処理やエッチング処理などを適用して、上述のような平坦性を確保することが望ましい。なお、ＣＭＰ処理の詳細については、後の絶縁層１４３に対するＣＭＰ処理の記載を参酌できる。
【００６９】
ここで、配線１１１は、基板の被形成表面上に導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。
【００７０】
また、絶縁層１３０は、配線１１１を覆うように形成する。絶縁層１３０は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１３０を単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。例えば、絶縁層１３０として酸化シリコン上に酸化窒化シリコンを積層した構造を用いても良い。絶縁層１３０を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層１３０に容易にＣＭＰ処理を施すことができる。
【００７１】
なお、本明細書中において、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものを指し、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものを指す。
【００７２】
次に、絶縁層１３０の表面に平坦化処理を施して、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下の表面を一部に有する絶縁層１３０を形成すると共に、配線１１１の上面の少なくとも一部を露出させ、且つ、該配線１１１の上面の一部を該絶縁層１３０の表面の一部より高い位置に形成する（図３（Ｂ）参照）。絶縁層１３０の平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行う。
【００７３】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００７４】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１３０の表面の平坦性をさらに向上させることができる。
【００７５】
上記ＣＭＰ処理により、絶縁層１３０の表面の少なくとも一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、配線１１１の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。
【００７６】
このとき、絶縁層１３０の表面を平坦化すると共に、配線１１１の上面の少なくとも一部を露出させ、且つ、該配線１１１の上面の一部を絶縁層１３０の表面の一部より高い位置に形成する。ここで、配線１１１の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍となるようにするのが好ましい。
【００７７】
また、ＣＭＰ処理を用いて配線１１１の上面の一部を露出させることで、配線１１１の上面の端部を研磨し、配線１１１の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出る配線１１１の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられる配線１１１の構造において、このようななめらかな曲面形状を設けることで、配線１１１とソース電極１４２ａとを隙間なく密着させることができる。これにより、配線１１１とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、配線１１１との交差部で断線するのを防ぐことができる。
【００７８】
次に、絶縁層１３０の表面上に、配線１１１と該配線１１１が絶縁層１３０から露出した領域において電気的に接続されるように、ソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図３（Ｃ）参照）。
【００７９】
ソース電極１４２ａおよびドレイン電極１４２ｂは、絶縁層１３０上に、配線１１１と接するように導電層を形成し、当該導電層を選択的にエッチングすることによって形成できる。
【００８０】
上記の導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００８１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００８２】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００８３】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパ形状となるように行っても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。
【００８４】
トランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く、焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８５】
上記のように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。さらに、配線１１１の上面の一部は良好な平坦性を有するので、配線１１１とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、配線１１１とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【００８６】
また、図３（Ｃ）に示すように、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ソース電極１４２ａの配線１１１と重畳する領域が盛り上がった形状となるが、この部分を、ＣＭＰ処理などを用いて除去することにより、ソース電極１４２ａの上面を平坦化することもできる。これにより、後の工程で形成する酸化物半導体層１４４とソース電極１４２ａとの接触抵抗を低減することができるので、トランジスタ１６２の発熱量や消費電力を低減し、トランジスタ１６２の移動度を向上させることができる。また、高低差に起因する酸化物半導体層１４４やゲート絶縁層１４６の段切れ（断線）などを防止することも可能である。
【００８７】
次に、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うように絶縁層１４３を形成する（図３（Ｄ）参照）。
【００８８】
絶縁層１４３は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４３には、後に酸化物半導体層１４４が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層１４３の形成方法に特に限定はないが、酸化物半導体層１４４と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をはじめとする他の成膜法を用いても良い。
【００８９】
次に、絶縁層１４３をＣＭＰ（化学的機械的研磨）処理によって平坦化して、絶縁層１４３ａを形成する（図３（Ｅ）参照）。ここでは、ソース電極１４２ａおよびドレイン電極１４２ｂの表面の少なくとも一部が露出する条件でＣＭＰ処理を行う。また、当該ＣＭＰ処理は、絶縁層１４３ａ表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）となる条件で行う。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層１４４が形成される表面の平坦性を向上させ、トランジスタ１６２の特性を向上させることができる。
【００９０】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１４３ａの表面の平坦性をさらに向上させることができる。
【００９１】
上記のＣＭＰ処理により、絶縁層１４３ａの上端部とソース電極１４２ａの上端部とが接する部分の高低差、または絶縁層１４３ａの上端部とドレイン電極１４２ｂの上端部と接する部分の高低差を、５ｎｍ未満とすることができる。
【００９２】
なお、上記ＣＭＰ処理により、ソース電極１４２ａと配線１１１との界面には大きなストレスが掛かる場合がある。しかし、配線１１１とソース電極１４２ａとの界面が立体的に構成されていることにより、配線１１１とソース電極１４２ａとの密着性が向上し、配線１１１とソース電極１４２ａとの貼り合わせの物理的強度が向上しているので、ソース電極１４２ａが剥離されることなく、上記ＣＭＰ処理を行うことができる。
【００９３】
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４３ａの上面、の一部に接するように酸化物半導体層１４４を形成した後、当該酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図４（Ａ）参照）。
【００９４】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００９５】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００９６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００９７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００９８】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
【００９９】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
【０１００】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１０１】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１０２】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層１４４の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１０３】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚膜厚のばらつきも小さくなるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４３ａを形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図４（Ａ）に示すように、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。
【０１０４】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４３ａの表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを適用してもよい。
【０１０５】
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１０６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れないようにし、水や水素の混入が生じないようにする。
【０１０７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１０８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１０９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１０】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。また、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層を形成することで、酸化物半導体層の膜厚に起因して生じるトランジスタの不具合を抑制することができる。
【０１１１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１１２】
酸化物半導体層１４４の形成後には、当該酸化物半導体層１４４を島状の酸化物半導体層に加工しても良い。島状の酸化物半導体層への加工は、例えば、エッチングによって行うことができる。エッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１１３】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１４】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１１５】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１１６】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１１７】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１１８】
次に、ゲート絶縁層１４６上にゲート電極１４８ａを形成する（図４（Ｂ）参照）。
【０１１９】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。なお、ここでは、ゲート電極１４８ａの一部がソース電極１４２ａおよびドレイン電極１４２ｂと重畳する構造を採用しているが、開示する発明はこれに限定されない。ゲート電極１４８ａの端とソース電極１４２ａの端、および、ゲート電極１４８ａの端とドレイン電極１４２ｂの端が重畳するような構造を採ることもできる。
【０１２０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成する（図４（Ｃ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１２１】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１２２】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１２３】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
【０１２４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図４（Ｃ）参照）。
【０１２５】
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
【０１２６】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けることができる。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を得ることが可能である。
【０１２７】
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４の水素等のドナーに起因するキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、上述の構成を採用する場合、トランジスタのオフ電流を、理論的には１×１０−２４Ａ／μｍ〜１×１０−３０Ａ／μｍとすることが可能である。
【０１２８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。
【０１２９】
さらに、配線１１１の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、配線１１１とソース電極１４２ａとの接触面積が小さくなることを防止できるので、配線１１１とソース電極１４２ａとの接触抵抗を低減することができる。これにより、下層の配線１１１と電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、配線とトランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタと配線を用いて積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３１】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図５乃至図８を参照して説明する。
【０１３２】
〈半導体装置の構成例〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面を、図５（Ｃ）には半導体装置の回路構成を、それぞれ示す。なお、当該半導体装置の動作の詳細については後の実施の形態において詳述するから、本実施の形態では主として半導体装置の構成について述べるものとする。なお、図５に示す半導体装置は、所定の機能を有する半導体装置の一例であって、開示する発明の半導体装置をもれなく表現したものではない。開示する発明に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。
【０１３３】
図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示される半導体装置は、先の実施の形態で説明したトランジスタ１６２に加え、トランジスタ１６２下部のトランジスタ１６０、および容量素子１６４を備えている。なお、先の実施の形態では、図１（Ａ）において、配線１１１とソース電極１４２ａとが電気的に接続される構成としていたが、本実施の形態においては、トランジスタ１６０のゲート電極１１０とトランジスタ１６２のソース電極１４２ａとが電気的に接続される構成となっている。
【０１３４】
ここで、トランジスタ１６２の半導体材料とトランジスタ１６０の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ１６２の半導体材料を酸化物半導体とし、トランジスタ１６０の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とすることができる。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。
【０１３５】
図５におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
【０１３６】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【０１３７】
絶縁層１３０は、トランジスタ１６０上に、ゲート電極１１０の上面の少なくとも一部を露出するように形成されており、ゲート電極１１０は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａ（ドレイン電極の場合もある）と電気的に接続される。ここで、絶縁層１３０の表面の一部とゲート電極１１０の上面の一部は、良好な平坦性を有する。絶縁層１３０の表面の一部は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、ゲート電極１１０の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。なお、本明細書中で、ゲート電極１１０の上面の一部とは、ゲート電極１１０の上面において、被形成表面に水平な領域のことを指す。
【０１３８】
さらに、ゲート電極１１０の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍が好ましい。
【０１３９】
図５におけるトランジスタ１６２の構成は、先の実施の形態におけるトランジスタ１６２の構成と同様である。ただし、本実施の形態においては、配線１１１の代わりにトランジスタ１６０のゲート電極１１０が設けられ、トランジスタ１６２のソース電極１４２ａ（ドレイン電極の場合もある）と、トランジスタ１６０のゲート電極１１０とが接続されている。
【０１４０】
先の実施の形態で示したように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
【０１４１】
上記のような構成とし、ゲート電極１１０の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ゲート電極１１０とソース電極１４２ａとの接触面積が小さくなることを防止できるので、ゲート電極１１０とソース電極１４２ａとの接触抵抗を低減することができる。さらに、ゲート電極１１０の上面の一部は良好な平坦性を有するので、ゲート電極１１０とソース電極１４２ａとの密着性が良好になり、接触抵抗をより低減することができる。これにより、ゲート電極１１０とソース電極１４２ａとが電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができる。
【０１４２】
また、ＣＭＰ処理などを用いてゲート電極１１０の上面の一部を露出させることで、ゲート電極１１０の上面の端部を研磨し、ゲート電極１１０の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出るゲート電極１１０の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられるゲート電極１１０の構造において、このようななめらかな曲面形状を設けることで、ゲート電極１１０とソース電極１４２ａとを隙間なく密着させることができる。これにより、ゲート電極１１０とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、ゲート電極１１０との交差部で断線するのを防ぐことができる。
【０１４３】
図５における容量素子１６４は、ソース電極１４２ａ（ドレイン電極の場合もある）、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。なお、電極１４８ｂは、トランジスタ１６２におけるゲート電極１４８ａと同様の工程で形成される。
【０１４４】
なお、図５の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
【０１４５】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、上記半導体装置の占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１４６】
なお、開示する発明に係る半導体装置の構成は、図５に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
【０１４７】
また、図５に示す半導体装置は、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層１４３ａを含む絶縁層中に埋め込むような構成の半導体装置としたが、例えば、図６に示すように、ソース電極１４２ａおよびドレイン電極１４２ｂを、絶縁層に埋め込むことなく、絶縁層１３０上に形成するような構成としても良い。ここで、図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、図６（Ｃ）には半導体装置の回路構成を、それぞれ示す。また、図６に示す半導体装置の、図５に示す半導体装置と共通する部分については、同一の符号を用いる。
【０１４８】
図６に示す半導体装置は、図５に示す半導体装置とほぼ同様の構造を有し、トランジスタ１６２は、絶縁層１３０上に形成された酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されるソース電極１４２ａおよびドレイン電極１４２ｂと、酸化物半導体層１４４と重畳して設けられたゲート電極１４８ａと、酸化物半導体層１４４とゲート電極１４８ａとの間に設けられたゲート絶縁層１４６と、を有する。また、トランジスタ１６２上に、ゲート絶縁層１４６、ゲート電極１４８ａなどを覆うように、絶縁層１５０および絶縁層１５２を形成しても良い。絶縁層１３０は、トランジスタ１６０上に、トランジスタ１６０のゲート電極１１０の上面の少なくとも一部を露出するように形成されており、ゲート電極１１０は、その上面の一部が絶縁層１３０の表面の一部より高い位置に存在し、且つ、絶縁層１３０から露出した領域において、ソース電極１４２ａまたはドレイン電極１４２ｂと電気的に接続される。また、図６に示す半導体装置のトランジスタ１６０および容量素子１６４も、図５に示す半導体装置とほぼ同様の構造を有する。
【０１４９】
ただし、図６に示す半導体装置においては、酸化物半導体層１４４が絶縁層１３０上に接して形成されるので、絶縁層１３０の表面の一部（特に、被形成表面に水平な領域をいう）であって酸化物半導体層１４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１５０】
なお、図６に示すように、トランジスタ１６２において、ソース電極１４２ａ、およびドレイン電極１４２ｂをテーパ形状としても良い。テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａまたはドレイン電極１４２ｂ）を、その断面（絶縁層１３０の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について図７および図８を用いて説明する。なお、図７および図８は図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。なお、トランジスタ１６２の作製方法は先の実施の形態と同様であるため、ここでは主として、トランジスタ１６０の作製方法について説明する。
【０１５２】
まず、半導体材料を含む基板１００を用意する（図７（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１５３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１５４】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
【０１５５】
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図７（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１５６】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図７（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１５７】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図７（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１５８】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１５９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１６０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１６１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図７（Ｃ）参照）。
【０１６２】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図７（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１６３】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１６４】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図８（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１６５】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図８（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１６６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１６７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図８（Ｂ）参照）。絶縁層１３０は、先の実施の形態と同様の材料、構成で形成することができるので、詳細については先の実施の形態を参酌することができる。
【０１６８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図８（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１６９】
次に、絶縁層１３０の表面に平坦化処理を施して、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下の表面を一部に有する絶縁層１３０を形成すると共に、ゲート電極１１０の上面の少なくとも一部を露出させ、且つ、該ゲート電極１１０の上面の一部を該絶縁層１３０の表面の一部より高い位置に形成する（図８（Ｃ）参照）。絶縁層１３０の平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行う。なお、ＣＭＰ処理は、先の実施の形態と同様の方法で行うことができるので、詳細については先の実施の形態を参酌することができる。
【０１７０】
上記ＣＭＰ処理により、絶縁層１３０の表面の少なくとも一部が、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。また、ゲート電極１１０の上面の一部は、二乗平均平方根（ＲＭＳ）粗さを２ｎｍ以下とすることが好ましい。
【０１７１】
このとき、絶縁層１３０の表面を平坦化すると共に、ゲート電極１１０の上面の少なくとも一部を露出させ、且つ、該ゲート電極１１０の上面の一部を絶縁層１３０の表面の一部より高い位置に形成する。ここで、ゲート電極１１０の上面の一部と絶縁層１３０の表面の一部との高低差は、ゲート絶縁層１４６の膜厚の０．１倍乃至５倍となるようにするのが好ましい。
【０１７２】
また、ＣＭＰ処理を用いてゲート電極１１０の上面の一部を露出させることで、ゲート電極１１０の上面の端部を研磨し、ゲート電極１１０の上面の端部を滑らかな形状とすることができる。より好ましくは、絶縁層１３０の表面から、突き出るゲート電極１１０の上端部にかけてなめらかな曲面が形成されるような形状とすることができる。絶縁層１３０から上端部が突出するように設けられるゲート電極１１０の構造において、このようななめらかな曲面形状を設けることで、ゲート電極１１０とソース電極１４２ａとを隙間なく密着させることができる。これにより、ゲート電極１１０とソース電極１４２ａとの接触抵抗をより低減することができる。また、ソース電極１４２ａの膜厚を薄くする場合でも、ゲート電極１１０との交差部で断線するのを防ぐことができる。
【０１７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１７４】
以降の工程については、先の実施の形態において、図３（Ｃ）乃至図３（Ｅ）、図４（Ａ）乃至図４（Ｃ）を用いて説明した方法と同様の方法でトランジスタ１６２を作製することができる。よって、詳細については先の実施の形態を参酌することができる。また、容量素子１６４については、図４（Ｂ）で説明したゲート電極１４８ａを形成する際に、ソース電極１４２ａと重畳するように電極１４８ｂを形成することで作製することができる。
【０１７５】
上述のように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５ｎｍ以下）という極めて平坦な領域にトランジスタ１６２のチャネル形成領域が設けることができる。これにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を得ることが可能である。
【０１７６】
さらに、ゲート電極１１０の上面の一部を、絶縁層１３０の表面の一部より高い位置に形成することにより、ゲート電極１１０とソース電極１４２ａとの接触面積が小さくなることを防止できるので、ゲート電極１１０とソース電極１４２ａとの接触抵抗を低減することができる。これにより、トランジスタ１６０と電気的に接続されたトランジスタ１６２の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１７７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７８】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図９を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１７９】
図９（Ａ）に示す、記憶装置として用いることができる半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１０００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方は、容量素子１０２０の電極の一方と電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１０２０の電極の他方は電気的に接続されている。
【０１８０】
ここで、トランジスタ１０１０には、酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１０１０をオフ状態とすることで、トランジスタ１０００のゲート電極の電位を極めて長時間にわたって保持することが可能である。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタ１０１０の短チャネル効果を抑制し、且つ微細化を達成することができる。そして、容量素子１０２０を有することにより、トランジスタ１０００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子１０２０としては、例えば、先の実施の形態で示した容量素子を用いることができる。
【０１８１】
また、トランジスタ１０００には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示したトランジスタを用いることができる。
【０１８２】
ここで、トランジスタ１０００のゲート電極とトランジスタ１０１０ソース電極（ドレイン電極の場合もある）とを、先の実施の形態で示すような構成で電気的に接続することにより、トランジスタ１０００と電気的に接続されたトランジスタ１０１０の発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０１８３】
また、図９（Ｃ）に示すように、容量素子１０２０を設けない構成とすることも可能である。
【０１８４】
図９（Ａ）に示す半導体装置では、トランジスタ１０００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１８５】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ１０００のゲート電極、および容量素子１０２０に与えられる。すなわち、トランジスタ１０００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極に与えられた電荷が保持される（保持）。
【０１８６】
トランジスタ１０１０のオフ電流は極めて小さいから、トランジスタ１０００のゲート電極の電荷は長時間にわたって保持される。
【０１８７】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１０００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１０００をｎチャネル型とすると、トランジスタ１０００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１０００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１０００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１０００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１０００は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１０００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１８８】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１０００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１０００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１８９】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１０１０がオン状態となる電位にして、トランジスタ１０１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１０００のゲート電極および容量素子１０２０に与えられる。その後、第４の配線の電位を、トランジスタ１０１０がオフ状態となる電位にして、トランジスタ１０１０をオフ状態とすることにより、トランジスタ１０００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１９０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１９１】
なお、トランジスタ１０１０のソース電極またはドレイン電極は、トランジスタ１０００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１０１０のソース電極またはドレイン電極とトランジスタ１０００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１０１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１０１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１０１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１０１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１９２】
例えば、トランジスタ１０１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１０２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１９３】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１９４】
図９（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図９（Ｂ）のように考えることが可能である。つまり、図９（Ｂ）では、トランジスタ１０００および容量素子１０２０が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１０２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１０２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１０００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１０００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１９５】
トランジスタ１０１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１０１０のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１０１０のオフ電流によって決定されることになる。
【０１９６】
逆に、当該条件を満たさない場合には、トランジスタ１０１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１０１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１９７】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１９８】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１０００のゲート絶縁層や容量素子１０２０の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１９９】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０２００】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
【０２０１】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０２０２】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
【０２０３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。
【０２０４】
なお、容量素子１０２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ１０００を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１０２０を構成する絶縁層の面積Ｓ１と、トランジスタ１０００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１０２０を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１０２０を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０２０５】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０２０６】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２０７】
以上示したように、開示する発明の一態様に係る半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
【０２０８】
通常のシリコン半導体では、リーク電流（オフ電流）を、使用時の温度（例えば、２５℃）において１００ｚＡ（１×１０−１９Ａ）程度以下に低減することは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０２０９】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０２１０】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０２１１】
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。
【０２１２】
さらに、書き込み用のトランジスタとして、先の実施の形態に示すトランジスタを用いることにより、書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
【０２１３】
そして、読み出し用のトランジスタのゲート電極と書き込み用のトランジスタのソース電極とを、先の実施の形態で示すような構成で電気的に接続することにより、読み出し用のトランジスタと電気的に接続された書き込み用のトランジスタの発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、半導体装置の３次元高集積化を図ることができる。
【０２１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１５】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０および図１１を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２１６】
図１０（Ａ）および図１０（Ｂ）は、図９（Ａ）に示す半導体装置（以下、メモリセル１０５０とも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図１０（Ａ）は、メモリセル１０５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１０（Ｂ）は、メモリセル１０５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２１７】
図１０（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル１０５０を有する。図１０（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２１８】
各メモリセル１０５０において、トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
【０２１９】
また、メモリセル１０５０が有するトランジスタ１０００のソース電極は、隣接するメモリセル１０５０のトランジスタ１０００のドレイン電極と電気的に接続され、メモリセル１０５０が有するトランジスタ１０００のドレイン電極は、隣接するメモリセル１０５０のトランジスタ１０００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１０５０が有するトランジスタ１０００のソース電極は、ソース線と電気的に接続される。
【０２２０】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１０１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１０１０をオン状態にする。これにより、指定した行のトランジスタ１０００のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２２１】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１０００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２２】
図１０（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１０５０を有する。各トランジスタ１０００のゲート電極と、トランジスタ１０１０のソース電極またはドレイン電極の一方と、容量素子１０２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１０００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１０００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１０１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１０１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１０２０の電極の他方は電気的に接続されている。
【０２２３】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１０００のゲート電極に与えられた電荷によらず、トランジスタ１０００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１０００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１０００のゲート電極が有する電荷によって、トランジスタ１０００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１０００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１０００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２４】
なお、上記においては、各メモリセル１０５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ１０００のゲート電極に与える電位を３種類以上用意して、各メモリセル１０５０が保持する情報量を増加させても良い。例えば、トランジスタ１０００のゲート電極に与える電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２５】
次に、図１０に示す半導体装置などに用いることができる読み出し回路の一例について図１１を用いて説明する。
【０２２６】
図１１（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【０２２７】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０２２８】
メモリセル１０５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１０５０のトランジスタ１０００がオン状態の場合には低抵抗状態となり、選択したメモリセル１０５０のトランジスタ１０００がオフ状態の場合には高抵抗状態となる。
【０２２９】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
【０２３０】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０２３１】
図１１（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも高ければＶｏｕｔは、Ｈｉｇｈ信号を出力し、Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも低ければＶｏｕｔは、Ｌｏｗ信号を出力する。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０２３２】
図１１（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２にそれぞれ与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、Ｖ１の電位がＶ２の電位よりも高ければ、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１の電位がＶ２の電位よりも低ければ、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１とＶ２の電位の差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
【０２３３】
以上に示す、記憶装置として用いることができる半導体装置は、メモリセルの書き込み用のトランジスタに、先の実施の形態に示すトランジスタを用いることにより、該書き込み用のトランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。これにより、記憶装置として用いることができる半導体装置の高集積化を図ることができる。
【０２３４】
さらに、読み出し用のトランジスタのゲート電極と書き込み用のトランジスタのソース電極とを、先の実施の形態で示すような構成で電気的に接続することにより、読み出し用のトランジスタと電気的に接続された書き込み用のトランジスタの発熱量や消費電力を低減することができるので、トランジスタの発熱量や消費電力を低減しつつ、トランジスタの積層構造を実現することができる。よって、上記の微細化したトランジスタの積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、記憶装置として用いることができる半導体装置の３次元高集積化を図ることができる。
【０２３５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３６】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１２を参照して説明する。
【０２３７】
〈半導体装置の平面構成と回路構成〉
図１２（Ａ）乃至図１２（Ｃ）には、先の実施の形態で示した半導体装置を構成するメモリセルの平面図の一例を具体的に示す。また、図１２（Ｄ）には該メモリセルの回路構成を示す。図１２（Ａ）乃至図１２（Ｃ）では、作製工程の順に３つの段階に分けて平面図を示す。
【０２３８】
図１２（Ａ）に示す平面図は、トランジスタ１６０が有する金属化合物領域１２４及びゲート電極１１０を示す。なお、ゲート電極１１０の下方には、チャネル形成領域と、チャネル形成領域上に設けられたゲート絶縁層とが含まれる。また、トランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。
【０２３９】
図１２（Ｂ）に示す平面図は、図１２（Ａ）に示す平面図に加えて、トランジスタ１６２が有するソース電極１４２ａ、ドレイン電極１４２ｂ、酸化物半導体層１４４及びゲート電極１４８ａと、信号線Ｓ１（１４２ｂ）と、信号線Ｓ２（１４８ａ）と、ワード線ＷＬ（１４８ｂ）と、容量素子１６４が有する電極１４８ｂと示す。トランジスタ１６２が有するソース電極１４２ａ及びドレイン電極１４２ｂと、信号線Ｓ１とは、同じ導電層によって形成される。また、トランジスタ１６２が有するゲート電極１４８ａと、容量素子１６４が有する電極１４８ｂと、信号線Ｓ２と、ワード線ＷＬとは、同じ導電層によって形成される。なお、容量素子１６４は、ソース電極１４２ａが一方の電極として機能し、電極１４８ｂが他方の電極として機能する。
【０２４０】
図１２（Ｃ）に示す平面図は、図１２（Ｂ）に示される平面図に加えて、ビット線ＢＬと、ソース線ＳＬと、ビット線ＢＬと金属化合物領域１２４間に形成された開口部１３０ａと、ソース線ＳＬと金属化合物領域１２４間に形成された開口部１３０ｂと、を示す。
【０２４１】
図１２（Ｃ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面構造は、実施の形態２に示した作製方法を用いた場合、図５（Ａ）を参酌することができる。
【０２４２】
図１２（Ｄ）は、図１２（Ａ）乃至図１２（Ｃ）に示したメモリセルの平面図に対応する回路構成を示す。図１２（Ｄ）に示すメモリセルは、ビット線（ＢＬ）、第１信号線（Ｓ１）、ソース線（ＳＬ）、ワード線（ＷＬ）、第２信号線（Ｓ２）を有する。
【０２４３】
ソース電極及びドレイン電極を形成する導電層は、ＣＭＰ工程による平坦化することができる。ＣＭＰ処理を行う場合、表面状態（表面の平坦さ）は、導電層の膜厚にあまり影響を受けないため、導電層の膜厚は適宜選択することが可能である。例えば、膜厚を厚く形成することで（例えば、１５０ｎｍ〜５００ｎｍ）、導電層の抵抗を下げることができ、配線として使用することが可能となる。
【０２４４】
なお、ソース電極及びドレイン電極を形成する導電層に対してＣＭＰ工程を用いない場合には、該導電層上に被覆性良く酸化物半導体層を形成するために、該導電層をテーパ形状とするとともに、導電層の膜厚を薄くする構成が考えられるが、その場合、導電層は高抵抗となるため、配線用途としては不向きである。また、ソース電極およびドレイン電極をテーパ形状とすることでトランジスタ１６２の微細化の妨げとなる。一方、本発明の一態様に係る半導体装置の作製方法によれば、ＣＭＰ工程を用いて、ソース電極およびドレイン電極を形成する導電層の平坦化を行うことで、トランジスタ１６２のソース電極またはドレイン電極をテーパ形状とする必要がなく、また、膜厚を厚くすることも可能となる。したがって、トランジスタ１６２を効果的に微細化することが可能であるとともに、導電層の膜厚を厚くすることで、配線抵抗を縮小することができる。
【０２４５】
また、図１２（Ａ）乃至図１２（Ｃ）に示した平面図は、ソース電極１４２ａを形成する導電層を、第１信号線（Ｓ１）としても用いた例である。このような構成とすることで、第１信号線を他の導電層を用いた場合と比較して、ソース電極またはドレイン電極と第１信号線（Ｓ１）とを接続するための開口部が不要となり、メモリセル面積を縮小することができる。また、第１信号線（Ｓ１）とビット線（ＢＬ）とを異なる導電層で形成することで、これらの配線を重ねることが可能となり、面積を縮小することができる。したがって、このような、平面レイアウトを採用することにより、半導体装置の高集積化が可能である。
【０２４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４７】
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１３を参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
【０２４８】
ＣＰＵのブロック図の一例を図１３に示す。図１３に示されるＣＰＵ１１０１は、タイミングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８などより構成されている。
【０２４９】
これらの回路は、先の実施の形態に示したトランジスタ、インバータ回路、抵抗、容量などを用いて作製する。先の実施の形態に示すトランジスタは、極めてオフ電流を小さくすることができるので、ＣＰＵ１１０１の低消費電力化を実現できる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。
【０２５０】
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってＣＰＵは構成されている。
【０２５１】
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
【０２５２】
さらに、ＣＰＵ１１０１の各ブロックを構成する回路素子または配線などを積層して構成する際に、微細化されたトランジスタと各回路素子の電極または配線とを、先の実施の形態に示したように接続することにより、微細化されたトランジスタの発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、ＣＰＵ１１０１の３次元高集積化を図ることができる。
【０２５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５４】
（実施の形態７）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１４を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２５５】
図１４（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１４（Ａ）はフォトセンサの等価回路であり、図１４（Ｂ）はフォトセンサの一部を示す断面図である。
【０２５６】
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に電気的に接続されている。
【０２５７】
ここで、図１４（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０２５８】
図１４（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２０４に示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、配線１２４６が埋め込まれた絶縁層１２４８が形成されており、絶縁層１２４８上に、センサとして機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８が設けられている。
【０２５９】
ここで、配線１２４６とトランジスタ１２０４のソース電極またはドレイン電極とを、先の実施の形態で示したように接続することにより、微細化されたトランジスタ１２０４の発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、フォトセンサの３次元高集積化を図ることができる。
【０２６０】
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極層１２４０が設けられている。ゲート電極層１２４０は、絶縁層１２３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けられた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは、ゲート電極層１２４０および電極層１２４２を介して電気的に接続されている。
【０２６１】
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けられた電極層１２４４と電気的に接続されている。
【０２６２】
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体層１２２６ｂとして高抵抗な半導体層（ｉ型半導体層）、第３半導体層１２２６ｃとしてｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
【０２６３】
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
【０２６４】
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
【０２６５】
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
【０２６６】
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス半導体（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）を用いて形成してもよい。
【０２６７】
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち、格子歪みを有する。柱状または針状の結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
【０２６８】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
【０２６９】
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
【０２７０】
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２３０を遮光することができる。
【０２７１】
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
【０２７２】
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
【０２７３】
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
【０２７４】
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
【０２７５】
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０２７６】
さらに、配線と酸化物半導体を用いたトランジスタのソース電極またはドレイン電極とを、先の実施の形態で示したように接続することにより、微細化されたトランジスタの発熱量や消費電力を低減することができる。よって、上記の微細化されたトランジスタを含む積層構造を形成することにより、良好なトランジスタ特性を維持しつつ、フォトセンサの３次元高集積化を図ることができる。
【０２７７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７８】
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２７９】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２８０】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２８１】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２８２】
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２８３】
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２８４】
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２８５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２８６】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１１ 配線
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１３０ 絶縁層
１３０ａ 開口部
１３０ｂ 開口部
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４３ 絶縁層
１４３ａ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５６ａ 電極
１５６ｂ 電極
１５８ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０００ トランジスタ
１０１０ トランジスタ
１０２０ 容量素子
１０５０ メモリセル
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 第１半導体層
１２２６ｂ 第２半導体層
１２２６ｃ 第３半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極層
１２４２ 電極層
１２４４ 電極層
１２４６ 配線
１２４８ 絶縁層
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層中に埋め込まれた配線と、
前記絶縁層上の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、
前記酸化物半導体層と重畳して設けられたゲート電極と、
前記酸化物半導体層と、前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項２】
絶縁層と、
前記絶縁層中に埋め込まれた配線と、
前記絶縁層上の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、
前記酸化物半導体層と重畳して設けられたゲート電極と、
前記酸化物半導体層と、前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記ゲート電極と電気的に接続し、
前記絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項３】
第１の絶縁層と、
前記第１の絶縁層中に埋め込まれた配線と、
前記第１の絶縁層上の第２の絶縁層と、
前記第２の絶縁層中に埋め込まれたソース電極およびドレイン電極と、
前記第２の絶縁層表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層と、
前記酸化物半導体層を覆うゲート絶縁層と、
前記酸化物半導体層と重畳して、前記ゲート絶縁層上に設けられたゲート電極と、を有し、
前記第１の絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記第１の絶縁層の表面の一部より高い位置に存在し、且つ、前記第１の絶縁層から露出した領域において、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記第２の絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項４】
前記配線の側面の一部も露出されている請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
第１のトランジスタと、前記第１のトランジスタ上に設けられた絶縁層と、前記絶縁層を介して前記第１のトランジスタ上に設けられた第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
酸化物半導体層を含んで構成される第２のチャネル形成領域と、
前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記第２のチャネル形成領域と、前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、
前記絶縁層は、前記第１のゲート電極の上面の少なくとも一部を露出するように前記第１のトランジスタ上に形成され、
前記第１のゲート電極は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記第２のソース電極または前記第２のドレイン電極と電気的に接続し、
前記絶縁層表面の一部であって、前記第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項６】
第１のトランジスタと、前記第１のトランジスタ上に設けられた第１の絶縁層と、前記第１の絶縁層を介して前記第１のトランジスタ上に設けられた第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２の絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、
前記第２の絶縁層表面、前記第２のソース電極表面、および前記第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域と、
前記第２のチャネル形成領域を覆う第２のゲート絶縁層と、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、
前記第１の絶縁層は、前記第１のゲート電極の上面の少なくとも一部を露出するように前記第１のトランジスタ上に形成され、
前記第１のゲート電極は、その上面の一部が前記第１の絶縁層の表面の一部より高い位置に存在し、且つ、前記第１の絶縁層から露出した領域において、前記第２のソース電極または前記第２のドレイン電極と電気的に接続し、
前記第２の絶縁層表面の一部であって、前記第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項７】
前記第１のゲート電極の側面の一部も露出されている請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第１のチャネル形成領域と、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成される請求項５乃至請求項７のいずれか一に記載の半導体装置。
【請求項９】
配線が埋め込まれた第１の絶縁層を形成し、
前記第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、前記配線の上面の少なくとも一部を露出させ、且つ、該配線の上面の一部を前記第１の絶縁層の表面の一部より高い位置に存在させ、
前記第１の絶縁層および前記配線の表面に、ソース電極およびドレイン電極を形成し、
前記第１の絶縁層と前記配線から露出した領域において、前記ソース電極または前記ドレイン電極は電気的に接続され、
前記ソース電極および前記ドレイン電極を覆うように第２の絶縁層を形成し、
前記第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、前記ソース電極および前記ドレイン電極の上面の少なくとも一部を露出させ、
前記平坦化処理が施された第２の絶縁層の表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層を形成し、
前記酸化物半導体層を覆うゲート絶縁層を形成し、
前記酸化物半導体層と重畳して、前記ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法。
【請求項１０】
第１のチャネル形成領域と、前記第１のチャネル形成領域上の第１のゲート絶縁層と、前記第１のチャネル形成領域と重畳する、前記第１のゲート絶縁層上の第１のゲート電極と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタを形成し、
前記第１のトランジスタを覆うように第１の絶縁層を形成し、
前記第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、前記第１のゲート電極の上面の少なくとも一部を露出させ、且つ、該第１のゲート電極の上面の一部を前記第１の絶縁層の表面の一部より高い位置に存在させ、
前記第１の絶縁層および前記第１のゲート電極の表面に、第２のソース電極および第２のドレイン電極を形成し、
前記第１の絶縁層と前記第１のゲート電極から露出した領域において、前記第２のソース電極または前記第２のドレイン電極は電気的に接続され、
前記第２のソース電極および前記第２のドレイン電極を覆うように第２の絶縁層を形成し、
前記第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、前記第２のソース電極および前記第２のドレイン電極の上面の少なくとも一部を露出させ、
前記平坦化処理が施された第２の絶縁層の表面、前記第２のソース電極表面、および前記第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域を形成し、
前記第２のチャネル形成領域を覆う第２のゲート絶縁層を形成し、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置の作製方法。
【請求項１１】
前記平坦化処理は、ＣＭＰ処理によって行われる請求項９または請求項１０に記載の半導体装置の作製方法。
【請求項１】
絶縁層と、
前記絶縁層中に埋め込まれた配線と、
前記絶縁層上の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、
前記酸化物半導体層と重畳して設けられたゲート電極と、
前記酸化物半導体層と、前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項２】
絶縁層と、
前記絶縁層中に埋め込まれた配線と、
前記絶縁層上の酸化物半導体層と、
前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、
前記酸化物半導体層と重畳して設けられたゲート電極と、
前記酸化物半導体層と、前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記ゲート電極と電気的に接続し、
前記絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項３】
第１の絶縁層と、
前記第１の絶縁層中に埋め込まれた配線と、
前記第１の絶縁層上の第２の絶縁層と、
前記第２の絶縁層中に埋め込まれたソース電極およびドレイン電極と、
前記第２の絶縁層表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層と、
前記酸化物半導体層を覆うゲート絶縁層と、
前記酸化物半導体層と重畳して、前記ゲート絶縁層上に設けられたゲート電極と、を有し、
前記第１の絶縁層は、前記配線の上面の少なくとも一部を露出するように形成され、
前記配線は、その上面の一部が前記第１の絶縁層の表面の一部より高い位置に存在し、且つ、前記第１の絶縁層から露出した領域において、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記第２の絶縁層表面の一部であって、前記酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項４】
前記配線の側面の一部も露出されている請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
第１のトランジスタと、前記第１のトランジスタ上に設けられた絶縁層と、前記絶縁層を介して前記第１のトランジスタ上に設けられた第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
酸化物半導体層を含んで構成される第２のチャネル形成領域と、
前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記第２のチャネル形成領域と、前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、
前記絶縁層は、前記第１のゲート電極の上面の少なくとも一部を露出するように前記第１のトランジスタ上に形成され、
前記第１のゲート電極は、その上面の一部が前記絶縁層の表面の一部より高い位置に存在し、且つ、前記絶縁層から露出した領域において、前記第２のソース電極または前記第２のドレイン電極と電気的に接続し、
前記絶縁層表面の一部であって、前記第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項６】
第１のトランジスタと、前記第１のトランジスタ上に設けられた第１の絶縁層と、前記第１の絶縁層を介して前記第１のトランジスタ上に設けられた第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
第２の絶縁層中に埋め込まれた第２のソース電極、および第２のドレイン電極と、
前記第２の絶縁層表面、前記第２のソース電極表面、および前記第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域と、
前記第２のチャネル形成領域を覆う第２のゲート絶縁層と、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を含み、
前記第１の絶縁層は、前記第１のゲート電極の上面の少なくとも一部を露出するように前記第１のトランジスタ上に形成され、
前記第１のゲート電極は、その上面の一部が前記第１の絶縁層の表面の一部より高い位置に存在し、且つ、前記第１の絶縁層から露出した領域において、前記第２のソース電極または前記第２のドレイン電極と電気的に接続し、
前記第２の絶縁層表面の一部であって、前記第２のチャネル形成領域と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置。
【請求項７】
前記第１のゲート電極の側面の一部も露出されている請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第１のチャネル形成領域と、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成される請求項５乃至請求項７のいずれか一に記載の半導体装置。
【請求項９】
配線が埋め込まれた第１の絶縁層を形成し、
前記第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、前記配線の上面の少なくとも一部を露出させ、且つ、該配線の上面の一部を前記第１の絶縁層の表面の一部より高い位置に存在させ、
前記第１の絶縁層および前記配線の表面に、ソース電極およびドレイン電極を形成し、
前記第１の絶縁層と前記配線から露出した領域において、前記ソース電極または前記ドレイン電極は電気的に接続され、
前記ソース電極および前記ドレイン電極を覆うように第２の絶縁層を形成し、
前記第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、前記ソース電極および前記ドレイン電極の上面の少なくとも一部を露出させ、
前記平坦化処理が施された第２の絶縁層の表面、前記ソース電極表面、および前記ドレイン電極表面、の一部と接する酸化物半導体層を形成し、
前記酸化物半導体層を覆うゲート絶縁層を形成し、
前記酸化物半導体層と重畳して、前記ゲート絶縁層上にゲート電極を形成する、半導体装置の作製方法。
【請求項１０】
第１のチャネル形成領域と、前記第１のチャネル形成領域上の第１のゲート絶縁層と、前記第１のチャネル形成領域と重畳する、前記第１のゲート絶縁層上の第１のゲート電極と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタを形成し、
前記第１のトランジスタを覆うように第１の絶縁層を形成し、
前記第１の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第１の絶縁層を形成すると共に、前記第１のゲート電極の上面の少なくとも一部を露出させ、且つ、該第１のゲート電極の上面の一部を前記第１の絶縁層の表面の一部より高い位置に存在させ、
前記第１の絶縁層および前記第１のゲート電極の表面に、第２のソース電極および第２のドレイン電極を形成し、
前記第１の絶縁層と前記第１のゲート電極から露出した領域において、前記第２のソース電極または前記第２のドレイン電極は電気的に接続され、
前記第２のソース電極および前記第２のドレイン電極を覆うように第２の絶縁層を形成し、
前記第２の絶縁層の表面に平坦化処理を施して、二乗平均平方根粗さが１ｎｍ以下の表面を一部に有する平坦化処理が施された第２の絶縁層を形成すると共に、前記第２のソース電極および前記第２のドレイン電極の上面の少なくとも一部を露出させ、
前記平坦化処理が施された第２の絶縁層の表面、前記第２のソース電極表面、および前記第２のドレイン電極表面、の一部と接し、且つ酸化物半導体層を含んで構成される第２のチャネル形成領域を形成し、
前記第２のチャネル形成領域を覆う第２のゲート絶縁層を形成し、
前記第２のチャネル形成領域と重畳して、前記第２のゲート絶縁層上に第２のゲート電極を形成する、半導体装置の作製方法。
【請求項１１】
前記平坦化処理は、ＣＭＰ処理によって行われる請求項９または請求項１０に記載の半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−２１１１８７（Ｐ２０１１−２１１１８７Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１１−５０２８１（Ｐ２０１１−５０２８１）
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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