半導体装置および半導体装置の製造方法
【課題】ホールの微細化を図りつつ、ホールとスリットとを一括形成する。
【解決手段】４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層され、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成され、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。
【解決手段】４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層され、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成され、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置では、１チップ当たりの容量を高めるために、メモリセルを３次元的に配置したものがある。このようなメモリセルを形成するために、メモリセルを柱状に形成するためのホールと、メモリセル間を分離するスリットを設ける必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、ホールの微細化を図りつつ、ホールとスリットとを一括形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置によれば、第１の被加工パターンと第２の被加工パターンとスリットとが設けられている。第１の被加工パターンは、第１のホールが複数配列され、前記第１のホールの配列方向に沿って幅が周期的に変化している。第２の被加工パターンは、第２のホールが複数配列され、前記第２のホールの配列方向に沿って幅が周期的に変化している。スリットは、前記ホールの配列方向に沿って形成され、前記第１の被加工パターンと前記第２の被加工パターンとを分離する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ´線で切断した断面図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ´線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ−Ｂ´線で切断した断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図である。
【図４】図４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＡ−Ａ´線で切断した断面図、図４（ｃ）は、図４（ａ）のＢ−Ｂ´線で切断した断面図である。
【図５】図５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ´線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ−Ｂ´線で切断した断面図である。
【図６】図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、図６（ａ）のＡ−Ａ´線で切断した断面図、図６（ｃ）は、図６（ａ）のＢ−Ｂ´線で切断した断面図である。
【図７】図７（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ−Ｂ´線で切断した断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ´線で切断した断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ´線で切断した断面図である。
【図９】図９（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、図９（ａ）のＡ−Ａ´線で切断した断面図、図９（ｃ）は、図９（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１０】図１０（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ´線で切断した断面図、図１０（ｃ）は、図１０（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１１】図１１（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）は、図１１（ａ）のＡ−Ａ´線で切断した断面図、図１１（ｃ）は、図１１（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１２】図１２（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ´線で切断した断面図、図１２（ｃ）は、図１２（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１３】図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ´線で切断した断面図、図１３（ｃ）は、図１３（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第４実施形態に係るホールとスリットとを一括形成するためのグリッドの配置方法を示す平面図である。
【図１５】図１５は、図１４（ａ）のグリッドにおけるホールとスリットの配置例を示す平面図である。
【図１６】図１６（ａ）〜図１６（ｈ）は、第５実施形態に係るホールとスリットの配置例を示す平面図である。
【図１７】図１７（ａ）は、第６実施形態に係るホールとスリットの積層例を示す斜視図、図１７（ｂ）は、第７実施形態に係るホールとスリットの積層例を示す斜視図である。
【図１８】図１８は、第８実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの概略構成を示す回路図である。
【図１９】図１９は、図１８の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図である。
【図２０】図２０は、図１９のＥ部分を拡大して示す断面図である。
【図２１】図２１（ａ）〜図２１（ｄ）は、第９実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図６（ｂ）は、図１（ａ）〜図６（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図１（ｃ）〜図６（ｃ）は、図１（ａ）〜図６（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
【０００９】
図１（ａ）〜図１（ｃ）において、下地層１上には被加工膜２が形成され、被加工膜２上にはマスク層３が形成されている。なお、下地層１は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。また、被加工膜２の材料としては、例えば、ワード線などに用いられる多結晶シリコン膜を挙げることができる。あるいは、被加工膜２の材料は、ＡｌまたはＣｕなどの金属であってもよい。あるいは、被加工膜２は、多結晶シリコン膜と絶縁体との積層体であってもよい。また、マスク層３は、レジスト膜などの有機膜であってもよいし、シリコン酸化膜などの無機膜であってもよい。
【００１０】
そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層３上に芯材パターン４を形成する。この時、芯材パターン４は、縦方向の間隔Ｐｙが横方向の間隔Ｐｘより狭くなるように配列することができる。なお、芯材パターン４の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。また、芯材パターン４の形状は直径Ｗの円柱状であってもよし、角柱状であってもよい。また、等方性エッチングなどの方法により芯材パターン４をスリミングし、芯材パターン４の径を細くするようにしてもよい。
【００１１】
次に、図２（ａ）〜図２（ｃ）に示すように、例えば、ＣＶＤなどの方法により、芯材パターン４の側壁を含むマスク層３上の全面に芯材パターン４に対する選択比が高い側壁材を堆積する。なお、芯材パターン４に対する選択比が高い側壁材としては、例えば、芯材パターン４がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターン４の側壁に残したままマスク層３を露出させる。この時、芯材パターン４の外周に沿って側壁パターン５が形成される。この側壁パターン５は、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、側壁パターン５には、側壁パターン５を横方向に分離するスリットＺ１が形成されるとともに、側壁パターン５を介して縦方向に配列されたホールＨ１が形成される。ただし、この段階では、ホールＨ１には芯材パターン４が埋め込まれている。
【００１２】
次に、図３（ａ）〜図３（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン５をマスク層３上に残したまま、芯材パターン４をマスク層３上から除去する。
【００１３】
次に、図４（ａ）〜図４（ｃ）に示すように、側壁パターン５を介してマスク層３をエッチングすることにより、側壁パターン５が転写されたマスクパターン３ａを下地層１上に形成する。ここで、マスクパターン３ａは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、マスクパターン３ａには、マスクパターン３ａを横方向に分離するスリットＺ２が形成されるとともに、マスクパターン３ａを介して縦方向に配列されたホールＨ２が形成される。
【００１４】
次に、図５（ａ）〜図５（ｃ）に示すように、マスクパターン３ａを介して被加工膜２をエッチングすることにより、マスクパターン３ａが転写された被加工パターン２ａを下地層１上に形成する。ここで、被加工パターン２ａは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、被加工パターン２ａには、被加工パターン２ａを横方向に分離するスリットＺ３が形成されるとともに、被加工パターン２ａを介して縦方向に配列されたホールＨ３が形成される。
【００１５】
次に、図６（ａ）〜図６（ｃ）に示すように、スリットＺ３内に埋込材料を埋め込むことにより、スリットＺ３内にラインパターン７を形成する。また、ホールＨ３内に埋込材料を埋め込むことにより、ホールＨ３内にビアパターン６を形成する。なお、ビアパターン６およびラインパターン７の材料を互いに異なっていてもよいし、同一であってもよい。また、ビアパターン６およびラインパターン７の材料は、ＡｌまたはＣｕなどの導体であってもよいし、ＳｉまたはＳｉＧｅなどの半導体であってもよいし、シリコン酸化膜などの絶縁体であってもよい。
【００１６】
ここで、スリットＺ１およびホールＨ１が形成された側壁パターン５をエッチングマスクとして用いることにより、ホールＨ３の微細化を図りつつ、ホールＨ３とスリットＺ３とを被加工膜２に一括形成することが可能となる。このため、ホールＨ３とスリットＺ３とを別工程にて形成した場合に比べて位置合わせ精度を向上させることが可能となるとともに、工程数を減らすことができる。
【００１７】
なお、上述した実施形態では、ホールＨ３とスリットＺ３とを被加工膜２に一括形成するために、マスクパターン３ａを介して被加工膜２をエッチングする方法について説明した。これに対して、ホールＨ３とスリットＺ３とを被加工膜２に一括形成するために、被加工膜２上にマスク層３を形成することなく、側壁パターン５を介して被加工膜２をエッチングするようにしてもよい。
【００１８】
（第２実施形態）
図７（ａ）〜図１１（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）〜図１１（ｂ）は、図７（ａ）〜図１１（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図７（ｃ）〜図１１（ｃ）は、図７（ａ）〜図１１（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
図７（ａ）〜図７（ｃ）において、下地層１上には被加工膜２が形成されている。そして、ＣＶＤなどの方法にてストッパ材を被加工膜２上に成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いてストッパ材をパターニングすることにより、ストッパパターン１１を被加工膜２上に形成する。その後、ＣＶＤなどの方法にてマスク層３を被加工膜２上に形成する。なお、ストッパパターン１１はマスク層３および被加工膜２に対する選択比が高い材料を用いることができる。例えば、マスク層３がシリコン酸化膜、被加工膜２が多結晶シリコン膜からなる場合、ストッパパターン１１の材料はシリコン窒化膜を用いることができる。
【００１９】
次に、図８（ａ）〜図８（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層３上に芯材パターン４を形成する。
【００２０】
次に、図２（ａ）〜図２（ｃ）の工程と同様に、芯材パターン４の側壁を含むマスク層３上の全面に芯材パターン４に対する選択比が高い側壁材を堆積する。次に、図３（ａ）〜図３（ｃ）の工程と同様に、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン５をマスク層３上に残したまま、芯材パターン４をマスク層３上から除去する。
【００２１】
次に、図９（ａ）〜図９（ｃ）に示すように、側壁パターン５を介してマスク層３をエッチングすることにより、側壁パターン５が転写されたマスクパターン３ａを下地層１上に形成する。ここで、ストッパパターン１１はマスク層３に対する選択比が高いので、マスク層３のエッチング時にストッパパターン１１がエッチングされないようにすることができる。
【００２２】
次に、図１０（ａ）〜図１０（ｃ）に示すように、マスクパターン３ａおよびストッパパターン１１を介して被加工膜２をエッチングすることにより、マスクパターン３ａが転写された被加工パターン２ａを下地層２上に形成するとともに、ストッパパターン１１が転写されたベタパターン１２を下地層２上に形成する。ここで、ストッパパターン１１は被加工膜２に対する選択比が高いので、被加工膜２のエッチング時にストッパパターン１１がエッチングされないようにすることができる。
【００２３】
次に、図１１（ａ）〜図１１（ｃ）に示すように、スリットＺ３内に埋込材料を埋め込むことにより、スリットＺ３内にラインパターン７を形成する。また、ホールＨ３内に埋込材料を埋め込むことにより、ホールＨ３内にビアパターン６を形成する。
【００２４】
ここで、被加工膜２上にストッパパターン１１を設けることにより、ホールＨ３とスリットＺ３とを被加工膜２に一括形成することを可能としつつ、被加工膜２の特定の領域にホールＨ３またはスリットＺ３が形成されないようにすることができる。
【００２５】
（第３実施形態）
図１２（ａ）および図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）および図１３（ｂ）は、図１２（ａ）および図１３（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図１２（ｃ）および図１３（ｃ）は、図１２（ａ）および図１３（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
図１２（ａ）〜図１２（ｃ）において、この第３実施形態では、図７（ａ）〜図７（ｃ）のストッパパターン１１に加えストッパパターン１３が被加工膜２上に形成される。
【００２６】
次に、図１３（ａ）〜図１３（ｃ）に示すように、図８（ａ）〜図８（ｃ）、図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０（ｃ）および図１１（ａ）〜図１１（ｃ）と同様の工程を経ることにより、マスクパターン３ａが転写された被加工パターン２ａが下地層１上に形成されるとともに、ストッパパターン１１、１３がそれぞれ転写されたベタパターン１２、１４が下地層２上に形成される。
【００２７】
（第４実施形態）
図１４（ａ）〜図１４（ｃ）は、第４実施形態に係るホールとスリットとを一括形成するためのグリッドの配置方法を示す平面図である。
図１４（ａ）〜図１４（ｃ）において、芯材パターン４を配置する場合、グリッドＧ１〜Ｇ３が設定される。なお、グリッドＧ１〜Ｇ３のサイズは、被加工膜２に形成されるホールＨ３の最小サイズに対応させることができる。ここで、図１４（ａ）に示すように、グリッドＧ１を格子状に設定するようにしてもよい。あるいは、図１４（ｂ）に示すように、格子が行ごとにハーフピッチ分だけずらされるようにグリッドＧ２を設定してもよい。あるいは、図１４（ｃ）に示すように、六角形のグリッドＧ３であってもよい。
【００２８】
図１５は、図１４（ａ）のグリッドにおけるホールとスリットの配置例を示す平面図である。
図１５において、例えば、図１４（ａ）のグリッドＧ１上でエリアＥ１にスリットＺ３を配置し、エリアＥ２にホールＨ３を配置し、エリアＥ３にホールＨ３およびスリットＺ３を配置しないものとする。この場合、エリアＥ２に芯材パターン４を配置し、エリアＥ３にストッパパターン１１を配置すればよい。
【００２９】
（第５実施形態）
図１６（ａ）〜図１６（ｈ）は、第５実施形態に係るホールとスリットの配置例を示す平面図である。
図１６（ａ）において、下地層２１には被加工パターン２２が形成されている。ここで、被加工パターン２２には、スリットＺ４が横方向に形成されるとともに、ホールＨ４が横方向に配列されている。この時、ホールＨ４の形状は円とすることができる。また、図１６（ｂ）に示すように、一部のホールＨ４はベタパターンＢ１であってもよい。
【００３０】
図１６（ｃ）において、下地層２１には被加工パターン２３が形成されている。ここで、被加工パターン２３には、スリットＺ５が縦方向に形成されるとともに、ホールＨ５が縦方向に配列されている。この時、ホールＨ５の形状は円とすることができる。また、図１６（ｄ）に示すように、一部のホールＨ５はベタパターンＢ２であってもよい。
【００３１】
図１６（ｅ）において、下地層２１には被加工パターン２４が形成されている。ここで、被加工パターン２４には、スリットＺ６が被加工パターン２４内に形成されている。また、ホールＨ６がスリットＺ６の周囲に配列されるとともに、スリットＺ６を横切るように配列されている。この時、ホールＨ６の形状は円とすることができる。また、図１６（ｆ）に示すように、一部のスリットＺ６はベタパターンＢ３であってもよいし、一部のホールＨ６はベタパターンＢ４であってもよい。
【００３２】
図１６（ｇ）において、下地層２１には被加工パターン２５が形成されている。ここで、被加工パターン２５には、スリットＺ７が横方向に形成されるとともに、ホールＨ７が横方向に配列されている。この時、ホールＨ７の形状は楕円とすることができる。また、被加工パターン２５の幅は、図１６（ａ）の被加工パターン２２の幅よりも細くすることができる。
【００３３】
図１６（ｈ）において、下地層２１には被加工パターン２６が形成されている。ここで、被加工パターン２６には、スリットＺ８が横方向に形成されるとともに、ホールＨ８が横方向に配列されている。この時、ホールＨ８の形状は楕円とすることができる。また、被加工パターン２６の幅は、図１６（ｇ）の被加工パターン２５の幅よりも太くすることができる。
【００３４】
（第６実施形態）
図１７（ａ）は、第６実施形態に係るホールとスリットの積層例を示す斜視図である。
図１７（ａ）において、ラインパターン３２ａ下にはビアパターン３１ａが配列され、ラインパターン３２ａ上にはビアパターン３３ａが配列されている。また、ラインパターン３１ｂ上にはビアパターン３２ｂが配列され、ビアパターン３２ｂ上にはラインパターン３３ｂが配置されている。ここで、ラインパターン３１ｂ、３２ａ、３３ｂは互いに並列に配置されている。また、ビアパターン３１ａとラインパターン３１ｂは互いに同一層に配置されている。ビアパターン３２ｂとラインパターン３２ａは互いに同一層に配置されている。ビアパターン３３ａとラインパターン３３ｂは互いに同一層に配置されている。
【００３５】
（第７実施形態）
図１７（ｂ）は、第７実施形態に係るホールとスリットの積層例を示す斜視図である。
図１７（ｂ）において、ラインパターン３５ａ下にはビアパターン３４ａが配列されている。また、ラインパターン３４ｂ上にはビアパターン３５ｂが配列されている。ここで、ラインパターン３５ａ、３４ｂは互いに直交するように配置されている。また、ビアパターン３４ａとラインパターン３４ｂは互いに同一層に配置されている。ビアパターン３５ｂとラインパターン３５ａは互いに同一層に配置されている。
【００３６】
（第８実施形態）
図１８は、第８実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの概略構成を示す回路図である。なお、この第８実施形態では、メモリセルがロウ方向、カラム方向および高さ方向に３次元的には配置された３次元的ＮＡＮＤメモリについて説明する。この３次元的ＮＡＮＤメモリの具体例として、ＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｍｅｍｏｒｙ）を例にとる。また、この第８実施形態では、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑと、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑとを互いに反対方向に引き出す方法を示した。
【００３７】
図１８において、メモリセルアレイには、ｑ（ｑは２以上の整数）個のブロックＢ１〜Ｂｑがカラム方向に配置されている。そして、各ブロックＢ１〜Ｂｑには、ＮＡＮＤストリングＮＳ１〜ＮＳｑがロウ方向にｍ（ｍは正の整数）個づつ配置されている。ここで、各ブロックＢ１〜Ｂｑは、ｈ（ｈは正の整数）層のセルレイヤＭＬ１〜ＭＬｈが積層されている。
【００３８】
各ＮＡＮＤストリングＮＳ１〜ＮＳｑには、セルトランジスタＭＴ１〜ＭＴ２ｈが設けられ、これらのセルトランジスタＭＴ１〜ＭＴ２ｈが順次直列に接続されている。なお、メモリセルアレイの１個のメモリセルは、１個のセルトランジスタにて構成することができる。また、各セルトランジスタＭＴ１〜ＭＴ２ｈには、電荷を蓄積する電荷蓄積領域を設けることができる。
【００３９】
ここで、セルトランジスタＭＴ１〜ＭＴｈはメモリセルアレイの高さ方向に上から下に向かって配置され、下端でＵ字状に折り返されるようにして、セルトランジスタＭＴｈ＋１〜ＭＴ２ｈがメモリセルアレイの高さ方向に下から上に向かって配置されている。すなわち、セルトランジスタＭＴｈ、ＭＴｈ＋１はセルレイヤＭＬ１に配置され、セルトランジスタＭＴ２、ＭＴ２ｈ−１はセルレイヤＭＬｈ−１に配置され、セルトランジスタＭＴ１、ＭＴ２ｈはセルレイヤＭＬｈに配置されている。
【００４０】
また、メモリセルアレイには、ｑ個のブロックＢ１〜Ｂｑにて共有されるようにしてｍ本のビット線ＢＬ１〜ＢＬｍがカラムＣＬ１〜ＣＬｍごとに配置されている。そして、ビット線ＢＬ１〜ＢＬｍの引き出し方向にはセンスアンプ５３が配置されている。なお、ビット線ＢＬ１〜ＢＬｍは、ＮＡＮＤストリングＮＳ１〜ＮＳｑをカラム方向に選択することができる。
【００４１】
また、メモリセルアレイには、ワード線ＷＬ１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑ、ＳＧＤ１〜ＳＧＤｑがロウＲＳ１〜ＲＳｑ、ＲＤ１〜ＲＤｑごとに配置されている。
【００４２】
そして、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑは、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑと反対方向に引き出されている。そして、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑの引き出し方向にはロウデコーダ５１が配置されている。ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑの引き出し方向にはロウデコーダ５２が配置されている。
【００４３】
ここで、ワード線ＷＬ１〜ＷＬ２ｈは、同一のビット線ＢＬ１〜ＢＬｍを共有する互いに異なるロウのＮＡＮＤストリングＮＳ１〜ＮＳｑにてセルレイヤＭＬ１〜ＭＬｈごとに共有されている。具体的には、セルレイヤＭＬ１には、ワード線ＷＬｈ、ＷＬｈ＋１がロウ方向に設けられ、セルレイヤＭＬｈ−１には、ワード線ＷＬ２、ＷＬ２ｈ−１がロウ方向に設けられ、セルレイヤＭＬｈには、ワード線ＷＬ１、ＷＬ２ｈがロウ方向に設けられている。そして、各ワード線ＷＬ１〜ＷＬｈは、各セルレイヤＭＬ１〜ＭＬｈごとにｑ本のロウＲＤ１〜ＲＤｑにて共有されている。各ワード線ＷＬｈ＋１〜ＷＬ２ｈは、各セルレイヤＭＬ１〜ＭＬｈごとにｑ本のロウＲＳ１〜ＲＳｑにて共有されている。すなわち、ワード線ＷＬ１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴ１にて共有されている。ワード線ＷＬ２は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴ２にて共有されている。ワード線ＷＬｈは、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴｈにて共有されている。ワード線ＷＬｈ＋１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴｈ＋１にて共有されている。ワード線ＷＬ２ｈ−１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴ２ｈ−１にて共有されている。ワード線ＷＬ２ｈは、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴ２ｈにて共有されている。
【００４４】
また、各ＮＡＮＤストリングＮＳ１〜ＮＳｑには、ＮＡＮＤストリングをロウ方向に選択するセレクトトランジスタＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑが設けられている。ここで、セレクトトランジスタＤＴ１〜ＤＴｑはロウＲＤ１〜ＲＤｑごとに設けられている。また、セレクトトランジスタＳＴ１〜ＳＴｑはロウＲＳ１〜ＲＳｑごとに設けられている。
【００４５】
そして、各カラムＣＬ１〜ＣＬｍにおいて、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ１はセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してビット線ＢＬ１〜ＢＬｍに接続されている。また、各カラムＣＬ１〜ＣＬｍにおいて、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ２ｈはセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してソース線ＳＣＥに接続されている。
【００４６】
また、メモリセルアレイには、セレクトゲート線ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑがロウ方向に設けられている。ここで、セレクトゲート線ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑは、セレクトゲート線ＳＧＤ１〜ＳＧＤｑとセレクトゲート線ＳＧＳ１〜ＳＧＳｑとをそれぞれ１本ずつペアとしてブロックＢ１〜Ｂｑごとに配置されている。そして、セレクトゲート線ＳＧＤ１〜ＳＧＤｑはセレクトトランジスタＤＴ１〜ＤＴｑのゲートにそれぞれ接続され、セレクトゲート線ＳＧＳ１〜ＳＧＳｑはセレクトトランジスタＳＴ１〜ＳＴｑのゲートにそれぞれ接続されている。
【００４７】
ここで、例えば、ビット線ＢＬ１に接続されたｑ個のＮＡＮＤストリングＮＳ１〜ＮＳｑからＮＡＮＤストリングＮＳｓ（１≦ｓ≦ｑ）を選択する場合、そのＮＡＮＤストリングＮＳｓのセレクトトランジスタＤＴｓ、ＳＴｓをオンする。また、そのＮＡＮＤストリングＮＳｓのセルトランジスタＭＴ１〜ＭＴ２ｈからセルトランジスタＭＴｒ（１≦ｒ≦２ｈ）を選択する場合、そのセルトランジスタＭＴｒのワード線ＷＬｒを活性化する。
【００４８】
ここで、セレクトトランジスタＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑをロウＲＤ１〜ＲＤｑ、ＲＳ１〜ＲＳｑごとに設けた上で、ワード線ＷＬ１〜ＷＬｈをロウＲＤ１〜ＲＤｑにて共有するとともに、ワード線ＷＬｈ＋１〜ＷＬ２ｈをロウＲＳ１〜ＲＳｑにて共有することにより、ＮＡＮＤストリングＮＳ１〜ＮＳｑを個別に選択することを可能としつつ、ワード線ＷＬ１〜ＷＬ２ｈをロウＲＤ１〜ＲＤｑ、ＲＳ１〜ＲＳｑごとにロウデコーダ５１、５２に引き出す必要をなくすことができ、ワード線ＷＬ１〜ＷＬ２ｈからの引き出し線の本数を減らすことが可能となるとともに、ロウデコーダ５１、５２の大規模化を抑制することができる。
【００４９】
図１９は、図１８の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図である。なお、図１９の例では、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成する方法を示した。すなわち、図１９の例では、図１８において、ｍ＝６、ｈ＝４、ｑ＝２の場合を例にとった。
図１９において、半導体基板ＳＢには回路領域Ｒ１が設けられ、回路領域Ｒ１上にはメモリ領域Ｒ２が設けられている。なお、回路領域Ｒ１が設けられる基板と、メモリ領域Ｒ２が設けられる基板とを別個にしてもよい。
【００５０】
そして、回路領域Ｒ１において、半導体基板ＳＢ上には回路層ＣＵが形成されている。回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。また、接続層ＣＰ上には、４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層されている。そして、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれている。
【００５１】
また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。最上層のワード線ＷＬ８上には、柱状体ＳＰ１にて貫かれたセレクトゲート電極ＳＧＤが形成され、最上層のワード線ＷＬ１上には、柱状体ＳＰ２にて貫かれたセレクトゲート電極ＳＧＳが形成されている。
【００５２】
また、セレクトゲート電極ＳＧＳ上には、柱状体ＳＰ２に接続されたソース線ＳＣＥが設けられるとともに、ソース線ＳＣＥには、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ１〜ＷＬ８との交点に配置することができる。
【００５３】
ここで、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳの幅が変化する時の周期は、柱状体ＳＰ１のロウ方向の間隔に対応させることができる。
【００５４】
図２０は、図１９のＥ部分を拡大して示す断面図である。
図２０において、ワード線ＷＬ１〜ＷＬ４とワード線ＷＬ５〜ＷＬ８との間には絶縁体ＩＬが埋め込まれている。ワード線ＷＬ１〜ＷＬ４間およびワード線ＷＬ５〜ＷＬ８間には層間絶縁膜４５が形成されている。
【００５５】
また、ワード線ＷＬ１〜ＷＬ４および層間絶縁膜４５には、それらを積層方向に貫通するホールＫＡ２が形成され、ワード線ＷＬ５〜ＷＬ８および層間絶縁膜４５には、それらを積層方向に貫通するホールＫＡ１が形成されている。ホールＫＡ１内には柱状体ＭＰ１が形成されるとともに、ホールＫＡ２内には柱状体ＭＰ２が形成されている。
【００５６】
柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。なお、柱状半導体４１には、図１８のセルトランジスタＭＴ１〜ＭＴ２ｈのチャネル領域およびソース／ドレイン層を形成することができる。ホールＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、ホールＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、ホールＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。
【００５７】
（第９実施形態）
図２１（ａ）〜図２１（ｄ）は、第９実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの製造方法を示す断面図である。なお、この第９実施形態では、図１９のメモリセルＭＣが８層分だけ積層される場合を例にとった。
図２１（ａ）において、下地層６０には、接続部６１が設けられている。そして、接続部６１に犠牲膜を埋め込んだ後、下地層６０上に層間絶縁膜６２を形成する。なお、下地層６０は、例えば、半導体基板を用いることができる。層間絶縁膜６２の材料は、例えば、シリコン酸化膜を用いることができる。接続部６１に埋め込まれた犠牲膜は、層間絶縁膜６２よりも選択比の小さな材料を用いることができる。
【００５８】
そして、ＣＶＤなどの方法にて、不純物添加シリコン層６３と絶縁層６４を交互に積層する。なお、絶縁層６４は、例えば、ＢＳＧ膜であってもよいし、シリコン酸化膜であってもよい。ただし、絶縁層６４の材料は、不純物添加シリコン層６３とエッチングレートができる限り等しくなるように選択することが好ましい。また、不純物添加シリコン層６３の不純物は、Ｂ、ＰまたはＡｓなどを用いることができる。
【００５９】
さらに、ＣＶＤなどの方法にて最上層の不純物添加シリコン層６３上に層間絶縁膜６５を形成する。なお、層間絶縁膜６５の材料は、例えば、シリコン酸化膜を用いることができる。
【００６０】
次に、図２１（ｂ）に示すように、ＣＶＤなどの方法にて層間絶縁膜６５上に不純物添加シリコン層６６を形成する。さらに、ＣＶＤなどの方法にて不純物添加シリコン層６６上に層間絶縁膜６７を形成する。
【００６１】
そして、図１（ａ）〜図１（ｃ）、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｃ）の工程と同様にして、図４（ａ）〜図４（ｃ）のマスクパターン３ａを層間絶縁膜６７上に形成する。
【００６２】
そして、マスクパターン３ａを介して層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４をエッチングすることにより、層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４にスリットＺ及びホールＨを一括して形成する。この時、図１（ａ）〜図１（ｃ）の被加工膜２は、層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４の積層構造に対応させることができる。
【００６３】
次に、ホールＨを介して接続部６１の犠牲膜をエッチングすることにより、接続部６１の犠牲膜を除去する。
【００６４】
次に、図２１（ｃ）に示すように、ＣＶＤなどの方法にてスリットＺに絶縁体６８を埋め込む。なお、絶縁体６８の材料は、例えば、シリコン酸化膜を用いることができる。
【００６５】
次に、図２１（ｄ）に示すように、ＣＶＤなどの方法にてホールＨおよび接続部６１内に柱状体６９を埋め込む。さらに、層間絶縁膜６７に埋め込まれた柱状体６９の一部を除去し、その除去された部分にプラグ７０を埋め込む。なお、柱状体６９としては、図２１の柱状体ＭＰ２と同様の構成を用いることができる。
【００６６】
柱状体ＭＰ２を形成する方法としては、ＣＶＤなどの方法にてホールＨの内面にブロック絶縁膜４４を形成する。次に、ＣＶＤなどの方法にてホールＨ内のブロック絶縁膜４４の表面にチャージトラップ層４３を形成する。次に、ＣＶＤなどの方法にてホールＨ内のチャージトラップ層４３の表面にトンネル絶縁膜４２を形成する。次に、ＣＶＤなどの方法にてトンネル絶縁膜４２を介してホールＨ内に柱状半導体４１を埋め込む。ここで、柱状半導体４１にはチャネル層を形成することができる。なお、ホールＨ内に柱状半導体４１を埋め込む代わりに、トンネル絶縁膜４２の表面に半導体層を形成した後、ホールＨ内に柱状絶縁体を埋め込むようにしてもよい。
【００６７】
これにより、ホールＨ、スリットＺ、ブロック絶縁膜４４、チャージトラップ層４３、トンネル絶縁膜４２およびチャネル層の形成を１層ごとに繰り返すことなく、メモリセルＭＣを積層化することができ、工程数の増大を抑制しつつ、ＮＡＮＤフラッシュメモリの高集積化を図ることができる。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１、２１、６０ 下地層、２ 被加工膜、３ マスク層、４ 芯材パターン、５ 側壁パターン、Ｈ、Ｈ１〜Ｈ８ ホール、Ｚ、Ｚ１〜Ｚ８ スリット、２ａ、２２〜２６ 被加工パターン、３ａ マスクパターン、１１、１３ ストッパパターン、１２、１４、Ｂ１〜Ｂ４ ベタパターン、Ｇ１〜Ｇ３ グリッド、Ｅ１〜Ｅ３ エリア、６、３１ａ、３２ｂ、３３ａ、３４ａ、３５ｂ ビアパターン、７、３１ｂ、３２ａ、３３ｂ、３４ｂ、３５ａ ラインパターン、Ｂ１〜Ｂｑ ブロック、ＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑ セレクトトランジスタ、ＭＴ１〜ＭＴ２ｈ セルトランジスタ、ＷＬ１〜ＷＬ２ｈ ワード線、ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑ セレクトゲート線、ＳＣＥ ソース線、ＢＬ１〜ＢＬｍ ビット線、ＮＳ、ＮＳ１〜ＮＳｑ ＮＡＮＤストリング、ＭＬ１〜ＭＬｈ セルレイヤ、ＳＢ 半導体基板、ＣＵ 回路層、ＢＧ バックゲート層、ＫＡ１、ＫＡ２ ホール、ＭＰ１、ＭＰ２、ＳＰ１、ＳＰ２、６９ 柱状体、ＳＧＤ、ＳＧＳ セレクトゲート電極、ＮＳ ＮＡＮＤストリング、ＭＣ メモリセル、ＣＰ 接続層、ＰＧ、７０ プラグ、４１ 柱状半導体、４２ トンネル絶縁膜、４３ チャージトラップ層、４４ ブロック絶縁膜、５１、５２ ロウデコーダ、５３ センスアンプ、ＩＬ、６８ 絶縁体、４５、６２、６５、６７ 層間絶縁膜、６１ 接続部、６３、６６ 不純物添加シリコン層、６４ 絶縁層
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置では、１チップ当たりの容量を高めるために、メモリセルを３次元的に配置したものがある。このようなメモリセルを形成するために、メモリセルを柱状に形成するためのホールと、メモリセル間を分離するスリットを設ける必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、ホールの微細化を図りつつ、ホールとスリットとを一括形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置によれば、第１の被加工パターンと第２の被加工パターンとスリットとが設けられている。第１の被加工パターンは、第１のホールが複数配列され、前記第１のホールの配列方向に沿って幅が周期的に変化している。第２の被加工パターンは、第２のホールが複数配列され、前記第２のホールの配列方向に沿って幅が周期的に変化している。スリットは、前記ホールの配列方向に沿って形成され、前記第１の被加工パターンと前記第２の被加工パターンとを分離する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ´線で切断した断面図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ´線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ−Ｂ´線で切断した断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図である。
【図４】図４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＡ−Ａ´線で切断した断面図、図４（ｃ）は、図４（ａ）のＢ−Ｂ´線で切断した断面図である。
【図５】図５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ´線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ−Ｂ´線で切断した断面図である。
【図６】図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、図６（ａ）のＡ−Ａ´線で切断した断面図、図６（ｃ）は、図６（ａ）のＢ−Ｂ´線で切断した断面図である。
【図７】図７（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ−Ｂ´線で切断した断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、図８（ａ）のＡ−Ａ´線で切断した断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ´線で切断した断面図である。
【図９】図９（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、図９（ａ）のＡ−Ａ´線で切断した断面図、図９（ｃ）は、図９（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１０】図１０（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ´線で切断した断面図、図１０（ｃ）は、図１０（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１１】図１１（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）は、図１１（ａ）のＡ−Ａ´線で切断した断面図、図１１（ｃ）は、図１１（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１２】図１２（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ´線で切断した断面図、図１２（ｃ）は、図１２（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１３】図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ´線で切断した断面図、図１３（ｃ）は、図１３（ａ）のＢ−Ｂ´線で切断した断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第４実施形態に係るホールとスリットとを一括形成するためのグリッドの配置方法を示す平面図である。
【図１５】図１５は、図１４（ａ）のグリッドにおけるホールとスリットの配置例を示す平面図である。
【図１６】図１６（ａ）〜図１６（ｈ）は、第５実施形態に係るホールとスリットの配置例を示す平面図である。
【図１７】図１７（ａ）は、第６実施形態に係るホールとスリットの積層例を示す斜視図、図１７（ｂ）は、第７実施形態に係るホールとスリットの積層例を示す斜視図である。
【図１８】図１８は、第８実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの概略構成を示す回路図である。
【図１９】図１９は、図１８の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図である。
【図２０】図２０は、図１９のＥ部分を拡大して示す断面図である。
【図２１】図２１（ａ）〜図２１（ｄ）は、第９実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図６（ｂ）は、図１（ａ）〜図６（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図１（ｃ）〜図６（ｃ）は、図１（ａ）〜図６（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
【０００９】
図１（ａ）〜図１（ｃ）において、下地層１上には被加工膜２が形成され、被加工膜２上にはマスク層３が形成されている。なお、下地層１は半導体基板であってもよいし、半導体基板上に形成された絶縁層などであってもよく、特に限定されない。また、被加工膜２の材料としては、例えば、ワード線などに用いられる多結晶シリコン膜を挙げることができる。あるいは、被加工膜２の材料は、ＡｌまたはＣｕなどの金属であってもよい。あるいは、被加工膜２は、多結晶シリコン膜と絶縁体との積層体であってもよい。また、マスク層３は、レジスト膜などの有機膜であってもよいし、シリコン酸化膜などの無機膜であってもよい。
【００１０】
そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層３上に芯材パターン４を形成する。この時、芯材パターン４は、縦方向の間隔Ｐｙが横方向の間隔Ｐｘより狭くなるように配列することができる。なお、芯材パターン４の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。また、芯材パターン４の形状は直径Ｗの円柱状であってもよし、角柱状であってもよい。また、等方性エッチングなどの方法により芯材パターン４をスリミングし、芯材パターン４の径を細くするようにしてもよい。
【００１１】
次に、図２（ａ）〜図２（ｃ）に示すように、例えば、ＣＶＤなどの方法により、芯材パターン４の側壁を含むマスク層３上の全面に芯材パターン４に対する選択比が高い側壁材を堆積する。なお、芯材パターン４に対する選択比が高い側壁材としては、例えば、芯材パターン４がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターン４の側壁に残したままマスク層３を露出させる。この時、芯材パターン４の外周に沿って側壁パターン５が形成される。この側壁パターン５は、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、側壁パターン５には、側壁パターン５を横方向に分離するスリットＺ１が形成されるとともに、側壁パターン５を介して縦方向に配列されたホールＨ１が形成される。ただし、この段階では、ホールＨ１には芯材パターン４が埋め込まれている。
【００１２】
次に、図３（ａ）〜図３（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン５をマスク層３上に残したまま、芯材パターン４をマスク層３上から除去する。
【００１３】
次に、図４（ａ）〜図４（ｃ）に示すように、側壁パターン５を介してマスク層３をエッチングすることにより、側壁パターン５が転写されたマスクパターン３ａを下地層１上に形成する。ここで、マスクパターン３ａは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、マスクパターン３ａには、マスクパターン３ａを横方向に分離するスリットＺ２が形成されるとともに、マスクパターン３ａを介して縦方向に配列されたホールＨ２が形成される。
【００１４】
次に、図５（ａ）〜図５（ｃ）に示すように、マスクパターン３ａを介して被加工膜２をエッチングすることにより、マスクパターン３ａが転写された被加工パターン２ａを下地層１上に形成する。ここで、被加工パターン２ａは、縦方向に繋がるとともに横方向に分離されるようにすることができる。この時、被加工パターン２ａには、被加工パターン２ａを横方向に分離するスリットＺ３が形成されるとともに、被加工パターン２ａを介して縦方向に配列されたホールＨ３が形成される。
【００１５】
次に、図６（ａ）〜図６（ｃ）に示すように、スリットＺ３内に埋込材料を埋め込むことにより、スリットＺ３内にラインパターン７を形成する。また、ホールＨ３内に埋込材料を埋め込むことにより、ホールＨ３内にビアパターン６を形成する。なお、ビアパターン６およびラインパターン７の材料を互いに異なっていてもよいし、同一であってもよい。また、ビアパターン６およびラインパターン７の材料は、ＡｌまたはＣｕなどの導体であってもよいし、ＳｉまたはＳｉＧｅなどの半導体であってもよいし、シリコン酸化膜などの絶縁体であってもよい。
【００１６】
ここで、スリットＺ１およびホールＨ１が形成された側壁パターン５をエッチングマスクとして用いることにより、ホールＨ３の微細化を図りつつ、ホールＨ３とスリットＺ３とを被加工膜２に一括形成することが可能となる。このため、ホールＨ３とスリットＺ３とを別工程にて形成した場合に比べて位置合わせ精度を向上させることが可能となるとともに、工程数を減らすことができる。
【００１７】
なお、上述した実施形態では、ホールＨ３とスリットＺ３とを被加工膜２に一括形成するために、マスクパターン３ａを介して被加工膜２をエッチングする方法について説明した。これに対して、ホールＨ３とスリットＺ３とを被加工膜２に一括形成するために、被加工膜２上にマスク層３を形成することなく、側壁パターン５を介して被加工膜２をエッチングするようにしてもよい。
【００１８】
（第２実施形態）
図７（ａ）〜図１１（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）〜図１１（ｂ）は、図７（ａ）〜図１１（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図７（ｃ）〜図１１（ｃ）は、図７（ａ）〜図１１（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
図７（ａ）〜図７（ｃ）において、下地層１上には被加工膜２が形成されている。そして、ＣＶＤなどの方法にてストッパ材を被加工膜２上に成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いてストッパ材をパターニングすることにより、ストッパパターン１１を被加工膜２上に形成する。その後、ＣＶＤなどの方法にてマスク層３を被加工膜２上に形成する。なお、ストッパパターン１１はマスク層３および被加工膜２に対する選択比が高い材料を用いることができる。例えば、マスク層３がシリコン酸化膜、被加工膜２が多結晶シリコン膜からなる場合、ストッパパターン１１の材料はシリコン窒化膜を用いることができる。
【００１９】
次に、図８（ａ）〜図８（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、マスク層３上に芯材パターン４を形成する。
【００２０】
次に、図２（ａ）〜図２（ｃ）の工程と同様に、芯材パターン４の側壁を含むマスク層３上の全面に芯材パターン４に対する選択比が高い側壁材を堆積する。次に、図３（ａ）〜図３（ｃ）の工程と同様に、フォトリソグラフィ技術およびエッチング技術を用いることにより、側壁パターン５をマスク層３上に残したまま、芯材パターン４をマスク層３上から除去する。
【００２１】
次に、図９（ａ）〜図９（ｃ）に示すように、側壁パターン５を介してマスク層３をエッチングすることにより、側壁パターン５が転写されたマスクパターン３ａを下地層１上に形成する。ここで、ストッパパターン１１はマスク層３に対する選択比が高いので、マスク層３のエッチング時にストッパパターン１１がエッチングされないようにすることができる。
【００２２】
次に、図１０（ａ）〜図１０（ｃ）に示すように、マスクパターン３ａおよびストッパパターン１１を介して被加工膜２をエッチングすることにより、マスクパターン３ａが転写された被加工パターン２ａを下地層２上に形成するとともに、ストッパパターン１１が転写されたベタパターン１２を下地層２上に形成する。ここで、ストッパパターン１１は被加工膜２に対する選択比が高いので、被加工膜２のエッチング時にストッパパターン１１がエッチングされないようにすることができる。
【００２３】
次に、図１１（ａ）〜図１１（ｃ）に示すように、スリットＺ３内に埋込材料を埋め込むことにより、スリットＺ３内にラインパターン７を形成する。また、ホールＨ３内に埋込材料を埋め込むことにより、ホールＨ３内にビアパターン６を形成する。
【００２４】
ここで、被加工膜２上にストッパパターン１１を設けることにより、ホールＨ３とスリットＺ３とを被加工膜２に一括形成することを可能としつつ、被加工膜２の特定の領域にホールＨ３またはスリットＺ３が形成されないようにすることができる。
【００２５】
（第３実施形態）
図１２（ａ）および図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）および図１３（ｂ）は、図１２（ａ）および図１３（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図１２（ｃ）および図１３（ｃ）は、図１２（ａ）および図１３（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。
図１２（ａ）〜図１２（ｃ）において、この第３実施形態では、図７（ａ）〜図７（ｃ）のストッパパターン１１に加えストッパパターン１３が被加工膜２上に形成される。
【００２６】
次に、図１３（ａ）〜図１３（ｃ）に示すように、図８（ａ）〜図８（ｃ）、図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０（ｃ）および図１１（ａ）〜図１１（ｃ）と同様の工程を経ることにより、マスクパターン３ａが転写された被加工パターン２ａが下地層１上に形成されるとともに、ストッパパターン１１、１３がそれぞれ転写されたベタパターン１２、１４が下地層２上に形成される。
【００２７】
（第４実施形態）
図１４（ａ）〜図１４（ｃ）は、第４実施形態に係るホールとスリットとを一括形成するためのグリッドの配置方法を示す平面図である。
図１４（ａ）〜図１４（ｃ）において、芯材パターン４を配置する場合、グリッドＧ１〜Ｇ３が設定される。なお、グリッドＧ１〜Ｇ３のサイズは、被加工膜２に形成されるホールＨ３の最小サイズに対応させることができる。ここで、図１４（ａ）に示すように、グリッドＧ１を格子状に設定するようにしてもよい。あるいは、図１４（ｂ）に示すように、格子が行ごとにハーフピッチ分だけずらされるようにグリッドＧ２を設定してもよい。あるいは、図１４（ｃ）に示すように、六角形のグリッドＧ３であってもよい。
【００２８】
図１５は、図１４（ａ）のグリッドにおけるホールとスリットの配置例を示す平面図である。
図１５において、例えば、図１４（ａ）のグリッドＧ１上でエリアＥ１にスリットＺ３を配置し、エリアＥ２にホールＨ３を配置し、エリアＥ３にホールＨ３およびスリットＺ３を配置しないものとする。この場合、エリアＥ２に芯材パターン４を配置し、エリアＥ３にストッパパターン１１を配置すればよい。
【００２９】
（第５実施形態）
図１６（ａ）〜図１６（ｈ）は、第５実施形態に係るホールとスリットの配置例を示す平面図である。
図１６（ａ）において、下地層２１には被加工パターン２２が形成されている。ここで、被加工パターン２２には、スリットＺ４が横方向に形成されるとともに、ホールＨ４が横方向に配列されている。この時、ホールＨ４の形状は円とすることができる。また、図１６（ｂ）に示すように、一部のホールＨ４はベタパターンＢ１であってもよい。
【００３０】
図１６（ｃ）において、下地層２１には被加工パターン２３が形成されている。ここで、被加工パターン２３には、スリットＺ５が縦方向に形成されるとともに、ホールＨ５が縦方向に配列されている。この時、ホールＨ５の形状は円とすることができる。また、図１６（ｄ）に示すように、一部のホールＨ５はベタパターンＢ２であってもよい。
【００３１】
図１６（ｅ）において、下地層２１には被加工パターン２４が形成されている。ここで、被加工パターン２４には、スリットＺ６が被加工パターン２４内に形成されている。また、ホールＨ６がスリットＺ６の周囲に配列されるとともに、スリットＺ６を横切るように配列されている。この時、ホールＨ６の形状は円とすることができる。また、図１６（ｆ）に示すように、一部のスリットＺ６はベタパターンＢ３であってもよいし、一部のホールＨ６はベタパターンＢ４であってもよい。
【００３２】
図１６（ｇ）において、下地層２１には被加工パターン２５が形成されている。ここで、被加工パターン２５には、スリットＺ７が横方向に形成されるとともに、ホールＨ７が横方向に配列されている。この時、ホールＨ７の形状は楕円とすることができる。また、被加工パターン２５の幅は、図１６（ａ）の被加工パターン２２の幅よりも細くすることができる。
【００３３】
図１６（ｈ）において、下地層２１には被加工パターン２６が形成されている。ここで、被加工パターン２６には、スリットＺ８が横方向に形成されるとともに、ホールＨ８が横方向に配列されている。この時、ホールＨ８の形状は楕円とすることができる。また、被加工パターン２６の幅は、図１６（ｇ）の被加工パターン２５の幅よりも太くすることができる。
【００３４】
（第６実施形態）
図１７（ａ）は、第６実施形態に係るホールとスリットの積層例を示す斜視図である。
図１７（ａ）において、ラインパターン３２ａ下にはビアパターン３１ａが配列され、ラインパターン３２ａ上にはビアパターン３３ａが配列されている。また、ラインパターン３１ｂ上にはビアパターン３２ｂが配列され、ビアパターン３２ｂ上にはラインパターン３３ｂが配置されている。ここで、ラインパターン３１ｂ、３２ａ、３３ｂは互いに並列に配置されている。また、ビアパターン３１ａとラインパターン３１ｂは互いに同一層に配置されている。ビアパターン３２ｂとラインパターン３２ａは互いに同一層に配置されている。ビアパターン３３ａとラインパターン３３ｂは互いに同一層に配置されている。
【００３５】
（第７実施形態）
図１７（ｂ）は、第７実施形態に係るホールとスリットの積層例を示す斜視図である。
図１７（ｂ）において、ラインパターン３５ａ下にはビアパターン３４ａが配列されている。また、ラインパターン３４ｂ上にはビアパターン３５ｂが配列されている。ここで、ラインパターン３５ａ、３４ｂは互いに直交するように配置されている。また、ビアパターン３４ａとラインパターン３４ｂは互いに同一層に配置されている。ビアパターン３５ｂとラインパターン３５ａは互いに同一層に配置されている。
【００３６】
（第８実施形態）
図１８は、第８実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの概略構成を示す回路図である。なお、この第８実施形態では、メモリセルがロウ方向、カラム方向および高さ方向に３次元的には配置された３次元的ＮＡＮＤメモリについて説明する。この３次元的ＮＡＮＤメモリの具体例として、ＢｉＣＳ（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｍｅｍｏｒｙ）を例にとる。また、この第８実施形態では、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑと、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑとを互いに反対方向に引き出す方法を示した。
【００３７】
図１８において、メモリセルアレイには、ｑ（ｑは２以上の整数）個のブロックＢ１〜Ｂｑがカラム方向に配置されている。そして、各ブロックＢ１〜Ｂｑには、ＮＡＮＤストリングＮＳ１〜ＮＳｑがロウ方向にｍ（ｍは正の整数）個づつ配置されている。ここで、各ブロックＢ１〜Ｂｑは、ｈ（ｈは正の整数）層のセルレイヤＭＬ１〜ＭＬｈが積層されている。
【００３８】
各ＮＡＮＤストリングＮＳ１〜ＮＳｑには、セルトランジスタＭＴ１〜ＭＴ２ｈが設けられ、これらのセルトランジスタＭＴ１〜ＭＴ２ｈが順次直列に接続されている。なお、メモリセルアレイの１個のメモリセルは、１個のセルトランジスタにて構成することができる。また、各セルトランジスタＭＴ１〜ＭＴ２ｈには、電荷を蓄積する電荷蓄積領域を設けることができる。
【００３９】
ここで、セルトランジスタＭＴ１〜ＭＴｈはメモリセルアレイの高さ方向に上から下に向かって配置され、下端でＵ字状に折り返されるようにして、セルトランジスタＭＴｈ＋１〜ＭＴ２ｈがメモリセルアレイの高さ方向に下から上に向かって配置されている。すなわち、セルトランジスタＭＴｈ、ＭＴｈ＋１はセルレイヤＭＬ１に配置され、セルトランジスタＭＴ２、ＭＴ２ｈ−１はセルレイヤＭＬｈ−１に配置され、セルトランジスタＭＴ１、ＭＴ２ｈはセルレイヤＭＬｈに配置されている。
【００４０】
また、メモリセルアレイには、ｑ個のブロックＢ１〜Ｂｑにて共有されるようにしてｍ本のビット線ＢＬ１〜ＢＬｍがカラムＣＬ１〜ＣＬｍごとに配置されている。そして、ビット線ＢＬ１〜ＢＬｍの引き出し方向にはセンスアンプ５３が配置されている。なお、ビット線ＢＬ１〜ＢＬｍは、ＮＡＮＤストリングＮＳ１〜ＮＳｑをカラム方向に選択することができる。
【００４１】
また、メモリセルアレイには、ワード線ＷＬ１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑ、ＳＧＤ１〜ＳＧＤｑがロウＲＳ１〜ＲＳｑ、ＲＤ１〜ＲＤｑごとに配置されている。
【００４２】
そして、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑは、ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑと反対方向に引き出されている。そして、ワード線ＷＬ１〜ＷＬｈおよびセレクトゲート線ＳＧＤ１〜ＳＧＤｑの引き出し方向にはロウデコーダ５１が配置されている。ワード線ＷＬｈ＋１〜ＷＬ２ｈおよびセレクトゲート線ＳＧＳ１〜ＳＧＳｑの引き出し方向にはロウデコーダ５２が配置されている。
【００４３】
ここで、ワード線ＷＬ１〜ＷＬ２ｈは、同一のビット線ＢＬ１〜ＢＬｍを共有する互いに異なるロウのＮＡＮＤストリングＮＳ１〜ＮＳｑにてセルレイヤＭＬ１〜ＭＬｈごとに共有されている。具体的には、セルレイヤＭＬ１には、ワード線ＷＬｈ、ＷＬｈ＋１がロウ方向に設けられ、セルレイヤＭＬｈ−１には、ワード線ＷＬ２、ＷＬ２ｈ−１がロウ方向に設けられ、セルレイヤＭＬｈには、ワード線ＷＬ１、ＷＬ２ｈがロウ方向に設けられている。そして、各ワード線ＷＬ１〜ＷＬｈは、各セルレイヤＭＬ１〜ＭＬｈごとにｑ本のロウＲＤ１〜ＲＤｑにて共有されている。各ワード線ＷＬｈ＋１〜ＷＬ２ｈは、各セルレイヤＭＬ１〜ＭＬｈごとにｑ本のロウＲＳ１〜ＲＳｑにて共有されている。すなわち、ワード線ＷＬ１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴ１にて共有されている。ワード線ＷＬ２は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴ２にて共有されている。ワード線ＷＬｈは、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＤ１〜ＲＤｑのセルトランジスタＭＴｈにて共有されている。ワード線ＷＬｈ＋１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴｈ＋１にて共有されている。ワード線ＷＬ２ｈ−１は、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴ２ｈ−１にて共有されている。ワード線ＷＬ２ｈは、ＮＡＮＤストリングＮＳ１〜ＮＳｑのｑ本のロウＲＳ１〜ＲＳｑのセルトランジスタＭＴ２ｈにて共有されている。
【００４４】
また、各ＮＡＮＤストリングＮＳ１〜ＮＳｑには、ＮＡＮＤストリングをロウ方向に選択するセレクトトランジスタＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑが設けられている。ここで、セレクトトランジスタＤＴ１〜ＤＴｑはロウＲＤ１〜ＲＤｑごとに設けられている。また、セレクトトランジスタＳＴ１〜ＳＴｑはロウＲＳ１〜ＲＳｑごとに設けられている。
【００４５】
そして、各カラムＣＬ１〜ＣＬｍにおいて、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ１はセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してビット線ＢＬ１〜ＢＬｍに接続されている。また、各カラムＣＬ１〜ＣＬｍにおいて、各ＮＡＮＤストリングＮＳ１〜ＮＳｑのセルトランジスタＭＴ２ｈはセレクトトランジスタＤＴ１〜ＤＴｑをそれぞれ介してソース線ＳＣＥに接続されている。
【００４６】
また、メモリセルアレイには、セレクトゲート線ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑがロウ方向に設けられている。ここで、セレクトゲート線ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑは、セレクトゲート線ＳＧＤ１〜ＳＧＤｑとセレクトゲート線ＳＧＳ１〜ＳＧＳｑとをそれぞれ１本ずつペアとしてブロックＢ１〜Ｂｑごとに配置されている。そして、セレクトゲート線ＳＧＤ１〜ＳＧＤｑはセレクトトランジスタＤＴ１〜ＤＴｑのゲートにそれぞれ接続され、セレクトゲート線ＳＧＳ１〜ＳＧＳｑはセレクトトランジスタＳＴ１〜ＳＴｑのゲートにそれぞれ接続されている。
【００４７】
ここで、例えば、ビット線ＢＬ１に接続されたｑ個のＮＡＮＤストリングＮＳ１〜ＮＳｑからＮＡＮＤストリングＮＳｓ（１≦ｓ≦ｑ）を選択する場合、そのＮＡＮＤストリングＮＳｓのセレクトトランジスタＤＴｓ、ＳＴｓをオンする。また、そのＮＡＮＤストリングＮＳｓのセルトランジスタＭＴ１〜ＭＴ２ｈからセルトランジスタＭＴｒ（１≦ｒ≦２ｈ）を選択する場合、そのセルトランジスタＭＴｒのワード線ＷＬｒを活性化する。
【００４８】
ここで、セレクトトランジスタＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑをロウＲＤ１〜ＲＤｑ、ＲＳ１〜ＲＳｑごとに設けた上で、ワード線ＷＬ１〜ＷＬｈをロウＲＤ１〜ＲＤｑにて共有するとともに、ワード線ＷＬｈ＋１〜ＷＬ２ｈをロウＲＳ１〜ＲＳｑにて共有することにより、ＮＡＮＤストリングＮＳ１〜ＮＳｑを個別に選択することを可能としつつ、ワード線ＷＬ１〜ＷＬ２ｈをロウＲＤ１〜ＲＤｑ、ＲＳ１〜ＲＳｑごとにロウデコーダ５１、５２に引き出す必要をなくすことができ、ワード線ＷＬ１〜ＷＬ２ｈからの引き出し線の本数を減らすことが可能となるとともに、ロウデコーダ５１、５２の大規模化を抑制することができる。
【００４９】
図１９は、図１８の不揮発性半導体記憶装置のメモリセルアレイの概略構成例を示す斜視図である。なお、図１９の例では、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成する方法を示した。すなわち、図１９の例では、図１８において、ｍ＝６、ｈ＝４、ｑ＝２の場合を例にとった。
図１９において、半導体基板ＳＢには回路領域Ｒ１が設けられ、回路領域Ｒ１上にはメモリ領域Ｒ２が設けられている。なお、回路領域Ｒ１が設けられる基板と、メモリ領域Ｒ２が設けられる基板とを別個にしてもよい。
【００５０】
そして、回路領域Ｒ１において、半導体基板ＳＢ上には回路層ＣＵが形成されている。回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。また、接続層ＣＰ上には、４層分のワード線ＷＬ４〜ＷＬ１が順次積層されるとともに、ワード線ＷＬ４〜ＷＬ１にそれぞれ隣接するように４層分のワード線ＷＬ５〜ＷＬ８が順次積層されている。そして、ワード線ＷＬ５〜ＷＬ８が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ１〜ＷＬ４が柱状体ＭＰ２にて貫かれている。
【００５１】
また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。最上層のワード線ＷＬ８上には、柱状体ＳＰ１にて貫かれたセレクトゲート電極ＳＧＤが形成され、最上層のワード線ＷＬ１上には、柱状体ＳＰ２にて貫かれたセレクトゲート電極ＳＧＳが形成されている。
【００５２】
また、セレクトゲート電極ＳＧＳ上には、柱状体ＳＰ２に接続されたソース線ＳＣＥが設けられるとともに、ソース線ＳＣＥには、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ１〜ＷＬ８との交点に配置することができる。
【００５３】
ここで、ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳはロウ方向に沿って幅が周期的に変化されている。ワード線ＷＬ１〜ＷＬ８およびセレクトゲート電極ＳＧＤ、ＳＧＳの幅が変化する時の周期は、柱状体ＳＰ１のロウ方向の間隔に対応させることができる。
【００５４】
図２０は、図１９のＥ部分を拡大して示す断面図である。
図２０において、ワード線ＷＬ１〜ＷＬ４とワード線ＷＬ５〜ＷＬ８との間には絶縁体ＩＬが埋め込まれている。ワード線ＷＬ１〜ＷＬ４間およびワード線ＷＬ５〜ＷＬ８間には層間絶縁膜４５が形成されている。
【００５５】
また、ワード線ＷＬ１〜ＷＬ４および層間絶縁膜４５には、それらを積層方向に貫通するホールＫＡ２が形成され、ワード線ＷＬ５〜ＷＬ８および層間絶縁膜４５には、それらを積層方向に貫通するホールＫＡ１が形成されている。ホールＫＡ１内には柱状体ＭＰ１が形成されるとともに、ホールＫＡ２内には柱状体ＭＰ２が形成されている。
【００５６】
柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。なお、柱状半導体４１には、図１８のセルトランジスタＭＴ１〜ＭＴ２ｈのチャネル領域およびソース／ドレイン層を形成することができる。ホールＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、ホールＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、ホールＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。
【００５７】
（第９実施形態）
図２１（ａ）〜図２１（ｄ）は、第９実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイの製造方法を示す断面図である。なお、この第９実施形態では、図１９のメモリセルＭＣが８層分だけ積層される場合を例にとった。
図２１（ａ）において、下地層６０には、接続部６１が設けられている。そして、接続部６１に犠牲膜を埋め込んだ後、下地層６０上に層間絶縁膜６２を形成する。なお、下地層６０は、例えば、半導体基板を用いることができる。層間絶縁膜６２の材料は、例えば、シリコン酸化膜を用いることができる。接続部６１に埋め込まれた犠牲膜は、層間絶縁膜６２よりも選択比の小さな材料を用いることができる。
【００５８】
そして、ＣＶＤなどの方法にて、不純物添加シリコン層６３と絶縁層６４を交互に積層する。なお、絶縁層６４は、例えば、ＢＳＧ膜であってもよいし、シリコン酸化膜であってもよい。ただし、絶縁層６４の材料は、不純物添加シリコン層６３とエッチングレートができる限り等しくなるように選択することが好ましい。また、不純物添加シリコン層６３の不純物は、Ｂ、ＰまたはＡｓなどを用いることができる。
【００５９】
さらに、ＣＶＤなどの方法にて最上層の不純物添加シリコン層６３上に層間絶縁膜６５を形成する。なお、層間絶縁膜６５の材料は、例えば、シリコン酸化膜を用いることができる。
【００６０】
次に、図２１（ｂ）に示すように、ＣＶＤなどの方法にて層間絶縁膜６５上に不純物添加シリコン層６６を形成する。さらに、ＣＶＤなどの方法にて不純物添加シリコン層６６上に層間絶縁膜６７を形成する。
【００６１】
そして、図１（ａ）〜図１（ｃ）、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｃ）の工程と同様にして、図４（ａ）〜図４（ｃ）のマスクパターン３ａを層間絶縁膜６７上に形成する。
【００６２】
そして、マスクパターン３ａを介して層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４をエッチングすることにより、層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４にスリットＺ及びホールＨを一括して形成する。この時、図１（ａ）〜図１（ｃ）の被加工膜２は、層間絶縁膜６７、６５、６２、不純物添加シリコン層６６、６３、層間絶縁膜６５および絶縁層６４の積層構造に対応させることができる。
【００６３】
次に、ホールＨを介して接続部６１の犠牲膜をエッチングすることにより、接続部６１の犠牲膜を除去する。
【００６４】
次に、図２１（ｃ）に示すように、ＣＶＤなどの方法にてスリットＺに絶縁体６８を埋め込む。なお、絶縁体６８の材料は、例えば、シリコン酸化膜を用いることができる。
【００６５】
次に、図２１（ｄ）に示すように、ＣＶＤなどの方法にてホールＨおよび接続部６１内に柱状体６９を埋め込む。さらに、層間絶縁膜６７に埋め込まれた柱状体６９の一部を除去し、その除去された部分にプラグ７０を埋め込む。なお、柱状体６９としては、図２１の柱状体ＭＰ２と同様の構成を用いることができる。
【００６６】
柱状体ＭＰ２を形成する方法としては、ＣＶＤなどの方法にてホールＨの内面にブロック絶縁膜４４を形成する。次に、ＣＶＤなどの方法にてホールＨ内のブロック絶縁膜４４の表面にチャージトラップ層４３を形成する。次に、ＣＶＤなどの方法にてホールＨ内のチャージトラップ層４３の表面にトンネル絶縁膜４２を形成する。次に、ＣＶＤなどの方法にてトンネル絶縁膜４２を介してホールＨ内に柱状半導体４１を埋め込む。ここで、柱状半導体４１にはチャネル層を形成することができる。なお、ホールＨ内に柱状半導体４１を埋め込む代わりに、トンネル絶縁膜４２の表面に半導体層を形成した後、ホールＨ内に柱状絶縁体を埋め込むようにしてもよい。
【００６７】
これにより、ホールＨ、スリットＺ、ブロック絶縁膜４４、チャージトラップ層４３、トンネル絶縁膜４２およびチャネル層の形成を１層ごとに繰り返すことなく、メモリセルＭＣを積層化することができ、工程数の増大を抑制しつつ、ＮＡＮＤフラッシュメモリの高集積化を図ることができる。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１、２１、６０ 下地層、２ 被加工膜、３ マスク層、４ 芯材パターン、５ 側壁パターン、Ｈ、Ｈ１〜Ｈ８ ホール、Ｚ、Ｚ１〜Ｚ８ スリット、２ａ、２２〜２６ 被加工パターン、３ａ マスクパターン、１１、１３ ストッパパターン、１２、１４、Ｂ１〜Ｂ４ ベタパターン、Ｇ１〜Ｇ３ グリッド、Ｅ１〜Ｅ３ エリア、６、３１ａ、３２ｂ、３３ａ、３４ａ、３５ｂ ビアパターン、７、３１ｂ、３２ａ、３３ｂ、３４ｂ、３５ａ ラインパターン、Ｂ１〜Ｂｑ ブロック、ＤＴ１〜ＤＴｑ、ＳＴ１〜ＳＴｑ セレクトトランジスタ、ＭＴ１〜ＭＴ２ｈ セルトランジスタ、ＷＬ１〜ＷＬ２ｈ ワード線、ＳＧＤ１〜ＳＧＤｑ、ＳＧＳ１〜ＳＧＳｑ セレクトゲート線、ＳＣＥ ソース線、ＢＬ１〜ＢＬｍ ビット線、ＮＳ、ＮＳ１〜ＮＳｑ ＮＡＮＤストリング、ＭＬ１〜ＭＬｈ セルレイヤ、ＳＢ 半導体基板、ＣＵ 回路層、ＢＧ バックゲート層、ＫＡ１、ＫＡ２ ホール、ＭＰ１、ＭＰ２、ＳＰ１、ＳＰ２、６９ 柱状体、ＳＧＤ、ＳＧＳ セレクトゲート電極、ＮＳ ＮＡＮＤストリング、ＭＣ メモリセル、ＣＰ 接続層、ＰＧ、７０ プラグ、４１ 柱状半導体、４２ トンネル絶縁膜、４３ チャージトラップ層、４４ ブロック絶縁膜、５１、５２ ロウデコーダ、５３ センスアンプ、ＩＬ、６８ 絶縁体、４５、６２、６５、６７ 層間絶縁膜、６１ 接続部、６３、６６ 不純物添加シリコン層、６４ 絶縁層
【特許請求の範囲】
【請求項１】
不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第１の積層体と、
不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第２の積層体と、
前記第１の積層体の積層方向に沿って形成され、前記第１の積層体内にロウ方向に配列された第１のホールと、
前記第２の積層体の積層方向に沿って形成され、前記第２の積層体内にロウ方向に配列された第２のホールと、
前記第１の積層体と前記第２の積層体をロウごとに分離するスリットと、
前記第１の積層体の積層方向に沿って前記第１のホール内に形成された第１のチャネル層と、
前記第１のホールの内面と前記第１のチャネル層との間に形成された第１のトンネル絶縁膜と、
前記第１のホールの内面と前記第１のトンネル絶縁膜との間に形成された第１のチャージトラップ層と、
前記第１のホールの内面と前記第１のチャージトラップ層との間に形成された第１のブロック絶縁膜と、
前記第２の積層体の積層方向に沿って前記第２のホール内に形成された第２のチャネル層と、
前記第２のホールの内面と前記第２のチャネル層との間に形成された第２のトンネル絶縁膜と、
前記第２のホールの内面と前記第２のトンネル絶縁膜との間に形成された第２のチャージトラップ層と、
前記第２のホールの内面と前記第２のチャージトラップ層との間に形成された第２のブロック絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
第１のホールが複数配列され、前記第１のホールの配列方向に沿って幅が周期的に変化している第１の被加工パターンと、
第２のホールが複数配列され、前記第２のホールの配列方向に沿って幅が周期的に変化している第２被加工パターンと、
前記第１のホールの配列方向に沿って形成され、前記第１の被加工パターンと前記第２の被加工パターンとを分離するスリットとを備えることを特徴とする半導体装置。
【請求項３】
第１方向より第２方向の間隔が狭くなるように配列された複数の芯材パターンを被加工膜上に形成する工程と、
前記第２方向に繋がるとともに、前記第１方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、
前記側壁パターンの形成後に前記芯材パターンを除去する工程と、
前記側壁パターンが転写されるように前記被加工膜を加工する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記芯材パターンを形成する前に、前記被加工膜上にストッパパターンを形成する工程をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
不純物添加シリコン層と層間絶縁膜とが交互に積層された積層体を形成する工程と
ロウ方向よりカラム方向の間隔が狭くなるように配列された複数の芯材パターンを前記積層体上に形成する工程と、
前記カラム方向に繋がるとともに、前記ロウ方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、
前記側壁パターンの形成後に前記芯材パターンを除去する工程と、
前記側壁パターンが転写されるように前記積層体を加工することにより、前記積層体を介して前記カラム方向に配列されたホールを前記積層体に形成するとともに、前記積層体をロウ方向に分離するスリットを形成する工程と、
前記ホールの内面にブロック絶縁膜を形成する工程と、
前記ホール内の前記ブロック絶縁膜の表面にチャージトラップ層を形成する工程と、
前記ホール内の前記チャージトラップ層の表面にトンネル絶縁膜を形成する工程と、
前記ホール内のトンネル絶縁膜の表面にチャネル層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第１の積層体と、
不純物添加シリコン層と層間絶縁膜とが交互に積層され、ロウ方向に沿って幅が周期的に変化している第２の積層体と、
前記第１の積層体の積層方向に沿って形成され、前記第１の積層体内にロウ方向に配列された第１のホールと、
前記第２の積層体の積層方向に沿って形成され、前記第２の積層体内にロウ方向に配列された第２のホールと、
前記第１の積層体と前記第２の積層体をロウごとに分離するスリットと、
前記第１の積層体の積層方向に沿って前記第１のホール内に形成された第１のチャネル層と、
前記第１のホールの内面と前記第１のチャネル層との間に形成された第１のトンネル絶縁膜と、
前記第１のホールの内面と前記第１のトンネル絶縁膜との間に形成された第１のチャージトラップ層と、
前記第１のホールの内面と前記第１のチャージトラップ層との間に形成された第１のブロック絶縁膜と、
前記第２の積層体の積層方向に沿って前記第２のホール内に形成された第２のチャネル層と、
前記第２のホールの内面と前記第２のチャネル層との間に形成された第２のトンネル絶縁膜と、
前記第２のホールの内面と前記第２のトンネル絶縁膜との間に形成された第２のチャージトラップ層と、
前記第２のホールの内面と前記第２のチャージトラップ層との間に形成された第２のブロック絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
第１のホールが複数配列され、前記第１のホールの配列方向に沿って幅が周期的に変化している第１の被加工パターンと、
第２のホールが複数配列され、前記第２のホールの配列方向に沿って幅が周期的に変化している第２被加工パターンと、
前記第１のホールの配列方向に沿って形成され、前記第１の被加工パターンと前記第２の被加工パターンとを分離するスリットとを備えることを特徴とする半導体装置。
【請求項３】
第１方向より第２方向の間隔が狭くなるように配列された複数の芯材パターンを被加工膜上に形成する工程と、
前記第２方向に繋がるとともに、前記第１方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、
前記側壁パターンの形成後に前記芯材パターンを除去する工程と、
前記側壁パターンが転写されるように前記被加工膜を加工する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記芯材パターンを形成する前に、前記被加工膜上にストッパパターンを形成する工程をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
不純物添加シリコン層と層間絶縁膜とが交互に積層された積層体を形成する工程と
ロウ方向よりカラム方向の間隔が狭くなるように配列された複数の芯材パターンを前記積層体上に形成する工程と、
前記カラム方向に繋がるとともに、前記ロウ方向に分離された側壁パターンを前記芯材パターンの外周に沿って形成する工程と、
前記側壁パターンの形成後に前記芯材パターンを除去する工程と、
前記側壁パターンが転写されるように前記積層体を加工することにより、前記積層体を介して前記カラム方向に配列されたホールを前記積層体に形成するとともに、前記積層体をロウ方向に分離するスリットを形成する工程と、
前記ホールの内面にブロック絶縁膜を形成する工程と、
前記ホール内の前記ブロック絶縁膜の表面にチャージトラップ層を形成する工程と、
前記ホール内の前記チャージトラップ層の表面にトンネル絶縁膜を形成する工程と、
前記ホール内のトンネル絶縁膜の表面にチャネル層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２０】
【図２１】
【図１８】
【公開番号】特開２０１３−１１０２９５（Ｐ２０１３−１１０２９５Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４８５４（Ｐ２０１１−２５４８５４）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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