半導体装置および半導体装置の製造方法
【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタでは、その微細化に伴って短チャネル効果が顕著になり、従来のシングルゲート型トランジスタでは短チャネル効果抑制のために高濃度のチャネル不純物が必要になってきている。しかし、チャネル不純物の高濃度化はチャネル中のキャリア移動度低下によるオン電流の減少、不純物ゆらぎによるしきい値電圧のばらつき増加、接合リーク電流増加などの問題を引き起こすことが知られており、微細化されたトランジスタの高性能化にはチャネル不純物の高濃度化によらない短チャネル効果抑制が必要である。
【０００３】
チャネル不純物の高濃度化によらない短チャネル効果抑制を実現する方法として、チャネルに対してゲート電極を複数配置したマルチゲート型トランジスタが提案されている。マルチゲート型トランジスタは複数のゲート電極でチャネルポテンシャルを制御するため、チャネルポテンシャルに対するゲート電極の支配力をドレイン電極のそれよりも強くすることができ、チャネル不純物を高濃度にすることなく短チャネル効果が抑制できる。フィン型トランジスタはマルチゲート型トランジスタの一つであるが、フィンの高さを高くすることでチャネル幅が増加し、フットプリントを増大させることなくオン電流を増やせるため、たとえば高駆動電流が要求されるメモリのセルトランジスタなどに有効である。
【０００４】
フィン型トランジスタにおいても平面型トランジスタ同様、ソース／ドレイン上にシリサイドを形成してその上にコンタクトを形成するのが一般的であるが、ソース／ドレインとシリサイドとの接触抵抗が寄生抵抗の主要成分であり、接触抵抗の低減が高性能化には重要である。この接触抵抗を低減するにはシリサイド材料のショットキー障壁高さを小さくする、ソース／ドレインとシリサイド界面の不純物濃度を上げる、ソース／ドレインとシリサイドとの接触面積を増やす、等が有効な方法である。
フィン型トランジスタではソース／ドレインとシリサイドとの接触面積を増やすために、ソース／ドレインのフィンをエピタキシャル成長で太くしてから表面をシリサイド化することが有効な技術として知られている。
【０００５】
フィン型トランジスタにはバルク半導体基板上に形成されたタイプと、SOI(Silicon On Insulator)基板上に形成されたタイプとがあるが、半導体ウェハのコスト、平面型トランジスタとの混載、自己発熱の抑制、等の観点から前者が好ましい。
前者のタイプのフィン型トランジスタでは、ソース／ドレイン間のリーク電流防止のためフィンチャネルボトムにパンチスルーストッパが必要で、これによってソース／ドレインのボトムにPN接合が形成されるため、ソース／ドレイン上のシリサイドとこのPN接合が近づくと接合リーク電流が増加する。前述のようにフィン型トランジスタではフィン側面にシリサイドを形成することで、ソース／ドレインとシリサイドの接触面積を増やして、ソース／ドレインとシリサイドとの接触抵抗を低減できるが、シリサイドがソース／ドレインボトムのPN接合に接近して接合リーク電流を増加させないようにする必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９４７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態の目的は、フィンがバルク基板上に形成されたフィン型トランジスタにおいて、接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上のシリサイドとの接触抵抗を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置によれば、フィン型半導体と、ゲート絶縁膜と、ゲート電極と、トップ層と、ソース／ドレインと、オフセットスペーサと、サイドウォールスペーサと、シリサイド層とが設けられている。ゲート電極は、前記フィン型半導体の側面にゲート絶縁膜を介して形成されている。トップ層は前記ゲート電極の上部に形成されている。ソース／ドレインは、前記フィン型半導体の両端部(前記ゲート電極と重ならない領域)に形成されている。オフセットスペーサおよびサイドウォールスペーサは、前記フィン型半導体の上部の表面が露出するようにして前記ゲート電極および前記ソース／ドレインの側面に形成されている。シリサイド層は、前記ソース／ドレイン表面に形成されている。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した半導体装置の概略構成を示す断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した半導体装置の概略構成を示す断面図である。
【図２】図２（ａ）〜図２（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜図５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）〜図８（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）〜図９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０】図２０は、図１（ｃ）のサイドウォールスペーサ８上のフィン突出量Ｅｆとオン電流Ｉｏｎの関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した半導体装置の概略構成を示す断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した半導体装置の概略構成を示す断面図である。
【００１２】
図１（ａ）〜図１（ｃ）において、半導体基板１上にはフィン型半導体３が形成されている。なお、半導体基板１およびフィン型半導体３の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、半導体基板１およびフィン型半導体３の材料は、互いに同じであってもよいし、互いに異なっていてもよい。
【００１３】
そして、半導体基板１上には、フィン型半導体３の下部が埋め込まれるようにして埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の構造としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、埋め込み絶縁層２の材料は、例えば、ＳｉＯ２を用いることができる。
【００１４】
そして、埋め込み絶縁層２上に突出したフィン型半導体３の側面には、ゲート絶縁膜６を介してゲート電極１３が形成され、ゲート絶縁膜６を介してゲート電極１３と対向する半導体３の内部にチャネル領域１５が形成される。そして、フィン型半導体３の両端部には、高濃度不純物拡散層１０からなるソース／ドレインが設けられている。なお、フィン型半導体３の高濃度不純物拡散層１０は、Ｎ＋型不純物拡散層とすることができる。また、フィン型半導体３のチャネル領域１５では、チャネル領域１５の不純物濃度のばらつきに起因する電界効果トランジスタの電気特性のばらつきや移動度の低下を抑制するために、チャネル領域１５の不純物濃度を低減することが好ましい。チャネル領域１５はノンドープであってもよい。チャネル領域１５内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には2/3以下にすることが好ましい。なお、チャネル内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
【００１５】
ゲート電極１３の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１３の材料は、例えば、Ｗ、Ａｌ、ＴａＮ、Ｒｕ、ＴｉＡｌＮ、ＨｆＮ、ＮｉＳｉ、ＭｏおよびＴｉＮなどから選択するようにしてもよい。また、ゲート絶縁膜６の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。
【００１６】
また、フィン型半導体３の下部には、ゲート電極がフィン側面に存在しないためにソース／ドレイン間にリーク電流が流れるのを防止するためのパンチスルーストッパ層４が形成されている。なお、パンチスルーストッパ層４は、N+型不純物拡散層であるソース／ドレインに対して、Ｐ−型不純物拡散層とすることができる。
【００１７】
フィン型半導体３上にはキャップ層５が形成され、キャップ層５およびゲート電極１３上にはトップ層１１の上部にハードマスク層１２が形成されている。なお、キャップ層５およびハードマスク層１２の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。トップ層１１はキャップ層５で分断されたゲート電極１３を接続して、フィン型トランジスタをダブルゲート動作させることができる。また、トップ層１１をゲート電極１３と接続された配線として用いることもできる。トップ層１１の材料は、例えば、Ｗなどの高融点金属を用いることができる。
【００１８】
フィン型半導体３の両端部において、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８が形成されている。なお、オフセットスペーサ７およびサイドウォールスペーサ８の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。そして、露出したフィン型半導体３の高濃度不純物拡散層１０の表面には、シリサイド層９が形成されている。なお、シリサイド層９としては、例えば、ＷＳｉ、ＭｏＳｉ、ＮｉＳｉまたはＮｉＰｔＳｉなどを用いることができる。
【００１９】
ここで、フィン型半導体３の上部の表面が露出するようにオフセットスペーサ７およびサイドウォールスペーサ８を形成することにより、シリサイド層９を高濃度不純物拡散層１０とパンチスルーストッパ層４との接合面１６から離間させることができる。このため、シリサイド層９に含まれる金属が前記接合面に拡散して接合リーク電流が増加することを抑制することができる。なお、接合リーク電流の増大を抑制するにはシリサイド層９と前記接合面１６との距離が30nm以上であることが好ましい。
【００２０】
（第２実施形態）
図２（ａ）〜図１９（ａ）、図２（ｂ）〜図１９（ｂ）および図２（ｃ）〜図１９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ａ）〜図１９（ａ）は、図１（ａ）のＣ−Ｃ線で切断した断面図、図２（ｂ）〜図１９（ｂ）は、図１（ａ）のＤ−Ｄ線で切断した断面図、図２（ｃ）〜図１９（ｃ）は、図１（ａ）のＥ−Ｅ線で切断した断面図である。
【００２１】
図２（ａ）〜図２（ｃ）において、ＣＶＤなどの方法にて半導体基板１上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体基板１上にキャップ層５を形成する。
【００２２】
次に、図３（ａ）〜図３（ｃ）に示すように、キャップ層５をマスクとして半導体基板１をエッチングすることにより、半導体基板１上にフィン型半導体３を形成する。
【００２３】
次に、図４（ａ）〜図４（ｃ）に示すように、ＣＶＤなどの方法にてフィン型半導体３が埋め込まれるように埋め込み絶縁層２を半導体基板１上に形成する。そして、ＣＭＰなどの方法にて埋め込み絶縁層２を平坦化する。この時、キャップ層５は、埋め込み絶縁層２のＣＭＰのエッチストッパ膜として用いることができる。
【００２４】
次に、図５（ａ）〜図５（ｃ）に示すように、埋め込み絶縁層２のエッチバックを行うことにより、フィン型半導体３の下部が埋め込み絶縁層２にて埋め込まれるようにしてフィン型半導体３の上部を埋め込み絶縁層２から露出させる。
【００２５】
次に、図６（ａ）〜図６（ｃ）に示すように、イオン注入Ｐ１にてＢやＩｎなどのＰ型不純物を埋め込み絶縁層２に垂直に注入する。この時、注入されたＰ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱が起こされ、そのＰ型不純物イオンがフィン型半導体３の下部にドープされて、フィン型半導体３の下部にパンチスルーストッパ層４を形成することができる。
【００２６】
次に、図７（ａ）〜図７（ｃ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層２から突出したフィン型半導体３の側面にゲート絶縁膜６を形成する。
【００２７】
次に、図８（ａ）〜図８（ｃ）に示すように、ＣＶＤなどの方法にてフィン型半導体３が埋め込まれるようにゲート電極材１３´を埋め込み絶縁層２上に形成する。そして、ＣＭＰなどの方法にてゲート電極材１３´を平坦化する。この時、キャップ層５は、ゲート電極材１３´のＣＭＰのエッチストッパ膜として用いることができる。
【００２８】
次に、図９（ａ）〜図９（ｃ）に示すように、スパッタなどの方法にてキャップ層５およびゲート電極材１３´上にトップ層１１を形成する。
【００２９】
次に、図１０（ａ）〜図１０（ｃ）に示すように、ＣＶＤなどの方法にてトップ層１１上にハードマスク材１２´を形成する。
【００３０】
次に、図１１（ａ）〜図１１（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術にてハードマスク材１２´をパターニングすることにより、トップ層１１上にハードマスク層１２を形成する。
【００３１】
次に、図１２（ａ）〜図１２（ｃ）に示すように、ハードマスク層１２をマスクとしてトップ層１１およびゲート電極材１３´をエッチングすることにより、埋め込み絶縁層２上に突出したフィン型半導体３およびキャップ層５の側面にゲート電極１３を形成する。
【００３２】
次に、図１３（ａ）〜図１３（ｃ）に示すように、ＣＶＤなどの方法にて埋め込み絶縁層２上に突出したフィン型半導体３の両端の側面およびゲート電極１３の側面にオフセットスペーサ７を形成する。なお、埋め込み絶縁層２、キャップ層５およびハードマスク層１２上のオフセットスペーサ７は、異方性エッチングにて除去することができる。
【００３３】
次に、図１４（ａ）〜図１４（ｃ）に示すように、イオン注入Ｐ２にてＡｓ、ＰなどのＮ型不純物をフィン型半導体３の両端に斜めから注入することにより、フィン型半導体３の両端に高濃度不純物拡散層１０を形成する。
【００３４】
次に、図１５（ａ）〜図１５（ｃ）に示すように、ＣＶＤなどの方法にて埋め込み絶縁層２上に突出したフィン型半導体３の両端の側面およびゲート電極１３の側面に形成されたオフセットスペーサ７の外側にサイドウォールスペーサ８を形成する。なお、埋め込み絶縁層２、キャップ層５およびハードマスク層１２上のサイドウォールスペーサ８は、異方性エッチングにて除去することができる。
【００３５】
次に、図１６（ａ）〜図１６（ｃ）に示すように、オフセットスペーサ７およびサイドウォールスペーサ８のエッチバックを行うことにより、フィン型半導体３の両端の上部の表面を露出させる。この時、キャップ層５およびハードマスク層１２もエッチングされ、キャップ層５は除去することができる。また、ハードマスク層１２はトップ層１１上に一部が残るようにして、ゲート電極１３およびトップ層１１の側面がオフセットスペーサ７およびサイドウォールスペーサ８で完全に覆われたままにすることができる。
【００３６】
ここで、ゲート電極１３およびトップ層１１の側面がオフセットスペーサ７およびサイドウォールスペーサ８で覆われたままにすることで、ゲート電極１３およびトップ層１１がソース／ドレイン上に形成されたコンタクトとショートすることを防ぐことができる。
【００３７】
次に、図１７（ａ）〜図１７（ｃ）に示すように、選択エピタキシャル成長にてフィン型半導体３の両端の上部の表面に半導体層１４を形成する。なお、半導体層１４の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００３８】
次に、図１８（ａ）〜図１８（ｃ）に示すように、イオン注入Ｐ３にてＡｓ、ＰなどのＮ型不純物をフィン型半導体３の両端の上部に斜めから注入することにより、選択エピタキシャル成長で形成された半導体層１４に高濃度の不純物をドーピングする。高濃度不純物拡散層１０およびその上に形成された高濃度の不純物をドーピングされた半導体層１４がソース／ドレインとなる。
【００３９】
次に、図１９（ａ）〜図１９（ｃ）に示すように、半導体層１４の一部または全部をシリサイド化することにより、高濃度不純物拡散層１０およびその上に形成された高濃度の不純物をドーピングされた半導体層１４からなるソース／ドレインの表面にシリサイド層９を形成する。
【００４０】
ここで、選択エピタキシャル成長にて高濃度不純物拡散層１０上に半導体層１４を形成してできたソース／ドレイン上にシリサイドを形成することにより、フィン型半導体３の幅が小さい場合においても、ソース／ドレイン領域のフィン型半導体３が完全にシリサイド化するのを防止することができる。これによりシリサイド層９とフィン型半導体３との接触面積を大きく保つことができ、ソース／ドレインとシリサイド層９の接触抵抗を低減することが可能となる。
【００４１】
なお、上述した実施形態では、選択エピタキシャル成長にてフィン型半導体３の両端の上部に半導体層１４を形成してから、フィン型半導体３の両端の上部にシリサイド層９を形成する方法について説明したが、オフセットスペーサおよびサイドウォールスペーサ８の上部にあるフィン型半導体３が完全にシリサイド化しない場合は、フィン型半導体３の両端の上部に半導体層１４を形成することなく、フィン型半導体３の両端の上部にシリサイド層９を形成するようにしてもよい。
【００４２】
図２０は、図１（ｃ）のオフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆとオン電流Ｉｏｎの関係を示す図である。
【００４３】
図２０において、オフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆが増加すると、シリサイド層９とフィン型半導体３との接触面積が大きくなり、シリサイド層９とフィン型半導体３との接触抵抗が低減するため、オン電流Ｉｏｎが増加する。
【００４４】
一方、埋め込み絶縁層２上のフィン突出量Ｈｆが一定の場合、オフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆがオフセットスペーサ７およびサイドウォールスペーサ８の後退によって増加すると、シリサイド層９と高濃度不純物拡散層１０の接合面１６との距離が小さくなり、接合リーク電流が増加してオフ電流Ｉｏｆｆが増加する。
【００４５】
ここで、シリサイド層９とＰＮ接合面１６との距離を保ちながら埋め込み絶縁層２上のフィン突出量Ｈｆを増加させると、接合面１６での接合リーク電流を増加させることなくフィン突出量Ｅｆの増加でソース／ドレインとシリサイド層９の接触抵抗が低減し、オン電流Ｉｏｎを増加させることができる。
【００４６】
なお、上述した実施形態では、フィン型半導体３をバルク基板上に形成する場合を例にとって説明したが、フィン型半導体３をＳＯＩ基板上に形成した構成に適用してもよい。また、上述した実施形態では、フィン型半導体３の両端部の側壁にオフセットスペーサ７を設ける方法について説明したが、オフセットスペーサ７は省略するようにしてもよい。
また、フィン型トランジスタとしてNチャネル型トランジスタについて説明したが、パンチスルーストッパおよびソースドレインの不純物のタイプを変えることで、Pチャネル型トランジスタに変えることができる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１ 半導体基板、２ 埋め込み絶縁層、３ フィン型半導体、４ パンチスルーストッパ層、５ キャップ層、６ ゲート絶縁膜、７ オフセットスペーサ、８ サイドウォールスペーサ、９ シリサイド層、１０ 高濃度不純物拡散層、１１ トップ層、１２ ハードマスク層、１２ ´ ハードマスク材、１３ ゲート電極、１３´ ゲート電極材、１４ 半導体層、１５ チャネル領域、１６ ＰＮ接合面
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタでは、その微細化に伴って短チャネル効果が顕著になり、従来のシングルゲート型トランジスタでは短チャネル効果抑制のために高濃度のチャネル不純物が必要になってきている。しかし、チャネル不純物の高濃度化はチャネル中のキャリア移動度低下によるオン電流の減少、不純物ゆらぎによるしきい値電圧のばらつき増加、接合リーク電流増加などの問題を引き起こすことが知られており、微細化されたトランジスタの高性能化にはチャネル不純物の高濃度化によらない短チャネル効果抑制が必要である。
【０００３】
チャネル不純物の高濃度化によらない短チャネル効果抑制を実現する方法として、チャネルに対してゲート電極を複数配置したマルチゲート型トランジスタが提案されている。マルチゲート型トランジスタは複数のゲート電極でチャネルポテンシャルを制御するため、チャネルポテンシャルに対するゲート電極の支配力をドレイン電極のそれよりも強くすることができ、チャネル不純物を高濃度にすることなく短チャネル効果が抑制できる。フィン型トランジスタはマルチゲート型トランジスタの一つであるが、フィンの高さを高くすることでチャネル幅が増加し、フットプリントを増大させることなくオン電流を増やせるため、たとえば高駆動電流が要求されるメモリのセルトランジスタなどに有効である。
【０００４】
フィン型トランジスタにおいても平面型トランジスタ同様、ソース／ドレイン上にシリサイドを形成してその上にコンタクトを形成するのが一般的であるが、ソース／ドレインとシリサイドとの接触抵抗が寄生抵抗の主要成分であり、接触抵抗の低減が高性能化には重要である。この接触抵抗を低減するにはシリサイド材料のショットキー障壁高さを小さくする、ソース／ドレインとシリサイド界面の不純物濃度を上げる、ソース／ドレインとシリサイドとの接触面積を増やす、等が有効な方法である。
フィン型トランジスタではソース／ドレインとシリサイドとの接触面積を増やすために、ソース／ドレインのフィンをエピタキシャル成長で太くしてから表面をシリサイド化することが有効な技術として知られている。
【０００５】
フィン型トランジスタにはバルク半導体基板上に形成されたタイプと、SOI(Silicon On Insulator)基板上に形成されたタイプとがあるが、半導体ウェハのコスト、平面型トランジスタとの混載、自己発熱の抑制、等の観点から前者が好ましい。
前者のタイプのフィン型トランジスタでは、ソース／ドレイン間のリーク電流防止のためフィンチャネルボトムにパンチスルーストッパが必要で、これによってソース／ドレインのボトムにPN接合が形成されるため、ソース／ドレイン上のシリサイドとこのPN接合が近づくと接合リーク電流が増加する。前述のようにフィン型トランジスタではフィン側面にシリサイドを形成することで、ソース／ドレインとシリサイドの接触面積を増やして、ソース／ドレインとシリサイドとの接触抵抗を低減できるが、シリサイドがソース／ドレインボトムのPN接合に接近して接合リーク電流を増加させないようにする必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９４７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態の目的は、フィンがバルク基板上に形成されたフィン型トランジスタにおいて、接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上のシリサイドとの接触抵抗を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置によれば、フィン型半導体と、ゲート絶縁膜と、ゲート電極と、トップ層と、ソース／ドレインと、オフセットスペーサと、サイドウォールスペーサと、シリサイド層とが設けられている。ゲート電極は、前記フィン型半導体の側面にゲート絶縁膜を介して形成されている。トップ層は前記ゲート電極の上部に形成されている。ソース／ドレインは、前記フィン型半導体の両端部(前記ゲート電極と重ならない領域)に形成されている。オフセットスペーサおよびサイドウォールスペーサは、前記フィン型半導体の上部の表面が露出するようにして前記ゲート電極および前記ソース／ドレインの側面に形成されている。シリサイド層は、前記ソース／ドレイン表面に形成されている。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した半導体装置の概略構成を示す断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した半導体装置の概略構成を示す断面図である。
【図２】図２（ａ）〜図２（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜図５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）〜図８（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）〜図９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）〜図１４（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０】図２０は、図１（ｃ）のサイドウォールスペーサ８上のフィン突出量Ｅｆとオン電流Ｉｏｎの関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１１】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した半導体装置の概略構成を示す断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した半導体装置の概略構成を示す断面図である。
【００１２】
図１（ａ）〜図１（ｃ）において、半導体基板１上にはフィン型半導体３が形成されている。なお、半導体基板１およびフィン型半導体３の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、半導体基板１およびフィン型半導体３の材料は、互いに同じであってもよいし、互いに異なっていてもよい。
【００１３】
そして、半導体基板１上には、フィン型半導体３の下部が埋め込まれるようにして埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の構造としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、埋め込み絶縁層２の材料は、例えば、ＳｉＯ２を用いることができる。
【００１４】
そして、埋め込み絶縁層２上に突出したフィン型半導体３の側面には、ゲート絶縁膜６を介してゲート電極１３が形成され、ゲート絶縁膜６を介してゲート電極１３と対向する半導体３の内部にチャネル領域１５が形成される。そして、フィン型半導体３の両端部には、高濃度不純物拡散層１０からなるソース／ドレインが設けられている。なお、フィン型半導体３の高濃度不純物拡散層１０は、Ｎ＋型不純物拡散層とすることができる。また、フィン型半導体３のチャネル領域１５では、チャネル領域１５の不純物濃度のばらつきに起因する電界効果トランジスタの電気特性のばらつきや移動度の低下を抑制するために、チャネル領域１５の不純物濃度を低減することが好ましい。チャネル領域１５はノンドープであってもよい。チャネル領域１５内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には2/3以下にすることが好ましい。なお、チャネル内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
【００１５】
ゲート電極１３の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１３の材料は、例えば、Ｗ、Ａｌ、ＴａＮ、Ｒｕ、ＴｉＡｌＮ、ＨｆＮ、ＮｉＳｉ、ＭｏおよびＴｉＮなどから選択するようにしてもよい。また、ゲート絶縁膜６の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。
【００１６】
また、フィン型半導体３の下部には、ゲート電極がフィン側面に存在しないためにソース／ドレイン間にリーク電流が流れるのを防止するためのパンチスルーストッパ層４が形成されている。なお、パンチスルーストッパ層４は、N+型不純物拡散層であるソース／ドレインに対して、Ｐ−型不純物拡散層とすることができる。
【００１７】
フィン型半導体３上にはキャップ層５が形成され、キャップ層５およびゲート電極１３上にはトップ層１１の上部にハードマスク層１２が形成されている。なお、キャップ層５およびハードマスク層１２の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。トップ層１１はキャップ層５で分断されたゲート電極１３を接続して、フィン型トランジスタをダブルゲート動作させることができる。また、トップ層１１をゲート電極１３と接続された配線として用いることもできる。トップ層１１の材料は、例えば、Ｗなどの高融点金属を用いることができる。
【００１８】
フィン型半導体３の両端部において、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８が形成されている。なお、オフセットスペーサ７およびサイドウォールスペーサ８の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。そして、露出したフィン型半導体３の高濃度不純物拡散層１０の表面には、シリサイド層９が形成されている。なお、シリサイド層９としては、例えば、ＷＳｉ、ＭｏＳｉ、ＮｉＳｉまたはＮｉＰｔＳｉなどを用いることができる。
【００１９】
ここで、フィン型半導体３の上部の表面が露出するようにオフセットスペーサ７およびサイドウォールスペーサ８を形成することにより、シリサイド層９を高濃度不純物拡散層１０とパンチスルーストッパ層４との接合面１６から離間させることができる。このため、シリサイド層９に含まれる金属が前記接合面に拡散して接合リーク電流が増加することを抑制することができる。なお、接合リーク電流の増大を抑制するにはシリサイド層９と前記接合面１６との距離が30nm以上であることが好ましい。
【００２０】
（第２実施形態）
図２（ａ）〜図１９（ａ）、図２（ｂ）〜図１９（ｂ）および図２（ｃ）〜図１９（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ａ）〜図１９（ａ）は、図１（ａ）のＣ−Ｃ線で切断した断面図、図２（ｂ）〜図１９（ｂ）は、図１（ａ）のＤ−Ｄ線で切断した断面図、図２（ｃ）〜図１９（ｃ）は、図１（ａ）のＥ−Ｅ線で切断した断面図である。
【００２１】
図２（ａ）〜図２（ｃ）において、ＣＶＤなどの方法にて半導体基板１上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体基板１上にキャップ層５を形成する。
【００２２】
次に、図３（ａ）〜図３（ｃ）に示すように、キャップ層５をマスクとして半導体基板１をエッチングすることにより、半導体基板１上にフィン型半導体３を形成する。
【００２３】
次に、図４（ａ）〜図４（ｃ）に示すように、ＣＶＤなどの方法にてフィン型半導体３が埋め込まれるように埋め込み絶縁層２を半導体基板１上に形成する。そして、ＣＭＰなどの方法にて埋め込み絶縁層２を平坦化する。この時、キャップ層５は、埋め込み絶縁層２のＣＭＰのエッチストッパ膜として用いることができる。
【００２４】
次に、図５（ａ）〜図５（ｃ）に示すように、埋め込み絶縁層２のエッチバックを行うことにより、フィン型半導体３の下部が埋め込み絶縁層２にて埋め込まれるようにしてフィン型半導体３の上部を埋め込み絶縁層２から露出させる。
【００２５】
次に、図６（ａ）〜図６（ｃ）に示すように、イオン注入Ｐ１にてＢやＩｎなどのＰ型不純物を埋め込み絶縁層２に垂直に注入する。この時、注入されたＰ型不純物イオンは、埋め込み絶縁層２の表層である一定の確率で大角散乱が起こされ、そのＰ型不純物イオンがフィン型半導体３の下部にドープされて、フィン型半導体３の下部にパンチスルーストッパ層４を形成することができる。
【００２６】
次に、図７（ａ）〜図７（ｃ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層２から突出したフィン型半導体３の側面にゲート絶縁膜６を形成する。
【００２７】
次に、図８（ａ）〜図８（ｃ）に示すように、ＣＶＤなどの方法にてフィン型半導体３が埋め込まれるようにゲート電極材１３´を埋め込み絶縁層２上に形成する。そして、ＣＭＰなどの方法にてゲート電極材１３´を平坦化する。この時、キャップ層５は、ゲート電極材１３´のＣＭＰのエッチストッパ膜として用いることができる。
【００２８】
次に、図９（ａ）〜図９（ｃ）に示すように、スパッタなどの方法にてキャップ層５およびゲート電極材１３´上にトップ層１１を形成する。
【００２９】
次に、図１０（ａ）〜図１０（ｃ）に示すように、ＣＶＤなどの方法にてトップ層１１上にハードマスク材１２´を形成する。
【００３０】
次に、図１１（ａ）〜図１１（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術にてハードマスク材１２´をパターニングすることにより、トップ層１１上にハードマスク層１２を形成する。
【００３１】
次に、図１２（ａ）〜図１２（ｃ）に示すように、ハードマスク層１２をマスクとしてトップ層１１およびゲート電極材１３´をエッチングすることにより、埋め込み絶縁層２上に突出したフィン型半導体３およびキャップ層５の側面にゲート電極１３を形成する。
【００３２】
次に、図１３（ａ）〜図１３（ｃ）に示すように、ＣＶＤなどの方法にて埋め込み絶縁層２上に突出したフィン型半導体３の両端の側面およびゲート電極１３の側面にオフセットスペーサ７を形成する。なお、埋め込み絶縁層２、キャップ層５およびハードマスク層１２上のオフセットスペーサ７は、異方性エッチングにて除去することができる。
【００３３】
次に、図１４（ａ）〜図１４（ｃ）に示すように、イオン注入Ｐ２にてＡｓ、ＰなどのＮ型不純物をフィン型半導体３の両端に斜めから注入することにより、フィン型半導体３の両端に高濃度不純物拡散層１０を形成する。
【００３４】
次に、図１５（ａ）〜図１５（ｃ）に示すように、ＣＶＤなどの方法にて埋め込み絶縁層２上に突出したフィン型半導体３の両端の側面およびゲート電極１３の側面に形成されたオフセットスペーサ７の外側にサイドウォールスペーサ８を形成する。なお、埋め込み絶縁層２、キャップ層５およびハードマスク層１２上のサイドウォールスペーサ８は、異方性エッチングにて除去することができる。
【００３５】
次に、図１６（ａ）〜図１６（ｃ）に示すように、オフセットスペーサ７およびサイドウォールスペーサ８のエッチバックを行うことにより、フィン型半導体３の両端の上部の表面を露出させる。この時、キャップ層５およびハードマスク層１２もエッチングされ、キャップ層５は除去することができる。また、ハードマスク層１２はトップ層１１上に一部が残るようにして、ゲート電極１３およびトップ層１１の側面がオフセットスペーサ７およびサイドウォールスペーサ８で完全に覆われたままにすることができる。
【００３６】
ここで、ゲート電極１３およびトップ層１１の側面がオフセットスペーサ７およびサイドウォールスペーサ８で覆われたままにすることで、ゲート電極１３およびトップ層１１がソース／ドレイン上に形成されたコンタクトとショートすることを防ぐことができる。
【００３７】
次に、図１７（ａ）〜図１７（ｃ）に示すように、選択エピタキシャル成長にてフィン型半導体３の両端の上部の表面に半導体層１４を形成する。なお、半導体層１４の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００３８】
次に、図１８（ａ）〜図１８（ｃ）に示すように、イオン注入Ｐ３にてＡｓ、ＰなどのＮ型不純物をフィン型半導体３の両端の上部に斜めから注入することにより、選択エピタキシャル成長で形成された半導体層１４に高濃度の不純物をドーピングする。高濃度不純物拡散層１０およびその上に形成された高濃度の不純物をドーピングされた半導体層１４がソース／ドレインとなる。
【００３９】
次に、図１９（ａ）〜図１９（ｃ）に示すように、半導体層１４の一部または全部をシリサイド化することにより、高濃度不純物拡散層１０およびその上に形成された高濃度の不純物をドーピングされた半導体層１４からなるソース／ドレインの表面にシリサイド層９を形成する。
【００４０】
ここで、選択エピタキシャル成長にて高濃度不純物拡散層１０上に半導体層１４を形成してできたソース／ドレイン上にシリサイドを形成することにより、フィン型半導体３の幅が小さい場合においても、ソース／ドレイン領域のフィン型半導体３が完全にシリサイド化するのを防止することができる。これによりシリサイド層９とフィン型半導体３との接触面積を大きく保つことができ、ソース／ドレインとシリサイド層９の接触抵抗を低減することが可能となる。
【００４１】
なお、上述した実施形態では、選択エピタキシャル成長にてフィン型半導体３の両端の上部に半導体層１４を形成してから、フィン型半導体３の両端の上部にシリサイド層９を形成する方法について説明したが、オフセットスペーサおよびサイドウォールスペーサ８の上部にあるフィン型半導体３が完全にシリサイド化しない場合は、フィン型半導体３の両端の上部に半導体層１４を形成することなく、フィン型半導体３の両端の上部にシリサイド層９を形成するようにしてもよい。
【００４２】
図２０は、図１（ｃ）のオフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆとオン電流Ｉｏｎの関係を示す図である。
【００４３】
図２０において、オフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆが増加すると、シリサイド層９とフィン型半導体３との接触面積が大きくなり、シリサイド層９とフィン型半導体３との接触抵抗が低減するため、オン電流Ｉｏｎが増加する。
【００４４】
一方、埋め込み絶縁層２上のフィン突出量Ｈｆが一定の場合、オフセットスペーサ７およびサイドウォールスペーサ８上部のフィン突出量Ｅｆがオフセットスペーサ７およびサイドウォールスペーサ８の後退によって増加すると、シリサイド層９と高濃度不純物拡散層１０の接合面１６との距離が小さくなり、接合リーク電流が増加してオフ電流Ｉｏｆｆが増加する。
【００４５】
ここで、シリサイド層９とＰＮ接合面１６との距離を保ちながら埋め込み絶縁層２上のフィン突出量Ｈｆを増加させると、接合面１６での接合リーク電流を増加させることなくフィン突出量Ｅｆの増加でソース／ドレインとシリサイド層９の接触抵抗が低減し、オン電流Ｉｏｎを増加させることができる。
【００４６】
なお、上述した実施形態では、フィン型半導体３をバルク基板上に形成する場合を例にとって説明したが、フィン型半導体３をＳＯＩ基板上に形成した構成に適用してもよい。また、上述した実施形態では、フィン型半導体３の両端部の側壁にオフセットスペーサ７を設ける方法について説明したが、オフセットスペーサ７は省略するようにしてもよい。
また、フィン型トランジスタとしてNチャネル型トランジスタについて説明したが、パンチスルーストッパおよびソースドレインの不純物のタイプを変えることで、Pチャネル型トランジスタに変えることができる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１ 半導体基板、２ 埋め込み絶縁層、３ フィン型半導体、４ パンチスルーストッパ層、５ キャップ層、６ ゲート絶縁膜、７ オフセットスペーサ、８ サイドウォールスペーサ、９ シリサイド層、１０ 高濃度不純物拡散層、１１ トップ層、１２ ハードマスク層、１２ ´ ハードマスク材、１３ ゲート電極、１３´ ゲート電極材、１４ 半導体層、１５ チャネル領域、１６ ＰＮ接合面
【特許請求の範囲】
【請求項１】
フィン型半導体と、
前記フィン型半導体の両端部が露出するようにして前記フィン型半導体の側面にゲート絶縁膜を介して形成されたゲート電極と、
前記フィン型半導体の両端部に形成されたソース／ドレインと、
前記フィン型半導体の上部の表面が露出するようにして前記ソース／ドレインの側面および前記ゲート電極の側面に形成されたオフセットスペーサおよびサイドウォールスペーサと、
前記フィン型半導体の上部の前記ソース／ドレインの表面に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
前記フィン型半導体の下部を埋め込む埋め込み絶縁層と、
前記フィン型半導体の下部に形成されたパンチスルーストッパ層とをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレインおよび前記パンチスルーストッパで形成される接合面と前記シリサイド層との距離が３０ｎｍ以上であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上にフィン型半導体を形成する工程と、
前記フィン型半導体表面にゲート絶縁膜を形成する工程と、
前記フィン型半導体の両端部が露出するようにして前記フィン型半導体の側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にトップ層を形成する工程と、
前記フィン型半導体の両端部の側面および前記ゲート電極の側面にオフセットスペーサを形成する工程と、
前記フィン型半導体の両端部にソース／ドレインを形成する工程と、
前記フィン型半導体の両端部の側面および前記ゲート電極の側面の前記オフセットスペーサの外側にサイドウォールスペーサを形成する工程と
前記フィン型半導体の両端部に形成された前記オフセットスペーサおよび前記サイドウォールスペーサの上部を除去することにより、前記フィン型半導体の両端部の上部の表面を露出させる工程と、
前記フィンの両端部の上部の表面に半導体層を選択エピタキシャル成長させる工程と、
前記半導体層をシリサイド化することにより、前記フィンの両端部の上部の表面にシリサイド層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極および前記トップ層の上にハードマスクを形成する工程を備え、
前記フィン型半導体の両端部のオフセットスペーサおよびサイドウォールスペーサの上部を除去する時に、前記トップ層上の前記ハードマスクが残り、かつ前記オフセットスペーサおよびサイドウォールスペーサが前記ゲート電極の側面および前記トップ層の側面を完全に覆ったまま、前記ハードマスクが薄膜化されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１】
フィン型半導体と、
前記フィン型半導体の両端部が露出するようにして前記フィン型半導体の側面にゲート絶縁膜を介して形成されたゲート電極と、
前記フィン型半導体の両端部に形成されたソース／ドレインと、
前記フィン型半導体の上部の表面が露出するようにして前記ソース／ドレインの側面および前記ゲート電極の側面に形成されたオフセットスペーサおよびサイドウォールスペーサと、
前記フィン型半導体の上部の前記ソース／ドレインの表面に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
前記フィン型半導体の下部を埋め込む埋め込み絶縁層と、
前記フィン型半導体の下部に形成されたパンチスルーストッパ層とをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレインおよび前記パンチスルーストッパで形成される接合面と前記シリサイド層との距離が３０ｎｍ以上であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上にフィン型半導体を形成する工程と、
前記フィン型半導体表面にゲート絶縁膜を形成する工程と、
前記フィン型半導体の両端部が露出するようにして前記フィン型半導体の側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にトップ層を形成する工程と、
前記フィン型半導体の両端部の側面および前記ゲート電極の側面にオフセットスペーサを形成する工程と、
前記フィン型半導体の両端部にソース／ドレインを形成する工程と、
前記フィン型半導体の両端部の側面および前記ゲート電極の側面の前記オフセットスペーサの外側にサイドウォールスペーサを形成する工程と
前記フィン型半導体の両端部に形成された前記オフセットスペーサおよび前記サイドウォールスペーサの上部を除去することにより、前記フィン型半導体の両端部の上部の表面を露出させる工程と、
前記フィンの両端部の上部の表面に半導体層を選択エピタキシャル成長させる工程と、
前記半導体層をシリサイド化することにより、前記フィンの両端部の上部の表面にシリサイド層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極および前記トップ層の上にハードマスクを形成する工程を備え、
前記フィン型半導体の両端部のオフセットスペーサおよびサイドウォールスペーサの上部を除去する時に、前記トップ層上の前記ハードマスクが残り、かつ前記オフセットスペーサおよびサイドウォールスペーサが前記ゲート電極の側面および前記トップ層の側面を完全に覆ったまま、前記ハードマスクが薄膜化されることを特徴とする請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−４５９０１（Ｐ２０１３−４５９０１Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８２８２８（Ｐ２０１１−１８２８２８）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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