半導体装置および半導体装置の製造方法
【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】第１導電型の第１ドリフト領域１４０は、平面視でソース領域１１０から離間して設けられている。第１導電型の第２ドリフト領域１５０は、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。チャネル領域１３０上には、ゲート絶縁層２００およびゲート電極４００が設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接している。
【解決手段】第１導電型の第１ドリフト領域１４０は、平面視でソース領域１１０から離間して設けられている。第１導電型の第２ドリフト領域１５０は、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。チャネル領域１３０上には、ゲート絶縁層２００およびゲート電極４００が設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を高耐圧化させるため、様々な構造の半導体装置が提案されている。
【０００３】
特許文献１（特開２００９−１５８８２１号公報）には、以下のような半導体装置が記載されている。Ｐ型半導体基板には、Ｎ型の第１ドリフト領域が形成されている。第２ドリフト領域は、第１ドリフト領域と連続するように形成され、第１ドリフト領域よりも底面の深さが深く形成されている。第２ドリフト領域のＮ型の不純物濃度は第１ドリフト領域よりも高い。また、Ｎ型のドレイン領域は、第２ドリフト領域に接触して形成されている。Ｎ型のソース領域は、第１ドリフト領域と離間して形成されている。これにより、半導体基板面と平行な方向の電界が両ドリフト領域によって二段階に緩和される。また、基板面に垂直な方向の電界を緩和する効果を高めることができるとされている。
【０００４】
また、特許文献２（特開昭６１−１８０４８３号公報）には、以下のような高耐圧ＭＯＳ型半導体装置が記載されている。ゲートは、第１導電型の半導体基板の一主面上に、ゲート絶縁膜を介して形成されている。ソース領域は、第２導電型の高濃度領域であり、ゲートの一方の端部直下を含み、半導体基板の一主面に形成されている。第１ドリフト領域は、第２導電型で低濃度であり、ゲートの他方の端部直下を含み、半導体基板の一主面に形成されている。第２ドリフト領域は、第２導電型で中濃度領域であり、第１ドリフト領域に継続して、半導体基板の一主面に形成されている。フィールド（プレート）電極は、第１および第２ドリフト領域上にゲート絶縁膜よりも厚い層間絶縁膜を介して形成され、ソース領域に接続されている。これにより、半導体装置を高耐圧化することができ、またはオン抵抗が低下することによる高電流化することができるとされている。
【０００５】
また、特許文献３（特開２００６−２０２８４７号公報）には、以下のような半導体装置が記載されている。基板表面には、Ｎ＋型ソース領域、チャネル領域およびＮ＋型ドレイン領域が順に形成されている。ソース領域から基板の下方にかけて、縦型バイポーラトランジスタが形成されている。Ｐ型基板上には、縦型バイポーラトランジスタに接続するＮ＋型の埋め込み層が形成されている。また、ドレイン領域とチャネル領域との間には、Ｎ−型のドリフト領域が形成されている。これにより、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を得ることができるとされている。
【０００６】
また、特許文献４（特開２００７−０２７６４１号公報）には、以下のような半導体装置が記載されている。ｐ型半導体基板上には、ｐ型ボディ領域が形成されている。ボディ領域の表面領域には、ｎ＋型ソース領域が形成されている。半導体基板上には、ｎ＋型ドレイン領域が形成されている。ソース領域とドレイン領域との間には、ｎ−型ドリフト領域が形成されている。ボディ領域上には、ゲート絶縁膜が形成されている。ドリフト領域上には、保護絶縁膜が形成されている。ゲート絶縁膜上および保護絶縁膜上の一部には、ゲート電極が形成されている。さらに、ゲート電極上、ソース領域上およびドレイン領域上には、シリサイド膜が形成されている。これにより、ゲート抵抗を充分に低抵抗化することができるとともに、高耐圧が得られるとされている。
【０００７】
また、特許文献５（特開２００９−１６４６５１号公報）には、以下のような半導体装置が記載されている。エピタキシャル・シリコン層上には、ＬＯＣＯＳ膜を介して、ゲート電極が形成されている。ＬＯＣＯＳ膜の左側には、Ｐ型の第１のドリフト層が形成されている。平面視でゲート電極を挟んでＬＯＣＯＳ膜の右側には、Ｐ＋型のソース層が形成されている。第１のドリフト層よりも深い領域に、Ｐ型の第２のドリフト層が形成されている。第１および第２のドリフト層と接して、複数層からなるＰ型のドレイン層が形成されている。これにより、高いゲート耐圧およびソース・ドレイン耐圧を有するとともに、低いオン抵抗を有したトランジスタを得ることができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１５８８２１号公報
【特許文献２】特開昭６１−１８０４８３号公報
【特許文献３】特開２００６−２０２８４７号公報
【特許文献４】特開２００７−０２７６４１号公報
【特許文献５】特開２００９−１６４６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、ソース領域およびドレイン領域の間に設けられたドリフト領域や、ドリフト領域上に絶縁層を介して設けられたフィールドプレート電極を備える横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。しかし、発明者は、半導体装置の構成によっては、ドリフト領域中の電界強度が偏ってしまう可能性があることを見出した。
【課題を解決するための手段】
【００１０】
本発明によれば、
半導体基板と、
前記半導体基板に設けられた第１導電型のソース領域と、
前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第１導電型の第１ドリフト領域と、
前記半導体基板のうち、平面視で前記ソース領域および前記第１ドリフト領域に挟まれた領域であるチャネル領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域のうち前記ソース領域と反対側の領域に接している第１導電型の第２ドリフト領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接しており、前記第１ドリフト領域および前記第２ドリフト領域よりも不純物濃度が高い第１導電型のドレイン領域と、
前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、
前記半導体基板上に設けられ、少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第１フィールドプレート絶縁層と、
前記第１フィールド絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられた第１フィールドプレート電極と、
を備え、
前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たす半導体装置が提供される。
【００１１】
【数１】
【００１２】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【００１３】
本発明によれば、
半導体基板に第１導電型の不純物を導入することにより、第１ドリフト領域を形成する第１ドリフト領域工程と
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域に接するように、第２ドリフト領域を形成する第２ドリフト領域形成工程と、
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域のうち前記第２ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、
前記半導体基板に前記第１ドリフト領域および前記第２ドリフト領域よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、
前記半導体基板上に、平面視で前記ソース領域および前記第１ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、
少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第１フィールドプレート絶縁層を形成する第１フィールドプレート絶縁層形成工程と、
前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、
前記第１フィールドプレート絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、第１フィールドプレート電極を形成する工程と、
を備え、
前記第１ドリフト領域形成工程、前記第２ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第１フィールドプレート絶縁層形成工程において、前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、上記式（１）を満たすように、前記第１ドリフト領域、前記第２ドリフト領域、前記ゲート絶縁層および前記第１フィールドプレート絶縁層を形成する半導体装置の製造方法が提供される。
【００１４】
本発明によれば、ソース領域およびドレイン領域の間には、第１ドリフト領域および第２ドリフト領域が設けられている。第１フィールドプレート電極は、第１フィールドプレート絶縁層上に接し、平面視で第１ドリフト領域と第２ドリフト領域の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式（１）を満たしている。これにより、半導体装置内の電界強度を偏りなく分布させることができる。また、ゲート電極および第１ドリフト領域の間、または第１ドリフト領域および第２ドリフト領域の間等における電界強度が大きくなることを抑制することができる。したがって、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
【発明の効果】
【００１５】
本発明によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の構成を示す回路図である。
【図３】第１の実施形態に係る第１ドリフト領域の深さに対する電界強度の関係を示した図である。
【図４】第１の実施形態に係る半導体装置の構成を説明するための図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】比較例の半導体装置の構成を示す断面図である。
【図１１】第１の実施形態の効果を説明するための図である。
【図１２】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２１】第６の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施形態）
図１〜図４を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。第１導電型のソース領域１１０は、半導体基板１００に設けられている。第１導電型の第１ドリフト領域１４０は、半導体基板１００に設けられ、平面視でソース領域１１０から離間して設けられている。半導体基板１００のうち、平面視でソース領域１１０および第１ドリフト領域１４０に挟まれた領域には、チャネル領域１３０が形成されている。第１導電型の第２ドリフト領域１５０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。また、第１導電型のドレイン領域１２０は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高い。チャネル領域１３０上には、ゲート絶縁層２００が設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０重なるように設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。また、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００よりも厚い。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。さらに、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２としたとき、下記式（１）を満たす。
【００１９】
【数１】
【００２０】
ただし、ｔＯＸ＊はゲート絶縁層２００の電気的膜厚、ｔＦＰ＊は第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の電気的膜厚である。なお、電気的膜厚は、誘電率と膜厚との積である。以下、詳細を説明する。
【００２１】
まず、図１を用い、半導体装置１０の全体構造について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。
【００２２】
図１のように、半導体装置１０は、横型ＭＯＳＦＥＴである。この半導体装置１０は、たとえば、１０Ｖ以上１０００Ｖ未満の電圧が印加される電源用ＩＣとして用いられる。具体的には、半導体装置１０は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源ＩＣに用いられる。また、第１ドリフト領域１４０および第２ドリフト領域１５０の横方向の長さ、不純物濃度の構成によっては、１０００Ｖ以上の高電圧が印加される、電力、輸送機器向け等の電力変換機にも用いることができる。
【００２３】
第１の実施形態では、たとえば、半導体基板１００の少なくとも主面側は、III族窒化物半導体からなるIII族窒化物半導体層１０４である。半導体基板１００は、たとえば、下地基板１０２と、III族窒化物半導体からなるIII族窒化物半導体層１０４を備えている。III族窒化物半導体層１０４は、下地基板１０２の主面上に設けられている。下地基板１０２は、たとえば、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板（バルクＧａＮ基板）である。好ましくは、下地基板１０２は、たとえば、Ｓｉ基板である。これにより、Ｓｉ系の半導体製造装置を流用することができる。
【００２４】
下地基板１０２とIII族窒化物半導体層１０４との間には、バッファ層（不図示）が設けられていてもよい。バッファ層は、下地基板１０２とIII族窒化物半導体層１０４との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、ＡｌＧａＮ層、またはその積層構造である。
【００２５】
III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。これにより、横型ＭＯＳＦＥＴが形成されている。ここで、III族窒化物半導体は、Ｓｉ系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。具体的には、III族窒化物半導体層１０４は、たとえば、ＧａＮ層である。また、III族窒化物半導体層１０４の面方位のうち、半導体基板１００の法線方向の面方位は、たとえば（０００１）（ｃ−面）である。
【００２６】
ここで、III族窒化物半導体層１０４にＦＥＴが形成されている場合、当該ＦＥＴは、ｎチャネル型である。ただし、ｐチャネル型であってもよい。
【００２７】
III族窒化物半導体層１０４は、たとえば、真性半導体である。言い換えれば、III族窒化物半導体層１０４のうち、ソース領域１１０およびドレイン領域１３０の間に位置する部分には、ｐ型の不純物領域が形成されていない。また、少なくともチャネル領域１３０の不純物濃度は、たとえば、１×１０−１６ａｔｏｍｓ／ｃｍ３以下である。このような場合に、後述する半導体装置１０の構成を備えていることにより、顕著に高耐圧化させることができる。
【００２８】
また、ソース領域１１０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０は、たとえば、ｎ型である。すなわち、上記した「第１導電型」とは、たとえばｎ型である。当該ｎ型の不純物は、たとえば、Ｓｉである。これにより、III族窒化物半導体層１０４において、容易にｎチャネル型ＦＥＴを形成することができる。
【００２９】
なお、以下において、「半導体基板１００に」とした場合には、特に断りのない限り、「半導体基板１００のうちのIII族窒化物半導体層１０４に」であることを含んでいる。また、「第１導電型」は、ｎ型であるとする。
【００３０】
ｎ型のソース領域１１０は、半導体基板１００に設けられている。ここで、ソース領域１１０等の不純物が導入された領域は、たとえば、ｎ型不純物をイオン注入することにより形成されている。また、ここでいう「ソース領域１１０」等の「不純物が導入された範囲」は、半導体基板１００のうち不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である領域をいう。言い換えれば、「不純物が導入された範囲」は、半導体基板１００の不純物濃度に対して、１０倍以上高い濃度である領域をいう。なお、当該領域の不純物濃度が半導体基板１００の不純物濃度に対して差が無い場合は、「不純物が導入された範囲」は最も不純物濃度が高い場所を頂点としたガウス分布であると仮定したときに頂点からσまで（ここでのσは標準偏差の意）の領域であってもよい。なお、上記した「不純物が導入された範囲」の定義は、「ソース領域１１０」、「第１ドリフト領域１４０」、「第２ドリフト領域１５０」および「ドレイン領域１２０」について適用される。また、当該定義は、不純物が導入された領域のうち、平面視での幅、半導体基板１００の主面と垂直の方向における深さに対して適用される。
【００３１】
ｎ型の第１ドリフト領域１４０は、半導体基板１００に設けられており、平面視でソース領域１１０から離間して設けられている。半導体基板１００のうち平面視でソース領域１１０および第１ドリフト領域１４０に挟まれた領域には、チャネル領域１３０が形成されている。チャネル領域１３０の長さは、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。チャネル領域１３０の典型的な長さは、たとえば１００ｎｍ以上１０μｍ未満である。
【００３２】
ｎ型の第２ドリフト領域１５０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第２ドリフト領域１５０は、たとえば、第１ドリフト領域１４０よりも深く形成されている。なお、第１ドリフト領域１４０および第２ドリフト領域１５０における不純物濃度は、ソース領域１１０よりも低い。
【００３３】
なお、第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さについても、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さは、たとえば、１００ｎｍ以上１０μｍ未満である。
【００３４】
ｎ型のドレイン領域１２０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。ここでいう「ドレイン領域１２０が平面視で第１ドリフト領域１４０から離間している」とは、ドレイン領域１２０が第１ドリフト領域１４０と接していないことを意味する。これにより、ゲート電極４００と第１ドリフト領域１４０との間での電界集中を緩和することができる。
【００３５】
また、ドレイン領域１２０は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高い。ドレイン領域１２０と同様にして、ソース領域１１０も第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高いことが好ましい。ソース領域１１０およびドレイン領域１２０の不純物濃度は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも１０倍以上高いことが好ましい。具体的には、ソース領域１１０およびドレイン領域１２０の不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上であるとき、第１ドリフト領域１４０および第２ドリフト領域１５０の不純物濃度は１×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。これにより、ソース・ドレイン間電圧によって電界が集中することを抑制することができる。
【００３６】
なお、図１では、ドレイン領域１２０の深さが第２ドリフト領域１５０等よりも深い場合を示しているが、ドレイン領域１２０の深さは第２ドリフト領域１５０よりも浅くていもよい。
【００３７】
ゲート絶縁層２００は、チャネル領域１３０上に接して設けられている。ゲート絶縁層２００は、たとえば、スパッタにより形成されたＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３である。そのほか、ゲート絶縁層２００は、Ｔａ２Ｏ５などの高誘電率材料により形成されていてもよい。
【００３８】
ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【００３９】
第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。ここでいう「第１フィールドプレート絶縁層３００」とは、後述する第１フィールドプレート電極４２０と半導体基板１００の主面との間に設けられた絶縁層のことである。また、ここでいう「第１フィールドプレート絶縁層３００」は、ゲート絶縁層２００と独立に形成されている必要は無く、ゲート絶縁層２００の一部を含んでいてもよい。第１の実施形態では、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部と、ゲート絶縁層２００一部とを含んでいる。下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、上述したゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。これにより、第１フィールドプレート絶縁層３００をゲート絶縁層２００よりも厚くすることができる。なお、下地絶縁層３２０は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成された、ＳｉＯ２、ＳｉＮなどである。
【００４０】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。言い換えれば、第１フィールドプレート電極４２０の一端は、平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の境界よりもドレイン領域１２０側に位置している。また、第１フィールドプレート電極４２０は第１フィールドプレート絶縁層３００上に設けられていることにより、第１フィールドプレート電極４２０の下面は、ゲート電極４００の下面よりも半導体基板１００の上面から離間している。
【００４１】
第１の実施形態では、第１フィールドプレート電極４２０は、ゲート電極４００に接続している。また、第１フィールドプレート電極４２０は、ゲート電極４００と一体として形成されている。第１フィールドプレート電極４２０は、ゲート電極４００と同じ材料により形成されている。なお、この場合では、ゲート電極４００と第１フィールドプレート電極４２０との間に、界面は形成されていない。また、ゲート電極４００、第１フィールドプレート電極４２０の材料は、たとえば、Ａｌおよび／またはＴｉＮなどである。このように、第１フィールドプレート電極４２０をゲート電極４００と一体として形成することにより、製造工程を簡略化することができる。
【００４２】
さらに、第１フィールドプレート電極４２０を覆うように、第１層間絶縁層５２０が設けられていてもよい。第１層間絶縁層５２０は、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。
【００４３】
ソース電極４４０は、平面視でソース領域１１０と重なるように設けられ、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通してソース領域１１０に接続している。また、ドレイン電極４６０は、平面視でドレイン領域１２０と重なるように設けられ、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通してドレイン領域１２０に接続している。また、ソース電極４４０、ドレイン電極４６０の材料は、たとえば、ＡｌまたはＴｉＮなどである。
【００４４】
次に、図２を用い、第１の実施形態に係る半導体装置１０の回路について説明する。図２は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。図２のように、第１の実施形態の半導体装置１０は、たとえば、ＤＣ―ＤＣコンバータである。この回路は、たとえば、降圧型のコンバータである。この半導体装置１０は、たとえば、ＤＣ−ＤＣコントローラＩＣ８００、２つのｎチャネルＦＥＴ１１、インダクタ８２０およびコンデンサ８４０を備えている。２つのｎチャネルＦＥＴ１１は、ＶＩＮとＧＮＤとの間に直列に接続されている。また、このｎチャネルＦＥＴ１１は、たとえば、図１で示されたＦＥＴである。ｎチャネルＦＥＴ１１のゲート電圧は、ＤＣ−ＤＣコントローラＩＣ８００によって制御されている。２つのｎチャネルＦＥＴ１１の間からは、インダクタ８２０を介してＶＯＵＴが取り出される。なお、インダクタ８２０とＶＯＵＴとの間は、コンデンサ８４０を介してＧＮＤに接続されている。また、ＤＣ−ＤＣコントローラＩＣ８００は、たとえば、ＶＩＮから入力されたＤＣ信号をパルスに変換する。変換したパルスにより、ｎチャネルＦＥＴ１１は、インダクタ８２０にエネルギーを蓄え、次いでそのエネルギーをＶＯＵＴに放出するという動作を交互に繰り返す。第１の実施形態によれば、ｎチャネルＦＥＴ１１は、安定的にスイッチング機能を発揮することができる。
【００４５】
次に、図３および図４を用い、第１の実施形態に係る半導体装置１０の構成について、さらに詳細に説明する。図３は、第１の実施形態に係る第１ドリフト領域１４０の深さに対する電界強度の関係を示した図である。図４は、第１の実施形態に係る半導体装置１０の構成を説明するための図である。
【００４６】
図３は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの電界強度の第１ドリフト領域１４０の深さσ１の依存性についてシミュレーションした結果を示している。ゲート絶縁層２００の厚さ（ｔＯＸ）は５０ｎｍ、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の厚さ（ｔＦＰ）は３００ｎｍ、第２ドリフト領域１５０の不純物濃度（Ｎ２）は５×１０１８ｃｍ−２、第２ドリフト領域１５０の深さ（σ２）は１５ｎｍ、第１ドリフト領域１４０の不純物濃度（Ｎ１）は２×１０１８ｃｍ−２であると仮定した。横軸は、第１ドリフト領域１４０の深さσ１（単位ｎｍ）である。また、縦軸は、電界強度（単位ＭＶ／ｃｍ）である。実線は、ゲート電極４００および第１ドリフト領域１４０間の電界強度を示している。また、点線は、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度を示している。
【００４７】
図３のように、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、第１ドリフト領域１４０の深さσ１が大きくなるにつれて、大きくなる傾向にある。一方、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して下に凸の傾向を示す。第１ドリフト領域１４０の深さσ１が３０ｎｍ以下の領域では、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１が大きくなるにつれて、小さくなる傾向にある。
【００４８】
ここで、ゲート電極４００および第１ドリフト領域１４０間の電界強度と、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度とが等しくなるときの第１ドリフト領域１４０の深さσ１をσ１ｃとする。第１ドリフト領域１４０の深さσ１がσ１ｃのとき、半導体装置１０内の電界強度が最も均等（一様）に分布する。言い換えれば、このとき、半導体装置１０内の電界強度の最大値を、最も小さくすることができる。
【００４９】
また、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して、あまり大きく変わらない。反対に、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して大きく依存している。したがって、第１ドリフト領域１４０の深さσ１をσ１ｃより小さくすることにより、半導体装置１０内の電界強度を全体的に小さくすることができる。特に、第１ドリフト領域１４０の深さσ１をσ１ｃより小さくすることにより、ゲート電極４００および第１ドリフト領域１４０間の電界強度を小さくすることができる。
【００５０】
図４（ａ）は、様々な条件において、σ１ｃを算出した結果を示している。図４のように、発明者は、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２としたとき、σ１ｃがσ２Ｎ２／Ｎ１に比例することを見出した。この比例定数をＣσとしたとき、σ１ｃを下記式（２）で表すことができる。
【００５１】
【数２】
【００５２】
また、図４（ｂ）は、ゲート絶縁層２００の厚さをｔＯＸとしたときの上記比例定数Ｃσのゲート絶縁層２００の厚さｔＯＸ依存性を示している。図４のように、発明者は、比例定数Ｃσがゲート絶縁層２００の厚さｔＯＸの平方根に比例することを見出した。図中の実線は、比例定数Ｃσがゲート絶縁層２００の厚さｔＯＸの平方根に比例する関数をフィッティングしたものである。発明者は、半導体装置１０における具体的なパラメータから、上記した関数を下記式（３）により表せることを見出した。ここで、ゲート絶縁層２００の電気的膜厚をｔＯＸ＊、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の電気的膜厚をｔＦＰ＊としたとき、比例定数Ｃσを以下の式（３）のように表すことができる。
【００５３】
【数３】
【００５４】
上記式（３）のうち、ｔＯＸ＊およびｔＦＰ＊は、上述のように、それぞれゲート絶縁層２００および第１フィールドプレート絶縁層３００の電気的膜厚を示している。ここでいう「電気的膜厚」とは、絶縁膜の物理的膜厚と誘電率との積のことをいう。なお、「物理的膜厚」とは、対象となる層のうち断面視で下面から上面までの厚さのことをいう。
【００５５】
したがって、ゲート絶縁層２００の誘電率をεＯＸ、ゲート絶縁層２００の物理的膜厚をｔＯＸとしたとき、ゲート絶縁層２００の電気的膜厚ｔＯＸ＊を以下の式（４）のように表すことができる。
【００５６】
【数４】
【００５７】
また、第１フィールドプレート絶縁層３００の誘電率をεＦＰ＊、ゲート絶縁層２００の物理的膜厚をｔＦＰとしたとき、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊を以下の式（５）のように表すことができる。
【００５８】
【数５】
【００５９】
なお、第１フィールドプレート絶縁層３００が複数の（たとえばＮ層の）絶縁層によって形成されている場合、それぞれの絶縁層の誘電率をεｊ、物理的膜厚をｔｊ（１≦ｊ≦Ｎ）としたとき、第１フィールドプレート絶縁層３００の誘電率εＦＰ＊、ゲート絶縁層２００の物理的膜厚ｔＦＰをそれぞれ以下の式（６）、式（７）のように表すことができる。
【００６０】
【数６】
【００６１】
【数７】
【００６２】
第１の実施形態のように、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００および下地絶縁層３２０が積層されることにより形成されている。この場合、ゲート絶縁層２００の誘電率並びに厚さ、および下地絶縁層３２０の誘電率並びに厚さを、式（６）および式（７）に代入し、さらに式（５）を計算することにより、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊を求めることができる。
【００６３】
以上により、第１ドリフト領域１４０の深さσ１がσ１ｃより小さいとき、下記式（１）を満たす。
【００６４】
【数８】
【００６５】
上記式（１）を満たすことにより、ゲート電極４００および第１ドリフト領域１４０の間、または第１ドリフト領域１４０および第２ドリフト領域１５０の間における電界強度が大きくなることを抑制することができる。
【００６６】
ここで、第１ドリフト領域１４０の不純物濃度Ｎ１は、たとえば、第２ドリフト領域１５０の不純物濃度Ｎ２よりも小さい。このとき、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０の順で不純物濃度が高くなっている。このような構成とすることにより、イオン注入後の活性化工程によって、容易に不純物濃度が段階的に異なる不純物領域を形成することができる。また、Ｎ１＜Ｎ２である場合、式（１）を満たすように不純物注入エネルギーなどの他のパラメータを調整することにより、第１ドリフト領域１４０の深さσ１が第２ドリフト領域１５０の深さσ２よりも大きい構成とすることができる。ただし、第１ドリフト領域１４０は、ドレイン領域１２０から離間している。これにより、半導体装置１０中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。
【００６７】
一方で、第１ドリフト領域１４０の不純物濃度Ｎ１は、たとえば、第２ドリフト領域１５０の不純物濃度Ｎ２よりも大きくてもよい。このとき、第１ドリフト領域１４０は、半導体基板１００の表面付近に形成されていれば、式（１）を満たす範囲が広くなる。イオン注入などにより不純物領域の深さを制御することが困難な場合、Ｎ１＞Ｎ２で且つ第１ドリフト領域１４０の深さσ１を浅くすることにより、容易に式（１）を満たす構成を形成することができる。この場合でも、半導体装置１０中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。
【００６８】
次に、図５〜図９を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図５〜図９は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００に、第１導電型の不純物を注入することにより、第１ドリフト領域１４０を形成する（第１ドリフト領域形成工程）。次いで、半導体基板１００に、第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０に接するように、第２ドリフト領域１５０を形成する（第２ドリフト領域形成工程）。次いで、半導体基板１００に、第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間した位置に、ソース領域１１０を形成する。次いで、半導体基板１００に、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０から離間するとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、ドレイン領域１２０を形成する。次いで、半導体基板１００上に、平面視でソース領域１１０および第１ドリフト領域１４０に挟まれたチャネル領域１３０に重なるようにゲート絶縁層２００を形成する（ゲート絶縁層形成工程）。次いで、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、ゲート絶縁層２００よりも厚く、第１フィールドプレート絶縁層３００を形成する（第１フィールドプレート絶縁層形成工程）。次いで、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。次いで、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。上記工程のうち、第１ドリフト領域形成工程、第２ドリフト領域形成工程、ゲート絶縁層形成工程および第１フィールドプレート絶縁層形成工程において、上述した式（１）を満たすように、第１ドリフト領域１４０、第２ドリフト領域１５０、ゲート絶縁層２００および第１フィールドプレート絶縁層３００を形成する。以下、詳細を説明する。
【００６９】
図５（ａ）のように、まず、半導体基板１００を準備する。図１で示したように、半導体基板１００は、下地基板１０２の主面上にIII族窒化物半導体層１０４を備えている。ここでは、III族窒化物半導体層１０４は、たとえば、ＧａＮである。次いで、半導体基板１００上に、保護層２４０を形成する。ここでは、たとえば、半導体基板１００の表面を酸化することにより保護層２４０を形成する。具体的には、保護層２４０は、たとえばＧａ２Ｏ３である。なお、保護層２４０をスパッタなどにより形成してもよい。
【００７０】
次いで、図５（ｂ）のように、保護層２４０上に、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０の形成領域に、フォトレジスト層６００に開口部（符号不図示）を形成する。次いで、イオン注入装置により、当該開口部に、第１導電型の不純物を注入する。このとき、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１が上記した式（１）を満たすように、不純物注入量、加速電圧等を調整する。これにより、第１ドリフト領域１４０を形成する（第１ドリフト領域形成工程）。ここでは、上述のように、ｎ型の不純物として、Ｓｉを注入する。以下では、「第１導電型」が「ｎ型」であり、「第１導電型の不純物」がｎ型の不純物であるＳｉであるとして説明する。次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。
【００７１】
次いで、図６（ａ）のように、保護層２４０上に、再度、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０に接するように、フォトレジスト層６００に開口部（符号不図示）を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。このとき、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２が上記した式（１）を満たすように、不純物注入量、加速電圧等を調整する。これにより、平面視で第１ドリフト領域１４０に接するように、第２ドリフト領域１５０を形成する（第２ドリフト領域形成工程）。次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。
【００７２】
次いで、図６（ｂ）のように、保護層２４０上に、再度、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間した位置、および平面視で第１ドリフト領域１４０から離間するとともに平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、フォトレジスト層６００に開口部（符号不図示）を形成する。すなわち、ソース領域１１０およびドレイン領域１２０の形成領域に、フォトレジスト層６００に開口部を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。これにより、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間するように、ソース領域１１０を形成する。また、平面視で第１ドリフト領域１４０から離間するとともに平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、ドレイン領域を形成する。
【００７３】
このとき、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で、ドレイン領域１２０を形成する。また、ドレイン領域１２０と同様にしてソース領域１１０も、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い濃度で形成することが好ましい。上述のように、ソース領域１１０およびドレイン領域１２０の不純物濃度を、第１ドリフト領域１４０および第２ドリフト領域１５０よりも１０倍以上高くなるように形成することが好ましい。これにより、ソース・ドレイン間電圧によって電界が集中することを抑制することができる。
【００７４】
以上の工程により、たとえば、チャネル領域１３０の長さが１００ｎｍ以上１０μｍ未満となるように、チャネル領域１３０を形成する。また、第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さが１００ｎｍ以上１０μｍ未満となるように、第１ドリフト領域１４０および第２ドリフト領域１５０を形成する。
【００７５】
次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。さらに、プラズマエッチングまたはウエットエッチングにより、保護層２４０を除去する。
【００７６】
ここで、たとえば、７００℃以上１３００℃未満でアニール処理を行うことにより、ソース領域１１０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０に注入された不純物を活性化させる。これにより、注入されたイオンと結晶構成原子とを置換させることができる。また、イオン注入でダメージを受けた半導体基板１００の結晶性を回復させることができる。なお、半導体基板１００の主面が保護層２４０で覆われた状態でアニール処理を行ってもよい。これにより、半導体基板１００の窒素が抜けることを抑制することができる。
【００７７】
次いで、図７（ａ）のように、たとえば、ＣＶＤにより、半導体基板１００上に、下地絶縁層３２０を形成する。下地絶縁層３２０として、たとえば、ＳｉＯ２、ＳｉＮを成膜する。次いで、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、下地絶縁層３２０のうち、少なくとも平面視でチャネル領域１３０と重なる位置に、チャネル開口部２１０を形成する。
【００７８】
次いで、図７（ｂ）のように、たとえば、スパッタにより、チャネル開口部２１０に露出した半導体基板１００上、および下地絶縁層３２０上に、ゲート絶縁層２００を形成する。ゲート絶縁層２００をスパッタにより形成することにより、膜質の良いゲート絶縁層２００を形成することができる。ゲート絶縁層２００として、たとえば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３を成膜する。このようにして、平面視でチャネル領域１３０に重なるように、ゲート絶縁層２００を形成する（ゲート絶縁層形成工程）。また、下地絶縁層３２０およびゲート絶縁層２００を積層することにより、第１フィールドプレート絶縁層３００を形成する。このようにして、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート絶縁層３００を形成する（第１フィールドプレート絶縁層形成工程）。この場合、第１フィールドプレート絶縁層形成工程はゲート絶縁層形成工程を含んでいる。また、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部およびゲート絶縁層２００の一部を含んでいる。
【００７９】
ここで、以上のゲート絶縁層形成工程および第１フィールドプレート絶縁層形成工程において、ゲート絶縁層２００の厚さｔＯＸ、ゲート絶縁層２００の誘電率εＯＸ、第１フィールドプレート絶縁層３００の誘電率εＦＰ、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の厚さｔＦＰが上述した式（１）を満たすように、成膜材料、成膜条件等を調整する。なお、第１フィールドプレート絶縁層３００はゲート絶縁層２００および下地絶縁層３２０が積層されることにより形成されているため、εＦＰおよびｔＦＰは、ゲート絶縁層２００の厚さｔＯＸ、ゲート絶縁層２００の誘電率εＯＸ、下地絶縁層３２０の誘電率εＵＬ、および下地絶縁層３２０の厚さｔＵＬから上述した式（４）により算出する。
【００８０】
また、ゲート絶縁層２００として用いられる材料が高温に強くない材料（たとえばＡｌ２Ｏ３）である場合、ゲート絶縁層形成工程を、下地絶縁層３２０を形成する工程よりも後に行う方が好ましい。この場合、下地絶縁層３２０を形成する前にゲート絶縁層形成工程を行った場合、ゲート絶縁層２００の膜質が劣化する可能性がある。したがって、ゲート絶縁層形成工程を、下地絶縁層３２０を形成する工程よりも後に行うことにより、ゲート絶縁層２００の膜質が劣化することを抑制することができる。
【００８１】
次いで、図８（ａ）のように、スパッタにより、ゲート絶縁層２００上に金属膜を形成する。たとえば、金属膜として、Ａｌおよび／またはＴｉＮを成膜する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でチャネル領域１３０と重なる位置、および平面視で第１ドリフト領域１４０並びに第２ドリフト領域の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層６００をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。また、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。また、第１フィールドプレート電極４２０をゲート電極４００と接続するように形成する。この場合では、第１フィールドプレート電極４２０を、たとえば、ゲート電極４００と一体として形成する。これにより、製造工程を簡略化することができる。
【００８２】
次いで、図８（ｂ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第１フィールドプレート電極４２０上に、第１層間絶縁層５２０を形成する。第１層間絶縁層５２０として、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦを成膜する。
【００８３】
次いで、図９（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【００８４】
次いで、図９（ｂ）のように、たとえば、スパッタにより、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面、および第１層間絶縁層５２０上に、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層５２０上を平坦化する。これにより、ソース電極４４０のビアおよびドレイン電極４６０のビアを形成する。
【００８５】
その後、ダマシン法により、第１層間絶縁層５２０上に、多層配線構造（不図示）を形成してもよい。また、多層配線構造の最上層に、電極パッド（不図示）を形成してもよい。
【００８６】
以上により、第１の実施形態に係る半導体装置１０を得ることができる。
【００８７】
次に、図１０および図１１を用い、第１の実施形態の効果について説明する。図１０は、比較例の半導体装置の構成を示す断面図である。また、図１１は、第１の実施形態の効果を説明するための図である。
【００８８】
図１０（ａ）のように、比較例の半導体装置Ａは、第１の実施形態に係る半導体装置１０と異なり、第２ドリフト領域１５０および第１フィールドプレート電極４２０が設けられていない。他の構成は、第１の実施形態と同様である。
【００８９】
図１０（ｂ）のように、比較例の半導体装置Ｂは、第１の実施形態に係る半導体装置１０と異なり、第２ドリフト領域１５０が設けられていない。なお、第１フィールドプレート電極４２０は設けられている。他の構成は、第１の実施形態と同様である。
【００９０】
図１０（ｃ）のように、比較例の半導体装置Ｃは、第１の実施形態に係る半導体装置１０と異なり、第１ドリフト領域１４０が第２ドリフト領域１５０よりも深く形成されている。さらに、第１ドリフト領域１４０は、ドレイン領域１２０と接している。他の構成は、第１の実施形態と同様である。
【００９１】
図１１（ａ）は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの電界強度の分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、電界強度（単位ＭＶ／ｃｍ）である。点線は、比較例の半導体装置Ａを示している。破線は、比較例の半導体装置Ｂを示している。また、実線は、第１の実施形態に係る半導体装置１０を示している。
【００９２】
図１１（ａ）のように、比較例の半導体装置Ａは第１フィールドプレート電極４２０が設けられていないため、ゲート電極４００および第１ドリフト領域１４０間の電界強度が局所的に大きくなっている。このような場合、ゲート電極４００および第１ドリフト領域１４０間に電界が集中し、ゲート絶縁層２００が絶縁破壊を起こす可能性がある。
【００９３】
また、比較例の半導体装置Ｂは第１フィールドプレート電極４２０が設けられているため、ゲート電極４００および第１ドリフト領域１４０間の電界強度は緩和されている。しかし、反対に、第１ドリフト領域１４０およびドレイン領域１２０間の電界強度が局所的に大きくなってしまっている。この原因は、第１フィールドプレート電極４２０が不純物濃度の高いドレイン領域１２０と近くなったことにより、電界が集中したと考えられる。
【００９４】
一方、第１の実施形態に係る半導体装置１０は、ゲート電極４００および第１ドリフト領域１４０間の電界と、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、ともに緩和されている。当該半導体装置１０内では、電界強度が一様に分布している。このように、第１の実施形態では、電界が局所的に集中することを抑制することができる。
【００９５】
図１１（ｂ）は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの表面ポテンシャルの分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、ポテンシャルエネルギー（単位ｅＶ）である。図中のそれぞれの半導体装置は、たとえば、以下のような構成である場合を示している。比較例の半導体装置Ｃのうち、第１ドリフト領域１４０の深さσ１は５０ｎｍ、第２ドリフト領域１５０の深さσ２は１５ｎｍである。なお、上述のように、比較例の半導体装置Ｃにおいて、第１ドリフト領域１４０はドレイン領域１２０に接している。一方、第１の実施形態の半導体装置１０のうち、第１ドリフト領域１４０の深さσ１は５ｎｍ、第２ドリフト領域１５０の深さσ２は１５ｎｍである。なお、上述のように、第１の実施形態に係る半導体装置１０において、第１ドリフト領域１４０はドレイン領域１２０から離間している。
【００９６】
図１１（ｂ）のように、比較例の半導体装置Ｃでは、第２ドリフト領域１５０から第１ドリフト領域１４０までの領域の電位がドレイン領域１２０の電位に近い値となっている。第１ドリフト領域１４０または第２ドリフト領域１５０がドレイン領域１２０と独立して形成されているにもかかわらず、ドレイン領域１２０が平面視で第１ドリフト領域１４０および第２ドリフト領域１５０を含むように一体として形成されていると同等となってしまっている。このような場合、ゲート電極４００および第１ドリフト領域１４０間の電界強度が大きくなってしまう。
【００９７】
一方、第１の実施形態に係る半導体装置１０のうち、第１ドリフト領域１４０は、ドレイン領域１２０から離間して形成されている。これにより、第１ドリフト領域１４０からドレイン領域１２０までの領域において、緩やかな傾斜で電位が分布している。このような理由においても、第１の実施形態では、電界強度が偏ることがない。
【００９８】
第１の実施形態によれば、ソース領域１１０およびドレイン領域１２０の間には、第１ドリフト領域１４０および第２ドリフト領域１５０が設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式（１）を満たしている。これにより、半導体装置１０内の電界強度を偏りなく分布させることができる。また、ゲート電極４００および第１ドリフト領域１４０の間、または第１ドリフト領域１４０および第２ドリフト領域１５０の間等における電界強度が大きくなることを抑制することができる。
【００９９】
さらに、第１の実施形態によれば、第１導電型の不純物領域のみを形成することにより、半導体装置１０を高耐圧化させることができる。ここで、たとえば、不純物領域を形成する半導体層がｎ型およびｐ型の両方の導電性を制御できる場合、たとえば、ソース領域１１０またはドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（またはポケット領域とも呼ばれる）などを形成する場合がある。この場合、ハロー領域が設けられていることにより、ドレイン・ソース間のパンチスルーを抑制することができる。したがって、ソース領域１１０またはドレイン領域１２０の近傍に、これらと逆導電型の不純物領域を形成することによって、半導体装置１０内の電界を緩和することが可能となる。しかし、導電制御が困難な半導体材料である場合、ソース領域１１０またはドレイン領域１２０と逆導電型の不純物領域を設けることは困難である可能性がある。そこで、第１導電型の不純物領域のみにより第１の実施形態のような構成を形成することにより、導電制御が困難な半導体材料であっても半導体装置１０を安定的に高耐圧化させることができる。たとえば、上述のように、半導体基板１００が、導電制御が困難なIII族窒化物半導体層１０４等を含む場合に特に有効である。
【０１００】
以上により、第１の実施形態によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置１０を提供することができる。
【０１０１】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。第２の実施形態は、第１ドリフト領域１４０および第２ドリフト領域１５０に加え、ドリフト領域がさらに設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する
【０１０２】
図１２のように、ｎ型の第３ドリフト領域１６０は、平面視で第２ドリフト領域１５０とドレイン領域１２０との間に設けられている。第３ドリフト領域１６０は、第２ドリフト領域１５０と接するとともに、ドレイン領域１２０とも接している。ここで、第３ドリフト領域１６０の不純物濃度は、たとえば、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い。一方で、第３ドリフト領域１６０の不純物濃度は、たとえば、ドレイン領域１２０よりも低い。
【０１０３】
また、第３ドリフト領域１６０の深さは、たとえば、第２ドリフト領域１５０よりも深い。これにより、第２ドリフト領域１５０は、ドレイン領域１２０から離間している。また、第２ドリフト領域１５０は、ドレイン領域１２０と接していない。
【０１０４】
第１フィールドプレート電極４２０は、たとえば、第１の実施形態と同様に、第１フィールドプレート絶縁層３００上に接している。また、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。
【０１０５】
第２の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。
【０１０６】
第２ドリフト領域１５０を形成する工程の後、ドレイン領域１２０を形成する工程の前に、第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、第３ドリフト領域１６０を形成する。このとき、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で、且つ、ドレイン領域１２０よりも低い不純物濃度で、第３ドリフト領域１６０を形成する。次いで、平面視で第３ドリフト領域１６０のうち第２ドリフト領域と反対側の領域に接するように、ドレイン領域１２０を形成する。
【０１０７】
以降の工程は、第１の実施形態と同様である。
【０１０８】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、平面視で第２ドリフト領域１５０とドレイン領域１２０との間には、さらにドリフト領域が設けられている。これにより、ゲート電極４００およびドレイン領域１２０との間の電界を段階的に緩和することができる。したがって、さらに半導体装置１０の耐圧を向上させることができる。
【０１０９】
以上、第２の実施形態では、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０、第２ドリフト領域１５０の一部と重なるように設けられている場合について説明した。または、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０、第２ドリフト領域１５０、および第３ドリフト領域１６０の一部と重なるように設けられていてもよい。この場合、第１フィールドプレート絶縁層３００の厚さｔＦＰは、第２ドリフト領域１５０と第３ドリフト領域１６０との境界における厚さであると置き換えて、半導体装置１０は式（１）を満たす構成であればよい。
【０１１０】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１層間絶縁層５２０は、少なくともゲート電極４００を覆うように設けられている。ソース電極４４０は、ソース領域１１０に接続している。また、第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。第１の実施形態における第１フィールドプレート電極４２０がゲート電極４００に接続しているのに対して、第２の実施形態では第１フィールドプレート電極４２０がソース電極４４０に接続している。以下、詳細を説明する
【０１１１】
図１３のように、第１の実施形態と同様にして、III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１１２】
下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、ゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【０１１３】
第３の実施形態では、第２フィールドプレート電極４８０は、ゲート電極４００に接続している。第２フィールドプレート電極４８０は、平面視で第１ドリフト領域１４０の一部と重なるように設けられている。反対に、第２フィールドプレート電極４８０は、平面視で第２ドリフト領域１５０と重なっていない。言い換えれば、第２フィールドプレート電極４８０の一端は、平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の境界よりもソース領域１１０側に位置している。また、第２フィールドプレート電極４８０は、ゲート電極４００と一体として形成されていてもよい。
【０１１４】
第１層間絶縁層５２０は、たとえば、ゲート電極４００および第２フィールドプレート電極４８０を覆うように設けられている。第１層間絶縁層５２０上に、さらに第２層間絶縁層５４０が設けられていてもよい。第２層間絶縁層５４０は、たとえば、第１層間絶縁層５２０よりも高密度の材料に形成されていてもよい。これにより、第２層間絶縁層５４０は、第１層間絶縁層５２０に対してエッチング選択性を有するエッチングストッパ層として機能させることができる。第２層間絶縁層５４０の材料は、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮなどである。
【０１１５】
ここで「第１フィールドプレート絶縁層３００」は、上述のように、第１フィールドプレート電極４２０と半導体基板１００の主面との間に設けられた絶縁層である。第２の実施形態では、第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。ここでは、さらに、第１フィールドプレート絶縁層３００は、第２層間絶縁層５４０の一部を含んでいる。したがって、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部、ゲート絶縁層２００の一部、第１層間絶縁層５２０の一部および第２層間絶縁層５４０の一部を含んでいる。
【０１１６】
ソース電極４４０は、平面視でソース領域１１０と重なるように設けられている。また、ソース電極４４０は、下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０を貫通して、ソース領域１１０に接続している。
【０１１７】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち、第２層間絶縁層５４０上に接している。また、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。また、第１フィールドプレート電極４２０はソース電極４４０に接続している。また、第１フィールドプレート電極４２０は、ソース電極４４０と一体として形成されている。第１フィールドプレート電極４２０は、ソース電極４４０と同じ材料により形成されている。また、ソース電極４４０、第１フィールドプレート電極４２０の材料は、たとえば、Ａｌおよび／またはＴｉＮなどである。このように、第１フィールドプレート電極４２０をソース電極４４０と一体として形成することにより、製造工程を簡略化することができる。
【０１１８】
さらに、当該半導体装置１０のうち、それぞれの構成は、上述の式（１）を満たすように形成されている。なお、上述のように、第１フィールドプレート絶縁層３００は、下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０が積層されることにより形成されている。したがって、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊は、式（５）、式（６）および式（７）から下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０の誘電率と物理的膜厚との積の総和により求めることができる。
【０１１９】
次に、図１４および図１５を用い、第３の実施形態に係る半導体装置１０の製造方法について説明する。図１４および図１５は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態に係る半導体装置１０の製造方法は、第１フィールドプレート電極４２０をソース電極４４０に接続する点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１２０】
第１の実施形態と同様にして、図７（ｂ）までの工程を行う。半導体基板１００には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。さらに、半導体基板１００上には、下地絶縁層３２０が形成されている。また、チャネル１３０上および下地絶縁層３２０上には、ゲート絶縁層２００が形成されている。
【０１２１】
図１４（ａ）のように、スパッタにより、ゲート絶縁層２００上に金属膜を形成する。たとえば、金属膜として、Ａｌおよび／またはＴｉＮを成膜する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でチャネル領域１３０と重なる位置、および平面視で第１ドリフト領域１４０の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。また、ゲート電極４００に接続するとともに、平面視で第１ドリフト領域１４０の一部と重なるように、第２フィールドプレート電極４８０を形成する。この場合のように、第２フィールドプレート電極４８０を、たとえばゲート電極４００と一体として形成する。これにより、製造工程を簡略化することができる。
【０１２２】
次いで、図１４（ｂ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第２フィールドプレート電極４８０上に、第１層間絶縁層５２０を形成する。さらに、ここでは、第１層間絶縁層５２０上に、たとえば、第１層間絶縁層５２０よりも高密度の材料からなる第２層間絶縁層５４０を形成する。第２層間絶縁層５４０として、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮを成膜する。
【０１２３】
次いで、図１５（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【０１２４】
次いで、図１５（ｂ）のように、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面、および第２層間絶縁層５４０上に、たとえば、スパッタにより、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、ＣＭＰにより、第２層間絶縁層５４０上の金属を平坦化する。次いで、当該金属上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でソース領域１１０と重なる位置、および平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ソース開口部４３０に金属を埋め込むことにより、ソース領域１１０に接続するように、ソース電極４４０を形成する。また、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。また、第１フィールドプレート電極４２０をソース電極４４０と接続するように形成する。この場合では、第１フィールドプレート電極４２０を、たとえば、ソース電極４４０と一体として形成する。これにより、製造工程を簡略化することができる。
【０１２５】
以降の工程は、第１の実施形態と同様である。
【０１２６】
第３の実施形態によれば、第１フィールドプレート電極４２０がソース電極４４０に接続している。この場合でも第１の実施形態と同様の効果を得ることができる。さらに第３の実施形態によれば、フィールドプレート電極が複数設けられている。ここでは、たとえば、ゲート電極４００に接続する第２フィールドプレート電極４８０、ソース電極４４０に接続する第１フィールドプレート電極４２０が設けられている。これにより、さらに効率的に、半導体装置１０内の電界集中を緩和することができる。
【０１２７】
以上、第３の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に設けられていてもよい。また、さらに、第２の実施形態のように、第３ドリフト領域１６０等の複数のドリフト領域が設けられていてもよい。
【０１２８】
また、第３の実施形態では、第２フィールドプレート電極４８０が設けられている場合について説明したが、第２フィールドプレート電極４８０は無くてもよい。その場合、下地絶縁層３２０は無くてもよい。この場合でも、第４の実施形態と同様の効果を得ることができる。
【０１２９】
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置１０の構成を示す断面図である。第４の実施形態は、第１フィールドプレート電極４２０が第２フィールドプレート電極４８０上に接している点を除いて、第１の実施形態、または第３の実施形態の一部と同様である。
【０１３０】
図１６のように、第１の実施形態と同様にして、III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１３１】
下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、ゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【０１３２】
また、第２フィールドプレート電極４８０は、第２の実施形態と同様に、ゲート電極４００に接続している。第２フィールドプレート電極４８０は、平面視で第１ドリフト領域１４０の一部と重なるように設けられている。
【０１３３】
第１層間絶縁層５２０は、半導体基板１００上に設けられ、ゲート電極４００および第２フィールドプレート電極４８０の上面と同一面を形成するように設けられている。
【０１３４】
第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。第４の実施形態では、第１フィールドプレート絶縁層３００は、下地絶縁層３２０、ゲート絶縁層２００および第１層間絶縁層５２０が積層されることにより形成されている。
【０１３５】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち、第１層間絶縁層５２０上および第２フィールドプレート電極４８０上に接している。なお、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。この場合では、第１フィールドプレート電極４２０は、ゲート電極４００と異なる材料で形成されていてもよい。
【０１３６】
さらに、当該半導体装置１０のうち、それぞれの構成は、上述の式（１）を満たすように形成されている。第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊は、式（５）、式（６）および式（７）から下地絶縁層３２０、ゲート絶縁層２００および第１層間絶縁層５２０の誘電率と物理的膜厚との積の総和により求めることができる。
【０１３７】
次に、図１７〜図１９を用い、第４の実施形態に係る半導体装置１０の製造方法について説明する。図１７〜図１９は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第４の実施形態に係る半導体装置１０の製造方法は、第１フィールドプレート電極４２０を第２フィールドプレート電極４８０上に接するように形成する点を除いて、第１の実施形態または第２の実施形態の一部と同様である。以下、詳細を説明する。
【０１３８】
第２の実施形態と同様にして、図１４（ａ）までの工程を行う。ゲート絶縁層２００上には、平面視でチャネル領域１３０と重なるように、ゲート電極４００が形成されている。また、ゲート電極４００に接続するとともに、平面視で第１ドリフト領域１４０の一部と重なるように、第２フィールドプレート電極４８０が形成されている。
【０１３９】
次いで、図１７（ａ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第２フィールドプレート電極４８０上に、第１層間絶縁層５２０を形成する。
【０１４０】
次いで、図１７（ｂ）のように、ＣＭＰにより、ゲート電極４００および第２フィールドプレート電極４８０の上面と同一面を形成するように、第１層間絶縁層５２０を平坦化する（平坦化工程）。
【０１４１】
次いで、図１８（ａ）のように、たとえば、スパッタにより、ゲート電極４００および第２フィールドプレート電極４８０上に、金属膜を形成する。当該金属膜として、たとえば、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視で少なくとも第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なる領域に残存するように、フォトレジスト層をパターニングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、第１フィールドプレート絶縁層３００のうち、第１層間絶縁層５２０上および第２フィールドプレート電極４８０上に接するように、第１フィールドプレート電極４２０を形成する。また、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。
【０１４２】
次いで、図１８（ｂ）のように、たとえば、ＣＶＤにより、第１層間絶縁層５２０上、および第１フィールドプレート電極４２０上を覆うように、第２層間絶縁層５４０を形成する。
【０１４３】
次いで、図１９（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して、半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して、半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【０１４４】
次いで、図１９（ｂ）のように、たとえば、スパッタにより、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面および第２層間絶縁層５４０上に、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。
【０１４５】
以降の工程は第１の実施形態と同様である。
【０１４６】
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態によれば、第１フィールドプレート電極４２０がゲート電極４００および第２フィールドプレート電極４８０上に接している。これにより、さらに効率的に、半導体装置１０内の電界集中を緩和することができる。
【０１４７】
以上、第４の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に積層して設けられていてもよい。また、さらに、第２の実施形態のように、第３ドリフト領域１６０等の複数のが設けられていてもよい。
【０１４８】
以上、第１から４の実施形態において、ソース電極４４０およびドレイン電極４６０をスパッタにより形成したが、これに限定されるものではない。ソース電極４４０およびドレイン電極４６０をダマシン法によってＣｕを埋め込むことにより形成してもよい。その他、ソース電極４４０およびドレイン電極４６０をＣＶＤによってＷを埋め込むことにより形成してもよい。
【０１４９】
（第５の実施形態）
図２０は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、半導体基板１００がＳｉ基板である点を除いて、第１の実施形態と同様である。
【０１５０】
図２０のように、第５の実施形態のうち、断面視での構造は、第１の実施形態と同様である。
【０１５１】
第５の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。第１の実施形態と異なり、半導体基板１００に、材質の異なる半導体層は形成されていない。すなわち、半導体基板１００の表面近傍に、直接、横型ＭＯＳＦＥＴが形成されている。
【０１５２】
また、第１導電型がｎ型であり、半導体装置１０がｎチャネルＦＥＴを含む場合は、半導体基板１００は、たとえば、ｐ型Ｓｉ基板である。一方、第１導電型がｐ型であり、半導体装置１０がｐチャネルＦＥＴを含む場合は、半導体基板１００はｎ型Ｓｉ基板であってもよい。
【０１５３】
また、ソース領域１１０およびドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（不図示）がさらに形成されていてもよい。
【０１５４】
ゲート電極４００、ソース電極４４０およびドレイン電極４６０は、第１の実施形態と同様に、たとえば、スパッタにより、Ａｌおよび／またはＴｉＮなどによって形成されていてもよい。または、これらの電極は、ダマシン法によってＣｕを埋め込むことにより形成されていてもよい。また、これらの電極は、ＣＶＤによってＷを埋め込むことにより形成してもよい。
【０１５５】
第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに第５の実施形態によれば、半導体基板１００はＳｉ基板である。これにより、半導体基板１００のコストを低減し、安価に半導体装置１０を提供することができる。また、制御用ＩＣを同一チップ上に作り込むことができる。これにより、より広い範囲の製品形態に半導体装置１０を適用することができる。また、半導体基板１００に含まれる欠陥を低減して、基板耐圧を向上させた半導体装置１０を提供することができる。
【０１５６】
（第６の実施形態）
図２１は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。第６の実施形態は、ゲート絶縁層２００上に下地絶縁層３２０が設けられている点を除いて、第１の実施形態、または第５の実施形態と同様である。
【０１５７】
第６の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。半導体基板１００には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１５８】
ゲート絶縁層２００は、半導体基板１００に接して設けられている。下地絶縁層３２０は、ゲート絶縁層２００上に設けられている。したがって、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００および下地絶縁層３２０の順で積層されることにより形成されている。また、第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち下地絶縁層３２０の上面に接して設けられている。
【０１５９】
また、ゲート絶縁層２００は、下地絶縁層３２０に対してエッチング選択性を有する材料により形成されている。具体的には、下地絶縁層３２０がたとえばＳｉＯ２により形成されている場合に、ゲート絶縁層２００はたとえばＳｉＮにより形成されている。
【０１６０】
次に、第６の実施形態に係る半導体装置１０の製造方法について概略を説明する。第６の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。
【０１６１】
第１の実施形態と同様にして、図５（ａ）から図６（ｂ）までを行う。このとき、保護層２４０は無くてもよい。次いで、保護層２４０を形成した場合はこれを除去する。または、保護層２４０がゲート絶縁層２００であってもよい。
【０１６２】
次いで、半導体基板１００上の全面にゲート絶縁層２００を形成する。次いで、ゲート絶縁層２００上に、下地絶縁層３２０を形成する。次いで、ＲＩＥにより、下地絶縁層３２０にチャネル開口部２１０を形成する。
【０１６３】
以降の工程は、第１の実施形態と同様である。
【０１６４】
第６の実施形態によれば、第１の実施形態または第５の実施形態と同様の効果を得ることができる。さらに第６の実施形態のように、半導体基板１００の材質に応じて、ゲート絶縁層２００を下地絶縁層３２０よりも先に形成することもできる。
【０１６５】
以上、第５および第６の実施形態において、半導体基板１００がＳｉ基板である場合を説明したが、この場合において第１〜第４の実施形態の構成を適用してもよい。
【０１６６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１６７】
１０ 半導体装置
１００ 半導体基板
１０２ 下地基板
１０４ III族窒化物半導体層
１１０ ソース領域
１２０ ドレイン領域
１３０ チャネル領域
１４０ 第１ドリフト領域
１５０ 第２ドリフト領域
１６０ 第３ドリフト領域
２００ ゲート絶縁層
２１０ チャネル開口部
２４０ 保護層
３００ 第１フィールドプレート絶縁層
３２０ 下地絶縁層
４００ ゲート電極
４２０ 第１フィールドプレート絶縁層
４３０ ソース開口部
４４０ ソース電極
４５０ ドレイン開口部
４６０ ドレイン電極
４８０ 第２フィールドプレート絶縁層
５２０ 第１層間絶縁層
５４０ 第２層間絶縁層
６００ フォトレジスト層
Ａ 比較例
Ｂ 比較例
Ｃ 比較例
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置を高耐圧化させるため、様々な構造の半導体装置が提案されている。
【０００３】
特許文献１（特開２００９−１５８８２１号公報）には、以下のような半導体装置が記載されている。Ｐ型半導体基板には、Ｎ型の第１ドリフト領域が形成されている。第２ドリフト領域は、第１ドリフト領域と連続するように形成され、第１ドリフト領域よりも底面の深さが深く形成されている。第２ドリフト領域のＮ型の不純物濃度は第１ドリフト領域よりも高い。また、Ｎ型のドレイン領域は、第２ドリフト領域に接触して形成されている。Ｎ型のソース領域は、第１ドリフト領域と離間して形成されている。これにより、半導体基板面と平行な方向の電界が両ドリフト領域によって二段階に緩和される。また、基板面に垂直な方向の電界を緩和する効果を高めることができるとされている。
【０００４】
また、特許文献２（特開昭６１−１８０４８３号公報）には、以下のような高耐圧ＭＯＳ型半導体装置が記載されている。ゲートは、第１導電型の半導体基板の一主面上に、ゲート絶縁膜を介して形成されている。ソース領域は、第２導電型の高濃度領域であり、ゲートの一方の端部直下を含み、半導体基板の一主面に形成されている。第１ドリフト領域は、第２導電型で低濃度であり、ゲートの他方の端部直下を含み、半導体基板の一主面に形成されている。第２ドリフト領域は、第２導電型で中濃度領域であり、第１ドリフト領域に継続して、半導体基板の一主面に形成されている。フィールド（プレート）電極は、第１および第２ドリフト領域上にゲート絶縁膜よりも厚い層間絶縁膜を介して形成され、ソース領域に接続されている。これにより、半導体装置を高耐圧化することができ、またはオン抵抗が低下することによる高電流化することができるとされている。
【０００５】
また、特許文献３（特開２００６−２０２８４７号公報）には、以下のような半導体装置が記載されている。基板表面には、Ｎ＋型ソース領域、チャネル領域およびＮ＋型ドレイン領域が順に形成されている。ソース領域から基板の下方にかけて、縦型バイポーラトランジスタが形成されている。Ｐ型基板上には、縦型バイポーラトランジスタに接続するＮ＋型の埋め込み層が形成されている。また、ドレイン領域とチャネル領域との間には、Ｎ−型のドリフト領域が形成されている。これにより、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を得ることができるとされている。
【０００６】
また、特許文献４（特開２００７−０２７６４１号公報）には、以下のような半導体装置が記載されている。ｐ型半導体基板上には、ｐ型ボディ領域が形成されている。ボディ領域の表面領域には、ｎ＋型ソース領域が形成されている。半導体基板上には、ｎ＋型ドレイン領域が形成されている。ソース領域とドレイン領域との間には、ｎ−型ドリフト領域が形成されている。ボディ領域上には、ゲート絶縁膜が形成されている。ドリフト領域上には、保護絶縁膜が形成されている。ゲート絶縁膜上および保護絶縁膜上の一部には、ゲート電極が形成されている。さらに、ゲート電極上、ソース領域上およびドレイン領域上には、シリサイド膜が形成されている。これにより、ゲート抵抗を充分に低抵抗化することができるとともに、高耐圧が得られるとされている。
【０００７】
また、特許文献５（特開２００９−１６４６５１号公報）には、以下のような半導体装置が記載されている。エピタキシャル・シリコン層上には、ＬＯＣＯＳ膜を介して、ゲート電極が形成されている。ＬＯＣＯＳ膜の左側には、Ｐ型の第１のドリフト層が形成されている。平面視でゲート電極を挟んでＬＯＣＯＳ膜の右側には、Ｐ＋型のソース層が形成されている。第１のドリフト層よりも深い領域に、Ｐ型の第２のドリフト層が形成されている。第１および第２のドリフト層と接して、複数層からなるＰ型のドレイン層が形成されている。これにより、高いゲート耐圧およびソース・ドレイン耐圧を有するとともに、低いオン抵抗を有したトランジスタを得ることができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１５８８２１号公報
【特許文献２】特開昭６１−１８０４８３号公報
【特許文献３】特開２００６−２０２８４７号公報
【特許文献４】特開２００７−０２７６４１号公報
【特許文献５】特開２００９−１６４６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、ソース領域およびドレイン領域の間に設けられたドリフト領域や、ドリフト領域上に絶縁層を介して設けられたフィールドプレート電極を備える横型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。しかし、発明者は、半導体装置の構成によっては、ドリフト領域中の電界強度が偏ってしまう可能性があることを見出した。
【課題を解決するための手段】
【００１０】
本発明によれば、
半導体基板と、
前記半導体基板に設けられた第１導電型のソース領域と、
前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第１導電型の第１ドリフト領域と、
前記半導体基板のうち、平面視で前記ソース領域および前記第１ドリフト領域に挟まれた領域であるチャネル領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域のうち前記ソース領域と反対側の領域に接している第１導電型の第２ドリフト領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接しており、前記第１ドリフト領域および前記第２ドリフト領域よりも不純物濃度が高い第１導電型のドレイン領域と、
前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、
前記半導体基板上に設けられ、少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第１フィールドプレート絶縁層と、
前記第１フィールド絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられた第１フィールドプレート電極と、
を備え、
前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たす半導体装置が提供される。
【００１１】
【数１】
【００１２】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【００１３】
本発明によれば、
半導体基板に第１導電型の不純物を導入することにより、第１ドリフト領域を形成する第１ドリフト領域工程と
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域に接するように、第２ドリフト領域を形成する第２ドリフト領域形成工程と、
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域のうち前記第２ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、
前記半導体基板に前記第１ドリフト領域および前記第２ドリフト領域よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、
前記半導体基板上に、平面視で前記ソース領域および前記第１ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、
少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第１フィールドプレート絶縁層を形成する第１フィールドプレート絶縁層形成工程と、
前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、
前記第１フィールドプレート絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、第１フィールドプレート電極を形成する工程と、
を備え、
前記第１ドリフト領域形成工程、前記第２ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第１フィールドプレート絶縁層形成工程において、前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、上記式（１）を満たすように、前記第１ドリフト領域、前記第２ドリフト領域、前記ゲート絶縁層および前記第１フィールドプレート絶縁層を形成する半導体装置の製造方法が提供される。
【００１４】
本発明によれば、ソース領域およびドレイン領域の間には、第１ドリフト領域および第２ドリフト領域が設けられている。第１フィールドプレート電極は、第１フィールドプレート絶縁層上に接し、平面視で第１ドリフト領域と第２ドリフト領域の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式（１）を満たしている。これにより、半導体装置内の電界強度を偏りなく分布させることができる。また、ゲート電極および第１ドリフト領域の間、または第１ドリフト領域および第２ドリフト領域の間等における電界強度が大きくなることを抑制することができる。したがって、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
【発明の効果】
【００１５】
本発明によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の構成を示す回路図である。
【図３】第１の実施形態に係る第１ドリフト領域の深さに対する電界強度の関係を示した図である。
【図４】第１の実施形態に係る半導体装置の構成を説明するための図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】比較例の半導体装置の構成を示す断面図である。
【図１１】第１の実施形態の効果を説明するための図である。
【図１２】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２１】第６の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施形態）
図１〜図４を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下の構成を備えている。第１導電型のソース領域１１０は、半導体基板１００に設けられている。第１導電型の第１ドリフト領域１４０は、半導体基板１００に設けられ、平面視でソース領域１１０から離間して設けられている。半導体基板１００のうち、平面視でソース領域１１０および第１ドリフト領域１４０に挟まれた領域には、チャネル領域１３０が形成されている。第１導電型の第２ドリフト領域１５０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。また、第１導電型のドレイン領域１２０は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高い。チャネル領域１３０上には、ゲート絶縁層２００が設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０重なるように設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。また、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００よりも厚い。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。さらに、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２としたとき、下記式（１）を満たす。
【００１９】
【数１】
【００２０】
ただし、ｔＯＸ＊はゲート絶縁層２００の電気的膜厚、ｔＦＰ＊は第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の電気的膜厚である。なお、電気的膜厚は、誘電率と膜厚との積である。以下、詳細を説明する。
【００２１】
まず、図１を用い、半導体装置１０の全体構造について、説明する。図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。
【００２２】
図１のように、半導体装置１０は、横型ＭＯＳＦＥＴである。この半導体装置１０は、たとえば、１０Ｖ以上１０００Ｖ未満の電圧が印加される電源用ＩＣとして用いられる。具体的には、半導体装置１０は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源ＩＣに用いられる。また、第１ドリフト領域１４０および第２ドリフト領域１５０の横方向の長さ、不純物濃度の構成によっては、１０００Ｖ以上の高電圧が印加される、電力、輸送機器向け等の電力変換機にも用いることができる。
【００２３】
第１の実施形態では、たとえば、半導体基板１００の少なくとも主面側は、III族窒化物半導体からなるIII族窒化物半導体層１０４である。半導体基板１００は、たとえば、下地基板１０２と、III族窒化物半導体からなるIII族窒化物半導体層１０４を備えている。III族窒化物半導体層１０４は、下地基板１０２の主面上に設けられている。下地基板１０２は、たとえば、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板（バルクＧａＮ基板）である。好ましくは、下地基板１０２は、たとえば、Ｓｉ基板である。これにより、Ｓｉ系の半導体製造装置を流用することができる。
【００２４】
下地基板１０２とIII族窒化物半導体層１０４との間には、バッファ層（不図示）が設けられていてもよい。バッファ層は、下地基板１０２とIII族窒化物半導体層１０４との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、ＡｌＧａＮ層、またはその積層構造である。
【００２５】
III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。これにより、横型ＭＯＳＦＥＴが形成されている。ここで、III族窒化物半導体は、Ｓｉ系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。具体的には、III族窒化物半導体層１０４は、たとえば、ＧａＮ層である。また、III族窒化物半導体層１０４の面方位のうち、半導体基板１００の法線方向の面方位は、たとえば（０００１）（ｃ−面）である。
【００２６】
ここで、III族窒化物半導体層１０４にＦＥＴが形成されている場合、当該ＦＥＴは、ｎチャネル型である。ただし、ｐチャネル型であってもよい。
【００２７】
III族窒化物半導体層１０４は、たとえば、真性半導体である。言い換えれば、III族窒化物半導体層１０４のうち、ソース領域１１０およびドレイン領域１３０の間に位置する部分には、ｐ型の不純物領域が形成されていない。また、少なくともチャネル領域１３０の不純物濃度は、たとえば、１×１０−１６ａｔｏｍｓ／ｃｍ３以下である。このような場合に、後述する半導体装置１０の構成を備えていることにより、顕著に高耐圧化させることができる。
【００２８】
また、ソース領域１１０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０は、たとえば、ｎ型である。すなわち、上記した「第１導電型」とは、たとえばｎ型である。当該ｎ型の不純物は、たとえば、Ｓｉである。これにより、III族窒化物半導体層１０４において、容易にｎチャネル型ＦＥＴを形成することができる。
【００２９】
なお、以下において、「半導体基板１００に」とした場合には、特に断りのない限り、「半導体基板１００のうちのIII族窒化物半導体層１０４に」であることを含んでいる。また、「第１導電型」は、ｎ型であるとする。
【００３０】
ｎ型のソース領域１１０は、半導体基板１００に設けられている。ここで、ソース領域１１０等の不純物が導入された領域は、たとえば、ｎ型不純物をイオン注入することにより形成されている。また、ここでいう「ソース領域１１０」等の「不純物が導入された範囲」は、半導体基板１００のうち不純物濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上である領域をいう。言い換えれば、「不純物が導入された範囲」は、半導体基板１００の不純物濃度に対して、１０倍以上高い濃度である領域をいう。なお、当該領域の不純物濃度が半導体基板１００の不純物濃度に対して差が無い場合は、「不純物が導入された範囲」は最も不純物濃度が高い場所を頂点としたガウス分布であると仮定したときに頂点からσまで（ここでのσは標準偏差の意）の領域であってもよい。なお、上記した「不純物が導入された範囲」の定義は、「ソース領域１１０」、「第１ドリフト領域１４０」、「第２ドリフト領域１５０」および「ドレイン領域１２０」について適用される。また、当該定義は、不純物が導入された領域のうち、平面視での幅、半導体基板１００の主面と垂直の方向における深さに対して適用される。
【００３１】
ｎ型の第１ドリフト領域１４０は、半導体基板１００に設けられており、平面視でソース領域１１０から離間して設けられている。半導体基板１００のうち平面視でソース領域１１０および第１ドリフト領域１４０に挟まれた領域には、チャネル領域１３０が形成されている。チャネル領域１３０の長さは、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。チャネル領域１３０の典型的な長さは、たとえば１００ｎｍ以上１０μｍ未満である。
【００３２】
ｎ型の第２ドリフト領域１５０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第２ドリフト領域１５０は、たとえば、第１ドリフト領域１４０よりも深く形成されている。なお、第１ドリフト領域１４０および第２ドリフト領域１５０における不純物濃度は、ソース領域１１０よりも低い。
【００３３】
なお、第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さについても、所望のオン抵抗、オフ抵抗またはドレイン・ソース間電流の大きさなどによって決定される。第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さは、たとえば、１００ｎｍ以上１０μｍ未満である。
【００３４】
ｎ型のドレイン領域１２０は、半導体基板１００に設けられ、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。ここでいう「ドレイン領域１２０が平面視で第１ドリフト領域１４０から離間している」とは、ドレイン領域１２０が第１ドリフト領域１４０と接していないことを意味する。これにより、ゲート電極４００と第１ドリフト領域１４０との間での電界集中を緩和することができる。
【００３５】
また、ドレイン領域１２０は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高い。ドレイン領域１２０と同様にして、ソース領域１１０も第１ドリフト領域１４０および第２ドリフト領域１５０よりも不純物濃度が高いことが好ましい。ソース領域１１０およびドレイン領域１２０の不純物濃度は、第１ドリフト領域１４０および第２ドリフト領域１５０よりも１０倍以上高いことが好ましい。具体的には、ソース領域１１０およびドレイン領域１２０の不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上であるとき、第１ドリフト領域１４０および第２ドリフト領域１５０の不純物濃度は１×１０１９ａｔｏｍｓ／ｃｍ３未満であることが好ましい。これにより、ソース・ドレイン間電圧によって電界が集中することを抑制することができる。
【００３６】
なお、図１では、ドレイン領域１２０の深さが第２ドリフト領域１５０等よりも深い場合を示しているが、ドレイン領域１２０の深さは第２ドリフト領域１５０よりも浅くていもよい。
【００３７】
ゲート絶縁層２００は、チャネル領域１３０上に接して設けられている。ゲート絶縁層２００は、たとえば、スパッタにより形成されたＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３である。そのほか、ゲート絶縁層２００は、Ｔａ２Ｏ５などの高誘電率材料により形成されていてもよい。
【００３８】
ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【００３９】
第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。ここでいう「第１フィールドプレート絶縁層３００」とは、後述する第１フィールドプレート電極４２０と半導体基板１００の主面との間に設けられた絶縁層のことである。また、ここでいう「第１フィールドプレート絶縁層３００」は、ゲート絶縁層２００と独立に形成されている必要は無く、ゲート絶縁層２００の一部を含んでいてもよい。第１の実施形態では、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部と、ゲート絶縁層２００一部とを含んでいる。下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、上述したゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。これにより、第１フィールドプレート絶縁層３００をゲート絶縁層２００よりも厚くすることができる。なお、下地絶縁層３２０は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成された、ＳｉＯ２、ＳｉＮなどである。
【００４０】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。言い換えれば、第１フィールドプレート電極４２０の一端は、平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の境界よりもドレイン領域１２０側に位置している。また、第１フィールドプレート電極４２０は第１フィールドプレート絶縁層３００上に設けられていることにより、第１フィールドプレート電極４２０の下面は、ゲート電極４００の下面よりも半導体基板１００の上面から離間している。
【００４１】
第１の実施形態では、第１フィールドプレート電極４２０は、ゲート電極４００に接続している。また、第１フィールドプレート電極４２０は、ゲート電極４００と一体として形成されている。第１フィールドプレート電極４２０は、ゲート電極４００と同じ材料により形成されている。なお、この場合では、ゲート電極４００と第１フィールドプレート電極４２０との間に、界面は形成されていない。また、ゲート電極４００、第１フィールドプレート電極４２０の材料は、たとえば、Ａｌおよび／またはＴｉＮなどである。このように、第１フィールドプレート電極４２０をゲート電極４００と一体として形成することにより、製造工程を簡略化することができる。
【００４２】
さらに、第１フィールドプレート電極４２０を覆うように、第１層間絶縁層５２０が設けられていてもよい。第１層間絶縁層５２０は、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。
【００４３】
ソース電極４４０は、平面視でソース領域１１０と重なるように設けられ、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通してソース領域１１０に接続している。また、ドレイン電極４６０は、平面視でドレイン領域１２０と重なるように設けられ、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通してドレイン領域１２０に接続している。また、ソース電極４４０、ドレイン電極４６０の材料は、たとえば、ＡｌまたはＴｉＮなどである。
【００４４】
次に、図２を用い、第１の実施形態に係る半導体装置１０の回路について説明する。図２は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。図２のように、第１の実施形態の半導体装置１０は、たとえば、ＤＣ―ＤＣコンバータである。この回路は、たとえば、降圧型のコンバータである。この半導体装置１０は、たとえば、ＤＣ−ＤＣコントローラＩＣ８００、２つのｎチャネルＦＥＴ１１、インダクタ８２０およびコンデンサ８４０を備えている。２つのｎチャネルＦＥＴ１１は、ＶＩＮとＧＮＤとの間に直列に接続されている。また、このｎチャネルＦＥＴ１１は、たとえば、図１で示されたＦＥＴである。ｎチャネルＦＥＴ１１のゲート電圧は、ＤＣ−ＤＣコントローラＩＣ８００によって制御されている。２つのｎチャネルＦＥＴ１１の間からは、インダクタ８２０を介してＶＯＵＴが取り出される。なお、インダクタ８２０とＶＯＵＴとの間は、コンデンサ８４０を介してＧＮＤに接続されている。また、ＤＣ−ＤＣコントローラＩＣ８００は、たとえば、ＶＩＮから入力されたＤＣ信号をパルスに変換する。変換したパルスにより、ｎチャネルＦＥＴ１１は、インダクタ８２０にエネルギーを蓄え、次いでそのエネルギーをＶＯＵＴに放出するという動作を交互に繰り返す。第１の実施形態によれば、ｎチャネルＦＥＴ１１は、安定的にスイッチング機能を発揮することができる。
【００４５】
次に、図３および図４を用い、第１の実施形態に係る半導体装置１０の構成について、さらに詳細に説明する。図３は、第１の実施形態に係る第１ドリフト領域１４０の深さに対する電界強度の関係を示した図である。図４は、第１の実施形態に係る半導体装置１０の構成を説明するための図である。
【００４６】
図３は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの電界強度の第１ドリフト領域１４０の深さσ１の依存性についてシミュレーションした結果を示している。ゲート絶縁層２００の厚さ（ｔＯＸ）は５０ｎｍ、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の厚さ（ｔＦＰ）は３００ｎｍ、第２ドリフト領域１５０の不純物濃度（Ｎ２）は５×１０１８ｃｍ−２、第２ドリフト領域１５０の深さ（σ２）は１５ｎｍ、第１ドリフト領域１４０の不純物濃度（Ｎ１）は２×１０１８ｃｍ−２であると仮定した。横軸は、第１ドリフト領域１４０の深さσ１（単位ｎｍ）である。また、縦軸は、電界強度（単位ＭＶ／ｃｍ）である。実線は、ゲート電極４００および第１ドリフト領域１４０間の電界強度を示している。また、点線は、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度を示している。
【００４７】
図３のように、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、第１ドリフト領域１４０の深さσ１が大きくなるにつれて、大きくなる傾向にある。一方、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して下に凸の傾向を示す。第１ドリフト領域１４０の深さσ１が３０ｎｍ以下の領域では、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１が大きくなるにつれて、小さくなる傾向にある。
【００４８】
ここで、ゲート電極４００および第１ドリフト領域１４０間の電界強度と、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度とが等しくなるときの第１ドリフト領域１４０の深さσ１をσ１ｃとする。第１ドリフト領域１４０の深さσ１がσ１ｃのとき、半導体装置１０内の電界強度が最も均等（一様）に分布する。言い換えれば、このとき、半導体装置１０内の電界強度の最大値を、最も小さくすることができる。
【００４９】
また、第１ドリフト領域１４０および第２ドリフト領域１５０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して、あまり大きく変わらない。反対に、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、第１ドリフト領域１４０の深さσ１に対して大きく依存している。したがって、第１ドリフト領域１４０の深さσ１をσ１ｃより小さくすることにより、半導体装置１０内の電界強度を全体的に小さくすることができる。特に、第１ドリフト領域１４０の深さσ１をσ１ｃより小さくすることにより、ゲート電極４００および第１ドリフト領域１４０間の電界強度を小さくすることができる。
【００５０】
図４（ａ）は、様々な条件において、σ１ｃを算出した結果を示している。図４のように、発明者は、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２としたとき、σ１ｃがσ２Ｎ２／Ｎ１に比例することを見出した。この比例定数をＣσとしたとき、σ１ｃを下記式（２）で表すことができる。
【００５１】
【数２】
【００５２】
また、図４（ｂ）は、ゲート絶縁層２００の厚さをｔＯＸとしたときの上記比例定数Ｃσのゲート絶縁層２００の厚さｔＯＸ依存性を示している。図４のように、発明者は、比例定数Ｃσがゲート絶縁層２００の厚さｔＯＸの平方根に比例することを見出した。図中の実線は、比例定数Ｃσがゲート絶縁層２００の厚さｔＯＸの平方根に比例する関数をフィッティングしたものである。発明者は、半導体装置１０における具体的なパラメータから、上記した関数を下記式（３）により表せることを見出した。ここで、ゲート絶縁層２００の電気的膜厚をｔＯＸ＊、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の電気的膜厚をｔＦＰ＊としたとき、比例定数Ｃσを以下の式（３）のように表すことができる。
【００５３】
【数３】
【００５４】
上記式（３）のうち、ｔＯＸ＊およびｔＦＰ＊は、上述のように、それぞれゲート絶縁層２００および第１フィールドプレート絶縁層３００の電気的膜厚を示している。ここでいう「電気的膜厚」とは、絶縁膜の物理的膜厚と誘電率との積のことをいう。なお、「物理的膜厚」とは、対象となる層のうち断面視で下面から上面までの厚さのことをいう。
【００５５】
したがって、ゲート絶縁層２００の誘電率をεＯＸ、ゲート絶縁層２００の物理的膜厚をｔＯＸとしたとき、ゲート絶縁層２００の電気的膜厚ｔＯＸ＊を以下の式（４）のように表すことができる。
【００５６】
【数４】
【００５７】
また、第１フィールドプレート絶縁層３００の誘電率をεＦＰ＊、ゲート絶縁層２００の物理的膜厚をｔＦＰとしたとき、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊を以下の式（５）のように表すことができる。
【００５８】
【数５】
【００５９】
なお、第１フィールドプレート絶縁層３００が複数の（たとえばＮ層の）絶縁層によって形成されている場合、それぞれの絶縁層の誘電率をεｊ、物理的膜厚をｔｊ（１≦ｊ≦Ｎ）としたとき、第１フィールドプレート絶縁層３００の誘電率εＦＰ＊、ゲート絶縁層２００の物理的膜厚ｔＦＰをそれぞれ以下の式（６）、式（７）のように表すことができる。
【００６０】
【数６】
【００６１】
【数７】
【００６２】
第１の実施形態のように、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００および下地絶縁層３２０が積層されることにより形成されている。この場合、ゲート絶縁層２００の誘電率並びに厚さ、および下地絶縁層３２０の誘電率並びに厚さを、式（６）および式（７）に代入し、さらに式（５）を計算することにより、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊を求めることができる。
【００６３】
以上により、第１ドリフト領域１４０の深さσ１がσ１ｃより小さいとき、下記式（１）を満たす。
【００６４】
【数８】
【００６５】
上記式（１）を満たすことにより、ゲート電極４００および第１ドリフト領域１４０の間、または第１ドリフト領域１４０および第２ドリフト領域１５０の間における電界強度が大きくなることを抑制することができる。
【００６６】
ここで、第１ドリフト領域１４０の不純物濃度Ｎ１は、たとえば、第２ドリフト領域１５０の不純物濃度Ｎ２よりも小さい。このとき、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０の順で不純物濃度が高くなっている。このような構成とすることにより、イオン注入後の活性化工程によって、容易に不純物濃度が段階的に異なる不純物領域を形成することができる。また、Ｎ１＜Ｎ２である場合、式（１）を満たすように不純物注入エネルギーなどの他のパラメータを調整することにより、第１ドリフト領域１４０の深さσ１が第２ドリフト領域１５０の深さσ２よりも大きい構成とすることができる。ただし、第１ドリフト領域１４０は、ドレイン領域１２０から離間している。これにより、半導体装置１０中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。
【００６７】
一方で、第１ドリフト領域１４０の不純物濃度Ｎ１は、たとえば、第２ドリフト領域１５０の不純物濃度Ｎ２よりも大きくてもよい。このとき、第１ドリフト領域１４０は、半導体基板１００の表面付近に形成されていれば、式（１）を満たす範囲が広くなる。イオン注入などにより不純物領域の深さを制御することが困難な場合、Ｎ１＞Ｎ２で且つ第１ドリフト領域１４０の深さσ１を浅くすることにより、容易に式（１）を満たす構成を形成することができる。この場合でも、半導体装置１０中の電界強度を安定的に最小化して耐圧を維持するとともに、オン抵抗を可能な限り下げることができる。
【００６８】
次に、図５〜図９を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図５〜図９は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置１０の製造方法は、以下の工程を備えている。まず、半導体基板１００に、第１導電型の不純物を注入することにより、第１ドリフト領域１４０を形成する（第１ドリフト領域形成工程）。次いで、半導体基板１００に、第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０に接するように、第２ドリフト領域１５０を形成する（第２ドリフト領域形成工程）。次いで、半導体基板１００に、第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間した位置に、ソース領域１１０を形成する。次いで、半導体基板１００に、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で第１ドリフト領域１４０から離間するとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、ドレイン領域１２０を形成する。次いで、半導体基板１００上に、平面視でソース領域１１０および第１ドリフト領域１４０に挟まれたチャネル領域１３０に重なるようにゲート絶縁層２００を形成する（ゲート絶縁層形成工程）。次いで、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、ゲート絶縁層２００よりも厚く、第１フィールドプレート絶縁層３００を形成する（第１フィールドプレート絶縁層形成工程）。次いで、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。次いで、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。上記工程のうち、第１ドリフト領域形成工程、第２ドリフト領域形成工程、ゲート絶縁層形成工程および第１フィールドプレート絶縁層形成工程において、上述した式（１）を満たすように、第１ドリフト領域１４０、第２ドリフト領域１５０、ゲート絶縁層２００および第１フィールドプレート絶縁層３００を形成する。以下、詳細を説明する。
【００６９】
図５（ａ）のように、まず、半導体基板１００を準備する。図１で示したように、半導体基板１００は、下地基板１０２の主面上にIII族窒化物半導体層１０４を備えている。ここでは、III族窒化物半導体層１０４は、たとえば、ＧａＮである。次いで、半導体基板１００上に、保護層２４０を形成する。ここでは、たとえば、半導体基板１００の表面を酸化することにより保護層２４０を形成する。具体的には、保護層２４０は、たとえばＧａ２Ｏ３である。なお、保護層２４０をスパッタなどにより形成してもよい。
【００７０】
次いで、図５（ｂ）のように、保護層２４０上に、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０の形成領域に、フォトレジスト層６００に開口部（符号不図示）を形成する。次いで、イオン注入装置により、当該開口部に、第１導電型の不純物を注入する。このとき、第１ドリフト領域１４０の深さをσ１、第１ドリフト領域１４０の不純物濃度をＮ１が上記した式（１）を満たすように、不純物注入量、加速電圧等を調整する。これにより、第１ドリフト領域１４０を形成する（第１ドリフト領域形成工程）。ここでは、上述のように、ｎ型の不純物として、Ｓｉを注入する。以下では、「第１導電型」が「ｎ型」であり、「第１導電型の不純物」がｎ型の不純物であるＳｉであるとして説明する。次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。
【００７１】
次いで、図６（ａ）のように、保護層２４０上に、再度、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０に接するように、フォトレジスト層６００に開口部（符号不図示）を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。このとき、第２ドリフト領域１５０の深さをσ２、第２ドリフト領域１５０の不純物濃度をＮ２が上記した式（１）を満たすように、不純物注入量、加速電圧等を調整する。これにより、平面視で第１ドリフト領域１４０に接するように、第２ドリフト領域１５０を形成する（第２ドリフト領域形成工程）。次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。
【００７２】
次いで、図６（ｂ）のように、保護層２４０上に、再度、フォトレジスト層６００を形成する。次いで、露光および現像により、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間した位置、および平面視で第１ドリフト領域１４０から離間するとともに平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、フォトレジスト層６００に開口部（符号不図示）を形成する。すなわち、ソース領域１１０およびドレイン領域１２０の形成領域に、フォトレジスト層６００に開口部を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。これにより、平面視で第１ドリフト領域１４０のうち第２ドリフト領域１５０と反対側の領域から離間するように、ソース領域１１０を形成する。また、平面視で第１ドリフト領域１４０から離間するとともに平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、ドレイン領域を形成する。
【００７３】
このとき、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で、ドレイン領域１２０を形成する。また、ドレイン領域１２０と同様にしてソース領域１１０も、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い濃度で形成することが好ましい。上述のように、ソース領域１１０およびドレイン領域１２０の不純物濃度を、第１ドリフト領域１４０および第２ドリフト領域１５０よりも１０倍以上高くなるように形成することが好ましい。これにより、ソース・ドレイン間電圧によって電界が集中することを抑制することができる。
【００７４】
以上の工程により、たとえば、チャネル領域１３０の長さが１００ｎｍ以上１０μｍ未満となるように、チャネル領域１３０を形成する。また、第１ドリフト領域１４０および第２ドリフト領域１５０のうち、ソース領域１１０からドレイン領域１２０に向かう方向の長さが１００ｎｍ以上１０μｍ未満となるように、第１ドリフト領域１４０および第２ドリフト領域１５０を形成する。
【００７５】
次いで、たとえば、アッシングなどにより、フォトレジスト層６００を除去する。さらに、プラズマエッチングまたはウエットエッチングにより、保護層２４０を除去する。
【００７６】
ここで、たとえば、７００℃以上１３００℃未満でアニール処理を行うことにより、ソース領域１１０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０に注入された不純物を活性化させる。これにより、注入されたイオンと結晶構成原子とを置換させることができる。また、イオン注入でダメージを受けた半導体基板１００の結晶性を回復させることができる。なお、半導体基板１００の主面が保護層２４０で覆われた状態でアニール処理を行ってもよい。これにより、半導体基板１００の窒素が抜けることを抑制することができる。
【００７７】
次いで、図７（ａ）のように、たとえば、ＣＶＤにより、半導体基板１００上に、下地絶縁層３２０を形成する。下地絶縁層３２０として、たとえば、ＳｉＯ２、ＳｉＮを成膜する。次いで、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、下地絶縁層３２０のうち、少なくとも平面視でチャネル領域１３０と重なる位置に、チャネル開口部２１０を形成する。
【００７８】
次いで、図７（ｂ）のように、たとえば、スパッタにより、チャネル開口部２１０に露出した半導体基板１００上、および下地絶縁層３２０上に、ゲート絶縁層２００を形成する。ゲート絶縁層２００をスパッタにより形成することにより、膜質の良いゲート絶縁層２００を形成することができる。ゲート絶縁層２００として、たとえば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３を成膜する。このようにして、平面視でチャネル領域１３０に重なるように、ゲート絶縁層２００を形成する（ゲート絶縁層形成工程）。また、下地絶縁層３２０およびゲート絶縁層２００を積層することにより、第１フィールドプレート絶縁層３００を形成する。このようにして、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート絶縁層３００を形成する（第１フィールドプレート絶縁層形成工程）。この場合、第１フィールドプレート絶縁層形成工程はゲート絶縁層形成工程を含んでいる。また、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部およびゲート絶縁層２００の一部を含んでいる。
【００７９】
ここで、以上のゲート絶縁層形成工程および第１フィールドプレート絶縁層形成工程において、ゲート絶縁層２００の厚さｔＯＸ、ゲート絶縁層２００の誘電率εＯＸ、第１フィールドプレート絶縁層３００の誘電率εＦＰ、第１ドリフト領域１４０と第２ドリフト領域１５０との境界における第１フィールドプレート絶縁層３００の厚さｔＦＰが上述した式（１）を満たすように、成膜材料、成膜条件等を調整する。なお、第１フィールドプレート絶縁層３００はゲート絶縁層２００および下地絶縁層３２０が積層されることにより形成されているため、εＦＰおよびｔＦＰは、ゲート絶縁層２００の厚さｔＯＸ、ゲート絶縁層２００の誘電率εＯＸ、下地絶縁層３２０の誘電率εＵＬ、および下地絶縁層３２０の厚さｔＵＬから上述した式（４）により算出する。
【００８０】
また、ゲート絶縁層２００として用いられる材料が高温に強くない材料（たとえばＡｌ２Ｏ３）である場合、ゲート絶縁層形成工程を、下地絶縁層３２０を形成する工程よりも後に行う方が好ましい。この場合、下地絶縁層３２０を形成する前にゲート絶縁層形成工程を行った場合、ゲート絶縁層２００の膜質が劣化する可能性がある。したがって、ゲート絶縁層形成工程を、下地絶縁層３２０を形成する工程よりも後に行うことにより、ゲート絶縁層２００の膜質が劣化することを抑制することができる。
【００８１】
次いで、図８（ａ）のように、スパッタにより、ゲート絶縁層２００上に金属膜を形成する。たとえば、金属膜として、Ａｌおよび／またはＴｉＮを成膜する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でチャネル領域１３０と重なる位置、および平面視で第１ドリフト領域１４０並びに第２ドリフト領域の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層６００をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。また、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。また、第１フィールドプレート電極４２０をゲート電極４００と接続するように形成する。この場合では、第１フィールドプレート電極４２０を、たとえば、ゲート電極４００と一体として形成する。これにより、製造工程を簡略化することができる。
【００８２】
次いで、図８（ｂ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第１フィールドプレート電極４２０上に、第１層間絶縁層５２０を形成する。第１層間絶縁層５２０として、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦを成膜する。
【００８３】
次いで、図９（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【００８４】
次いで、図９（ｂ）のように、たとえば、スパッタにより、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面、および第１層間絶縁層５２０上に、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁層５２０上を平坦化する。これにより、ソース電極４４０のビアおよびドレイン電極４６０のビアを形成する。
【００８５】
その後、ダマシン法により、第１層間絶縁層５２０上に、多層配線構造（不図示）を形成してもよい。また、多層配線構造の最上層に、電極パッド（不図示）を形成してもよい。
【００８６】
以上により、第１の実施形態に係る半導体装置１０を得ることができる。
【００８７】
次に、図１０および図１１を用い、第１の実施形態の効果について説明する。図１０は、比較例の半導体装置の構成を示す断面図である。また、図１１は、第１の実施形態の効果を説明するための図である。
【００８８】
図１０（ａ）のように、比較例の半導体装置Ａは、第１の実施形態に係る半導体装置１０と異なり、第２ドリフト領域１５０および第１フィールドプレート電極４２０が設けられていない。他の構成は、第１の実施形態と同様である。
【００８９】
図１０（ｂ）のように、比較例の半導体装置Ｂは、第１の実施形態に係る半導体装置１０と異なり、第２ドリフト領域１５０が設けられていない。なお、第１フィールドプレート電極４２０は設けられている。他の構成は、第１の実施形態と同様である。
【００９０】
図１０（ｃ）のように、比較例の半導体装置Ｃは、第１の実施形態に係る半導体装置１０と異なり、第１ドリフト領域１４０が第２ドリフト領域１５０よりも深く形成されている。さらに、第１ドリフト領域１４０は、ドレイン領域１２０と接している。他の構成は、第１の実施形態と同様である。
【００９１】
図１１（ａ）は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの電界強度の分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、電界強度（単位ＭＶ／ｃｍ）である。点線は、比較例の半導体装置Ａを示している。破線は、比較例の半導体装置Ｂを示している。また、実線は、第１の実施形態に係る半導体装置１０を示している。
【００９２】
図１１（ａ）のように、比較例の半導体装置Ａは第１フィールドプレート電極４２０が設けられていないため、ゲート電極４００および第１ドリフト領域１４０間の電界強度が局所的に大きくなっている。このような場合、ゲート電極４００および第１ドリフト領域１４０間に電界が集中し、ゲート絶縁層２００が絶縁破壊を起こす可能性がある。
【００９３】
また、比較例の半導体装置Ｂは第１フィールドプレート電極４２０が設けられているため、ゲート電極４００および第１ドリフト領域１４０間の電界強度は緩和されている。しかし、反対に、第１ドリフト領域１４０およびドレイン領域１２０間の電界強度が局所的に大きくなってしまっている。この原因は、第１フィールドプレート電極４２０が不純物濃度の高いドレイン領域１２０と近くなったことにより、電界が集中したと考えられる。
【００９４】
一方、第１の実施形態に係る半導体装置１０は、ゲート電極４００および第１ドリフト領域１４０間の電界と、ゲート電極４００および第１ドリフト領域１４０間の電界強度は、ともに緩和されている。当該半導体装置１０内では、電界強度が一様に分布している。このように、第１の実施形態では、電界が局所的に集中することを抑制することができる。
【００９５】
図１１（ｂ）は、ゲート電圧を０Ｖ、ドレイン・ソース間電圧を１００Ｖとしたときの表面ポテンシャルの分布を示している。横軸は、それぞれの半導体装置における平面視での位置である。また、縦軸は、ポテンシャルエネルギー（単位ｅＶ）である。図中のそれぞれの半導体装置は、たとえば、以下のような構成である場合を示している。比較例の半導体装置Ｃのうち、第１ドリフト領域１４０の深さσ１は５０ｎｍ、第２ドリフト領域１５０の深さσ２は１５ｎｍである。なお、上述のように、比較例の半導体装置Ｃにおいて、第１ドリフト領域１４０はドレイン領域１２０に接している。一方、第１の実施形態の半導体装置１０のうち、第１ドリフト領域１４０の深さσ１は５ｎｍ、第２ドリフト領域１５０の深さσ２は１５ｎｍである。なお、上述のように、第１の実施形態に係る半導体装置１０において、第１ドリフト領域１４０はドレイン領域１２０から離間している。
【００９６】
図１１（ｂ）のように、比較例の半導体装置Ｃでは、第２ドリフト領域１５０から第１ドリフト領域１４０までの領域の電位がドレイン領域１２０の電位に近い値となっている。第１ドリフト領域１４０または第２ドリフト領域１５０がドレイン領域１２０と独立して形成されているにもかかわらず、ドレイン領域１２０が平面視で第１ドリフト領域１４０および第２ドリフト領域１５０を含むように一体として形成されていると同等となってしまっている。このような場合、ゲート電極４００および第１ドリフト領域１４０間の電界強度が大きくなってしまう。
【００９７】
一方、第１の実施形態に係る半導体装置１０のうち、第１ドリフト領域１４０は、ドレイン領域１２０から離間して形成されている。これにより、第１ドリフト領域１４０からドレイン領域１２０までの領域において、緩やかな傾斜で電位が分布している。このような理由においても、第１の実施形態では、電界強度が偏ることがない。
【００９８】
第１の実施形態によれば、ソース領域１１０およびドレイン領域１２０の間には、第１ドリフト領域１４０および第２ドリフト領域１５０が設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。このとき、これらを構成する物性値は、上記式（１）を満たしている。これにより、半導体装置１０内の電界強度を偏りなく分布させることができる。また、ゲート電極４００および第１ドリフト領域１４０の間、または第１ドリフト領域１４０および第２ドリフト領域１５０の間等における電界強度が大きくなることを抑制することができる。
【００９９】
さらに、第１の実施形態によれば、第１導電型の不純物領域のみを形成することにより、半導体装置１０を高耐圧化させることができる。ここで、たとえば、不純物領域を形成する半導体層がｎ型およびｐ型の両方の導電性を制御できる場合、たとえば、ソース領域１１０またはドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（またはポケット領域とも呼ばれる）などを形成する場合がある。この場合、ハロー領域が設けられていることにより、ドレイン・ソース間のパンチスルーを抑制することができる。したがって、ソース領域１１０またはドレイン領域１２０の近傍に、これらと逆導電型の不純物領域を形成することによって、半導体装置１０内の電界を緩和することが可能となる。しかし、導電制御が困難な半導体材料である場合、ソース領域１１０またはドレイン領域１２０と逆導電型の不純物領域を設けることは困難である可能性がある。そこで、第１導電型の不純物領域のみにより第１の実施形態のような構成を形成することにより、導電制御が困難な半導体材料であっても半導体装置１０を安定的に高耐圧化させることができる。たとえば、上述のように、半導体基板１００が、導電制御が困難なIII族窒化物半導体層１０４等を含む場合に特に有効である。
【０１００】
以上により、第１の実施形態によれば、電界が局所的に集中することを抑制して、高耐圧化した半導体装置１０を提供することができる。
【０１０１】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置１０の構成を示す断面図である。第２の実施形態は、第１ドリフト領域１４０および第２ドリフト領域１５０に加え、ドリフト領域がさらに設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する
【０１０２】
図１２のように、ｎ型の第３ドリフト領域１６０は、平面視で第２ドリフト領域１５０とドレイン領域１２０との間に設けられている。第３ドリフト領域１６０は、第２ドリフト領域１５０と接するとともに、ドレイン領域１２０とも接している。ここで、第３ドリフト領域１６０の不純物濃度は、たとえば、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い。一方で、第３ドリフト領域１６０の不純物濃度は、たとえば、ドレイン領域１２０よりも低い。
【０１０３】
また、第３ドリフト領域１６０の深さは、たとえば、第２ドリフト領域１５０よりも深い。これにより、第２ドリフト領域１５０は、ドレイン領域１２０から離間している。また、第２ドリフト領域１５０は、ドレイン領域１２０と接していない。
【０１０４】
第１フィールドプレート電極４２０は、たとえば、第１の実施形態と同様に、第１フィールドプレート絶縁層３００上に接している。また、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。
【０１０５】
第２の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。
【０１０６】
第２ドリフト領域１５０を形成する工程の後、ドレイン領域１２０を形成する工程の前に、第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接するように、第３ドリフト領域１６０を形成する。このとき、第１ドリフト領域１４０および第２ドリフト領域１５０よりも高い不純物濃度で、且つ、ドレイン領域１２０よりも低い不純物濃度で、第３ドリフト領域１６０を形成する。次いで、平面視で第３ドリフト領域１６０のうち第２ドリフト領域と反対側の領域に接するように、ドレイン領域１２０を形成する。
【０１０７】
以降の工程は、第１の実施形態と同様である。
【０１０８】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、平面視で第２ドリフト領域１５０とドレイン領域１２０との間には、さらにドリフト領域が設けられている。これにより、ゲート電極４００およびドレイン領域１２０との間の電界を段階的に緩和することができる。したがって、さらに半導体装置１０の耐圧を向上させることができる。
【０１０９】
以上、第２の実施形態では、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０、第２ドリフト領域１５０の一部と重なるように設けられている場合について説明した。または、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０、第２ドリフト領域１５０、および第３ドリフト領域１６０の一部と重なるように設けられていてもよい。この場合、第１フィールドプレート絶縁層３００の厚さｔＦＰは、第２ドリフト領域１５０と第３ドリフト領域１６０との境界における厚さであると置き換えて、半導体装置１０は式（１）を満たす構成であればよい。
【０１１０】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置１０の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第１の実施形態と同様である。第１層間絶縁層５２０は、少なくともゲート電極４００を覆うように設けられている。ソース電極４４０は、ソース領域１１０に接続している。また、第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。第１の実施形態における第１フィールドプレート電極４２０がゲート電極４００に接続しているのに対して、第２の実施形態では第１フィールドプレート電極４２０がソース電極４４０に接続している。以下、詳細を説明する
【０１１１】
図１３のように、第１の実施形態と同様にして、III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１１２】
下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、ゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【０１１３】
第３の実施形態では、第２フィールドプレート電極４８０は、ゲート電極４００に接続している。第２フィールドプレート電極４８０は、平面視で第１ドリフト領域１４０の一部と重なるように設けられている。反対に、第２フィールドプレート電極４８０は、平面視で第２ドリフト領域１５０と重なっていない。言い換えれば、第２フィールドプレート電極４８０の一端は、平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の境界よりもソース領域１１０側に位置している。また、第２フィールドプレート電極４８０は、ゲート電極４００と一体として形成されていてもよい。
【０１１４】
第１層間絶縁層５２０は、たとえば、ゲート電極４００および第２フィールドプレート電極４８０を覆うように設けられている。第１層間絶縁層５２０上に、さらに第２層間絶縁層５４０が設けられていてもよい。第２層間絶縁層５４０は、たとえば、第１層間絶縁層５２０よりも高密度の材料に形成されていてもよい。これにより、第２層間絶縁層５４０は、第１層間絶縁層５２０に対してエッチング選択性を有するエッチングストッパ層として機能させることができる。第２層間絶縁層５４０の材料は、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮなどである。
【０１１５】
ここで「第１フィールドプレート絶縁層３００」は、上述のように、第１フィールドプレート電極４２０と半導体基板１００の主面との間に設けられた絶縁層である。第２の実施形態では、第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。ここでは、さらに、第１フィールドプレート絶縁層３００は、第２層間絶縁層５４０の一部を含んでいる。したがって、第１フィールドプレート絶縁層３００は、下地絶縁層３２０の一部、ゲート絶縁層２００の一部、第１層間絶縁層５２０の一部および第２層間絶縁層５４０の一部を含んでいる。
【０１１６】
ソース電極４４０は、平面視でソース領域１１０と重なるように設けられている。また、ソース電極４４０は、下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０を貫通して、ソース領域１１０に接続している。
【０１１７】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち、第２層間絶縁層５４０上に接している。また、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。また、第１フィールドプレート電極４２０はソース電極４４０に接続している。また、第１フィールドプレート電極４２０は、ソース電極４４０と一体として形成されている。第１フィールドプレート電極４２０は、ソース電極４４０と同じ材料により形成されている。また、ソース電極４４０、第１フィールドプレート電極４２０の材料は、たとえば、Ａｌおよび／またはＴｉＮなどである。このように、第１フィールドプレート電極４２０をソース電極４４０と一体として形成することにより、製造工程を簡略化することができる。
【０１１８】
さらに、当該半導体装置１０のうち、それぞれの構成は、上述の式（１）を満たすように形成されている。なお、上述のように、第１フィールドプレート絶縁層３００は、下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０が積層されることにより形成されている。したがって、第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊は、式（５）、式（６）および式（７）から下地絶縁層３２０、ゲート絶縁層２００、第１層間絶縁層５２０および第２層間絶縁層５４０の誘電率と物理的膜厚との積の総和により求めることができる。
【０１１９】
次に、図１４および図１５を用い、第３の実施形態に係る半導体装置１０の製造方法について説明する。図１４および図１５は、第１の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第３の実施形態に係る半導体装置１０の製造方法は、第１フィールドプレート電極４２０をソース電極４４０に接続する点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１２０】
第１の実施形態と同様にして、図７（ｂ）までの工程を行う。半導体基板１００には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。さらに、半導体基板１００上には、下地絶縁層３２０が形成されている。また、チャネル１３０上および下地絶縁層３２０上には、ゲート絶縁層２００が形成されている。
【０１２１】
図１４（ａ）のように、スパッタにより、ゲート絶縁層２００上に金属膜を形成する。たとえば、金属膜として、Ａｌおよび／またはＴｉＮを成膜する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でチャネル領域１３０と重なる位置、および平面視で第１ドリフト領域１４０の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層２００上に接するとともに、平面視でチャネル領域１３０と重なるように、ゲート電極４００を形成する。また、ゲート電極４００に接続するとともに、平面視で第１ドリフト領域１４０の一部と重なるように、第２フィールドプレート電極４８０を形成する。この場合のように、第２フィールドプレート電極４８０を、たとえばゲート電極４００と一体として形成する。これにより、製造工程を簡略化することができる。
【０１２２】
次いで、図１４（ｂ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第２フィールドプレート電極４８０上に、第１層間絶縁層５２０を形成する。さらに、ここでは、第１層間絶縁層５２０上に、たとえば、第１層間絶縁層５２０よりも高密度の材料からなる第２層間絶縁層５４０を形成する。第２層間絶縁層５４０として、たとえば、ＳｉＣＮ、ＳｉＣ、ＳｉＯＮ，ＳｉＣＯ、ＳｉＣＯＮまたはＳｉＮを成膜する。
【０１２３】
次いで、図１５（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【０１２４】
次いで、図１５（ｂ）のように、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面、および第２層間絶縁層５４０上に、たとえば、スパッタにより、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、ＣＭＰにより、第２層間絶縁層５４０上の金属を平坦化する。次いで、当該金属上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視でソース領域１１０と重なる位置、および平面視で第１ドリフト領域１４０および第２ドリフト領域１５０の一部と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ソース開口部４３０に金属を埋め込むことにより、ソース領域１１０に接続するように、ソース電極４４０を形成する。また、第１フィールドプレート絶縁層３００上に接し、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。また、第１フィールドプレート電極４２０をソース電極４４０と接続するように形成する。この場合では、第１フィールドプレート電極４２０を、たとえば、ソース電極４４０と一体として形成する。これにより、製造工程を簡略化することができる。
【０１２５】
以降の工程は、第１の実施形態と同様である。
【０１２６】
第３の実施形態によれば、第１フィールドプレート電極４２０がソース電極４４０に接続している。この場合でも第１の実施形態と同様の効果を得ることができる。さらに第３の実施形態によれば、フィールドプレート電極が複数設けられている。ここでは、たとえば、ゲート電極４００に接続する第２フィールドプレート電極４８０、ソース電極４４０に接続する第１フィールドプレート電極４２０が設けられている。これにより、さらに効率的に、半導体装置１０内の電界集中を緩和することができる。
【０１２７】
以上、第３の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に設けられていてもよい。また、さらに、第２の実施形態のように、第３ドリフト領域１６０等の複数のドリフト領域が設けられていてもよい。
【０１２８】
また、第３の実施形態では、第２フィールドプレート電極４８０が設けられている場合について説明したが、第２フィールドプレート電極４８０は無くてもよい。その場合、下地絶縁層３２０は無くてもよい。この場合でも、第４の実施形態と同様の効果を得ることができる。
【０１２９】
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置１０の構成を示す断面図である。第４の実施形態は、第１フィールドプレート電極４２０が第２フィールドプレート電極４８０上に接している点を除いて、第１の実施形態、または第３の実施形態の一部と同様である。
【０１３０】
図１６のように、第１の実施形態と同様にして、III族窒化物半導体層１０４には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１３１】
下地絶縁層３２０は、半導体基板１００上に接して設けられており、平面視でチャネル領域１３０と重なる領域に開口部を有している。また、ゲート絶縁層２００は、下地絶縁層３２０の開口部に露出したチャネル領域１３０上、および下地絶縁層３２０上に設けられている。ゲート電極４００は、ゲート絶縁層２００上に接し、平面視でチャネル領域１３０に重なるように設けられている。
【０１３２】
また、第２フィールドプレート電極４８０は、第２の実施形態と同様に、ゲート電極４００に接続している。第２フィールドプレート電極４８０は、平面視で第１ドリフト領域１４０の一部と重なるように設けられている。
【０１３３】
第１層間絶縁層５２０は、半導体基板１００上に設けられ、ゲート電極４００および第２フィールドプレート電極４８０の上面と同一面を形成するように設けられている。
【０１３４】
第１フィールドプレート絶縁層３００は、第１層間絶縁層５２０の一部を含んでいる。第４の実施形態では、第１フィールドプレート絶縁層３００は、下地絶縁層３２０、ゲート絶縁層２００および第１層間絶縁層５２０が積層されることにより形成されている。
【０１３５】
第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち、第１層間絶縁層５２０上および第２フィールドプレート電極４８０上に接している。なお、第１フィールドプレート電極４２０は、平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。この場合では、第１フィールドプレート電極４２０は、ゲート電極４００と異なる材料で形成されていてもよい。
【０１３６】
さらに、当該半導体装置１０のうち、それぞれの構成は、上述の式（１）を満たすように形成されている。第１フィールドプレート絶縁層３００の電気的膜厚ｔＦＰ＊は、式（５）、式（６）および式（７）から下地絶縁層３２０、ゲート絶縁層２００および第１層間絶縁層５２０の誘電率と物理的膜厚との積の総和により求めることができる。
【０１３７】
次に、図１７〜図１９を用い、第４の実施形態に係る半導体装置１０の製造方法について説明する。図１７〜図１９は、第４の実施形態に係る半導体装置１０の製造方法を説明するための断面図である。第４の実施形態に係る半導体装置１０の製造方法は、第１フィールドプレート電極４２０を第２フィールドプレート電極４８０上に接するように形成する点を除いて、第１の実施形態または第２の実施形態の一部と同様である。以下、詳細を説明する。
【０１３８】
第２の実施形態と同様にして、図１４（ａ）までの工程を行う。ゲート絶縁層２００上には、平面視でチャネル領域１３０と重なるように、ゲート電極４００が形成されている。また、ゲート電極４００に接続するとともに、平面視で第１ドリフト領域１４０の一部と重なるように、第２フィールドプレート電極４８０が形成されている。
【０１３９】
次いで、図１７（ａ）のように、たとえば、ＣＶＤにより、ゲート絶縁層２００、ゲート電極４００および第２フィールドプレート電極４８０上に、第１層間絶縁層５２０を形成する。
【０１４０】
次いで、図１７（ｂ）のように、ＣＭＰにより、ゲート電極４００および第２フィールドプレート電極４８０の上面と同一面を形成するように、第１層間絶縁層５２０を平坦化する（平坦化工程）。
【０１４１】
次いで、図１８（ａ）のように、たとえば、スパッタにより、ゲート電極４００および第２フィールドプレート電極４８０上に、金属膜を形成する。当該金属膜として、たとえば、Ａｌおよび／またはＴｉＮなどを成膜する。次いで、金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、平面視で少なくとも第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なる領域に残存するように、フォトレジスト層をパターニングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、第１フィールドプレート絶縁層３００のうち、第１層間絶縁層５２０上および第２フィールドプレート電極４８０上に接するように、第１フィールドプレート電極４２０を形成する。また、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように、第１フィールドプレート電極４２０を形成する。
【０１４２】
次いで、図１８（ｂ）のように、たとえば、ＣＶＤにより、第１層間絶縁層５２０上、および第１フィールドプレート電極４２０上を覆うように、第２層間絶縁層５４０を形成する。
【０１４３】
次いで、図１９（ａ）のように、ＲＩＥにより、平面視でソース領域１１０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して、半導体基板１００の上面に接するソース開口部４３０を形成する。同時に、ＲＩＥにより、平面視でドレイン領域１２０に重なる位置に、第２層間絶縁層５４０、第１層間絶縁層５２０、ゲート絶縁層２００および下地絶縁層３２０を貫通して、半導体基板１００の上面に接するドレイン開口部４５０を形成する。
【０１４４】
次いで、図１９（ｂ）のように、たとえば、スパッタにより、ソース開口部４３０並びにドレイン開口部４５０の側面並びに底面および第２層間絶縁層５４０上に、金属を形成する。これにより、ソース開口部４３０およびドレイン開口部４５０の内部に、金属を埋め込む。具体的には、具体的には、スパッタにより、Ａｌおよび／またはＴｉＮなどを成膜する。
【０１４５】
以降の工程は第１の実施形態と同様である。
【０１４６】
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態によれば、第１フィールドプレート電極４２０がゲート電極４００および第２フィールドプレート電極４８０上に接している。これにより、さらに効率的に、半導体装置１０内の電界集中を緩和することができる。
【０１４７】
以上、第４の実施形態では、フィールドプレート電極が二つ設けられている場合について説明したが、フィールドプレート電極はさらに多段に積層して設けられていてもよい。また、さらに、第２の実施形態のように、第３ドリフト領域１６０等の複数のが設けられていてもよい。
【０１４８】
以上、第１から４の実施形態において、ソース電極４４０およびドレイン電極４６０をスパッタにより形成したが、これに限定されるものではない。ソース電極４４０およびドレイン電極４６０をダマシン法によってＣｕを埋め込むことにより形成してもよい。その他、ソース電極４４０およびドレイン電極４６０をＣＶＤによってＷを埋め込むことにより形成してもよい。
【０１４９】
（第５の実施形態）
図２０は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、半導体基板１００がＳｉ基板である点を除いて、第１の実施形態と同様である。
【０１５０】
図２０のように、第５の実施形態のうち、断面視での構造は、第１の実施形態と同様である。
【０１５１】
第５の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。第１の実施形態と異なり、半導体基板１００に、材質の異なる半導体層は形成されていない。すなわち、半導体基板１００の表面近傍に、直接、横型ＭＯＳＦＥＴが形成されている。
【０１５２】
また、第１導電型がｎ型であり、半導体装置１０がｎチャネルＦＥＴを含む場合は、半導体基板１００は、たとえば、ｐ型Ｓｉ基板である。一方、第１導電型がｐ型であり、半導体装置１０がｐチャネルＦＥＴを含む場合は、半導体基板１００はｎ型Ｓｉ基板であってもよい。
【０１５３】
また、ソース領域１１０およびドレイン領域１２０の下方に、これらと逆の導電型のハロー領域（不図示）がさらに形成されていてもよい。
【０１５４】
ゲート電極４００、ソース電極４４０およびドレイン電極４６０は、第１の実施形態と同様に、たとえば、スパッタにより、Ａｌおよび／またはＴｉＮなどによって形成されていてもよい。または、これらの電極は、ダマシン法によってＣｕを埋め込むことにより形成されていてもよい。また、これらの電極は、ＣＶＤによってＷを埋め込むことにより形成してもよい。
【０１５５】
第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに第５の実施形態によれば、半導体基板１００はＳｉ基板である。これにより、半導体基板１００のコストを低減し、安価に半導体装置１０を提供することができる。また、制御用ＩＣを同一チップ上に作り込むことができる。これにより、より広い範囲の製品形態に半導体装置１０を適用することができる。また、半導体基板１００に含まれる欠陥を低減して、基板耐圧を向上させた半導体装置１０を提供することができる。
【０１５６】
（第６の実施形態）
図２１は、第６の実施形態に係る半導体装置１０の構成を示す断面図である。第６の実施形態は、ゲート絶縁層２００上に下地絶縁層３２０が設けられている点を除いて、第１の実施形態、または第５の実施形態と同様である。
【０１５７】
第６の実施形態では、半導体基板１００は、たとえば、Ｓｉ基板である。半導体基板１００には、ソース領域１１０、チャネル領域１３０、第１ドリフト領域１４０、第２ドリフト領域１５０およびドレイン領域１２０が形成されている。
【０１５８】
ゲート絶縁層２００は、半導体基板１００に接して設けられている。下地絶縁層３２０は、ゲート絶縁層２００上に設けられている。したがって、第１フィールドプレート絶縁層３００は、ゲート絶縁層２００および下地絶縁層３２０の順で積層されることにより形成されている。また、第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００のうち下地絶縁層３２０の上面に接して設けられている。
【０１５９】
また、ゲート絶縁層２００は、下地絶縁層３２０に対してエッチング選択性を有する材料により形成されている。具体的には、下地絶縁層３２０がたとえばＳｉＯ２により形成されている場合に、ゲート絶縁層２００はたとえばＳｉＮにより形成されている。
【０１６０】
次に、第６の実施形態に係る半導体装置１０の製造方法について概略を説明する。第６の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。
【０１６１】
第１の実施形態と同様にして、図５（ａ）から図６（ｂ）までを行う。このとき、保護層２４０は無くてもよい。次いで、保護層２４０を形成した場合はこれを除去する。または、保護層２４０がゲート絶縁層２００であってもよい。
【０１６２】
次いで、半導体基板１００上の全面にゲート絶縁層２００を形成する。次いで、ゲート絶縁層２００上に、下地絶縁層３２０を形成する。次いで、ＲＩＥにより、下地絶縁層３２０にチャネル開口部２１０を形成する。
【０１６３】
以降の工程は、第１の実施形態と同様である。
【０１６４】
第６の実施形態によれば、第１の実施形態または第５の実施形態と同様の効果を得ることができる。さらに第６の実施形態のように、半導体基板１００の材質に応じて、ゲート絶縁層２００を下地絶縁層３２０よりも先に形成することもできる。
【０１６５】
以上、第５および第６の実施形態において、半導体基板１００がＳｉ基板である場合を説明したが、この場合において第１〜第４の実施形態の構成を適用してもよい。
【０１６６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１６７】
１０ 半導体装置
１００ 半導体基板
１０２ 下地基板
１０４ III族窒化物半導体層
１１０ ソース領域
１２０ ドレイン領域
１３０ チャネル領域
１４０ 第１ドリフト領域
１５０ 第２ドリフト領域
１６０ 第３ドリフト領域
２００ ゲート絶縁層
２１０ チャネル開口部
２４０ 保護層
３００ 第１フィールドプレート絶縁層
３２０ 下地絶縁層
４００ ゲート電極
４２０ 第１フィールドプレート絶縁層
４３０ ソース開口部
４４０ ソース電極
４５０ ドレイン開口部
４６０ ドレイン電極
４８０ 第２フィールドプレート絶縁層
５２０ 第１層間絶縁層
５４０ 第２層間絶縁層
６００ フォトレジスト層
Ａ 比較例
Ｂ 比較例
Ｃ 比較例
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１導電型のソース領域と、
前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第１導電型の第１ドリフト領域と、
前記半導体基板のうち、平面視で前記ソース領域および前記第１ドリフト領域に挟まれた領域であるチャネル領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域のうち前記ソース領域と反対側の領域に接している第１導電型の第２ドリフト領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接しており、前記第１ドリフト領域および前記第２ドリフト領域よりも不純物濃度が高い第１導電型のドレイン領域と、
前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、
前記半導体基板上に設けられ、少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第１フィールドプレート絶縁層と、
前記第１フィールド絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられた第１フィールドプレート電極と、
を備え、
前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たす半導体装置。
【数１】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は、主面側にIII族窒化物半導体層を備え、
前記ソース領域、前記チャネル領域、前記第１ドリフト領域、前記第２ドリフト領域および前記ドレイン領域は、当該III族窒化物半導体層に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記チャネル領域の不純物濃度は、１×１０−１６ａｔｏｍｓ／ｃｍ３以下である半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記III族窒化物半導体層は、真性半導体である半導体装置。
【請求項５】
請求項２〜４のいずれか一項に記載の半導体装置において、
前記ソース領域、前記第１ドリフト領域、前記第２ドリフト領域および前記ドレイン領域は、ｎ型であり、
当該ｎ型の不純物は、Ｓｉである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記III族窒化物半導体層のうち、前記ソース領域および前記ドレイン領域の間に位置する部分には、ｐ型の不純物領域が形成されていない半導体装置。
【請求項７】
請求項２〜６のいずれか一項に記載の半導体装置において、
前記半導体基板のうち、前記III族窒化物半導体層は、下地基板上に設けられ、
当該下地基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板である半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板は、Ｓｉ基板である半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
Ｎ１＜Ｎ２である半導体装置。
【請求項１０】
請求項１〜８のいずれか一項に記載の半導体装置において、
Ｎ１＞Ｎ２である半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記第１フィールドプレート電極は、前記ゲート電極に接続し、前記ゲート電極と一体として形成されている半導体装置。
【請求項１２】
請求項１〜１０のいずれか一項に記載の半導体装置において、
少なくとも前記ゲート電極を覆うように設けられた第１層間絶縁層と、
前記ソース領域に接続するソース電極をさらに備え、
前記第１フィールドプレート絶縁層は、前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極は前記ソース電極に接続している半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように設けられた第２フィールドプレート電極をさらに備え、
前記第１層間絶縁層は、少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように設けられている半導体装置。
【請求項１４】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように設けられた第２フィールドプレート電極と、
前記半導体基板上に設けられ、前記ゲート電極および前記第２フィールドプレート電極の上面と同一面を形成するように設けられた第１層間絶縁層と、
をさらに備え、
前記第１フィールドプレート絶縁層は、前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極は、前記第１フィールドプレート絶縁層のうち、前記第１層間絶縁層上および前記第２フィールドプレート電極上に接している半導体装置。
【請求項１５】
請求項１〜１４に記載の半導体装置において、
前記半導体基板上に接し、平面視で前記チャネル領域と重なる領域に開口部を有する下地絶縁層をさらに備え、
前記ゲート絶縁層は、前記開口部に露出した前記半導体基板上、および前記下地絶縁層上に接して設けられ、
前記第１フィールドプレート絶縁層は、前記下地絶縁層の一部および前記ゲート絶縁層の一部を含む半導体装置。
【請求項１６】
半導体基板に第１導電型の不純物を導入することにより、第１ドリフト領域を形成する第１ドリフト領域工程と
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域に接するように、第２ドリフト領域を形成する第２ドリフト領域形成工程と、
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域のうち前記第２ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、
前記半導体基板に前記第１ドリフト領域および前記第２ドリフト領域よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、
前記半導体基板上に、平面視で前記ソース領域および前記第１ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、
少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第１フィールドプレート絶縁層を形成する第１フィールドプレート絶縁層形成工程と、
前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、
前記第１フィールドプレート絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、第１フィールドプレート電極を形成する工程と、
を備え、
前記第１ドリフト領域形成工程、前記第２ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第１フィールドプレート絶縁層形成工程において、前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たすように、前記第１ドリフト領域、前記第２ドリフト領域、前記ゲート絶縁層および前記第１フィールドプレート絶縁層を形成する半導体装置の製造方法。
【数２】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記半導体基板は、主面にIII族窒化物半導体層を備える半導体装置の製造方法。
【請求項１８】
請求項１６または１７に記載の半導体装置の製造方法において、
前記ゲート絶縁層形成工程は、
前記半導体基板上に、下地絶縁層を形成する工程と、
前記下地絶縁層のうち、少なくとも平面視で前記チャネル領域に重なる位置にチャネル開口部を形成する工程と、
前記チャネル開口部に露出した前記半導体基板上、および前記下地絶縁層上に、ゲート絶縁層を形成する工程と、
を備え、
前記第１フィールドプレート絶縁層形成工程は前記ゲート絶縁層形成工程を含み、
前記第１フィールドプレート絶縁層は、前記下地絶縁層および前記ゲート絶縁層を含む半導体装置の製造方法。
【請求項１９】
請求項１６〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように、第２フィールドプレート電極を形成する工程と、
少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層のうち平面視で前記ソース領域と重なる部分にソース開口部を形成する工程と、
前記ソース開口部に金属を埋め込むことにより、ソース電極を形成する工程と、
をさらに備え、
前記第１フィールドプレート絶縁層形成工程は、前記第１層間絶縁層形成工程を含み、
前記第１フィールドプレート絶縁層は前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極形成工程において、
前記第１フィールドプレート絶縁層のうち前記第１層間絶縁層上に、前記ソース電極に接続するように前記第１フィールドプレート電極を形成する半導体装置の製造方法。
【請求項２０】
請求項１６〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように、第２フィールドプレート電極を形成する工程と、
少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記ゲート電極および前記第２フィールドプレート電極の上面と同一面を形成するように、前記第１層間絶縁層を平坦化する平坦化工程と、
をさらに備え、
前記第１フィールドプレート絶縁層形成工程は、前記第１層間絶縁層形成工程および前記平坦化工程を含み、
前記第１フィールドプレート絶縁層は前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極形成工程において、
前記第１フィールドプレート絶縁層のうち、前記第１層間絶縁層上および前記第２フィールドプレート電極上に接するように、前記第１フィールドプレート電極を形成する半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１導電型のソース領域と、
前記半導体基板に設けられ、平面視で前記ソース領域から離間して設けられた第１導電型の第１ドリフト領域と、
前記半導体基板のうち、平面視で前記ソース領域および前記第１ドリフト領域に挟まれた領域であるチャネル領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域のうち前記ソース領域と反対側の領域に接している第１導電型の第２ドリフト領域と、
前記半導体基板に設けられ、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接しており、前記第１ドリフト領域および前記第２ドリフト領域よりも不純物濃度が高い第１導電型のドレイン領域と、
前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接し、平面視で前記チャネル領域と重なるように設けられたゲート電極と、
前記半導体基板上に設けられ、少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられ、前記ゲート絶縁層よりも厚い第１フィールドプレート絶縁層と、
前記第１フィールド絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように設けられた第１フィールドプレート電極と、
を備え、
前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たす半導体装置。
【数１】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は、主面側にIII族窒化物半導体層を備え、
前記ソース領域、前記チャネル領域、前記第１ドリフト領域、前記第２ドリフト領域および前記ドレイン領域は、当該III族窒化物半導体層に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記チャネル領域の不純物濃度は、１×１０−１６ａｔｏｍｓ／ｃｍ３以下である半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記III族窒化物半導体層は、真性半導体である半導体装置。
【請求項５】
請求項２〜４のいずれか一項に記載の半導体装置において、
前記ソース領域、前記第１ドリフト領域、前記第２ドリフト領域および前記ドレイン領域は、ｎ型であり、
当該ｎ型の不純物は、Ｓｉである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記III族窒化物半導体層のうち、前記ソース領域および前記ドレイン領域の間に位置する部分には、ｐ型の不純物領域が形成されていない半導体装置。
【請求項７】
請求項２〜６のいずれか一項に記載の半導体装置において、
前記半導体基板のうち、前記III族窒化物半導体層は、下地基板上に設けられ、
当該下地基板は、Ｓｉ基板、サファイア基板、ＳｉＣ基板またはＧａＮ基板である半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体基板は、Ｓｉ基板である半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
Ｎ１＜Ｎ２である半導体装置。
【請求項１０】
請求項１〜８のいずれか一項に記載の半導体装置において、
Ｎ１＞Ｎ２である半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記第１フィールドプレート電極は、前記ゲート電極に接続し、前記ゲート電極と一体として形成されている半導体装置。
【請求項１２】
請求項１〜１０のいずれか一項に記載の半導体装置において、
少なくとも前記ゲート電極を覆うように設けられた第１層間絶縁層と、
前記ソース領域に接続するソース電極をさらに備え、
前記第１フィールドプレート絶縁層は、前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極は前記ソース電極に接続している半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように設けられた第２フィールドプレート電極をさらに備え、
前記第１層間絶縁層は、少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように設けられている半導体装置。
【請求項１４】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように設けられた第２フィールドプレート電極と、
前記半導体基板上に設けられ、前記ゲート電極および前記第２フィールドプレート電極の上面と同一面を形成するように設けられた第１層間絶縁層と、
をさらに備え、
前記第１フィールドプレート絶縁層は、前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極は、前記第１フィールドプレート絶縁層のうち、前記第１層間絶縁層上および前記第２フィールドプレート電極上に接している半導体装置。
【請求項１５】
請求項１〜１４に記載の半導体装置において、
前記半導体基板上に接し、平面視で前記チャネル領域と重なる領域に開口部を有する下地絶縁層をさらに備え、
前記ゲート絶縁層は、前記開口部に露出した前記半導体基板上、および前記下地絶縁層上に接して設けられ、
前記第１フィールドプレート絶縁層は、前記下地絶縁層の一部および前記ゲート絶縁層の一部を含む半導体装置。
【請求項１６】
半導体基板に第１導電型の不純物を導入することにより、第１ドリフト領域を形成する第１ドリフト領域工程と
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域に接するように、第２ドリフト領域を形成する第２ドリフト領域形成工程と、
前記半導体基板に第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域のうち前記第２ドリフト領域と反対側の領域から離間した位置に、ソース領域を形成する工程と、
前記半導体基板に前記第１ドリフト領域および前記第２ドリフト領域よりも高い不純物濃度で第１導電型の不純物を注入することにより、平面視で前記第１ドリフト領域から離間するとともに、平面視で前記第２ドリフト領域のうち前記第１ドリフト領域と反対側の領域に接するように、ドレイン領域を形成する工程と、
前記半導体基板上に、平面視で前記ソース領域および前記第１ドリフト領域に挟まれたチャネル領域に重なるようにゲート絶縁層を形成するゲート絶縁層形成工程と、
少なくとも平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、前記ゲート絶縁層よりも厚く第１フィールドプレート絶縁層を形成する第１フィールドプレート絶縁層形成工程と、
前記ゲート絶縁層上に接するとともに、平面視で前記チャネル領域と重なるようにゲート電極を形成する工程と、
前記第１フィールドプレート絶縁層上に接し、平面視で前記第１ドリフト領域と前記第２ドリフト領域の一部と重なるように、第１フィールドプレート電極を形成する工程と、
を備え、
前記第１ドリフト領域形成工程、前記第２ドリフト領域形成工程、前記ゲート絶縁層形成工程および前記第１フィールドプレート絶縁層形成工程において、前記第１ドリフト領域の深さをσ１、前記第１ドリフト領域の不純物濃度をＮ１、前記第２ドリフト領域の深さをσ２、前記第２ドリフト領域の不純物濃度をＮ２としたとき、下記式（１）を満たすように、前記第１ドリフト領域、前記第２ドリフト領域、前記ゲート絶縁層および前記第１フィールドプレート絶縁層を形成する半導体装置の製造方法。
【数２】
（ただし、ｔＯＸ＊は前記ゲート絶縁層の電気的膜厚、ｔＦＰ＊は前記第１ドリフト領域と前記第２ドリフト領域との境界における前記第１フィールドプレート絶縁層の電気的膜厚である。なお、電気的膜厚は、誘電率と物理的膜厚との積である。）
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記半導体基板は、主面にIII族窒化物半導体層を備える半導体装置の製造方法。
【請求項１８】
請求項１６または１７に記載の半導体装置の製造方法において、
前記ゲート絶縁層形成工程は、
前記半導体基板上に、下地絶縁層を形成する工程と、
前記下地絶縁層のうち、少なくとも平面視で前記チャネル領域に重なる位置にチャネル開口部を形成する工程と、
前記チャネル開口部に露出した前記半導体基板上、および前記下地絶縁層上に、ゲート絶縁層を形成する工程と、
を備え、
前記第１フィールドプレート絶縁層形成工程は前記ゲート絶縁層形成工程を含み、
前記第１フィールドプレート絶縁層は、前記下地絶縁層および前記ゲート絶縁層を含む半導体装置の製造方法。
【請求項１９】
請求項１６〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように、第２フィールドプレート電極を形成する工程と、
少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層のうち平面視で前記ソース領域と重なる部分にソース開口部を形成する工程と、
前記ソース開口部に金属を埋め込むことにより、ソース電極を形成する工程と、
をさらに備え、
前記第１フィールドプレート絶縁層形成工程は、前記第１層間絶縁層形成工程を含み、
前記第１フィールドプレート絶縁層は前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極形成工程において、
前記第１フィールドプレート絶縁層のうち前記第１層間絶縁層上に、前記ソース電極に接続するように前記第１フィールドプレート電極を形成する半導体装置の製造方法。
【請求項２０】
請求項１６〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極に接続するとともに、平面視で前記第１ドリフト領域の一部と重なるように、第２フィールドプレート電極を形成する工程と、
少なくとも前記ゲート電極および前記第２フィールドプレート電極を覆うように第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記ゲート電極および前記第２フィールドプレート電極の上面と同一面を形成するように、前記第１層間絶縁層を平坦化する平坦化工程と、
をさらに備え、
前記第１フィールドプレート絶縁層形成工程は、前記第１層間絶縁層形成工程および前記平坦化工程を含み、
前記第１フィールドプレート絶縁層は前記第１層間絶縁層の一部を含み、
前記第１フィールドプレート電極形成工程において、
前記第１フィールドプレート絶縁層のうち、前記第１層間絶縁層上および前記第２フィールドプレート電極上に接するように、前記第１フィールドプレート電極を形成する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−９３４８２（Ｐ２０１３−９３４８２Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５６１７（Ｐ２０１１−２３５６１７）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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