半導体装置および半導体装置の駆動方法
【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フラッシュメモリでは通常、誤ったデータがメモリセルに書き込まれないように、メモリセルに書き込んだデータを一度読み出して正誤判定を行い、書き込みデータと読み出しデータが異なっていた場合は、書き込み電圧を変更して再度データを書き込むベリファイ処理という機能がある。
【００１０】
ベリファイ処理は通常、ｍ行×ｎ列のメモリセルにデータを書き込む場合、図３（Ａ）に示すフロー図のように、まず、いずれか１行のメモリセルに対してデータ（メモリセルに保持させたいデータ）の書き込み処理を行い、書き込み後にメモリセルから読み出し（ベリファイ読み出し）を行い、１行全てのメモリセルに正常にデータが書き込めたか否かを判定し、正常にデータが書き込めていないメモリセルが１つでも存在する場合には、該当するメモリセルの書き込みデータ電位を変更したうえで、再度１行全てのメモリセルにデータの書き込みを行う。この処理を繰り返して最終的に１行全てのメモリセルに正常にデータが書き込まれた時点で書き込み処理が終了となる。
【００１１】
このため、ベリファイ処理およびデータの書き込みを複数回行う必要があり、特にそれぞれのメモリセルのしきい値電圧のばらつきが大きい場合は、読み込み処理および書き込み処理の回数が非常に多くなる。また、メモリセルを構成するトランジスタにシリコン等の半導体材料を用いる場合、トランジスタはフローティングゲートを有する構造に形成されるが、書き込み処理を行う毎にメモリセルのデータを消去する必要がある。
【００１２】
上述の問題に加え、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。メモリセルの動作電圧を決定する際、このメモリセルのしきい値電圧のばらつきを考慮しないと、動作エラーが生じるおそれがあった。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【００１３】
また、メモリセルを多値化する場合にも動作電圧は増大するので、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することは難しかった。
【００１４】
上記の問題を鑑み、本明細書では、省電力化かつ高速での書き込み処理が可能な半導体装置およびその駆動方法を提供することを目的の一とする。さらには、メモリセルの多値化に適した半導体装置およびその駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するため、オフ電流の低いトランジスタを含むメモリセルを備えた半導体装置の構成とした。なお、オフ電流の低いトランジスタとは、バンドギャップの広い半導体（例えばバンドギャップが２ｅＶ以上、好ましくは３ｅＶ以上の半導体）、具体的には酸化物半導体を用いて構成される。
【００１６】
オフ電流の低いトランジスタの一例としては、例えば半導体層として酸化物半導体を用いたトランジスタを挙げることができる。酸化物半導体はバンドギャップが３．０ｅＶ以上であり、シリコンのバンドギャップ（１．１ｅＶ）と比較して非常に大きい。
【００１７】
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００１８】
一方、例えばバンドギャップが３．２ｅＶの半導体（酸化物半導体を想定。）の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きい。
【００１９】
このようなバンドギャップの広い酸化物半導体を半導体層に適用したトランジスタ（ＯＳトランジスタ）は、極めて低いオフ電流を実現できる。
【００２０】
酸化物半導体は、このワイドギャップ半導体の一種であり、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有するもの、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体などを用いることが好ましい。
【００２１】
前述の酸化物半導体を用いて形成した酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。なお、好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。ＣＡＡＣ−ＯＳの構造等についての具体的な内容は、実施の形態６にて詳細を説明する。
【００２２】
また、ベリファイ機能を図３（Ｂ）に示すフロー図のように、まず、いずれか１行のメモリセルに対して任意の電位（以下、基準電位と略記する）の書き込み処理を行い、各々のメモリセルにおいて、メモリセルの有するしきい値電圧ばらつきを、基準電位を用いて導出して、メモリセルに書き込むデータ（メモリセルに保持させたいデータ）に対してしきい値電圧ばらつきの補正を行い、その後、１行全てのメモリセルにしきい値電圧ばらつきの補正されたデータを書き込むフローとした。
【００２３】
開示する発明の一態様は、ビット線からの電位の入力制御およびビット線への電位の出力制御を行う第１のトランジスタと、ワード線の電位に基づいてビット線への電位の出力制御を行い、ゲート電極に加わる電位に基づいて第１の電位または第２の電位を出力する第２のトランジスタと、ゲート電極に加わるワード線からの電位を調整する容量素子と、を備えるメモリセルと、メモリセルに書き込むデータを保持するデータバッファと、基準電位および各々が異なる複数の書き込みデータ電位を生成する電位生成回路と、周期が一定のコントロール信号を出力するコントロール信号生成回路と、複数の書き込みデータ電位のうちのいずれか一または基準電位をメモリセルに書き込む書き込み回路と、メモリセルの書き込みデータ電位を読み出す読み出し回路と、第１の電位または第２の電位の入力に基づいてコントロール信号の出力制御を行うスイッチング素子を有し、第１のトランジスタは、チャネル領域に酸化物半導体を用い、第２のトランジスタは、チャネル領域にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンまたはガリウム砒素のいずれかを用い、第２のトランジスタは、ゲート電極に加わる電位がしきい値に達するまで第１の電位を出力し、ゲート電極に加わる電位がしきい値に達した時点で第２の電位を出力し、ワード線は、コントロール信号の出力に基づいて電気信号が変化し、書き込み回路は、データバッファからのデータ入力前において基準電位をメモリセルに書き込み、データバッファからのデータ入力後においてコントロール信号の入力に基づいて複数の書き込みデータ電位のうちのいずれか一を選択し、スイッチング素子がオフ状態になった時点で選択されている書き込みデータ電位をメモリセルに書き込み、スイッチング素子は、第１の電位が入力されている期間において書き込み回路へのコントロール信号の出力を許容し、第２の電位が入力された時点で書き込み回路へのコントロール信号の出力を遮断する半導体装置。
【００２４】
なお、本明細書において、「半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いたトランジスタ」のことを、文章の簡略化および理解の容易を図るために「酸化物半導体以外の材料を用いたトランジスタ」と略記することがある。
【００２５】
上記構成において、コントロール信号生成回路は、基準電位がメモリセルに書き込まれた後から、スイッチング素子からのコントロール信号の出力が停止するまでの間、コントロール信号を生成する。つまり、これ以外の期間においては、コントロール信号の周期が一定でない、または、コントロール信号の生成が停止していてもよい。
【００２６】
上記構成において、電位生成回路で生成される複数の書き込みデータ電位の大きさはそれぞれ異なっている。電位生成回路で生成される大きさの異なる複数の書き込みデータ電位のそれぞれが、複数の第１の信号線のいずれかに供給され、書き込み回路に供給される。電位生成回路で生成される複数の書き込みデータ電位には、同じデータを書き込む複数の電位が含まれている。
【００２７】
上記構成において、複数のメモリセルのそれぞれにおいて、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続されている。
【００２８】
上記構成において、書き込み回路は複数のメモリセルがそれぞれ有する第１のトランジスタのソースまたはドレインの他方に電気的に接続され、読み出し回路は複数のメモリセルがそれぞれ有する第２のトランジスタのソースまたはドレインの一方に電気的に接続されている。
【００２９】
上記構成において、複数のメモリセルのしきい値電圧は、ばらつき（分布幅）を有する場合がある。その場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、メモリセルに書き込まれる電位が異なる場合がある。
【００３０】
しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込みデータ電位として決定される電位は、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最小の電位の大きさであることが好ましい。また、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込みデータ電位として決定される電位は、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最大の電位の大きさであることが好ましい。
【００３１】
逆に言うと、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込みデータ電位として決定される電位の大きさであることが好ましい。また、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込みデータ電位として決定される電位の大きさであることが好ましい。
【００３２】
上記構成において、第２のトランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを含む基板に設けられたチャネル形成領域を有することが好ましい。
【００３３】
なお、前述の基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、前述の基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有することが好ましい。
【００３４】
なお、上記において、酸化物半導体を用いてトランジスタを構成する場合を示したが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００３５】
また、開示する発明の一態様は、チャネル領域に酸化物半導体を用いた第１のトランジスタおよびチャネル領域にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いた第２のトランジスタをそれぞれ有し、第１のトランジスタのソースまたはドレインの一方が、第２のトランジスタのゲートに電気的に接続されている複数のメモリセルと、データバッファ、書き込み回路、読み出し回路、コントロール信号生成回路およびスイッチング素子を有する駆動回路と、基準電位および複数の書き込みデータ電位を生成する電位生成回路を備え、コントロール信号生成回路で生成されたコントロール信号がスイッチング素子に一定の周期で断続的に出力される半導体装置において、第２のトランジスタのゲート電極に基準電位を加え、第１のトランジスタをオフ状態とすることにより電位生成回路の基準電位を複数のメモリセルに書き込んだ後、データバッファに保持されたデータを書き込み回路に入力して、電位生成回路で生成される複数の書き込みデータ電位のうちいずれか一の電位をメモリセルへの書き込みデータ電位として選択し、基準電位が複数のメモリセルに書き込まれた後に、コントロール信号の生成に基づいて、第２のトランジスタのためのワード線の電気信号が変化することで、第２のトランジスタのゲート電極に加わる電位が変化する動作、および、スイッチング素子を介して入力されるコントロール信号の入力に基づいて、書き込み回路にて選択されている書き込みデータ電位が一の電位とは別の電位に変化する動作を繰り返し行い、第２のトランジスタのゲート電極に加わる電位が第２のトランジスタのしきい値電圧に達した時点でスイッチング素子が停止し、第２のトランジスタのゲート電極に加わる電位の変化、および、書き込み回路にて選択される書き込みデータ電位の変化が停止し、スイッチング素子の停止時点において、書き込み回路にて選択されている書き込みデータ電位が、メモリセルに書き込まれる半導体装置の駆動方法である。
【発明の効果】
【００３６】
開示する発明に係る半導体装置では、酸化物半導体を用いたトランジスタのオフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００３７】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行い、かつ、書き込みを高速化させて行える半導体装置を提供することができる。
【００３８】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３９】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００４０】
また、開示する発明に係る半導体装置では、あらかじめ基準電位をメモリセルへの書き込み、ベリファイ処理を行うことで書き込みデータ電位を決定し、その後所望のデータを書き込むことで書き込み処理を高速化することができる。
【図面の簡単な説明】
【００４１】
【図１】半導体装置のブロック図。
【図２】ベリファイ処理を説明する図。
【図３】本発明および従来のベリファイ処理のフローチャート。
【図４】半導体装置が有するメモリセルのしきい値電圧の分布を示す図。
【図５】半導体装置の回路図。
【図６】半導体装置が有するデータバッファの回路図。
【図７】半導体装置が有する電位生成回路の回路図。
【図８】半導体装置が有する電位生成回路の回路図。
【図９】半導体装置が有する書き込み回路の回路図。
【図１０】半導体装置が有する書き込み回路の回路図。
【図１１】半導体装置が有するメモリセルの回路図。
【図１２】半導体装置が有する読み出し回路の回路図。
【図１３】半導体装置が有する書き込みのタイミングチャート。
【図１４】半導体装置が有する読み出しのタイミングチャート。
【図１５】半導体装置が有するメモリセルの回路図。
【図１６】半導体装置の回路図。
【図１７】半導体装置が有するメモリセルの断面図および平面図。
【図１８】半導体装置の作製工程を示す断面図。
【図１９】半導体装置の作製工程を示す断面図。
【図２０】半導体装置の作製工程を示す断面図。
【図２１】半導体装置の作製工程を示す断面図。
【図２２】半導体装置の作製工程を示す断面図。
【図２３】半導体装置を用いた電子機器。
【図２４】酸化物材料の構造を説明する図。
【図２５】酸化物材料の構造を説明する図。
【図２６】酸化物材料の構造を説明する図。
【図２７】酸化物半導体を用いたトランジスタの特性を示す図。
【図２８】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２９】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図３０】酸化物半導体を用いたトランジスタの特性を示す図。
【図３１】酸化物半導体を用いたトランジスタの特性を示す図。
【図３２】酸化物半導体を用いたトランジスタの特性を示す図。
【発明を実施するための形態】
【００４２】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図１乃至図４を参照して説明する。
【００４６】
＜半導体装置の構成についての説明＞
図１は、メモリセルを有する半導体装置のブロック図の一例である。
【００４７】
半導体装置は、駆動回路１０１と、複数のメモリセル１０２と、電位生成回路１０３と、を有する。また、半導体装置は、入出力信号（Ｉ／Ｏ）を与える配線（データ入出力線ともいう）、読み出し信号（ＲＥＡＤ）を与える配線、書き込み信号（ＷＲＩＴＥ）を与える配線を有する。
【００４８】
駆動回路１０１は、書き込み回路１１１と、データバッファ１１２と、読み出し回路１１３と、コントロール信号生成回路１１６およびスイッチング素子１１９と、を有し、複数のメモリセル１０２を駆動する機能を備える。駆動回路１０１は、複数のメモリセル１０２の各列に設けられている。
【００４９】
複数のメモリセル１０２はそれぞれ、酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）と、酸化物半導体以外の材料を用いた第２のトランジスタ（図２でのトランジスタ２０３に相当する）を有する。なお、複数のメモリセル１０２のそれぞれにおいて、酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）のソースまたはドレインの一方は、酸化物半導体以外の材料を用いた第２のトランジスタ（図２でのトランジスタ２０３に相当する）のゲートに電気的に接続されている構成とすることができる。なお、本明細書等に記載されている「酸化物半導体を用いたトランジスタ」とは、少なくともチャネル形成領域に酸化物半導体が用いられているトランジスタの事を表しており、また、「酸化物半導体以外の材料を用いたトランジスタ」とは、少なくともチャネル形成領域に酸化物半導体以外の半導体材料が用いられているトランジスタの事を表している。
【００５０】
また、複数のメモリセル１０２のそれぞれにおいて、酸化物半導体以外の材料を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）は、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。
【００５１】
電位生成回路１０３は、ｉ×ｊ（ｉは２以上の整数、ｊは２以上の整数）本の書き込みデータ電位供給線（図１の第１の信号線１２１に相当する）および、１本の基準電位供給線（図１の第３の信号線１２５に相当する）に電気的に接続している。第１の信号線１２１である書込みデータ電位供給線は、複数の書き込みデータ電位を書き込み回路１１１に供給する。第３の信号線１２５である基準電位供給線は、基準電位Ｖ（ｓｔ）を書き込み回路１１１に供給する。基準電位Ｖ（ｓｔ）は酸化物半導体以外の材料を用いた第２のトランジスタがオン状態とならない電位であればどの電位でもよい。なお、ｉはメモリセル１０２に格納することができるデータ（値）の数であり、ｊは１つのデータに対して書き込むことのできる電位の種類となる。例えば、図１の範囲１６０で示される書き込みデータ電位供給線は、データ”０”を出力するために用いる配線であり、ｊ種類の異なる電位を供給するためのｊ本の配線を有している。
【００５２】
なお、電位生成回路１０３から書き込みデータ電位供給線である第１の信号線１２１に供給される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））は、それぞれ異なる大きさである。
【００５３】
書き込み回路１１１は、メモリセル１０２、データバッファ１１２、スイッチング素子１１９に電気的に接続されており、データバッファ１１２に保持されたデータが書き込み回路１１１に入力される前の状態において、電位生成回路１０３で生成される基準電位Ｖ（ｓｔ）を、複数のメモリセル１０２のそれぞれに書き込む機能を有する。また、データバッファ１１２に保持されたデータが書き込み回路１１１に入力された後の状態において、書き込み回路１１１はデータバッファ１１２から入力されたデータ、および、スイッチング素子１１９を介してコントロール信号生成回路１１６から入力されるコントロール信号に基づいて、電位生成回路１０３で生成される複数の書き込みデータ電位のうちのいずれか一の電位（例えば、Ｖ（１，１））を選択する機能を有する。また、スイッチング素子１１９がオフ状態となった時点で選択されている書き込みデータ電位をメモリセルに書き込む機能を有する。
【００５４】
データバッファ１１２は、書き込み回路１１１および読み出し回路１１３に電気的に接続されており、複数のメモリセル１０２のそれぞれに書き込むデータを保持する機能および、読み出し回路１１３により読み出したデータを保持する、または保持されたデータを外部（Ｉ／Ｏ線）に出力する機能を有する。
【００５５】
読み出し回路１１３は、ビット線である第２の信号線１２２を介して複数のメモリセル１０２のそれぞれに電気的に接続されており、メモリセル１０２に書き込まれたデータを読み出す機能を有する。また、読み出し回路１１３は、メモリセル１０２から入力される電位信号（第１の電位または第２の電位）に基づいて、コントロール信号生成回路１１６にて生成されるコントロール信号を、書き込み回路１１１に入力するか否かの信号をスイッチング素子１１９に出力する機能を有する。また読み出し回路１１３は読み出したデータをデータバッファ１１２に出力する機能を有する。
【００５６】
なお、第２の信号線１２２は、複数のメモリセル１０２がそれぞれ有する酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）のソースまたはドレインの他方に電気的に接続されている構成とすることができる。
【００５７】
コントロール信号生成回路１１６は、スイッチング素子１１９と電気的に接続されており、周期が一定のコントロール信号を生成する機能を有する。また、コントロール信号生成回路１１６は、複数のメモリセル１０２のワード線ＷＬ（図示しない）の電位の変化と同期してコントロール信号を生成する機能を有する。なお、コントロール信号は、メモリセル１０２に基準電位Ｖ（ｓｔ）が書き込まれた後から、スイッチング素子１１９からのコントロール信号の出力が停止するまでの期間において生成されればよく、それ以外の期間においては、周期が一定でない、または生成されない構成であってもよい。
【００５８】
スイッチング素子１１９は、書き込み回路１１１、読み出し回路１１３およびコントロール信号生成回路１１６に電気的に接続されており、読み出し回路１１３からの電位信号（第１の電位または第２の電位）に応じて、コントロール信号生成回路１１６から入力されるコントロール信号を、書き込み回路１１１に出力するまたは停止する機能を有する。
【００５９】
＜半導体装置の動作についての説明＞
まず、データバッファ１１２に保持されたデータが書き込み回路１１１に入力される前の状態において、電位生成回路１０３で生成された基準電位Ｖ（ｓｔ）が、複数のメモリセル１０２に書き込まれる。該処理が行われると、データバッファ１１２に保持されているデータが書き込み回路１１１に入力され、電位生成回路１０３で生成された複数の書き込みデータ電位のうち、データバッファ１１２より入力されたデータに対応したいずれか一の電位が選択される。その後、メモリセル１０２に書き込まれた基準電位Ｖ（ｓｔ）を用いてベリファイ処理が行われる。
【００６０】
本実施の形態で行われるベリファイ処理を具体的に説明するため、複数のメモリセル１０２の１つで行われる動作について図２を用いて説明する。なお、図３は、ベリファイ処理を説明する簡単なフローチャートである。なお、本実施の形態等において、トランジスタ２０３はｐチャネル型トランジスタとして説明を行うが、勿論これに限定されるものではない。
【００６１】
図２に示すメモリセル１０２は、図１の第２の信号線１２２であるビット線ＢＬ（１）と酸化物半導体を用いた第１のトランジスタ（第２のトランジスタとの区別を容易にするため、以下では「ＯＳトランジスタ」と略記する）であるＯＳトランジスタ２０１のドレイン電極が電気的に接続され、ＯＳトランジスタ２０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、ＯＳトランジスタ２０１のソース電極と酸化物半導体以外の材料を用いたトランジスタ２０３のゲート電極は、容量素子２０４の電極の一方と電気的に接続され、容量素子２０４の電極の他方はワード線ＷＬ（１）に電気的に接続される。また、ビット線ＢＬ（１）とトランジスタ２０３のドレイン電極が電気的に接続され、トランジスタ２０３のソース電極と信号線ＶＳＬが電気的に接続されて、１つのメモリセル１０２が構成される。なお、本明細書中の図面において、ＯＳトランジスタは、オフ電流が極めて低いことを表現するために図２のＯＳトランジスタ２０１のように、一部を点線とした符号を用いる。なお、ここでは、ＯＳトランジスタ２０１をｎチャネル型のトランジスタ、トランジスタ２０３をｐチャネル型のトランジスタとして、以下説明を行うが、勿論これに限定されることはない。
【００６２】
ここで、ＯＳトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【００６３】
＜ＯＳトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２７に示す。図２７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【００６４】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【００６５】
はじめに、電流測定方法に用いた特性評価用素子について、図２８を参照して説明する。
【００６６】
図２８に示す特性評価用素子は、測定系３３００が３つ並列に接続されている。測定系３３００は、容量素子３３０２、トランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８を有する。トランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【００６７】
測定系３３００において、トランジスタ３３０４のソース端子およびドレイン端子の一方と、容量素子３３０２の端子の一方と、トランジスタ３３０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ３３０４のソース端子およびドレイン端子の他方と、トランジスタ３３０８のソース端子およびドレイン端子の一方と、容量素子３３０２の端子の他方と、トランジスタ３３０５のゲート端子とは、電気的に接続されている。また、トランジスタ３３０８のソース端子およびドレイン端子の他方と、トランジスタ３３０６のソース端子およびドレイン端子の一方と、トランジスタ３３０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ３３０５のソース端子およびドレイン端子の他方と、トランジスタ３３０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
【００６８】
なお、トランジスタ３３０４のゲート端子には、トランジスタ３３０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ３３０８のゲート端子には、トランジスタ３３０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【００６９】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【００７０】
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ３３０８のゲート端子に、トランジスタ３３０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ３３０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ３３０８のソース端子およびドレイン端子の一方、容量素子３３０２の端子の他方、およびトランジスタ３３０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ３３０４はオフ状態としておく。
【００７１】
その後、トランジスタ３３０８のゲート端子に、トランジスタ３３０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ３３０８をオフ状態とする。トランジスタ３３０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ３３０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ３３０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ３３０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ３３０４およびトランジスタ３３０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【００７２】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ３３０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ３３０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ３３０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【００７３】
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２９に示す。
【００７４】
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ３３０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ３３０４がオフ状態となるような電位（低電位）として、トランジスタ３３０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ３３０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ３３０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
【００７５】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【００７６】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ３３０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【００７７】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【００７８】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として以下の式（１）のように表すことができる。
【００７９】
【数１】
【００８０】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、以下の式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子３３０２の容量と他の容量の和である。
【００８１】
【数２】
【００８２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは以下の式（３）のように表される。
【００８３】
【数３】
【００８４】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【００８５】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【００８６】
本実施の形態では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８を作製した。また、並列された各測定系３３００において、容量素子３３０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【００８７】
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【００８８】
図３０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図３０より、時間の経過にしたがって、電位が変化している様子が確認できる。
【００８９】
図３１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図３１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【００９０】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図３２に示す。図３２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【００９１】
以上のように、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【００９２】
書き込み回路１１１に基準電位Ｖ（ｓｔ）が供給されると、第２の信号線１２２であるビット線ＢＬ（１）には基準電位Ｖ（ｓｔ）が印加される。同時に、ワード線ＷＬ（１）の電位が高電位ＶＨ（例えば５Ｖ）から低電位ＶＬ（例えば０Ｖ）に減少する。その後、ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨ（例えば５Ｖ）まで上昇する。ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨ（例えば５Ｖ）まで上昇すると、ＯＳトランジスタ２０１のゲート電極に高電位ＶＨが印加され、ＯＳトランジスタ２０１がオン状態となる。そして、メモリセル１０２のフローティングノード２０２は、ビット線ＢＬ（１）に印加された基準電位Ｖ（ｓｔ）と同等の電位となる電荷が蓄えられる。そして、ワード線ＷＬ＿ＯＳ（１）が低電位ＶＬ（例えば０Ｖ）となり、ＯＳトランジスタ２０１がオフ状態となる。その後、ワード線ＷＬ（１）に印加される電位が低電位ＶＬ（例えば０Ｖ）から高電位ＶＨ（例えば５Ｖ）に上昇し、同時に書き込み信号線ＷＲＩＴＥの電位が低電位ＶＬに減少して、書き込み回路１１１は第２の信号線１２２であるビット線ＢＬ（１）から電気的に切断され、ビット線ＢＬ（１）はフローティングとなる。ＯＳトランジスタ２０１は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード２０２に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。
【００９３】
その後、ベリファイ処理が行われるため、第２の信号線１２２であるビット線ＢＬ（１）は低電位ＶＬ（例えば０Ｖ）にプリチャージされ、かつフローティングとなる。また、ワード線ＷＬ＿ＯＳ（１）は低電位ＶＬのままであり、信号線ＶＳＬは高電位ＶＨ（例えば５Ｖ）まで上昇する。ビット線ＢＬ（１）が低電位ＶＬの期間は、読み出し回路１１３に第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が入力され、読み出し回路１１３からスイッチング素子１１９に対しても第１の電位が出力される。
【００９４】
スイッチング素子１１９は、第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が入力されている期間においてショートとなり、コントロール信号生成回路１１６と書き込み回路１１１が電気的に接続され、コントロール信号生成回路１１６で生成されるコントロール信号が書き込み回路１１１に入力される。なお、コントロール信号生成回路１１６でのコントロール信号の生成に基づいて、ワード線ＷＬ（１）の電位が変化する。
【００９５】
例えば、フローティングノード２０２に基準電位Ｖ（ｓｔ）として１Ｖが書き込まれ、ワード線ＷＬ（１）に５Ｖが印加され、信号線ＶＳＬに５Ｖが印加される場合、フローティングノード２０２の電位はフローティングノード２０２に書き込まれた基準電位Ｖ（ｓｔ）（１Ｖ）と、ワード線ＷＬ（１）の電位（５Ｖ）との容量結合により６Ｖと見なせる。また、信号線ＶＳＬには高電位として５Ｖが印加されているため、トランジスタ２０３のＶｇｓは１Ｖとなる。
【００９６】
トランジスタ２０３のしきい値電位が仮に−１．３Ｖであるとすると、Ｖｇｓが１Ｖの状態ではトランジスタ２０３はオフ状態であり、ビット線ＢＬ（１）の電位は第１の電位（低電位ＶＬ（例えば０Ｖ））のままとなる。そして、読み出し回路１１３に第１の電位（低電位ＶＬ（例えば０Ｖ））が読み出され、スイッチング素子１１９にも第１の電位（低電位ＶＬ（例えば０Ｖ））が入力される。
【００９７】
スイッチング素子１１９に第１の電位（低電位ＶＬ（例えば０Ｖ））が入力されている期間は、コントロール信号生成回路１１６で生成されたコントロール信号が、書き込み回路１１１に入力され、コントロール信号の入力に基づいて書き込み回路１１１にて選択されている書き込みデータ電位が変化する。例えば、データバッファ１１２からのデータ入力により、書き込み回路１１１にてＶ（１，４）の書き込みデータ電位が選択されている場合、書き込み回路１１１にコントロール信号が１回入力されると、Ｖ（１，３）の書き込みデータ電位が選択される、つまり、コントロール信号の入力に基づいて、選択される書き込みデータ電位供給線（第１の信号線１２１に相当）が変化する。
【００９８】
また、コントロール信号の生成に基づいて（生成と同期して）、スイッチング素子１１９が停止するまで（オープンとなるまで、または絶縁状態となるまで）、ワード線ＷＬ（１）の電位が徐々に変化する。なお、ワード線ＷＬ（１）の電位変化量は、基準電位Ｖ（ｓｔ）の電位およびメモリセル１０２の実際のしきい値Ｖｔｈのばらつき幅によって決まる。
【００９９】
例えば、基準電位Ｖ（ｓｔ）が１．０Ｖ、トランジスタ２０３の設計しきい値電圧が−１．０Ｖ、実際のしきい値電圧が−１．３Ｖ、ワード線ＷＬ（１）の電位が５Ｖ、信号線ＶＳＬの電位が５Ｖの場合、ワード線ＷＬ（１）の１度目の電位変化量は、トランジスタ２０３がオン状態となる（つまり、Ｖｇｓが設計しきい値電圧である−１．０Ｖ以下になる）のに必要なだけ、つまり２Ｖ減少する。この時、トランジスタ２０３のＶｇｓは容量結合によって見かけ上、Ｖｇｓの設計しきい値電圧である−１．０Ｖとなるが、トランジスタ２０３の実際のしきい値電圧は−１．３Ｖであるため、トランジスタ２０３はオフ状態のままである。
【０１００】
このため、第２の信号線１２２であるビット線ＢＬ（１）から読み出し回路１１３に対して第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が出力され、読み出し回路１１３からスイッチング素子１１９に対しても第１の電位が出力される。そして、スイッチング素子１１９に第１の電位（低電位ＶＬ（例えば０Ｖ））が入力されている期間は、コントロール信号生成回路１１６で生成されたコントロール信号が、書き込み回路１１１に入力されるため、コントロール信号の生成に基づいて（生成と同期して）、ワード線ＷＬ（１）には２度目の電位変化が生じる。
【０１０１】
２度目以降の電位変化量は、メモリセル１０２の実際のしきい値電圧Ｖｔｈのばらつき幅よりも小さくなるよう設計者が設定した任意の電位を用いることができる。任意の電位としては、メモリセルのしきい値電圧Ｖｔｈのばらつき幅の１／２以下の電位とすることが望ましい。電位生成回路１０３において、１つのデータに対して書き込むことのできる電位の種類が５種類である場合、５種類の電位として上述の任意の電位ずつ変化させた電位を用いることが好ましい。例えば、２度目以降の電位減少により減少する電位を０．１Ｖに設定した場合、５種類の電位は１．０Ｖ，０．９Ｖ，０．８Ｖ，０．７Ｖ，０．６Ｖまたは、１．０Ｖ，１．１Ｖ，１．２Ｖ，１．３Ｖ，１．４Ｖというように設定すればよい。
【０１０２】
上述のように、ワード線ＷＬ（１）の２度目以降の電位変化量を０．１Ｖと設定すると、４度目の電位減少後にトランジスタ２０３のＶｇｓが−１．３Ｖとなり、トランジスタ２０３がオン状態となる。これにより、ビット線ＢＬ（１）と信号線ＶＳＬが電気的に接続され、ビット線ＢＬ（１）の電位は信号線ＶＳＬの電位（５Ｖ）と等しくなり、読み出し回路１１３に第２の電位（本実施の形態では、高電位ＶＨ（５Ｖ））が読み出され、スイッチング素子１１９にも第２の電位（本実施の形態では高電位ＶＨ（５Ｖ））が入力されて、スイッチング素子１１９は停止し（オープンとなる、または絶縁状態となる）、コントロール信号生成回路１１６と書き込み回路１１１は電気的に切断される。
【０１０３】
書き込み回路１１１は、スイッチング素子１１９が停止するまでの期間においてコントロール信号が入力され、コントロール信号の入力に応じて、選択される書き込みデータ電位が変動する。
【０１０４】
例えば、データバッファ１１２からデータが入力された直後において、書き込みデータ電位としてＶ（３，５）が選択されている場合において、コントロール信号生成回路１１６で生成されたコントロール信号が４回入力された場合、「入力されたパルス信号数−１」だけ移動した第１の信号線１２１の電位、つまり、複数の書き込み電位のうちの１つであるＶ（３，２）が書き込みデータ電位として選択される。これにより、書き込み回路１１１にて選択されている書き込みデータ電位は、メモリセルのしきい値電圧ばらつき分の電位が補正された電位となる。
【０１０５】
なお、上述ではメモリセル１０２の１つについての動作のみを説明したが、同じ行の他の複数のメモリセル１０２においても、同様の処理が同時に行われる。そして１行全てのメモリセルにおいて上述の処理が終了した時点で書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨとなり、書き込み回路１１１は第２の信号線１２２であるビット線ＢＬ（１）と電気的に接続され、各々のメモリセル１０２のしきい値電圧ばらつき分の電位を補正した書き込みデータ電位が、複数のメモリセル１０２に書き込まれる。
【０１０６】
このように、本実施の形態に記載の半導体装置およびベリファイ処理を用いることにより、２回の書き込み（基準電位Ｖ（ｓｔ）をメモリセルに書き込む、および、しきい値電圧ばらつき分の電位が補正された書き込みデータ電位をメモリセルに書き込む）と１回のベリファイ読み出しで、複数のメモリセル１０２に各々のメモリセルのしきい値電圧ばらつき分を補正した書き込みデータ電位を書き込むことができるため、従来のメモリセルのしきい値電圧Ｖｔｈのばらつきをより小さくすることができ、かつ書き込み動作の高速化が可能となる。なお、図２のメモリセルを構成する２つのトランジスタを両方とも、酸化物半導体以外の材料を用いたトランジスタにより構成した場合、フローティングノード２０２に蓄えられた電荷が時間と共に抜けてしまうためリフレッシュ動作を行う必要がある、という問題が生じる。しかし、図２のように、酸化物半導体を用いたトランジスタのソースまたはドレインの一方を、酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続した構造とすることにより、当該問題を解決することができる。したがって、本実施の形態に記載されるように、メモリセル１０２を構成するトランジスタの１つに酸化物半導体を用いたトランジスタを使用する事は、本明細書に記載の技術的特徴を体現する上で、重要な要素であるといえる。
【０１０７】
したがって、本実施の形態に記載の半導体装置およびベリファイ処理を用いることにより、従来のメモリセルと比較して、書き込み処理およびベリファイ処理を大幅に削減することが可能となり、半導体装置の高速動作、消費電力低減に寄与できる。
【０１０８】
上記、本実施の形態に記載の半導体装置を用いたベリファイ処理において、メモリセル１０２を構成するトランジスタのしきい値電圧のばらつきなどに起因して、複数のメモリセル１０２それぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）は、ばらつき（分布幅）を有する場合がある。
【０１０９】
複数のメモリセル１０２のしきい値電圧がばらつき（分布幅）を有する場合に、複数のメモリセル１０２にデータ”１”を書き込む手順の一例を図４（Ａ）に示す。なお、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち、電位Ｖ（１，１）からＶ（１，ｊ）がデータ”１”を書き込む電位である。
【０１１０】
図４（Ａ）は、メモリセル数Ｎを横軸にとり、メモリセル１０２のしきい値電圧Ｖｔｈを縦軸にとり、複数のメモリセル１０２のしきい値電圧Ｖｔｈの分布を示したグラフである。図４（Ａ）には、書き込み前（データ”０”）と書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布を示している。書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から延びる矢印の先に書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布を示す。また、書き込みに用いた電位の大きさを矢印の横に示している。
【０１１１】
図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち第１の電位（ここではＶ（１，１））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが最も低い第１の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１２】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第１の電位とは別の電位である第２の電位（ここではＶ（１，２））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第１の範囲より１つ高い第２の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１３】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第２の電位とは別の電位である第３の電位（ここではＶ（１，３））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第２の範囲より１つ高い第３の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１４】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第３の電位とは別の電位である第４の電位（ここではＶ（１，４））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第３の範囲より１つ高い第４の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１５】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第４の電位とは別の電位である第５の電位（ここではＶ（１，５））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第４の範囲より１つ高い第５の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１６】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第５の電位とは別の電位である第６の電位（ここではＶ（１，６））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第５の範囲より１つ高い第６の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１７】
このように電位生成回路１０３で生成されるデータ”１”を書き込む複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち、メモリセルのしきい値電圧Ｖｔｈの大小に合わせて、書き込み後のメモリセルのしきい値電圧Ｖｔｈが定められた範囲に収まる電位を選択することで、書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布の幅を小さくすることができる。
【０１１８】
上記では、メモリセル１０２が有するデータが”０”、”１”の２値である例を説明したが、メモリセル１０２が有するデータが３値以上（多値）である場合にも上記構成を適用することができる。書き込み前のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができるので、メモリセルを多値化する場合にも有利である。例えば図４（Ｂ）に示すように、書き込み前（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後（データ”１”、”２”および”３”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができる。その結果、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することができる。
【０１１９】
書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）は、同じデータを書き込む複数の電位のうち隣り合う電位間の電位幅程度に抑えることが可能となる。同じデータを書き込む複数の電位を狭い間隔で生成することで、書き込み後のメモリセルのしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることが可能である。
【０１２０】
図４（Ａ）に示したように、複数のメモリセル１０２のしきい値電圧は、ばらつき（分布幅）を有する場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、同じデータを書き込む場合であっても、書き込みデータ電位として決定される電位が異なる場合がある。
【０１２１】
例えば、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル１０２へデータ”１”を書き込む書き込みデータ電位として決定される電位は、図４（Ａ）に示すように電位Ｖ（１，１）となり、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル１０２へデータ”１”を書き込む書き込みデータ電位として決定される電位は、図４（Ａ）に示すように電位Ｖ（１，６）となる。
【０１２２】
本実施の形態に係る半導体装置では、メモリセル１０２を構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセル１０２のしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０１２３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２４】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図５乃至図１２を参照して説明する。
【０１２５】
＜駆動回路の説明＞
図５は半導体装置のブロック図である。
【０１２６】
駆動回路４０１は、データバッファ４１２、書き込み回路４１１、読み出し回路４１３、コントロール信号生成回路４１６およびスイッチング素子４１９で構成されており、データの書き込み、読み出し、ベリファイ処理を行なう機能を有する。また、駆動回路４０１は各列に設けられている。
【０１２７】
電位生成回路４０３は、ｉ×ｊ（ｉは２以上の整数、ｊは２以上の整数）本の書き込みデータ電位供給線（図１の第１の信号線１２１に相当する）に電気的に接続しており、それぞれの書き込みデータ電位供給線が駆動回路４０１の書き込み回路４１１（１）〜（ｎ）に電気的に接続され、複数の書き込みデータ電位を書き込み回路４１１（１）〜（ｎ）に供給する。なお、ｉはメモリセル４０２に格納することができるデータ（値）の数であり、ｊは１つのデータに対して書き込むことのできる電圧の種類なる。また、ｎは列の数であり、１以上の整数となる。
【０１２８】
メモリセル４０２は、ｍ行×ｎ列で構成されており、各行毎にビット線ＢＬ（１）〜（ｎ）（図１の第２の信号線１２２に相当する）を介して駆動回路４０１（１）〜（ｎ）と電気的に接続されている。メモリセル４０２は、書き込みが実行された場合にビット線ＢＬ（１）〜（ｎ）に供給された電位を記憶し、読み出しが実行されたときに記憶しているデータをビット線ＢＬ（１）〜（ｎ）に出力する。なお、図５では、書き込み用の信号線と読み出し用の信号線とをビット線ＢＬ（１）〜（ｎ）で兼用する例を示したが、書き込み用の信号線と読み出し用の信号線とを別々に設けてもよい。なお、ｍは行の数であり、１以上の整数となる。
【０１２９】
データバッファ４１２（１）〜（ｎ）は、書き込み回路４１１（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）にそれぞれ電気的に接続されている。また、データバッファ４１２（１）〜（ｎ）は、データ入出力線Ｉ／Ｏ（１）〜（ｋ）（ｋは２以上の整数）、アドレス選択信号線ＣＡ（１）〜（ｎ）、書き込みデータ転送信号線ＴＷ、読み出しデータ転送信号線ＴＲにそれぞれ電気的に接続されている。データバッファ４１２（１）〜（ｎ）は、書き込みを行なう場合にアドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ４１２とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）を電気的に接続することで、データ入出力線Ｉ／Ｏ（１）〜（ｋ）から入力されたデータをデータバッファ４１２（１）〜（ｎ）のいずれかに保持する。そして、書き込みデータ転送信号線ＴＷから書き込みデータ転送信号が入力されると、データバッファ４１２（１）〜（ｎ）に保持していたデータを書き込み回路４１１（１）〜（ｎ）に出力する。また、読み出しを行なう場合に読み出しデータ転送信号線ＴＲより読み出しデータ転送信号が入力されると、読み出し回路４１３（１）〜（ｎ）から出力されたデータがデータバッファ４１２（１）〜（ｎ）に保持される。そして、アドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ４１２（１）〜（ｎ）のいずれかがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）と電気的に接続され、データバッファ４１２（１）〜（ｎ）に保持されているデータがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）に出力される。なお、ｋは書き込みデータの情報量を示す１以上の整数で、１つのメモリセルに４値までのデータを格納できる場合をｋ＝２、１つのメモリセルに８値までのデータを格納できる場合をｋ＝３とすることができる。
【０１３０】
書き込み回路４１１（１）〜（ｎ）は、書き込みデータ電位供給線を介して電位生成回路４０３に電気的に接続されている。また、書き込み回路４１１（１）〜（ｎ）は、データバッファ４１２（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）、メモリセル４０２（１，１）〜（ｍ，ｎ）にそれぞれ電気的に接続されている。また、書き込み回路４１１（１）〜（ｎ）には、信号線ＳＰ、信号線ＲＳＴ、信号線ＳＷ、信号線ＣＬＫ、書き込み信号線ＷＲＩＴＥ、読み出し信号線ＲＥＡＤが電気的に接続されている。書き込み回路４１１（１）〜（ｎ）は、読み出し回路４１３から入力された信号ＶＥ（１）〜（ｎ）に応じて書き込みデータ電位供給線の１本を選択してビット線ＢＬ（１）〜（ｎ）と電気的に接続する機能を有する。
【０１３１】
読み出し回路４１３（１）〜（ｎ）は、データバッファ４１２（１）〜（ｎ）、メモリセル４０２（１，１）〜（ｍ，ｎ）、書き込み回路４１１（１）〜（ｎ）に電気的に接続されている。また、読み出し回路４１３（１）〜（ｎ）には、信号線ＰＲＥ、信号線ＴＲＤ、信号線ＣＬＫ、信号線ＲＳＴ２、読み出し信号線ＲＥＡＤが電気的に接続されている。読み出し回路４１３（１）〜（ｎ）は、読み出し信号線ＲＥＡＤから読み出し信号が入力されると、メモリセル４０２（１，１）〜（ｍ，ｎ）のいずれか１行分のデータを読み出す。また、信号線ＴＲＤにパルスが入力されると、読み出したデータをデータバッファ４１２（１）〜（ｎ）にそれぞれ出力し、また、ベリファイ処理が行われると、読み出したデータをスイッチング素子４１９（１）〜（ｎ）にそれぞれ出力する。
【０１３２】
コントロール信号生成回路４１６（１）〜（ｎ）は、スイッチング素子４１９（１）〜（ｎ）と電気的に接続されており、周期が一定のコントロール信号を生成する機能を有する。また、複数のメモリセル１０２のワード線ＷＬ（１）〜（ｍ）（図１１参照）の電位の変化と同期してコントロール信号を生成する機能を有する。
【０１３３】
スイッチング素子４１９（１）〜（ｎ）は、コントロール信号生成回路４１６（１）〜（ｎ）、書き込み回路４１１（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）に電気的に接続されている。スイッチング素子４１９（１）〜（ｎ）は、読み出し回路４１３（１）〜（ｎ）からの信号に応じて、コントロール信号生成回路４１６（１）〜（ｎ）から入力されるコントロール信号を、書き込み回路４１１（１）〜（ｎ）に出力する、または停止する機能を有する。
【０１３４】
デコーダ４０４は、アドレス信号線ＣＡｄｄｒ及び、駆動回路４０１のデータバッファ４１２（１）〜（ｎ）に電気的に接続されており、アドレス信号ＣＡｄｄｒに応じてデータの書き込み、読み出しを行なう駆動回路４０１を選択する。
【０１３５】
データバッファ４１２、電位生成回路４０３、書き込み回路４１１、メモリセル４０２、読み出し回路４１３の具体的な回路や動作については以下に説明する。なお、コントロール信号生成回路４１６およびスイッチング素子４１９についての構造や動作の詳細説明はここでは行わないが、既知の技術を用いればよい。
【０１３６】
＜データバッファの説明＞
図６は、図５のデータバッファ４１２の回路の一例を示している。データ入出力線Ｉ／Ｏ（１）〜（ｋ）は、それぞれトランジスタ５０２の各ドレイン電極と電気的に接続され、アドレス選択信号線ＣＡ（ｘ）（ｘは１以上ｎ以下の整数）は、トランジスタ５０２のゲート電極と電気的に接続され、トランジスタ５０２の各ソース電極はラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）の一端とそれぞれが電気的に接続されている。また、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）のもう一端はトランジスタ５０３及び５０４の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ５０３の各ゲート電極は書き込みデータ転送信号線ＴＷと電気的に接続され、トランジスタ５０３の各ソース電極は信号線ＷＤＡ（ｘ，１）〜（ｘ，ｋ）と電気的に接続され、トランジスタ５０４の各ゲート電極は読み出しデータ転送信号線ＴＲと電気的に接続され、トランジスタ５０４の各ソース電極は信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）と電気的に接続される。
【０１３７】
データバッファ４１２の書き込みデータの入力動作について説明する。まず、データ入出力線Ｉ／Ｏ（１）〜（ｋ）より任意の書き込みデータが順次送られる。そのタイミングと同期してアドレス選択信号線ＣＡ（ｘ）に高電位ＶＨ（例えば５Ｖ）が印加されトランジスタ５０２がオン状態となり、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）にデータ入出力線Ｉ／Ｏ（１）〜（ｋ）の情報が保持される。その後、高電位ＶＨが印加されていたアドレス選択信号線ＣＡ（ｘ）は低電位ＶＬ（例えば０Ｖ）が印加され、トランジスタ５０２はオフ状態となる。前記の手順で１〜ｎ列全てのラッチ回路５０１にデータを保持、または書き込みに必要な列のラッチ回路５０１にデータを保持する。次に、書き込みデータ転送信号線ＴＷに高電位ＶＨが印加されてトランジスタ５０３がオン状態となり、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に保持されていた任意のデータが、信号線ＷＤＡ（１，１）〜（ｎ，ｋ）にそれぞれ伝達される。
【０１３８】
次にデータバッファ４１２の読み出しデータの出力動作について説明する。データの読み出しが行われると信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）から読み出しデータが入力される。そのとき、信号線ＴＷは低電位ＶＬとなっており、信号線ＴＲが低電位ＶＬから高電位ＶＨに上昇する。そして、信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）とラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）がそれぞれ電気的に接続され、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に読み出しデータが保持される。そして、信号線ＴＲが高電位ＶＨから低電位ＶＬに減少する。ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に１行分のデータが保持された後、アドレス選択信号線ＣＡ（ｘ）に高電位ＶＨが印加されトランジスタ５０２がオン状態となりラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）が電気的に接続され、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に保持されたデータがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）に順次出力される。
【０１３９】
データバッファ４１２は図６の回路以外でも公知の回路を用いることができる。そのため、図６の回路に限定されることはない。
【０１４０】
＜電位生成回路の説明＞
図７は図５の電位生成回路の一例を示している。電位生成回路４０３は、メモリセル４０２のビット線ＢＬ（ｎ）に印加するための電位を生成する機能を有する。
【０１４１】
はじめに電位生成回路４０３の構成について、図７を参照して説明する。電位生成回路４０３は、電源電位Ｖｄｄ（例えば５Ｖ）と抵抗６０１の一方が電気的に接続され、抵抗６０１の他方と抵抗６１１の一方は電気的に接続され、抵抗６１１の他方と抵抗６２１の一方は電気的に接続され、抵抗６２１の他方は接地され（または低電位が与えられ）、抵抗６０１と抵抗６１１間にボルテージフォロア６０２の入力端、抵抗６０１と抵抗６１１間にボルテージフォロア６１２の入力端が電気的に接続される。また、ボルテージフォロア６０２及び６１２の出力端と接地電位（または低電位）の間には、それぞれ抵抗６０３および抵抗６０５、ならびに抵抗６１３および抵抗６１５が電気的に接続され、ボルテージフォロア６０２の出力端と、抵抗６０３および抵抗６０５の間には、ボルテージフォロア６０４およびボルテージフォロア６０６が電気的に接続されている。また、ボルテージフォロア６１２の出力端と、抵抗６１３および抵抗６１５の間には、ボルテージフォロア６１４およびボルテージフォロア６１６が電気的に接続されている。
【０１４２】
次に、電位生成回路４０３の動作について説明する。電源電位Ｖｄｄが供給されるとボルテージフォロア６０２、６１２の入力端には、抵抗６０１、６１１、６２１の抵抗の総和に対して電源電位Ｖｄｄからそれぞれのボルテージフォロアまでに電気的に接続されている抵抗の比だけ電圧降下した電位が入力される。そして、ボルテージフォロア６０２および６１２の出力電位もボルテージフォロア６０２および６１２の入力電位と同一の電位となる。ボルテージフォロア６０２および６１２の出力電位は、それぞれボルテージフォロア６０４、および６１４に入力され、ボルテージフォロア６０４、および６１４の出力電位はそれぞれ、ボルテージフォロア６０４、および６１４の入力電位と等しい電位がＶ（０，ｊ）およびＶ（ｉ，ｊ）として書き込みデータ電位供給線に出力される。一方、ボルテージフォロア６０２および６１２の出力端と接地電位（または低電位）の間には抵抗６０３、６０５および６１３、６１５が電気的に直列接続され、抵抗６０３と抵抗６０５の間にはボルテージフォロア６０６の入力端が電気的に接続されている。そのため、ボルテージフォロア６０６の入力端には、抵抗６０３および抵抗６０５の抵抗の総和に対してボルテージフォロア６０２の出力端からボルテージフォロア６０６までに電気的に接続されている抵抗の比だけ電圧降下した電位が入力される。そして、ボルテージフォロア６０６の出力端にはボルテージフォロア６０６の入力電位と等しい電位がＶ（ｉ，１）として書き込みデータ電位供給線に出力される。同様の構成で、ボルテージフォロア６１６の出力端にもボルテージフォロア６１６の入力電位と等しい電位がＶ（０，１）として書き込みデータ電位供給線に出力される。
【０１４３】
なお、図７ではデータ”０”（メモリセル１０２に書き込む電位が０Ｖ）を書き込むのにＶ（０，１）〜Ｖ（０，ｊ）のｊ本の書き込みデータ電位供給線を用いているが、図８に示すように、データ”０”の書き込みデータ電位供給線の数を１本とすることができる。これにより、書き込みデータ電位供給線の数が減少するため、配線を減らせる分、メモリセル１０２の占有面積を大きくすることができる。また、データ”ｉ”（メモリセル１０２に書き込む電位が最大）を書き込む場合にのみ書き込みデータ電位供給線を１本とすることで、前記と同様の効果を得ることができる。さらに、データ”０”とデータ”ｉ”を書き込む場合に書き込みデータ電位供給線を１本とすることで、電位生成回路１０３が有する書き込みデータ電位供給線の数を（ｉ−２）×ｊ＋２本とすることもでき、配線を減らせる分、メモリセル１０２の占有面積をより大きくすることができる。
【０１４４】
電位生成回路１０３は図７および図８の回路以外でも公知の回路を用いることができる。そのため、図７および図８の回路に限定されることはない。
【０１４５】
＜書き込み回路の説明＞
図９は、図５の書き込み回路の一例を示している。書き込み回路４１１は複数の書き込みデータ電位供給線のうち１本をビット線（ＢＬ）と電気的に接続し、ビット線（ＢＬ）に書き込みデータ電位を供給する機能を有する。また、図１３には書き込み動作時のタイミングチャートを示す。
【０１４６】
図５に示すデータバッファ４１２（ｘ）と電気的に接続される信号線ＷＤＡ（ｘ，１）〜（ｘ，ｋ）は、デコーダ７０１（ｘ）の入力端と電気的に接続され、デコーダ７０１（ｘ）の各出力端は、トランジスタ７０２の各ソース電極と電気的に接続され、トランジスタ７０２および７０３の各ゲート電極は、インバータ７０４の出力端と電気的に接続され、トランジスタ７０３のソース電極は接地される。インバータ７０４の入力端は、信号線ＳＰと電気的に接続され、トランジスタ７０２および７０３の各ドレイン電極はシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のいずれかに電気的に接続される。また、信号線ＲＳＴは、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）とそれぞれ電気的に接続され、スイッチング素子４１９であるトランジスタ７０６のソース電極はコントロール信号生成回路（図９ではＣＴＲＬと記載）と電気的に接続され、トランジスタ７０６のゲート電極は信号線ＶＥ（ｘ）と電気的に接続され、トランジスタ７０６のドレイン電極はトランジスタ７０５のソース電極と電気的に接続され、トランジスタ７０５のゲート電極はインバータ７０７の出力端と電気的に接続され、インバータ７０７の入力端は信号線ＲＥＡＤと電気的に接続され、トランジスタ７０５のドレイン電極はシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の各入力端と電気的に接続される。また、シフトレジスタ７０８（ｘ，０）の各出力端はトランジスタ７２０（１）〜７２０（ｊ）の各ゲート電極とそれぞれ電気的に接続され、シフトレジスタ７０８（ｘ，１）の各出力端はトランジスタ７３０（１）〜７３０（ｊ）の各ゲート電極とそれぞれ電気的に接続され、シフトレジスタ７０８（ｘ，ｉ）の各出力端はトランジスタ７３０（１）〜７３０（ｊ）の各ゲート電極とそれぞれ電気的に接続される。またトランジスタ７０９のドレイン電極は基準電位供給線Ｖ（ｓｔ）と電気的に接続され、トランジスタ７０９のゲート電極は信号線ＳＷと電気的に接続される。また、各トランジスタ７２０（１）〜７２０（ｊ）、７３０（１）〜７３０（ｊ）、７４０（１）〜７４０（ｊ）のドレイン電極は書き込みデータ電位供給線とそれぞれ電気的に接続され、トランジスタ７２０（１）〜７２０（ｊ）、７３０（１）〜７３０（ｊ）、７４０（１）〜７４０（ｊ）のソース電極は、トランジスタ７１５のドレイン電極に電気的に接続され、トランジスタ７１５のゲート電極は書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ７１５のソース電極はビット線ＢＬ（ｘ）と電気的に接続される。
【０１４７】
なお、各々のデータについて電位の種類が１種類でよい場合については、図１０のように、電位の種類が１種類でよいデータ（ここではデータ”０”）について１本の書き込みデータ電位供給線および１つのスイッチング素子（７２０（１））を設けシフトレジスタ７０８（ｘ，０）を用いない構造としてもよい。
【０１４８】
次に、書き込み回路４１１の動作について図９を用いて説明する。はじめに信号線ＳＰの出力端は低電位ＶＬが印加されており、トランジスタ７０２はオフ状態となり、トランジスタ７０３がオン状態となる。そのため、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のスタートパルスには接地電位が入力され、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の各出力端にはそれぞれ低電位ＶＬ（例えば０Ｖ）が出力され、トランジスタ７２０（１）〜７４０（ｊ）はそれぞれオフ状態となっている。そして、信号線ＲＳＴに高電位ＶＨが印加され、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）がリセット状態となり、その後、信号線ＲＳＴは低電位ＶＬとなる。そして、信号線ＳＷが高電位ＶＨとなりトランジスタ７０９がオン状態となって信号線ＷＢＬ（ｘ）の電位は基準電位Ｖ（ｓｔ）と等しくなり、信号線ＷＲＩＴＥに高電位ＶＨが印加され、トランジスタ７１５がオン状態となって第２の信号線１２２であるビット線ＢＬ（ｘ）の電位もＶ（ｓｔ）となり、メモリセルへの書き込みが行われる。
【０１４９】
メモリセルに基準電位Ｖ（ｓｔ）の書き込みが終了すると、書き込みデータ転送信号線ＴＷに高電位ＶＨが印加され、データバッファ４１２（１）〜（ｎ）（図５参照）に保持されていた書き込みデータが信号線ＷＤＡ（１，１）〜（ｎ，ｋ）を通して書き込み回路４１１（１）〜（ｎ）に入力される。書き込み回路４１１（１）〜（ｎ）に入力された書き込みデータはデコーダ７０１（ｘ）に入力される。デコーダ７０１（ｘ）は書き込みデータに対応する出力端のみ高電位を出力するため、トランジスタ７０２のいずれかのソース電極には高電位が印加される状態となる。
【０１５０】
デコーダ７０１（ｘ）からの書き込みデータが出力されると信号線ＳＰに高電位ＶＨが印加されて、トランジスタ７０３がオフ状態となり、トランジスタ７０２がオン状態となる。そして、デコーダ７０１（ｘ）の出力結果がシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）に入力される。なお、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のうちいずれか一つのシフトレジスタには高電位ＶＨ、他のシフトレジスタには低電位ＶＬが入力される。シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）にデコーダ７０１（ｘ）の出力結果が入力されると、高電位ＶＨが入力されたシフトレジスタ７０８のみ動作を始める。シフトレジスタ７０８が動作すると、出力の最下位の信号線に高電位ＶＨが印加され、それ以外の信号線には低電位ＶＬが印加される。動作しているシフトレジスタ７０８の最下位の信号線に高電位ＶＨが印加されると、シフトレジスタ７０８の出力端と電気的に接続されている複数のトランジスタのうち一つのトランジスタのゲート電極にも高電位が印加される。そしてトランジスタ７２０（１）〜７４０（ｊ）のうちいずれかのゲート電極に高電位ＶＨが印加され、信号線ＷＢＬと書き込みデータ電位供給線のいずれかが電気的に接続され、信号線ＷＢＬは書き込みデータに等しい書き込みデータ電位Ｖ（０，１）〜Ｖ（ｉ，ｊ）のいずれかが供給される。
【０１５１】
信号線ＷＢＬ（ｘ）に書き込みデータ電位が供給された後、信号線ＳＰに低電位ＶＬが印加されてトランジスタ７０２の各ゲート電極およびトランジスタ７０３の各ゲート電極には高電位ＶＨが印加され、トランジスタ７０２はそれぞれオフ状態となり、デコーダ７０１（ｘ）の出力端とシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の入力端は絶縁状態（非導通状態ともいう）となる。一方でトランジスタ７０３がオン状態となるためシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）には接地電位が入力されるが、動作しているシフトレジスタ７０８の出力端は動作開始時の状態を維持する。
【０１５２】
信号線ＷＢＬ（ｘ）に書き込みデータ電位が供給された後に、ベリファイ処理が行われ、各々のメモリセル１０２のしきい値ばらつき分の電位が補正された電位を、１行の複数のメモリセル１０２に書き込む（詳細は、実施の形態１を参照）。そして、他の行についても同様の処理を行う。
【０１５３】
上述のように、デコーダ７０１（ｘ）からのデータを書き込む前に、複数のメモリセル１０２に予め基準電位Ｖ（ｓｔ）を書き込み、ベリファイ処理を行うことで、メモリセルのしきい値Ｖｔｈのばらつきが補正された電位をメモリセルに書き込むことができ、データ書き込み後のメモリセルのしきい値Ｖｔｈのばらつきを小さくすることができる。
【０１５４】
＜メモリセルの説明＞
図１１は、図５のメモリセル４０２（１，１）〜（ｍ，ｎ）を示している。また、図１３は書き込み動作時のタイミングチャートを示しており、図１４には読み出し動作時のタイミングチャートを示す。
【０１５５】
はじめに、メモリセル４０２の構成について説明する。メモリセル４０２（１，１）は、ビット線ＢＬ（１）とＯＳトランジスタ８０１のドレイン電極が電気的に接続され、ＯＳトランジスタ８０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、ＯＳトランジスタ８０１のソース電極とトランジスタ８０３のゲート電極は、容量素子８０４の電極の一方と電気的に接続され、容量素子８０４の電極の他方はワード線ＷＬ（１）に接続される。また、ビット線ＢＬ（１）とトランジスタ８０３のドレイン電極が電気的に接続され、トランジスタ８０３のソース電極と信号線ＶＳＬが電気的に接続されて、１つのメモリセル４０２が構成される。
【０１５６】
次に書き込み動作について説明する。メモリセル４０２にデータが書き込まれるときは、図９の書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨまで上昇し、ビット線ＢＬ（１）〜（ｎ）には書き込みデータ電位が印加される。書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨに上昇すると同時に、ワード線ＷＬ（１）〜（ｍ）のうち書き込み対象となる１行のワード線の電位も高電位ＶＨから低電位ＶＬに減少にする。その後、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）のうち書き込み対象となる１行のワード線の電位も高電位ＶＨまで上昇する。例えば、ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨまで上昇すると、ＯＳトランジスタ８０１のゲート電極及びワード線ＷＬ＿ＯＳ（１）と電気的に接続される１行目の全てのＯＳトランジスタのゲート電極に高電位ＶＨが印加され、各ＯＳトランジスタがオン状態となる。そして、メモリセル４０２のフローティングノード８０２は、ビット線ＢＬ（１）に印加された書き込みデータ電位と同等の電位となる電荷が蓄えられる。そして、ワード線ＷＬ＿ＯＳ（１）が低電位ＶＬとなり、ワード線ＷＬ＿ＯＳ（１）とＯＳトランジスタのゲート電極が電気的に接続される１行目のＯＳトランジスタ全てがオフ状態となる。その後、ワード線ＷＬ（１）に印加される電位が低電位ＶＬから高電位ＶＨに上昇し、同時に信号線ＷＲＩＴＥの電位も高電位ＶＨから低電位ＶＬに減少する。ＯＳトランジスタ８０１は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード８０２に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。
【０１５７】
＜読み出し回路の説明＞
図１２は、図５の読み出し回路の一例を示している。読み出し回路４１３はメモリセル４０２に書き込まれた情報を読み出す機能を有する。また、図１４には読み出し動作時のタイミングチャートを示す。
【０１５８】
読み出し回路４１３においてトランジスタ９０１のソース電極には、低電位ＶＢＬが印加され、トランジスタ９０１のゲート電極は、信号線ＰＲＥと電気的に接続され、トランジスタ９０１のドレイン電極とトランジスタ９０２のソース電極とインバータ９０３の入力端は信号線ＶＥ（ｘ）と電気的に接続され、インバータ９０３の出力端はトランジスタ９０４の各ゲート電極と電気的に接続される。また、トランジスタ９０２のゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続され、トランジスタ９０２のドレイン電極は、ビット線ＢＬ（ｘ）と電気的に接続される。そして、トランジスタ９０４の各ドレイン電極は信号線Ｃ（ｘ，１）〜（ｘ，ｋ）とそれぞれ電気的に接続され、信号線Ｃ（ｘ，１）〜（ｘ，ｋ）はカウンタ９０７（ｘ）の出力端と電気的に接続され、カウンタ９０７（ｘ）の入力端は、信号線ＣＬＫ及び信号線ＲＳＴ２がそれぞれ電気的に接続される。さらに、トランジスタ９０４の各ソース電極は、ラッチ回路９０８（ｘ，１）〜（ｘ，ｋ）の各入力端とそれぞれ対となって電気的に接続され、ラッチ回路９０８（ｘ，１）〜（ｘ，ｋ）の各出力端は、トランジスタ９０５の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ９０５の各ゲート電極は、信号線ＴＲＤとそれぞれ電気的に接続され、トランジスタ９０５の各ソース電極とトランジスタ９０６の各ドレイン電極は、信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）とそれぞれ対となって電気的に接続され、トランジスタ９０６の各ゲート電極は信号線ＴＲＤの反転信号が出力される信号線（図中では、ＴＲＤの上部にラインを引いて表現。）とそれぞれ電気的に接続され、トランジスタ９０６の各ソース電極は接地される（または低電位が与えられる）。
【０１５９】
次に、読み出し回路４１３の動作について、図１４を参照して説明する。読み出しまたはベリファイ処理が行なわれると、信号線ＰＲＥが高電位ＶＨとなりトランジスタ９０１がオン状態となり、次に読み出し信号線ＲＥＡＤが高電位ＶＨとなってトランジスタ９０２がオン状態となる。そして、ビット線ＢＬ（ｘ）は低電位ＶＢＬと等しくなる。このとき、トランジスタ９０４のゲート電極には高電位ＶＨが印加され、トランジスタ９０４はオン状態となる。読み出し信号線ＲＥＡＤが高電位ＶＨになると同時に、信号線ＲＳＴ２にもパルスが印加され、カウンタ９０７（ｘ）はリセット状態となり、信号線Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）はそれぞれ低電位ＶＬが出力される。信号線ＲＳＴ２が低電位ＶＬになると同時に信号線ＰＲＥも低電位となり、ビット線ＢＬ（ｘ）は低電位かつフローティングとなる。
【０１６０】
ビット線ＢＬ（ｘ）がフローティング状態になった後、メモリセルのワード線ＷＬ（ｙ）（ｙは１以上ｍ以下の整数）の電位は段階的に減少する。ワード線ＷＬ（ｙ）の電位が減少すると、フローティングノード８０２に書き込まれていたデータによってトランジスタ８０３がオン状態になりビット線ＢＬ（ｘ）の電位は高電位ＶＨとなる。
【０１６１】
カウンタ９０７（ｘ）は信号線ＣＬＫが立ち上がるごとに、出力信号Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）の値を大きくする。なお、ワード線ＷＬ（ｙ）の電位は、図１４に示すように、信号線ＣＬＫの立ち上がりに同期して段階的に減少する。ラッチ回路９０８（１）〜（ｋ）には、トランジスタ９０４がオン状態である限り出力信号Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）と同等の電位がそれぞれのラッチ回路に記憶されるが、メモリセルのデータが読み出されビット線ＢＬ（ｘ）が高電位となると、トランジスタ９０４のゲート電極にはそれぞれ低電位ＶＬが印加されるためトランジスタ９０４はオフ状態となる。そしてラッチ回路９０８（１）〜（ｋ）は、トランジスタ９０４がオフ状態となる前の信号線Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）のデータを保持する。そして、ラッチ回路９０８（１）〜（ｋ）に保持されたデータは読み出しデータと決定される。
【０１６２】
ワード線ＷＬ（ｙ）が段階的に減少して低電位ＶＬとなると、メモリセルのデータ”０”〜”ｉ”のうちのいずれかのデータが読み出せたことになり、図９のラッチ回路９０８（１）〜（ｋ）には、読み出したデータが保持される。そして信号線ＴＲＤが高電位ＶＨとなり、トランジスタ９０５がそれぞれオン状態、トランジスタ９０６がそれぞれオフ状態になる。そして信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）は、ラッチ回路９０８（１）〜（ｋ）とそれぞれ同じ電位が出力される。なお、信号線ＴＲＤが低電位の間はトランジスタ９０５がオフ状態、トランジスタ９０６がオン状態となり、信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）には接地電位（または低電位）が出力される。また、信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）に読み出したデータを出力した後、信号線ＴＲＤは低電位ＶＬとなり信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）には接地電位（または低電位）が出力される。
【０１６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６４】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路構成およびその動作について、図１５を参照して説明する。
【０１６５】
＜メモリセルの基本構成＞
図１５（Ａ−１）に示すメモリセルにおいて、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６００のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６００のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６０２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６０２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６００のゲート電極と、トランジスタ１６０２のドレイン電極（またはソース電極）は、容量素子１６０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６０４の電極の他方は電気的に接続されている。
【０１６６】
ここで、トランジスタ１６０２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６０２をオフ状態とすることで、トランジスタ１６００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６０４を有することにより、トランジスタ１６００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１６７】
トランジスタ１６００については、酸化物半導体以外の材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１６８】
また、図１５（Ｂ）に示すように、容量素子１６０４を設けない構成とすることも可能である。
【０１６９】
図１５（Ａ−１）に示すメモリセルでは、トランジスタ１６００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１７０】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６０２がオン状態となる電位にして、トランジスタ１６０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６００のゲート電極、および容量素子１６０４に与えられる。すなわち、トランジスタ１６００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６０２がオフ状態となる電位にして、トランジスタ１６０２をオフ状態とすることにより、トランジスタ１６００のゲート電極に与えられた電荷が保持される（保持）。
【０１７１】
トランジスタ１６０２のオフ電流は極めて小さいから、トランジスタ１６００のゲート電極の電荷は長時間にわたって保持される。
【０１７２】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６００をｎチャネル型とすると、トランジスタ１６００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６００は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１７３】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１６００）のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ１６００のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【０１７４】
開示する発明の一態様に係る半導体装置では、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行え、かつ書き込みを高速化させて行える半導体装置およびその駆動方法を提供することができる。
【０１７５】
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１７６】
次に、情報の書き換え（再度の書き込みともいう）について説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６０２がオン状態となる電位にして、トランジスタ１６０２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６００のゲート電極および容量素子１６０４に与えられる。その後、第４の配線の電位を、トランジスタ１６０２がオフ状態となる電位にして、トランジスタ１６０２をオフ状態とすることにより、トランジスタ１６００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１７７】
このように、開示する発明に係る半導体装置が有するメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０１７８】
なお、図１５（Ａ−１）および図１５（Ｂ）に示す第３の配線は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１５（Ａ−１）および図１５（Ｂ）に示す第２の配線は、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０１７９】
なお、トランジスタ１６０２のドレイン電極（またはソース電極）は、トランジスタ１６００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０２のドレイン電極（またはソース電極）とトランジスタ１６００のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６０２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６０２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６０２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６０２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１８０】
例えば、トランジスタ１６０２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６０４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１８１】
また、開示する発明の半導体装置が有するメモリセルにおいては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１８２】
図１５（Ａ−１）に示すメモリセルは、当該メモリセルを構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１５（Ａ−２）のように考えることが可能である。つまり、図１５（Ａ−２）では、トランジスタ１６００および容量素子１６０４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６０４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６０４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１８３】
トランジスタ１６０２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６０２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６０２のオフ電流によって決定されることになる。
【０１８４】
逆に、当該条件を満たさない場合には、トランジスタ１６０２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６０２のオフ電流以外のリーク電流（例えば、トランジスタ１６００におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示するメモリセルは、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【０１８５】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１８６】
このように、上述の関係を満たすことで、より好適なメモリセルを有する半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６００のゲート絶縁層や容量素子１６０４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１８７】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【０１８８】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１８９】
一方、本実施の形態に係る半導体装置が有するメモリセルは、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１９０】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０１９１】
さらに、容量素子１６０４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６００を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６０４を構成する絶縁層の面積Ｓ１と、トランジスタ１６００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）（望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上））を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６０４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６０４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１９２】
このような構成を併せて用いることで、開示する発明に係る半導体装置が有するメモリセルの、より一層の高集積化が可能である。
【０１９３】
なお、半導体装置が有するメモリセルの記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６００のゲート電極に与えることで、多値化を実現することができる。
【０１９４】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタ１６０２はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１９５】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリセルを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０１９６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１９７】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１９８】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１９９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２００】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１６を用いて説明する。ここでは、記憶装置の一例について説明する。
【０２０１】
図１６（Ａ）、図１６（Ｂ）および図１６（Ｃ）は、図１５（Ａ−１）に示す半導体装置（以下、メモリセルとも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図１６（Ａ）および図１６（Ｂ）は、メモリセルが直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１６（Ｃ）は、メモリセルが並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２０２】
図１６（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセルを有する。図１６（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２０３】
各メモリセル（代表として、メモリセル１７５０（ｉ）を考える。ここで、ｉは１以上ｍ以下の整数）において、トランジスタ１７００（ｉ）のゲート電極と、トランジスタ１７１０（ｉ）のドレイン電極（またはソース電極）と、容量素子１７２０（ｉ）の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１７１０（ｉ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ１７１０（ｉ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子１７２０（ｉ）の電極の他方は電気的に接続されている。
【０２０４】
また、メモリセル１７５０（ｉ）が有するトランジスタ１７００（ｉ）のソース電極は、隣接するメモリセル１７５０（ｉ−１）が有するトランジスタ１７００（ｉ−１）のドレイン電極と電気的に接続され、メモリセル１７５０（ｉ）が有するトランジスタ１７００（ｉ）のドレイン電極は、隣接するメモリセル１７５０（ｉ＋１）が有するトランジスタ１７００（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（１）が有するトランジスタ１７００（１）のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（ｍ）が有するトランジスタ１７００（ｍ）のソース電極は、ソース線ＳＬと電気的に接続される。
【０２０５】
メモリセル１７５０（１）が有するトランジスタ１７００（１）は、選択トランジスタを介してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（１）が接続される。また、メモリセル１７５０（ｍ）が有するトランジスタ１７００（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（２）が接続される。
【０２０６】
図１６（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行（例えば第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ１７１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１７１０（ｉ）をオン状態にする。これにより、指定した行のトランジスタ１７００（ｉ）のゲート電極に第１信号線Ｓ１（ｉ）の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２０７】
また、読み出し動作は次のように行われる。読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ１７００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ１７００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１７００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１７００（１）〜１７００（ｍ）のうち、読み出しを行う行のトランジスタ１７００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２０８】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１７００（ｉ））のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ１７００（ｉ）のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【０２０９】
開示する発明の一態様に係る半導体装置では、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２１０】
なお、図１６（Ａ）に示す第１信号線Ｓ１は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１６（Ａ）に示すビット線ＢＬは、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０２１１】
図１６（Ｂ）に示す半導体装置は、図１６（Ａ）と一部構成が異なる半導体装置である。
【０２１２】
図１６（Ｂ）に示す半導体装置と図１６（Ａ）に示す半導体装置との相違点の一として、図１６（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル１７５０（１）が有するトランジスタ１７００（１）のドレイン電極とが、選択トランジスタ１７３０を介して電気的に接続されている点が挙げられる。選択トランジスタ１７３０はゲート電極において、選択トランジスタ１７３０のオンオフを切り替えるための選択線Ｇ（１）と電気的に接続されている。
【０２１３】
また、図１６（Ｂ）に示す半導体装置と図１６（Ａ）に示す半導体装置との相違点の一として、図１６（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ１７１０はソース電極（またはドレイン電極）が第１信号線Ｓ１に接続されているのに対して、図１６（Ｂ）に示す半導体装置においては、各メモリセルのトランジスタ１７１０は直列に接続されている点が挙げられる。つまり、メモリセル１７５０（ｉ）が有するトランジスタ１７１０（ｉ）のソース電極は、隣接するメモリセル１７５０（ｉ−１）が有するトランジスタ１７１０（ｉ−１）のドレイン電極と電気的に接続され、メモリセル１７５０（ｉ）が有するトランジスタ１７１０（ｉ）のドレイン電極は、隣接するメモリセル１７５０（ｉ＋１）が有するトランジスタ１７１０（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（１）が有するトランジスタ１７１０（１）のソース電極は、第１信号線Ｓ１と電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ１７１０（ｉ）のドレイン電極（またはソース電極）は、図１６（Ａ）に示す半導体装置と同様に、トランジスタ１７００（ｉ）のゲート電極と、容量素子１７２０（ｉ）の電極の一方と電気的に接続される。
【０２１４】
図１６（Ｂ）に示す半導体装置の他の部分の構成については、図１６（Ａ）に示す半導体装置と同様なので、詳細については上述の記載を参照することができる。
【０２１５】
なお、図１６（Ｂ）に示す半導体装置において、第１信号線Ｓ１とビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、第１信号線Ｓ１とビット線ＢＬを同一の配線とする構成としても良い。
【０２１６】
図１６（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。
【０２１７】
書き込み動作は、行ごとに第１行から第ｍ行まで順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込みを行う場合には、書き込みを行う行（第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ１７１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１７１０（ｉ）をオン状態にする。ここで、トランジスタ１７１０（ｉ）と第１信号線Ｓ１との間にトランジスタ１７１０（１）からトランジスタ１７１０（ｉ−１）が存在する場合には、書き込みを行う行までのトランジスタ１７１０（１）から１７１０（ｉ−１）もオン状態として、書き込みを行う行のメモリセル１７５０（ｉ）に第１信号線Ｓ１の電位が与えられるようにする。これにより、指定した行のトランジスタ１７００（ｉ）のゲート電極に第１信号線Ｓ１（ｉ）の電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第２信号線Ｓ２（ｉ）の電位をＧＮＤに固定すると、トランジスタ１７００（ｉ）のゲート電極に蓄積された電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き込むことができる。
【０２１８】
なお、図１６（Ｂ）に示す半導体装置では、各メモリセル１７５０を構成するトランジスタ１７１０を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第１行から第ｍ行まで順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。
【０２１９】
また、読み出し動作は次のように行われる。まず、選択線Ｇ１に電位を与えることにより、選択トランジスタをオンにする。なお、選択線Ｇ１に接続される選択トランジスタと、選択線Ｇ２に接続される選択トランジスタがある場合には、２つのトランジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ１７００（ｉ）のゲート電極に与えられた電位によらず、読み出しを行う行以外のトランジスタ１７００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１７００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１７００（１）〜１７００（ｍ）のうち、読み出しを行う行のトランジスタ１７００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２０】
図１６（Ｂ）に示す半導体装置においても、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２２１】
なお、図１６（Ｂ）に示す第１信号線Ｓ１は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１６（Ｂ）に示すビット線ＢＬは、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０２２２】
図１６（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１をそれぞれｎ本有し、第２信号線Ｓ２およびワード線ＷＬをそれぞれｍ本有し、複数のメモリセル１７５０（１，１）〜１７５０（ｍ，ｎ）を有する。
【０２２３】
各メモリセル（代表として、メモリセル１７５０（ｉ，ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ１７００（ｉ，ｊ）のゲート電極と、トランジスタ１７１０（ｉ，ｊ）のドレイン電極（またはソース電極）と、容量素子１７２０（ｉ，ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（ｊ）とトランジスタ１７００（ｉ，ｊ）のソース電極とは、電気的に接続され、ビット線ＢＬ（ｊ）とトランジスタ１７００（ｉ，ｊ）のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１（ｊ）とトランジスタ１７１０（ｉ，ｊ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ１７１０（ｉ，ｊ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子１７２０（ｉ，ｊ）の電極の他方は電気的に接続されている。
【０２２４】
図１６（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１６（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行のメモリセル（ｉ，１）〜（ｉ，ｎ））以外のワード線ＷＬに、トランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ１７００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによってトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることになる。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２５】
図１６（Ｃ）に示す半導体装置においても、図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２２６】
なお、図１６（Ｃ）に示す第１信号線Ｓ１は、図１に示す第２の信号線１２２に相当する。図１６（Ｃ）に示すビット線ＢＬは、図１に示す第３の信号線１２５に相当する。
【０２２７】
なお、上記においては、各メモリセル１７５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ１７００のゲート電極に与える電位を３種類以上用意して、各メモリセル１７５０が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ１７００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２８】
図１６において、第１信号線Ｓ１とビット線ＢＬは、兼用してもよい。第１信号線Ｓ１とビット線ＢＬを兼用することにより、配線数を低減することができる。また、図１６（Ｃ）において、ソース線ＳＬは共通化してもよい。
【０２２９】
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリセルを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０２３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成およびその作製方法について、図１７乃至図２１、図２２を参照して説明する。
【０２３２】
＜メモリセルの断面構成及び平面図＞
図１７は、半導体装置が有するメモリセルの構成の一例である。図１７（Ａ）には半導体装置が有するメモリセルの断面を、図１７（Ｂ）には半導体装置が有するメモリセルの平面を、それぞれ示す。図１７（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１８６０を有し、上部に第２の半導体材料を用いたトランジスタ１８６２を有する。また、図１７に示す半導体装置は、トランジスタ１８６０とトランジスタ１８６２と容量素子１８６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
【０２３３】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が非常に小さいという特性により長時間の電荷保持を可能とする。
【０２３４】
トランジスタ１８６０およびトランジスタ１８６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１８６０およびトランジスタ１８６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１８６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２３５】
トランジスタ１８６０は、半導体材料（例えば、シリコンなど）を含む基板１８００に設けられたチャネル形成領域１８１６と、チャネル形成領域１８１６を挟むように設けられた不純物領域１８２０（ソース領域またはドレイン領域とも記す）と、不純物領域１８２０に接する金属化合物領域１８２４と、チャネル形成領域１８１６上に設けられたゲート絶縁層１８０８と、ゲート絶縁層１８０８上に設けられたゲート電極１８１０と、を有する。なお、図１７において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２３６】
トランジスタ１８６０の金属化合物領域１８２４の一部には、電極１８２６が接続されている。ここで、電極１８２６は、トランジスタ１８６０のソース電極やドレイン電極として機能する。また、基板１８００上にはトランジスタ１８６０を囲むように素子分離絶縁層１８０６が設けられており、トランジスタ１８６０上に絶縁層１８２８が設けられている。なお、高集積化を実現するためには、図１７に示すように、トランジスタ１８６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１８６０の特性を重視する場合には、ゲート電極１８１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１８２０を設けても良い。
【０２３７】
トランジスタ１８６２は、絶縁層１８２８などの上に設けられた酸化物半導体層１８４４と、酸化物半導体層１８４４と電気的に接続されているソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂと、酸化物半導体層１８４４、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂ、を覆うゲート絶縁層１８４６と、ゲート絶縁層１８４６上に酸化物半導体層１８４４と重畳するように設けられたゲート電極１８４８ａと、を有する。
【０２３８】
ここで、トランジスタ１８６２に用いられる酸化物半導体層１８４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層１８４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１８４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１８４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１８４４を用いることで、極めて優れたオフ電流特性のトランジスタ１８６２を得ることができる。
【０２３９】
なお、トランジスタ１８６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【０２４０】
容量素子１８６４は、ソース電極またはドレイン電極１８４２ａ、ゲート絶縁層１８４６、および導電層１８４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１８４２ａは、容量素子１８６４の一方の電極として機能し、導電層１８４８ｂは、容量素子１８６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１８４４とゲート絶縁層１８４６とを積層させる場合には、ソース電極またはドレイン電極１８４２ａと、導電層１８４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１８６４を設けない構成とすることもできる。
【０２４１】
なお、トランジスタ１８６２および容量素子１８６４において、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１８４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１８４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０２４２】
トランジスタ１８６２および容量素子１８６４の上には絶縁層１８５０および絶縁層１８５２が設けられている。そして、ゲート絶縁層１８４６、絶縁層１８５０、絶縁層１８５２などに形成された開口には、電極１８５４が設けられ、絶縁層１８５２上には、電極１８５４と接続する配線１８５６が形成される。なお、図１７では電極１８２６および電極１８５４を用いて、金属化合物領域１８２４、ソース電極またはドレイン電極１８４２ｂ、および配線１８５６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極１８４２ｂを直接、金属化合物領域１８２４に接触させても良い。または、配線１８５６を直接、ソース電極またはソース電極またはドレイン電極１８４２ｂに接触させても良い。
【０２４３】
また、図１７において、金属化合物領域１８２４とソース電極またはドレイン電極１８４２ｂを接続する電極１８２６と、ソース電極またはドレイン電極１８４２ｂと配線１８５６を接続する電極１８５４とは重畳して配置されている。つまり、トランジスタ１８６０のソース電極やドレイン電極として機能する電極１８２６と、トランジスタ１８６２のソース電極またはドレイン電極１８４２ｂと、が接する領域は、トランジスタ１８６２のソース電極またはドレイン電極１８４２ｂと、メモリセルの一と他のメモリセルとを接続する電極１８５４と、が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２４４】
また、図１７において、トランジスタ１８６０と、トランジスタ１８６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１８６２や容量素子１８６４が、トランジスタ１８６０と重畳するように設けられている。例えば、容量素子１８６４の導電層１８４８ｂは、トランジスタ１８６０のゲート電極１８１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０２４５】
＜半導体装置が有するメモリセルの作製方法＞
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１８６０の作製方法について図１８および図１９を参照して説明し、その後、上部のトランジスタ１８６２および容量素子１８６４の作製方法について図２０および図２１を参照して説明する。
【０２４６】
＜下部のトランジスタの作製方法＞
下部のトランジスタ１８６０の作製方法について、図１８および図１９を参照して説明する。
【０２４７】
まず、半導体材料を含む基板１８００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１８００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０２４８】
半導体材料を含む基板１８００として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０２４９】
基板１８００上には、素子分離絶縁層を形成するためのマスクとなる保護層１８０２を形成する（図１８（Ａ）参照）。保護層１８０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１８００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２５０】
次に、上記の保護層１８０２をマスクとしてエッチングを行い、保護層１８０２に覆われていない領域（露出している領域）の、基板１８００の一部を除去する。これにより他の半導体領域と分離された半導体領域１８０４が形成される（図１８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０２５１】
次に、半導体領域１８０４を覆うように絶縁層を形成し、半導体領域１８０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１８０６を形成する（図１８（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１８０４の形成後、または、素子分離絶縁層１８０６の形成後には、上記保護層１８０２を除去する。
【０２５２】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０２５３】
なお、素子分離絶縁層１８０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０２５４】
次に、半導体領域１８０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０２５５】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１８０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２５６】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０２５７】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１８０８、ゲート電極１８１０を形成する（図１８（Ｃ）参照）。
【０２５８】
次に、半導体領域１８０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１８１６および不純物領域１８２０を形成する（図１８（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０２５９】
なお、ゲート電極１８１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０２６０】
次に、ゲート電極１８１０、不純物領域１８２０等を覆うように金属層１８２２を形成する（図１９（Ａ）参照）。当該金属層１８２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１８２２は、半導体領域１８０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０２６１】
次に、熱処理を施して、上記金属層１８２２と半導体材料とを反応させる。これにより、不純物領域１８２０に接する金属化合物領域１８２４が形成される（図１９（Ａ）参照）。なお、ゲート電極１８１０として多結晶シリコンなどを用いる場合には、ゲート電極１８１０の金属層１８２２と接触する部分にも、金属化合物領域が形成されることになる。
【０２６２】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１８２４を形成した後には、金属層１８２２は除去する。
【０２６３】
次に、金属化合物領域１８２４の一部と接する領域に、電極１８２６を形成する（図１９（Ｂ）参照）。電極１８２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０２６４】
次に、上述の工程により形成された各構成を覆うように、絶縁層１８２８を形成する（図１９（Ｃ）参照）。絶縁層１８２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１８２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１８２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１８２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１８２８の単層構造としているが、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。
【０２６５】
なお、電極１８２６は、絶縁層１８２８を形成した後に、絶縁層１８２８に金属化合物領域１８２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０２６６】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１８２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２６７】
以上により、半導体材料を含む基板１８００を用いたトランジスタ１８６０が形成される（図１９（Ｃ）参照）。このようなトランジスタ１８６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０２６８】
その後、トランジスタ１８６２および容量素子１８６４の形成前の処理として、絶縁層１８２８にＣＭＰ処理を施して、ゲート電極１８１０および電極１８２６の上面を露出させる（図１９（Ｄ）参照）。ゲート電極１８１０および電極１８２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１８６２の特性を向上させるために、絶縁層１８２８の表面は可能な限り平坦にしておくことが望ましく、絶縁層１８２８の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【０２６９】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０２７０】
なお、絶縁層１８２８を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０２７１】
また、絶縁層１８２８を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０２７２】
なお、絶縁層１８２８を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である絶縁層１８２８に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第２の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。ＣＭＰ処理では絶縁層１８２８を研磨する際にスラリー等の溶液を使用するため、処理後には十分な洗浄処理および乾燥処理を行うことが好ましい。
【０２７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２７４】
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１８６２および容量素子１８６４の作製方法について、図２０および図２１を参照して説明する。
【０２７５】
まず、ゲート電極１８１０、電極１８２６、絶縁層１８２８などの上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸化物半導体層１８４４を形成する（図２０（Ａ）参照）。なお、酸化物半導体膜を形成する前に、ゲート電極１８１０、電極１８２６、絶縁層１８２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２７６】
酸化物半導体膜に用いる材料としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０２７７】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０２７８】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０２７９】
また、酸化物半導体膜の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
【０２８０】
酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０２８１】
本実施の形態では、スパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を形成する場合について説明するが、前述の酸化物半導体膜をスパッタリング法以外を用いて形成しても良い。
【０２８２】
なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットの組成比を有するターゲットを用いることもできる。
【０２８３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２８４】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料膜の成膜に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。
【０２８５】
なお、ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体膜を成膜することが可能である。
【０２８６】
酸化物半導体膜をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体膜の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。被処理物を熱しながら酸化物半導体膜を成膜することにより、酸化物半導体膜に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水分などの不純物を除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
【０２８７】
酸化物半導体膜を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体膜を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０２８８】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面（例えば絶縁層１８２８の表面）の付着物を除去するのが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０２８９】
また、酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２９０】
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２９１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２９２】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２９３】
上述のように成膜された酸化物半導体層１８４４は、非単結晶構造をとる場合がある。ここで、非単結晶構造とは、非晶質構造、微結晶（マイクロクリスタル、ナノクリスタルなど）構造、多結晶構造、非晶質中に微結晶や多結晶が含まれる構造、非晶質構造の表面に微結晶や多結晶が形成された構造などをいう。
【０２９４】
なお、前述の方法により形成された酸化物半導体層１８４４には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０２９５】
酸化物半導体層１８４４に第１の加熱処理を行うことで、酸化物半導体層１８４４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２９６】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２９７】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２９８】
また、第１の加熱処理を行った酸化物半導体層１８４４に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層１８４４中に酸素を供給して、第１の加熱処理の際に酸化物半導体層１８４４中に生じた酸素欠損を補う目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層１８４４を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２９９】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０３００】
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０３０１】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。よって、当該トランジスタは、信頼性が高い。
【０３０２】
ＣＡＡＣ―ＯＳ膜は、酸化物半導体膜を成膜する際に被処理物を加熱しながら成膜することにより得ることができる。例えば、基板温度を１５０℃以上４５０℃以下とすればよく、好ましくは、基板温度を２００℃以上３５０℃以下とすればよい。また、成膜時の雰囲気は酸化性雰囲気、不活性雰囲気または減圧雰囲気で行えばよく、より好ましくは酸素雰囲気で行えばよい。さらに好ましくは１００％酸素雰囲気で行うことが好ましい。酸素雰囲気で成膜処理を行うことにより、成膜される酸化物半導体膜の結晶性が向上する。なお、ＣＡＡＣ―ＯＳ膜の具体的な内容については、実施の形態６にて記載する。
【０３０３】
次に、酸化物半導体層１８４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成する（図２０（Ｂ）参照）。
【０３０４】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０３０５】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂへの加工が容易であるというメリットがある。
【０３０６】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム錫酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０３０７】
導電層のエッチングは、形成されるソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１８４６の被覆性を向上し、段切れを防止することができる。
【０３０８】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０３０９】
次に、ソース電極またはドレイン電極１８４２ａ、１８４２ｂを覆い、かつ、酸化物半導体層１８４４の一部と接するように、ゲート絶縁層１８４６を形成する（図２０（Ｃ）参照）。
【０３１０】
ゲート絶縁層１８４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１８４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層１８４６は、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層１８４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０３１１】
ゲート絶縁層１８４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層１８４６に水素、水などの不純物が含まれると、後に形成される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体膜のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１８４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０３１２】
なお、酸化物半導体層１８４４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１８４４と接するゲート絶縁層１８４６を形成する場合には、酸化物半導体層１８４４との界面の状態を良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層１８４４と酸化ガリウムを用いたゲート絶縁層１８４６を接して設けることにより、酸化物半導体層１８４４とゲート絶縁層１８４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層１８４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１８４４の水の浸入防止という点においても好ましい。
【０３１３】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１８４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１８４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０３１４】
また、ゲート絶縁層１８４６は、酸素を化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層１８４６として酸化ガリウムを用いた場合、化学量論的組成比はＧａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。
【０３１５】
なお、酸化物半導体膜の成膜後、酸化物半導体層１８４４の形成後、またはゲート絶縁層１８４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層１８４４やゲート絶縁膜に含まれる酸素を、化学量論的組成比より多くすることができる。
【０３１６】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０３１７】
ゲート絶縁層１８４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１８４４に接する膜、例えばゲート絶縁層１８４６が酸素を含む場合、酸化物半導体層１８４４に酸素を供給し、該酸化物半導体層１８４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層１８４４に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０３１８】
なお、本実施の形態では、ゲート絶縁層１８４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０３１９】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１８４４を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０３２０】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１８４８ａおよび導電層１８４８ｂを形成する（図２０（Ｄ）参照）。
【０３２１】
ゲート電極１８４８ａおよび導電層１８４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１８４８ａおよび導電層１８４８ｂは、単層構造としても良いし、積層構造としても良い。
【０３２２】
次に、ゲート絶縁層１８４６、ゲート電極１８４８ａ、および導電層１８４８ｂ上に、絶縁層１８５０および絶縁層１８５２を形成する（図２１（Ａ）参照）。絶縁層１８５０および絶縁層１８５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１８５０および絶縁層１８５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１８５０および絶縁層１８５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１８５０および絶縁層１８５２の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０３２３】
次に、ゲート絶縁層１８４６、絶縁層１８５０および絶縁層１８５２に、ソース電極またはドレイン電極１８４２ｂにまで達する開口１８５３を形成する。その後、開口１８５３にソース電極またはドレイン電極１８４２ｂと接する電極１８５４を形成し、絶縁層１８５２上に電極１８５４に接する配線１８５６を形成する（図２１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０３２４】
電極１８５４は、例えば、開口１８５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０３２５】
より具体的には、例えば、開口１８５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１８５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１８４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０３２６】
なお、上記導電層の一部を除去して電極１８５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１８５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１８５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１８５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０３２７】
配線１８５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターン形成処理することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１８４２ａ、１８４２ｂなどと同様である。
【０３２８】
以上により、トランジスタ１８６０、トランジスタ１８６２、および容量素子１８６４を含む半導体装置が完成する（図２１（Ｂ）参照）。
【０３２９】
また、酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１７（Ｄ）のトランジスタ１８６２に酸化物導電層を設けたトランジスタ２２４１およびトランジスタ２２４２を図２２（Ａ）および（Ｂ）に示す。
【０３３０】
図２２（Ａ）（Ｂ）のトランジスタ２２４１、２２４２は、酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層２２０４ａ、２２０４ｂが形成されている。図２２（Ａ）（Ｂ）のトランジスタ２２４１、２２４２は作製工程により酸化物導電層２２０４ａ、２２０４ｂの形状が異なる例である。
【０３３１】
図２２（Ａ）のトランジスタ２２４１では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１８４４と酸化物導電膜を形成する。酸化物半導体層１８４４及び酸化物導電膜上にソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成した後、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層２２０４ａ、２２０４ｂを形成する。
【０３３２】
図２２（Ｂ）のトランジスタ２２４２では、酸化物半導体層１８４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層２２０４ａ、２２０４ｂ、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成する。
【０３３３】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０３３４】
酸化物導電層２２０４ａ、酸化物導電層２２０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０３３５】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ２２４１、２２４２が高速動作をすることができる。
【０３３６】
また、酸化物半導体層１８４４、酸化物導電層２２０４ｂ、ソース電極またはドレイン電極１８４２ａ、１８４２ｂの構成とすることによって、トランジスタ２２４１、２２４２の耐圧を向上させることができる。
【０３３７】
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を用いたトランジスタに比べて作製工程が少ない。
【０３３８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３３９】
（実施の形態６）
本実施の形態では、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜の構造等についての具体的な内容の説明を行う。
【０３４０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０３４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０３４２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０３４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０３４４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０３４５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部構造について図２４乃至図２６を用いて詳細に説明する。なお、特に断りがない限り、図２４乃至図２６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０３４６】
図２４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図２４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２４（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２４（Ａ）に示すサブユニットは電荷が０である。
【０３４７】
図２４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２４（Ｂ）に示す構造をとりうる。図２４（Ｂ）に示すサブユニットは電荷が０である。
【０３４８】
図２４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図２４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２４（Ｃ）に示すサブユニットは電荷が０である。
【０３４９】
図２４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２４（Ｄ）に示すサブユニットは電荷が＋１となる。
【０３５０】
図２４（Ｅ）に、２個のＺｎを含むサブユニットを示す。図２４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２４（Ｅ）に示すサブユニットは電荷が−１となる。
【０３５１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０３５２】
ここで、これらのサブユニット同士結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０３５３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０３５４】
図２５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図２５（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図２５（Ｃ）は、図２５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３５５】
図２５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２５（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
【０３５６】
図２５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０３５７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２４（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３５８】
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図２５（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３５９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
【０３６０】
例えば、図２６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。
【０３６１】
図２６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０３６２】
図２６（Ｂ）に３つのグループで構成されるユニットを示す。なお、図２６（Ｃ）は、図２６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３６３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０３６４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図２６（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
【０３６５】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２３を用いて説明する。本実施の形態では、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３６６】
図２３（Ａ）は、携帯型の情報端末であり、筐体２３０１、筐体２３０２、第１の表示部２３０３ａ、第２の表示部２３０３ｂなどによって構成されている。筐体２３０１と筐体２３０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３６７】
なお、第１の表示部２３０３ａはタッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部２３０３ａに表示される選択ボタン２３０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部２３０３ａにはキーボード２３０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０３６８】
また、図２３（Ａ）に示す携帯型の情報端末は、図２３（Ａ）の右図のように、第１の表示部２３０３ａ及び第２の表示部２３０３ｂのうち、一方を取り外すことができる。第１の表示部２３０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体２３０２を持ち、他方の手で操作することができるため便利である。
【０３６９】
図２３（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３７０】
また、図２３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３７１】
さらに、図２３（Ａ）に示す筐体２３０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０３７２】
図２３（Ｂ）は、電子ペーパーを実装した電子書籍２３１０であり、筐体２３１１と筐体２３１２の２つの筐体で構成されている。筐体２３１１および筐体２３１２には、それぞれ表示部２３１３および表示部２３１４が設けられている。筐体２３１１と筐体２３１２は、軸部２３１５により接続されており、該軸部２３１５を軸として開閉動作を行うことができる。また、筐体２３１１は、電源２３１６、操作キー２３１７、スピーカー２３１８などを備えている。筐体２３１１、筐体２３１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３７３】
図２３（Ｃ）は、テレビジョン装置であり、筐体２３２１、表示部２３２２、スタンド２３２３などで構成されている。テレビジョン装置２３２０の操作は、筐体２３２１が備えるスイッチや、リモコン操作機２３２４により行うことができる。筐体２３２１およびリモコン操作機２３２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３７４】
図２３（Ｄ）は、携帯情報端末（ＰＤＡ）であり、本体２３３０には、表示部２３３１と、外部インターフェイス２３３２と、操作ボタン２３３３等が設けられている。また、携帯情報端末を操作するスタイラス２３３４などを備えている。本体２３３０内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３７５】
図２３（Ｅ）は、デジタルカメラであり、本体２３４１、表示部２３４２、接眼部２３４３、操作スイッチ２３４４、表示部２３４５、バッテリー２３４６などによって構成されている。本体２３４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３７６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０３７７】
１０１ 駆動回路
１０２ メモリセル
１０３ 電位生成回路
１１１ 書き込み回路
１１２ データバッファ
１１３ 読み出し回路
１１６ コントロール信号生成回路
１１９ スイッチング素子
１２１ 第１の信号線
１２２ 第２の信号線
１２５ 第３の信号線
２０１ ＯＳトランジスタ
２０２ フローティングノード
２０３ トランジスタ
２０４ 容量素子
４０１ 駆動回路
４０２ メモリセル
４０３ 電位生成回路
４０４ デコーダ
４１１ 書き込み回路
４１２ データバッファ
４１３ 読み出し回路
４１６ コントロール信号生成回路
４１９ スイッチング素子
５０１ ラッチ回路
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
６０１ 抵抗
６０２ ボルテージフォロア
６０３ 抵抗
６０４ ボルテージフォロア
６０５ 抵抗
６０６ ボルテージフォロア
６１１ 抵抗
６１２ ボルテージフォロア
６１３ 抵抗
６１４ ボルテージフォロア
６１５ 抵抗
６１６ ボルテージフォロア
６２１ 抵抗
７０１ デコーダ
７０２ トランジスタ
７０３ トランジスタ
７０４ インバータ
７０５ トランジスタ
７０６ トランジスタ
７０７ インバータ
７０８ シフトレジスタ
７０９ トランジスタ
７１５ トランジスタ
７２０ トランジスタ
７３０ トランジスタ
８０１ ＯＳトランジスタ
８０２ フローティングノード
８０３ トランジスタ
８０４ 容量素子
９０１ トランジスタ
９０２ トランジスタ
９０３ インバータ
９０４ トランジスタ
９０５ トランジスタ
９０６ トランジスタ
９０７ カウンタ
９０８ ラッチ回路
１６００ トランジスタ
１６０２ トランジスタ
１６０３ トランジスタ
１６０４ 容量素子
１７００ トランジスタ
１７１０ トランジスタ
１７２０ 容量素子
１７３０ 選択トランジスタ
１７５０ メモリセル
１８００ 基板
１８０２ 保護層
１８０４ 半導体領域
１８０６ 素子分離絶縁層
１８０８ ゲート絶縁層
１８１０ ゲート電極
１８１６ チャネル形成領域
１８２０ 不純物領域
１８２２ 金属層
１８２４ 金属化合物領域
１８２６ 電極
１８２８ 絶縁層
１８４２ａ ソース電極またはドレイン電極
１８４２ｂ ソース電極またはドレイン電極
１８４４ 酸化物半導体層
１８４６ ゲート絶縁層
１８４８ ゲート電極
１８４８ａ ゲート電極
１８４８ｂ 導電層
１８５０ 絶縁層
１８５２ 絶縁層
１８５３ 開口
１８５４ 電極
１８５６ 配線
１８６０ トランジスタ
１８６２ トランジスタ
１８６４ 容量素子
２２０４ａ 酸化物導電層
２２０４ｂ 酸化物導電層
２２４１ トランジスタ
２２４２ トランジスタ
２３０１ 筐体
２３０２ 筐体
２３０３ａ 第１の表示部
２３０３ｂ 第２の表示部
２３０４ 選択ボタン
２３０５ キーボード
２３１０ 電子書籍
２３１１ 筐体
２３１２ 筐体
２３１３ 表示部
２３１４ 表示部
２３１５ 軸部
２３１６ 電源
２３１７ 操作キー
２３１８ スピーカー
２３２０ テレビジョン装置
２３２１ 筐体
２３２２ 表示部
２３２３ スタンド
２３２４ リモコン操作機
２３３０ 本体
２３３１ 表示部
２３３２ 外部インターフェイス
２３３３ 操作ボタン
２３３４ スタイラス
２３４１ 本体
２３４２ 表示部
２３４３ 接眼部
２３４４ 操作スイッチ
２３４５ 表示部
２３４６ バッテリー
３３００ 測定系
３３０２ 容量素子
３３０４ トランジスタ
３３０５ トランジスタ
３３０６ トランジスタ
３３０８ トランジスタ
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フラッシュメモリでは通常、誤ったデータがメモリセルに書き込まれないように、メモリセルに書き込んだデータを一度読み出して正誤判定を行い、書き込みデータと読み出しデータが異なっていた場合は、書き込み電圧を変更して再度データを書き込むベリファイ処理という機能がある。
【００１０】
ベリファイ処理は通常、ｍ行×ｎ列のメモリセルにデータを書き込む場合、図３（Ａ）に示すフロー図のように、まず、いずれか１行のメモリセルに対してデータ（メモリセルに保持させたいデータ）の書き込み処理を行い、書き込み後にメモリセルから読み出し（ベリファイ読み出し）を行い、１行全てのメモリセルに正常にデータが書き込めたか否かを判定し、正常にデータが書き込めていないメモリセルが１つでも存在する場合には、該当するメモリセルの書き込みデータ電位を変更したうえで、再度１行全てのメモリセルにデータの書き込みを行う。この処理を繰り返して最終的に１行全てのメモリセルに正常にデータが書き込まれた時点で書き込み処理が終了となる。
【００１１】
このため、ベリファイ処理およびデータの書き込みを複数回行う必要があり、特にそれぞれのメモリセルのしきい値電圧のばらつきが大きい場合は、読み込み処理および書き込み処理の回数が非常に多くなる。また、メモリセルを構成するトランジスタにシリコン等の半導体材料を用いる場合、トランジスタはフローティングゲートを有する構造に形成されるが、書き込み処理を行う毎にメモリセルのデータを消去する必要がある。
【００１２】
上述の問題に加え、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。メモリセルの動作電圧を決定する際、このメモリセルのしきい値電圧のばらつきを考慮しないと、動作エラーが生じるおそれがあった。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【００１３】
また、メモリセルを多値化する場合にも動作電圧は増大するので、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することは難しかった。
【００１４】
上記の問題を鑑み、本明細書では、省電力化かつ高速での書き込み処理が可能な半導体装置およびその駆動方法を提供することを目的の一とする。さらには、メモリセルの多値化に適した半導体装置およびその駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するため、オフ電流の低いトランジスタを含むメモリセルを備えた半導体装置の構成とした。なお、オフ電流の低いトランジスタとは、バンドギャップの広い半導体（例えばバンドギャップが２ｅＶ以上、好ましくは３ｅＶ以上の半導体）、具体的には酸化物半導体を用いて構成される。
【００１６】
オフ電流の低いトランジスタの一例としては、例えば半導体層として酸化物半導体を用いたトランジスタを挙げることができる。酸化物半導体はバンドギャップが３．０ｅＶ以上であり、シリコンのバンドギャップ（１．１ｅＶ）と比較して非常に大きい。
【００１７】
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００１８】
一方、例えばバンドギャップが３．２ｅＶの半導体（酸化物半導体を想定。）の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きい。
【００１９】
このようなバンドギャップの広い酸化物半導体を半導体層に適用したトランジスタ（ＯＳトランジスタ）は、極めて低いオフ電流を実現できる。
【００２０】
酸化物半導体は、このワイドギャップ半導体の一種であり、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有するもの、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体などを用いることが好ましい。
【００２１】
前述の酸化物半導体を用いて形成した酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。なお、好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。ＣＡＡＣ−ＯＳの構造等についての具体的な内容は、実施の形態６にて詳細を説明する。
【００２２】
また、ベリファイ機能を図３（Ｂ）に示すフロー図のように、まず、いずれか１行のメモリセルに対して任意の電位（以下、基準電位と略記する）の書き込み処理を行い、各々のメモリセルにおいて、メモリセルの有するしきい値電圧ばらつきを、基準電位を用いて導出して、メモリセルに書き込むデータ（メモリセルに保持させたいデータ）に対してしきい値電圧ばらつきの補正を行い、その後、１行全てのメモリセルにしきい値電圧ばらつきの補正されたデータを書き込むフローとした。
【００２３】
開示する発明の一態様は、ビット線からの電位の入力制御およびビット線への電位の出力制御を行う第１のトランジスタと、ワード線の電位に基づいてビット線への電位の出力制御を行い、ゲート電極に加わる電位に基づいて第１の電位または第２の電位を出力する第２のトランジスタと、ゲート電極に加わるワード線からの電位を調整する容量素子と、を備えるメモリセルと、メモリセルに書き込むデータを保持するデータバッファと、基準電位および各々が異なる複数の書き込みデータ電位を生成する電位生成回路と、周期が一定のコントロール信号を出力するコントロール信号生成回路と、複数の書き込みデータ電位のうちのいずれか一または基準電位をメモリセルに書き込む書き込み回路と、メモリセルの書き込みデータ電位を読み出す読み出し回路と、第１の電位または第２の電位の入力に基づいてコントロール信号の出力制御を行うスイッチング素子を有し、第１のトランジスタは、チャネル領域に酸化物半導体を用い、第２のトランジスタは、チャネル領域にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンまたはガリウム砒素のいずれかを用い、第２のトランジスタは、ゲート電極に加わる電位がしきい値に達するまで第１の電位を出力し、ゲート電極に加わる電位がしきい値に達した時点で第２の電位を出力し、ワード線は、コントロール信号の出力に基づいて電気信号が変化し、書き込み回路は、データバッファからのデータ入力前において基準電位をメモリセルに書き込み、データバッファからのデータ入力後においてコントロール信号の入力に基づいて複数の書き込みデータ電位のうちのいずれか一を選択し、スイッチング素子がオフ状態になった時点で選択されている書き込みデータ電位をメモリセルに書き込み、スイッチング素子は、第１の電位が入力されている期間において書き込み回路へのコントロール信号の出力を許容し、第２の電位が入力された時点で書き込み回路へのコントロール信号の出力を遮断する半導体装置。
【００２４】
なお、本明細書において、「半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いたトランジスタ」のことを、文章の簡略化および理解の容易を図るために「酸化物半導体以外の材料を用いたトランジスタ」と略記することがある。
【００２５】
上記構成において、コントロール信号生成回路は、基準電位がメモリセルに書き込まれた後から、スイッチング素子からのコントロール信号の出力が停止するまでの間、コントロール信号を生成する。つまり、これ以外の期間においては、コントロール信号の周期が一定でない、または、コントロール信号の生成が停止していてもよい。
【００２６】
上記構成において、電位生成回路で生成される複数の書き込みデータ電位の大きさはそれぞれ異なっている。電位生成回路で生成される大きさの異なる複数の書き込みデータ電位のそれぞれが、複数の第１の信号線のいずれかに供給され、書き込み回路に供給される。電位生成回路で生成される複数の書き込みデータ電位には、同じデータを書き込む複数の電位が含まれている。
【００２７】
上記構成において、複数のメモリセルのそれぞれにおいて、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートに電気的に接続されている。
【００２８】
上記構成において、書き込み回路は複数のメモリセルがそれぞれ有する第１のトランジスタのソースまたはドレインの他方に電気的に接続され、読み出し回路は複数のメモリセルがそれぞれ有する第２のトランジスタのソースまたはドレインの一方に電気的に接続されている。
【００２９】
上記構成において、複数のメモリセルのしきい値電圧は、ばらつき（分布幅）を有する場合がある。その場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、メモリセルに書き込まれる電位が異なる場合がある。
【００３０】
しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込みデータ電位として決定される電位は、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最小の電位の大きさであることが好ましい。また、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込みデータ電位として決定される電位は、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最大の電位の大きさであることが好ましい。
【００３１】
逆に言うと、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込みデータ電位として決定される電位の大きさであることが好ましい。また、電位生成回路にて生成される複数の書き込みデータ電位のなかで、同じデータを書き込む複数の書き込みデータ電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込みデータ電位として決定される電位の大きさであることが好ましい。
【００３２】
上記構成において、第２のトランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを含む基板に設けられたチャネル形成領域を有することが好ましい。
【００３３】
なお、前述の基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、前述の基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有することが好ましい。
【００３４】
なお、上記において、酸化物半導体を用いてトランジスタを構成する場合を示したが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００３５】
また、開示する発明の一態様は、チャネル領域に酸化物半導体を用いた第１のトランジスタおよびチャネル領域にシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いた第２のトランジスタをそれぞれ有し、第１のトランジスタのソースまたはドレインの一方が、第２のトランジスタのゲートに電気的に接続されている複数のメモリセルと、データバッファ、書き込み回路、読み出し回路、コントロール信号生成回路およびスイッチング素子を有する駆動回路と、基準電位および複数の書き込みデータ電位を生成する電位生成回路を備え、コントロール信号生成回路で生成されたコントロール信号がスイッチング素子に一定の周期で断続的に出力される半導体装置において、第２のトランジスタのゲート電極に基準電位を加え、第１のトランジスタをオフ状態とすることにより電位生成回路の基準電位を複数のメモリセルに書き込んだ後、データバッファに保持されたデータを書き込み回路に入力して、電位生成回路で生成される複数の書き込みデータ電位のうちいずれか一の電位をメモリセルへの書き込みデータ電位として選択し、基準電位が複数のメモリセルに書き込まれた後に、コントロール信号の生成に基づいて、第２のトランジスタのためのワード線の電気信号が変化することで、第２のトランジスタのゲート電極に加わる電位が変化する動作、および、スイッチング素子を介して入力されるコントロール信号の入力に基づいて、書き込み回路にて選択されている書き込みデータ電位が一の電位とは別の電位に変化する動作を繰り返し行い、第２のトランジスタのゲート電極に加わる電位が第２のトランジスタのしきい値電圧に達した時点でスイッチング素子が停止し、第２のトランジスタのゲート電極に加わる電位の変化、および、書き込み回路にて選択される書き込みデータ電位の変化が停止し、スイッチング素子の停止時点において、書き込み回路にて選択されている書き込みデータ電位が、メモリセルに書き込まれる半導体装置の駆動方法である。
【発明の効果】
【００３６】
開示する発明に係る半導体装置では、酸化物半導体を用いたトランジスタのオフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００３７】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行い、かつ、書き込みを高速化させて行える半導体装置を提供することができる。
【００３８】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００３９】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００４０】
また、開示する発明に係る半導体装置では、あらかじめ基準電位をメモリセルへの書き込み、ベリファイ処理を行うことで書き込みデータ電位を決定し、その後所望のデータを書き込むことで書き込み処理を高速化することができる。
【図面の簡単な説明】
【００４１】
【図１】半導体装置のブロック図。
【図２】ベリファイ処理を説明する図。
【図３】本発明および従来のベリファイ処理のフローチャート。
【図４】半導体装置が有するメモリセルのしきい値電圧の分布を示す図。
【図５】半導体装置の回路図。
【図６】半導体装置が有するデータバッファの回路図。
【図７】半導体装置が有する電位生成回路の回路図。
【図８】半導体装置が有する電位生成回路の回路図。
【図９】半導体装置が有する書き込み回路の回路図。
【図１０】半導体装置が有する書き込み回路の回路図。
【図１１】半導体装置が有するメモリセルの回路図。
【図１２】半導体装置が有する読み出し回路の回路図。
【図１３】半導体装置が有する書き込みのタイミングチャート。
【図１４】半導体装置が有する読み出しのタイミングチャート。
【図１５】半導体装置が有するメモリセルの回路図。
【図１６】半導体装置の回路図。
【図１７】半導体装置が有するメモリセルの断面図および平面図。
【図１８】半導体装置の作製工程を示す断面図。
【図１９】半導体装置の作製工程を示す断面図。
【図２０】半導体装置の作製工程を示す断面図。
【図２１】半導体装置の作製工程を示す断面図。
【図２２】半導体装置の作製工程を示す断面図。
【図２３】半導体装置を用いた電子機器。
【図２４】酸化物材料の構造を説明する図。
【図２５】酸化物材料の構造を説明する図。
【図２６】酸化物材料の構造を説明する図。
【図２７】酸化物半導体を用いたトランジスタの特性を示す図。
【図２８】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２９】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図３０】酸化物半導体を用いたトランジスタの特性を示す図。
【図３１】酸化物半導体を用いたトランジスタの特性を示す図。
【図３２】酸化物半導体を用いたトランジスタの特性を示す図。
【発明を実施するための形態】
【００４２】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図１乃至図４を参照して説明する。
【００４６】
＜半導体装置の構成についての説明＞
図１は、メモリセルを有する半導体装置のブロック図の一例である。
【００４７】
半導体装置は、駆動回路１０１と、複数のメモリセル１０２と、電位生成回路１０３と、を有する。また、半導体装置は、入出力信号（Ｉ／Ｏ）を与える配線（データ入出力線ともいう）、読み出し信号（ＲＥＡＤ）を与える配線、書き込み信号（ＷＲＩＴＥ）を与える配線を有する。
【００４８】
駆動回路１０１は、書き込み回路１１１と、データバッファ１１２と、読み出し回路１１３と、コントロール信号生成回路１１６およびスイッチング素子１１９と、を有し、複数のメモリセル１０２を駆動する機能を備える。駆動回路１０１は、複数のメモリセル１０２の各列に設けられている。
【００４９】
複数のメモリセル１０２はそれぞれ、酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）と、酸化物半導体以外の材料を用いた第２のトランジスタ（図２でのトランジスタ２０３に相当する）を有する。なお、複数のメモリセル１０２のそれぞれにおいて、酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）のソースまたはドレインの一方は、酸化物半導体以外の材料を用いた第２のトランジスタ（図２でのトランジスタ２０３に相当する）のゲートに電気的に接続されている構成とすることができる。なお、本明細書等に記載されている「酸化物半導体を用いたトランジスタ」とは、少なくともチャネル形成領域に酸化物半導体が用いられているトランジスタの事を表しており、また、「酸化物半導体以外の材料を用いたトランジスタ」とは、少なくともチャネル形成領域に酸化物半導体以外の半導体材料が用いられているトランジスタの事を表している。
【００５０】
また、複数のメモリセル１０２のそれぞれにおいて、酸化物半導体以外の材料を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）は、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。
【００５１】
電位生成回路１０３は、ｉ×ｊ（ｉは２以上の整数、ｊは２以上の整数）本の書き込みデータ電位供給線（図１の第１の信号線１２１に相当する）および、１本の基準電位供給線（図１の第３の信号線１２５に相当する）に電気的に接続している。第１の信号線１２１である書込みデータ電位供給線は、複数の書き込みデータ電位を書き込み回路１１１に供給する。第３の信号線１２５である基準電位供給線は、基準電位Ｖ（ｓｔ）を書き込み回路１１１に供給する。基準電位Ｖ（ｓｔ）は酸化物半導体以外の材料を用いた第２のトランジスタがオン状態とならない電位であればどの電位でもよい。なお、ｉはメモリセル１０２に格納することができるデータ（値）の数であり、ｊは１つのデータに対して書き込むことのできる電位の種類となる。例えば、図１の範囲１６０で示される書き込みデータ電位供給線は、データ”０”を出力するために用いる配線であり、ｊ種類の異なる電位を供給するためのｊ本の配線を有している。
【００５２】
なお、電位生成回路１０３から書き込みデータ電位供給線である第１の信号線１２１に供給される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））は、それぞれ異なる大きさである。
【００５３】
書き込み回路１１１は、メモリセル１０２、データバッファ１１２、スイッチング素子１１９に電気的に接続されており、データバッファ１１２に保持されたデータが書き込み回路１１１に入力される前の状態において、電位生成回路１０３で生成される基準電位Ｖ（ｓｔ）を、複数のメモリセル１０２のそれぞれに書き込む機能を有する。また、データバッファ１１２に保持されたデータが書き込み回路１１１に入力された後の状態において、書き込み回路１１１はデータバッファ１１２から入力されたデータ、および、スイッチング素子１１９を介してコントロール信号生成回路１１６から入力されるコントロール信号に基づいて、電位生成回路１０３で生成される複数の書き込みデータ電位のうちのいずれか一の電位（例えば、Ｖ（１，１））を選択する機能を有する。また、スイッチング素子１１９がオフ状態となった時点で選択されている書き込みデータ電位をメモリセルに書き込む機能を有する。
【００５４】
データバッファ１１２は、書き込み回路１１１および読み出し回路１１３に電気的に接続されており、複数のメモリセル１０２のそれぞれに書き込むデータを保持する機能および、読み出し回路１１３により読み出したデータを保持する、または保持されたデータを外部（Ｉ／Ｏ線）に出力する機能を有する。
【００５５】
読み出し回路１１３は、ビット線である第２の信号線１２２を介して複数のメモリセル１０２のそれぞれに電気的に接続されており、メモリセル１０２に書き込まれたデータを読み出す機能を有する。また、読み出し回路１１３は、メモリセル１０２から入力される電位信号（第１の電位または第２の電位）に基づいて、コントロール信号生成回路１１６にて生成されるコントロール信号を、書き込み回路１１１に入力するか否かの信号をスイッチング素子１１９に出力する機能を有する。また読み出し回路１１３は読み出したデータをデータバッファ１１２に出力する機能を有する。
【００５６】
なお、第２の信号線１２２は、複数のメモリセル１０２がそれぞれ有する酸化物半導体を用いた第１のトランジスタ（図２でのＯＳトランジスタ２０１に相当する）のソースまたはドレインの他方に電気的に接続されている構成とすることができる。
【００５７】
コントロール信号生成回路１１６は、スイッチング素子１１９と電気的に接続されており、周期が一定のコントロール信号を生成する機能を有する。また、コントロール信号生成回路１１６は、複数のメモリセル１０２のワード線ＷＬ（図示しない）の電位の変化と同期してコントロール信号を生成する機能を有する。なお、コントロール信号は、メモリセル１０２に基準電位Ｖ（ｓｔ）が書き込まれた後から、スイッチング素子１１９からのコントロール信号の出力が停止するまでの期間において生成されればよく、それ以外の期間においては、周期が一定でない、または生成されない構成であってもよい。
【００５８】
スイッチング素子１１９は、書き込み回路１１１、読み出し回路１１３およびコントロール信号生成回路１１６に電気的に接続されており、読み出し回路１１３からの電位信号（第１の電位または第２の電位）に応じて、コントロール信号生成回路１１６から入力されるコントロール信号を、書き込み回路１１１に出力するまたは停止する機能を有する。
【００５９】
＜半導体装置の動作についての説明＞
まず、データバッファ１１２に保持されたデータが書き込み回路１１１に入力される前の状態において、電位生成回路１０３で生成された基準電位Ｖ（ｓｔ）が、複数のメモリセル１０２に書き込まれる。該処理が行われると、データバッファ１１２に保持されているデータが書き込み回路１１１に入力され、電位生成回路１０３で生成された複数の書き込みデータ電位のうち、データバッファ１１２より入力されたデータに対応したいずれか一の電位が選択される。その後、メモリセル１０２に書き込まれた基準電位Ｖ（ｓｔ）を用いてベリファイ処理が行われる。
【００６０】
本実施の形態で行われるベリファイ処理を具体的に説明するため、複数のメモリセル１０２の１つで行われる動作について図２を用いて説明する。なお、図３は、ベリファイ処理を説明する簡単なフローチャートである。なお、本実施の形態等において、トランジスタ２０３はｐチャネル型トランジスタとして説明を行うが、勿論これに限定されるものではない。
【００６１】
図２に示すメモリセル１０２は、図１の第２の信号線１２２であるビット線ＢＬ（１）と酸化物半導体を用いた第１のトランジスタ（第２のトランジスタとの区別を容易にするため、以下では「ＯＳトランジスタ」と略記する）であるＯＳトランジスタ２０１のドレイン電極が電気的に接続され、ＯＳトランジスタ２０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、ＯＳトランジスタ２０１のソース電極と酸化物半導体以外の材料を用いたトランジスタ２０３のゲート電極は、容量素子２０４の電極の一方と電気的に接続され、容量素子２０４の電極の他方はワード線ＷＬ（１）に電気的に接続される。また、ビット線ＢＬ（１）とトランジスタ２０３のドレイン電極が電気的に接続され、トランジスタ２０３のソース電極と信号線ＶＳＬが電気的に接続されて、１つのメモリセル１０２が構成される。なお、本明細書中の図面において、ＯＳトランジスタは、オフ電流が極めて低いことを表現するために図２のＯＳトランジスタ２０１のように、一部を点線とした符号を用いる。なお、ここでは、ＯＳトランジスタ２０１をｎチャネル型のトランジスタ、トランジスタ２０３をｐチャネル型のトランジスタとして、以下説明を行うが、勿論これに限定されることはない。
【００６２】
ここで、ＯＳトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【００６３】
＜ＯＳトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２７に示す。図２７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【００６４】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【００６５】
はじめに、電流測定方法に用いた特性評価用素子について、図２８を参照して説明する。
【００６６】
図２８に示す特性評価用素子は、測定系３３００が３つ並列に接続されている。測定系３３００は、容量素子３３０２、トランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８を有する。トランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【００６７】
測定系３３００において、トランジスタ３３０４のソース端子およびドレイン端子の一方と、容量素子３３０２の端子の一方と、トランジスタ３３０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ３３０４のソース端子およびドレイン端子の他方と、トランジスタ３３０８のソース端子およびドレイン端子の一方と、容量素子３３０２の端子の他方と、トランジスタ３３０５のゲート端子とは、電気的に接続されている。また、トランジスタ３３０８のソース端子およびドレイン端子の他方と、トランジスタ３３０６のソース端子およびドレイン端子の一方と、トランジスタ３３０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ３３０５のソース端子およびドレイン端子の他方と、トランジスタ３３０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
【００６８】
なお、トランジスタ３３０４のゲート端子には、トランジスタ３３０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ３３０８のゲート端子には、トランジスタ３３０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【００６９】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【００７０】
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ３３０８のゲート端子に、トランジスタ３３０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ３３０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ３３０８のソース端子およびドレイン端子の一方、容量素子３３０２の端子の他方、およびトランジスタ３３０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ３３０４はオフ状態としておく。
【００７１】
その後、トランジスタ３３０８のゲート端子に、トランジスタ３３０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ３３０８をオフ状態とする。トランジスタ３３０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ３３０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ３３０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ３３０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ３３０４およびトランジスタ３３０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【００７２】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ３３０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ３３０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ３３０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【００７３】
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２９に示す。
【００７４】
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ３３０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ３３０４がオフ状態となるような電位（低電位）として、トランジスタ３３０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ３３０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ３３０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
【００７５】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【００７６】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ３３０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【００７７】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【００７８】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として以下の式（１）のように表すことができる。
【００７９】
【数１】
【００８０】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、以下の式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子３３０２の容量と他の容量の和である。
【００８１】
【数２】
【００８２】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは以下の式（３）のように表される。
【００８３】
【数３】
【００８４】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【００８５】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【００８６】
本実施の形態では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ３３０４、トランジスタ３３０５、トランジスタ３３０６、トランジスタ３３０８を作製した。また、並列された各測定系３３００において、容量素子３３０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【００８７】
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【００８８】
図３０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図３０より、時間の経過にしたがって、電位が変化している様子が確認できる。
【００８９】
図３１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図３１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【００９０】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図３２に示す。図３２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【００９１】
以上のように、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【００９２】
書き込み回路１１１に基準電位Ｖ（ｓｔ）が供給されると、第２の信号線１２２であるビット線ＢＬ（１）には基準電位Ｖ（ｓｔ）が印加される。同時に、ワード線ＷＬ（１）の電位が高電位ＶＨ（例えば５Ｖ）から低電位ＶＬ（例えば０Ｖ）に減少する。その後、ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨ（例えば５Ｖ）まで上昇する。ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨ（例えば５Ｖ）まで上昇すると、ＯＳトランジスタ２０１のゲート電極に高電位ＶＨが印加され、ＯＳトランジスタ２０１がオン状態となる。そして、メモリセル１０２のフローティングノード２０２は、ビット線ＢＬ（１）に印加された基準電位Ｖ（ｓｔ）と同等の電位となる電荷が蓄えられる。そして、ワード線ＷＬ＿ＯＳ（１）が低電位ＶＬ（例えば０Ｖ）となり、ＯＳトランジスタ２０１がオフ状態となる。その後、ワード線ＷＬ（１）に印加される電位が低電位ＶＬ（例えば０Ｖ）から高電位ＶＨ（例えば５Ｖ）に上昇し、同時に書き込み信号線ＷＲＩＴＥの電位が低電位ＶＬに減少して、書き込み回路１１１は第２の信号線１２２であるビット線ＢＬ（１）から電気的に切断され、ビット線ＢＬ（１）はフローティングとなる。ＯＳトランジスタ２０１は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード２０２に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。
【００９３】
その後、ベリファイ処理が行われるため、第２の信号線１２２であるビット線ＢＬ（１）は低電位ＶＬ（例えば０Ｖ）にプリチャージされ、かつフローティングとなる。また、ワード線ＷＬ＿ＯＳ（１）は低電位ＶＬのままであり、信号線ＶＳＬは高電位ＶＨ（例えば５Ｖ）まで上昇する。ビット線ＢＬ（１）が低電位ＶＬの期間は、読み出し回路１１３に第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が入力され、読み出し回路１１３からスイッチング素子１１９に対しても第１の電位が出力される。
【００９４】
スイッチング素子１１９は、第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が入力されている期間においてショートとなり、コントロール信号生成回路１１６と書き込み回路１１１が電気的に接続され、コントロール信号生成回路１１６で生成されるコントロール信号が書き込み回路１１１に入力される。なお、コントロール信号生成回路１１６でのコントロール信号の生成に基づいて、ワード線ＷＬ（１）の電位が変化する。
【００９５】
例えば、フローティングノード２０２に基準電位Ｖ（ｓｔ）として１Ｖが書き込まれ、ワード線ＷＬ（１）に５Ｖが印加され、信号線ＶＳＬに５Ｖが印加される場合、フローティングノード２０２の電位はフローティングノード２０２に書き込まれた基準電位Ｖ（ｓｔ）（１Ｖ）と、ワード線ＷＬ（１）の電位（５Ｖ）との容量結合により６Ｖと見なせる。また、信号線ＶＳＬには高電位として５Ｖが印加されているため、トランジスタ２０３のＶｇｓは１Ｖとなる。
【００９６】
トランジスタ２０３のしきい値電位が仮に−１．３Ｖであるとすると、Ｖｇｓが１Ｖの状態ではトランジスタ２０３はオフ状態であり、ビット線ＢＬ（１）の電位は第１の電位（低電位ＶＬ（例えば０Ｖ））のままとなる。そして、読み出し回路１１３に第１の電位（低電位ＶＬ（例えば０Ｖ））が読み出され、スイッチング素子１１９にも第１の電位（低電位ＶＬ（例えば０Ｖ））が入力される。
【００９７】
スイッチング素子１１９に第１の電位（低電位ＶＬ（例えば０Ｖ））が入力されている期間は、コントロール信号生成回路１１６で生成されたコントロール信号が、書き込み回路１１１に入力され、コントロール信号の入力に基づいて書き込み回路１１１にて選択されている書き込みデータ電位が変化する。例えば、データバッファ１１２からのデータ入力により、書き込み回路１１１にてＶ（１，４）の書き込みデータ電位が選択されている場合、書き込み回路１１１にコントロール信号が１回入力されると、Ｖ（１，３）の書き込みデータ電位が選択される、つまり、コントロール信号の入力に基づいて、選択される書き込みデータ電位供給線（第１の信号線１２１に相当）が変化する。
【００９８】
また、コントロール信号の生成に基づいて（生成と同期して）、スイッチング素子１１９が停止するまで（オープンとなるまで、または絶縁状態となるまで）、ワード線ＷＬ（１）の電位が徐々に変化する。なお、ワード線ＷＬ（１）の電位変化量は、基準電位Ｖ（ｓｔ）の電位およびメモリセル１０２の実際のしきい値Ｖｔｈのばらつき幅によって決まる。
【００９９】
例えば、基準電位Ｖ（ｓｔ）が１．０Ｖ、トランジスタ２０３の設計しきい値電圧が−１．０Ｖ、実際のしきい値電圧が−１．３Ｖ、ワード線ＷＬ（１）の電位が５Ｖ、信号線ＶＳＬの電位が５Ｖの場合、ワード線ＷＬ（１）の１度目の電位変化量は、トランジスタ２０３がオン状態となる（つまり、Ｖｇｓが設計しきい値電圧である−１．０Ｖ以下になる）のに必要なだけ、つまり２Ｖ減少する。この時、トランジスタ２０３のＶｇｓは容量結合によって見かけ上、Ｖｇｓの設計しきい値電圧である−１．０Ｖとなるが、トランジスタ２０３の実際のしきい値電圧は−１．３Ｖであるため、トランジスタ２０３はオフ状態のままである。
【０１００】
このため、第２の信号線１２２であるビット線ＢＬ（１）から読み出し回路１１３に対して第１の電位（本実施の形態では、低電位ＶＬ（例えば０Ｖ））が出力され、読み出し回路１１３からスイッチング素子１１９に対しても第１の電位が出力される。そして、スイッチング素子１１９に第１の電位（低電位ＶＬ（例えば０Ｖ））が入力されている期間は、コントロール信号生成回路１１６で生成されたコントロール信号が、書き込み回路１１１に入力されるため、コントロール信号の生成に基づいて（生成と同期して）、ワード線ＷＬ（１）には２度目の電位変化が生じる。
【０１０１】
２度目以降の電位変化量は、メモリセル１０２の実際のしきい値電圧Ｖｔｈのばらつき幅よりも小さくなるよう設計者が設定した任意の電位を用いることができる。任意の電位としては、メモリセルのしきい値電圧Ｖｔｈのばらつき幅の１／２以下の電位とすることが望ましい。電位生成回路１０３において、１つのデータに対して書き込むことのできる電位の種類が５種類である場合、５種類の電位として上述の任意の電位ずつ変化させた電位を用いることが好ましい。例えば、２度目以降の電位減少により減少する電位を０．１Ｖに設定した場合、５種類の電位は１．０Ｖ，０．９Ｖ，０．８Ｖ，０．７Ｖ，０．６Ｖまたは、１．０Ｖ，１．１Ｖ，１．２Ｖ，１．３Ｖ，１．４Ｖというように設定すればよい。
【０１０２】
上述のように、ワード線ＷＬ（１）の２度目以降の電位変化量を０．１Ｖと設定すると、４度目の電位減少後にトランジスタ２０３のＶｇｓが−１．３Ｖとなり、トランジスタ２０３がオン状態となる。これにより、ビット線ＢＬ（１）と信号線ＶＳＬが電気的に接続され、ビット線ＢＬ（１）の電位は信号線ＶＳＬの電位（５Ｖ）と等しくなり、読み出し回路１１３に第２の電位（本実施の形態では、高電位ＶＨ（５Ｖ））が読み出され、スイッチング素子１１９にも第２の電位（本実施の形態では高電位ＶＨ（５Ｖ））が入力されて、スイッチング素子１１９は停止し（オープンとなる、または絶縁状態となる）、コントロール信号生成回路１１６と書き込み回路１１１は電気的に切断される。
【０１０３】
書き込み回路１１１は、スイッチング素子１１９が停止するまでの期間においてコントロール信号が入力され、コントロール信号の入力に応じて、選択される書き込みデータ電位が変動する。
【０１０４】
例えば、データバッファ１１２からデータが入力された直後において、書き込みデータ電位としてＶ（３，５）が選択されている場合において、コントロール信号生成回路１１６で生成されたコントロール信号が４回入力された場合、「入力されたパルス信号数−１」だけ移動した第１の信号線１２１の電位、つまり、複数の書き込み電位のうちの１つであるＶ（３，２）が書き込みデータ電位として選択される。これにより、書き込み回路１１１にて選択されている書き込みデータ電位は、メモリセルのしきい値電圧ばらつき分の電位が補正された電位となる。
【０１０５】
なお、上述ではメモリセル１０２の１つについての動作のみを説明したが、同じ行の他の複数のメモリセル１０２においても、同様の処理が同時に行われる。そして１行全てのメモリセルにおいて上述の処理が終了した時点で書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨとなり、書き込み回路１１１は第２の信号線１２２であるビット線ＢＬ（１）と電気的に接続され、各々のメモリセル１０２のしきい値電圧ばらつき分の電位を補正した書き込みデータ電位が、複数のメモリセル１０２に書き込まれる。
【０１０６】
このように、本実施の形態に記載の半導体装置およびベリファイ処理を用いることにより、２回の書き込み（基準電位Ｖ（ｓｔ）をメモリセルに書き込む、および、しきい値電圧ばらつき分の電位が補正された書き込みデータ電位をメモリセルに書き込む）と１回のベリファイ読み出しで、複数のメモリセル１０２に各々のメモリセルのしきい値電圧ばらつき分を補正した書き込みデータ電位を書き込むことができるため、従来のメモリセルのしきい値電圧Ｖｔｈのばらつきをより小さくすることができ、かつ書き込み動作の高速化が可能となる。なお、図２のメモリセルを構成する２つのトランジスタを両方とも、酸化物半導体以外の材料を用いたトランジスタにより構成した場合、フローティングノード２０２に蓄えられた電荷が時間と共に抜けてしまうためリフレッシュ動作を行う必要がある、という問題が生じる。しかし、図２のように、酸化物半導体を用いたトランジスタのソースまたはドレインの一方を、酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続した構造とすることにより、当該問題を解決することができる。したがって、本実施の形態に記載されるように、メモリセル１０２を構成するトランジスタの１つに酸化物半導体を用いたトランジスタを使用する事は、本明細書に記載の技術的特徴を体現する上で、重要な要素であるといえる。
【０１０７】
したがって、本実施の形態に記載の半導体装置およびベリファイ処理を用いることにより、従来のメモリセルと比較して、書き込み処理およびベリファイ処理を大幅に削減することが可能となり、半導体装置の高速動作、消費電力低減に寄与できる。
【０１０８】
上記、本実施の形態に記載の半導体装置を用いたベリファイ処理において、メモリセル１０２を構成するトランジスタのしきい値電圧のばらつきなどに起因して、複数のメモリセル１０２それぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）は、ばらつき（分布幅）を有する場合がある。
【０１０９】
複数のメモリセル１０２のしきい値電圧がばらつき（分布幅）を有する場合に、複数のメモリセル１０２にデータ”１”を書き込む手順の一例を図４（Ａ）に示す。なお、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち、電位Ｖ（１，１）からＶ（１，ｊ）がデータ”１”を書き込む電位である。
【０１１０】
図４（Ａ）は、メモリセル数Ｎを横軸にとり、メモリセル１０２のしきい値電圧Ｖｔｈを縦軸にとり、複数のメモリセル１０２のしきい値電圧Ｖｔｈの分布を示したグラフである。図４（Ａ）には、書き込み前（データ”０”）と書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布を示している。書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から延びる矢印の先に書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布を示す。また、書き込みに用いた電位の大きさを矢印の横に示している。
【０１１１】
図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち第１の電位（ここではＶ（１，１））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが最も低い第１の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１２】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第１の電位とは別の電位である第２の電位（ここではＶ（１，２））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第１の範囲より１つ高い第２の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１３】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第２の電位とは別の電位である第３の電位（ここではＶ（１，３））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第２の範囲より１つ高い第３の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１４】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第３の電位とは別の電位である第４の電位（ここではＶ（１，４））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第３の範囲より１つ高い第４の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１５】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第４の電位とは別の電位である第５の電位（ここではＶ（１，５））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第４の範囲より１つ高い第５の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１６】
また、図４（Ａ）に示すように、電位生成回路１０３で生成される複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち前記第５の電位とは別の電位である第６の電位（ここではＶ（１，６））を書き込みデータ電位として用いてメモリセル１０２のしきい値電圧Ｖｔｈが前記第５の範囲より１つ高い第６の範囲のメモリセルに書き込みを行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【０１１７】
このように電位生成回路１０３で生成されるデータ”１”を書き込む複数の書き込みデータ電位（Ｖ（０，１）〜Ｖ（ｉ，ｊ））のうち、メモリセルのしきい値電圧Ｖｔｈの大小に合わせて、書き込み後のメモリセルのしきい値電圧Ｖｔｈが定められた範囲に収まる電位を選択することで、書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布の幅を小さくすることができる。
【０１１８】
上記では、メモリセル１０２が有するデータが”０”、”１”の２値である例を説明したが、メモリセル１０２が有するデータが３値以上（多値）である場合にも上記構成を適用することができる。書き込み前のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができるので、メモリセルを多値化する場合にも有利である。例えば図４（Ｂ）に示すように、書き込み前（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後（データ”１”、”２”および”３”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができる。その結果、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することができる。
【０１１９】
書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）は、同じデータを書き込む複数の電位のうち隣り合う電位間の電位幅程度に抑えることが可能となる。同じデータを書き込む複数の電位を狭い間隔で生成することで、書き込み後のメモリセルのしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることが可能である。
【０１２０】
図４（Ａ）に示したように、複数のメモリセル１０２のしきい値電圧は、ばらつき（分布幅）を有する場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、同じデータを書き込む場合であっても、書き込みデータ電位として決定される電位が異なる場合がある。
【０１２１】
例えば、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル１０２へデータ”１”を書き込む書き込みデータ電位として決定される電位は、図４（Ａ）に示すように電位Ｖ（１，１）となり、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル１０２へデータ”１”を書き込む書き込みデータ電位として決定される電位は、図４（Ａ）に示すように電位Ｖ（１，６）となる。
【０１２２】
本実施の形態に係る半導体装置では、メモリセル１０２を構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセル１０２のしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０１２３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２４】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図５乃至図１２を参照して説明する。
【０１２５】
＜駆動回路の説明＞
図５は半導体装置のブロック図である。
【０１２６】
駆動回路４０１は、データバッファ４１２、書き込み回路４１１、読み出し回路４１３、コントロール信号生成回路４１６およびスイッチング素子４１９で構成されており、データの書き込み、読み出し、ベリファイ処理を行なう機能を有する。また、駆動回路４０１は各列に設けられている。
【０１２７】
電位生成回路４０３は、ｉ×ｊ（ｉは２以上の整数、ｊは２以上の整数）本の書き込みデータ電位供給線（図１の第１の信号線１２１に相当する）に電気的に接続しており、それぞれの書き込みデータ電位供給線が駆動回路４０１の書き込み回路４１１（１）〜（ｎ）に電気的に接続され、複数の書き込みデータ電位を書き込み回路４１１（１）〜（ｎ）に供給する。なお、ｉはメモリセル４０２に格納することができるデータ（値）の数であり、ｊは１つのデータに対して書き込むことのできる電圧の種類なる。また、ｎは列の数であり、１以上の整数となる。
【０１２８】
メモリセル４０２は、ｍ行×ｎ列で構成されており、各行毎にビット線ＢＬ（１）〜（ｎ）（図１の第２の信号線１２２に相当する）を介して駆動回路４０１（１）〜（ｎ）と電気的に接続されている。メモリセル４０２は、書き込みが実行された場合にビット線ＢＬ（１）〜（ｎ）に供給された電位を記憶し、読み出しが実行されたときに記憶しているデータをビット線ＢＬ（１）〜（ｎ）に出力する。なお、図５では、書き込み用の信号線と読み出し用の信号線とをビット線ＢＬ（１）〜（ｎ）で兼用する例を示したが、書き込み用の信号線と読み出し用の信号線とを別々に設けてもよい。なお、ｍは行の数であり、１以上の整数となる。
【０１２９】
データバッファ４１２（１）〜（ｎ）は、書き込み回路４１１（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）にそれぞれ電気的に接続されている。また、データバッファ４１２（１）〜（ｎ）は、データ入出力線Ｉ／Ｏ（１）〜（ｋ）（ｋは２以上の整数）、アドレス選択信号線ＣＡ（１）〜（ｎ）、書き込みデータ転送信号線ＴＷ、読み出しデータ転送信号線ＴＲにそれぞれ電気的に接続されている。データバッファ４１２（１）〜（ｎ）は、書き込みを行なう場合にアドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ４１２とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）を電気的に接続することで、データ入出力線Ｉ／Ｏ（１）〜（ｋ）から入力されたデータをデータバッファ４１２（１）〜（ｎ）のいずれかに保持する。そして、書き込みデータ転送信号線ＴＷから書き込みデータ転送信号が入力されると、データバッファ４１２（１）〜（ｎ）に保持していたデータを書き込み回路４１１（１）〜（ｎ）に出力する。また、読み出しを行なう場合に読み出しデータ転送信号線ＴＲより読み出しデータ転送信号が入力されると、読み出し回路４１３（１）〜（ｎ）から出力されたデータがデータバッファ４１２（１）〜（ｎ）に保持される。そして、アドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ４１２（１）〜（ｎ）のいずれかがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）と電気的に接続され、データバッファ４１２（１）〜（ｎ）に保持されているデータがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）に出力される。なお、ｋは書き込みデータの情報量を示す１以上の整数で、１つのメモリセルに４値までのデータを格納できる場合をｋ＝２、１つのメモリセルに８値までのデータを格納できる場合をｋ＝３とすることができる。
【０１３０】
書き込み回路４１１（１）〜（ｎ）は、書き込みデータ電位供給線を介して電位生成回路４０３に電気的に接続されている。また、書き込み回路４１１（１）〜（ｎ）は、データバッファ４１２（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）、メモリセル４０２（１，１）〜（ｍ，ｎ）にそれぞれ電気的に接続されている。また、書き込み回路４１１（１）〜（ｎ）には、信号線ＳＰ、信号線ＲＳＴ、信号線ＳＷ、信号線ＣＬＫ、書き込み信号線ＷＲＩＴＥ、読み出し信号線ＲＥＡＤが電気的に接続されている。書き込み回路４１１（１）〜（ｎ）は、読み出し回路４１３から入力された信号ＶＥ（１）〜（ｎ）に応じて書き込みデータ電位供給線の１本を選択してビット線ＢＬ（１）〜（ｎ）と電気的に接続する機能を有する。
【０１３１】
読み出し回路４１３（１）〜（ｎ）は、データバッファ４１２（１）〜（ｎ）、メモリセル４０２（１，１）〜（ｍ，ｎ）、書き込み回路４１１（１）〜（ｎ）に電気的に接続されている。また、読み出し回路４１３（１）〜（ｎ）には、信号線ＰＲＥ、信号線ＴＲＤ、信号線ＣＬＫ、信号線ＲＳＴ２、読み出し信号線ＲＥＡＤが電気的に接続されている。読み出し回路４１３（１）〜（ｎ）は、読み出し信号線ＲＥＡＤから読み出し信号が入力されると、メモリセル４０２（１，１）〜（ｍ，ｎ）のいずれか１行分のデータを読み出す。また、信号線ＴＲＤにパルスが入力されると、読み出したデータをデータバッファ４１２（１）〜（ｎ）にそれぞれ出力し、また、ベリファイ処理が行われると、読み出したデータをスイッチング素子４１９（１）〜（ｎ）にそれぞれ出力する。
【０１３２】
コントロール信号生成回路４１６（１）〜（ｎ）は、スイッチング素子４１９（１）〜（ｎ）と電気的に接続されており、周期が一定のコントロール信号を生成する機能を有する。また、複数のメモリセル１０２のワード線ＷＬ（１）〜（ｍ）（図１１参照）の電位の変化と同期してコントロール信号を生成する機能を有する。
【０１３３】
スイッチング素子４１９（１）〜（ｎ）は、コントロール信号生成回路４１６（１）〜（ｎ）、書き込み回路４１１（１）〜（ｎ）、読み出し回路４１３（１）〜（ｎ）に電気的に接続されている。スイッチング素子４１９（１）〜（ｎ）は、読み出し回路４１３（１）〜（ｎ）からの信号に応じて、コントロール信号生成回路４１６（１）〜（ｎ）から入力されるコントロール信号を、書き込み回路４１１（１）〜（ｎ）に出力する、または停止する機能を有する。
【０１３４】
デコーダ４０４は、アドレス信号線ＣＡｄｄｒ及び、駆動回路４０１のデータバッファ４１２（１）〜（ｎ）に電気的に接続されており、アドレス信号ＣＡｄｄｒに応じてデータの書き込み、読み出しを行なう駆動回路４０１を選択する。
【０１３５】
データバッファ４１２、電位生成回路４０３、書き込み回路４１１、メモリセル４０２、読み出し回路４１３の具体的な回路や動作については以下に説明する。なお、コントロール信号生成回路４１６およびスイッチング素子４１９についての構造や動作の詳細説明はここでは行わないが、既知の技術を用いればよい。
【０１３６】
＜データバッファの説明＞
図６は、図５のデータバッファ４１２の回路の一例を示している。データ入出力線Ｉ／Ｏ（１）〜（ｋ）は、それぞれトランジスタ５０２の各ドレイン電極と電気的に接続され、アドレス選択信号線ＣＡ（ｘ）（ｘは１以上ｎ以下の整数）は、トランジスタ５０２のゲート電極と電気的に接続され、トランジスタ５０２の各ソース電極はラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）の一端とそれぞれが電気的に接続されている。また、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）のもう一端はトランジスタ５０３及び５０４の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ５０３の各ゲート電極は書き込みデータ転送信号線ＴＷと電気的に接続され、トランジスタ５０３の各ソース電極は信号線ＷＤＡ（ｘ，１）〜（ｘ，ｋ）と電気的に接続され、トランジスタ５０４の各ゲート電極は読み出しデータ転送信号線ＴＲと電気的に接続され、トランジスタ５０４の各ソース電極は信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）と電気的に接続される。
【０１３７】
データバッファ４１２の書き込みデータの入力動作について説明する。まず、データ入出力線Ｉ／Ｏ（１）〜（ｋ）より任意の書き込みデータが順次送られる。そのタイミングと同期してアドレス選択信号線ＣＡ（ｘ）に高電位ＶＨ（例えば５Ｖ）が印加されトランジスタ５０２がオン状態となり、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）にデータ入出力線Ｉ／Ｏ（１）〜（ｋ）の情報が保持される。その後、高電位ＶＨが印加されていたアドレス選択信号線ＣＡ（ｘ）は低電位ＶＬ（例えば０Ｖ）が印加され、トランジスタ５０２はオフ状態となる。前記の手順で１〜ｎ列全てのラッチ回路５０１にデータを保持、または書き込みに必要な列のラッチ回路５０１にデータを保持する。次に、書き込みデータ転送信号線ＴＷに高電位ＶＨが印加されてトランジスタ５０３がオン状態となり、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に保持されていた任意のデータが、信号線ＷＤＡ（１，１）〜（ｎ，ｋ）にそれぞれ伝達される。
【０１３８】
次にデータバッファ４１２の読み出しデータの出力動作について説明する。データの読み出しが行われると信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）から読み出しデータが入力される。そのとき、信号線ＴＷは低電位ＶＬとなっており、信号線ＴＲが低電位ＶＬから高電位ＶＨに上昇する。そして、信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）とラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）がそれぞれ電気的に接続され、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に読み出しデータが保持される。そして、信号線ＴＲが高電位ＶＨから低電位ＶＬに減少する。ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に１行分のデータが保持された後、アドレス選択信号線ＣＡ（ｘ）に高電位ＶＨが印加されトランジスタ５０２がオン状態となりラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）が電気的に接続され、ラッチ回路５０１（ｘ，１）〜（ｘ，ｋ）に保持されたデータがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）に順次出力される。
【０１３９】
データバッファ４１２は図６の回路以外でも公知の回路を用いることができる。そのため、図６の回路に限定されることはない。
【０１４０】
＜電位生成回路の説明＞
図７は図５の電位生成回路の一例を示している。電位生成回路４０３は、メモリセル４０２のビット線ＢＬ（ｎ）に印加するための電位を生成する機能を有する。
【０１４１】
はじめに電位生成回路４０３の構成について、図７を参照して説明する。電位生成回路４０３は、電源電位Ｖｄｄ（例えば５Ｖ）と抵抗６０１の一方が電気的に接続され、抵抗６０１の他方と抵抗６１１の一方は電気的に接続され、抵抗６１１の他方と抵抗６２１の一方は電気的に接続され、抵抗６２１の他方は接地され（または低電位が与えられ）、抵抗６０１と抵抗６１１間にボルテージフォロア６０２の入力端、抵抗６０１と抵抗６１１間にボルテージフォロア６１２の入力端が電気的に接続される。また、ボルテージフォロア６０２及び６１２の出力端と接地電位（または低電位）の間には、それぞれ抵抗６０３および抵抗６０５、ならびに抵抗６１３および抵抗６１５が電気的に接続され、ボルテージフォロア６０２の出力端と、抵抗６０３および抵抗６０５の間には、ボルテージフォロア６０４およびボルテージフォロア６０６が電気的に接続されている。また、ボルテージフォロア６１２の出力端と、抵抗６１３および抵抗６１５の間には、ボルテージフォロア６１４およびボルテージフォロア６１６が電気的に接続されている。
【０１４２】
次に、電位生成回路４０３の動作について説明する。電源電位Ｖｄｄが供給されるとボルテージフォロア６０２、６１２の入力端には、抵抗６０１、６１１、６２１の抵抗の総和に対して電源電位Ｖｄｄからそれぞれのボルテージフォロアまでに電気的に接続されている抵抗の比だけ電圧降下した電位が入力される。そして、ボルテージフォロア６０２および６１２の出力電位もボルテージフォロア６０２および６１２の入力電位と同一の電位となる。ボルテージフォロア６０２および６１２の出力電位は、それぞれボルテージフォロア６０４、および６１４に入力され、ボルテージフォロア６０４、および６１４の出力電位はそれぞれ、ボルテージフォロア６０４、および６１４の入力電位と等しい電位がＶ（０，ｊ）およびＶ（ｉ，ｊ）として書き込みデータ電位供給線に出力される。一方、ボルテージフォロア６０２および６１２の出力端と接地電位（または低電位）の間には抵抗６０３、６０５および６１３、６１５が電気的に直列接続され、抵抗６０３と抵抗６０５の間にはボルテージフォロア６０６の入力端が電気的に接続されている。そのため、ボルテージフォロア６０６の入力端には、抵抗６０３および抵抗６０５の抵抗の総和に対してボルテージフォロア６０２の出力端からボルテージフォロア６０６までに電気的に接続されている抵抗の比だけ電圧降下した電位が入力される。そして、ボルテージフォロア６０６の出力端にはボルテージフォロア６０６の入力電位と等しい電位がＶ（ｉ，１）として書き込みデータ電位供給線に出力される。同様の構成で、ボルテージフォロア６１６の出力端にもボルテージフォロア６１６の入力電位と等しい電位がＶ（０，１）として書き込みデータ電位供給線に出力される。
【０１４３】
なお、図７ではデータ”０”（メモリセル１０２に書き込む電位が０Ｖ）を書き込むのにＶ（０，１）〜Ｖ（０，ｊ）のｊ本の書き込みデータ電位供給線を用いているが、図８に示すように、データ”０”の書き込みデータ電位供給線の数を１本とすることができる。これにより、書き込みデータ電位供給線の数が減少するため、配線を減らせる分、メモリセル１０２の占有面積を大きくすることができる。また、データ”ｉ”（メモリセル１０２に書き込む電位が最大）を書き込む場合にのみ書き込みデータ電位供給線を１本とすることで、前記と同様の効果を得ることができる。さらに、データ”０”とデータ”ｉ”を書き込む場合に書き込みデータ電位供給線を１本とすることで、電位生成回路１０３が有する書き込みデータ電位供給線の数を（ｉ−２）×ｊ＋２本とすることもでき、配線を減らせる分、メモリセル１０２の占有面積をより大きくすることができる。
【０１４４】
電位生成回路１０３は図７および図８の回路以外でも公知の回路を用いることができる。そのため、図７および図８の回路に限定されることはない。
【０１４５】
＜書き込み回路の説明＞
図９は、図５の書き込み回路の一例を示している。書き込み回路４１１は複数の書き込みデータ電位供給線のうち１本をビット線（ＢＬ）と電気的に接続し、ビット線（ＢＬ）に書き込みデータ電位を供給する機能を有する。また、図１３には書き込み動作時のタイミングチャートを示す。
【０１４６】
図５に示すデータバッファ４１２（ｘ）と電気的に接続される信号線ＷＤＡ（ｘ，１）〜（ｘ，ｋ）は、デコーダ７０１（ｘ）の入力端と電気的に接続され、デコーダ７０１（ｘ）の各出力端は、トランジスタ７０２の各ソース電極と電気的に接続され、トランジスタ７０２および７０３の各ゲート電極は、インバータ７０４の出力端と電気的に接続され、トランジスタ７０３のソース電極は接地される。インバータ７０４の入力端は、信号線ＳＰと電気的に接続され、トランジスタ７０２および７０３の各ドレイン電極はシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のいずれかに電気的に接続される。また、信号線ＲＳＴは、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）とそれぞれ電気的に接続され、スイッチング素子４１９であるトランジスタ７０６のソース電極はコントロール信号生成回路（図９ではＣＴＲＬと記載）と電気的に接続され、トランジスタ７０６のゲート電極は信号線ＶＥ（ｘ）と電気的に接続され、トランジスタ７０６のドレイン電極はトランジスタ７０５のソース電極と電気的に接続され、トランジスタ７０５のゲート電極はインバータ７０７の出力端と電気的に接続され、インバータ７０７の入力端は信号線ＲＥＡＤと電気的に接続され、トランジスタ７０５のドレイン電極はシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の各入力端と電気的に接続される。また、シフトレジスタ７０８（ｘ，０）の各出力端はトランジスタ７２０（１）〜７２０（ｊ）の各ゲート電極とそれぞれ電気的に接続され、シフトレジスタ７０８（ｘ，１）の各出力端はトランジスタ７３０（１）〜７３０（ｊ）の各ゲート電極とそれぞれ電気的に接続され、シフトレジスタ７０８（ｘ，ｉ）の各出力端はトランジスタ７３０（１）〜７３０（ｊ）の各ゲート電極とそれぞれ電気的に接続される。またトランジスタ７０９のドレイン電極は基準電位供給線Ｖ（ｓｔ）と電気的に接続され、トランジスタ７０９のゲート電極は信号線ＳＷと電気的に接続される。また、各トランジスタ７２０（１）〜７２０（ｊ）、７３０（１）〜７３０（ｊ）、７４０（１）〜７４０（ｊ）のドレイン電極は書き込みデータ電位供給線とそれぞれ電気的に接続され、トランジスタ７２０（１）〜７２０（ｊ）、７３０（１）〜７３０（ｊ）、７４０（１）〜７４０（ｊ）のソース電極は、トランジスタ７１５のドレイン電極に電気的に接続され、トランジスタ７１５のゲート電極は書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ７１５のソース電極はビット線ＢＬ（ｘ）と電気的に接続される。
【０１４７】
なお、各々のデータについて電位の種類が１種類でよい場合については、図１０のように、電位の種類が１種類でよいデータ（ここではデータ”０”）について１本の書き込みデータ電位供給線および１つのスイッチング素子（７２０（１））を設けシフトレジスタ７０８（ｘ，０）を用いない構造としてもよい。
【０１４８】
次に、書き込み回路４１１の動作について図９を用いて説明する。はじめに信号線ＳＰの出力端は低電位ＶＬが印加されており、トランジスタ７０２はオフ状態となり、トランジスタ７０３がオン状態となる。そのため、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のスタートパルスには接地電位が入力され、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の各出力端にはそれぞれ低電位ＶＬ（例えば０Ｖ）が出力され、トランジスタ７２０（１）〜７４０（ｊ）はそれぞれオフ状態となっている。そして、信号線ＲＳＴに高電位ＶＨが印加され、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）がリセット状態となり、その後、信号線ＲＳＴは低電位ＶＬとなる。そして、信号線ＳＷが高電位ＶＨとなりトランジスタ７０９がオン状態となって信号線ＷＢＬ（ｘ）の電位は基準電位Ｖ（ｓｔ）と等しくなり、信号線ＷＲＩＴＥに高電位ＶＨが印加され、トランジスタ７１５がオン状態となって第２の信号線１２２であるビット線ＢＬ（ｘ）の電位もＶ（ｓｔ）となり、メモリセルへの書き込みが行われる。
【０１４９】
メモリセルに基準電位Ｖ（ｓｔ）の書き込みが終了すると、書き込みデータ転送信号線ＴＷに高電位ＶＨが印加され、データバッファ４１２（１）〜（ｎ）（図５参照）に保持されていた書き込みデータが信号線ＷＤＡ（１，１）〜（ｎ，ｋ）を通して書き込み回路４１１（１）〜（ｎ）に入力される。書き込み回路４１１（１）〜（ｎ）に入力された書き込みデータはデコーダ７０１（ｘ）に入力される。デコーダ７０１（ｘ）は書き込みデータに対応する出力端のみ高電位を出力するため、トランジスタ７０２のいずれかのソース電極には高電位が印加される状態となる。
【０１５０】
デコーダ７０１（ｘ）からの書き込みデータが出力されると信号線ＳＰに高電位ＶＨが印加されて、トランジスタ７０３がオフ状態となり、トランジスタ７０２がオン状態となる。そして、デコーダ７０１（ｘ）の出力結果がシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）に入力される。なお、シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）のうちいずれか一つのシフトレジスタには高電位ＶＨ、他のシフトレジスタには低電位ＶＬが入力される。シフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）にデコーダ７０１（ｘ）の出力結果が入力されると、高電位ＶＨが入力されたシフトレジスタ７０８のみ動作を始める。シフトレジスタ７０８が動作すると、出力の最下位の信号線に高電位ＶＨが印加され、それ以外の信号線には低電位ＶＬが印加される。動作しているシフトレジスタ７０８の最下位の信号線に高電位ＶＨが印加されると、シフトレジスタ７０８の出力端と電気的に接続されている複数のトランジスタのうち一つのトランジスタのゲート電極にも高電位が印加される。そしてトランジスタ７２０（１）〜７４０（ｊ）のうちいずれかのゲート電極に高電位ＶＨが印加され、信号線ＷＢＬと書き込みデータ電位供給線のいずれかが電気的に接続され、信号線ＷＢＬは書き込みデータに等しい書き込みデータ電位Ｖ（０，１）〜Ｖ（ｉ，ｊ）のいずれかが供給される。
【０１５１】
信号線ＷＢＬ（ｘ）に書き込みデータ電位が供給された後、信号線ＳＰに低電位ＶＬが印加されてトランジスタ７０２の各ゲート電極およびトランジスタ７０３の各ゲート電極には高電位ＶＨが印加され、トランジスタ７０２はそれぞれオフ状態となり、デコーダ７０１（ｘ）の出力端とシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）の入力端は絶縁状態（非導通状態ともいう）となる。一方でトランジスタ７０３がオン状態となるためシフトレジスタ７０８（ｘ，０）〜（ｘ，ｉ）には接地電位が入力されるが、動作しているシフトレジスタ７０８の出力端は動作開始時の状態を維持する。
【０１５２】
信号線ＷＢＬ（ｘ）に書き込みデータ電位が供給された後に、ベリファイ処理が行われ、各々のメモリセル１０２のしきい値ばらつき分の電位が補正された電位を、１行の複数のメモリセル１０２に書き込む（詳細は、実施の形態１を参照）。そして、他の行についても同様の処理を行う。
【０１５３】
上述のように、デコーダ７０１（ｘ）からのデータを書き込む前に、複数のメモリセル１０２に予め基準電位Ｖ（ｓｔ）を書き込み、ベリファイ処理を行うことで、メモリセルのしきい値Ｖｔｈのばらつきが補正された電位をメモリセルに書き込むことができ、データ書き込み後のメモリセルのしきい値Ｖｔｈのばらつきを小さくすることができる。
【０１５４】
＜メモリセルの説明＞
図１１は、図５のメモリセル４０２（１，１）〜（ｍ，ｎ）を示している。また、図１３は書き込み動作時のタイミングチャートを示しており、図１４には読み出し動作時のタイミングチャートを示す。
【０１５５】
はじめに、メモリセル４０２の構成について説明する。メモリセル４０２（１，１）は、ビット線ＢＬ（１）とＯＳトランジスタ８０１のドレイン電極が電気的に接続され、ＯＳトランジスタ８０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、ＯＳトランジスタ８０１のソース電極とトランジスタ８０３のゲート電極は、容量素子８０４の電極の一方と電気的に接続され、容量素子８０４の電極の他方はワード線ＷＬ（１）に接続される。また、ビット線ＢＬ（１）とトランジスタ８０３のドレイン電極が電気的に接続され、トランジスタ８０３のソース電極と信号線ＶＳＬが電気的に接続されて、１つのメモリセル４０２が構成される。
【０１５６】
次に書き込み動作について説明する。メモリセル４０２にデータが書き込まれるときは、図９の書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨまで上昇し、ビット線ＢＬ（１）〜（ｎ）には書き込みデータ電位が印加される。書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨに上昇すると同時に、ワード線ＷＬ（１）〜（ｍ）のうち書き込み対象となる１行のワード線の電位も高電位ＶＨから低電位ＶＬに減少にする。その後、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）のうち書き込み対象となる１行のワード線の電位も高電位ＶＨまで上昇する。例えば、ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨまで上昇すると、ＯＳトランジスタ８０１のゲート電極及びワード線ＷＬ＿ＯＳ（１）と電気的に接続される１行目の全てのＯＳトランジスタのゲート電極に高電位ＶＨが印加され、各ＯＳトランジスタがオン状態となる。そして、メモリセル４０２のフローティングノード８０２は、ビット線ＢＬ（１）に印加された書き込みデータ電位と同等の電位となる電荷が蓄えられる。そして、ワード線ＷＬ＿ＯＳ（１）が低電位ＶＬとなり、ワード線ＷＬ＿ＯＳ（１）とＯＳトランジスタのゲート電極が電気的に接続される１行目のＯＳトランジスタ全てがオフ状態となる。その後、ワード線ＷＬ（１）に印加される電位が低電位ＶＬから高電位ＶＨに上昇し、同時に信号線ＷＲＩＴＥの電位も高電位ＶＨから低電位ＶＬに減少する。ＯＳトランジスタ８０１は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード８０２に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。
【０１５７】
＜読み出し回路の説明＞
図１２は、図５の読み出し回路の一例を示している。読み出し回路４１３はメモリセル４０２に書き込まれた情報を読み出す機能を有する。また、図１４には読み出し動作時のタイミングチャートを示す。
【０１５８】
読み出し回路４１３においてトランジスタ９０１のソース電極には、低電位ＶＢＬが印加され、トランジスタ９０１のゲート電極は、信号線ＰＲＥと電気的に接続され、トランジスタ９０１のドレイン電極とトランジスタ９０２のソース電極とインバータ９０３の入力端は信号線ＶＥ（ｘ）と電気的に接続され、インバータ９０３の出力端はトランジスタ９０４の各ゲート電極と電気的に接続される。また、トランジスタ９０２のゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続され、トランジスタ９０２のドレイン電極は、ビット線ＢＬ（ｘ）と電気的に接続される。そして、トランジスタ９０４の各ドレイン電極は信号線Ｃ（ｘ，１）〜（ｘ，ｋ）とそれぞれ電気的に接続され、信号線Ｃ（ｘ，１）〜（ｘ，ｋ）はカウンタ９０７（ｘ）の出力端と電気的に接続され、カウンタ９０７（ｘ）の入力端は、信号線ＣＬＫ及び信号線ＲＳＴ２がそれぞれ電気的に接続される。さらに、トランジスタ９０４の各ソース電極は、ラッチ回路９０８（ｘ，１）〜（ｘ，ｋ）の各入力端とそれぞれ対となって電気的に接続され、ラッチ回路９０８（ｘ，１）〜（ｘ，ｋ）の各出力端は、トランジスタ９０５の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ９０５の各ゲート電極は、信号線ＴＲＤとそれぞれ電気的に接続され、トランジスタ９０５の各ソース電極とトランジスタ９０６の各ドレイン電極は、信号線ＲＤＡ（ｘ，１）〜（ｘ，ｋ）とそれぞれ対となって電気的に接続され、トランジスタ９０６の各ゲート電極は信号線ＴＲＤの反転信号が出力される信号線（図中では、ＴＲＤの上部にラインを引いて表現。）とそれぞれ電気的に接続され、トランジスタ９０６の各ソース電極は接地される（または低電位が与えられる）。
【０１５９】
次に、読み出し回路４１３の動作について、図１４を参照して説明する。読み出しまたはベリファイ処理が行なわれると、信号線ＰＲＥが高電位ＶＨとなりトランジスタ９０１がオン状態となり、次に読み出し信号線ＲＥＡＤが高電位ＶＨとなってトランジスタ９０２がオン状態となる。そして、ビット線ＢＬ（ｘ）は低電位ＶＢＬと等しくなる。このとき、トランジスタ９０４のゲート電極には高電位ＶＨが印加され、トランジスタ９０４はオン状態となる。読み出し信号線ＲＥＡＤが高電位ＶＨになると同時に、信号線ＲＳＴ２にもパルスが印加され、カウンタ９０７（ｘ）はリセット状態となり、信号線Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）はそれぞれ低電位ＶＬが出力される。信号線ＲＳＴ２が低電位ＶＬになると同時に信号線ＰＲＥも低電位となり、ビット線ＢＬ（ｘ）は低電位かつフローティングとなる。
【０１６０】
ビット線ＢＬ（ｘ）がフローティング状態になった後、メモリセルのワード線ＷＬ（ｙ）（ｙは１以上ｍ以下の整数）の電位は段階的に減少する。ワード線ＷＬ（ｙ）の電位が減少すると、フローティングノード８０２に書き込まれていたデータによってトランジスタ８０３がオン状態になりビット線ＢＬ（ｘ）の電位は高電位ＶＨとなる。
【０１６１】
カウンタ９０７（ｘ）は信号線ＣＬＫが立ち上がるごとに、出力信号Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）の値を大きくする。なお、ワード線ＷＬ（ｙ）の電位は、図１４に示すように、信号線ＣＬＫの立ち上がりに同期して段階的に減少する。ラッチ回路９０８（１）〜（ｋ）には、トランジスタ９０４がオン状態である限り出力信号Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）と同等の電位がそれぞれのラッチ回路に記憶されるが、メモリセルのデータが読み出されビット線ＢＬ（ｘ）が高電位となると、トランジスタ９０４のゲート電極にはそれぞれ低電位ＶＬが印加されるためトランジスタ９０４はオフ状態となる。そしてラッチ回路９０８（１）〜（ｋ）は、トランジスタ９０４がオフ状態となる前の信号線Ｃ（ｘ，１）〜Ｃ（ｘ，ｋ）のデータを保持する。そして、ラッチ回路９０８（１）〜（ｋ）に保持されたデータは読み出しデータと決定される。
【０１６２】
ワード線ＷＬ（ｙ）が段階的に減少して低電位ＶＬとなると、メモリセルのデータ”０”〜”ｉ”のうちのいずれかのデータが読み出せたことになり、図９のラッチ回路９０８（１）〜（ｋ）には、読み出したデータが保持される。そして信号線ＴＲＤが高電位ＶＨとなり、トランジスタ９０５がそれぞれオン状態、トランジスタ９０６がそれぞれオフ状態になる。そして信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）は、ラッチ回路９０８（１）〜（ｋ）とそれぞれ同じ電位が出力される。なお、信号線ＴＲＤが低電位の間はトランジスタ９０５がオフ状態、トランジスタ９０６がオン状態となり、信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）には接地電位（または低電位）が出力される。また、信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）に読み出したデータを出力した後、信号線ＴＲＤは低電位ＶＬとなり信号線ＲＤＡ（ｘ，１）〜ＲＤＡ（ｘ，ｋ）には接地電位（または低電位）が出力される。
【０１６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６４】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路構成およびその動作について、図１５を参照して説明する。
【０１６５】
＜メモリセルの基本構成＞
図１５（Ａ−１）に示すメモリセルにおいて、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６００のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６００のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６０２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６０２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６００のゲート電極と、トランジスタ１６０２のドレイン電極（またはソース電極）は、容量素子１６０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６０４の電極の他方は電気的に接続されている。
【０１６６】
ここで、トランジスタ１６０２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６０２をオフ状態とすることで、トランジスタ１６００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６０４を有することにより、トランジスタ１６００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１６７】
トランジスタ１６００については、酸化物半導体以外の材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１６８】
また、図１５（Ｂ）に示すように、容量素子１６０４を設けない構成とすることも可能である。
【０１６９】
図１５（Ａ−１）に示すメモリセルでは、トランジスタ１６００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１７０】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６０２がオン状態となる電位にして、トランジスタ１６０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６００のゲート電極、および容量素子１６０４に与えられる。すなわち、トランジスタ１６００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６０２がオフ状態となる電位にして、トランジスタ１６０２をオフ状態とすることにより、トランジスタ１６００のゲート電極に与えられた電荷が保持される（保持）。
【０１７１】
トランジスタ１６０２のオフ電流は極めて小さいから、トランジスタ１６００のゲート電極の電荷は長時間にわたって保持される。
【０１７２】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６００をｎチャネル型とすると、トランジスタ１６００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６００は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１７３】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１６００）のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ１６００のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【０１７４】
開示する発明の一態様に係る半導体装置では、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行え、かつ書き込みを高速化させて行える半導体装置およびその駆動方法を提供することができる。
【０１７５】
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１７６】
次に、情報の書き換え（再度の書き込みともいう）について説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６０２がオン状態となる電位にして、トランジスタ１６０２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６００のゲート電極および容量素子１６０４に与えられる。その後、第４の配線の電位を、トランジスタ１６０２がオフ状態となる電位にして、トランジスタ１６０２をオフ状態とすることにより、トランジスタ１６００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１７７】
このように、開示する発明に係る半導体装置が有するメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０１７８】
なお、図１５（Ａ−１）および図１５（Ｂ）に示す第３の配線は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１５（Ａ−１）および図１５（Ｂ）に示す第２の配線は、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０１７９】
なお、トランジスタ１６０２のドレイン電極（またはソース電極）は、トランジスタ１６００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０２のドレイン電極（またはソース電極）とトランジスタ１６００のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６０２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６０２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６０２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６０２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１８０】
例えば、トランジスタ１６０２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６０４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１８１】
また、開示する発明の半導体装置が有するメモリセルにおいては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１８２】
図１５（Ａ−１）に示すメモリセルは、当該メモリセルを構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１５（Ａ−２）のように考えることが可能である。つまり、図１５（Ａ−２）では、トランジスタ１６００および容量素子１６０４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６０４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６０４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１８３】
トランジスタ１６０２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６０２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６０２のオフ電流によって決定されることになる。
【０１８４】
逆に、当該条件を満たさない場合には、トランジスタ１６０２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６０２のオフ電流以外のリーク電流（例えば、トランジスタ１６００におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示するメモリセルは、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【０１８５】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１８６】
このように、上述の関係を満たすことで、より好適なメモリセルを有する半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６００のゲート絶縁層や容量素子１６０４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１８７】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【０１８８】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１８９】
一方、本実施の形態に係る半導体装置が有するメモリセルは、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１９０】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０１９１】
さらに、容量素子１６０４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６００を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６０４を構成する絶縁層の面積Ｓ１と、トランジスタ１６００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）（望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上））を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６０４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６０４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１９２】
このような構成を併せて用いることで、開示する発明に係る半導体装置が有するメモリセルの、より一層の高集積化が可能である。
【０１９３】
なお、半導体装置が有するメモリセルの記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６００のゲート電極に与えることで、多値化を実現することができる。
【０１９４】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタ１６０２はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１９５】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリセルを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０１９６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１９７】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１９８】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１９９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２００】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１６を用いて説明する。ここでは、記憶装置の一例について説明する。
【０２０１】
図１６（Ａ）、図１６（Ｂ）および図１６（Ｃ）は、図１５（Ａ−１）に示す半導体装置（以下、メモリセルとも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図１６（Ａ）および図１６（Ｂ）は、メモリセルが直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１６（Ｃ）は、メモリセルが並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２０２】
図１６（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセルを有する。図１６（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２０３】
各メモリセル（代表として、メモリセル１７５０（ｉ）を考える。ここで、ｉは１以上ｍ以下の整数）において、トランジスタ１７００（ｉ）のゲート電極と、トランジスタ１７１０（ｉ）のドレイン電極（またはソース電極）と、容量素子１７２０（ｉ）の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１７１０（ｉ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ１７１０（ｉ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子１７２０（ｉ）の電極の他方は電気的に接続されている。
【０２０４】
また、メモリセル１７５０（ｉ）が有するトランジスタ１７００（ｉ）のソース電極は、隣接するメモリセル１７５０（ｉ−１）が有するトランジスタ１７００（ｉ−１）のドレイン電極と電気的に接続され、メモリセル１７５０（ｉ）が有するトランジスタ１７００（ｉ）のドレイン電極は、隣接するメモリセル１７５０（ｉ＋１）が有するトランジスタ１７００（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（１）が有するトランジスタ１７００（１）のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（ｍ）が有するトランジスタ１７００（ｍ）のソース電極は、ソース線ＳＬと電気的に接続される。
【０２０５】
メモリセル１７５０（１）が有するトランジスタ１７００（１）は、選択トランジスタを介してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（１）が接続される。また、メモリセル１７５０（ｍ）が有するトランジスタ１７００（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（２）が接続される。
【０２０６】
図１６（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行（例えば第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ１７１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１７１０（ｉ）をオン状態にする。これにより、指定した行のトランジスタ１７００（ｉ）のゲート電極に第１信号線Ｓ１（ｉ）の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２０７】
また、読み出し動作は次のように行われる。読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ１７００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ１７００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１７００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１７００（１）〜１７００（ｍ）のうち、読み出しを行う行のトランジスタ１７００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２０８】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１７００（ｉ））のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ１７００（ｉ）のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
【０２０９】
開示する発明の一態様に係る半導体装置では、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２１０】
なお、図１６（Ａ）に示す第１信号線Ｓ１は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１６（Ａ）に示すビット線ＢＬは、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０２１１】
図１６（Ｂ）に示す半導体装置は、図１６（Ａ）と一部構成が異なる半導体装置である。
【０２１２】
図１６（Ｂ）に示す半導体装置と図１６（Ａ）に示す半導体装置との相違点の一として、図１６（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル１７５０（１）が有するトランジスタ１７００（１）のドレイン電極とが、選択トランジスタ１７３０を介して電気的に接続されている点が挙げられる。選択トランジスタ１７３０はゲート電極において、選択トランジスタ１７３０のオンオフを切り替えるための選択線Ｇ（１）と電気的に接続されている。
【０２１３】
また、図１６（Ｂ）に示す半導体装置と図１６（Ａ）に示す半導体装置との相違点の一として、図１６（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ１７１０はソース電極（またはドレイン電極）が第１信号線Ｓ１に接続されているのに対して、図１６（Ｂ）に示す半導体装置においては、各メモリセルのトランジスタ１７１０は直列に接続されている点が挙げられる。つまり、メモリセル１７５０（ｉ）が有するトランジスタ１７１０（ｉ）のソース電極は、隣接するメモリセル１７５０（ｉ−１）が有するトランジスタ１７１０（ｉ−１）のドレイン電極と電気的に接続され、メモリセル１７５０（ｉ）が有するトランジスタ１７１０（ｉ）のドレイン電極は、隣接するメモリセル１７５０（ｉ＋１）が有するトランジスタ１７１０（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７５０（１）が有するトランジスタ１７１０（１）のソース電極は、第１信号線Ｓ１と電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ１７１０（ｉ）のドレイン電極（またはソース電極）は、図１６（Ａ）に示す半導体装置と同様に、トランジスタ１７００（ｉ）のゲート電極と、容量素子１７２０（ｉ）の電極の一方と電気的に接続される。
【０２１４】
図１６（Ｂ）に示す半導体装置の他の部分の構成については、図１６（Ａ）に示す半導体装置と同様なので、詳細については上述の記載を参照することができる。
【０２１５】
なお、図１６（Ｂ）に示す半導体装置において、第１信号線Ｓ１とビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、第１信号線Ｓ１とビット線ＢＬを同一の配線とする構成としても良い。
【０２１６】
図１６（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。
【０２１７】
書き込み動作は、行ごとに第１行から第ｍ行まで順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込みを行う場合には、書き込みを行う行（第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ１７１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１７１０（ｉ）をオン状態にする。ここで、トランジスタ１７１０（ｉ）と第１信号線Ｓ１との間にトランジスタ１７１０（１）からトランジスタ１７１０（ｉ−１）が存在する場合には、書き込みを行う行までのトランジスタ１７１０（１）から１７１０（ｉ−１）もオン状態として、書き込みを行う行のメモリセル１７５０（ｉ）に第１信号線Ｓ１の電位が与えられるようにする。これにより、指定した行のトランジスタ１７００（ｉ）のゲート電極に第１信号線Ｓ１（ｉ）の電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第２信号線Ｓ２（ｉ）の電位をＧＮＤに固定すると、トランジスタ１７００（ｉ）のゲート電極に蓄積された電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き込むことができる。
【０２１８】
なお、図１６（Ｂ）に示す半導体装置では、各メモリセル１７５０を構成するトランジスタ１７１０を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第１行から第ｍ行まで順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。
【０２１９】
また、読み出し動作は次のように行われる。まず、選択線Ｇ１に電位を与えることにより、選択トランジスタをオンにする。なお、選択線Ｇ１に接続される選択トランジスタと、選択線Ｇ２に接続される選択トランジスタがある場合には、２つのトランジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ１７００（ｉ）のゲート電極に与えられた電位によらず、読み出しを行う行以外のトランジスタ１７００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１７００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１７００（１）〜１７００（ｍ）のうち、読み出しを行う行のトランジスタ１７００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１７００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２０】
図１６（Ｂ）に示す半導体装置においても、実施の形態１において図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２２１】
なお、図１６（Ｂ）に示す第１信号線Ｓ１は、実施の形態１において図１に示す第２の信号線１２２に相当する。図１６（Ｂ）に示すビット線ＢＬは、実施の形態１において図１に示す第３の信号線１２５に相当する。
【０２２２】
図１６（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１をそれぞれｎ本有し、第２信号線Ｓ２およびワード線ＷＬをそれぞれｍ本有し、複数のメモリセル１７５０（１，１）〜１７５０（ｍ，ｎ）を有する。
【０２２３】
各メモリセル（代表として、メモリセル１７５０（ｉ，ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ１７００（ｉ，ｊ）のゲート電極と、トランジスタ１７１０（ｉ，ｊ）のドレイン電極（またはソース電極）と、容量素子１７２０（ｉ，ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（ｊ）とトランジスタ１７００（ｉ，ｊ）のソース電極とは、電気的に接続され、ビット線ＢＬ（ｊ）とトランジスタ１７００（ｉ，ｊ）のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１（ｊ）とトランジスタ１７１０（ｉ，ｊ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ１７１０（ｉ，ｊ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子１７２０（ｉ，ｊ）の電極の他方は電気的に接続されている。
【０２２４】
図１６（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１６（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行のメモリセル（ｉ，１）〜（ｉ，ｎ））以外のワード線ＷＬに、トランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ１７００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１７００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによってトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１７００（ｉ，１）〜（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることになる。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２５】
図１６（Ｃ）に示す半導体装置においても、図１乃至図５に示したように、書き込みデータ電位が順次別の電位に変更され、書き込み、読み出し、ベリファイ処理が行われ、複数のメモリセルの書き込みデータ電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
【０２２６】
なお、図１６（Ｃ）に示す第１信号線Ｓ１は、図１に示す第２の信号線１２２に相当する。図１６（Ｃ）に示すビット線ＢＬは、図１に示す第３の信号線１２５に相当する。
【０２２７】
なお、上記においては、各メモリセル１７５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ１７００のゲート電極に与える電位を３種類以上用意して、各メモリセル１７５０が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ１７００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２８】
図１６において、第１信号線Ｓ１とビット線ＢＬは、兼用してもよい。第１信号線Ｓ１とビット線ＢＬを兼用することにより、配線数を低減することができる。また、図１６（Ｃ）において、ソース線ＳＬは共通化してもよい。
【０２２９】
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリセルを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
【０２３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成およびその作製方法について、図１７乃至図２１、図２２を参照して説明する。
【０２３２】
＜メモリセルの断面構成及び平面図＞
図１７は、半導体装置が有するメモリセルの構成の一例である。図１７（Ａ）には半導体装置が有するメモリセルの断面を、図１７（Ｂ）には半導体装置が有するメモリセルの平面を、それぞれ示す。図１７（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１８６０を有し、上部に第２の半導体材料を用いたトランジスタ１８６２を有する。また、図１７に示す半導体装置は、トランジスタ１８６０とトランジスタ１８６２と容量素子１８６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
【０２３３】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が非常に小さいという特性により長時間の電荷保持を可能とする。
【０２３４】
トランジスタ１８６０およびトランジスタ１８６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１８６０およびトランジスタ１８６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１８６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２３５】
トランジスタ１８６０は、半導体材料（例えば、シリコンなど）を含む基板１８００に設けられたチャネル形成領域１８１６と、チャネル形成領域１８１６を挟むように設けられた不純物領域１８２０（ソース領域またはドレイン領域とも記す）と、不純物領域１８２０に接する金属化合物領域１８２４と、チャネル形成領域１８１６上に設けられたゲート絶縁層１８０８と、ゲート絶縁層１８０８上に設けられたゲート電極１８１０と、を有する。なお、図１７において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２３６】
トランジスタ１８６０の金属化合物領域１８２４の一部には、電極１８２６が接続されている。ここで、電極１８２６は、トランジスタ１８６０のソース電極やドレイン電極として機能する。また、基板１８００上にはトランジスタ１８６０を囲むように素子分離絶縁層１８０６が設けられており、トランジスタ１８６０上に絶縁層１８２８が設けられている。なお、高集積化を実現するためには、図１７に示すように、トランジスタ１８６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１８６０の特性を重視する場合には、ゲート電極１８１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１８２０を設けても良い。
【０２３７】
トランジスタ１８６２は、絶縁層１８２８などの上に設けられた酸化物半導体層１８４４と、酸化物半導体層１８４４と電気的に接続されているソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂと、酸化物半導体層１８４４、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂ、を覆うゲート絶縁層１８４６と、ゲート絶縁層１８４６上に酸化物半導体層１８４４と重畳するように設けられたゲート電極１８４８ａと、を有する。
【０２３８】
ここで、トランジスタ１８６２に用いられる酸化物半導体層１８４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層１８４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１８４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１８４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１８４４を用いることで、極めて優れたオフ電流特性のトランジスタ１８６２を得ることができる。
【０２３９】
なお、トランジスタ１８６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【０２４０】
容量素子１８６４は、ソース電極またはドレイン電極１８４２ａ、ゲート絶縁層１８４６、および導電層１８４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１８４２ａは、容量素子１８６４の一方の電極として機能し、導電層１８４８ｂは、容量素子１８６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１８４４とゲート絶縁層１８４６とを積層させる場合には、ソース電極またはドレイン電極１８４２ａと、導電層１８４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１８６４を設けない構成とすることもできる。
【０２４１】
なお、トランジスタ１８６２および容量素子１８６４において、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１８４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１８４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０２４２】
トランジスタ１８６２および容量素子１８６４の上には絶縁層１８５０および絶縁層１８５２が設けられている。そして、ゲート絶縁層１８４６、絶縁層１８５０、絶縁層１８５２などに形成された開口には、電極１８５４が設けられ、絶縁層１８５２上には、電極１８５４と接続する配線１８５６が形成される。なお、図１７では電極１８２６および電極１８５４を用いて、金属化合物領域１８２４、ソース電極またはドレイン電極１８４２ｂ、および配線１８５６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極１８４２ｂを直接、金属化合物領域１８２４に接触させても良い。または、配線１８５６を直接、ソース電極またはソース電極またはドレイン電極１８４２ｂに接触させても良い。
【０２４３】
また、図１７において、金属化合物領域１８２４とソース電極またはドレイン電極１８４２ｂを接続する電極１８２６と、ソース電極またはドレイン電極１８４２ｂと配線１８５６を接続する電極１８５４とは重畳して配置されている。つまり、トランジスタ１８６０のソース電極やドレイン電極として機能する電極１８２６と、トランジスタ１８６２のソース電極またはドレイン電極１８４２ｂと、が接する領域は、トランジスタ１８６２のソース電極またはドレイン電極１８４２ｂと、メモリセルの一と他のメモリセルとを接続する電極１８５４と、が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２４４】
また、図１７において、トランジスタ１８６０と、トランジスタ１８６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１８６２や容量素子１８６４が、トランジスタ１８６０と重畳するように設けられている。例えば、容量素子１８６４の導電層１８４８ｂは、トランジスタ１８６０のゲート電極１８１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０２４５】
＜半導体装置が有するメモリセルの作製方法＞
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１８６０の作製方法について図１８および図１９を参照して説明し、その後、上部のトランジスタ１８６２および容量素子１８６４の作製方法について図２０および図２１を参照して説明する。
【０２４６】
＜下部のトランジスタの作製方法＞
下部のトランジスタ１８６０の作製方法について、図１８および図１９を参照して説明する。
【０２４７】
まず、半導体材料を含む基板１８００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１８００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０２４８】
半導体材料を含む基板１８００として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０２４９】
基板１８００上には、素子分離絶縁層を形成するためのマスクとなる保護層１８０２を形成する（図１８（Ａ）参照）。保護層１８０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１８００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２５０】
次に、上記の保護層１８０２をマスクとしてエッチングを行い、保護層１８０２に覆われていない領域（露出している領域）の、基板１８００の一部を除去する。これにより他の半導体領域と分離された半導体領域１８０４が形成される（図１８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０２５１】
次に、半導体領域１８０４を覆うように絶縁層を形成し、半導体領域１８０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１８０６を形成する（図１８（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１８０４の形成後、または、素子分離絶縁層１８０６の形成後には、上記保護層１８０２を除去する。
【０２５２】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０２５３】
なお、素子分離絶縁層１８０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０２５４】
次に、半導体領域１８０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０２５５】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１８０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２５６】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０２５７】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１８０８、ゲート電極１８１０を形成する（図１８（Ｃ）参照）。
【０２５８】
次に、半導体領域１８０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１８１６および不純物領域１８２０を形成する（図１８（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０２５９】
なお、ゲート電極１８１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０２６０】
次に、ゲート電極１８１０、不純物領域１８２０等を覆うように金属層１８２２を形成する（図１９（Ａ）参照）。当該金属層１８２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１８２２は、半導体領域１８０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０２６１】
次に、熱処理を施して、上記金属層１８２２と半導体材料とを反応させる。これにより、不純物領域１８２０に接する金属化合物領域１８２４が形成される（図１９（Ａ）参照）。なお、ゲート電極１８１０として多結晶シリコンなどを用いる場合には、ゲート電極１８１０の金属層１８２２と接触する部分にも、金属化合物領域が形成されることになる。
【０２６２】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１８２４を形成した後には、金属層１８２２は除去する。
【０２６３】
次に、金属化合物領域１８２４の一部と接する領域に、電極１８２６を形成する（図１９（Ｂ）参照）。電極１８２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０２６４】
次に、上述の工程により形成された各構成を覆うように、絶縁層１８２８を形成する（図１９（Ｃ）参照）。絶縁層１８２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１８２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１８２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１８２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１８２８の単層構造としているが、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。
【０２６５】
なお、電極１８２６は、絶縁層１８２８を形成した後に、絶縁層１８２８に金属化合物領域１８２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０２６６】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１８２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２６７】
以上により、半導体材料を含む基板１８００を用いたトランジスタ１８６０が形成される（図１９（Ｃ）参照）。このようなトランジスタ１８６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０２６８】
その後、トランジスタ１８６２および容量素子１８６４の形成前の処理として、絶縁層１８２８にＣＭＰ処理を施して、ゲート電極１８１０および電極１８２６の上面を露出させる（図１９（Ｄ）参照）。ゲート電極１８１０および電極１８２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１８６２の特性を向上させるために、絶縁層１８２８の表面は可能な限り平坦にしておくことが望ましく、絶縁層１８２８の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【０２６９】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０２７０】
なお、絶縁層１８２８を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０２７１】
また、絶縁層１８２８を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０２７２】
なお、絶縁層１８２８を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である絶縁層１８２８に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第２の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。ＣＭＰ処理では絶縁層１８２８を研磨する際にスラリー等の溶液を使用するため、処理後には十分な洗浄処理および乾燥処理を行うことが好ましい。
【０２７３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２７４】
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１８６２および容量素子１８６４の作製方法について、図２０および図２１を参照して説明する。
【０２７５】
まず、ゲート電極１８１０、電極１８２６、絶縁層１８２８などの上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸化物半導体層１８４４を形成する（図２０（Ａ）参照）。なお、酸化物半導体膜を形成する前に、ゲート電極１８１０、電極１８２６、絶縁層１８２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２７６】
酸化物半導体膜に用いる材料としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０２７７】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０２７８】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０２７９】
また、酸化物半導体膜の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
【０２８０】
酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０２８１】
本実施の形態では、スパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜を形成する場合について説明するが、前述の酸化物半導体膜をスパッタリング法以外を用いて形成しても良い。
【０２８２】
なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットの組成比を有するターゲットを用いることもできる。
【０２８３】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２８４】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料膜の成膜に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。
【０２８５】
なお、ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体膜を成膜することが可能である。
【０２８６】
酸化物半導体膜をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体膜の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。被処理物を熱しながら酸化物半導体膜を成膜することにより、酸化物半導体膜に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水分などの不純物を除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
【０２８７】
酸化物半導体膜を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体膜を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０２８８】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面（例えば絶縁層１８２８の表面）の付着物を除去するのが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０２８９】
また、酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２９０】
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２９１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２９２】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２９３】
上述のように成膜された酸化物半導体層１８４４は、非単結晶構造をとる場合がある。ここで、非単結晶構造とは、非晶質構造、微結晶（マイクロクリスタル、ナノクリスタルなど）構造、多結晶構造、非晶質中に微結晶や多結晶が含まれる構造、非晶質構造の表面に微結晶や多結晶が形成された構造などをいう。
【０２９４】
なお、前述の方法により形成された酸化物半導体層１８４４には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０２９５】
酸化物半導体層１８４４に第１の加熱処理を行うことで、酸化物半導体層１８４４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２９６】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２９７】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２９８】
また、第１の加熱処理を行った酸化物半導体層１８４４に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層１８４４中に酸素を供給して、第１の加熱処理の際に酸化物半導体層１８４４中に生じた酸素欠損を補う目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層１８４４を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２９９】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０３００】
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０３０１】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。よって、当該トランジスタは、信頼性が高い。
【０３０２】
ＣＡＡＣ―ＯＳ膜は、酸化物半導体膜を成膜する際に被処理物を加熱しながら成膜することにより得ることができる。例えば、基板温度を１５０℃以上４５０℃以下とすればよく、好ましくは、基板温度を２００℃以上３５０℃以下とすればよい。また、成膜時の雰囲気は酸化性雰囲気、不活性雰囲気または減圧雰囲気で行えばよく、より好ましくは酸素雰囲気で行えばよい。さらに好ましくは１００％酸素雰囲気で行うことが好ましい。酸素雰囲気で成膜処理を行うことにより、成膜される酸化物半導体膜の結晶性が向上する。なお、ＣＡＡＣ―ＯＳ膜の具体的な内容については、実施の形態６にて記載する。
【０３０３】
次に、酸化物半導体層１８４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成する（図２０（Ｂ）参照）。
【０３０４】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０３０５】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂへの加工が容易であるというメリットがある。
【０３０６】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウム錫酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０３０７】
導電層のエッチングは、形成されるソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１８４６の被覆性を向上し、段切れを防止することができる。
【０３０８】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１８４２ａ、およびソース電極またはドレイン電極１８４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０３０９】
次に、ソース電極またはドレイン電極１８４２ａ、１８４２ｂを覆い、かつ、酸化物半導体層１８４４の一部と接するように、ゲート絶縁層１８４６を形成する（図２０（Ｃ）参照）。
【０３１０】
ゲート絶縁層１８４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１８４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層１８４６は、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層１８４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０３１１】
ゲート絶縁層１８４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層１８４６に水素、水などの不純物が含まれると、後に形成される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体膜のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１８４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０３１２】
なお、酸化物半導体層１８４４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１８４４と接するゲート絶縁層１８４６を形成する場合には、酸化物半導体層１８４４との界面の状態を良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層１８４４と酸化ガリウムを用いたゲート絶縁層１８４６を接して設けることにより、酸化物半導体層１８４４とゲート絶縁層１８４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層１８４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１８４４の水の浸入防止という点においても好ましい。
【０３１３】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１８４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１８４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０３１４】
また、ゲート絶縁層１８４６は、酸素を化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層１８４６として酸化ガリウムを用いた場合、化学量論的組成比はＧａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。
【０３１５】
なお、酸化物半導体膜の成膜後、酸化物半導体層１８４４の形成後、またはゲート絶縁層１８４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層１８４４やゲート絶縁膜に含まれる酸素を、化学量論的組成比より多くすることができる。
【０３１６】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０３１７】
ゲート絶縁層１８４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１８４４に接する膜、例えばゲート絶縁層１８４６が酸素を含む場合、酸化物半導体層１８４４に酸素を供給し、該酸化物半導体層１８４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層１８４４に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０３１８】
なお、本実施の形態では、ゲート絶縁層１８４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０３１９】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１８４４を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０３２０】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１８４８ａおよび導電層１８４８ｂを形成する（図２０（Ｄ）参照）。
【０３２１】
ゲート電極１８４８ａおよび導電層１８４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１８４８ａおよび導電層１８４８ｂは、単層構造としても良いし、積層構造としても良い。
【０３２２】
次に、ゲート絶縁層１８４６、ゲート電極１８４８ａ、および導電層１８４８ｂ上に、絶縁層１８５０および絶縁層１８５２を形成する（図２１（Ａ）参照）。絶縁層１８５０および絶縁層１８５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１８５０および絶縁層１８５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１８５０および絶縁層１８５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１８５０および絶縁層１８５２の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０３２３】
次に、ゲート絶縁層１８４６、絶縁層１８５０および絶縁層１８５２に、ソース電極またはドレイン電極１８４２ｂにまで達する開口１８５３を形成する。その後、開口１８５３にソース電極またはドレイン電極１８４２ｂと接する電極１８５４を形成し、絶縁層１８５２上に電極１８５４に接する配線１８５６を形成する（図２１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０３２４】
電極１８５４は、例えば、開口１８５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０３２５】
より具体的には、例えば、開口１８５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１８５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１８４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０３２６】
なお、上記導電層の一部を除去して電極１８５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１８５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１８５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１８５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０３２７】
配線１８５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターン形成処理することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１８４２ａ、１８４２ｂなどと同様である。
【０３２８】
以上により、トランジスタ１８６０、トランジスタ１８６２、および容量素子１８６４を含む半導体装置が完成する（図２１（Ｂ）参照）。
【０３２９】
また、酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１７（Ｄ）のトランジスタ１８６２に酸化物導電層を設けたトランジスタ２２４１およびトランジスタ２２４２を図２２（Ａ）および（Ｂ）に示す。
【０３３０】
図２２（Ａ）（Ｂ）のトランジスタ２２４１、２２４２は、酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層２２０４ａ、２２０４ｂが形成されている。図２２（Ａ）（Ｂ）のトランジスタ２２４１、２２４２は作製工程により酸化物導電層２２０４ａ、２２０４ｂの形状が異なる例である。
【０３３１】
図２２（Ａ）のトランジスタ２２４１では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１８４４と酸化物導電膜を形成する。酸化物半導体層１８４４及び酸化物導電膜上にソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成した後、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層２２０４ａ、２２０４ｂを形成する。
【０３３２】
図２２（Ｂ）のトランジスタ２２４２では、酸化物半導体層１８４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層２２０４ａ、２２０４ｂ、ソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂを形成する。
【０３３３】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０３３４】
酸化物導電層２２０４ａ、酸化物導電層２２０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０３３５】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１８４４とソース電極またはドレイン電極１８４２ａ、ソース電極またはドレイン電極１８４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ２２４１、２２４２が高速動作をすることができる。
【０３３６】
また、酸化物半導体層１８４４、酸化物導電層２２０４ｂ、ソース電極またはドレイン電極１８４２ａ、１８４２ｂの構成とすることによって、トランジスタ２２４１、２２４２の耐圧を向上させることができる。
【０３３７】
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を用いたトランジスタに比べて作製工程が少ない。
【０３３８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３３９】
（実施の形態６）
本実施の形態では、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜の構造等についての具体的な内容の説明を行う。
【０３４０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０３４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０３４２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０３４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０３４４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０３４５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部構造について図２４乃至図２６を用いて詳細に説明する。なお、特に断りがない限り、図２４乃至図２６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２４において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０３４６】
図２４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図２４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２４（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２４（Ａ）に示すサブユニットは電荷が０である。
【０３４７】
図２４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２４（Ｂ）に示す構造をとりうる。図２４（Ｂ）に示すサブユニットは電荷が０である。
【０３４８】
図２４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図２４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２４（Ｃ）に示すサブユニットは電荷が０である。
【０３４９】
図２４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２４（Ｄ）に示すサブユニットは電荷が＋１となる。
【０３５０】
図２４（Ｅ）に、２個のＺｎを含むサブユニットを示す。図２４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２４（Ｅ）に示すサブユニットは電荷が−１となる。
【０３５１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０３５２】
ここで、これらのサブユニット同士結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０３５３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０３５４】
図２５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図２５（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図２５（Ｃ）は、図２５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３５５】
図２５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２５（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
【０３５６】
図２５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０３５７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２４（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３５８】
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図２５（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３５９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
【０３６０】
例えば、図２６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。
【０３６１】
図２６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０３６２】
図２６（Ｂ）に３つのグループで構成されるユニットを示す。なお、図２６（Ｃ）は、図２６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３６３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０３６４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図２６（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
【０３６５】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２３を用いて説明する。本実施の形態では、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３６６】
図２３（Ａ）は、携帯型の情報端末であり、筐体２３０１、筐体２３０２、第１の表示部２３０３ａ、第２の表示部２３０３ｂなどによって構成されている。筐体２３０１と筐体２３０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３６７】
なお、第１の表示部２３０３ａはタッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部２３０３ａに表示される選択ボタン２３０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部２３０３ａにはキーボード２３０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０３６８】
また、図２３（Ａ）に示す携帯型の情報端末は、図２３（Ａ）の右図のように、第１の表示部２３０３ａ及び第２の表示部２３０３ｂのうち、一方を取り外すことができる。第１の表示部２３０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体２３０２を持ち、他方の手で操作することができるため便利である。
【０３６９】
図２３（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３７０】
また、図２３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３７１】
さらに、図２３（Ａ）に示す筐体２３０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０３７２】
図２３（Ｂ）は、電子ペーパーを実装した電子書籍２３１０であり、筐体２３１１と筐体２３１２の２つの筐体で構成されている。筐体２３１１および筐体２３１２には、それぞれ表示部２３１３および表示部２３１４が設けられている。筐体２３１１と筐体２３１２は、軸部２３１５により接続されており、該軸部２３１５を軸として開閉動作を行うことができる。また、筐体２３１１は、電源２３１６、操作キー２３１７、スピーカー２３１８などを備えている。筐体２３１１、筐体２３１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３７３】
図２３（Ｃ）は、テレビジョン装置であり、筐体２３２１、表示部２３２２、スタンド２３２３などで構成されている。テレビジョン装置２３２０の操作は、筐体２３２１が備えるスイッチや、リモコン操作機２３２４により行うことができる。筐体２３２１およびリモコン操作機２３２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３７４】
図２３（Ｄ）は、携帯情報端末（ＰＤＡ）であり、本体２３３０には、表示部２３３１と、外部インターフェイス２３３２と、操作ボタン２３３３等が設けられている。また、携帯情報端末を操作するスタイラス２３３４などを備えている。本体２３３０内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３７５】
図２３（Ｅ）は、デジタルカメラであり、本体２３４１、表示部２３４２、接眼部２３４３、操作スイッチ２３４４、表示部２３４５、バッテリー２３４６などによって構成されている。本体２３４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３７６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０３７７】
１０１ 駆動回路
１０２ メモリセル
１０３ 電位生成回路
１１１ 書き込み回路
１１２ データバッファ
１１３ 読み出し回路
１１６ コントロール信号生成回路
１１９ スイッチング素子
１２１ 第１の信号線
１２２ 第２の信号線
１２５ 第３の信号線
２０１ ＯＳトランジスタ
２０２ フローティングノード
２０３ トランジスタ
２０４ 容量素子
４０１ 駆動回路
４０２ メモリセル
４０３ 電位生成回路
４０４ デコーダ
４１１ 書き込み回路
４１２ データバッファ
４１３ 読み出し回路
４１６ コントロール信号生成回路
４１９ スイッチング素子
５０１ ラッチ回路
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
６０１ 抵抗
６０２ ボルテージフォロア
６０３ 抵抗
６０４ ボルテージフォロア
６０５ 抵抗
６０６ ボルテージフォロア
６１１ 抵抗
６１２ ボルテージフォロア
６１３ 抵抗
６１４ ボルテージフォロア
６１５ 抵抗
６１６ ボルテージフォロア
６２１ 抵抗
７０１ デコーダ
７０２ トランジスタ
７０３ トランジスタ
７０４ インバータ
７０５ トランジスタ
７０６ トランジスタ
７０７ インバータ
７０８ シフトレジスタ
７０９ トランジスタ
７１５ トランジスタ
７２０ トランジスタ
７３０ トランジスタ
８０１ ＯＳトランジスタ
８０２ フローティングノード
８０３ トランジスタ
８０４ 容量素子
９０１ トランジスタ
９０２ トランジスタ
９０３ インバータ
９０４ トランジスタ
９０５ トランジスタ
９０６ トランジスタ
９０７ カウンタ
９０８ ラッチ回路
１６００ トランジスタ
１６０２ トランジスタ
１６０３ トランジスタ
１６０４ 容量素子
１７００ トランジスタ
１７１０ トランジスタ
１７２０ 容量素子
１７３０ 選択トランジスタ
１７５０ メモリセル
１８００ 基板
１８０２ 保護層
１８０４ 半導体領域
１８０６ 素子分離絶縁層
１８０８ ゲート絶縁層
１８１０ ゲート電極
１８１６ チャネル形成領域
１８２０ 不純物領域
１８２２ 金属層
１８２４ 金属化合物領域
１８２６ 電極
１８２８ 絶縁層
１８４２ａ ソース電極またはドレイン電極
１８４２ｂ ソース電極またはドレイン電極
１８４４ 酸化物半導体層
１８４６ ゲート絶縁層
１８４８ ゲート電極
１８４８ａ ゲート電極
１８４８ｂ 導電層
１８５０ 絶縁層
１８５２ 絶縁層
１８５３ 開口
１８５４ 電極
１８５６ 配線
１８６０ トランジスタ
１８６２ トランジスタ
１８６４ 容量素子
２２０４ａ 酸化物導電層
２２０４ｂ 酸化物導電層
２２４１ トランジスタ
２２４２ トランジスタ
２３０１ 筐体
２３０２ 筐体
２３０３ａ 第１の表示部
２３０３ｂ 第２の表示部
２３０４ 選択ボタン
２３０５ キーボード
２３１０ 電子書籍
２３１１ 筐体
２３１２ 筐体
２３１３ 表示部
２３１４ 表示部
２３１５ 軸部
２３１６ 電源
２３１７ 操作キー
２３１８ スピーカー
２３２０ テレビジョン装置
２３２１ 筐体
２３２２ 表示部
２３２３ スタンド
２３２４ リモコン操作機
２３３０ 本体
２３３１ 表示部
２３３２ 外部インターフェイス
２３３３ 操作ボタン
２３３４ スタイラス
２３４１ 本体
２３４２ 表示部
２３４３ 接眼部
２３４４ 操作スイッチ
２３４５ 表示部
２３４６ バッテリー
３３００ 測定系
３３０２ 容量素子
３３０４ トランジスタ
３３０５ トランジスタ
３３０６ トランジスタ
３３０８ トランジスタ
【特許請求の範囲】
【請求項１】
ビット線からの電位の入力制御および前記ビット線への電位の出力制御を行う第１のトランジスタと、ワード線の電位に基づいて前記ビット線への電位の出力制御を行い、ゲートに加わる電位に基づいて第１の電位または第２の電位を出力する第２のトランジスタと、前記ゲートに加わる前記ワード線からの電位を調整する容量素子を備えるメモリセルと、
前記メモリセルに書き込むデータを保持するデータバッファと、
基準電位および各々が異なる複数の書き込みデータ電位を生成する電位生成回路と、
周期が一定のコントロール信号を出力するコントロール信号生成回路と、
前記複数の書き込みデータ電位のうちのいずれか一または前記基準電位を前記メモリセルに書き込む書き込み回路と、
前記メモリセルの前記書き込みデータ電位を読み出す読み出し回路と、
前記第１の電位または前記第２の電位の入力に基づいて前記コントロール信号の出力制御を行うスイッチング素子を有し、
前記第１のトランジスタは、半導体層として酸化物半導体を用い、
前記第２のトランジスタは、半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンまたはガリウム砒素のいずれかを用い、
前記第２のトランジスタは、前記ゲートに加わる電位がしきい値に達するまで前記第１の電位を出力し、前記ゲートに加わる電位がしきい値に達した時点で前記第２の電位を出力し、
前記ワード線は、前記コントロール信号の出力に基づいて電気信号が変化し、
前記書き込み回路は、前記データバッファからのデータ入力前において前記基準電位を前記メモリセルに書き込み、前記データバッファからのデータ入力後において前記コントロール信号の入力に基づいて前記複数の書き込みデータ電位のうちのいずれか一を選択し、前記スイッチング素子がオフ状態となった時点で選択されている前記書き込みデータ電位を前記メモリセルに書き込み、
前記スイッチング素子は、前記第１の電位が入力されている期間において前記書き込み回路への前記コントロール信号の出力を許容し、前記第２の電位が入力された時点で前記書き込み回路への前記コントロール信号の出力を遮断する半導体装置。
【請求項２】
請求項１において、
前記コントロール信号生成回路は、前記基準電位が前記メモリセルに書き込まれた後から、前記スイッチング素子からの前記コントロール信号の出力が停止するまでの間、前記コントロール信号を生成する半導体装置
【請求項３】
請求項１または請求項２において、
前記電位生成回路で生成される前記複数の書き込みデータ電位の大きさがそれぞれ異なる半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続されている半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記書き込み回路は、前記複数のメモリセルがそれぞれ有する前記第１のトランジスタのソースまたはドレインに電気的に接続され、
前記読み出し回路は、前記複数のメモリセルがそれぞれ有する前記第２のトランジスタのソースまたはドレインの一方に電気的に接続されている半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記複数のメモリセルのしきい値電圧がばらつきを有する半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第２のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む半導体装置。
【請求項９】
半導体層として酸化物半導体材料を用いた第１のトランジスタおよび半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いた第２のトランジスタをそれぞれ有し、前記第１のトランジスタのソースまたはドレインの一方が、前記第２のトランジスタのゲートに電気的に接続されている複数のメモリセルと、
データバッファ、書き込み回路、読み出し回路、コントロール信号生成回路およびスイッチング素子を有する駆動回路と、
基準電位および複数の書き込みデータ電位を生成する電位生成回路を備え、
前記コントロール信号生成回路で生成されたコントロール信号が前記スイッチング素子に一定の周期で断続的に出力される半導体装置において、
前記電位生成回路の前記基準電位を前記複数のメモリセルに書き込んで前記第２のトランジスタのゲートに前記基準電位を加え、前記第１のトランジスタをオフ状態とした後、前記データバッファに保持されたデータを前記書き込み回路に入力して、前記電位生成回路で生成される前記複数の書き込みデータ電位のうちいずれか一の電位を前記メモリセルへの書き込みデータ電位として選択し、
前記基準電位が前記複数のメモリセルに書き込まれた後に、前記コントロール信号の生成に基づいて前記第２のトランジスタのワード線の電気信号が変化することで、前記第２のトランジスタの前記ゲートに加わる電位が変化する動作、および、前記スイッチング素子を介して入力される前記コントロール信号の入力に基づいて前記書き込み回路にて選択されている前記書き込みデータ電位が前記一の電位とは別の電位に変化する動作を繰り返し行い、
前記第２のトランジスタの前記ゲートに加わる電位が前記第２のトランジスタのしきい値電位に達した時点で前記スイッチング素子が停止し、前記第２のトランジスタの前記ゲート電に加わる電位の変化、および、前記書き込み回路にて選択される前記書き込みデータ電位の変化が停止し、
前記スイッチング素子の停止時点において、前記書き込み回路にて選択されている前記書き込みデータ電位が、前記メモリセルに書き込まれる半導体装置の駆動方法。
【請求項１】
ビット線からの電位の入力制御および前記ビット線への電位の出力制御を行う第１のトランジスタと、ワード線の電位に基づいて前記ビット線への電位の出力制御を行い、ゲートに加わる電位に基づいて第１の電位または第２の電位を出力する第２のトランジスタと、前記ゲートに加わる前記ワード線からの電位を調整する容量素子を備えるメモリセルと、
前記メモリセルに書き込むデータを保持するデータバッファと、
基準電位および各々が異なる複数の書き込みデータ電位を生成する電位生成回路と、
周期が一定のコントロール信号を出力するコントロール信号生成回路と、
前記複数の書き込みデータ電位のうちのいずれか一または前記基準電位を前記メモリセルに書き込む書き込み回路と、
前記メモリセルの前記書き込みデータ電位を読み出す読み出し回路と、
前記第１の電位または前記第２の電位の入力に基づいて前記コントロール信号の出力制御を行うスイッチング素子を有し、
前記第１のトランジスタは、半導体層として酸化物半導体を用い、
前記第２のトランジスタは、半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンまたはガリウム砒素のいずれかを用い、
前記第２のトランジスタは、前記ゲートに加わる電位がしきい値に達するまで前記第１の電位を出力し、前記ゲートに加わる電位がしきい値に達した時点で前記第２の電位を出力し、
前記ワード線は、前記コントロール信号の出力に基づいて電気信号が変化し、
前記書き込み回路は、前記データバッファからのデータ入力前において前記基準電位を前記メモリセルに書き込み、前記データバッファからのデータ入力後において前記コントロール信号の入力に基づいて前記複数の書き込みデータ電位のうちのいずれか一を選択し、前記スイッチング素子がオフ状態となった時点で選択されている前記書き込みデータ電位を前記メモリセルに書き込み、
前記スイッチング素子は、前記第１の電位が入力されている期間において前記書き込み回路への前記コントロール信号の出力を許容し、前記第２の電位が入力された時点で前記書き込み回路への前記コントロール信号の出力を遮断する半導体装置。
【請求項２】
請求項１において、
前記コントロール信号生成回路は、前記基準電位が前記メモリセルに書き込まれた後から、前記スイッチング素子からの前記コントロール信号の出力が停止するまでの間、前記コントロール信号を生成する半導体装置
【請求項３】
請求項１または請求項２において、
前記電位生成回路で生成される前記複数の書き込みデータ電位の大きさがそれぞれ異なる半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートに電気的に接続されている半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記書き込み回路は、前記複数のメモリセルがそれぞれ有する前記第１のトランジスタのソースまたはドレインに電気的に接続され、
前記読み出し回路は、前記複数のメモリセルがそれぞれ有する前記第２のトランジスタのソースまたはドレインの一方に電気的に接続されている半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記複数のメモリセルのしきい値電圧がばらつきを有する半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第２のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有する半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記酸化物半導体は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む半導体装置。
【請求項９】
半導体層として酸化物半導体材料を用いた第１のトランジスタおよび半導体層としてシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素または有機半導体材料のいずれかを用いた第２のトランジスタをそれぞれ有し、前記第１のトランジスタのソースまたはドレインの一方が、前記第２のトランジスタのゲートに電気的に接続されている複数のメモリセルと、
データバッファ、書き込み回路、読み出し回路、コントロール信号生成回路およびスイッチング素子を有する駆動回路と、
基準電位および複数の書き込みデータ電位を生成する電位生成回路を備え、
前記コントロール信号生成回路で生成されたコントロール信号が前記スイッチング素子に一定の周期で断続的に出力される半導体装置において、
前記電位生成回路の前記基準電位を前記複数のメモリセルに書き込んで前記第２のトランジスタのゲートに前記基準電位を加え、前記第１のトランジスタをオフ状態とした後、前記データバッファに保持されたデータを前記書き込み回路に入力して、前記電位生成回路で生成される前記複数の書き込みデータ電位のうちいずれか一の電位を前記メモリセルへの書き込みデータ電位として選択し、
前記基準電位が前記複数のメモリセルに書き込まれた後に、前記コントロール信号の生成に基づいて前記第２のトランジスタのワード線の電気信号が変化することで、前記第２のトランジスタの前記ゲートに加わる電位が変化する動作、および、前記スイッチング素子を介して入力される前記コントロール信号の入力に基づいて前記書き込み回路にて選択されている前記書き込みデータ電位が前記一の電位とは別の電位に変化する動作を繰り返し行い、
前記第２のトランジスタの前記ゲートに加わる電位が前記第２のトランジスタのしきい値電位に達した時点で前記スイッチング素子が停止し、前記第２のトランジスタの前記ゲート電に加わる電位の変化、および、前記書き込み回路にて選択される前記書き込みデータ電位の変化が停止し、
前記スイッチング素子の停止時点において、前記書き込み回路にて選択されている前記書き込みデータ電位が、前記メモリセルに書き込まれる半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２５】
【図２６】
【公開番号】特開２０１２−２３８３７４（Ｐ２０１２−２３８３７４Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１０３０６３（Ｐ２０１２−１０３０６３）
【出願日】平成２４年４月２７日（２０１２．４．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年４月２７日（２０１２．４．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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