説明

半導体装置および半導体装置アセンブリ

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板SUBの主表面上に形成されたスイッチング素子TRを覆うように形成された層間絶縁膜III1と、平板状の引出配線LELと、引出配線LELとスイッチング素子TRとを接続する接続配線ICLと、磁化の向きが可変とされた磁化自由層MFLを含み、引出配線LEL上に形成された磁気抵抗素子TMRとを備える。磁化自由層MFLの磁化状態を変化させることが可能な配線DLと配線BLとを備えている。磁気抵抗素子TMRが複数並んだメモリセル領域において、磁気抵抗素子TMRの上部に配置された第1の高透磁率膜CLAD2が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置および半導体装置アセンブリに関し、特に、磁気抵抗素子を備える半導体装置および半導体装置アセンブリに関するものである。
【背景技術】
【0002】
記憶用の半導体集積回路などの半導体装置として、従来よりDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)が広く用いられている。一方、MRAM(Magnetic Random Access Memory)は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。
【0003】
MRAMは、トンネル磁気抵抗(TMR:Tunneling Magnetoresistive)効果を利用するMTJ(Magnetic Tunnel Junction)素子と称される磁気抵抗素子を備え、この磁気抵抗素子の磁化状態により情報を記憶する。磁気抵抗素子は、たとえば一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に配置され、アレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて2つの磁性層が積層されている。磁気抵抗素子は、ディジット線とビット線とを流れる電流がつくる磁場により磁化の方向が変化する層を含んでいる。磁気抵抗素子はこの磁化の方向を情報として記憶する。そして当該層の磁化方向に応じて、磁気抵抗素子の電気抵抗が変化する。この電気抵抗の変化により、磁気抵抗素子を流れる電流の変化を検出することにより、磁気抵抗素子に記憶された情報を検出する。
【0004】
一般に、ビット線などの配線の側面や上面には、透磁率の高い材料からなる薄膜からなる高透磁率膜を含むクラッド層を配置する。これは上述した半導体装置におけるビット線などに流れる電流がつくる磁場を磁気抵抗素子に集中的に供給するためであり、また当該磁気抵抗素子に供給される磁場を、所望のビット線以外のビット線などに流れる電流がつくる磁場から遮蔽するためである。
【0005】
たとえば特開2009−38221号公報(特許文献1)に記載された半導体装置は、磁気メモリ素子のビット線の上方に、絶縁膜を挟んで高透磁率膜が形成されている。このようにビット線の上方に配置される高透磁率膜は、当該ビット線の下方に配置される磁気抵抗素子が、当該ビット線以外のビット線に流れる電流がつくる磁場(外部磁場)に影響された場合の不具合を抑制するために、外部磁場を遮蔽する役割を有する。
【0006】
またたとえばUS2004/0032010A1号公報(特許文献2)に記載された半導体装置は、アモルファス軟磁性材料から構成されたシールド層(高透磁率膜に相当する)が、MRAMデバイスの上方に配置されている。このようにアモルファス軟磁性材料から構成された層は、渦電流や強磁性共鳴による透磁率の低下を抑制し、MRAMデバイスの機能の低下を抑制する役割を有する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−38221号公報
【特許文献2】US2004/0032010A1号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上述した半導体装置には、平面視において以下の2つの領域が形成されている。1つは磁気抵抗素子が複数並んでおり、ビット線やディジット線などが複数交差するように配置されているメモリセル部(メモリセル領域)であり、もう1つは上記メモリセル部以外の領域であり、上記メモリセル部の外周部に配置されている周辺回路部(周辺領域)である。
【0009】
メモリセル部は、磁気抵抗素子に情報を書き込んだり、各磁気抵抗素子に書き込まれた情報を読み出したりする領域であるが、周辺回路部は、メモリセル部に複数並ぶ磁気抵抗素子のうち所望の磁気抵抗素子を選択してデータの読出しや書き込みをしたり、電極パッドを経由して外部の負荷にメモリセル部の電気的情報や電流を供給するための領域である。このためたとえば特開2009−38221号公報に開示されているように、半導体装置を構成する各層の積層方向(上下方向)に関して、ビット線とほぼ同じ高さの周辺回路部にも、ビット線と同様の配線が配置されている。
【0010】
しかしながら、特開2009−38221号公報の半導体装置は、メモリセル部のビット線の上方には高透磁率膜が配置されているものの、周辺回路部の(ビット線とほぼ同じ高さの)配線の上方には高透磁率膜が配置されていない。
【0011】
またUS2004/0032010A1号公報の半導体装置は、メモリセル部のみ開示されており、周辺回路部については開示されていない。しかし当該公報にて、シールド層はMRAMデバイスの直上部や直下部、およびその近傍に配置されることが明示されており、当該半導体装置についても周辺回路部にはシールド層を配置しないものと推測される。
【0012】
以上のように、メモリセル部の配線の上方にのみ高透磁率膜を配置し、周辺回路部の配線の上方には高透磁率膜を配置しない場合、浮遊磁場などの外部磁場(半導体チップの外部からの磁場)が、メモリセル部の磁気抵抗素子に影響を与える可能性がある。特にメモリセル部のうち、メモリセル端に近い領域に配置された磁気抵抗素子に影響を与える可能性が高くなる。
【0013】
本発明は、上記の問題に鑑みなされたものである。その目的は、浮遊磁場などの外部磁場に起因する磁場を遮蔽する効果(磁気シールド効果)を高めた半導体装置を提供することである。また、上記半導体装置を用いた半導体装置アセンブリを提供することである。
【課題を解決するための手段】
【0014】
本発明の一実施例による半導体装置は以下の構成を備えている。半導体基板と、半導体基板の主表面上に形成されたスイッチング素子と、スイッチング素子を覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された平板状の引出配線と、引出配線とスイッチング素子とを接続する接続配線と、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気抵抗素子と、磁気抵抗素子の上方に位置し、半導体基板の主表面に沿った方向に向けて延び、磁化自由層の磁化状態を変化させることが可能な配線とを備えている。磁気抵抗素子が複数並んだメモリセル領域において、磁気抵抗素子の上部に配置された第1の高透磁率膜が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。
【発明の効果】
【0015】
本実施例によれば、周辺領域の配線も、メモリセル領域のビット線などの配線と同様に、上部が第1の高透磁率膜で覆われる。このため浮遊磁場などの、半導体チップの外部からの磁場は、当該周辺領域の配線の上部に配置される第1の高透磁率膜により遮蔽される。この周辺領域に配置される第1の高透磁率膜が有する外部磁場の遮蔽効果(磁気シールド効果)により、外部から周辺領域の第1の高透磁率膜に入ってくる磁束をいったん当該第1の高透磁率膜に集め、その後再び外部へと導く。したがって浮遊磁場などの外部磁場がメモリセル領域の磁気抵抗素子に到達して当該磁気抵抗素子に影響を与える可能性を低減することができる。
【図面の簡単な説明】
【0016】
【図1】本発明における半導体装置の平面視における構成を示す概略図である。
【図2】本発明の実施の形態1における、図1の丸点線で囲んだ「II」の領域、すなわちメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図3】(A)本発明の実施の形態1において、メモリセル部および周辺回路部の上部を覆うクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態1において、図3(A)のクラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図4】本発明の実施の形態1の一例における、メモリセル部に配置された磁気抵抗素子の平面視における態様を示す概略図である。
【図5】図4のV−V線に沿う部分における概略断面図である。
【図6】図4のVI−VI線に沿う部分における概略断面図である。
【図7】図3(B)中の丸点線で囲んだ「VII」の周辺回路部における、図5や図6と同様の概略断面図である。
【図8】クラッド層の態様の一例を示す概略断面図である。
【図9】クラッド層の態様の、図8とは異なる変形例を示す概略断面図である。
【図10】磁気抵抗素子の構成を示す概略断面図である。
【図11】本発明の実施の形態1の、図4とは異なる一の変形例における、メモリセル部に配置された磁気抵抗素子の平面視における態様を示す概略図である。
【図12】図11のXII−XII線に沿う部分における概略断面図である。
【図13】図11のXIII−XIII線に沿う部分における概略断面図である。
【図14】本発明の実施の形態1の、図11とさらに異なる他の変形例における半導体装置を、図5と同様の方向から見た概略断面図である。
【図15】図14の半導体装置を、図6と同様の方向から見た概略断面図である。
【図16】図14の半導体装置における、図7と同様の周辺回路部の概略断面図である。
【図17】本発明の実施の形態1の半導体装置の製造方法のうち、第1製造工程を示す概略断面図である。
【図18】図17に示す製造工程後の製造工程を示す概略断面図である。
【図19】図18に示す製造工程後の製造工程を示す概略断面図である。
【図20】図19に示す製造工程後の製造工程を示す概略断面図である。
【図21】図20に示す製造工程後の製造工程を示す概略断面図である。
【図22】図21に示す製造工程後の製造工程を示す概略断面図である。
【図23】図22に示す製造工程後の製造工程を示す概略断面図である。
【図24】図23に示す製造工程後の製造工程を示す概略断面図である。
【図25】図24と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図26】スパッタリング装置の模式図である。
【図27】図24に示す製造工程後の製造工程を示す概略断面図である。
【図28】図27と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図29】図27に示す製造工程後の製造工程を示す概略断面図である。
【図30】図29と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図31】金属配線部と磁気抵抗素子とを接続する平坦絶縁膜を示す概略断面図である。
【図32】図29に示す製造工程後の製造工程を示す概略断面図である。
【図33】図32と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図34】図32に示す製造工程後の製造工程を示す概略断面図である。
【図35】図34と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図36】図34に示す製造工程後の製造工程を示す概略断面図である。
【図37】図36と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図38】図36に示す製造工程後の製造工程を示す概略断面図である。
【図39】図38と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図40】図38に示す製造工程後の製造工程を示す概略断面図である。
【図41】図40と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図42】図40に示す製造工程後の製造工程を示す概略断面図である。
【図43】図42と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図44】図42に示す製造工程後の製造工程を示す概略断面図である。
【図45】図44のXLV−XLV線に沿う部分における概略断面図である。
【図46】図44と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図47】図44に示す製造工程後の製造工程を示す概略断面図である。
【図48】図47のXLVIII−XLVIII線に沿う部分における概略断面図である。
【図49】図47と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図50】図47に示す製造工程後の製造工程を示す概略断面図である。
【図51】図50のLI−LI線に沿う部分における概略断面図である。
【図52】図50と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図53】図50に示す製造工程後の製造工程を示す概略断面図である。
【図54】図53のLIV−LIV線に沿う部分における概略断面図である。
【図55】図53と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図56】図53に示す製造工程後の製造工程を示す概略断面図である。
【図57】図56のLVII−LVII線に沿う部分における概略断面図である。
【図58】図56と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図59】図44に示す製造工程後の、コンタクト部の態様が図47と異なる製造工程を示す概略断面図である。
【図60】図59のLX−LX線に沿う部分における概略断面図である。
【図61】図59と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図62】図59に示す製造工程後の製造工程を示す概略断面図である。
【図63】図62のLXIII−LXIII線に沿う部分における概略断面図である。
【図64】図62と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図65】本発明の実施の形態1の、図11〜図13に示す一の変形例の製造方法であり、図42に示す製造工程後の製造工程を示す概略断面図である。
【図66】図65のLXVI−LXVI線に沿う部分における概略断面図である。
【図67】図65と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図68】図65に示す製造工程後の製造工程を示す概略断面図である。
【図69】図68のLXIX−LXIX線に沿う部分における概略断面図である。
【図70】図68と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図71】本発明の実施の形態1の、図14〜図16に示す他の変形例の製造方法であり、図23に示す製造工程後の製造工程を示す概略断面図である。
【図72】図71と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図73】図71に示す製造工程後の製造工程を示す概略断面図である。
【図74】図73と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図75】図73に示す製造工程後の製造工程を示す概略断面図である。
【図76】図75のLXXVI−LXXVI線に沿う部分における概略断面図である。
【図77】図75と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図78】図75に示す製造工程後の製造工程を示す概略断面図である。
【図79】図78のLXXIX−LXXIX線に沿う部分における概略断面図である。
【図80】図78と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図81】従来の半導体装置の製造方法における、図50に示す製造工程後の製造工程を示す周辺回路部の概略断面図である。
【図82】従来の半導体装置の製造方法における、図81に示す製造工程後の製造工程を示す周辺回路部の概略断面図である。
【図83】本発明の実施の形態1の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の一の例を示す概略図である。
【図84】本発明の実施の形態1の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の、図83とは別の例を示す概略図である。
【図85】本発明の実施の形態1の半導体装置の、平面視において高透磁率膜の一部が除去されたダミーパターンの形状の、図84とさらに別の例を示す概略図である。
【図86】本発明の実施の形態1の半導体装置の、高透磁率膜の一部がダミーとして除去されたビア穴の態様を示す概略断面図である。
【図87】図86のビア穴VIA4の内部を充填するように、図58と同様に電極パッドPADが形成された態様を示す概略断面図である。
【図88】本発明の実施の形態2における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図89】(A)本発明の実施の形態2において、メモリセル部および周辺回路部の上部を覆うクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態2において、図89(A)のクラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図90】本発明の実施の形態2における、メモリセル部に配置された磁気抵抗素子の一例を、図6と同様の方向から見た態様を示す概略断面図である。
【図91】本発明の実施の形態2における、メモリセル部に配置された磁気抵抗素子の、図90とは異なる変形例を、図6と同様の方向から見た態様を示す概略断面図である。
【図92】本発明の実施の形態2の半導体装置の製造方法における、図53に示す製造工程後の製造工程を示す、図6と同様の方向から見た概略断面図である。
【図93】本発明の実施の形態3における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図94】本発明の実施の形態3における、メモリセル部に配置された磁気抵抗素子を、図5と同様の方向から見た態様を示す概略断面図である。
【図95】図94のXCV−XCV線に沿う部分における概略断面図である。
【図96】本発明の実施の形態3における、メモリセル部に配置された磁気抵抗素子の、図95とは異なる変形例を、図6と同様の方向から見た態様を示す概略断面図である。
【図97】本発明の実施の形態3における、周辺回路部に配置された磁気抵抗素子を、図7と同様の方向から見た態様を示す概略断面図である。
【図98】本発明の実施の形態3の半導体装置の製造方法における、図53に示す製造工程後の製造工程を示す、図5と同様の方向から見た概略断面図である。
【図99】図98のXCIX−XCIX線に沿う部分における概略断面図である。
【図100】図98と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図101】本発明の実施の形態4における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図102】本発明の実施の形態5における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図103】(A)本発明の実施の形態5において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態5において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態5において、図103(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図104】本発明の実施の形態5における、メモリセル部に配置された磁気抵抗素子を、図5と同様の方向から見た態様を示す概略断面図である。
【図105】図104のCV−CV線に沿う部分における概略断面図である。
【図106】本発明の実施の形態5における、周辺回路部に配置された磁気抵抗素子を、図7と同様の方向から見た態様を示す概略断面図である。
【図107】(A)本発明の実施の形態5の、図103とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態5の、図103とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態5の、図103とは異なる変形例において、図107(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図108】図107における、メモリセル部に配置された磁気抵抗素子を、図6と同様の方向から見た態様を示す概略断面図である。
【図109】本発明の実施の形態5の半導体装置の製造方法における、図53に示す製造工程後の製造工程を示す、図5と同様の方向から見た概略断面図である。
【図110】図109のCX−CX線に沿う部分における概略断面図である。
【図111】図109と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図112】図109に示す製造工程後の製造工程を示す概略断面図である。
【図113】図112のCXIII−CXIII線に沿う部分における概略断面図である。
【図114】図112と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図115】マーク領域を形成する第1製造工程を示す概略断面図である。
【図116】図115に示す製造工程後の製造工程を示す概略断面図である。
【図117】図116に示す製造工程後の製造工程を示す概略断面図である。
【図118】(A)図115〜図117と別方法でマーク領域を形成する第1製造工程を示す概略断面図である。(B)図118(A)に示す製造工程後の製造工程を示す概略断面図である。
【図119】本発明の実施の形態6における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図120】(A)本発明の実施の形態6において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態6において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態6において、図120(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図121】本発明の実施の形態6における、メモリセル部に配置された磁気抵抗素子を、図5と同様の方向から見た態様を示す概略断面図である。
【図122】図121のCXXII−CXXII線に沿う部分における概略断面図である。
【図123】本発明の実施の形態6における、周辺回路部に配置された磁気抵抗素子を、図7と同様の方向から見た態様を示す概略断面図である。
【図124】(A)本発明の実施の形態6の、図120とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態6の、図120とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態6の、図120とは異なる変形例において、図124(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図125】(A)本発明の実施の形態6の、図120および図124とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態6の、図120および図124とは異なる変形例において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態6の、図120および図124とは異なる変形例において、図125(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図126】本発明の実施の形態6の半導体装置の製造方法における、図53に示す製造工程後の製造工程を示す、図5と同様の方向から見た概略断面図である。
【図127】図126のCXXVII−CXXVII線に沿う部分における概略断面図である。
【図128】図126と同一の製造工程における、周辺回路部の態様を示す概略断面図である。
【図129】本発明の実施の形態7における、図2と同様のメモリセル部および周辺回路部の平面視における構成を示す概略拡大図である。
【図130】(A)本発明の実施の形態7において、メモリセル部および周辺回路部の上部を覆う、上側のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態7において、メモリセル部および周辺回路部の上部を覆う、下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態7において、図130(A)(B)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図131】(A)本発明の実施の形態8において、メモリセル部および周辺回路部の上部を覆う、最上層のクラッド層の平面視における態様を示す概略拡大図である。(B)本発明の実施の形態8において、メモリセル部および周辺回路部の上部を覆う、図131(A)の下側のクラッド層の平面視における態様を示す概略拡大図である。(C)本発明の実施の形態8において、メモリセル部および周辺回路部の上部を覆う、図131(B)の下側のクラッド層の平面視における態様を示す概略拡大図である。(D)本発明の実施の形態8において、図130(A)(B)(C)の各クラッド層により上方から覆われる、メモリセル部や周辺回路部の平面視における態様を示す概略拡大図である。
【図132】図131における、メモリセル部に配置された磁気抵抗素子を、図5と同様の方向から見た態様を示す概略断面図である。
【図133】図132のCXXXIII−CXXXIII線に沿う部分における概略断面図である。
【図134】本発明の実施の形態8における、周辺回路部に配置された磁気抵抗素子を、図7と同様の方向から見た態様を示す概略断面図である。
【図135】本発明の実施の形態9の一の例における、実施の形態1〜実施の形態8に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。
【図136】図135のCXXXVI−CXXXVI線に沿う部分における概略断面図である。
【図137】図135の半導体アセンブリがSOPに封止された態様を示す概略断面図である。
【図138】図135の半導体アセンブリがBGAに封止された態様を示す概略断面図である。
【図139】本発明の実施の形態9の、図135とは異なる一の変形例における、実施の形態1〜実施の形態8に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。
【図140】図139のCXL−CXL線に沿う部分における概略断面図である。
【図141】図139の半導体アセンブリがSOPに封止された態様を示す概略断面図である。
【図142】図139の半導体アセンブリがBGAに封止された態様を示す概略断面図である。
【図143】本発明の実施の形態9の、図139とは異なる他の変形例における、実施の形態1〜実施の形態8に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。
【図144】図143のCXLIV−CXLIV線に沿う部分における概略断面図である。
【図145】図143の半導体アセンブリがSOPに封止された態様を示す概略断面図である。
【図146】図143の半導体アセンブリがBGAに封止された態様を示す概略断面図である。
【図147】図143とメモリセル部の配置が異なる、図143と同様の変形例の半導体アセンブリがSOPに封止された態様を示す概略断面図である。
【図148】図147のCXLVIII−CXLVIII線に沿う部分における概略断面図である。
【図149】本発明の実施の形態9の、図143とはさらに異なる他の変形例における、実施の形態1〜実施の形態8に示す各半導体装置に高透磁率材料が貼り付けられた構成を有する半導体装置アセンブリの平面視における構成を示す概略図である。
【図150】図149のCL−CL線に沿う部分における概略断面図である。
【図151】図149の半導体アセンブリがSOPに封止された態様を示す概略断面図である。
【図152】図149の半導体アセンブリがBGAに封止された態様を示す概略断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1を参照して、本実施の形態の半導体装置は、半導体基板上に素子が形成された、記憶用の集積回路であり、メモリセル部と周辺回路部とを備えている。
【0018】
メモリセル部(メモリセル領域)には、記憶用の素子が複数配列されており、情報を書き換えたり読み出したりする。メモリセル部は、たとえば複数のセル領域CELLから構成される領域である。
【0019】
周辺回路部(周辺領域)は半導体装置のうち、メモリセル部以外の(メモリセル部の周辺の)領域であり、外部負荷と電気信号を接続したり、メモリセル部に配置される素子を選択したりする。なお図1において図示されないが、周辺回路部は外部負荷と電気的に接続するためのコンタクト部と接続されている。
【0020】
図2を参照して、本実施の形態の半導体装置は、メモリセル部および周辺回路部の両方がクラッド層CLADで覆われている。クラッド層CLADは、後述するように高透磁率膜を含み、他にたとえば金属薄膜が積層された構成を有する層である。
【0021】
図2においては、図1のメモリセル部および周辺回路部の一部の領域(下層)と、図1のメモリセル部や周辺回路部に配置された配線の上部に配置されたクラッド層CLAD(上層)とが重畳した態様が図示されている。図2をより明確に、上層と下層とを分けて図示したものが図3である。つまり図3(A)は上層(回路を覆うクラッド層CLAD)を示し、図3(B)は図3(A)のクラッド層に覆われる下層(メモリセル部および周辺回路部)を示す。
【0022】
図2および図3(A)を参照して、本実施の形態1においては、メモリセル部と周辺回路部とのほぼ全体を上方から覆うように、クラッド層CLADが配置されている。つまり第1の高透磁率膜としてのクラッド層CLADが、メモリセル部から周辺回路部にまで延在している。
【0023】
図4を参照して、本実施の形態の半導体装置のメモリセル部に複数配列される記憶用の素子は、たとえば磁気抵抗素子TMRを備えるMRAMである。図4には磁気抵抗素子TMRおよび、磁気抵抗素子TMRに電気信号を供給するための電極(下部電極LEL)、電気的な接続部であるコンタクト部CNT1およびコンタクト部CNT2のみ図示されている。
【0024】
なお図4に示すように、磁気抵抗素子TMRはたとえば楕円形状に近い形状を有している。また図4における金属配線部Mは、後述するコンタクトM1と、ビア穴およびその内部を充填する金属配線の組み合わせであるプラグM2、プラグM3、プラグM4とを総括した表現である。つまりコンタクト部CNT1の下側に実際に金属配線部Mといわれる領域が存在するわけではなく、コンタクト部CNT1の下側にプラグM4、M3などが配置されることを説明するために金属配線部Mが図示されている。
【0025】
図5および図6は、半導体装置の内部に、単一の磁気抵抗素子TMRおよび、磁気抵抗素子TMRと電気的に直接接続された配線やスイッチング素子などを含む構成が備えられた態様を示す断面図である。図6は図5に対して直交する方向から見た断面図であるが、図5中の絶縁膜II3より下側(半導体基板SUB側)は図示が省略されている。
【0026】
なお図5や図6に示す、単一の磁気抵抗素子TMRおよび、当該磁気抵抗素子TMRと電気的に直接接続される配線やスイッチング素子を合わせた単位を、ここでは(単一の)MRAMと定義する。
【0027】
本実施の形態の半導体装置のメモリセル部(図1や図2のセル領域CELLの内部)には、たとえば図5に示す磁気抵抗素子TMRを含むMRAMが、間隔をあけて複数配列されている。メモリセル部の上方(図5、図6における上側)には、一方向(図5における左右方向)に向けて延びる配線であるビット線BLと、ビット線BLの下方(図5、図6における下側)に位置し、ビット線BLと交差するように形成されたディジット線DLとを備える。
【0028】
磁気抵抗素子TMRは平面視において間隔をあけて複数形成されている。このためビット線BLは一方向に延びるとともに、平面視において間隔をあけて複数形成されている。ディジット線DLは、ビット線BLの配列方向に並び、ビット線BLの延在方向に間隔をあけて複数形成されている。磁気抵抗素子TMRは、ディジット線DLおよびビット線BLが交差する部分ごとに設けられている。より具体的には磁気抵抗素子TMRは、平面視において、ディジット線DLとビット線BLとの交差する領域に形成されている。
【0029】
メモリセル部のMRAMは、半導体基板SUBと、半導体基板SUBの主表面上(図5における上側)に形成されたMOSトランジスタ(スイッチング素子)と、このMOSトランジスタを覆うように形成された複数の層間絶縁膜(層間絶縁膜III1、III2など)や絶縁膜(絶縁膜II1など)および平坦絶縁膜FIIと、上記複数の層間絶縁膜上(平坦絶縁膜FII上)に形成された、平板状の引出配線としての下部電極LELとを備える。
【0030】
なお、ここで半導体基板SUBの主表面とは、表面のうちもっとも面積の大きい主要な面であり、具体的には、複数の層が積層される方向(図5の上下方向)に交差する水平方向に延在する面を意味する。
【0031】
各MRAMを構成する複数のMOSトランジスタは、半導体基板SUBの主表面に沿った方向に関して、間隔をあけて形成されている。
【0032】
MOSトランジスタは、半導体基板SUBの主表面に形成されたチャネル領域と、このチャネル領域の両側に形成された不純物領域IPRと、ゲート絶縁膜GIと、ゲート絶縁膜GI上に形成されたゲート電極GEとを備えている。MOSトランジスタは、ゲート電極GEの側面に形成されたサイドウォールSWと、不純物領域IPRの上面上に形成された金属シリサイド膜MFと、ゲート電極上に形成された金属シリサイド膜MFとを含む。
【0033】
ドレイン電極として機能する不純物領域IPRに金属配線部Mが接続されており、他方の不純物領域IPRはソース電極として機能する。
【0034】
ソース電極として機能する不純物領域IPRには、図示されないコンタクト部が接続されており、層間絶縁膜内に形成されたソース配線SCLに接続されている。
【0035】
さらにMRAMは、引出配線としての下部電極LELと、スイッチング素子としてのMOSトランジスタとを接続する金属配線部Mを備えており、下部電極LEL上に磁気抵抗素子TMRが配置されている。
【0036】
磁気抵抗素子TMRの下部電極LELとMOSトランジスタとは、複数の層間絶縁膜III1などや絶縁膜II1などを貫通するように形成された、コンタクトM1(コンタクトM1の内部を充填する導電性材料を含む)、プラグM2、M3、M4およびコンタクト部CNT1により電気的に接続される。また磁気抵抗素子TMRの上面に形成される上部電極UELとビット線BLとは、コンタクト部CNT2により電気的に接続される。
【0037】
磁気抵抗素子TMRは、下部電極LELの一方(上側)の主表面上に形成されている。磁気抵抗素子TMRは、下部電極LEL上に形成され、下部電極LELに接続された磁化固定層MPLと、この磁化固定層MPL上に形成されたトンネル絶縁膜MTLと、トンネル絶縁膜MTL上に形成された磁化自由層MFLとを備えている。
【0038】
磁化自由層MFLは、磁場が作用することで、磁化する方向が可変となっている。磁化固定層MPLは、磁化方向が固定されており、周囲から磁場が加えられたとしても、磁化方向は一定に保たれるように形成されている。
【0039】
ビット線BLは、配線の本体部である銅配線本体部CUと、銅配線本体部CUの側壁面を覆うクラッド層CLAD1とから構成される。ただし銅配線本体部CU上のライナー膜LNFや、さらにその上のクラッド層CLAD2までを含めてビット線BLと考えてもよい。
銅配線本体部CUは、その延在する方向に電流が流れることにより、磁気抵抗素子TMRへのデータの書き込みや、磁気抵抗素子TMRのデータの読み出しを行なう。またビット線BLは、そこを流れる電流の量や方向などにより、磁化自由層MFLの磁化状態を変化させることができる。
【0040】
ディジット線DLは、配線の本体部である銅配線本体部CUと、銅配線本体部CUの側壁面および底面(内表面)を覆うクラッド層CLAD1とから構成される。ディジット線の銅配線本体部CUも、その延在する方向に電流が流れることにより、磁気抵抗素子TMRへのデータの書き込みを行なう。具体的には後述するように、ビット線BLに流れる電流がつくる磁場とディジット線DLに流れる電流がつくる磁場との合成磁場により、磁気抵抗素子TMRにデータが書き込まれる。
【0041】
クラッド層CLAD1は、銅配線本体部CUに流れる電流がつくる磁場を、その直下の所望の磁気抵抗素子TMRに集中的に働きかけることにより、磁気抵抗素子TMRをより高効率に、より精密に動作させるために配置されている。クラッド層CLAD1は上述したクラッド層CLAD同様、高透磁率膜を含む。すなわちクラッド層CLAD1には磁場の遮蔽効果があり、当該クラッド層CLAD1が取り囲む銅配線本体部CUに流れる電流がつくる磁場が、外部に漏洩することを抑制することができる。
【0042】
ビット線BLの上部(上面上)に配置されるクラッド層CLAD2も、ビット線BLの側壁面上のクラッド層CLAD1と同様に、銅配線本体部CUに流れる電流がつくる磁場をより効果的に磁気抵抗素子TMRに作用させるために配置されている。この、ビット線BLの上面上に配置される、第1の高透磁率膜としてのクラッド層CLAD2が、上述した図2や図3(A)に示すクラッド層CLADに相当するものである。したがって上述したようにクラッド層CLAD2は高透磁率膜を含んでおり、個々のMRAMを含む、メモリセル部のほぼ全面を覆うように形成される。
【0043】
後述するように、ビット線BLの上面上のクラッド層CLAD2は導電体の薄膜から構成される。このため仮にクラッド層CLAD2がビット線BLの上面上(銅配線本体部CUの上面上)に直接形成されれば、ビット線BLとクラッド層CLAD2とが導通し、両者の間でショートが発生することになる。これを抑制するために、ビット線BLの上面上にはクラッド層CLAD2に挟まれるように、絶縁膜からなるライナー膜LNFが形成されている。
【0044】
ライナー膜LNFが複数並ぶビット線BL間を含む、ビット線BLの上面上のほぼ全面を覆うことにより、複数並ぶビット線BL間は電気的に絶縁される。したがって隣りあうMRAM間の電気的な導通が妨げられる。
【0045】
メモリセル部(MRAM)においては、クラッド層CLAD2の上部には、さらに層間絶縁膜(図5、図6においては層間絶縁膜III8)を挟んでパッシベーション膜PASFが形成されている。
【0046】
以上に説明した、本実施の形態の半導体装置における、周辺回路部に複数並ぶ(単一の)回路の構成は、図7の断面図に示すとおりである。
【0047】
図7を参照して、周辺回路部はメモリセル部と同一の半導体基板SUBの主表面上に形成された回路部である。このため周辺回路部には、メモリセル部と同様に、半導体基板SUBの主表面上に層間絶縁膜III1などの複数の層間絶縁膜や、絶縁膜II1などの複数の絶縁膜が形成されている。そして半導体基板SUBの主表面上に形成されたMOSトランジスタは、複数の層間絶縁膜III1などや絶縁膜II1などを貫通するように形成された、金属配線部M(すなわちコンタクトM1、プラグM2、M3、M4)および、ビット線BLと同時に形成される配線M5により、外部負荷と電気的に接続する電極パッドPADと電気的に接続される。
【0048】
メモリセル部および周辺回路部のプラグM4は、ディジット線DLと同様に、層間絶縁膜III6の一部をエッチングすることにより形成された配線である。周辺回路部の配線M5は、ビット線BLと同様に、層間絶縁膜III7の一部をエッチングすることにより形成された配線である。このため配線M5は、ビット線BLと同様に、その側壁面がクラッド層CLAD1で覆われていることが好ましい。
【0049】
さらに図5〜図7を参照して、コンタクトM1、プラグM2、プラグM3はその内表面がバリア層BRLで覆われており、プラグM4およびディジット線DLの内表面はクラッド層CLAD1で覆われていることが好ましい。また図5〜図7において、ビット線BLおよび配線M5の側壁面はクラッド層CLAD1で覆われており、底面は薄膜で覆われていない。しかしビット線BLおよび配線M5の底面にバリア層BRLが形成されていてもよい。
【0050】
図7の周辺回路部における配線M5の上面上には、ライナー膜LNFを挟んで、クラッド層CLAD2が形成されている。このクラッド層CLAD2は、図5や図6のビット線BL上のクラッド層CLAD2と同一の層であり、メモリセル領域のクラッド層CLAD2が周辺回路部にまで延在したものである。
【0051】
上述したように、(第1の高透磁率膜としての)クラッド層CLAD(図5〜図7のクラッド層CLAD2)は、ビット線BLの上方においてメモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際は、たとえば図7に示すように、電極パッドPADなどの配線部が配置される領域においてはクラッド層CLAD2は不連続となっている。すなわち必要に応じて随所に僅かながらクラッド層CLAD2にて覆われない領域が存在する。
【0052】
なお図5〜図7に示す、ビット線BLや配線M5の上方のクラッド層CLAD2の、(特に当該クラッド層CLAD2を構成する高透磁率膜の)厚みW2は、ビット線BLや配線M5の側壁面上のクラッド層CLAD1の(特に当該クラッド層CLAD1を構成する高透磁率膜の)厚みW1よりも厚いことが好ましい。
【0053】
具体的には、たとえばW1は5nm以上100nm以下、W2は10nm以上100nm以下であることが好ましい。またそのなかでも、W1は5nm以上40nm以下、W2は10nm以上400nm以下であることがより好ましい。
【0054】
また、本実施の形態の半導体装置の最上層のパッシベーション膜PASFは、図7に示すように、電極パッドPADを他の領域と電気的に絶縁するために形成された、絶縁膜からなる層である。
【0055】
ここで、以上に述べた半導体装置の、主な構成要素の材質や寸法について説明する。
複数積層された層間絶縁膜III1、III2などや、絶縁膜II1、II2などや、パッシベーション膜PASFは、たとえばシリコン窒化膜(SiN)などから形成されることが好ましい。なお絶縁膜II1などの絶縁膜よりも層間絶縁膜III1などの層間絶縁膜の方が厚く、層間絶縁膜よりもパッシベーション膜PASFの方が厚いことが好ましい。
【0056】
またライナー膜LNFは、たとえばSiN、SiC、SiON、SiOC、SiONなどの誘電体(絶縁体)材料からなることが好ましい。ライナー膜LNFにSiNなど、SiO2と異なる材料を用いることにより、層間絶縁膜III8とライナー膜LNFと、銅配線本体部CUとの密着性を互いに良好にすることができる。
【0057】
図5〜図7において、磁気抵抗素子TMRの上方に配置されたクラッド層CLAD2は、図2や図3(A)のクラッド層CLADに相当するものである。したがってクラッド層CLAD2は、高透磁率膜と金属薄膜とが積層された構成を有する層である。これはクラッド層CLAD1についても同様である。
【0058】
具体的には、たとえば図8に示すように、クラッド層CLAD1は、金属材料の薄膜であるバリア層BRLと、高透磁率膜MAGと、バリア層BRLとがこの順に積層された3層構造である。またたとえば図9に示すように、クラッド層CLAD2は、バリア層BRLと高透磁率膜MAGとが積層された2層構造である。
【0059】
バリア層BRLは非磁性のタンタルの薄膜や、これに窒素が添加されたTaN(窒化タンタル)が用いられることが好ましい。これはコンタクトM1、プラグM2、プラグM3の内表面を覆うバリア層BRLについても同様である。
【0060】
また高透磁率膜MAGとしては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的にはNiFe(鉄ニッケル)、NiFeMo、CoNbZr(コバルトニオブジルコニウム)、CoFeNb、CoFeSiB、CoNbRu、CoNbZrMoCr、CoZrCrMoなどの合金、もしくはアモルファス合金を用いることが好ましい。また上述したように、ビット線BLの上方のクラッド層CLAD2における高透磁率膜MAGは、ビット線BLの側方のクラッド層CLAD1における高透磁率膜MAGよりも厚いことが好ましい。
【0061】
クラッド層が配置される領域は、電流がつくる磁場を遮蔽すべき領域である。したがって図8や図9に示す積層構造でなく、高透磁率膜MAGの単層のみであっても、図8や図9に示す積層構造としてのクラッド層を用いた場合と同様の磁場遮蔽効果を奏する。
【0062】
ここで図8や図9に示すバリア層BRLが積層されたクラッド層を、たとえば(ビット線BLの)銅配線本体部CUの上面上に配置すれば、高透磁率膜MAGと銅配線本体部CUを構成する銅(Cu)との間で原子の相互拡散(図8や図9中に矢印で示す)を抑制することができる。すなわちバリア層BRLを配置すれば、銅配線本体部CUや高透磁率膜MAGの変質や機能低下などの不具合を抑制することができる。
【0063】
しかし、ビット線BL上のクラッド層CLAD2は、絶縁膜であるライナー膜LNF上に配置される。つまり銅配線本体部CUと、ライナー膜LNF上の高透磁率膜MAGとの間にて原子の相互拡散は起こりにくい。このためビット線BL上のクラッド層については、クラッド層CLAD1を用いる代わりに、ライナー膜LNF上に直接高透磁率膜MAGが形成される、図9に示すクラッド層CLAD2を用いることが好ましい。
【0064】
なお図8および図9においては、一例として層間絶縁膜III6と接触するクラッド層が図示されている。層間絶縁膜を構成するシリコン酸化膜と、高透磁率膜MAGとの間には上述した相互拡散は起こりにくい。このため層間絶縁膜と高透磁率膜MAGとが、(バリア層BRLを挟まず)直接接触するように配置されていても機能上問題はない。
【0065】
したがって、たとえばビット線BLの側壁面上に図9のクラッド層CLAD2を用い、たとえばビット線BL(ライナー膜LNF)の上面上には単層の高透磁率膜MAGが配置された構成であってもよい。
【0066】
図8や図9に示す層間絶縁膜III5には、プラグM4が形成されている。プラグM4の内表面のクラッド層についても、図8のクラッド層CLAD1、図9のクラッド層CLAD2のいずれも用いることができる。
【0067】
たとえば図5の半導体装置においては、下部電極LELの平面視における面積は、上部電極UELの平面視における面積よりも大きい。また上部電極UELの平面視における面積は、たとえば磁気抵抗素子TMRの平面視における面積とほぼ同じである。しかし上部電極UELや下部電極LELの平面視における面積が、上記と異なる態様を有していてもよい。たとえば上部電極UELが磁気抵抗素子TMRよりも平面視における面積が大きくなっていてもよい。
【0068】
ここでは下部電極LEL、上部電極UELともに、たとえばTa(タンタル)、TaN(窒化タンタル)、Ru(ルテニウム)、TiN(窒化チタン)からなることが好ましい。また下部電極LELや上部電極UELは1層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。
【0069】
下部電極LELの厚み(図5〜図6における上下方向)はたとえば10nm以上100nm以下であることが好ましく、なかでも20nm以上60nm以下(一例として40nm)であることが好ましい。また上部電極UELの厚みはたとえば30nm以上100nm以下であることが好ましく、なかでも40nm以上80nm以下(一例として60nm)であることが好ましい。
【0070】
次に磁気抵抗素子TMRについて、まず磁化固定層MPLは、図5および図6においては1層として図示されている。しかし一般に磁化固定層MPLは、反強磁性層上に強磁性層が積層された2層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された4層構造、あるいは5層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。
【0071】
たとえば磁化固定層MPLが5層構造である場合、図10に示すように下側からシード層MPLp、反強磁性層MPLq、強磁性層MPLr、非磁性層MPLs、強磁性層MPLtの順に積層された構成であることが好ましい。
【0072】
シード層MPLpは、Ta、RuもしくはNi(ニッケル)と、Fe(鉄)との合金からなる金属膜であることが好ましい。あるいはシード層MPLpは、NiとFeとCr(クロム)との合金からなる金属膜であってもよい。または上述した各種の合金からなる金属膜が複数積層されることによりシード層MPLpを形成してもよい。シード層MPLp全体の厚みは0.5nm以上10nm以下であることが好ましく、なかでも1.0nm以上8.5nm以下であることがより好ましい。
【0073】
反強磁性層MPLqは、Pt(白金)とMn(マンガン)との合金か、Ir(イリジウム)とMn(マンガン)との合金か、RuとMnとの合金かのいずれかからなる金属膜であることが好ましい。その厚みは10nm以上30nm以下であることが好ましく、なかでも12nm以上25nm以下であることがより好ましい。
【0074】
強磁性層MPLrは、Ni、Co(コバルト)、Fe、B(ボロン)からなる群から選択される1種以上から構成される金属単体または合金の膜であることが好ましい。あるいはこれらの材料を適宜組み合わせた合金層が複数層積層された構成であってもよい。強磁性層MPLrの全体の厚みは1.2nm以上3.0nm以下であることが好ましく、1.5nm以上2.5nm以下であることがより好ましい。
【0075】
非磁性層MPLsは、Ruからなる、厚みが0.4nm以上1.0nm以下の金属膜であることが好ましい。なお、非磁性層MPLsの厚みは0.6nm以上0.9nm以下であることがより好ましい。
【0076】
さらに強磁性層MPLtは、強磁性層MPLrと同様の材質からなることが好ましい。またその厚みは、強磁性層MPLrと磁化量がほぼ同じになる膜厚とすることが好ましい。
【0077】
トンネル絶縁膜MTLは、AlO(酸化アルミニウム)、MgO(酸化マグネシウム)、HfO(酸化ハフニウム)のいずれかからなる絶縁膜であることが好ましい。その厚みは0.5nm以上2.0nm以下であることが好ましく、なかでも0.6nm以上1.5nm以下であることがより好ましい。
【0078】
磁化自由層MFLは、強磁性層からなる薄膜であることが好ましい。具体的にはNi、Co、Fe、B、Ruからなる群から選択される1種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは2.0nm以上10nm以下であることが好ましく、3.0nm以上9.0nm以下であることがより好ましい。
【0079】
そして磁気抵抗素子TMRの側面を覆う保護層IIIは、たとえばSiN(シリコン窒化膜)により形成されることが好ましい。ただし保護層IIIは、SiNの代わりにSiO、AlO、SiONにより形成されるものであってもよい。
【0080】
ここで本実施の形態に係る半導体装置の変形例について説明する。
本実施の形態に係る、磁気抵抗素子TMR(特にビット線BL)の上部に位置するクラッド層がメモリセル部から周辺回路部にまで延在する特徴を有する半導体装置は、以上の図4〜図7に示すように、ビット線BLと磁気抵抗素子TMR(上部電極UEL)とがコンタクト部CNT2により電気的に接続された構成を有するものであってもよい。しかし、たとえば図11〜図13に示す半導体装置のように、ビット線BLの下部(最下面)と磁気抵抗素子TMR(上部電極UEL)の上部(最上面)との間にコンタクト部CMT2を備えず、両者が直接接続された構成を有するものであってもよい。
【0081】
図11〜図13に示すMRAMを備えた半導体装置は、上述したビット線BLと磁気抵抗素子TMRとの接続される態様においてのみ、図4〜図7に示す半導体装置と異なっている。図11は図4に対応し、図12は図5に対応し、図13は図6に対応する。なお周辺回路部の態様については、図7と同様であるため、図示を省略している。
【0082】
あるいは図14〜図16に示す半導体装置のように、いわゆるSTT(Spin Transfer Torque)−MRAMが複数配置された構成を有するものであってもよい。図14〜図16の半導体装置は、ディジット線DLを備えず、プラグM4やビット線BLの内表面がコンタクトM1、プラグM2、M3の内表面と同様にバリア層BRLのみで覆われた構成を有する点においてのみ、図4〜図7に示す半導体装置と異なっている。たとえば図14〜図16のSTT−MRAMにおいて、図11〜図13のMRAMのようにビット線BLと磁気抵抗素子TMRとが直接接続された態様を有していてもよい。
【0083】
次に、以上のような構成を有する半導体装置の動作原理について説明する。
まず図4〜図7、図11〜図13に示すMRAMが複数配列された半導体装置の動作原理について説明する。
【0084】
所望のMOSトランジスタを選択し、スイッチをオンして所望のディジット線DLやビット線BL(銅配線本体部CU)に電流を流すと、これらに連なっているすべての磁気抵抗素子TMRの磁化自由層MFLの磁化の向きが変化する。
【0085】
このときこれらのディジット線DLやビット線BLに流れる電流(または当該電流がつくる磁場)が、磁化の向きの反転に必要な電流よりも小さければ、電流を切った後、そのディジット線DLやビット線BLに連なっているすべての磁気抵抗素子TMRの磁化自由層MFLの磁化の向きは、電流を流す前の状態に戻る。これは当該電流がつくる磁場が、磁化自由層MFLの磁化の向きの反転に必要な磁場よりも小さい場合を意味する。
【0086】
しかし当該電流が磁化自由層MFLの磁化の向きの反転に必要な電流よりも大きければ、電流を切った後、そのディジット線DLやビット線BLに連なっているすべての磁気抵抗素子TMRの磁化自由層MFLの磁化の向きが反転された状態となる。これは当該電流がつくる磁場が、磁化自由層MFLの磁化の向きの反転に必要な磁場よりも大きい場合を意味する。
【0087】
以上に述べた特性を利用して、まずディジット線DLまたはビット線BLのいずれか一方に、磁化自由層MFLの磁化の向きの反転に必要な電流よりも小さい電流(第1の電流)を流す。次にその状態で、ディジット線DLまたはビット線BLのうち、上述した一方と異なる他方に、適切な電流(第2の電流)を流す。
【0088】
ここで適切な電流とは、上述した第1の電流と第2の電流とを流す配線が交差する領域においてのみ、第1の電流と第2の電流とがつくる合成磁場が、磁気抵抗素子TMRの磁化自由層MFLの磁化の向きの反転に必要な磁場よりも大きくなるために必要な電流値を意味する。
【0089】
このようにすれば、これらの電流を流したディジット線DLとビット線BLとの交差する領域内にある磁気抵抗素子TMRのみ、磁化自由層MFLの磁化の向きが反転することによりデータが書き換えられる。つまりデータの書き換え時には、書き換えを行なう磁気抵抗素子TMRの選択と書き換えとは同時に行なわれる。
【0090】
具体的には、磁化自由層MFLの磁化の向きが、磁化固定層MPLの磁化の向きと同じ向きとなったり、磁化自由層MFLの磁化の向きが磁化固定層MPLの磁化の向きと反対方向となる。磁化自由層MFLの磁化の向きと磁化固定層MPLの磁化の向きとが一致しているときと、磁化自由層MFLの磁化の向きと磁化固定層MPLの磁化の向きとが反対方向となっているときとでは、磁気抵抗素子TMRの電気的抵抗が変化する。この抵抗値の違いが「0」または「1」に対応する情報として利用される。
【0091】
選択された磁気抵抗素子TMRの情報を読み出す際には、選択された磁気抵抗素子TMRに接続されたMOSトランジスタがONとなる。
【0092】
そして、MOSトランジスタおよびビット線BLを通るように電圧が印加され、選択された磁気抵抗素子TMRの抵抗値を検知し、磁気抵抗素子TMRに格納された電気的情報を読み出すことができる。
【0093】
なお、たとえばビット線BLの上部や側部に配置されるクラッド層の高透磁率膜MAGは、ビット線BLに流れる電流がつくる磁場を、当該ビット線BLの直下に配置される磁気抵抗素子TMRにより高効率に作用させるために配置されている。
【0094】
具体的には高透磁率膜MAGの内部を磁場が通るため、当該磁場は高透磁率膜MAGの外部、つまり近傍の磁気抵抗素子TMRの方に作用することが妨げられる。したがって近傍の磁気抵抗素子TMRが外部の電流がつくる磁場に影響されることが抑制される。ディジット線DLの内表面に配置されるクラッド層CLAD1(の高透磁率膜MAG)についても同様の効果を奏する。
【0095】
次に、図14〜図16に示すSTT−MRAMが複数配列された半導体装置の動作原理について説明する。
【0096】
書き換えの原理は以下のとおりである。まず所望のMOSトランジスタを選択し、スイッチをオンにする。するとその上の金属配線部M、コンタクト部CNT1、下部電極LEL、磁気抵抗素子TMR、上部電極UEL、ビット線BLという電流経路に電流が流れる。
【0097】
このとき、たとえばMOSトランジスタ側からビット線BL側へ電子を供給することにより電流を流せば、磁化固定層MPLの磁化の向きと同じスピン方向を持つ電子のみが、トンネル絶縁膜MTLを超えて磁化自由層MFLの内部に注入される。そして磁化固定層MPLの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層MPLにより反射される。つまりこれらの電子は磁化自由層MFLの内部に到達できない。その結果、磁化自由層MFLの磁化の向きが、磁化固定層MPLの磁化の向きと同じ向きとなる。
【0098】
これに対し、ビット線BL側からMOSトランジスタ側へ電子を供給することにより電流を流せば、磁化固定層MPLの磁化の向きと同じスピン方向を持つ電子は、磁化固定層MPLを透過する。そして磁化固定層MPLの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層MPLにより反射される。つまりこれらの電子は逆方向に移動して磁化自由層MFLの内部に注入される。その結果、磁化自由層MFLの磁化の向きが、磁化固定層MPLの磁化の向きと反対方向となる。
【0099】
このようにして、標準MRAMと同様に、磁気抵抗素子TMRの電気的抵抗が変化する。この抵抗値の違いが「0」または「1」に対応する情報として利用される。
【0100】
なお、STT−MRAMが選択された磁気抵抗素子TMRの情報を読み出す原理は、図4〜図7、図11〜図13の標準MRAMと同様である。
【0101】
つまりSTT−MRAMにおいても、標準MRAMと同様に、ビット線BLに流れる電流が、そこを流れる電流の向きにより磁化自由層MFLの磁化状態を変化させることになる。
【0102】
以上の動作原理から、MRAM、STT−MRAMのいずれにおいても、ビット線BLに流れる電流が、磁化自由層MFLの磁化状態を変化させ、この磁化状態の変化による磁気抵抗素子TMRの電気的抵抗の違いが「0」または「1」に対応する情報として利用される。
【0103】
次に、本実施の形態の半導体装置の製造方法について説明する。
まず、図4〜図7に示すMRAMを有する半導体装置の製造方法について、図17〜図64を用いて説明する。
【0104】
まず下地配線を準備する工程を実施する。具体的には主表面を有する半導体基板を準備する工程や、当該半導体基板の主表面上にMRAMや周辺回路を形成するための下地の回路を形成する工程である。
【0105】
図17〜図23は、メモリセル部のMRAMが形成される態様を、図5と同様の方向から見た態様を示す断面図である。図17〜図23に図示された各工程においては、周辺回路部においても同様の処理がなされるため、周辺回路部の図示は省略されている。
【0106】
まず図17を参照して、主表面を有する半導体基板SUBを準備する。半導体基板SUBの主表面上に分離絶縁膜SPIを形成する。分離絶縁膜SPIによって、半導体基板SUBの主表面上に活性領域が形成される。
【0107】
次に、活性領域にイオン注入法などにより、不純物を活性領域内に導入して、ウェル領域WELおよびチャネル領域CHAを順次形成する。
【0108】
図18を参照して、熱酸化処理法により、チャネル領域CHAの主表面上にゲート絶縁膜GIを形成する。その後、多結晶シリコン膜等を堆積し、この多結晶シリコン膜等をパターニングすることで、ゲート電極GEをゲート絶縁膜GI上に形成する。
【0109】
次に、図19を参照して、ゲート電極GEをマスクとして、所定の導電型の不純物を活性領域に導入する。さらに、ゲート電極GEの側面にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜を形成した後に、再度、不純物を活性領域に導入する。
【0110】
2度目の不純物を導入した後、シリコン酸化膜や窒化シリコン膜等の絶縁膜を堆積する。この堆積した絶縁膜をドライエッチングして、サイドウォールSWを形成する。サイドウォールSWを形成した後、再度、不純物をチャネル領域CHAに導入する。これにより、ソースまたはドレインとして機能する不純物領域IPRが形成される。
【0111】
図20を参照して、スパッタリングで金属膜を形成し、その後、熱処理をすることにより、不純物領域IPRの上面およびゲート電極GEの上面に金属シリサイド膜MFを形成し、その後不要な金属膜を除去する。これにより、MOSトランジスタTRが形成される。
【0112】
図21を参照して、MOSトランジスタTRを形成した後、たとえば、MOSトランジスタTRを覆うように、シリコン酸化膜等から形成された層間絶縁膜III1を形成する。
【0113】
形成された層間絶縁膜III1にフォトリソグラフィおよびエッチングを施して、コンタクトホールを形成する。このコンタクトホールは、不純物領域IPR上に形成された金属シリサイド膜MFに達するように形成される。
【0114】
その後、スパッタリング等で、上記コンタクトホールの内表面にバリア層BRLを形成する。バリア層BRLを形成した後、コンタクトホール内にタングステン等の導電膜TUNを充填し、この導電膜TUNにCMP(Chemical Mechanical Polishing)処理を施すことで、コンタクトM1を形成する。
【0115】
ここで導電膜TUNの充填は、たとえばCVD法により行なうことが好ましい。
次に、図22を参照して、層間絶縁膜III1の上面上に、絶縁膜II1および層間絶縁膜III2を順次形成する。そして、層間絶縁膜III2および絶縁膜II1に溝部を形成する。形成された溝部にバリア層BRLを形成し、導電膜CUを充填する。この導電膜CUを平坦化することで、層間絶縁膜III2および絶縁膜II1にプラグM2およびソース配線SCLを形成する。ここで導電膜CUの充填は、たとえばメッキ法により行なうことが好ましい。
【0116】
次に、図23を参照して、絶縁膜II2,層間絶縁膜III3,III4を順次形成する。その後、絶縁膜II2,層間絶縁膜III3,III4に穴部を形成し、バリア層BRLを当該穴部の内表面に形成する。バリア層BRL上に導電膜CUを充填し、この導電膜CUを平坦化することで、プラグM3を形成する。
【0117】
以下、図24〜図43の各工程については、図17〜図23と同様に、図5と同様の方向からメモリセル部のMRAMが形成される態様を見た断面図と、図7と同様の方向から見た周辺回路図の形成される態様を示す断面図とを並行して図示している。
【0118】
次に図24(メモリセル部)を参照して、層間絶縁膜III4の上面上に絶縁膜II3,層間絶縁膜III5,III6を順次形成する。その後、絶縁膜II3,層間絶縁膜III5,III6にプラグM4を形成するための穴部であるプラグ穴PLGが形成される
と共に、層間絶縁膜III6にディジット線用溝部DLGを形成する。
【0119】
このとき図25(周辺回路部)を参照して、周辺回路部にも同様に絶縁膜II3、層間絶縁膜III5,III6にプラグ穴PLGを形成する。
【0120】
そして、プラグ穴PLGにクラッド層(たとえばクラッド層CLAD1)を形成すると共に、ディジット線用溝部DLGの内表面にも同様のクラッド層(たとえばクラッド層CLAD1)を形成する。
【0121】
このクラッド層CLAD1(バリア層BRLや高透磁率膜MAG)は、図26に示すスパッタリング装置SPTRを用いて、成膜する。スパッタリング装置SPTRは、チャンバ内に配置され、上面に製造過程中の半導体基板が配置されるステージSTGと、ターゲットTARと、直流コイルCOILおよび高周波コイルとを備えている。
【0122】
そして、直流コイルCOILおよび高周波コイルから生じる磁力によって、チャンバ内の粒子の指向性を調整することができる。
【0123】
バリア層BRLを形成する際には、ステージSTGには、たとえば、200W〜230W程度の交流電力を印加する。そして、バリア層BRLのサイドカバレッジ率を高くすることができる。
【0124】
ここで、サイドカバレッジ率とは、図24に示す層間絶縁膜III6の上面に成膜される成膜速度を基準とし、この成膜速度に対するプラグ穴PLGおよびディジット線用溝部DLGの内側面に成膜される成膜速度の比である。
【0125】
バリア層BRLを形成した後、高透磁率膜MAGを形成する。高透磁率膜MAGを形成する際には、上述した高周波コイルには、たとえば、2000W程度の電力を印加する。直流コイルCOILには、たとえば、0W〜500W程度の電力を印加する。さらに、チャンバ内の圧力は、0.2Pa程度とする。さらに、ターゲットTARおよびステージSTGに所定電力を印加する。
【0126】
上記のような条件で、高透磁率膜MAGを形成すると、バリア層BRLの内側面に成膜される成膜速度が、バリア層BRLの底部に成膜される成膜速度よりも速くなる。
【0127】
すなわち、高透磁率膜MAGを形成する際のサイドカバレッジ率は、バリア層BRLを形成するときのサイドカバレッジ率よりも高くなっている。
【0128】
成膜速度を調整しながらバリア層BRLや高透磁率膜MAGを形成することにより、たとえばこれらの膜が過剰に厚くなるためにディジット線などの延在する方向に交差する断面積が小さくなるなどの不具合を抑制することができる。つまり、ディジット線の電気抵抗が過剰に高くなることを抑制することができる。
【0129】
このように、高透磁率膜MAGを形成した後、バリア層BRLを高透磁率膜MAGの上面上に形成する。なお、ここでのバリア層BRLの成膜条件は、上述した(高透磁率膜MAGを形成する前に形成した)バリア層BRLを形成するときの成膜条件と同じ条件とする。
【0130】
バリア層BRLを形成した後、銅などの導電膜CUをバリア層BRL上に充填する。この充填した導電膜は、プラグM4を形成するための銅配線本体部CUであり、ディジット線DLの銅配線本体部CUである。
【0131】
導電膜を充填した後、図27(メモリセル部)に示すように、CMP法により、層間絶縁膜III6の上面を平坦化することで、プラグM4およびディジット線DLを形成する。そして、ディジット線DLを形成するのと同時に図28に示すように周辺回路部のプラグM4を形成することができる。
【0132】
このように、層間絶縁膜III1,絶縁膜II1,層間絶縁膜III2,絶縁膜II2,層間絶縁膜III3,層間絶縁膜III4,絶縁膜II3,層間絶縁膜III5,層間絶縁膜III6が順次積層される。
【0133】
さらに、コンタクトM1、プラグM2、M3、M4を順次形成することで、金属配線部Mが形成される。
【0134】
次に図29(メモリセル部)および図30(周辺回路部)を参照して、層間絶縁膜III6の上面上に絶縁膜FIIを形成する。絶縁膜FIIは図31に示すように、窒化シリコン膜(SiN)等から形成された絶縁膜FII1の上面上に、酸化シリコン膜(SiO2)等から形成された絶縁膜FII2が積層された構成であることが好ましい。そして図29に示すように、メモリセル部のプラグM4上の絶縁膜FIIに、貫通孔としてのビア穴VIA1を形成する。
【0135】
そして、図32(メモリセル部)および図33(周辺回路部)に示すように、絶縁膜FII上およびビア穴VIA1の内周面にバリア層BRLaを形成する。このバリア層BRLa上に導電膜CL1aを堆積する。
【0136】
その後、図34(メモリセル部)および図35(周辺回路部)を参照して、CMP法により、絶縁膜FIIをストッパ膜として、絶縁膜FII上に形成されたバリア層BRLaおよび導電膜CL1aを除去する。
【0137】
これにより、バリア層BRLおよび導電層CL1からなるコンタクト部CNT1が形成される。その一方で、絶縁膜FII1、FII2の上面は平坦化され、平坦絶縁膜FII1と平坦絶縁膜FII2とからなる平坦絶縁膜FIIが形成される。
【0138】
次に、図36(メモリセル部)および図37(周辺回路部)を参照して、平坦絶縁膜FII(コンタクト部CNT1)の上に導電膜LELaを形成し、導電膜LELaの上に導電膜MPLa、絶縁膜MTLa、導電膜MFLa、導電膜UELaの順に形成する。導電膜LELaは下部電極LELとなるべき層であり、導電膜MPLa、絶縁膜MTLa、導電膜MFLa、導電膜UELaはそれぞれ磁化固定層MPL、トンネル絶縁膜MTL、磁化自由層MFL、上部電極UELとなるべき層である。したがって上述した各層を構成する材質や厚みは、それぞれ下部電極LELや磁化固定層MPLなど形成しようとする層の材質や厚みとすることが好ましい。
【0139】
図38(メモリセル部)および図39(周辺回路部)を参照して、導電膜MPLa、絶縁膜MTLa、導電膜MFLaおよび導電膜UELaをパターニングして、磁気抵抗素子TMRおよびこの磁気抵抗素子TMRの上面上に形成された上部電極UELを形成する。図38に示す上部電極UELや下部電極LELの平面視における面積はあくまで一例であり、たとえば上部電極UELの平面視における面積が、磁気抵抗素子TMRよりも大きくなっていてもよい。
【0140】
図40(メモリセル部)および図41(周辺回路部)を参照して、磁気抵抗素子TMRを覆うように、導電膜LELa上に、シリコン窒化膜等から形成された絶縁膜IIIaを形成する。この絶縁膜IIIaは保護層IIIとなるべき層である。保護層IIIは、磁気抵抗素子TMRを構成する特に磁化自由層MFLや磁化固定層MPLなどの側面が酸化されることによる、磁場の漏洩などの不具合を抑制するためのものである。絶縁膜IIIaはCVD法(Chemical Vapor Deposition)等を用いて形成されることが好ましい。絶縁膜IIIaの膜厚は10nm以上80nm以下であることが好ましく、40nm以上70nm以下であることがより好ましい。
【0141】
この絶縁膜IIIa上にレジスト膜を形成し、下部電極LELを形成するためのパターニングをレジスト膜に施し、レジストパターンPHRを形成する。このレジストパターンをマスクとして、絶縁膜IIIaおよび導電膜LELaをパターニングして、図42(メモリセル部)に示すように、絶縁膜IIIbおよび下部電極LELを形成する。このときの周辺回路部の態様は、図43に示すとおりである。
【0142】
以下、図44〜図58の各工程については、図17〜図23と同様に、図5と同様の方向からメモリセル部のMRAMが形成される態様を見た断面図と、図6と同様の方向からメモリセル部のMRAMが形成される態様を見た断面図と、図7と同様の方向から見た周辺回路図の形成される態様を示す断面図との3図を並行して図示している。また各図の、絶縁膜II3より下側(半導体基板SUB側)は図示を省略している。
【0143】
図44、図45(メモリセル部)を参照して、図42の磁気抵抗素子TMRの絶縁膜IIIb上や周囲、および下部電極LELの周囲を覆うように、シリコン酸化膜等からなる層間絶縁膜III7を形成し、この層間絶縁膜III7にCMP処理を施す。そしてこの層間絶縁膜III7に、図44の左右方向に複数並ぶ磁気抵抗素子TMR上を結ぶように延在するビット線用溝部BLGを形成すると同時に、平面視において上部電極UELと重なる位置に、貫通孔としてのビア穴VIA2を形成する。
【0144】
これと同時に、周辺回路部については、図46を参照して、当該層間絶縁膜III7にプラグ穴PLGを形成する。このプラグ穴PLGは、平坦絶縁膜FIIの最下面(プラグM4の最上面)に達するように形成される。
【0145】
次に、図47、図48(メモリセル部)および図49(周辺回路部)を参照して、ビット線用溝部BLGおよびビア穴VIA2と、周辺回路部のプラグ穴PLGとの内表面に図24、図25と同様のクラッド層CLAD1aを形成する。
【0146】
次に図50、図51(メモリセル部)および図52(周辺回路部)を参照して、図47〜図49にて形成されたクラッド層CLAD1aのうち底部BOTMに形成されたものをエッチングにより除去し、クラッド層CLAD1aをクラッド層CLAD1とすることが好ましい。
【0147】
その後、ビット線用溝部BLGやビア穴VIA2、プラグ穴PLGの内部に銅等の導電膜CUを充填し、この導電膜CUを平坦化することで、ビット線BLおよび配線M5、コンタクト部CNT2を形成する。
【0148】
次に図53、図54(メモリセル部)および図55(周辺回路部)を参照して、ビット線BLや配線M5の上にライナー膜LNFaおよびクラッド層CLAD2aを形成する。これらはそれぞれライナー膜LNFおよびクラッド層CLAD2となるべき層である。
【0149】
ここでライナー膜LNFはCVD法等により形成されることが好ましい。
さらに図56、図57(メモリセル部)および図58(周辺回路部)を参照して、クラッド層CLAD2a上に層間絶縁膜III8を形成する。その後、平面視において配線M5と重なる領域の一部の層間絶縁膜III8、クラッド層CLAD2a、ライナー膜LNFaを除去して配線M5を露出させる。
【0150】
このようにしてビア穴VIA3およびビア穴VIA4を形成するが、ここでビア穴VIA3はビア穴VIA4よりも、平面視における穴の面積が大きくなるように形成する。これはビア穴VIA3はクラッド層CLAD2に設けた孔であるため、後にビア穴VIA4を充填するように形成される電極パッドPADとクラッド層CLAD2とを電気的に絶縁する必要があるためである。
【0151】
その後、ビア穴VIA4を充填するように電極パッドPAD、および電極パッドPAD間を断線するようにパッシベーション膜PASFを形成することにより、図5〜図7に示す本実施の形態の半導体装置が形成される。
【0152】
なお電極パッドPADの形成の際には、ビア穴VIA4の内部の側面に、スパッタリングによりバリア層BRLを形成した後、ここへタングステンなどの金属膜を充填することが好ましい。その後、ビア穴VIA4および層間絶縁膜III8の上にパッシベーション膜PASFを形成し、パッシベーション膜PASFのうち、平面視においてビア穴VIA4と重なる領域に電極パッドPAD用の溝を形成する。そして上記溝の内部をタングステンなどの金属膜で充填することにより、電極パッドPADが形成される。
【0153】
ここで、コンタクト部CNT2の形成方法の変形例を以下の図59〜図64を用いて説明する。なおこれらの図についても、図44〜図58と同様に3図を並行して図示しており、絶縁膜II3より下側(半導体基板SUB側)は図示を省略している。
【0154】
図59、図60(メモリセル部)および図61(周辺回路部)を参照して、図44〜図46に示す工程の後に、ビア穴VIA2およびプラグ穴PLGの下部(断面図における横幅が狭くなった領域)の側面のみにバリア層BRLを形成した後、これらの内部を導電膜CUで充填する。
【0155】
その上で、図62、図63(メモリセル部)および図64(周辺回路部)を参照して、ビット線用溝部BLGの内部およびプラグ穴PLGの上部(断面図における横幅が広くなった領域)の側面にクラッド層CLAD1を形成した後、これらの内部を導電膜CUで充填し、導電膜CUを平坦化する。図62〜図64は図50〜図52に対して、コンタクト部CNT2の態様のみ異なるが、このような構成となるように処理を行なってもよい。
【0156】
図62〜図64以降は、上述した図53〜図58と同様の処理を行なうことにより、コンタクト部CNT2の態様のみ異なる半導体装置が形成される。
【0157】
次に、図11〜図13に示すMRAMを有する半導体装置の製造方法について、図65〜図70を用いて説明する。なおこれらの図についても、図44〜図58と同様に3図を並行して図示しており、絶縁膜II3より下側(半導体基板SUB側)は図示を省略している。
【0158】
図65、図66(メモリセル部)、および図67(周辺回路部)を参照して、図42〜図43に示す工程の後に、図42の磁気抵抗素子TMRの絶縁膜IIIb上や周囲、および上部電極UEL上や下部電極LELの周囲を覆うように層間絶縁膜III7を形成する。次に上部電極UEL上の絶縁膜IIIbおよび層間絶縁膜III7をCMP工程により除去して保護層IIIを形成する。その後は図44〜図46と同様にビット線用溝部BLGやプラグ穴PLGを形成し、図47〜図49と同様にクラッド層CLAD1aを形成する。
【0159】
なおここで、ビット線用溝部BLGを形成する際、その底部(最下部)が上部電極UELの最上面とほぼ同じ高さとなるようにすることが好ましい。
【0160】
次に図68、図69(メモリセル部)および図70(周辺回路部)を参照して、図50〜図52と同様にビット線用溝部BLGやプラグ穴PLGの内表面にクラッド層CLAD1aを形成する。そしてこれらの内部に導電膜CUを充填し、導電膜CUを平坦化する。
【0161】
以下は上述した図53〜図58と同様の工程を実施し、パッシベーション膜PASFや電極パッドPADを形成することにより、図11〜図13に示す本実施の形態の半導体装置が形成される。
【0162】
次に、図14〜図16に示すSTT−MRAMを有する半導体装置の製造方法について、図71〜図80を用いて説明する。なおこれらの図についても、図71〜図74については図24〜図25などと同様に2図を並行して図示しており、図75〜図80については図図44〜図58と同様に3図を並行して図示している。また図75〜図80については、絶縁膜II3より下側(半導体基板SUB側)は図示を省略している。
【0163】
図71(メモリセル部)および図72(周辺回路部)を参照して、図23に示す工程の後に、層間絶縁膜III4の上面上に絶縁膜II3,層間絶縁膜III5,III6を順次形成する。その後、絶縁膜II3,層間絶縁膜III5,III6にプラグ穴PLGを形成する。ただし図24に示すようなディジット線用溝部DLGは形成しない。
【0164】
またメモリセル部および周辺回路部のプラグ穴PLGの内表面には、クラッド層の代わりにバリア層BRLを形成する。
【0165】
次に図73(メモリセル部)および図74(周辺回路部)を参照して、図27および図28と同様に、プラグ穴PLGの内部を銅などの導電膜CUで充填し、CMP法により、層間絶縁膜III6の上面を平坦化することで、プラグM4を形成する。
【0166】
次に図75、図76(メモリセル部)および図77(周辺回路部)を参照して、図29〜図46と同様の処理を行なう。
【0167】
さらに図78、図79(メモリセル部)および図80(周辺回路部)を参照して、図47〜図49にてビット線用溝部BLGの内表面に形成するクラッド層CLAD1aの代わりにバリア層BRLを形成した上で、図50〜図52と同様に、ビット線用溝部BLGの内部などをCU等で充填する。
【0168】
なお図75〜図80においては、図4〜図7と同様にコンタクト部CNT2を形成することにより、ビット線BLと磁気抵抗素子TMRとを接続する構成のものが図示されている。しかしたとえば図11〜図13と同様に、ビット線BLと磁気抵抗素子TMR(上部電極UEL)とが直接接続された構成の、STT−MRAMを形成してもよい。
【0169】
以下は上述した図53〜図58と同様の工程を実施し、パッシベーション膜PASFや電極パッドPADを形成することにより、図14〜図16に示す本実施の形態の、メモリセル部にSTT−MRAMを備える半導体装置が形成される。
【0170】
次に、本実施の形態の作用効果について説明する。
ここで比較例として、従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法においては、上記の図50〜図52の工程の後、メモリセル部については図53および図54と同様の処理を行なうが、このとき周辺回路部においては、図55と異なり、図81に示すように、クラッド層CLAD2aは除去される。すなわちクラッド層CLAD2aが除去されている点以外は、図81は図55と同様である。その上で、図82に示すように、図58と同様の、層間絶縁膜III8を形成しビア穴VIA4を形成する処理がなされる。
【0171】
この場合、たとえば浮遊磁場などの(当該半導体装置の)外部磁場が磁気抵抗素子TMRに悪影響を与える可能性が高くなる。
【0172】
しかし本実施の形態においては図55に示すように、周辺回路部のクラッド層CLAD2aが除去されないまま、図58にて層間絶縁膜III8やビア穴VIA3、VIA4が形成される。したがって図7や図16に示すように、本実施の形態の半導体装置の周辺回路部において、ビット線BLと同時に形成される配線M5の上部には、高透磁率膜MAGを含むクラッド層CLAD2が配置されている。
【0173】
このため、外部磁場は周辺回路部の配線M5の上部のクラッド層CLAD2の内部にいったん集まり、その後再び外部へ出て行く可能性が高くなる。
【0174】
したがって周辺回路部にクラッド層CLAD2が配置されていれば、周辺回路部にクラッド層CLAD2が配置されない場合に比べて、周辺回路部にクラッド層CLAD2が配置されることにより、当該半導体装置の磁気シールド効果を高めることができる。すなわち、外部磁場のメモリセル部の磁気抵抗素子TMRへの影響を抑制することができる。
【0175】
またメモリセル部のビット線BLなどに流れる電流がつくる磁場は、周辺回路部の配線上に配置されたクラッド層CLAD2の内部に進入する可能性が高くなる。このためビット線BLの電流がつくる磁場の、所望の磁気抵抗素子TMR以外の磁気抵抗素子TMRへの影響を抑制することができる。この効果は特にメモリセル部と周辺回路部との境界部において顕著となる。
【0176】
さらに、図6に示すクラッド層CLAD2の(特に高透磁率膜MAGの)厚みW2は、クラッド層CLAD1の厚みW1よりも厚くすることができる。上述したように厚みW1は、当該クラッド層CLAD1が取り囲むビット線BLなどの配線の、銅配線本体部CUの断面積に影響する。また配線の側壁面を覆うクラッド層の厚みW1は、隣接する配線との干渉を防ぐ観点からも、過剰に厚くすることはできない。
【0177】
クラッド層CLAD2の厚みW2をより厚くすれば、クラッド層CLAD2のボリュームをより大きくすることができる。したがってクラッド層CLAD2の有する磁気シールド効果をより高くすることができる。
【0178】
クラッド層CLAD2のボリュームは、クラッド層CLAD2の平面視における大きさと厚みとで決定する。ここではクラッド層CLAD2の厚みを大きくすることによりクラッド層CLAD2のボリュームを大きくする方がより好ましい。これはクラッド層CLAD2の厚みを大きくすることにより、特に磁気抵抗素子TMRから離れた領域にクラッド層CLAD2が配置されることになる。このため外部の余分な磁場を磁気抵抗素子TMRからよりはなれた領域に誘導する効果がより大きくなるためである。
【0179】
本実施の形態の、特に図4〜図7、図11〜図13のMRAM構造を有する半導体装置は、コンタクトM1、M2、M3の内表面がバリア層BRLのみで覆われているのに対して、プラグM4、配線M5、ビット線BL、ディジット線DLの内表面はクラッド層CLAD1で覆われている。このように、上下方向に関して磁気抵抗素子TMRに近い領域に形成されているプラグM4などの内表面をクラッド層CLAD1で覆うことにより、磁気抵抗素子TMRに所望の磁場をより効率的に作用させ、それ以外の磁場を遮蔽する効果をより高めることができる。
【0180】
さらに本実施の形態の半導体装置は、ディジット線DLの内表面のうち上面(磁気抵抗素子TMRに対向する面)にはクラッド層が配置されない。このような構成であるため、ディジット線DLに流れる電流がつくる磁場を、磁気抵抗素子TMRに集中させることができる。
【0181】
ところで上述したように、ビット線BL上方の(第1の高透磁率膜である)クラッド層CLAD2は、メモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際にはクラッド層CLAD2は、周辺回路部において、電極パッドPADが形成されるためにビア穴VIA4として除去される領域が存在するほかにも、平面視における一部の領域において除去されていてもよい。
【0182】
具体的には、図83〜図85に示すように、ビット線BL上のクラッド層CLAD2のうち高透磁率膜MAGが、周辺回路部において一部の領域が略長方形状(図83)、略正方形状(図84)、長方形の内部から小さい正方形を複数刳り貫いた形状(図85)を有するダミーパターンDUMMYを形成するように除去されていることが好ましい。
【0183】
ただしダミーパターンはこれらの形状に限られず、たとえば円形や楕円形など、任意の形状をとりうる。
【0184】
なお図83〜図85においては(第1の高透磁率膜である)クラッド層CLAD2を構成する高透磁率膜MAGが上述したダミーパターンを有する態様としている。しかしバリア層BRLを含むクラッド層CLAD2の全体が上記と同様のダミーパターンを有する構成であってもよい。
【0185】
このように周辺回路部のクラッド層CLAD2の一部が除去されていれば、当該クラッド層CLAD2の、たとえばライナー膜LNFや層間絶縁膜III8との密着性をさらに向上することができる。これはクラッド層CLAD2が層間絶縁膜III8などと密着する力が、ライナー膜LNFが層間絶縁膜III7などと密着する力に比べて弱いためである。つまりクラッド層CLAD2が層間絶縁膜III8と密着する面積を小さくすることにより、クラッド層CLAD2と層間絶縁膜III8との間での剥離を抑制することができる。
【0186】
あるいは図86や図87に示すように、周辺回路部のクラッド層CLAD2のうち、配線M5の直上に形成される、電極パッドPADを形成するためのビア穴VIA4とは別に、配線を形成しない領域にダミーとしてのビア穴VIA5を形成してもよい。この場合ビア穴が、図83〜図85のダミーパターンDUMMYと同様の効果をもたらす。
【0187】
(実施の形態2)
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
【0188】
図2に示すように、実施の形態1では、半導体装置のメモリセル部および周辺回路部の両方が同一の(平面視において連続する)クラッド層CLADで覆われている。これに対して実施の形態2の半導体装置では、図88を参照して、第1の高透磁率膜であるクラッド層CLADのうち、メモリセル部を覆うクラッド層CLADと周辺回路部を覆うクラッド層CLADとが不連続となっている。
【0189】
図88には図2と同様に、図1のメモリセル部および周辺回路部の下層と上層とが重畳した態様が図示されている。図88をより明確に、上層と下層とを分けて図示したものが図89である。図89(A)は上層、図89(B)は下層(それぞれ図3(A)、図3(B)と同様)を示す。
【0190】
図88および図89(A)を参照して、本実施の形態2においては、メモリセル部のクラッド層CLADと周辺回路部のクラッド層CLADとが、互いに分離している。メモリセル部の上方を覆うクラッド層CLADと、周辺回路部の上方を覆うクラッド層CLADとの間には、クラッド層CLADが配置されないギャップGAPが形成されている。ギャップGAPの幅、つまりメモリセル部のクラッド層CLADと周辺回路部のクラッド層CLADとの最短距離は、デザインルールの最小値寸法以上である。
【0191】
このギャップGAPを挟んで、メモリセル部と周辺回路部とのクラッド層は分離されている。なお図89(B)の構成は、図3(B)の構成と同様である。
【0192】
また、実施の形態1のクラッド層CLADは、メモリセル部、周辺回路部ともに、ほぼ全面に一様に配置されている。これに対して実施の形態2の半導体装置では、メモリセル部を覆うクラッド層CLADは、メモリセル部のほぼ全面を覆っていてもよいが、たとえば図90に示すように、メモリセル部に複数並ぶ磁気抵抗素子TMRの、ビット線BLの直上のみを覆っていてもよい。あるいはビット線BLの直上のみをクラッド層CLADが覆う場合は、たとえば図91のように、ビット線BLの直上にはライナー膜LNFが配置されず、平面視においてビット線BLの直上のクラッド層CLADとその周囲のライナー膜LNFとが並列する配置となってもよい。
【0193】
なおここでビット線BLの直上とは、ビット線BLの上側(半導体基板SUBと反対側)の領域のうち、平面視においてビット線BLと重なる領域を意味する。ただしビット線BLと完全に重ならなくても、ビット線BLと重なる領域に近い(実質的にビット線BLと重なる)領域をも含むものとする。
【0194】
つまりメモリセル部のうち、ビット線BLの直上以外の領域には、ギャップGAPと同様に、クラッド層CLAD(たとえばクラッド層CLAD2)が形成されない。
【0195】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図88〜図92において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。またたとえば図5と同じ方向から見た装置の構成や、図7の周辺回路図については、本実施の形態においても図5や図7と同様となるため、記載を省略している。
【0196】
次に、本実施の形態の半導体装置の製造方法について説明する。
上述した半導体装置の製造方法においては、実施の形態1の図53〜図55の工程を行なった後、クラッド層CLAD2aが、周辺回路部のほぼ全面および、メモリセル部のたとえばビット線BLの直上のみを覆う状態となるようなパターンを形成する。このパターンの形成は、フォトリソグラフィおよびエッチングにより行なうことが好ましい。
【0197】
その上で、図56〜図58に示す工程と同様の処理を行なう。このようにして、図92に示すような態様となる。
【0198】
図92は、ライナー膜LNF上のクラッド層CLAD2がビット線BLの直上のみに配置される点を除いて、図57と同様である。また図92の工程を行なった後における、図56および図58と同じ方向から見た断面図は、それぞれ図56および図58と同様となるため、ここでは記載を省略している。
【0199】
なお図92に示す製造工程後の製造工程については、実施の形態1と同様である。
次に、本実施の形態の作用効果について説明する。
【0200】
本実施の形態のように、メモリセル部と周辺回路部とで分離されたクラッド層CLAD(クラッド層CLAD2)を配置すれば、磁気シールド効果を、実施の形態1よりも一層高めることができる。これは周辺回路部のクラッド層CLAD2は、メモリセル部のクラッド層CLAD2と不連続となっているため、周辺回路部のクラッド層CLAD2の内部の磁場がメモリセル部まで到達する可能性が低いためである。
【0201】
また、メモリセル部においてたとえばビット線BLの直上のみにクラッド層CLAD2を配置すれば、1つの磁気抵抗素子TMR上のビット線BLに流れる電流がつくる磁場が、当該磁気抵抗素子TMRに隣接する磁気抵抗素子TMRの動作に影響する可能性を小さくすることができる。これは1つの磁気抵抗素子TMRのビット線BL上のクラッド層CLAD2の内部に集められた磁場は、当該1つの磁気抵抗素子TMRに隣接する磁気抵抗素子TMRの方へ漏洩する可能性が低いためである。
【0202】
以上より本実施の形態によれば、実施の形態1以上に、磁気抵抗素子TMRが外部磁場に影響される可能性を低減することができる。
【0203】
本発明の実施の形態2は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態2について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0204】
つまり上記において、実施の形態2は、実施の形態1の図4〜図7に示す、コンタクト部CNT2を備えるMRAMを用いて説明している。しかし実施の形態2の特徴を、実施の形態1における他の半導体装置(図11〜図13、図14〜図16に示すMRAMを有する半導体装置)に組み合わせてもよい。さらに実施の形態2に対して、実施の形態1で示したダミーパターンDUMMYなどを併用してもよい。
【0205】
(実施の形態3)
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
【0206】
図93を参照して、実施の形態3の半導体装置では、メモリセル部にはビット線BLや配線M5の上方のクラッド層CLAD(たとえばクラッド層CLAD2)が形成されておらず、周辺回路部のみに形成されている。ただし実施の形態3においても、メモリセル部に実施の形態1や実施の形態2と同様にクラッド層CLADが配置されていてもよい。
【0207】
また周辺回路部には、半導体基板の主表面の延在する第1の方向に関して、クラッド層CLADが配置された領域と、クラッド層CLADが配置されない領域とが周期的に配置されている。
【0208】
具体的には、クラッド層CLADは、図93における一の方向である左右方向に関して、クラッド層CLADが配置された領域と、クラッド層CLADが配置されない領域とが周期的に交互に配置されている。クラッド層CLADが配置された領域においては、上記一の方向に直交する図93の上下方向に関しては連続するように延在している。そしてクラッド層CLADが配置されない領域はギャップGAPとして、クラッド層CLADが配置された領域と同様に、図93の上下方向に関しては連続するように延在している。
【0209】
なお、クラッド層CLADの配置は図93に対して直交する方向、つまり図93における左右方向に連続するように延在してもよい。ギャップGAPについても同様である。
【0210】
つまり周辺回路部において、クラッド層CLADが配置された領域と配置されない領域とは、いずれも短冊形状のL/Sとして形成されている。
【0211】
ここで隣接する上記L/S間の最短距離(ギャップGAPの幅)は、デザインルールの最小値寸法以上であることが好ましい。
【0212】
上述した周期的に配置とは、クラッド層CLADが配置された領域とクラッド層CLADが配置されない領域とが一定の周期でない場合も含むものとする。つまり1つのクラッド層CLADの平面視における幅と、1つのギャップGAPの平面視における幅とは、複数のクラッド層CLADやギャップGAP間で異なっていてもよい。
【0213】
周辺回路部のほぼ全体において、図93のようにクラッド層CLADがL/Sを形成する構成であってもよいが、周辺回路部の一部の領域のみのクラッド層CLADがL/Sを形成する構成であってもよい。
【0214】
図94、図95はそれぞれ図5、図6と同様の方向から見た、本実施の形態の半導体装置を構成するMRAMの構成を示す。図97は図7と同様の方向から見た、本実施の形態の半導体装置の周辺回路部の構成を示す。なお図94〜図97においては、クラッド層CLAD2が配置されないギャップGAPが形成されていることを模式的に説明するために、任意の位置にギャップGAPが図示されている。
【0215】
図94および図95は、ビット線BLの上方にクラッド層CLAD2が配置されない点においてのみ、図5、図6と異なる。ただし上述したように、メモリセル部においても図5、図6のように(ビット線BLの直上およびそれ以外の領域の両方に)クラッド層CLAD2が配置されてもよいし、図90や図96のようにクラッド層CLAD2がビット線BLの直上のみに配置された構成であってもよい。
【0216】
図97は、電極パッドPADが形成されている領域以外にも、ギャップGAPとして、クラッド層CLAD2が形成されていない領域が存在する点においてのみ、図7と異なる。図97は、図95や図96に示すメモリセル部(ビット線BL)を有する半導体装置における周辺回路部を示している。
【0217】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図93〜図100において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0218】
次に、本実施の形態の半導体装置の製造方法について、図98〜図100を用いて説明する。
【0219】
上述した半導体装置の製造方法においては、実施の形態1の図53〜図55の工程を行なった後、クラッド層CLAD2aが、図93に示すような平面視におけるパターンとなるように、たとえばフォトリソグラフィおよびエッチングを行なう。
【0220】
その上で、図56〜図58に示す工程と同様の処理を行なう。このようにして、図98、図99(メモリセル部)および図100(周辺回路部)に示すような態様となる。
【0221】
図98、図99は、ライナー膜LNF上のクラッド層CLAD2が配置されていない点を除いて、それぞれ図56、図57と同様である。また図100は、ライナー膜LNF上のクラッド層CLAD2の構成を除き、図58と同様である。
【0222】
なお図98〜図100に示す製造工程後の製造工程については、実施の形態1と同様である。
【0223】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態1の半導体装置の効果に加えて、以下の効果を有する。
【0224】
本実施の形態のように、周辺回路部の配線M5上のクラッド層CLAD(クラッド層CLAD2)を短冊形状(L/S)とすることにより、実施の形態2と同様に外部磁場の、メモリセル部に対する磁気シールド効果をより高めることができる。
【0225】
さらに本実施の形態の当該クラッド層CLAD2はL/Sとなっている。このため、たとえば実施の形態1のクラッド層CLAD2のように周辺回路部のほぼ全面に配置された場合に比べて、当該クラッド層CLAD2のライナー膜LNFや層間絶縁膜III8との密着性を向上することができる。これは実施の形態1のダミーパターンDUMMYなどと同様の理由に基づく。
【0226】
なお、本実施の形態のようにL/Sであるクラッド層CLAD2は、たとえば実施の形態1のように周辺回路部のほぼ全面を覆うようにクラッド層CLAD2が形成される場合に比べて、全体としてのクラッド層CLAD2のボリュームが減少する。これはギャップGAPの占める面積が大きくなることにより、クラッド層CLAD2が配置される領域の面積が小さくなるためである。しかし上述したように、特に当該クラッド層CLAD2の厚みを十分大きくすることにより、当該クラッド層CLAD2の機能を果たすために十分なボリュームを確保することができる。
【0227】
本発明の実施の形態3は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態3について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。つまり実施の形態3の特徴を、実施の形態1における各種の半導体装置に組み合わせてもよい。
【0228】
(実施の形態4)
本実施の形態は、実施の形態3と比較して、周辺回路部を覆うクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
【0229】
図101を参照して、実施の形態4の半導体装置では、周辺回路部の(配線M5の上方の)クラッド層CLADには、半導体基板の主表面の延在する第1の方向に加えて、第1の方向に直交する第2の方向に関しても、クラッド層CLADが配置された領域と、クラッド層CLADが配置されない領域とが周期的に配置されている。
【0230】
具体的には、クラッド層CLADは、図101における一の方向である左右方向および、一の方向に直交する上下方向の両方に関して、クラッド層CLADが配置された領域と、クラッド層CLADが配置されない領域とが周期的に交互に配置されている。したがってクラッド層CLADが配置される領域は、平面視においてメッシュ形状を有する。
【0231】
そしてクラッド層CLADが配置されない領域はギャップGAPとして、平面視においてクラッド層CLADに囲まれた矩形状の領域として形成される。
【0232】
なお、周辺回路部のほぼ全体において、図101のようにクラッド層CLADがL/Sを形成する構成であってもよいが、周辺回路部の一部の領域のみのクラッド層CLADがL/Sを形成する構成であってもよい。
【0233】
本実施の形態の半導体装置の製造方法は、クラッド層CLAD(クラッド層CLAD2)の平面視におけるパターンが実施の形態3と異なる点を除いて、実施の形態3と同様である。つまり本実施の形態においてもメモリセル部において図5、図6のように(ビット線BLの直上およびそれ以外の領域の両方に)クラッド層CLAD2が配置されてもよいし、図90および図91のようにクラッド層CLAD2がビット線BLの直上のみに配置された構成であってもよい。この場合図101中のギャップGAPの幅や、メモリセル部のクラッド層CLADと周辺回路部のクラッド層CLADとの最短距離は、デザインルールの最小値寸法以上であることが好ましい。
【0234】
また本実施の形態の作用効果についても、基本的に実施の形態3と同様である。
本発明の実施の形態4は、以上に述べた各点についてのみ、本発明の実施の形態3と異なる。すなわち、本発明の実施の形態4について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態3に順ずる。つまり実施の形態4の特徴を、実施の形態1における各種の半導体装置に組み合わせてもよい。
【0235】
(実施の形態5)
本実施の形態は、実施の形態1と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。
【0236】
図102を参照して、本実施の形態の半導体装置は、ビット線BLや配線M5の上方に位置する第1の高透磁率膜としてのクラッド層CLAD(クラッド層CLAD2)のほかに、上記第1の高透磁率膜の上部(半導体基板SUBと反対側)に、第1の高透磁率膜と距離を隔てて第2の高透磁率膜が配置(積層)された構成となっている。
【0237】
図102においては、図1のメモリセル部および周辺回路部の一部の領域(下層)と、図1のメモリセル部や周辺回路部に配置された配線の上部に配置された、上述の第2の高透磁率膜としてのクラッド層CLAD(上層)とが重畳した態様が図示されている。
【0238】
図102をより明確に、上層と中層(上記第1の高透磁率膜の層)と下層とを分けて図示したものが図103である。つまり図103(A)は上層(回路を覆うクラッド層CLADのうち上側)を示し、図103(B)は中層(回路を覆うクラッド層CLADのうち下側)を示す。さらに図103(C)は図103(A)(B)のクラッド層に覆われる下層(メモリセル部および周辺回路部)を示す。
【0239】
図102および図103(A)を参照して、本実施の形態5においては、ビット線BLや配線M5の上方のクラッド層CLADのさらに上方において、メモリセル部と周辺回路部とのほぼ全体を上方から覆うように、クラッド層CLADが配置されている。つまり第2の高透磁率膜としてのクラッド層CLAD(以下「第2のクラッド層」)が、メモリセル部から周辺回路部にまで延在している。
【0240】
なお図103(B)に示すように、下側のクラッド層CLAD、つまり実施の形態1〜実施の形態4においてビット線BLや配線M5上に配置されるクラッド層CLADと同様の、(第1の高透磁率膜としての)クラッド層CLAD(以下「第1のクラッド層」)は、実施の形態1のクラッド層と同様に、メモリセル部および周辺回路部のほぼ全面を覆うように配置されている。
【0241】
図104、図105はそれぞれ図5、図6と同様の方向から見た、本実施の形態の半導体装置を構成するMRAMの構成を示す。図106は図7と同様の方向から見た、本実施の形態の半導体装置の周辺回路部の構成を示す。
【0242】
図104、図105、図106は、ビット線BLの上方のクラッド層CLAD2(第1のクラッド層)の上方に、層間絶縁膜III8を挟んでクラッド層CLAD1(第2のクラッド層)が配置され、クラッド層CLAD1の上に層間絶縁膜III9が配置されている点においてのみ、それぞれ図5、図6、図7と異なる。
【0243】
なお図104〜図106においては、第2のクラッド層としてクラッド層CLAD1(図8参照)を用いている。しかし第2のクラッド層は、積層方向(上下方向)に関してシリコン酸化膜等からなる層間絶縁膜III8、III9に挟まれた構成となっている。このため第2のクラッド層を構成する高透磁率膜MAGが銅配線本体部CUなどと相互拡散を起こす可能性は低い。したがって第2のクラッド層として、3層構造を有するクラッド層CLAD1の代わりに、2層構造を有するクラッド層CLAD2(図9参照)または単層の高透磁率膜MAGを用いてもよい。
【0244】
上述したように第2のクラッド層であるクラッド層CLAD1は、ビット線BLの上方においてメモリセル部および周辺回路部のほぼ全面を覆うものである。しかし実際は第1のクラッド層と同様に、第2のクラッド層についても、電極パッドPADなどの配線部が配置される領域においてはクラッド層CLAD2は不連続となっている。すなわち必要に応じて随所に僅かながらクラッド層CLAD2にて覆われない領域が存在する。
【0245】
なお図105に示すように、第2のクラッド層の、(特に当該第2のクラッド層を構成する高透磁率膜の)厚みW3は、第1のクラッド層の当該厚みW2と同様に、図105中の厚みW1よりも厚いことが好ましい。
【0246】
ここで本実施の形態に係る半導体装置の変形例について説明する。
図107に示すように、本実施の形態においては、第1のクラッド層として、実施の形態1のクラッド層の代わりに、実施の形態2〜実施の形態4のいずれかのクラッド層を用いてもよい。
【0247】
一例として、第1のクラッド層として実施の形態2のクラッド層CLADを用いた半導体装置において、図103と同様に各層の平面視における態様を示したものが図107(A)〜図107(C)である。したがって図107(A)は図103(A)と同様であり、図107(B)は図89(A)と同様であり、図107(C)は図103(C)と同様である。
【0248】
さらに別の変形例として、図示しないが、第1のクラッド層がメモリセル部のみに形成され、周辺回路部には形成されない態様であってもよい。この場合も本実施の形態においては第2のクラッド層は、図103(A)や図107(A)と同様に、メモリセル部および周辺回路部の全面にクラッド層CLADが形成されている。
【0249】
また上記の別の変形例のように第1のクラッド層がメモリセル部のみに形成される場合、メモリセル部において図5、図6のように(ビット線BLの直上およびそれ以外の領域の両方に)クラッド層CLAD2が配置されてもよいし、図90および図91のようにクラッド層CLAD2がビット線BLの直上のみに配置された構成であってもよい。
【0250】
また図108は、図107の変形例における半導体装置について、図6と同様の方向から見た概略断面図である。図108を参照して、この場合の第2のクラッド層であるクラッド層CLAD1は、図90に示す実施の形態2の、ビット線BLの直上のクラッド層CLAD2と同様の態様を有している。
【0251】
図107や図108の変形例の半導体装置については、図5と同じ方向から見た装置の構成や、図7の周辺回路図については、図5や図7と同様となるため、記載を省略している。
【0252】
なお、本実施の形態の構成は、上記以外は実施の形態1の構成とほぼ同じであるため、図102〜図114において実施の形態1と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0253】
次に、本実施の形態の半導体装置の製造方法について説明する。ここでは一例として、図107〜図108に示すように、第1のクラッド層が実施の形態2に示すクラッド層CLAD2である半導体装置の製造方法を、図109〜図114を用いて説明する。
【0254】
実施の形態1における図53〜図55の工程を行なった後、図109、図110(メモリセル部)および図111(周辺回路部)を参照して、ライナー膜LNFa上にクラッド層を形成する。ここへ図111に示すビア穴VIA3を形成することにより、クラッド層CLAD2(第1のクラッド層)とする。
【0255】
次にクラッド層CLAD2上に層間絶縁膜III8a、クラッド層をこの順に形成する。このクラッド層に、第1のクラッド層と同様のビア穴VIA3を形成することにより、クラッド層CLAD1(第2のクラッド層)とする。
【0256】
次に、図112、図113(メモリセル部)および図114(周辺回路部)を参照して、まず図109〜図111のクラッド層CLAD1上に層間絶縁膜III9を形成する。その後、平面視において配線M5と重なる領域の一部の層間絶縁膜III9、層間絶縁膜III8、ライナー膜LNFaを除去して、図58と同様にVIA4を形成し、配線M5を露出させる。
【0257】
その後、ビア穴VIA4を充填するように電極パッドPADが形成される。ここで図114に示すように、タングステンなどを用いてビア穴VIA4の内部を充填した後、層間絶縁膜III9の上側の層の、電極パッドPADを形成すべき領域にタングステンなどをパターニングすることにより、電極パッドPADを形成してもよい。
【0258】
あるいは先に層間絶縁膜III9の上にパッシベーション膜PASFを形成した上で(電極パッドPADを形成すべき領域の)パッシベーション膜PASFの一部を除去し、パッシベーション膜PASFを除去した領域にタングステンなどの金属膜を充填することにより、電極パッドPADを形成してもよい。
【0259】
以上の手順により、図104、図106、図107、図108に示す本実施の形態の半導体装置が形成される。
【0260】
次に、本実施の形態の作用効果について説明する。
本実施の形態のように、ビット線BLや配線M5の上方のクラッド層を2層とすれば、実施の形態1の半導体装置の効果に加えて、以下の効果を有する。
【0261】
クラッド層が2層となるため、たとえばメモリセル部の磁気抵抗素子TMRに対して、図104〜図106の上下方向に沿って(第2のクラッド層の上方から)入ってくる外部磁場は、第2のクラッド層および第1のクラッド層の2層にて遮蔽される。このため当該クラッド層が1層である場合に比べて、図104〜図106の上下方向から入ってくる磁場に対する磁気シールド効果が大きくなる。
【0262】
また、メモリセル部のビット線BLの上部において、図104〜図106の左右方向に沿って入ってくる外部磁場は、第1のクラッド層と第2のクラッド層との両方を通すことができる。このため、第1のクラッド層と第2のクラッド層とを合計したクラッド層のボリュームが大きくなり、外部磁場に対する磁気シールド効果を大きくすることができる。したがって当該外部磁場の影響をより確実に低減することができる。
【0263】
また視点を変えれば、本実施の形態の第2のクラッド層は、磁気抵抗素子TMRからの距離が第1のクラッド層よりも遠い位置に配置される。このため上述した外部磁場を、より磁気抵抗素子TMRから離れた場所に誘導することが可能となる。したがって、第2のクラッド層が配置されれば、外部磁場の影響をより確実に低減することができる。
【0264】
さらに図105の厚みW3や厚みW2を厚みW1よりも大きくした場合の効果は、基本的に実施の形態1の厚みW2を厚みW1よりも大きくすることによる効果と同様であるが、クラッド層が2層になり、クラッド層のボリュームが大きくなる分、当該クラッド層の内部により多くの磁束を通すことができる。したがって当該クラッド層の飽和磁束密度が高くなるため、クラッド層の外部への磁束の漏洩が抑制される。
【0265】
ところで、以上に述べた第1のクラッド層や第2のクラッド層には、平面視における一部の領域において除去されたマーク領域が配置されていることが好ましい。
【0266】
マーク領域とは、フォトリソグラフィを行なう際にマスクを所望の位置にセットするアライメント作業を行なうためのマークが形成された領域である。このマーク領域が、たとえば周辺回路部の、配線M5の直上に形成された第1のクラッド層に形成されることが好ましい。ただし第2のクラッド層など、ビット線BLよりも上部(ビット線BLから見て半導体基板SUBと反対側)に配置された、半導体基板SUBの主表面に沿う任意のクラッド層に形成されてもよい。
【0267】
第1のクラッド層に形成されるマークは、たとえば平面視において矩形状や十字型など任意の形状を有する、第1のクラッド層が部分的に除去された領域であることが好ましい。
【0268】
たとえば図115を参照して、周辺回路部の層間絶縁膜III7の一部の領域に形成された、銅配線本体部CUと同様の銅材料などからなるマークMARKが形成されるとする。マークMARKはビット線BLの銅配線本体部CUと同一の層として形成される、銅の薄膜からなるパターンである。
【0269】
このマークMARKを含む層間絶縁膜III7上に、たとえば図106に示すライナー膜LNFおよびクラッド層CLAD2(CLAD2a)が形成される。
【0270】
このとき、クラッド層CLAD2aをパターニングする処理の際には、写真製版技術における露光位置合わせのために上記マークMARKを用いる。ところが不透明なクラッド層CLAD2aがマークMARK上に形成されていることから、マークMARKの視認性が問題になる。
【0271】
このため図116に示すように、マークMARKが形成された領域に対向した領域のクラッド層2aをエッチング除去するためのレジストパターンPHRをパターニングする。そして図117に示すように上記マークが形成された領域(マーク領域MAR)のクラッド層CLAD2aを除去し、クラッド層CLAD2とする。
【0272】
このようにすれば、不透明なクラッド層の存在によりマークMARKが見えなくなる可能性を低減することができる。したがって、写真製版技術における露光位置合わせの作業性が向上する。
【0273】
あるいはマークMARKの視認性を確保するために、上記方法の代わりに以下の方法を用いてもよい。
【0274】
たとえば図118(A)に示すように、通常は上記マークMARKの(図118(A)の左右方向における)幅は1μm程度である。この状態では上記の図115と同様に、クラッド層CLAD2aの存在によりマークMARKの視認が困難となる。
【0275】
しかし図118(B)に示すように、マークMARKの幅を4μm程度と太くし、マークMARKの上面から一定の深さ分を、たとえばCMP処理により研磨する。CMP処理が容易にできるようにするために、マークMARKの幅を太くする。
【0276】
このようにすれば図118(B)に示すようにマークMARKの上面が、半導体基板SUBの主表面に沿った方向に対して(凹方向に)湾曲した形状となる。この上にライナー膜LNFおよびクラッド層CLAD2(CLAD2a)を形成すれば、マークMARK上に形成されるライナー膜LNFおよびクラッド層CLAD2(CLAD2a)も、下側のマークMARKの形状と同様に、半導体基板SUBの主表面に沿った方向に対して(凹方向に)湾曲した形状となる。
【0277】
このようにマーク領域MARのライナー膜LNFおよびクラッド層CLAD2(CLAD2a)がたとえば凹形状などの湾曲形状を有するパターンPATNとなるため、マーク領域MARのパターンPATNを容易に視認することができるようになる。
【0278】
本発明の実施の形態5は、以上に述べた各点についてのみ、本発明の実施の形態1と異なる。すなわち、本発明の実施の形態5について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1に順ずる。
【0279】
つまり上記において、実施の形態5は、実施の形態1の図4〜図7に示す、コンタクト部CNT2を備えるMRAMを用いて説明している。しかし実施の形態5の特徴を、実施の形態1における他の半導体装置(図11〜図13、図14〜図16に示すMRAMを有する半導体装置)に組み合わせてもよい。さらに実施の形態5に対して、実施の形態1で示したダミーパターンDUMMYなどを併用してもよい。
【0280】
(実施の形態6)
本実施の形態は、実施の形態5と比較して、第2のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
【0281】
実施の形態6の半導体装置では、実施の形態5における第2の高透磁率膜は、半導体基板の主表面の延在する第1の方向に関して、第2の高透磁率膜が配置された領域と、第2の高透磁率膜が配置されない領域とが周期的に配置されている。
【0282】
つまり図119を参照して、実施の形態6の半導体装置では第2のクラッド層(クラッド層CLAD)が、たとえば実施の形態3におけるビット線BLや配線M5の上方のクラッド層CLAD(図93参照)と同様に、平面視において短冊形状のL/Sとして形成されている。
【0283】
ただし実施の形態3のクラッド層CLAD(クラッド層CLAD2)は、短冊形状のL/S形状が周辺回路部にのみ配置され、メモリセル部には配置されない構成であるのに対し、本実施の形態の第2のクラッド層は、メモリセル部においても周辺回路部と同様に形成されていてもよい。これは第2のクラッド層は第1のクラッド層よりも、磁気抵抗素子TMRからの距離が遠い位置に配置されるため、メモリセル部における第2のクラッド層の有無の影響が比較的小さくなるためである。しかし実施の形態3のクラッド層CLADと同様に、本実施の形態においても、L/S形状の第2のクラッド層を周辺回路部のみに配置した構成としてもよい。
【0284】
図119をより明確に、上層と中層(上記第1の高透磁率膜の層)と下層とを分けて図示したものが図120である。図120(A)には上述したようにL/S形状を有する第2のクラッド層が図示されている。また図120(B)には一例として、第1のクラッド層として、実施の形態2のクラッド層を用いている。
【0285】
図120(B)において、メモリセル部において図5、図6のように(ビット線BLの直上およびそれ以外の領域の両方に)第1のクラッド層が配置されてもよいし、図90および図91のように第1のクラッド層がビット線BLの直上のみに配置された構成であってもよい。
【0286】
図121、図122はそれぞれ図5、図6と同様の方向から見た、図120に示す本実施の形態の半導体装置を構成するMRAMの構成を示す。図123は図7と同様の方向から見た、図120に示す本実施の形態の半導体装置の周辺回路部の構成を示す。なお図121〜図123においては、第2のクラッド層が配置されないギャップGAPが形成されていることを模式的に説明するために、任意の位置にギャップGAPが図示されている。
【0287】
本実施の形態に係る半導体装置の変形例として、たとえば図124(A)に示すように、第2のクラッド層CLADが図120(A)と同様のL/S形状を、周辺回路部とメモリセル部との両方に備え、かつメモリセル部の全体を覆うように第2のクラッド層CLADが配置されていてもよい。このときの第1のクラッド層は図124(B)に示すように図120(B)と同様(図89の実施の形態2のクラッド層と同様)であってもよいが、メモリセル部のみに第1のクラッド層が配置されていてもよい。図124(B)に示すメモリセル部における第1のクラッド層の配置のされ方は、上記図5、図6のような構成と、図90、図91のような構成との両方が考えられる。
【0288】
さらに図125(A)〜図125(C)に示すように、図120(A)に示す第2のクラッド層と、図103(B)に示す(実施の形態1と同様、全体に配置された)第1のクラッド層との組み合わせも考えられる。
【0289】
なお、本実施の形態の構成は、上記以外は実施の形態5の構成とほぼ同じであるため、図119〜図128において実施の形態5と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0290】
次に、本実施の形態の半導体装置の製造方法について説明する。ここでは一例として、図120〜図123に示すように、第1のクラッド層が実施の形態2に示すクラッド層CLAD2である半導体装置の製造方法を説明する。
【0291】
図120〜図123の半導体装置の製造方法は、図126、図127(メモリセル部)および図128(周辺回路部)を参照して、図109〜図111に示す半導体装置の製造工程において形成される第2のクラッド層(クラッド層CLAD1)に対してビア穴VIA3のほかにギャップGAPを形成する。この点においてのみ、当該製造方法は、実施の形態5の半導体装置の製造方法と異なる。
【0292】
次に、本実施の形態の作用効果について説明する。本実施の形態の半導体装置は、実施の形態5の半導体装置の効果に加えて、以下の効果を有する。
【0293】
本実施の形態のように、第2のクラッド層CLAD(クラッド層CLAD1)を短冊形状(L/S)とすることにより、実施の形態3におけるクラッド層CLAD2を短冊形状とする場合と同様に、外部磁場の、メモリセル部に対する磁気シールド効果をより高めることができる。また第2のクラッド層の、層間絶縁膜III8や層間絶縁膜III9との密着性をさらに向上することができる。
【0294】
本発明の実施の形態6は、以上に述べた各点についてのみ、本発明の実施の形態5と異なる。すなわち、本発明の実施の形態6について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態5に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。
【0295】
(実施の形態7)
本実施の形態は、実施の形態6と比較して、第2のクラッド層の構成において異なっている。以下、本実施の形態の構成について説明する。
【0296】
実施の形態7の半導体装置では、実施の形態6における第2の高透磁率膜は、半導体基板の主表面の延在する第1の方向に加えて、第1の方向に直交する第2の方向に関しても、クラッド層CLADが配置された領域と、クラッド層CLADが配置されない領域とが周期的に配置されている。
【0297】
つまり図129を参照して、実施の形態7の半導体装置では第2のクラッド層(クラッド層CLAD)が、たとえば実施の形態4におけるビット線BLや配線M5の上方のクラッド層CLAD(図101参照)と同様に、平面視においてメッシュ形状を有する。
【0298】
ただし実施の形態4のクラッド層CLAD(クラッド層CLAD2)は、周辺回路部にのみ配置され、メモリセル部には配置されない構成であるのに対し、本実施の形態の第2のクラッド層は、メモリセル部においても周辺回路部と同様に形成されていてもよい。しかし実施の形態4のクラッド層CLADと同様に、本実施の形態のメッシュ形状の第2のクラッド層を周辺回路部のみに配置した構成としてもよい。
【0299】
図129をより明確に、上層と中層(上記第1の高透磁率膜の層)と下層とを分けて図示したものが図130である。図130(B)には一例として、第1のクラッド層として、実施の形態2のクラッド層を用いている。図130(B)のように第1のクラッド層CLADがメモリセル部と周辺回路部との両方に配置されていてもよいが、たとえばメモリセル部上にのみ第1のクラッド層が配置されていてもよい。
【0300】
図130(B)において、メモリセル部において図5、図6のように(ビット線BLの直上およびそれ以外の領域の両方に)第1のクラッド層が配置されてもよいし、図90および図91のように第1のクラッド層がビット線BLの直上のみに配置された構成であってもよい。
【0301】
さらにたとえば図124(A)と同様に、本実施の形態においても、メモリセル部には全体に第2のクラッド層CLADが配置され、周辺回路部に図130(A)に示すメッシュ形状の第2のクラッド層が配置された構成であってもよい。
【0302】
本実施の形態の半導体装置の製造方法は、第2のクラッド層の平面視におけるパターンが実施の形態6と異なる点を除いて、実施の形態6と同様である。
【0303】
また本実施の形態の作用効果についても、基本的に実施の形態7と同様である。
本発明の実施の形態7は、以上に述べた各点についてのみ、本発明の実施の形態6と異なる。すなわち、本発明の実施の形態7について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態6に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。
【0304】
(実施の形態8)
本実施の形態は、実施の形態1、実施の形態5と比較して、メモリセル部および周辺回路部を覆うクラッド層の層数において異なっている。以下、本実施の形態の構成について説明する。
【0305】
実施の形態8の半導体装置は、第2の高透磁率膜の上部に、第2の高透磁率膜と距離を隔てて、第1の高透磁率膜や第2の高透磁率膜とは別の高透磁率膜(ここでは第3の高透磁率膜)がさらに配置(積層)された構成となっている。
【0306】
本実施の形態の半導体装置を、たとえば図3や図103などと同様に、各高透磁率膜の層ごとに分けて図示したものが図131である。つまり図131(A)は回路を覆うクラッド層CLADのうちもっとも上側(半導体基板SUBと反対側)に配置された第3の高透磁率膜(以下「第3のクラッド層」)を示し、図131(B)は実施の形態5〜実施の形態7と同様の第2の高透磁率膜としてのクラッド層CLADを示す。図131(C)は実施の形態5〜実施の形態7と同様の第1の高透磁率膜としてのクラッド層CLADを示し、図131(D)は図131(A)(B)(C)のクラッド層に覆われる下層(メモリセル部および周辺回路部)を示す。
【0307】
ここで図131(A)〜図131(C)においては第1のクラッド層、第2のクラッド層、第3のクラッド層がそれぞれメモリセル部と周辺回路部との両方に(全面に)配置されている。しかしたとえば第1のクラッド層がメモリセル部にのみ配置されていてもよい。その場合のメモリセル部における第1のクラッド層の配置のされ方は、図5や図6に示すように全面の配置であってもよいし、図90や図91に示すようにビット線BLの直上のみの配置であってもよい。
【0308】
また、第2のクラッド層や第3のクラッド層の配置のされ方についても、図131に示す態様に限られず、上述した各実施の形態に示すクラッド層の配置のされ方のうちから任意に選択することができる。
【0309】
図132、図133はそれぞれ図5、図6と同様の方向から見た、図131に示す本実施の形態の半導体装置を構成するMRAMの構成を示す。図135は図7と同様の方向から見た、図131に示す本実施の形態の半導体装置の周辺回路部の構成を示す。
【0310】
図131〜図134に図示した半導体装置については、第1のクラッド層が実施の形態1のクラッド層CLAD2と同様であり、第2のクラッド層および第3のクラッド層が実施の形態5のクラッド層CLAD1と同様である。つまりこれらのクラッド層はいずれもメモリセル部および周辺回路部のほぼ全面を覆うように形成されたものである。しかしこれらの各クラッド層において、上述した各実施の形態のクラッド層を適宜組み合わせてもよい。
【0311】
また図131〜図134においてはクラッド層が3層積層された構成の半導体装置が開示されているが、クラッド層が4層以上積層された構成としてもよい。
【0312】
第3のクラッド層は、層間絶縁膜III9と層間絶縁膜III10とに挟まれている。これは、層間絶縁膜III8と層間絶縁膜III9とに挟まれた第2のクラッド層と同様の構成となっている。したがって第3のクラッド層は第2のクラッド層と同様に、3層構造を有するクラッド層CLAD1を用いている。しかし第3のクラッド層に2層構造のクラッド層CLAD2や、単層の高透磁率膜MAGを用いてもよい。
【0313】
また図133を参照して、第3のクラッド層についても、第1のクラッド層の厚みW2や第2のクラッド層の厚みW3と同様に、その厚みW4が、厚みW1よりも厚いことが好ましい。
【0314】
本実施の形態の半導体装置の作用効果は、基本的に実施の形態5の半導体装置と同様の作用効果がより顕著になったものである。つまりビット線BLや配線M5上のクラッド層が2層から3層になることにより、当該クラッド層のトータルのボリュームがより大きくなる。したがって、外部磁場の影響をより確実に低減することができる。
【0315】
また、特に第3のクラッド層は、第1のクラッド層や第2のクラッド層よりもさらに、磁気抵抗素子TMRから離れた位置に配置される。このため、第3のクラッド層が配置されることにより、外部磁場を磁気抵抗素子TMRから離れた場所に誘導する効果をより一層高めることができる。
【0316】
本発明の実施の形態8は、以上に述べた各点についてのみ、本発明の実施の形態1や実施の形態5と異なる。すなわち、本発明の実施の形態8について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態1や実施の形態5に順ずる。つまり上述した各構成の半導体装置や各特徴を、本実施の形態に組み合わせてもよい。
【0317】
(実施の形態9)
実施の形態1〜実施の形態8に示す各半導体装置においては、いずれも磁気シールド効果をもたらす高透磁率膜(クラッド層)は半導体装置を構成する積層構造の一つの薄膜として、スパッタリングなどの手法により構成されたものである。このような半導体装置自身のプロセスにおいて形成される高透磁率膜(クラッド層)とは別に、完成した半導体装置(MRAMなどの素子を複数備える半導体チップ)の外側から、予め準備された、高透磁率膜と同様の材料からなる構造体を重ね合わせた構造としてもよい。
【0318】
このように、半導体チップの外側から、高透磁率膜と同様の材料からなる構造体を重ね合わせた構造を、ここでは半導体装置アセンブリと呼ぶ。
【0319】
図135および図136を参照して、本実施の形態の半導体装置アセンブリは、実施の形態1〜実施の形態8に示すいずれかの半導体装置が形成された半導体基板SUB(半導体チップSCC)に対して、その上部(上側の主表面上)と下部(下側の主表面上)とに、上述した高透磁率膜MAGと同一の材料からなる平板状の高透磁率材料MAGが貼り付けられている。
【0320】
高透磁率材料MAGの、図136の上下方向における厚みは、上述したクラッド層CLAD(第1のクラッド層、第2のクラッド層など)よりも厚い、10μm以上500μm以下であることが好ましく、50μm以上200μm以下であることがより好ましい。このような高透磁率材料MAGからなる基板が、所望の大きさに切断されたものを、半導体チップSCCに接着する高透磁率材料MAGとして用いることが好ましい。
【0321】
高透磁率材料MAGは、半導体装置(半導体チップSCC)が完成した後の組立工程において、たとえばペーストにより貼り付けるなどの方法により、半導体チップSCCの上側および下側の主表面上に貼り付けられて、半導体チップSCCと一体になる。
【0322】
高透磁率材料MAGが配置された半導体チップSCCは、ダイパッドDIEの上に載置されることにより使用される。
【0323】
ダイパッドDIEは、半導体チップSCCを所望の位置に固定するために用いる部材である。ダイパッドDIEには半導体チップSCCの発生する熱を高効率に放熱する役割を有する。このためダイパッドDIEはたとえば銅(Cu)などの、熱伝導率の高い材質から形成されることが好ましい。
【0324】
またダイパッドDIE上に、高透磁率材料MAGが配置された半導体チップSCCを載置するためには、たとえばエポキシ樹脂や、銀(Ag)などの導電性の材料からなる接着剤を用いることが好ましい。
【0325】
図135および図136においては、半導体チップSCCの上側の高透磁率材料MAGは、平面視における面積が半導体チップSCCの平面視における面積とほぼ同じ大きさとなっている。つまり高透磁率材料MAGは、半導体チップSCCのメモリセル部と周辺回路部とのほぼ全面を覆うように配置されている。
【0326】
これに対して、半導体チップSCCの下側の高透磁率材料MAGは、平面視における面積が半導体チップSCCよりもやや大きくなっている。これはダイパッドDIEの平面視における面積が半導体チップよりも大きいためである。したがって半導体チップSCCの下側の高透磁率材料MAGについても、半導体チップSCCの平面視における面積と同じ大きさとしてもよい。
【0327】
ここで以上のような半導体装置アセンブリの作用効果について説明する。上記の半導体装置アセンブリは、実施の形態1〜実施の形態8の半導体装置の効果に加えて、以下の効果を有する。
【0328】
当該半導体装置アセンブリの高透磁率材料MAGは、上述した高透磁率膜(クラッド層)と同様の磁気シールド効果を有する。したがって、半導体装置(半導体チップSCC)に対して外付けの高透磁率材料MAGを接着した構成とすることにより、クラッド層単独で存在する場合に比べてさらに磁気シールド効果を高めることができる。
【0329】
高透磁率材料MAGは一般に、高透磁率膜MAGよりも厚みが大きい。このため高透磁率材料MAGは一般に、高透磁率膜MAGよりもボリュームが大きい。厚みの大きい高透磁率材料MAGを備えることにより、当該半導体装置アセンブリにおいて、磁気抵抗素子TMRから上方へより離れた領域に外部磁場を誘導する効果をより高めることができる。つまり、高透磁率材料MAGによる磁気シールド効果をさらに高めることができる。
【0330】
また高透磁率材料MAGは、高透磁率膜MAGのようにスパッタリングにより形成されるものではない。このため高透磁率材料MAGは高透磁率膜MAGの薄膜よりも機械的な強度が高くなる。したがって高透磁率材料MAGが供給されることにより、磁気シールド効果をより安定させることができる。
【0331】
またダイパッドDIEを構成する材質によっては、ダイパッドDIEが磁気シールド効果を有する場合もある。この場合、当該半導体装置アセンブリの磁気シールド効果をより一層高めることができる。
【0332】
次に、上記の半導体装置アセンブリが封止される態様について説明する。
上記半導体装置アセンブリは、パッケージなどの内部に封止した状態で用いられることが好ましい。
【0333】
このようにすれば、形成した半導体装置(半導体チップ)に組まれた微細な回路が、パーティクルや水分などの異物の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。また、当該回路が光の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。
【0334】
パッケージの形態としては、たとえば図137に示すSOP(Small Outline Package)と、図138に示すBGA(Ball Grid Array package)とが考えられる。なお図137および図138は、半導体装置アセンブリを図135の左側の矢印の方向から見た態様を示すものである。
【0335】
図137に示す、たとえばエポキシ樹脂からなるパッケージSOPには、リードフレームFRAMEが備えられている。リードフレームFRAMEは、半導体チップSCCを外部の基板の配線などと結線するために用いられる配線である。リードフレームFRAMEはたとえば鉄−ニッケル(Fe−Ni)合金、銅などの金属板からなる。
【0336】
リードフレームFRAMEと半導体チップSCCとは、たとえばアルミニウム(Al)や金(Au)からなるボンディングワイヤWIREにより結線される。そしてパッケージSOPの内部に配置された各部材は、封止樹脂RESINにより封止される。
【0337】
一方、図138に示す、たとえばエポキシ樹脂からなるパッケージBGAは、その下方(ダイパッドDIE側)に配置されたパッケージ基板PSUBと、端子部EEと、接続部CONと、はんだボールBALLとを備える。
【0338】
端子部EEは、パッケージ基板PSUBの上側の主表面上に配置される。はんだボールBALLはパッケージ基板PSUBの下側に配置され、パッケージSOPのリードフレームFRAMEと同様に外部の基板などと結線するために用いられる。
【0339】
接続部CONは、パッケージ基板PSUBの上側の主表面上に、平面視において複数並列するように配置される。この接続部CONは、端子部EEとはんだボールBALLとを電気的に接続する。そして半導体チップSCCと端子部EEとが、ボンディングワイヤWIREにより電気的に接続される。
【0340】
半導体装置アセンブリを搭載したダイパッドDIEは、パッケージ基板PSUBの上側の主表面上に固定される。この固定についても、たとえばエポキシ樹脂や、銀(Ag)などの導電性の材料からなる接着剤を用いることが好ましい。
パッケージBGAの内部に配置された各部材は、封止樹脂RESINにより封止される。
【0341】
高透磁率材料MAGは、以上に述べた半導体装置アセンブリのような態様で配置されてもよいが、次に述べるような態様で配置されていてもよい。以下に、本実施の形態の各変形例について説明する。
【0342】
図139〜図140を参照して、本実施の形態の一の変形例における半導体装置アセンブリは、半導体チップSCCの上部に配置される第1の高透磁率材料(高透磁率材料MAG)の、半導体基板の主表面に沿った方向に関する(平面視における)面積は、半導体チップSCCの下部に配置される第2の高透磁率材料(高透磁率材料MAG)の、半導体基板の主表面に沿った方向に関する面積よりも小さくなっている。
【0343】
具体的には、たとえば第1の高透磁率材料MAGは、メモリセル部(セル領域CELL)のほぼ全面のみを上方から覆うように配置される。図139〜図140に示すように、周辺回路部についても、特にメモリセル部に近い領域については、第1の高透磁率材料MAGによって覆われていてもよい。
【0344】
メモリセル部のセル領域CELLは、図139においては平面視において矩形状となっているが、たとえば円形や楕円形状など、任意の形状を有するものとしてもよい。これに伴い、たとえば第1の高透磁率材料MAGについても平面視において任意の形状を有するものとしてもよい。
【0345】
なお、図139〜図140の半導体装置アセンブリが、図137や図138のそれぞれのパッケージにより封止された態様は、図141〜図142に示すとおりである。図141〜図142についても、図139中の矢印の方向から見た態様が図示されている。
【0346】
なお、本変形例の構成は、上記以外は図135〜図138の半導体装置アセンブリの構成とほぼ同じであるため、図139〜図142において図135〜図138と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0347】
ここで図139〜図142の半導体装置アセンブリの作用効果について説明する。図139〜図142の半導体装置アセンブリは、図135〜図138の半導体装置アセンブリの効果に加えて、以下の効果を有する。
【0348】
第1の高透磁率材料MAGが、メモリセル部(セル領域CELL)の上部にのみ配置されるため、実施の形態2や実施の形態3のクラッド層CLADと同様に、メモリセル部と周辺回路部との間で高透磁率材料MAGが分離されることになる。したがって、周辺回路部の配線に流れる電流がつくる磁場の、メモリセル部に対する磁気シールド効果を、より高めることができる。
【0349】
さらに、メモリセル部やセル領域CELLの平面視における形状を、たとえば長方形状からより正方形に近い矩形や、円形状に変えれば、それに伴い第1の高透磁率材料MAGも正方形に近い矩形や、円形状など、長方形よりもアスペクト比の小さい形状となる。このようにすれば、第1の高透磁率材料MAGには平面視において不必要に寸法の長い領域が存在しなくなる。このため、第1の高透磁率材料MAGが、寸法の長い領域に沿って、周辺回路部などから余分な磁束を取り込む可能性を低減することができる。
【0350】
つまり、第1の高透磁率材料MAGの平面視における形状を変更することにより、当該第1の高透磁率材料MAGの磁気シールド効果を一層高めることができる。
【0351】
さらに、半導体装置アセンブリとして、以下のような変形例が考えられる。
図143〜図144を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、半導体装置のメモリセル部が、半導体基板の主表面に沿った方向に関して(平面視において)、距離を隔てて複数並列している。
【0352】
上述した各実施の形態や、実施の形態9の各変形例においては、複数のセル領域CELLが平面視において連続して1つのメモリセル部を形成している。これに対して本変形例においては、複数のセル領域CELLが平面視において分離しており、これに伴いメモリセル部も分離された状態となっている。
【0353】
そして図139〜図142の例と同様に、図143〜図144の例においても、メモリセル部の上部のみを覆うように第1の高透磁率材料MAGが配置されている。したがって第1の高透磁率材料MAGも、セル領域CELLと同様に、平面視において複数が並列するように分離している。
【0354】
なお、図143〜図144の半導体装置アセンブリが、図137や図138のそれぞれのパッケージにより封止された態様は、図145〜図146に示すとおりである。また、複数に分割されたメモリセル部の配置の態様としては、図143〜図144に示すものの他に、たとえば図147〜図148に示すものが考えられる。
【0355】
なお、本変形例の構成は、上記以外は図135〜図138の半導体装置アセンブリの構成とほぼ同じであるため、図143〜図148において図135〜図138と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0356】
ここで図143〜図148の半導体装置アセンブリの作用効果について説明する。図143〜図148の半導体装置アセンブリは、図139〜図142に示す、本実施の形態の一の変形例である半導体装置アセンブリの効果に加えて、以下の効果を有する。
【0357】
本変形例のように、複数のセル領域CELLが平面視において互いに離れた領域に配置されるように分割すれば、複数のセル領域CELLのうち一のセル領域CELLに形成されたMRAMなどの磁気抵抗素子TMRへの、他のセル領域CELLに作用すべき磁場の影響が抑制される。
【0358】
つまり、たとえば実施の形態2において、ビット線BLの直上のみにクラッド層CLAD2を形成することによる磁気シールド効果と同様に、メモリセル部同士の間での、外部磁場に対する、第1の高透磁率材料MAGの磁気シールド効果をより高めることができる。
【0359】
別の視点から言えば、平面視において複数のセル領域CELL(メモリセル領域)に挟まれた領域は、MRAMなどの素子が配置されない領域である。すなわちこの領域は、たとえば漏洩した外部磁場が流入しても、磁気抵抗素子TMRの動作上特に問題のない領域である。
【0360】
つまり、平面視においてなるべく狭い範囲ごとに、このような外部磁場の流入が許容できる領域を意図的に形成することにより、メモリセル部への外部磁場の流入をさらに確実に抑制することができる。
【0361】
なお、以上に述べた図135〜図148に示す半導体装置アセンブリにおいては、たとえば図136の断面図に示すような下側の高透磁率膜MAGの配置が省略されてもよい。
【0362】
さらに、半導体装置アセンブリとして、以下のような変形例が考えられる。
図149〜図150を参照して、本実施の形態の他の変形例における半導体装置アセンブリは、第1の高透磁率材料MAGと第2の高透磁率材料MAGとは、半導体装置の外周部に配置される第3の高透磁率材料MAGにより接続されている。
【0363】
ここで半導体装置の外周部とは、半導体基板の平面視における外周部(外縁部)を意味する。つまり図149や図150に示すように、半導体チップSCCの上側の主表面上を覆う第1の高透磁率材料MAGおよび、半導体チップSCCの下側の主表面上を覆う第2の高透磁率材料MAGに加えて、半導体チップSCCの厚み方向(図150の上下方向)に延在し、第1の高透磁率材料MAGと第2の高透磁率材料MAGとを接続するように配置される第3の高透磁率材料MAGが配置されている。
【0364】
第3の高透磁率材料MAGは、第1の高透磁率材料MAGと第2の高透磁率材料MAGとの両方に交差するように配置されている。第1、第2、第3の高透磁率材料MAGは、半導体チップSCCの、特に図149の左側の領域を覆うように配置されている。
【0365】
そして第1の高透磁率材料MAGは、実質的にメモリセル部の上部のみを覆うように配置されている。
【0366】
なお、図149〜図150の半導体装置アセンブリが、図137や図138のそれぞれのパッケージにより封止された態様は、図151〜図152に示すとおりである。
【0367】
なお、本変形例の構成は、上記以外は図135〜図138の半導体装置アセンブリの構成とほぼ同じであるため、図149〜図152において図135〜図138と同一の要素については同一の符号を付し、その説明を繰り返さない。
【0368】
ここで図149〜図152の半導体装置アセンブリの作用効果について説明する。
図149〜図152に示す半導体装置アセンブリは、半導体チップSCCの主表面に沿った方向および、半導体チップSCCの厚み方向の2方向から、メモリセル部を囲むように高透磁率材料MAGが配置される。このため、たとえば半導体チップSCCの主表面上にのみ高透磁率材料MAGが配置される場合に比べて、外部磁場に対する磁気シールド効果をより高めることができる。
【0369】
以上、実施の形態9の各種変形例について説明したが、ここに示した複数の変形例を適宜組み合わせた態様としてもよい。実施の形態9の各種変形例を適宜組み合わせたものを、実施の形態1〜実施の形態8の各種半導体装置に適宜組み合わせて用いることができる。
【0370】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0371】
本発明は、MRAMなどの記憶用の素子を有する半導体装置および、当該半導体装置を用いたアセンブリに、特に有利に適用され得る。
【符号の説明】
【0372】
BALL はんだボール、BGA,SOP パッケージ、BL ビット線、BLG ビット線用溝部、BOTM 底部、BRL,BRLa バリア層、CELL セル領域、CHA チャネル領域、CL1 導電層、CL1a,LELa,MFLa,MPLa,UELa 導電膜、CLAD,CLAD1,CLAD1a,CLAD2,CLAD2a クラッド層、CNT1,CNT2 コンタクト部、COIL 直流コイル、CON 接続部、CU 銅配線本体部、DIE ダイパッド、DL ディジット線、DLG ディジット線用溝部、DUMMY ダミーパターン、EE 端子部、FII,FII1,FII2 平坦絶縁膜、FRAME リードフレーム、GAP ギャップ、GE ゲート電極、GI ゲート絶縁膜、ICL 接続配線、II1,II2,II3,IIIa,IIIb,MTLa 絶縁膜、III 保護層、III1,III2,III6,III8,III9 層間絶縁膜、IPR 不純物領域、LEL 下部電極、LNF,LNFa ライナー膜、M 金属配線部、M1 コンタクト、M2,M3,M4 プラグ、M5 配線、MAG,MAGa 高透磁率膜、MAR マーク領域、MARK マーク、MF 金属シリサイド膜、MFL 磁化自由層、MPL 磁化固定層、MPLp シード層、MPLq 反強磁性層、MPLr 強磁性層、MPLs 非磁性層、MPLt 強磁性層、MTL トンネル絶縁膜、PAD 電極パッド、PASF パッシベーション膜、PATN パターン、PHR レジストパターン、PLG プラグ穴、PSUB パッケージ基板、RESIN 封止樹脂、SCC 半導体チップ、SCL ソース配線、SPI 分離絶縁膜、SPTR スパッタリング装置、STG ステージ、SUB 半導体基板、SW サイドウォール、TAR ターゲット、TMR 磁気抵抗素子、TR MOSトランジスタ、VIA1,VIA2,VIA3,VIA4,VIA5 ビア穴、WEL ウェル領域、WIRE ボンディングワイヤ。

【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の主表面上に形成されたスイッチング素子と、
前記スイッチング素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された平板状の引出配線と、
前記引出配線と前記スイッチング素子とを接続する接続配線と、
磁化の向きが可変とされた磁化自由層を含み、前記引出配線上に形成された磁気抵抗素子と、
前記磁気抵抗素子の上方に位置し、前記主表面に沿った方向に向けて延び、前記磁化自由層の磁化状態を変化させることが可能な配線と、を備える半導体装置であり、
前記磁気抵抗素子が複数並んだメモリセル領域において、前記磁気抵抗素子の上部に配置された第1の高透磁率膜が、前記メモリセル領域から、前記メモリセル領域以外の領域である周辺領域にまで延在している、半導体装置。
【請求項2】
前記周辺領域の上部における前記第1の高透磁率膜は、平面視における一部の領域において除去されている、請求項1に記載の半導体装置。
【請求項3】
前記メモリセル領域の上部に配置された前記第1の高透磁率膜が、前記周辺領域の上部に配置された前記第1の高透磁率膜と分離している、請求項1または2に記載の半導体装置。
【請求項4】
前記第1の高透磁率膜は、前記主表面の延在する第1の方向に関して前記第1の高透磁率膜が配置された領域と、前記第1の高透磁率膜が配置されない領域とが周期的に配置されている、請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記第1の高透磁率膜は、前記第1の方向に直交する第2の方向に関して前記第1の高透磁率膜が配置された領域と、前記第1の高透磁率膜が配置されない領域とが周期的に配置されている、請求項4に記載の半導体装置。
【請求項6】
前記第1の高透磁率膜の上部に、前記第1の高透磁率膜と距離を隔てて第2の高透磁率膜をさらに備える、請求項1〜5のいずれか1項に記載の半導体装置。
【請求項7】
前記第2の高透磁率膜は、前記主表面の延在する第1の方向に関して前記第2の高透磁率膜が配置された領域と、前記第2の高透磁率膜が配置されない領域とが周期的に配置されている、請求項6に記載の半導体装置。
【請求項8】
前記第2の高透磁率膜は、前記第1の方向に直交する第2の方向に関して前記第2の高透磁率膜が配置された領域と、前記第2の高透磁率膜が配置されない領域とが周期的に配置されている、請求項7に記載の半導体装置。
【請求項9】
前記第2の高透磁率膜の上部に、前記第2の高透磁率膜と距離を隔てて前記第1の高透磁率膜および前記第2の高透磁率膜とは別の高透磁率膜を1層または複数層備える、請求項6〜8のいずれか1項に記載の半導体装置。
【請求項10】
前記第1の高透磁率膜、前記第2の高透磁率膜または前記高透磁率膜には、平面視における一部の領域において除去されたマーク領域が配置されている、請求項9に記載の半導体装置。
【請求項11】
前記第1の高透磁率膜、前記第2の高透磁率膜または前記高透磁率膜にはマーク領域が配置されており、
前記マーク領域に形成されるパターンは、前記主表面に沿った方向に対して湾曲した形状を有する、請求項9に記載の半導体装置。
【請求項12】
請求項1〜11のいずれか1項に記載の半導体装置の上部および下部に、前記半導体装置の主表面に対向するように、平板状の高透磁率材料が配置された、半導体装置アセンブリ。
【請求項13】
前記高透磁率材料のうち、前記半導体装置の上部に配置される第1の高透磁率材料の、前記主表面に沿った方向に関する面積が、前記半導体装置の下部に配置される第2の高透磁率材料の、前記主表面に沿った方向に関する面積よりも小さい、請求項12に記載の半導体装置アセンブリ。
【請求項14】
前記第1の高透磁率材料は、前記主表面に沿った方向に関して、メモリセル領域の上部の全体を覆う面積を有する、請求項13に記載の半導体装置アセンブリ。
【請求項15】
前記メモリセル領域は、前記主表面に沿った方向に関して、距離を隔てて複数並列する、請求項14に記載の半導体装置アセンブリ。
【請求項16】
前記第1の高透磁率材料と前記第2の高透磁率材料とは、前記半導体装置の外周部に配置される第3の高透磁率材料により接続されている、請求項13〜15のいずれか1項に記載の半導体装置アセンブリ。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【図35】
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【図36】
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【図37】
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【図38】
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【図39】
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【図40】
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【図41】
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【図42】
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【図43】
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【図44】
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【図45】
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【図46】
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【図47】
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【図48】
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【図49】
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【図50】
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【図51】
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【図52】
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【図53】
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【図54】
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【図55】
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【図56】
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【図57】
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【図58】
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【図59】
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【図60】
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【図61】
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【図62】
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【図63】
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【図64】
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【図65】
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【図66】
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【図67】
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【図68】
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【図69】
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【図70】
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【図71】
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【図72】
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【図73】
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【図74】
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【図75】
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【図76】
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【図77】
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【図79】
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【図80】
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【図81】
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【図82】
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【図84】
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【図85】
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【図86】
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【図87】
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【図88】
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【図89】
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【図90】
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【図91】
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【図92】
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【図93】
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【図94】
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【図95】
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【図96】
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【図97】
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【図98】
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【図99】
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【図100】
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【図101】
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【図102】
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【図103】
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【図104】
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【図105】
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【図106】
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【図107】
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【図108】
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【図109】
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【図110】
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【図111】
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【図112】
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【図113】
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【図114】
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【図115】
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【図116】
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【図117】
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【図118】
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【図119】
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【図120】
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【図121】
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【図122】
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【図123】
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【図124】
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【図125】
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【図126】
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【図127】
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【図128】
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【図129】
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【図130】
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【図131】
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【図151】
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【図152】
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【公開番号】特開2011−216622(P2011−216622A)
【公開日】平成23年10月27日(2011.10.27)
【国際特許分類】
【出願番号】特願2010−82465(P2010−82465)
【出願日】平成22年3月31日(2010.3.31)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】