半導体装置およびＤＣ−ＤＣコンバータ
【課題】半導体装置のソース領域とドレイン領域との間のオン抵抗を低減させる。
【解決手段】第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
【解決手段】第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、微細プロセスによるデバイスとパワーデバイスとを集積し、複雑なシステムとパワーデバイスとを集積化する流れがある。パワーデバイスと組み合わせる場合でも、微細プロセスの条件を大きく変更しないことが求められる。例えば、熱工程等は、微細なＣＭＯＳデバイスの特性に影響を与えるため、なるべく変更しないことが望ましい。特に、最近の微細プロセスでは、ＰＮ接合を基板表面から浅く形成する都合上、熱履歴は少ないほどよい。
【０００３】
最近、上述した微細プロセスにおいて、プロセスを追加せずに、厚いゲート酸化膜を形成する技術が報告されている（例えば、非特許文献１参照）。
そのデバイス構造は、素子分離層であるＳＴＩ（Shallow Trench Isolation）がストライプ状に形成され、そのＳＴＩ上にゲート電極が配置されるというものである。すなわち、半導体層上にはゲートを配置されない構造である。
【０００４】
ＳＴＩ上に配置されたゲート電極と、ＳＴＩとＳＴＩとの間のＰウェル領域と、が平面的に距離をもつことで、ゲート電極とＰウェル領域との間に厚いゲート酸化膜が形成される。これにより、耐圧が高いゲート酸化膜が設けられる。しかしながら、パワーデバイスの単位面積あたりのオン抵抗の低減については、未だ改善されていないのが実情である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】J.Sonsky,G.Doornnbos,A.Heringa,M.van Duuren,J.Perez-Gonzalez,“Towards universal and voltage-scalable high gate and drain-voltage MOSFETs in CMOS",Proceedings of ISPSD 2009 IEEE,P.315-318
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ソース領域とドレイン領域との間の単位面積あたりのオン抵抗をより低減させた半導体装置およびこの半導体装置を組み込んだＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、ハイサイド用のスイッチング素子と、前記ハイサイド用のスイッチング素子に直列に接続されたローサイド用のスイッチング素子と、前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子とを制御するドライバ回路用の上述した半導体装置と、前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子との間に、一端側が接続されたインダクタと、前記インダクタの他端側に接続されたコンデンサと、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【０００９】
本発明によれば、ソース領域とドレイン領域との間の単位面積あたりのオン抵抗をより低減させた半導体装置およびこの半導体装置を組み込んだＤＣ−ＤＣコンバータが実現する。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係る半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。
【図２】半導体装置およびこれを用いたＤＣ−ＤＣの要部回路図を示し、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図、（ｂ）は、半導体装置およびこれを制御する制御回路の要部回路図、（ｃ）は、制御回路の要部回路である。
【図３】半導体装置の動作を説明するための図を示し、（ａ）は、本実施の形態に係る半導体装置のＸ−Ｘ’断面図、（ｂ）は、比較例に係る半導体装置のＸ−Ｘ’断面図およびＹ−Ｙ’断面図である。
【図４】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、素子分離層の形成工程図、（ｂ）は、ベース層の形成工程図、（ｃ）は、ゲート酸化膜、ゲート電極およびＬＤＤ（Lightly Doped Drain）領域の形成工程図である。
【図５】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）および（ｂ）は、側壁保護膜の形成工程図である。
【図６】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、側壁保護膜の形成工程図、（ｂ）は、ソース領域およびドレイン領域の形成工程図である。
【図７】本実施の形態の第１および第２の変形例の半導体装置を示し、（ａ）は、第１の変形例の半導体装置の要部断面図、（ｂ）は、第２の変形例の半導体装置の要部断面図である。
【図８】本実施の形態の第３および第４の変形例の半導体装置を示し、（ａ）は、第３の変形例の半導体装置の要部断面図、（ｂ）は、第４変形例の半導体装置の要部断面図である。
【図９】本実施の形態の第５の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第５の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【図１０】本実施の形態の第６の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第６の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【図１１】本実施の形態の第７の変形例の半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた第７の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。
【図１２】本実施の形態の第８の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第８の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
図１は、本実施の形態に係る半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた半導体装置の要部横断面図であり、（ｂ）は、（ａ）のＸ−Ｘ’断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１（ａ）からは、図１（ｂ）および図１（ｃ）に示す層間絶縁膜４０が取り除かれている。
【００１２】
半導体装置１は、例えば、ケイ素（Ｓｉ）等を主たる成分としている。半導体装置１は、第２導電型としてのＰ−型の半導体層１０と、このＰ−型の半導体層１０上に選択的に形成されたＰ型のベース層１１と、ベース層１１内に選択的に設けられた素子分離層２０（以下、ＳＴＩ２０）と、を備える。また、ベース層１１上には、第１導電型としてのＮ＋型のソース領域１２が選択的に設けられ、このソース領域１２から離間して、ベース層１１上には、Ｎ＋型のドレイン領域１３が選択的に設けられている。ベース層１１上では、Ｐ＋型のコンタクト領域１５がソース領域１２に隣接している。半導体装置１は、Ｎチャネル型のＭＯＳである。なお、ベース層１１については、第２の導電型のウェル層と称する場合もある。
【００１３】
素子分離層であるＳＴＩ２０は、絶縁体であり、例えば、酸化ケイ素（ＳｉＯ２）を主たる成分としている。ＳＴＩ２０は、ベース層１１内に設けられている。ＳＴＩ２０は、ソース領域１２からドレイン領域１３の方向（図中のＹ方向）にストライプ状に延在している。また、ＳＴＩ２０は、ＳＴＩ２０が延在する方向とは略垂直な方向（図中のＸ方向）に周期的に配列されている。これにより、隣接するＳＴＩ２０間のベース層１１は、ＳＴＩ２０と略平行に延在する。そして、制御電極としてのゲート電極３０がＳＴＩ２０の上側に設けられ、ソース領域１２とドレイン領域１３との間の電流経路を制御する。図１では、３本のゲート電極３０を例示しているが、その数についてはこの数に限定されない。ゲート電極３０の数に応じて、その両側にベース層１１、ソース領域１２、ドレイン領域１３等が配置される。
【００１４】
また、図１（ｂ）の右横には、図１（ｂ）のＣ部分が示されている。ゲート電極３０の側壁３１は、ＳＴＩ２０の側壁２１と面一ではなく、ＳＴＩ２０の内側に位置している。さらに、半導体装置１では、隣接するゲート電極３０間のベース層１１の上側の少なくとも一部に高誘電体層５０が設けられている。図１では、ベース層１１の上側の全面に高誘電体層５０が設けられた状態が示されている。
【００１５】
例えば、ベース層１１の上側の全面に高誘電体層５０が設けられた場合、高誘電体層５０は、ベース層１１の上側に設けられたほか、ゲート電極３０の側壁３１にまで延在している。すなわち、高誘電体層５０は、ゲート電極３０の側壁３１と、ＳＴＩ２０間のベース層１１に近接するように配置されている。なお、高誘電体層５０は、図中のＹ方向に延在している。また、高誘電体層５０とベース層１１との間には、酸化膜４１、酸化膜４５が形成されている。高誘電体層５０とゲート電極３０との間には、酸化膜４１が形成されている。そして、半導体装置１では、ビア間や配線間（図示しない）の絶縁を保つために、層間絶縁膜４０がベース層１１の上側およびゲート電極３０の上側に設けられている。
【００１６】
層間絶縁膜４０、酸化膜４１および酸化膜４５の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。これにより、ゲート電極３０とベース層１１との間には、ＳＴＩ２０、酸化膜４１、酸化膜４５および層間絶縁膜４０が存在することになり、ゲート電極３０とベース層１１との間には、厚い酸化膜が介在する。この厚い酸化膜を、半導体装置１のゲート酸化膜とすると、半導体装置１は、高耐圧のゲート酸化膜を備える。なお、酸化ケイ素（ＳｉＯ２）の比誘電率は、例えば、３．９程度である。
【００１７】
また、高誘電体層５０の材質としては、後述する容量結合を促進させるために、ＳＴＩ２０、層間絶縁膜４０もしくは酸化膜４１の比誘電率よりも高い材質が選択される。例えば、高誘電体層５０の材質としては、窒化ケイ素（Ｓｉ３Ｎ４）が該当する。窒化ケイ素（Ｓｉ３Ｎ４）の比誘電率は、７．５程度である。このほか、高誘電体層５０の材質としては、酸化ハフニウム（ＨｆＯ２）等を用いてもよい。このような比誘電率が高い高誘電体層５０が配置されることにより、半導体装置１のオン状態では、高誘電体層５０による容量結合が促進されて、ゲート電極３０に面したベース層１１の表面の一部または側壁の一部に高濃度の電荷が誘起される。この現象については、半導体装置１の動作を説明する際に、再度詳細に説明する。
【００１８】
また、上述したドレイン領域１３、ソース領域１２およびコンタクト領域１５は、ベース層１１の長手方向の端部に選択的に設けられている。そして、第１の主電極としてのソース電極１６は、ビア１８を介してソース領域１２およびコンタクト領域１５に電気的に接続されている。第２の主電極としてのドレイン電極１７は、ビア１９を介してドレイン領域１３に電気的に接続されている。また、複数のゲート電極３０は、共通のゲート配線（図示しない）に接続されている。複数のソース電極１６は、並列状に接続されている（図示しない）。複数のドレイン電極１７は、並列状に接続されている（図示しない）。これにより、それぞれのベース層１１内に流れる電流が合流して、半導体装置１に大電流を通電させることができる。このように、半導体装置１は、パワーＭＯＳとして機能する。また、半導体装置１のオン・オフは、例えば、半導体装置１と同じ基板上に形成された微細なＣＭＯＳ（Complementary Metal Oxide Semiconductor）により制御される。
【００１９】
次に、半導体装置１をドライバ回路とするＤＣ−ＤＣコンバータと、半導体装置１を駆動する制御回路について説明する。
図２は、半導体装置およびこれを用いたＤＣ−ＤＣコンバータの要部回路図を示し、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図であり、（ｂ）は、半導体装置およびこれを制御する制御回路の要部回路図であり、（ｃ）は、制御回路の要部回路である。
【００２０】
図２（ａ）に示すＤＣ−ＤＣコンバータ２００は、降圧型のＤＣ−ＤＣコンバータであり、ドライバ回路３００と、ハイサイド用のスイッチング素子１０２と、ローサイド用のスイッチング素子１０３と、インダクタ１０４と、コンデンサ１０５と、を備えている。ドライバ回路３００は、ハイサイド用のスイッチング素子１０２と、ローサイド用のスイッチング素子１０３とのオン、オフを制御する。
【００２１】
スイッチング素子１０２とスイッチング素子１０３とは直列に接続されている。スイッチング素子１０２のドレイン１０２ｄとスイッチング素子１０３のドレイン１０３ｄとの間の接続点（ノード）１０６には、例えば、コイル等のインダクタ１０４の一端側が接続している。インダクタ１０４の他端側には、コンデンサ１０５を介して基準電位（例えば、接地電位ＧＮＤ）が供給される。スイッチング素子１０３のソース１０３ｓは、基準電位（ＧＮＤ）に接続され、ソース１０３ｓにも基準電位が供給される。また、インダクタ１０４の他端側は、出力端子１０７に接続している。そして、スイッチング素子１０２のソース１０２ｓと、基準電位（ＧＮＤ）との間に設けられた電源１１０により、スイッチング素子１０２のソース１０２ｓには、入力電圧Ｖｉｎが入力され、出力端子１０７からは入力電圧Ｖｉｎが変換された出力電圧Ｖｏｕｔが出力される。
【００２２】
図２（ｂ）に示すように、ドライバ回路３００には、半導体装置１が組み込まれている。例えば、スイッチング素子である半導体装置１には、Ｐチャネル型のスイッチング素子１０９が直列に接続されている。半導体装置１のドレイン電極１７とスイッチング素子１０９のドレイン電極１０９ｄとの間の接続点１０８は、スイッチング素子１０２、１０３のゲート電極３０に接続されている。
【００２３】
さらに、図２（ｃ）に示すように、半導体装置１のゲート電極３０は、制御回路であるＣＭＯＳ６０に接続されている。ＣＭＯＳ６０からの制御信号により、半導体装置１のオン・オフが制御される。
【００２４】
ＣＭＯＳ６０は、Ｐチャネル型のＭＯＳで構成されるスイッチング素子６０ｐと、Ｎチャネル型のＭＯＳで構成されるスイッチング素子６０ｎとから構成される。ＣＭＯＳ６０は、さらにＣＭＯＳ６０とは別の制御回路７０、７１により制御されている。半導体装置１を含むドライバ回路３００とＣＭＯＳ６０とは、同じ半導体層１０上に設けられている。なお、半導体装置１については、後述する半導体装置２〜７に置き換えることができる。また、このようなドライバ回路３００およびＣＭＯＳ６０は、ＤＣ−ＤＣコンバータのほか、例えば、モータドライバ回路等にも組み込むことができる（図示しない）。
【００２５】
次に、半導体装置１の作用効果について説明する。
図３は、半導体装置の動作を説明するための図を示し、（ａ）は、本実施の形態に係る半導体装置のＸ−Ｘ’断面図、（ｂ）は、比較例に係る半導体装置のＸ−Ｘ’断面図およびＹ−Ｙ’断面図である。半導体装置１と半導体装置１００とは、半導体装置１００に、上述した高誘電体層５０が設けられていない点で異なっている。なお、図３の向きは、図１（ｂ）の向きに対応している。
【００２６】
最初に、半導体装置１００により、半導体装置の動作について説明する。
まず、ゲート電極３０とソース電極１６との間に、閾値電圧以下の電圧を印加し、ソース電極１６とドレイン電極１７との間に所定の電圧を印加する。この際、ゲート電極３０とドレイン電極１７との間にも電圧が印加され、ＳＴＩ２０とベース層１１との界面からも空乏層が伸び、空乏層が電界を緩和することにより半導体装置１００は、高耐圧を維持する。
そして、半導体装置１００のゲート電極３０に閾値電圧より大きい正バイアスを印加し、ゲート電極３０に面したベース層１１の表面８２の一部または側壁８３の一部に反転層８１を生じさせることで半導体装置１００をオンさせる。これにより、ソース電極１６とドレイン電極１７との間に電流が流れる。
【００２７】
この場合、半導体装置１００においては、反転層８１がベース層１１の表面８２もしくは側壁８３に沿って主に形成される。上述した非特許文献１によれば、ソース領域１２とドレイン領域１３の間に流れる電流分布は、ベース層１１の表面８２の反転層８１で５８％であり、ベース層１１の側壁８３の反転層８１で３９％であるとされている。すなわち、半導体装置１００においては、ベース層１１の表面８２に流れる電流とベース層１１の側壁８３に流れる電流が主に通電に寄与する。
【００２８】
半導体装置１についても同様にオンさせると、反転層８０がベース層１１の表面８２もしくは側壁８３に沿って主に形成して、ソース領域１２とドレイン領域１３との間が通電する。ただし、半導体装置１では、ベース層１１の上側に高誘電体層５０が配置されたために、反転層８０内に誘起される電荷密度は、半導体装置１００に比べ大きくなる。これは、半導体装置１では、高誘電体層５０の配置により容量結合がより促進され、ベース層１１の表面８２もしくは側壁８３で電荷が著しく誘起されるためである。例えば、図３では、反転層８０、８１内に生成する電荷密度の大小を濃淡で表し、濃淡が濃いほど、電荷密度が大きいことを表示している。
この高誘電体層５０は、ゲート電極３０の側壁３１側にも形成されているので、反転層８０内の電荷密度は、ゲート電極３０の近傍ほど高くなる。
【００２９】
ここで、高誘電体層５０の材質を窒化ケイ素（Ｓｉ３Ｎ４）とすると、高誘電体層５０の比誘電率は、ＳＴＩ２０の材質である酸化ケイ素（ＳｉＯ２）に比べおよそ２倍程度になっている。従って、高誘電体層５０がゲート電極３０とベース層１１との間に介在する場合は、ベース層１１の反転層８０内に誘起される電荷密度は増加する。その結果、半導体装置１のソース領域１２とドレイン領域１３との間のオン抵抗（以下、単にオン抵抗と称する）は、半導体装置１００のオン抵抗に比べ低減する。
【００３０】
また、高誘電体層５０については、ベース層１１の上側の少なくとも一部に配置されている場合でも容量結合を促進させることができるので、半導体装置１では、ベース層１１の上側の少なくとも一部に高誘電体層５０が設けられていればよい。特に、電界の強さはゲート電極３０からの距離に反比例することから、ゲート電極３０の近傍に発生する電荷が主にオン抵抗の低減に寄与する。従って、高誘電体層５０は、ゲート電極３０の近傍に存在することが望ましい。
【００３１】
なお、比較例の半導体装置１００では、高誘電体層５０が設けられていない。従って、半導体装置１００をオンさせると、電界がゲート電極３０の端部において局部的に集中し易い。その結果、反転層８１内の電荷密度が半導体装置１に比べて小さくなり、単位面積あたりのオン抵抗が半導体装置１よりも大きくなる。この半導体装置１００で、所望のオン抵抗を得るには、チャネル幅を広くする方法もあるが、この方法では、素子サイズの増大を招いてしまう。従って、半導体装置１のように、高誘電体層５０が設けられた構造が好ましい。
【００３２】
次に、半導体装置１の製造方法について説明する。
図４〜図６は、半導体装置の製造過程を説明する要部断面図である。図４〜図６中の（α）には、制御回路として組み込まれるＣＭＯＳの中、一例として、Ｎチャネル型のスイッチング素子６０ｎの製造工程についても併せて表示されている。半導体装置１の製造工程については、上述したＸ−Ｘ’断面が（β）に、Ｙ−Ｙ’断面が（γ）に示されている。
【００３３】
まず、図４は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図であり、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図であり、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図であり、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図である。さらに、（ａ）は、素子分離層の形成工程図であり、（ｂ）は、ベース層の形成工程図であり、（ｃ）は、ゲート酸化膜、ゲート電極およびＬＤＤ（Lightly Doped Drain）領域の形成工程図である。
【００３４】
図４（ａ）に示すように、Ｐ−型の半導体層１０内に、埋め込み法によりＳＴＩ２０を形成する。次いで、半導体層１０上およびＳＴＩ２０上に、イオンプレーティング注入で使用されるバッファ酸化膜４７を形成する。バッファ酸化膜４７は、熱酸化法、低圧ＣＶＤ法によって形成する。バッファ酸化膜４７の材質としては、酸化ケイ素（ＳｉＯ２）等が選択される。次に、図４（ｂ）に示すように、隣接するＳＴＩ２０間にウェル状のベース層１１を形成する。その後、バッファ酸化膜４７を除去し、スイッチング素子６０ｎのゲート酸化膜となる酸化膜４５を形成する。酸化膜４５は、熱酸化法、低圧ＣＶＤ法等により形成する。酸化膜４５の材質としては、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、酸化タンタル（Ｔａ２Ｏ５）等が選択される。
【００３５】
次に、図４（ｃ）に示すように、酸化膜４５を介して、柱状のゲート電極３０、６５を形成する。ゲート電極３０、６５のパターニングは、光リソグラフィ法、Ｘ線リソグラフィ法、電子ビームリソグラフィ法、反応性イオンエッチング（ＲＩＥ）法等により行われる。ゲート電極３０、６５の材質は、例えば、ポリシリコン、タングステン（Ｗ）である。ゲート電極３０、６５の材質がタングステン（Ｗ）の場合は、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）のバリア層を設けてもよい。なお、ＣＭＯＳのＮチャネル型のスイッチング素子６０ｎの形成領域（α）には、イオン注入法によりベース層１１に選択的にＮ−領域（Lightly Doped Drain領域）６１を形成する。
【００３６】
次に、図５は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）および（ｂ）は、側壁保護膜の形成工程図である。
図５（ａ）に示すように、酸化膜４５およびゲート電極３０、６５の周辺に、低圧ＣＶＤ法により、酸化ケイ素（ＳｉＯ２）等の酸化膜４１、窒化ケイ素（Ｓｉ３Ｎ４）等の窒化膜５０ａを順に形成する。次に、図５（ｂ）に示すように、半導体装置１の形成領域（β）、（γ）に、レジスト６２をパターニングする。例えば、光リソグラフィ法等により、半導体装置１の形成領域のベース層１１に選択的にレジスト６２を形成する。この際、ゲート電極３０側壁近傍の酸化膜４１、窒化膜５０ａは表出させる。また、半導体装置１のソース領域１２、ドレイン領域１３およびコンタクト領域１５を形成する領域は表出させる。
【００３７】
次に、図６は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、側壁保護膜の形成工程図、（ｂ）は、ソース領域およびドレイン領域の形成工程図である。図６（ａ）に示すように、異方性のエッチング（例えば、ＲＩＥ等）を酸化膜４１、窒化膜５０ａに施す。続いて、上述したレジスト６２を除去する。これにより、ゲート電極６５の側壁には、この側壁がマスクとなって酸化膜４１、窒化膜５０ａが残り、これらの酸化膜、窒化膜を含む側壁保護膜６６が形成される。一方、半導体装置１の形成領域（β）、（γ）においては、ＳＴＩ２０間のベース層１１上の窒化膜５０ａが残されて、上述した高誘電体層５０が形成される。
【００３８】
次に、ＣＭＯＳのＮチャネル型のスイッチング素子６０ｎの形成領域（α）においては、Ｎ−領域６１に隣接するように、Ｎ＋型のソース領域６３およびドレイン領域６４をイオン注入法により形成する。また、半導体装置１の形成領域（β）、（γ）においては、ソース領域１２、ドレイン領域１３およびコンタクト領域１５をイオン注入法により形成する。この状態を、図６（ｂ）に示す。そして、この後においては、それぞれの素子に関し、ソース領域１２、６３、ドレイン領域１３、６４およびコンタクト領域１５上の酸化膜４５を取り除き、ソース電極をソース領域に接続させ、ドレイン電極をドレイン領域に接続させる（図示しない）。このような方法によって、半導体装置１並びにＣＭＯＳが形成される。
【００３９】
この製造工程では、ＣＭＯＳと半導体装置１とが並行して形成される。従って、高誘電体層５０に関しては、側壁保護膜６６と同時に形成することができる。これにより、高誘電体層５０のみを専用に形成するという工程は要さない。従って、ＣＭＯＳがノード６５ｎｍ程度の微細構造を有する場合、ＣＭＯＳ形成プロセスに半導体装置１を混載しても、大きなプロセス変更を伴なわない。その結果、ＣＭＯＳ側の熱履歴を変更することなく、半導体装置１を製造することができる。
【００４０】
次に、本実施の形態に係る半導体装置の変形例について説明する。以下の説明では、同じ部材には同じ符号を付し、詳細な説明を適宜省略する。
図７は、本実施の形態の第１および第２の変形例の半導体装置を示し、（ａ）は、第１の変形例の半導体装置の要部断面図、（ｂ）は、第２の変形例の半導体装置の要部断面図である。図７には、ベース層１１が延在する方向とは、略垂直に切断した半導体装置２の要部断面が示されている。また、図７（ａ）の右横には、図７（ａ）のＤ部分が示されている。
【００４１】
図７（ａ）に示す第１の変形例である半導体装置２Ａでは、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
例えば、図７（ａ）には、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が設けられた状態が示されている。高誘電体層５１とベース層１１との間には、酸化膜２３が介在している。酸化膜２３の材質は、ＳＴＩ２０の材質と同じである。また、高誘電体層５１の材質は、上述した高誘電体層５０の材質と同じである。高誘電体層５１は、ベース層１１に近接し、ＳＴＩ２０の側壁２１および底面２２に沿って、図中のＹ方向に延在している。
【００４２】
このような構造の半導体装置２Ａをオンさせると、反転層８０がベース層１１の表面８２もしくは側壁８３に沿って主に形成される。特に、半導体装置２Ａでは、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が配置されたために、ベース層１１の側壁８３において著しく電荷が誘起される。従って、半導体装置２Ａの単位面積あたりのオン抵抗は、半導体装置１００より低減する。
【００４３】
また、図７（ｂ）に、第２の変形例である半導体装置２Ｂを示す。
半導体装置２Ｂにおいては、高誘電体層５１がＳＴＩ２０の側壁２１のみに沿うように配置されている。このような場合でも、上述した容量結合が促進されて、電荷密度の高い反転層８０を形成することができる。すなわち、高誘電体層５１は、ＳＴＩ２０内の少なくとも一部に設けられていればよい。
【００４４】
特に、ＳＴＩ２０は、隣接する素子の分離層である必要がある。従って、ＳＴＩ２０の底面２２に面するベース層１１に反転層を誘起しすぎると、隣接する素子同士が反転層を通して電気的に接続される場合がある。この場合、ＳＴＩ２０は、隣接する素子を電気的に分離をすることができなくなる。従って、半導体装置２Ｂでは、高誘電体層５１を側壁２１のみに沿って形成し、隣接する素子同士の分離を確実なものにしている。さらに、半導体装置２Ｂの単位面積あたりのオン抵抗は半導体装置１００よりも低減する。
【００４５】
図８は、本実施の形態の第３および第４の変形例の半導体装置を示し、（ａ）は、第３の変形例の半導体装置の要部断面図、（ｂ）は、第４変形例の半導体装置の要部断面図である。図８には、ベース層１１が延在する方向とは、略垂直に切断した半導体装置３の要部断面が示されている。
【００４６】
図８（ａ）に示す第３の変形例である半導体装置３Ａでは、ベース層１１の上側の少なくとも一部に高誘電体層５０が設けられ、さらに、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
【００４７】
このような構造の半導体装置３Ａをオンさせると、ベース層１１の表面８２もしくは側壁８３に沿って主に反転層８０が形成される。半導体装置３Ａでは、ベース層１１の上側に高誘電体層５０が配置されたほか、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が配置されたために、半導体装置１、２Ａ、２Ｂよりもベース層１１の表面８２および側壁８３で電荷が著しく誘起される。従って、半導体装置３Ａの単位面積あたりのオン抵抗は、半導体装置１、２Ａ、２Ｂより低減する。
【００４８】
また、図８（ｂ）に、第４の変形例である半導体装置３Ｂを示す。
高誘電体層５１については、ＳＴＩ２０内の少なくとも一部に配置されている場合でも、上述した容量結合を促進させることができる。従って、半導体装置３Ｂでは、高誘電体層５１をＳＴＩ２０の側壁２１のみに沿って配置している。その結果、隣接する素子同士を確実に電気的に分離させることができる。さらに、半導体装置３Ｂの単位面積あたりのオン抵抗は、半導体装置１、２Ａ、２Ｂより低減する。
【００４９】
図９は、本実施の形態の第５の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第５の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図９（ａ）からは、層間絶縁膜４０が取り除かれている。
【００５０】
第５の変形例である半導体装置４では、高誘電体層５０が設けられたほか、ベース層１１とドレイン領域１３との間に、Ｎ型のドリフト層１４が設けられている。高誘電体層５０は、ドリフト層１４上およびドリフト層１４とゲート電極３０との間に設けられている。そして、ドリフト層１４に並列して設けられたゲート電極３０ｂの幅を、ベース層１１に並列して設けられたゲート電極３０ａの幅よりも細くしている。ゲート電極３０の幅とは、Ｘ方向にゲート電極３０を切断した場合の幅をいう。
【００５１】
半導体装置４の動作について説明する。
まず、ゲート電極３０に印加する電圧を閾値以下の電圧にする。ソース領域１２とドレイン領域１３との間には、所定の電圧を印加する。この場合、ドリフト層１４には、ベース層１１とドリフト層１４との界面から空乏層が伸びる。この際、ベース層１１の表面８２もしくは側壁８３には反転層は形成されない。
【００５２】
ここで、ドリフト層１４においては、トランジスタの通電経路となるために低抵抗であることが望ましい。これを実現するために、ドリフト層１４の不純物濃度を単純に高くする方法がある。しかし、単純にドリフト層１４の不純物濃度を高くすると、空乏層がドリフト層１４内で伸び難くなり、高耐圧を維持できなくなる場合がある。
【００５３】
そこで、ゲート電極３０ｂをドリフト層１４に並列に配置する。ゲート電極３０ｂとドリフト層１４との間にも電界が印加されるため、ドリフト層１４には、ドリフト層１４とＳＴＩ２０との界面からも空乏層が伸びる。これらの空乏層が重なって、半導体装置４においては、空乏層がドリフト層１４内で満遍なく伸び得る。その結果、ドレイン領域１３とソース領域１２との間の電界の強さを緩和しやすくなり、ドリフト層１４の不純物濃度を高くすることができる。このように、ドレイン領域１３とソース領域１２との間の耐圧を維持しながら、オン抵抗を低減することができる。
【００５４】
半導体装置４では、ドリフト層１４の不純物濃度を高くしつつ、ドリフト層１４に並列して配置されるゲート電極３０ｂの幅をゲート電極３０ａよりも細くしている。このような構造であれば、ドリフト層１４の不純物濃度を高くしても、ゲート電極３０ｂとドリフト層１４との間に、所定の電圧が印加されるので、空乏化がドリフト層１４内で伸び易くなる。
【００５５】
また、半導体装置４では、ゲート電極３０ｂの幅をゲート電極３０ａよりも細くしているので、ゲート電極３０ｂとドリフト層１４との間の距離が離れ、ゲート電極３０ｂとドリフト層１４との間の電界の強さを調節することができる。これにより、ゲート電極３０とドリフト層１４との間でアバランシェ降伏が起きにくく、半導体装置４は高耐圧を維持する。
【００５６】
そして、ゲート電極３０に印加する電圧を閾値以上の電圧にすると、ベース層１１の表面８２もしくは側壁８３には、上述した反転層８０が形成される。これにより、ソース領域１２とドレイン領域１３との間に電流が流れる。さらに、半導体装置４では、ドリフト層１４がＮ型であるために、ドリフト層１４の表面８４もしくは側壁８５には蓄積層が形成される。蓄積層が形成されると、ドリフト層１４内において、より自由キャリアが増加する。従って、半導体装置４のオン抵抗は、半導体装置１〜３よりもさらに低減する。
【００５７】
図１０は、本実施の形態の第６の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第６の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１０（ａ）からは、層間絶縁膜４０が取り除かれている。
【００５８】
第６の変形例である半導体装置５では、ベース層１１の上側に高誘電体層５０が配置されている。ただし、ドリフト層１４上およびドリフト層１４とゲート電極３０ｂとの間には、高誘電体層５０が設けられていない。
このような構造であれば、ゲート電極３０とドレイン領域１３との間の容量の中、ドリフト層１４に並列するゲート電極３０ｂとドレイン領域１３との間の容量分がより小さくなる。このため、ゲート電極３０とドレイン領域１３との間の容量が低減する。従って半導体装置５では、半導体装置４よりもミラー容量を下げることができ、より高速のスイッチング動作が実現する。
【００５９】
図１１は、本実施の形態の第７の変形例の半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた第７の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１１（ａ）からは、層間絶縁膜４０が取り除かれている。
【００６０】
第７の変形例である半導体装置６では、ベース層１１の上側に高誘電体層５０が配置されている。ただし、ドリフト層１４上には、高誘電体層５０が設けられていない。また、半導体装置６では、高誘電体層５０のほか、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
このような構造であれば、半導体装置６のゲート電極３０とドレイン領域１３との間の容量の中、ドリフト層１４に並列するゲート電極３０ｂとドレイン領域１３との間の容量分がより小さくなる。このため、半導体装置６では、半導体装置４よりも高速のスイッチング動作が実現する。また、半導体装置６では、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられているので、反転層８０内の電荷密度が高まり、半導体装置５よりもオン抵抗を低減させることができる。
【００６１】
図１２は、本実施の形態の第８の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第８の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１２（ａ）からは、層間絶縁膜４０が取り除かれている。
【００６２】
第８の変形例である半導体装置７では、高誘電体層５０が設けられたほか、ゲート電極３０ｂの部分をゲート電極３０ａから分離させた構造を有する。ゲート電極３０ａから電気的に独立した部分を、電極３２としている。電極３２は、ドリフト層１４に並列に配置されている。そして、ゲート電極３０ａは、共通のライン９０で接続されている。電極３２は、共通のライン９１を通じてソース電極１６に接続され、ソース領域１２に電気的に接続されている。また、ドレイン領域１３は、ドレイン電極１７を通じ、共通のライン９２で接続されている。
【００６３】
この半導体装置７では、ソース電極１６とドレイン電極１７との間に所定の電圧を印加しても、ゲート電極３０ａの電圧が閾値以下ならば、ソース電極１６とドレイン電極１７との間は通電しない。ゲート電極３０ａの電圧が閾値以上になると、ソース電極１６とドレイン電極１７との間は通電する。しかし、電極３２がソース電極１６に導通しているために、ドリフト層１４に蓄積層は形成され難い。
【００６４】
しかしながら、ゲート電極とドレイン電極１７との間の容量は、ゲート電極３０ａとドレイン電極１７との間の容量のみになり、半導体装置４〜６よりもさらに容量が低減する。このため、半導体装置７では、半導体装置４〜６よりもよりミラー容量を下げることができ、より高速のスイッチング動作が実現する。
【００６５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６６】
また、本実施の形態では、第１導電型をＮ型とし、第２導電型をＰ型とした場合について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００６７】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００６８】
１、２Ａ、２Ｂ、３Ａ、３Ｂ、４、５、６、７、１００ 半導体装置
１０ 半導体層
１１ ベース層
１２ ソース領域
１３ ドレイン領域
１４ ドリフト層
１６ ソース電極
１７ ドレイン電極
１８、１９ ビア
２０ ＳＴＩ（素子分離層）
３０、３０ａ、３０ｂ ゲート電極
５０、５１ 高誘電体層
６０ ＣＭＯＳ
６０ｎ、６０ｐ スイッチング素子
７０、７１ 制御回路
１０２、１０３、１０９ スイッチング素子
１０４ インダクタ
１０５ コンデンサ
１０６ 接続点（スイッチノード）
２００ ＤＣ−ＤＣコンバータ
３００ ドライバ回路
【技術分野】
【０００１】
本発明は、半導体装置およびＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、微細プロセスによるデバイスとパワーデバイスとを集積し、複雑なシステムとパワーデバイスとを集積化する流れがある。パワーデバイスと組み合わせる場合でも、微細プロセスの条件を大きく変更しないことが求められる。例えば、熱工程等は、微細なＣＭＯＳデバイスの特性に影響を与えるため、なるべく変更しないことが望ましい。特に、最近の微細プロセスでは、ＰＮ接合を基板表面から浅く形成する都合上、熱履歴は少ないほどよい。
【０００３】
最近、上述した微細プロセスにおいて、プロセスを追加せずに、厚いゲート酸化膜を形成する技術が報告されている（例えば、非特許文献１参照）。
そのデバイス構造は、素子分離層であるＳＴＩ（Shallow Trench Isolation）がストライプ状に形成され、そのＳＴＩ上にゲート電極が配置されるというものである。すなわち、半導体層上にはゲートを配置されない構造である。
【０００４】
ＳＴＩ上に配置されたゲート電極と、ＳＴＩとＳＴＩとの間のＰウェル領域と、が平面的に距離をもつことで、ゲート電極とＰウェル領域との間に厚いゲート酸化膜が形成される。これにより、耐圧が高いゲート酸化膜が設けられる。しかしながら、パワーデバイスの単位面積あたりのオン抵抗の低減については、未だ改善されていないのが実情である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】J.Sonsky,G.Doornnbos,A.Heringa,M.van Duuren,J.Perez-Gonzalez,“Towards universal and voltage-scalable high gate and drain-voltage MOSFETs in CMOS",Proceedings of ISPSD 2009 IEEE,P.315-318
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ソース領域とドレイン領域との間の単位面積あたりのオン抵抗をより低減させた半導体装置およびこの半導体装置を組み込んだＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の一態様によれば、ハイサイド用のスイッチング素子と、前記ハイサイド用のスイッチング素子に直列に接続されたローサイド用のスイッチング素子と、前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子とを制御するドライバ回路用の上述した半導体装置と、前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子との間に、一端側が接続されたインダクタと、前記インダクタの他端側に接続されたコンデンサと、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【０００９】
本発明によれば、ソース領域とドレイン領域との間の単位面積あたりのオン抵抗をより低減させた半導体装置およびこの半導体装置を組み込んだＤＣ−ＤＣコンバータが実現する。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係る半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。
【図２】半導体装置およびこれを用いたＤＣ−ＤＣの要部回路図を示し、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図、（ｂ）は、半導体装置およびこれを制御する制御回路の要部回路図、（ｃ）は、制御回路の要部回路である。
【図３】半導体装置の動作を説明するための図を示し、（ａ）は、本実施の形態に係る半導体装置のＸ−Ｘ’断面図、（ｂ）は、比較例に係る半導体装置のＸ−Ｘ’断面図およびＹ−Ｙ’断面図である。
【図４】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、素子分離層の形成工程図、（ｂ）は、ベース層の形成工程図、（ｃ）は、ゲート酸化膜、ゲート電極およびＬＤＤ（Lightly Doped Drain）領域の形成工程図である。
【図５】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）および（ｂ）は、側壁保護膜の形成工程図である。
【図６】ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、側壁保護膜の形成工程図、（ｂ）は、ソース領域およびドレイン領域の形成工程図である。
【図７】本実施の形態の第１および第２の変形例の半導体装置を示し、（ａ）は、第１の変形例の半導体装置の要部断面図、（ｂ）は、第２の変形例の半導体装置の要部断面図である。
【図８】本実施の形態の第３および第４の変形例の半導体装置を示し、（ａ）は、第３の変形例の半導体装置の要部断面図、（ｂ）は、第４変形例の半導体装置の要部断面図である。
【図９】本実施の形態の第５の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第５の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【図１０】本実施の形態の第６の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第６の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【図１１】本実施の形態の第７の変形例の半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた第７の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。
【図１２】本実施の形態の第８の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第８の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
図１は、本実施の形態に係る半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた半導体装置の要部横断面図であり、（ｂ）は、（ａ）のＸ−Ｘ’断面図であり、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１（ａ）からは、図１（ｂ）および図１（ｃ）に示す層間絶縁膜４０が取り除かれている。
【００１２】
半導体装置１は、例えば、ケイ素（Ｓｉ）等を主たる成分としている。半導体装置１は、第２導電型としてのＰ−型の半導体層１０と、このＰ−型の半導体層１０上に選択的に形成されたＰ型のベース層１１と、ベース層１１内に選択的に設けられた素子分離層２０（以下、ＳＴＩ２０）と、を備える。また、ベース層１１上には、第１導電型としてのＮ＋型のソース領域１２が選択的に設けられ、このソース領域１２から離間して、ベース層１１上には、Ｎ＋型のドレイン領域１３が選択的に設けられている。ベース層１１上では、Ｐ＋型のコンタクト領域１５がソース領域１２に隣接している。半導体装置１は、Ｎチャネル型のＭＯＳである。なお、ベース層１１については、第２の導電型のウェル層と称する場合もある。
【００１３】
素子分離層であるＳＴＩ２０は、絶縁体であり、例えば、酸化ケイ素（ＳｉＯ２）を主たる成分としている。ＳＴＩ２０は、ベース層１１内に設けられている。ＳＴＩ２０は、ソース領域１２からドレイン領域１３の方向（図中のＹ方向）にストライプ状に延在している。また、ＳＴＩ２０は、ＳＴＩ２０が延在する方向とは略垂直な方向（図中のＸ方向）に周期的に配列されている。これにより、隣接するＳＴＩ２０間のベース層１１は、ＳＴＩ２０と略平行に延在する。そして、制御電極としてのゲート電極３０がＳＴＩ２０の上側に設けられ、ソース領域１２とドレイン領域１３との間の電流経路を制御する。図１では、３本のゲート電極３０を例示しているが、その数についてはこの数に限定されない。ゲート電極３０の数に応じて、その両側にベース層１１、ソース領域１２、ドレイン領域１３等が配置される。
【００１４】
また、図１（ｂ）の右横には、図１（ｂ）のＣ部分が示されている。ゲート電極３０の側壁３１は、ＳＴＩ２０の側壁２１と面一ではなく、ＳＴＩ２０の内側に位置している。さらに、半導体装置１では、隣接するゲート電極３０間のベース層１１の上側の少なくとも一部に高誘電体層５０が設けられている。図１では、ベース層１１の上側の全面に高誘電体層５０が設けられた状態が示されている。
【００１５】
例えば、ベース層１１の上側の全面に高誘電体層５０が設けられた場合、高誘電体層５０は、ベース層１１の上側に設けられたほか、ゲート電極３０の側壁３１にまで延在している。すなわち、高誘電体層５０は、ゲート電極３０の側壁３１と、ＳＴＩ２０間のベース層１１に近接するように配置されている。なお、高誘電体層５０は、図中のＹ方向に延在している。また、高誘電体層５０とベース層１１との間には、酸化膜４１、酸化膜４５が形成されている。高誘電体層５０とゲート電極３０との間には、酸化膜４１が形成されている。そして、半導体装置１では、ビア間や配線間（図示しない）の絶縁を保つために、層間絶縁膜４０がベース層１１の上側およびゲート電極３０の上側に設けられている。
【００１６】
層間絶縁膜４０、酸化膜４１および酸化膜４５の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。これにより、ゲート電極３０とベース層１１との間には、ＳＴＩ２０、酸化膜４１、酸化膜４５および層間絶縁膜４０が存在することになり、ゲート電極３０とベース層１１との間には、厚い酸化膜が介在する。この厚い酸化膜を、半導体装置１のゲート酸化膜とすると、半導体装置１は、高耐圧のゲート酸化膜を備える。なお、酸化ケイ素（ＳｉＯ２）の比誘電率は、例えば、３．９程度である。
【００１７】
また、高誘電体層５０の材質としては、後述する容量結合を促進させるために、ＳＴＩ２０、層間絶縁膜４０もしくは酸化膜４１の比誘電率よりも高い材質が選択される。例えば、高誘電体層５０の材質としては、窒化ケイ素（Ｓｉ３Ｎ４）が該当する。窒化ケイ素（Ｓｉ３Ｎ４）の比誘電率は、７．５程度である。このほか、高誘電体層５０の材質としては、酸化ハフニウム（ＨｆＯ２）等を用いてもよい。このような比誘電率が高い高誘電体層５０が配置されることにより、半導体装置１のオン状態では、高誘電体層５０による容量結合が促進されて、ゲート電極３０に面したベース層１１の表面の一部または側壁の一部に高濃度の電荷が誘起される。この現象については、半導体装置１の動作を説明する際に、再度詳細に説明する。
【００１８】
また、上述したドレイン領域１３、ソース領域１２およびコンタクト領域１５は、ベース層１１の長手方向の端部に選択的に設けられている。そして、第１の主電極としてのソース電極１６は、ビア１８を介してソース領域１２およびコンタクト領域１５に電気的に接続されている。第２の主電極としてのドレイン電極１７は、ビア１９を介してドレイン領域１３に電気的に接続されている。また、複数のゲート電極３０は、共通のゲート配線（図示しない）に接続されている。複数のソース電極１６は、並列状に接続されている（図示しない）。複数のドレイン電極１７は、並列状に接続されている（図示しない）。これにより、それぞれのベース層１１内に流れる電流が合流して、半導体装置１に大電流を通電させることができる。このように、半導体装置１は、パワーＭＯＳとして機能する。また、半導体装置１のオン・オフは、例えば、半導体装置１と同じ基板上に形成された微細なＣＭＯＳ（Complementary Metal Oxide Semiconductor）により制御される。
【００１９】
次に、半導体装置１をドライバ回路とするＤＣ−ＤＣコンバータと、半導体装置１を駆動する制御回路について説明する。
図２は、半導体装置およびこれを用いたＤＣ−ＤＣコンバータの要部回路図を示し、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図であり、（ｂ）は、半導体装置およびこれを制御する制御回路の要部回路図であり、（ｃ）は、制御回路の要部回路である。
【００２０】
図２（ａ）に示すＤＣ−ＤＣコンバータ２００は、降圧型のＤＣ−ＤＣコンバータであり、ドライバ回路３００と、ハイサイド用のスイッチング素子１０２と、ローサイド用のスイッチング素子１０３と、インダクタ１０４と、コンデンサ１０５と、を備えている。ドライバ回路３００は、ハイサイド用のスイッチング素子１０２と、ローサイド用のスイッチング素子１０３とのオン、オフを制御する。
【００２１】
スイッチング素子１０２とスイッチング素子１０３とは直列に接続されている。スイッチング素子１０２のドレイン１０２ｄとスイッチング素子１０３のドレイン１０３ｄとの間の接続点（ノード）１０６には、例えば、コイル等のインダクタ１０４の一端側が接続している。インダクタ１０４の他端側には、コンデンサ１０５を介して基準電位（例えば、接地電位ＧＮＤ）が供給される。スイッチング素子１０３のソース１０３ｓは、基準電位（ＧＮＤ）に接続され、ソース１０３ｓにも基準電位が供給される。また、インダクタ１０４の他端側は、出力端子１０７に接続している。そして、スイッチング素子１０２のソース１０２ｓと、基準電位（ＧＮＤ）との間に設けられた電源１１０により、スイッチング素子１０２のソース１０２ｓには、入力電圧Ｖｉｎが入力され、出力端子１０７からは入力電圧Ｖｉｎが変換された出力電圧Ｖｏｕｔが出力される。
【００２２】
図２（ｂ）に示すように、ドライバ回路３００には、半導体装置１が組み込まれている。例えば、スイッチング素子である半導体装置１には、Ｐチャネル型のスイッチング素子１０９が直列に接続されている。半導体装置１のドレイン電極１７とスイッチング素子１０９のドレイン電極１０９ｄとの間の接続点１０８は、スイッチング素子１０２、１０３のゲート電極３０に接続されている。
【００２３】
さらに、図２（ｃ）に示すように、半導体装置１のゲート電極３０は、制御回路であるＣＭＯＳ６０に接続されている。ＣＭＯＳ６０からの制御信号により、半導体装置１のオン・オフが制御される。
【００２４】
ＣＭＯＳ６０は、Ｐチャネル型のＭＯＳで構成されるスイッチング素子６０ｐと、Ｎチャネル型のＭＯＳで構成されるスイッチング素子６０ｎとから構成される。ＣＭＯＳ６０は、さらにＣＭＯＳ６０とは別の制御回路７０、７１により制御されている。半導体装置１を含むドライバ回路３００とＣＭＯＳ６０とは、同じ半導体層１０上に設けられている。なお、半導体装置１については、後述する半導体装置２〜７に置き換えることができる。また、このようなドライバ回路３００およびＣＭＯＳ６０は、ＤＣ−ＤＣコンバータのほか、例えば、モータドライバ回路等にも組み込むことができる（図示しない）。
【００２５】
次に、半導体装置１の作用効果について説明する。
図３は、半導体装置の動作を説明するための図を示し、（ａ）は、本実施の形態に係る半導体装置のＸ−Ｘ’断面図、（ｂ）は、比較例に係る半導体装置のＸ−Ｘ’断面図およびＹ−Ｙ’断面図である。半導体装置１と半導体装置１００とは、半導体装置１００に、上述した高誘電体層５０が設けられていない点で異なっている。なお、図３の向きは、図１（ｂ）の向きに対応している。
【００２６】
最初に、半導体装置１００により、半導体装置の動作について説明する。
まず、ゲート電極３０とソース電極１６との間に、閾値電圧以下の電圧を印加し、ソース電極１６とドレイン電極１７との間に所定の電圧を印加する。この際、ゲート電極３０とドレイン電極１７との間にも電圧が印加され、ＳＴＩ２０とベース層１１との界面からも空乏層が伸び、空乏層が電界を緩和することにより半導体装置１００は、高耐圧を維持する。
そして、半導体装置１００のゲート電極３０に閾値電圧より大きい正バイアスを印加し、ゲート電極３０に面したベース層１１の表面８２の一部または側壁８３の一部に反転層８１を生じさせることで半導体装置１００をオンさせる。これにより、ソース電極１６とドレイン電極１７との間に電流が流れる。
【００２７】
この場合、半導体装置１００においては、反転層８１がベース層１１の表面８２もしくは側壁８３に沿って主に形成される。上述した非特許文献１によれば、ソース領域１２とドレイン領域１３の間に流れる電流分布は、ベース層１１の表面８２の反転層８１で５８％であり、ベース層１１の側壁８３の反転層８１で３９％であるとされている。すなわち、半導体装置１００においては、ベース層１１の表面８２に流れる電流とベース層１１の側壁８３に流れる電流が主に通電に寄与する。
【００２８】
半導体装置１についても同様にオンさせると、反転層８０がベース層１１の表面８２もしくは側壁８３に沿って主に形成して、ソース領域１２とドレイン領域１３との間が通電する。ただし、半導体装置１では、ベース層１１の上側に高誘電体層５０が配置されたために、反転層８０内に誘起される電荷密度は、半導体装置１００に比べ大きくなる。これは、半導体装置１では、高誘電体層５０の配置により容量結合がより促進され、ベース層１１の表面８２もしくは側壁８３で電荷が著しく誘起されるためである。例えば、図３では、反転層８０、８１内に生成する電荷密度の大小を濃淡で表し、濃淡が濃いほど、電荷密度が大きいことを表示している。
この高誘電体層５０は、ゲート電極３０の側壁３１側にも形成されているので、反転層８０内の電荷密度は、ゲート電極３０の近傍ほど高くなる。
【００２９】
ここで、高誘電体層５０の材質を窒化ケイ素（Ｓｉ３Ｎ４）とすると、高誘電体層５０の比誘電率は、ＳＴＩ２０の材質である酸化ケイ素（ＳｉＯ２）に比べおよそ２倍程度になっている。従って、高誘電体層５０がゲート電極３０とベース層１１との間に介在する場合は、ベース層１１の反転層８０内に誘起される電荷密度は増加する。その結果、半導体装置１のソース領域１２とドレイン領域１３との間のオン抵抗（以下、単にオン抵抗と称する）は、半導体装置１００のオン抵抗に比べ低減する。
【００３０】
また、高誘電体層５０については、ベース層１１の上側の少なくとも一部に配置されている場合でも容量結合を促進させることができるので、半導体装置１では、ベース層１１の上側の少なくとも一部に高誘電体層５０が設けられていればよい。特に、電界の強さはゲート電極３０からの距離に反比例することから、ゲート電極３０の近傍に発生する電荷が主にオン抵抗の低減に寄与する。従って、高誘電体層５０は、ゲート電極３０の近傍に存在することが望ましい。
【００３１】
なお、比較例の半導体装置１００では、高誘電体層５０が設けられていない。従って、半導体装置１００をオンさせると、電界がゲート電極３０の端部において局部的に集中し易い。その結果、反転層８１内の電荷密度が半導体装置１に比べて小さくなり、単位面積あたりのオン抵抗が半導体装置１よりも大きくなる。この半導体装置１００で、所望のオン抵抗を得るには、チャネル幅を広くする方法もあるが、この方法では、素子サイズの増大を招いてしまう。従って、半導体装置１のように、高誘電体層５０が設けられた構造が好ましい。
【００３２】
次に、半導体装置１の製造方法について説明する。
図４〜図６は、半導体装置の製造過程を説明する要部断面図である。図４〜図６中の（α）には、制御回路として組み込まれるＣＭＯＳの中、一例として、Ｎチャネル型のスイッチング素子６０ｎの製造工程についても併せて表示されている。半導体装置１の製造工程については、上述したＸ−Ｘ’断面が（β）に、Ｙ−Ｙ’断面が（γ）に示されている。
【００３３】
まず、図４は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図であり、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図であり、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図であり、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図である。さらに、（ａ）は、素子分離層の形成工程図であり、（ｂ）は、ベース層の形成工程図であり、（ｃ）は、ゲート酸化膜、ゲート電極およびＬＤＤ（Lightly Doped Drain）領域の形成工程図である。
【００３４】
図４（ａ）に示すように、Ｐ−型の半導体層１０内に、埋め込み法によりＳＴＩ２０を形成する。次いで、半導体層１０上およびＳＴＩ２０上に、イオンプレーティング注入で使用されるバッファ酸化膜４７を形成する。バッファ酸化膜４７は、熱酸化法、低圧ＣＶＤ法によって形成する。バッファ酸化膜４７の材質としては、酸化ケイ素（ＳｉＯ２）等が選択される。次に、図４（ｂ）に示すように、隣接するＳＴＩ２０間にウェル状のベース層１１を形成する。その後、バッファ酸化膜４７を除去し、スイッチング素子６０ｎのゲート酸化膜となる酸化膜４５を形成する。酸化膜４５は、熱酸化法、低圧ＣＶＤ法等により形成する。酸化膜４５の材質としては、酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、酸化タンタル（Ｔａ２Ｏ５）等が選択される。
【００３５】
次に、図４（ｃ）に示すように、酸化膜４５を介して、柱状のゲート電極３０、６５を形成する。ゲート電極３０、６５のパターニングは、光リソグラフィ法、Ｘ線リソグラフィ法、電子ビームリソグラフィ法、反応性イオンエッチング（ＲＩＥ）法等により行われる。ゲート電極３０、６５の材質は、例えば、ポリシリコン、タングステン（Ｗ）である。ゲート電極３０、６５の材質がタングステン（Ｗ）の場合は、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）のバリア層を設けてもよい。なお、ＣＭＯＳのＮチャネル型のスイッチング素子６０ｎの形成領域（α）には、イオン注入法によりベース層１１に選択的にＮ−領域（Lightly Doped Drain領域）６１を形成する。
【００３６】
次に、図５は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）および（ｂ）は、側壁保護膜の形成工程図である。
図５（ａ）に示すように、酸化膜４５およびゲート電極３０、６５の周辺に、低圧ＣＶＤ法により、酸化ケイ素（ＳｉＯ２）等の酸化膜４１、窒化ケイ素（Ｓｉ３Ｎ４）等の窒化膜５０ａを順に形成する。次に、図５（ｂ）に示すように、半導体装置１の形成領域（β）、（γ）に、レジスト６２をパターニングする。例えば、光リソグラフィ法等により、半導体装置１の形成領域のベース層１１に選択的にレジスト６２を形成する。この際、ゲート電極３０側壁近傍の酸化膜４１、窒化膜５０ａは表出させる。また、半導体装置１のソース領域１２、ドレイン領域１３およびコンタクト領域１５を形成する領域は表出させる。
【００３７】
次に、図６は、ＣＭＯＳおよび半導体装置の製造過程における要部断面図を示し、（α）は、ＣＭＯＳ中のスイッチング素子の製造過程における要部断面図、（β）は、半導体装置の製造過程におけるＸ−Ｘ’断面図、（γ）は、半導体装置の製造過程におけるＹ−Ｙ’断面図であり、（ａ）は、側壁保護膜の形成工程図、（ｂ）は、ソース領域およびドレイン領域の形成工程図である。図６（ａ）に示すように、異方性のエッチング（例えば、ＲＩＥ等）を酸化膜４１、窒化膜５０ａに施す。続いて、上述したレジスト６２を除去する。これにより、ゲート電極６５の側壁には、この側壁がマスクとなって酸化膜４１、窒化膜５０ａが残り、これらの酸化膜、窒化膜を含む側壁保護膜６６が形成される。一方、半導体装置１の形成領域（β）、（γ）においては、ＳＴＩ２０間のベース層１１上の窒化膜５０ａが残されて、上述した高誘電体層５０が形成される。
【００３８】
次に、ＣＭＯＳのＮチャネル型のスイッチング素子６０ｎの形成領域（α）においては、Ｎ−領域６１に隣接するように、Ｎ＋型のソース領域６３およびドレイン領域６４をイオン注入法により形成する。また、半導体装置１の形成領域（β）、（γ）においては、ソース領域１２、ドレイン領域１３およびコンタクト領域１５をイオン注入法により形成する。この状態を、図６（ｂ）に示す。そして、この後においては、それぞれの素子に関し、ソース領域１２、６３、ドレイン領域１３、６４およびコンタクト領域１５上の酸化膜４５を取り除き、ソース電極をソース領域に接続させ、ドレイン電極をドレイン領域に接続させる（図示しない）。このような方法によって、半導体装置１並びにＣＭＯＳが形成される。
【００３９】
この製造工程では、ＣＭＯＳと半導体装置１とが並行して形成される。従って、高誘電体層５０に関しては、側壁保護膜６６と同時に形成することができる。これにより、高誘電体層５０のみを専用に形成するという工程は要さない。従って、ＣＭＯＳがノード６５ｎｍ程度の微細構造を有する場合、ＣＭＯＳ形成プロセスに半導体装置１を混載しても、大きなプロセス変更を伴なわない。その結果、ＣＭＯＳ側の熱履歴を変更することなく、半導体装置１を製造することができる。
【００４０】
次に、本実施の形態に係る半導体装置の変形例について説明する。以下の説明では、同じ部材には同じ符号を付し、詳細な説明を適宜省略する。
図７は、本実施の形態の第１および第２の変形例の半導体装置を示し、（ａ）は、第１の変形例の半導体装置の要部断面図、（ｂ）は、第２の変形例の半導体装置の要部断面図である。図７には、ベース層１１が延在する方向とは、略垂直に切断した半導体装置２の要部断面が示されている。また、図７（ａ）の右横には、図７（ａ）のＤ部分が示されている。
【００４１】
図７（ａ）に示す第１の変形例である半導体装置２Ａでは、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
例えば、図７（ａ）には、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が設けられた状態が示されている。高誘電体層５１とベース層１１との間には、酸化膜２３が介在している。酸化膜２３の材質は、ＳＴＩ２０の材質と同じである。また、高誘電体層５１の材質は、上述した高誘電体層５０の材質と同じである。高誘電体層５１は、ベース層１１に近接し、ＳＴＩ２０の側壁２１および底面２２に沿って、図中のＹ方向に延在している。
【００４２】
このような構造の半導体装置２Ａをオンさせると、反転層８０がベース層１１の表面８２もしくは側壁８３に沿って主に形成される。特に、半導体装置２Ａでは、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が配置されたために、ベース層１１の側壁８３において著しく電荷が誘起される。従って、半導体装置２Ａの単位面積あたりのオン抵抗は、半導体装置１００より低減する。
【００４３】
また、図７（ｂ）に、第２の変形例である半導体装置２Ｂを示す。
半導体装置２Ｂにおいては、高誘電体層５１がＳＴＩ２０の側壁２１のみに沿うように配置されている。このような場合でも、上述した容量結合が促進されて、電荷密度の高い反転層８０を形成することができる。すなわち、高誘電体層５１は、ＳＴＩ２０内の少なくとも一部に設けられていればよい。
【００４４】
特に、ＳＴＩ２０は、隣接する素子の分離層である必要がある。従って、ＳＴＩ２０の底面２２に面するベース層１１に反転層を誘起しすぎると、隣接する素子同士が反転層を通して電気的に接続される場合がある。この場合、ＳＴＩ２０は、隣接する素子を電気的に分離をすることができなくなる。従って、半導体装置２Ｂでは、高誘電体層５１を側壁２１のみに沿って形成し、隣接する素子同士の分離を確実なものにしている。さらに、半導体装置２Ｂの単位面積あたりのオン抵抗は半導体装置１００よりも低減する。
【００４５】
図８は、本実施の形態の第３および第４の変形例の半導体装置を示し、（ａ）は、第３の変形例の半導体装置の要部断面図、（ｂ）は、第４変形例の半導体装置の要部断面図である。図８には、ベース層１１が延在する方向とは、略垂直に切断した半導体装置３の要部断面が示されている。
【００４６】
図８（ａ）に示す第３の変形例である半導体装置３Ａでは、ベース層１１の上側の少なくとも一部に高誘電体層５０が設けられ、さらに、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
【００４７】
このような構造の半導体装置３Ａをオンさせると、ベース層１１の表面８２もしくは側壁８３に沿って主に反転層８０が形成される。半導体装置３Ａでは、ベース層１１の上側に高誘電体層５０が配置されたほか、ＳＴＩ２０の側壁２１および底面２２に沿うように、高誘電体層５１が配置されたために、半導体装置１、２Ａ、２Ｂよりもベース層１１の表面８２および側壁８３で電荷が著しく誘起される。従って、半導体装置３Ａの単位面積あたりのオン抵抗は、半導体装置１、２Ａ、２Ｂより低減する。
【００４８】
また、図８（ｂ）に、第４の変形例である半導体装置３Ｂを示す。
高誘電体層５１については、ＳＴＩ２０内の少なくとも一部に配置されている場合でも、上述した容量結合を促進させることができる。従って、半導体装置３Ｂでは、高誘電体層５１をＳＴＩ２０の側壁２１のみに沿って配置している。その結果、隣接する素子同士を確実に電気的に分離させることができる。さらに、半導体装置３Ｂの単位面積あたりのオン抵抗は、半導体装置１、２Ａ、２Ｂより低減する。
【００４９】
図９は、本実施の形態の第５の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第５の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図９（ａ）からは、層間絶縁膜４０が取り除かれている。
【００５０】
第５の変形例である半導体装置４では、高誘電体層５０が設けられたほか、ベース層１１とドレイン領域１３との間に、Ｎ型のドリフト層１４が設けられている。高誘電体層５０は、ドリフト層１４上およびドリフト層１４とゲート電極３０との間に設けられている。そして、ドリフト層１４に並列して設けられたゲート電極３０ｂの幅を、ベース層１１に並列して設けられたゲート電極３０ａの幅よりも細くしている。ゲート電極３０の幅とは、Ｘ方向にゲート電極３０を切断した場合の幅をいう。
【００５１】
半導体装置４の動作について説明する。
まず、ゲート電極３０に印加する電圧を閾値以下の電圧にする。ソース領域１２とドレイン領域１３との間には、所定の電圧を印加する。この場合、ドリフト層１４には、ベース層１１とドリフト層１４との界面から空乏層が伸びる。この際、ベース層１１の表面８２もしくは側壁８３には反転層は形成されない。
【００５２】
ここで、ドリフト層１４においては、トランジスタの通電経路となるために低抵抗であることが望ましい。これを実現するために、ドリフト層１４の不純物濃度を単純に高くする方法がある。しかし、単純にドリフト層１４の不純物濃度を高くすると、空乏層がドリフト層１４内で伸び難くなり、高耐圧を維持できなくなる場合がある。
【００５３】
そこで、ゲート電極３０ｂをドリフト層１４に並列に配置する。ゲート電極３０ｂとドリフト層１４との間にも電界が印加されるため、ドリフト層１４には、ドリフト層１４とＳＴＩ２０との界面からも空乏層が伸びる。これらの空乏層が重なって、半導体装置４においては、空乏層がドリフト層１４内で満遍なく伸び得る。その結果、ドレイン領域１３とソース領域１２との間の電界の強さを緩和しやすくなり、ドリフト層１４の不純物濃度を高くすることができる。このように、ドレイン領域１３とソース領域１２との間の耐圧を維持しながら、オン抵抗を低減することができる。
【００５４】
半導体装置４では、ドリフト層１４の不純物濃度を高くしつつ、ドリフト層１４に並列して配置されるゲート電極３０ｂの幅をゲート電極３０ａよりも細くしている。このような構造であれば、ドリフト層１４の不純物濃度を高くしても、ゲート電極３０ｂとドリフト層１４との間に、所定の電圧が印加されるので、空乏化がドリフト層１４内で伸び易くなる。
【００５５】
また、半導体装置４では、ゲート電極３０ｂの幅をゲート電極３０ａよりも細くしているので、ゲート電極３０ｂとドリフト層１４との間の距離が離れ、ゲート電極３０ｂとドリフト層１４との間の電界の強さを調節することができる。これにより、ゲート電極３０とドリフト層１４との間でアバランシェ降伏が起きにくく、半導体装置４は高耐圧を維持する。
【００５６】
そして、ゲート電極３０に印加する電圧を閾値以上の電圧にすると、ベース層１１の表面８２もしくは側壁８３には、上述した反転層８０が形成される。これにより、ソース領域１２とドレイン領域１３との間に電流が流れる。さらに、半導体装置４では、ドリフト層１４がＮ型であるために、ドリフト層１４の表面８４もしくは側壁８５には蓄積層が形成される。蓄積層が形成されると、ドリフト層１４内において、より自由キャリアが増加する。従って、半導体装置４のオン抵抗は、半導体装置１〜３よりもさらに低減する。
【００５７】
図１０は、本実施の形態の第６の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第６の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１０（ａ）からは、層間絶縁膜４０が取り除かれている。
【００５８】
第６の変形例である半導体装置５では、ベース層１１の上側に高誘電体層５０が配置されている。ただし、ドリフト層１４上およびドリフト層１４とゲート電極３０ｂとの間には、高誘電体層５０が設けられていない。
このような構造であれば、ゲート電極３０とドレイン領域１３との間の容量の中、ドリフト層１４に並列するゲート電極３０ｂとドレイン領域１３との間の容量分がより小さくなる。このため、ゲート電極３０とドレイン領域１３との間の容量が低減する。従って半導体装置５では、半導体装置４よりもミラー容量を下げることができ、より高速のスイッチング動作が実現する。
【００５９】
図１１は、本実施の形態の第７の変形例の半導体装置を示し、（ａ）は、（ｂ）および（ｃ）のＡ−Ｂの水平面で切断して上からみた第７の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１１（ａ）からは、層間絶縁膜４０が取り除かれている。
【００６０】
第７の変形例である半導体装置６では、ベース層１１の上側に高誘電体層５０が配置されている。ただし、ドリフト層１４上には、高誘電体層５０が設けられていない。また、半導体装置６では、高誘電体層５０のほか、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられている。
このような構造であれば、半導体装置６のゲート電極３０とドレイン領域１３との間の容量の中、ドリフト層１４に並列するゲート電極３０ｂとドレイン領域１３との間の容量分がより小さくなる。このため、半導体装置６では、半導体装置４よりも高速のスイッチング動作が実現する。また、半導体装置６では、ＳＴＩ２０内の少なくとも一部に高誘電体層５１が設けられているので、反転層８０内の電荷密度が高まり、半導体装置５よりもオン抵抗を低減させることができる。
【００６１】
図１２は、本実施の形態の第８の変形例の半導体装置を示し、（ａ）は、（ｂ）のＡ−Ｂの水平面で切断して上からみた第８の変形例の半導体装置の要部横断面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。ただし、図１２（ａ）からは、層間絶縁膜４０が取り除かれている。
【００６２】
第８の変形例である半導体装置７では、高誘電体層５０が設けられたほか、ゲート電極３０ｂの部分をゲート電極３０ａから分離させた構造を有する。ゲート電極３０ａから電気的に独立した部分を、電極３２としている。電極３２は、ドリフト層１４に並列に配置されている。そして、ゲート電極３０ａは、共通のライン９０で接続されている。電極３２は、共通のライン９１を通じてソース電極１６に接続され、ソース領域１２に電気的に接続されている。また、ドレイン領域１３は、ドレイン電極１７を通じ、共通のライン９２で接続されている。
【００６３】
この半導体装置７では、ソース電極１６とドレイン電極１７との間に所定の電圧を印加しても、ゲート電極３０ａの電圧が閾値以下ならば、ソース電極１６とドレイン電極１７との間は通電しない。ゲート電極３０ａの電圧が閾値以上になると、ソース電極１６とドレイン電極１７との間は通電する。しかし、電極３２がソース電極１６に導通しているために、ドリフト層１４に蓄積層は形成され難い。
【００６４】
しかしながら、ゲート電極とドレイン電極１７との間の容量は、ゲート電極３０ａとドレイン電極１７との間の容量のみになり、半導体装置４〜６よりもさらに容量が低減する。このため、半導体装置７では、半導体装置４〜６よりもよりミラー容量を下げることができ、より高速のスイッチング動作が実現する。
【００６５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６６】
また、本実施の形態では、第１導電型をＮ型とし、第２導電型をＰ型とした場合について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００６７】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００６８】
１、２Ａ、２Ｂ、３Ａ、３Ｂ、４、５、６、７、１００ 半導体装置
１０ 半導体層
１１ ベース層
１２ ソース領域
１３ ドレイン領域
１４ ドリフト層
１６ ソース電極
１７ ドレイン電極
１８、１９ ビア
２０ ＳＴＩ（素子分離層）
３０、３０ａ、３０ｂ ゲート電極
５０、５１ 高誘電体層
６０ ＣＭＯＳ
６０ｎ、６０ｐ スイッチング素子
７０、７１ 制御回路
１０２、１０３、１０９ スイッチング素子
１０４ インダクタ
１０５ コンデンサ
１０６ 接続点（スイッチノード）
２００ ＤＣ−ＤＣコンバータ
３００ ドライバ回路
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、
前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、
前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、
前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、
前記ソース領域に接続された第１の主電極と、
前記ドレイン領域に接続された第２の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記高誘電体層は、前記ベース層の上側の少なくとも一部および前記素子分離層内の少なくとも一部に配置されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高誘電体層は、前記ベース層の上から前記制御電極の側壁にまで延在していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ベース層と前記ドレイン領域との間に設けられた第１導電型のドリフト層をさらに備えたことを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記ドリフト層に並列する前記制御電極の幅は、前記半導体層に並列する前記制御電極の幅よりも狭いことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記高誘電体層は、前記ドリフト層の上側には設けられていないことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記ドリフト層に並列する前記制御電極の部分は、前記ベース層に並列する前記制御電極から分離され、
前記部分は、前記第１の主電極と電気的に接続されていることを特徴とする請求項４〜６のいずれか１つに記載の半導体装置。
【請求項８】
ハイサイド用のスイッチング素子と、
前記ハイサイド用のスイッチング素子に直列に接続されたローサイド用のスイッチング素子と、
前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子とを制御するドライバ回路用の請求項１〜６のいずれか１つに記載された半導体装置と、
前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子との間に、一端側が接続されたインダクタと、
前記インダクタの他端側に接続されたコンデンサと、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項１】
第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、
前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、
前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、
前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、
前記ソース領域に接続された第１の主電極と、
前記ドレイン領域に接続された第２の主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記高誘電体層は、前記ベース層の上側の少なくとも一部および前記素子分離層内の少なくとも一部に配置されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高誘電体層は、前記ベース層の上から前記制御電極の側壁にまで延在していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ベース層と前記ドレイン領域との間に設けられた第１導電型のドリフト層をさらに備えたことを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記ドリフト層に並列する前記制御電極の幅は、前記半導体層に並列する前記制御電極の幅よりも狭いことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記高誘電体層は、前記ドリフト層の上側には設けられていないことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記ドリフト層に並列する前記制御電極の部分は、前記ベース層に並列する前記制御電極から分離され、
前記部分は、前記第１の主電極と電気的に接続されていることを特徴とする請求項４〜６のいずれか１つに記載の半導体装置。
【請求項８】
ハイサイド用のスイッチング素子と、
前記ハイサイド用のスイッチング素子に直列に接続されたローサイド用のスイッチング素子と、
前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子とを制御するドライバ回路用の請求項１〜６のいずれか１つに記載された半導体装置と、
前記ハイサイド用のスイッチング素子と前記ローサイド用のスイッチング素子との間に、一端側が接続されたインダクタと、
前記インダクタの他端側に接続されたコンデンサと、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１】
【図９】
【図１０】
【図１１】
【図１２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１１４１２６（Ｐ２０１１−１１４１２６Ａ）
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願番号】特願２００９−２６８６１８（Ｐ２００９−２６８６１８）
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願日】平成２１年１１月２６日（２００９．１１．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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