半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置
【課題】ターンオン時間のばらつきが小さな半導体装置を提供する。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された高耐圧、高ＧｍのトランジスタＱ１および低耐圧、低ＧｍのトランジスタＱ２と、トランジスタＱ２に並列接続された低耐圧、高ＧｍのトランジスタＱ３とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、低耐圧のトランジスタＱ２をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。
【解決手段】この半導体装置は、ノードＮ１，Ｎ２間に直列接続された高耐圧、高ＧｍのトランジスタＱ１および低耐圧、低ＧｍのトランジスタＱ２と、トランジスタＱ２に並列接続された低耐圧、高ＧｍのトランジスタＱ３とを含む。トランジスタＱ２をオンさせるとトランジスタＱ１がオンし、さらにトランジスタＱ３をオンさせるとノードＮ１，Ｎ２間が導通状態になる。したがって、低耐圧のトランジスタＱ２をオンさせて高耐圧のトランジスタＱ１をオンさせるので、ターンオン時間のばらつきが小さくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置と、それを用いた昇圧チョッパおよび電力変換装置に関し、特に、高耐圧トランジスタを備えた半導体装置と、それを用いたインバータ、コンバータ、および電力変換装置に関する。
【背景技術】
【０００２】
従来より、電力変換装置では、高耐圧トランジスタが使用されている。また、電力変換装置の定格電流を増やすため、並列接続された複数の高耐圧トランジスタを使用する方法もある。この方法では、複数の高耐圧トランジスタのうちのしきい値電圧が低い高耐圧トランジスタに電流が集中するのを防止するために、各高耐圧トランジスタの電流を検出し、複数の高耐圧トランジスタの電流の差が所定値よりも大きくなった場合は、ゲート抵抗を通常よりも小さくして複数の高耐圧トランジスタのターンオンを早める（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−９５２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の電力変換装置では、高耐圧トランジスタのしきい値電圧のばらつきに起因してターンオン時間がばらつき、電力変換装置の性能もばらつくと言う問題があった。
【０００５】
また、特許文献１の方法では、高耐圧トランジスタと同数の電流センサを設け、各ゲート抵抗を可変抵抗素子で構成し、電流センサの検出結果に基いてゲート抵抗を制御する制御部が必要となり、装置構成が複雑になり、コスト高になると言う問題がある。
【０００６】
それゆえに、この発明の主たる目的は、ターンオン時間のばらつきが小さな半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、第１の電極が第１のノードに接続された第１のトランジスタと、第１の電極が第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、第１の電極が第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備えたものである。第１のトランジスタの第１および第２の電極間の耐圧は第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、第２のトランジスタの増幅率は第３のトランジスタの増幅率よりも小さい。
【０００８】
好ましくは、複数組の第１〜第３のトランジスタを備える。複数の第１のトランジスタの制御電極は互いに接続され、複数の第２のトランジスタの制御電極はともに第１の制御ノードに接続され、複数の第３のトランジスタの制御電極はともに第２の制御ノードに接続されている。複数の第１のトランジスタの第１の電極はともに第１のノードに接続され、複数の第２のトランジスタの第１の電極はそれぞれ複数の第１のトランジスタの第２の電極に接続され、複数の第２のトランジスタの第２の電極はともに第２のノードに接続され、複数の第３のトランジスタの第１の電極はそれぞれ複数の第１のトランジスタの第２の電極に接続され、複数の第３のトランジスタの第２の電極はともに第２のノードに接続されている。
【０００９】
また好ましくは、第２のトランジスタの増幅率は第１のトランジスタの増幅率よりも小さい。
【００１０】
また好ましくは、第１および第２のノード間を導通させる場合は、第２のトランジスタをオンさせて第１のトランジスタをオンさせた後に第３のトランジスタをオンさせる。
【００１１】
また好ましくは、第１および第２のノード間を非導通にする場合は、第３のトランジスタをオフさせた後に第２のトランジスタをオフさせて第１のトランジスタをオフさせる。
【００１２】
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第２のトランジスタをオン／オフ制御するための第１の制御信号が第１の制御ノードに与えられ、第３のトランジスタをオン／オフ制御するための第２の制御信号が第２の制御ノードに与えられる。
【００１３】
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第２のトランジスタのしきい値電圧は第３のトランジスタのしきい値電圧よりも低く、第２および第３のトランジスタをオン／オフ制御するための制御信号が第１および第２の制御ノードに与えられる。
【００１４】
また好ましくは、第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである。
【００１５】
また好ましくは、第１のトランジスタはノーマリーオフ型トランジスタであり、第１のトランジスタの制御電極は、第１のトランジスタのしきい値電圧よりも高い第３の電圧を受ける。
【００１６】
また好ましくは、さらに、第１のトランジスタの制御電極と第２のノードとの間に接続されたコンデンサと、カソードが第１のトランジスタの制御電極に接続され、アノードが第３の電圧を受けるダイオードとを備える。
【００１７】
また好ましくは、第１のトランジスタはノーマリーオン型トランジスタであり、第１のトランジスタの制御電極は第２のノードに接続されている。
【００１８】
また、この発明に係るコンバータは、上記半導体装置を備えたものである。
また、この発明に係るインバータは、上記半導体装置を備えたものである。
【００１９】
また、この発明に係る電力変換回路は、上記半導体装置を備えたものである。
【発明の効果】
【００２０】
この発明に係る半導体装置では、第１の電極が第１のノードに接続された第１のトランジスタと、第１のトランジスタの第２の電極と第２のノードとの間に接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、第１のトランジスタの第２の電極と第２のノードとの間に接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備え、第１のトランジスタの第１および第２の電極間の耐圧は、第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、第２のトランジスタの増幅率は第１および第３のトランジスタの各々の増幅率よりも小さい。したがって、増幅率の小さな第２のトランジスタによって高耐圧の第１のトランジスタのスイッチングを行なうことにより、第１のトランジスタのしきい値電圧のばらつきが第１のトランジスタの第１および第２の電極電流のばらつきに与える影響を小さくすることができる。このため、複数の半導体装置を並列接続した場合でも、電流センサなどを設けることなく、１つの半導体装置に電流が集中するのを防止することができ、装置構成の簡単化と、低コスト化を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の実施の形態１による半導体装置の構成を示す回路図である。
【図２】図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図３】図２に示した制御信号の波形を示すタイムチャートである。
【図４】実施の形態１の比較例を示す回路図である。
【図５】本願発明の効果を説明するためのタイムチャートである。
【図６】実施の形態１の変更例を示す回路ブロック図である。
【図７】実施の形態１の他の変更例を示す回路ブロック図である。
【図８】実施の形態１のさらに他の変更例を示す回路図である。
【図９】この発明の実施の形態２による半導体装置の構成を示す回路図である。
【図１０】図９に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１１】この発明の実施の形態３による半導体装置の構成を示す回路図である。
【図１２】図１１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１３】図１２に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。
【図１４】実施の形態３の比較例を示す回路図である。
【図１５】図１４に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。
【図１６】この発明の実施の形態４による半導体装置の構成を示す回路図である。
【図１７】図１６に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１８】この発明の実施の形態５による降圧チョッパの構成を示す回路ブロック図である。
【図１９】実施の形態５の変更例を示す回路ブロック図である。
【発明を実施するための形態】
【００２２】
［実施の形態１］
本実施の形態１の半導体装置は、ドレインが第１のノードに接続された第１のトランジスタと、ドレインが第１のトランジスタのソースに接続され、ソースが第２のノードに接続された第２のトランジスタと、第２のトランジスタに並列接続された第３のトランジスタとを備え、第１のトランジスタのソースおよびドレイン間の耐圧は第２および第３のトランジスタの各々のソースおよびドレイン間の耐圧よりも高く、第２のトランジスタの相互コンダクタンスは第３のトランジスタの相互コンダクタンスよりも小さいものである。以下、本実施の形態１の半導体装置を図面を用いて詳細に説明する。
【００２３】
本実施の形態１の半導体装置は、図１に示すように、ノードＮ１，Ｎ２間に直列接続されたＮチャネルＭＯＳトランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタＱ２に並列接続されたＮチャネルＭＯＳトランジスタＱ３とを備える。
【００２４】
トランジスタＱ１は高耐圧トランジスタであり、トランジスタＱ２，Ｑ３の各々は低耐圧トランジスタである。市販のトランジスタＱ１のしきい値電圧ＶＴＨ１は、３Ｖ〜５Ｖの範囲でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴＨ２，ＶＴＨ３の各々は、１Ｖ〜２Ｖの範囲でばらついている。トランジスタＱ２の相互コンダクタンスＧｍ２は、トランジスタＱ１，Ｑ３の相互コンダクタンスＧｍ１，Ｇｍ３の各々よりも小さい。たとえば、Ｇｍ２＝６Ｓ（ジーメンス）、Ｇｍ１＝３５Ｓ、Ｇｍ３＝３０Ｓである。
【００２５】
ノードＮ１には直流電圧Ｖ１が与えられ、ノードＮ２には直流電圧Ｖ１よりも低い直流電圧Ｖ２が与えられ、トランジスタＱ１のゲートには直流電圧Ｖ３が与えられる。Ｖ３−Ｖ２は、トランジスタＱ１のしきい値電圧ＶＴＨ１よりも十分に大きな電圧に設定されている。トランジスタＱ２，Ｑ３のゲートには、それぞれ制御信号ＣＮＴ１，ＣＮＴ２が与えられる。
【００２６】
初期状態では、制御信号ＣＮＴ１，ＣＮＴ２がともに「Ｌ」レベルにされているものとする。この場合は、トランジスタＱ１〜Ｑ３はともにオフし、ノードＮ１，Ｎ２間は非導通状態になっている。
【００２７】
ノードＮ１，Ｎ２間を導通状態にさせる場合は、まず制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。これにより、トランジスタＱ２がオンしてトランジスタＱ１のソース電圧が低下し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴＨ１を超えると、トランジスタＱ１がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が小さくなって導通損失が小さくなる。
【００２８】
また、ノードＮ１，Ｎ２間を導通状態から非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、トランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。これにより、トランジスタＱ２がオフしてトランジスタＱ１のソース電圧が上昇し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴＨ１よりも小さくなると、トランジスタＱ１がオフする。
【００２９】
この実施の形態１では、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴＨ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
【００３０】
図２は、図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。図２において、昇圧チョッパは、直流電源１の出力電圧を昇圧して負荷回路６に与える回路であって、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３、制御信号源Ｓ１，Ｓ２、ゲート抵抗Ｒ１〜Ｒ３、直流電源２、ダイオード４、およびコンデンサ５を備える。
【００３１】
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２はノードＮ１，Ｎ２間に直列接続され、ＮチャネルＭＯＳトランジスタＱ３はＮチャネルＭＯＳトランジスタＱ２に並列接続される。ノードＮ２は、接地電圧ＧＮＤのラインに接続される。リアクトル３は、直流電源１の正極とノードＮ１の間に接続される。ダイオード４のアノードはノードＮ１に接続され、そのカソードはコンデンサ５を介して接地電圧ＧＮＤのラインに接続される。負荷回路６は、コンデンサ５に並列接続される。
【００３２】
ゲート抵抗Ｒ１は、直流電源２の正極とトランジスタＱ１のゲートとの間に接続される。ゲート抵抗Ｒ２は、制御信号源Ｓ１の出力ノードとトランジスタＱ２のゲートとの間に接続される。ゲート抵抗Ｒ３は、制御信号源Ｓ２の出力ノードとトランジスタＱ３のゲートとの間に接続される。直流電源１，２の負極は接地され、信号源Ｓ１，Ｓ２の接地ノードは接地される。
【００３３】
リアクトル３のリアクタンスは、たとえば５ｍＨである。ダイオード４としては、ＳｉＣショットキーバリアダイオードを使用した。コンデンサ５の容量値は、たとえば２００μＦである。負荷回路６としては、抵抗値が７．８Ωの抵抗素子を使用した。制御信号源Ｓ１，Ｓ２は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２を出力する。制御信号ＣＮＴ１，ＣＮＴ２の各々は、１０ＫＨｚの矩形波信号である。
【００３４】
トランジスタＱ１〜Ｑ３をオンさせる場合は、図３に示すように、制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げた後に、制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。逆に、トランジスタＱ１〜Ｑ３をオフさせる場合は、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げた後に、制御信号ＣＮＴ１を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
【００３５】
図２に戻って、トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３およびトランジスタＱ１〜Ｑ３を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００３６】
図４は、本実施の形態１の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図４を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間にＮチャネルＭＯＳトランジスタＱ１０が接続される。トランジスタＱ１０のゲートは、ゲート抵抗Ｒ１０を介して制御信号源Ｓ１０の出力ノードに接続される。制御信号源Ｓ１０は、１０ＫＨｚの矩形波信号である制御信号Ｓ１０を出力する。制御信号源Ｓ１０の接地ノードは接地される。トランジスタＱ１０としては、トランジスタＱ１同じ高耐圧で高Ｇｍのトランジスタを使用した。
【００３７】
制御信号Ｓ１０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ１０がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ１０がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
【００３８】
図５は、図２に示した本願の昇圧チョッパにおいて制御信号ＣＮＴ１，ＣＮＴ２の立ち上がりエッジに応答してトランジスタＱ１に流れる電流Ｉ１の波形と、図４に示した従来の昇圧チョッパにおいて制御信号ＣＮＴ１０の立ち上がりエッジに応答してトランジスタＱ１０に流れる電流Ｉ１０の波形とを示すタイムチャートである。
【００３９】
ここでは、時間ｔ＝０（ｎｓ）のタイミングで、トランジスタＱ２，Ｑ１０のゲート電圧を「Ｌ」レベルから「Ｈ」レベルに立ち上げた。また、本願の昇圧チョッパと従来の昇圧チョッパでスイッチング中の電流変化（ｄｉ／ｄｔ）が同じになるようにゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ１０の各々の抵抗値を設定した。スイッチング中の電流変化（ｄｉ／ｄｔ）はスイッチングノイズの許容量によって設定されるパラメータであり、スイッチング中の電流変化（ｄｉ／ｄｔ）が増大するとスイッチングノイズも増大する。本願の昇圧チョッパと従来の昇圧チョッパでスイッチングノイズの許容量は同じであるので、スイッチング中の電流変化（ｄｉ／ｄｔ）も同じになるように回路パラメータを設定した。
【００４０】
一般に、同じ製品であっても、トランジスタＱのしきい値電圧ＶＴＨは所定範囲内でばらついている。市販の高耐圧トランジスタＱ１，Ｑ１０では、しきい値電圧ＶＴＨは３Ｖ〜５Ｖの範囲でばらつく。また、市販の低耐圧トランジスタＱ２，Ｑ３では、しきい値電圧ＶＴＨは１Ｖ〜２Ｖの範囲でばらつく。制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとき、制御信号ＣＮＴのレベルがトランジスタＱのしきい値電圧ＶＴＨを超えるとトランジスタＱがオンする。したがって、トランジスタＱのゲートに同じ制御信号ＣＮＴを与えても、しきい値電圧ＶＴＨが低いトランジスタＱはしきい値電圧ＶＴＨが高いトランジスタＱよりも速くターンオンする。
【００４１】
従来の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１０＝３Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりは、高ＶＴＨ（ＶＴＨ１０＝５Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりよりも９０ｎｓ速くなった。したがって、電流Ｉ１０の立ち上がり時間は９０ｎｓの範囲でばらつく。
【００４２】
これに対して本願の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１＝３Ｖ）の高耐圧トランジスタＱ１、低ＶＴＨ（ＶＴＨ２＝１Ｖ）の低耐圧トランジスタＱ２、および低ＶＴＨ（ＶＴＨ３＝１．２Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりは、高ＶＴＨ（ＶＴＨ１＝５Ｖ）の高耐圧トランジスタＱ１、高ＶＴＨ（ＶＴＨ２＝２Ｖ）の低耐圧トランジスタＱ２、および高ＶＴＨ（ＶＴＨ３＝２Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりよりも２２ｎｓ速くなった。したがって、電流Ｉ１の立ち上がり時間は２２ｎｓの範囲でばらつく。
【００４３】
よって、本願発明の半導体装置を使用することにより、昇圧チョッパの電流の立ち上がり時間のばらつきを、従来の９０ｎｓから２２ｎｓに抑制することができた。これは、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴＨ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができるからである。
【００４４】
一般に、トランジスタＱのドレイン電流Ｉｄは、ゲート電圧をＶｇとし、ドレイン電圧をＶｄとすると、数式Ｉｄ＝Ｇｍ×（Ｖｇ−ＶＴＨ）×Ｖｄで表わされる。したがって、ドレイン電圧Ｖｄを一定にして、相互コンダクタンスＧｍの小さなトランジスタＱに所定値の電流Ｉｄを流すためには、その所定値の電流Ｉｄを相互コンダクタンスＧｍの大きなトランジスタＱに流す場合よりも、（Ｖｇ−ＶＴＨ）の値を大きくする必要がある。よって、相互コンダクタンスＧｍが小さなトランジスタＱでは、しきい値電圧ＶＴＨのばらつきに比べてゲート電圧Ｖｇが大きくなり、しきい値電圧ＶＴＨのばらつきがドレイン電流Ｉｄに与える影響を小さくすることができる。
【００４５】
また、本願の昇圧チョッパでは、低ＶＴＨのトランジスタＱ２のゲート電圧が「Ｈ」レベルに立ち上げられてから約５０ｎｓ後に電流Ｉ１が立ち上がっている。これに対して従来の昇圧チョッパでは、低ＶＴＨのトランジスタＱ１０のゲート電圧が「Ｈ」レベルに立ち上げられてから約１４０ｎｓ後に電流Ｉ１０が立ち上がっている。したがって、本願の半導体装置を搭載した昇圧チョッパは、トランジスタＱ２のゲート電圧が「Ｈ」レベルに立ち上げられてから電流が立ち上がるまでの時間が短いので、従来の昇圧チョッパよりも高周波で動作することができる。
【００４６】
以下、実施の形態１の種々の変更例について説明する。図６は、実施の形態１の変更例となるインバータの構成を示す回路ブロック図である。図６において、このインバータは、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１，ＳＷ２間に設けられた出力端子Ｔ１と、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ３，ＳＷ４と、スイッチＳＷ３，ＳＷ４間に設けられた出力端子Ｔ２とを備える。また、各スイッチＳＷには、ダイオード（図示せず）が逆並列に接続される。各スイッチＳＷは、図１で示した半導体装置で構成される。出力端子Ｔ１，Ｔ２間には、負荷回路１０が接続される。
【００４７】
スイッチＳＷ１，ＳＷ４がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ１、負荷回路１０、スイッチＳＷ４を介して接地電圧ＧＮＤのラインに電流が流れる。スイッチＳＷ３，ＳＷ２がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ３、負荷回路１０、スイッチＳＷ２を介して接地電圧ＧＮＤのラインに電流が流れる。したがって、スイッチＳＷ１，ＳＷ４とスイッチＳＷ２，ＳＷ３とを所望の周期で交互にオンさせることにより、直流電力を交流電力に変換して負荷回路１０に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。なお、この変更例では、本実施の形態１の半導体装置が単相インバータに適用された場合について説明したが、本実施の形態１の半導体装置は複数相のインバータ（たとえば、三相インバータ）にも適用可能であることは言うまでもない。
【００４８】
図７は、実施の形態１の他の変更例となるコンバータの構成を示す回路ブロック図である。図７において、このコンバータは、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１１，ＳＷ１２と、スイッチＳＷ１，ＳＷ２間に設けられた入力端子Ｔ１１と、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１３，ＳＷ１４と、スイッチＳＷ１３，ＳＷ１４間に設けられた入力端子Ｔ１２と、出力端子Ｔ１３と、ノードＮ１０と出力端子Ｔ１３の間に順方向に接続されたダイオード１１と、出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間に接続された平滑コンデンサ１２とを備える。各スイッチＳＷは、図１で示した半導体装置で構成される。入力端子Ｔ１１，Ｔ１２間には、交流電源１３が接続される。出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間には、負荷回路１４が接続される。
【００４９】
入力端子Ｔ１１，Ｔ１２間には、交流電源１３から交流電圧が供給される。入力端子Ｔ１１の電圧が入力端子Ｔ１２の電圧よりも高い期間はスイッチＳＷ１１，ＳＷ１４がオンされ、入力端子Ｔ１２の電圧が入力端子Ｔ１１の電圧よりも高い期間はスイッチＳＷ１２，ＳＷ１３がオンされる。
【００５０】
スイッチＳＷ１１，ＳＷ１４がオンされると、交流電源１３からスイッチＳＷ１１，ダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。また、スイッチＳＷ１２，ＳＷ１３がオンされると、交流電源１３からスイッチＳＷ１３およびダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。したがって、スイッチＳＷ１１，ＳＷ１４とスイッチＳＷ１２，ＳＷ１３とを交流電圧に同期してオンさせることにより、交流電力を直流電力に変換して負荷回路１４に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。
【００５１】
図８は、実施の形態１のさらに他の変更例を示す回路図であって、図１と対比される図である。図８において、この半導体装置が図１の半導体装置と異なる点は、制御信号ＣＮＴ１がＮチャネルＭＯＳトランジスタＱ２，Ｑ３のゲートに与えられ、トランジスタＱ３のしきい値電圧ＶＴＨ３がトランジスタＱ２のしきい値電圧ＶＴＨ２よりも高い点である。このため、制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がターンオンした後にトランジスタＱ３がターンオンする。また、制御信号ＣＮＴが「Ｈ」レベルから「Ｌ」レベルに立ち上げられると、トランジスタＱ３がターンオフした後にトランジスタＱ２がターンオフする。この変更例では、実施の形態１と同じ効果が得られる他、制御信号ＣＮＴの数が少なくて済む。
【００５２】
また、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の各々をバイポーラトランジスタまたはＩＧＢＴで置換してもよい。たとえば、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の代わりにそれぞれ第１〜第３のＮＰＮバイポーラトランジスタを用いてもよい。この場合、第１のＮＰＮバイポーラトランジスタのコレクタはノードＮ１に接続され、第２のＮＰＮバイポーラトランジスタのコレクタは第１のＮＰＮバイポーラトランジスタのエミッタに接続され、第３のＮＰＮバイポーラトランジスタは第２のＮＰＮバイポーラトランジスタに並列接続される。第１のＮＰＮバイポーラトランジスタのベースは直流電圧Ｖ３を受け、第２および第３のＮＰＮバイポーラトランジスタのベースはそれぞれ制御信号ＣＮＴ１，ＣＮＴ２を受ける。第１のＮＰＮバイポーラトランジスタのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。第２のＮＰＮバイポーラトランジスタの増幅率は、第１および第３のＮＰＮバイポーラトランジスタの各々の増幅率よりも小さい。この場合も、実施の形態１と同じ効果が得られる。
【００５３】
さらに、第１のＮＰＮバイポーラトランジスタの代わりにＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)を用いてもよい。この場合、ＩＧＢＴのコレクタはノードＮ１に接続され、ＩＧＢＴのエミッタは第２および第３のＮＰＮバイポーラトランジスタのコレクタに接続され、ＩＧＢＴのゲートは直流電圧Ｖ３を受ける。ＩＧＢＴのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。第２のＮＰＮバイポーラトランジスタの増幅率は、第３のＮＰＮバイポーラトランジスタの各々の増幅率よりも小さい。この場合も、実施の形態１と同じ効果が得られる。
【００５４】
［実施の形態２］
図９は、この発明の実施の形態２による半導体装置の構成を示す回路図であって、図１と対比される図である。図９において、この半導体装置が図１の半導体装置と異なる点は、ＮチャネルＭＯＳトランジスタＱ１がノーマリーオン型トランジスタＱ４で置換されている点である。ノーマリーオン型トランジスタＱ４としては、たとえばヘテロ接合電界効果ＧａＮトランジスタが使用される。
【００５５】
ＮチャネルＭＯＳトランジスタＱ１は、正のしきい値電圧ＶＴＨ１を有し、ゲート−ソース間電圧が０Ｖであるときはオフするので、ノーマリーオフ型トランジスタと呼ばれる。これに対してノーマリーオン型トランジスタＱ４は、負のしきい値電圧ＶＴＨ４を有し、ゲート−ソース間電圧が０Ｖであるときはオンするトランジスタである。トランジスタＱ４は、高耐圧で高Ｇｍのトランジスタである。
【００５６】
市販のトランジスタＱ４のしきい値電圧ＶＴＨ４は、−３Ｖ〜−５Ｖの範囲内でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴＨ２，ＶＴＨ３の各々は、２Ｖ〜３Ｖの範囲内でばらついている。トランジスタＱ２の相互コンダクタンスＧｍ２は、トランジスタＱ３，Ｑ４の相互コンダクタンスＧｍ３，Ｇｍ４よりも小さい。たとえば、Ｇｍ２＝６Ｓ（ジーメンス）、Ｇｍ３＝３０Ｓ、Ｇｍ４＝２０Ｓである。
【００５７】
制御信号ＣＮＴ１，ＣＮＴ２が「Ｌ」レベルである場合は、トランジスタＱ２，Ｑ３がオフしている。このとき、ノーマリーオン型トランジスタＱ４のソース（ノードＮ３）の電圧は、トランジスタＱ４の漏れ電流により、ノードＮ２の電圧にしきい値電圧ＶＴＨ４の絶対値を加算した電圧よりも高くなっている。このため、トランジスタＱ４はオフしている。
【００５８】
次に制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がオンし、ノードＮ３の電圧が低下する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴＨ４の絶対値よりも小さくなると、トランジスタＱ４がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が下がる。
【００５９】
ノードＮ１，Ｎ２間を非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ３をオフされる。次に制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ２をオフさせる。トランジスタＱ２，Ｑ３がオフすると、トランジスタＱ４の漏れ電流によってノードＮ３の電圧が上昇する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴＨ４の絶対値よりも大きくなると、トランジスタＱ４がオフし、ノードＮ１，Ｎ２間が非導通状態になる。
【００６０】
この実施の形態２では、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴＨ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
【００６１】
また、しきい値電圧ＶＴＨ２のばらつきが小さな低耐圧のトランジスタＱ２をオンさせることによって、しきい値電圧ＶＴＨ４のばらつきが大きな高耐圧のトランジスタＱ４をオンさせるので、ターンオン時間のばらつきを小さく抑制することができる。
【００６２】
なお、この実施の形態２でも、図８に示したように、トランジスタＱ３のしきい値電圧ＶＴＨ３をトランジスタＱ２のしきい値電圧ＶＴＨ２よりも高くし、トランジスタＱ２，Ｑ３のゲートに制御信号ＣＮＴ１を与えてもよい。
【００６３】
図１０は、図９に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。ノーマリーオン型トランジスタＱ４はノードＮ１とトランジスタＱ２のドレインとの間に接続され、そのゲートはゲート抵抗Ｒ１を介して接地電圧ＧＮＤのラインに接続される。なお、ゲート抵抗Ｒ１を除去し、トランジスタＱ４のゲートを直接接地してもよい。
【００６４】
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００６５】
この昇圧チョッパでは、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴＨ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、昇圧チョッパの電流の立ち上げり時間のばらつきを小さく抑制することができる。
【００６６】
また、しきい値電圧ＶＴＨ２のばらつきが小さなトランジスタＱ２をオン／オフ制御することによって、しきい値電圧ＶＴＨ４の絶対値が大きなトランジスタＱ４をオン／オフ制御するので、実施の形態１と同様に、昇圧チョッパの電流の立ち上がり時間のばらつきを小さく抑制することができる。
【００６７】
なお、ノーマリーオン型トランジスタＱ４をＩＧＢＴで置換してもよい。この場合も、実施の形態２と同じ効果が得られる。
【００６８】
［実施の形態３］
本実施の形態３の半導体装置は、複数組の第１〜第３のトランジスタを備え、複数の第１のトランジスタのゲートは互いに接続され、複数の第２のトランジスタのゲートは互いに接続され、複数の第３のトランジスタのゲートは互いに接続され、複数の第１のトランジスタのソースはともに第１のノードに接続され、複数の第２のトランジスタのソースはそれぞれ複数の第１のトランジスタのドレインに接続され、複数の第２のトランジスタのソースはともに第２のノードに接続され、複数の第３のトランジスタはそれぞれ複数の第２のトランジスタに並列接続されるものである。以下、本実施の形態３の半導体装置について図面を用いて詳細に説明する。
【００６９】
図１１は、本実施の形態３の半導体装置の構成を示す回路図であって、図９と対比される図である。図１１において、この半導体装置は、図９の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ４のドレインはともにノードＮ１に接続され、それらのゲートはともにノードＮ２に接続される。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
【００７０】
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ４がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせるので、全てのトランジスタＱ４をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ４に集中し、他のトランジスタＱ４に電流が流れない場合がある。
【００７１】
トランジスタＱ２の電流駆動能力はトランジスタＱ４の電流駆動能力よりも小さいので、このままではトランジスタＱ４の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【００７２】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ２，Ｑ４をオフさせる。
【００７３】
この実施の形態３では、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせた後に、低耐圧で高ＧｍのトランジスタＱ３をオンさせるので、全てのトランジスタＱ４に電流を分散させることができ、１つのトランジスタＱ４に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
【００７４】
図１２は、図１１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図１０と対比される図である。図１２では、図９に示した半導体装置が３個並列接続されている。３個のノーマリーオン型トランジスタＱ４のゲートの各々は、ゲート抵抗Ｒ１を介してノードＮ２に接続されている。３個のトランジスタＱ２のゲートの各々は、ゲート抵抗Ｒ２を介して制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、ゲート抵抗Ｒ３を介して制御信号源Ｓ２の出力ノードに接続されている。
【００７５】
トランジスタＱ２，Ｑ３，Ｑ４の相互コンダクタンスＧｍは、それぞれ６Ｓ，３０Ｓ，２０Ｓである。３個のトランジスタＱ４のしきい値電圧ＶＴＨ４は、それぞれ−４．２Ｖ，−４．０Ｖ，−４．０Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴＨ２は、それぞれ２．２Ｖ，２．４Ｖ，２．４Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴＨ３は、それぞれ２．４Ｖ，２．６Ｖ，２．６Ｖである。ゲート抵抗Ｒ１の抵抗値は１０Ωであり、ゲート抵抗Ｒ２，Ｒ３の抵抗値はともに１００Ωである。
【００７６】
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００７７】
図１３（ａ）は、トランジスタＱ２〜Ｑ４のターンオン時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１２中の左側のトランジスタＱ４に流れる電流ＩＡと、図１２中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１３（ａ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオンすると、ノードＮ１，Ｎ２間の電圧Ｖｄｓが急に低下し、電流ＩＡ，ＩＢがともに増大する。
【００７８】
また図１３（ｂ）は、トランジスタＱ２〜Ｑ４のターンオフ時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１２中の左側のトランジスタＱ４に流れる電流ＩＡと、図１２中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１３（ｂ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオフすると、ノードＮ１，Ｎ２間の電圧Ｖｄｓが急に上昇し、電流ＩＡ，ＩＢがともに減少する。図１３（ａ）（ｂ）から分かるように、ターンオン時およびターンオフ時ともに、２つのトランジスタＱ４には略同じタイミングで略同じ値の電流が流れた。
【００７９】
図１４は、本実施の形態３の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図１２と対比される図である。図１４を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間に３個のノーマリーオン型トランジスタＱ４が並列接続される。３個のトランジスタＱ４のゲートの各々は、ゲート抵抗Ｒ１を介して制御信号源Ｓ１１の出力ノードに接続される。制御信号源Ｓ１１は、１０ＫＨｚの矩形波信号である制御信号ＣＮＴ１１を出力する。制御信号源Ｓ１１の接地ノードは接地される。
【００８０】
３個のトランジスタＱ４の相互コンダクタンスＧｍは、ともに２０Ｓである。３個のトランジスタＱ４のしきい値電圧ＶＴＨ４は、それぞれ−４．２Ｖ，−４．０Ｖ，−４．０Ｖである。３個のゲート抵抗Ｒ１の抵抗値は、ともに１００Ωである。また、３個のトランジスタＱ４のゲートの寄生インダクタンスは同じであり、それらのドレインの寄生インダクタンスは同じであり、それらのソースの寄生インダクタンスは同じである。
【００８１】
制御信号Ｓ１１が「Ｌ」レベル（たとえば、−６Ｖ）から「Ｈ」レベル（たとえば、−２Ｖ）に立ち上げられると、トランジスタＱ４がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ４がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
【００８２】
図１５（ａ）は、トランジスタＱ４のターンオン時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１４中の左側のトランジスタＱ４に流れる電流ＩＡと、図１４中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１５（ａ）において、ある時刻に制御信号ＣＮＴ１１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、しきい値電圧が低い左側のトランジスタＱ４が中央のトランジスタＱ４よりも先にオンし、左側のトランジスタＱ４の電流ＩＡが急に増大し、電圧Ｖｄｓが急に低下する。次に、しきい値電圧が高い中央のトランジスタＱ４がオンし、中央のトランジスタＱ４の電流ＩＢが増大すると、左側のトランジスタＱ４の電流ＩＡが減少する。
【００８３】
また図１５（ｂ）は、トランジスタＱ４のターンオフ時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１４中の左側のトランジスタＱ４に流れる電流ＩＡと、図１４中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１５（ｂ）において、ある時刻に制御信号ＣＮＴ１１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、しきい値電圧が高い中央のトランジスタＱ４が左側のトランジスタＱ４よりも先にオフし、電流ＩＢが減少するとともに電流ＩＡが急に増大する。次に、しきい値電圧が低い左側のトランジスタＱ４がオフして電流ＩＡが減少する。
【００８４】
このように、従来の昇圧チョッパでは、並列接続された複数のトランジスタＱ４のうちのしきい値電圧が低い１つのトランジスタＱ４に電流が集中してしまう。トランジスタＱ４のしきい値電圧を予め測定し、しきい値電圧が同じ複数のトランジスタＱ４を用いて昇圧チョッパを構成する方法も考えられるが、コスト高になる。また、特許文献１の方法では、上述の通り、装置構成が複雑になり、コスト高になる。
【００８５】
これに対して本願発明の昇圧チョッパでは、低コストの簡単な構成で複数のトランジスタＱ４に電流を均等に流すことができ、電流の集中によってトランジスタＱ４が破損するのを防止することができる。
【００８６】
［実施の形態４］
図１６は、この発明の実施の形態４による半導体装置の構成を示す回路図であって、図１と対比される図である。図１６において、この半導体装置は、図１の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ１のドレインはともにノードＮ１に接続され、それらのゲートはともに直流電圧Ｖ３を受ける。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
【００８７】
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ１がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ１をオンさせるので、全てのトランジスタＱ１をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ１に集中し、他のトランジスタＱ１に電流が流れない場合がある。
【００８８】
トランジスタＱ２の電流駆動能力はトランジスタＱ１の電流駆動能力よりも小さいので、このままではトランジスタＱ１の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【００８９】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ１，Ｑ２をオフさせる。
【００９０】
この実施の形態４では、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ１をオンさせた後に、低耐圧で高ＧｍのトランジスタＱ３をオンさせるので、全てのトランジスタＱ１に電流を分散させることができ、１つのトランジスタＱ１に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
【００９１】
図１７は、図１６に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図１７では、図１に示した半導体装置が３個並列接続されている。３個のトランジスタＱ１のゲートの各々は、ゲート抵抗Ｒ１を介して直流電源２の正極に接続され、直流電圧Ｖ３を受ける。３個のトランジスタＱ２のゲートの各々は、制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、制御信号源Ｓ２の出力ノードに接続されている。
【００９２】
トランジスタＱ１，Ｑ２，Ｑ３の相互コンダクタンスＧｍは、それぞれ３５Ｓ，６Ｓ，３０Ｓである。３個のトランジスタＱ１のしきい値電圧ＶＴＨ１は、それぞれ４．２Ｖ，４．０Ｖ，４．０Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴＨ２は、それぞれ１．２Ｖ，１．４Ｖ，１．４Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴＨ３は、それぞれ１．４Ｖ，１．６Ｖ，１．６Ｖである。ゲート抵抗Ｒ１の抵抗値は１０Ωであり、ゲート抵抗Ｒ２，Ｒ３の抵抗値はともに１００Ωである。
【００９３】
トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３およびトランジスタＱ１〜Ｑ３を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。この昇圧チョッパでも、実施の形態３の昇圧チョッパと同様に、３個のトランジスタＱ１に均等に電流が流れた。
【００９４】
[実施の形態５]
図１８は、この発明の実施の形態５による降圧チョッパの構成を示す回路図であって、図１２と対比される図である。図１８において、この降圧チョッパでは、図１２で示した昇圧チョッパと同様に、図９で示した半導体装置が複数個（図１８では３個）並列接続されている。また、この降圧チョッパは、３個のゲート抵抗Ｒ１、直流電源１、リアクトル３、ダイオード４、コンデンサ５、制御信号源Ｓ１，Ｓ２、およびゲートドライバ１５を備える。
【００９５】
３個のノーマリーオン型トランジスタＱ４のドレインは、ともにノードＮ１に接続される。各トランジスタＱ４のゲートは、ゲート抵抗Ｒ１を介してノードＮ２に接続される。３個のＮチャネルＭＯＳトランジスタＱ２のドレインはそれぞれ３個のトランジスタＱ４のソースに接続され、それらのソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１Ａを受ける。３個のトランジスタＱ３のドレインはそれぞれ３個のトランジスタＱ４のソースに接続され、それらのソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２Ａを受ける。
【００９６】
ノードＮ１は、直流電源１の正極に接続されて直流電圧Ｖ１（たとえば、３００Ｖ）を受ける。直流電源１の負極は、接地電圧ＧＮＤを受ける。制御信号源Ｓ１，Ｓ２は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２を生成する。ゲートドライバ１５は、ノードＮ２の電圧Ｖ２と制御信号ＣＮＴ１，ＣＮＴ２に基づいて制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａを生成する。制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａの「Ｌ」レベルの電圧は、ノードＮ２の電圧Ｖ２と同じである。制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａの「Ｈ」レベルの電圧は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２の電圧（１２Ｖ）にノードＮ２の電圧Ｖ２を加算した電圧と同じである。
【００９７】
ダイオード４のアノードは接地電圧ＧＮＤのラインに接続され、そのカソードはノードＮ２に接続される。リアクトル３の一方端子はノードＮ２に接続される。コンデンサ５は、リアクトル３の他方端子と接地電圧ＧＮＤのラインとの間に接続される。負荷回路６は、コンデンサ５に並列接続される。
【００９８】
制御信号ＣＮＴ１Ａが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ４がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせるので、全てのトランジスタＱ４をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ４に集中し、他のトランジスタＱ４に電流が流れない場合がある。
【００９９】
トランジスタＱ２の電流駆動能力はトランジスタＱ４の電流駆動能力よりも小さいので、このままではトランジスタＱ４の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２Ａを「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【０１００】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２Ａを「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２Ａを「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ２，Ｑ４をオフさせる。
【０１０１】
上述のようにしてトランジスタＱ２〜Ｑ４をオンさせると、直流電源１の正極からトランジスタＱ４，Ｑ２，Ｑ３、リアクトル３、およびコンデンサ５を介して直流電源１の負極に至る経路に直流電流が流れ、コンデンサ５が充電されるとともに、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーによって、リアクトル３、コンデンサ５、およびダイオード４の経路で直流電流が流れる。コンデンサ５の端子間電圧、すなわち降圧チョッパの出力電圧は、負荷回路６に印加される。
【０１０２】
トランジスタＱ２〜Ｑ４は、所定の周期でオン／オフされる。１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を大きくするとコンデンサ５の端子間電圧が大きくなる。逆に、１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を小さくするとコンデンサ５の端子間電圧が小さくなる。したがって、１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を調整することにより、コンデンサ５の端子間電圧を直流電圧Ｖ３と接地電圧ＧＮＤの間の所望の電圧に調整することができる。この降圧チョッパでも、３個のトランジスタＱ４に均等に電流が流れた。
【０１０３】
なお、図１８で示した３組のトランジスタＱ２〜Ｑ４を含む半導体装置で上側アームおよび下側アームの各々を構成して、インバータを構成することも可能である。
【０１０４】
図１９は、実施の形態５の変更例となる降圧チョッパを示す回路ブロック図であって、図１８と対比される図である。図１９を参照して、この降圧チョッパが図１８の降圧チョッパと異なる点は、各ノーマリーオン型トランジスタＱ４がＮチャネルＭＯＳトランジスタＱ１で置換され、直流電源２、ダイオード１６、および３個のコンデンサＣ１が追加されている点である。
【０１０５】
直流電源２の負極は、接地電圧ＧＮＤを受ける。ダイオード１６のアノードは、直流電源２の正極に接続されて直流電圧Ｖ３（たとえば、１２Ｖ）を受ける。直流電圧Ｖ３は、トランジスタＱ１のしきい値電圧よりも十分に高い電圧である。各コンデンサＣ１は、ダイオード１６のカソードとノードＮ２との間に接続される。各ゲート抵抗Ｒ１は、対応のトランジスタＱ１のゲートとダイオード１６のカソードとの間に接続される。これにより、トランジスタＱ１のゲートには、ノードＮ２よりも直流電圧Ｖ２だけ高い電圧が印加されるので、制御信号ＣＮＴ１Ａが「Ｈ」レベルにされてトランジスタＱ２がオンされたときにトランジスタＱ１を確実にオンさせることができる。他の構成および動作は、図１８の降圧回路と同じであるので、その説明は繰り返さない。この降圧チョッパでも、３個のトランジスタＱ１に均等に電流が流れた。
【０１０６】
なお、図１９で示した３組のトランジスタＱ１〜Ｑ３を含む半導体装置で上側アームおよび下側アームの各々を構成して、インバータを構成することも可能である。
【０１０７】
また、上記実施の形態１〜５と種々の変更例を適宜組み合わせても良いことは言うまでもない。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０９】
Ｑ１〜Ｑ３，Ｑ１０ ＮチャネルＭＯＳトランジスタ、１，２ 直流電源、３ リアクトル、４，１１，１６ ダイオード、５，１２，Ｃ１ コンデンサ、６，１０，１４ 負荷回路、１３ 交流電源、１５ ゲートドライバ、Ｓ１，Ｓ２，Ｓ１０ 制御信号源、Ｒ１〜Ｒ３ ゲート抵抗、ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４ スイッチ、Ｑ４ ノーマリーオン型トランジスタ。
【技術分野】
【０００１】
この発明は半導体装置と、それを用いた昇圧チョッパおよび電力変換装置に関し、特に、高耐圧トランジスタを備えた半導体装置と、それを用いたインバータ、コンバータ、および電力変換装置に関する。
【背景技術】
【０００２】
従来より、電力変換装置では、高耐圧トランジスタが使用されている。また、電力変換装置の定格電流を増やすため、並列接続された複数の高耐圧トランジスタを使用する方法もある。この方法では、複数の高耐圧トランジスタのうちのしきい値電圧が低い高耐圧トランジスタに電流が集中するのを防止するために、各高耐圧トランジスタの電流を検出し、複数の高耐圧トランジスタの電流の差が所定値よりも大きくなった場合は、ゲート抵抗を通常よりも小さくして複数の高耐圧トランジスタのターンオンを早める（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−９５２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の電力変換装置では、高耐圧トランジスタのしきい値電圧のばらつきに起因してターンオン時間がばらつき、電力変換装置の性能もばらつくと言う問題があった。
【０００５】
また、特許文献１の方法では、高耐圧トランジスタと同数の電流センサを設け、各ゲート抵抗を可変抵抗素子で構成し、電流センサの検出結果に基いてゲート抵抗を制御する制御部が必要となり、装置構成が複雑になり、コスト高になると言う問題がある。
【０００６】
それゆえに、この発明の主たる目的は、ターンオン時間のばらつきが小さな半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、第１の電極が第１のノードに接続された第１のトランジスタと、第１の電極が第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、第１の電極が第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備えたものである。第１のトランジスタの第１および第２の電極間の耐圧は第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、第２のトランジスタの増幅率は第３のトランジスタの増幅率よりも小さい。
【０００８】
好ましくは、複数組の第１〜第３のトランジスタを備える。複数の第１のトランジスタの制御電極は互いに接続され、複数の第２のトランジスタの制御電極はともに第１の制御ノードに接続され、複数の第３のトランジスタの制御電極はともに第２の制御ノードに接続されている。複数の第１のトランジスタの第１の電極はともに第１のノードに接続され、複数の第２のトランジスタの第１の電極はそれぞれ複数の第１のトランジスタの第２の電極に接続され、複数の第２のトランジスタの第２の電極はともに第２のノードに接続され、複数の第３のトランジスタの第１の電極はそれぞれ複数の第１のトランジスタの第２の電極に接続され、複数の第３のトランジスタの第２の電極はともに第２のノードに接続されている。
【０００９】
また好ましくは、第２のトランジスタの増幅率は第１のトランジスタの増幅率よりも小さい。
【００１０】
また好ましくは、第１および第２のノード間を導通させる場合は、第２のトランジスタをオンさせて第１のトランジスタをオンさせた後に第３のトランジスタをオンさせる。
【００１１】
また好ましくは、第１および第２のノード間を非導通にする場合は、第３のトランジスタをオフさせた後に第２のトランジスタをオフさせて第１のトランジスタをオフさせる。
【００１２】
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第２のトランジスタをオン／オフ制御するための第１の制御信号が第１の制御ノードに与えられ、第３のトランジスタをオン／オフ制御するための第２の制御信号が第２の制御ノードに与えられる。
【００１３】
また好ましくは、第１のノードは第１の電圧を受け、第２のノードは第２の電圧を受け、第２のトランジスタのしきい値電圧は第３のトランジスタのしきい値電圧よりも低く、第２および第３のトランジスタをオン／オフ制御するための制御信号が第１および第２の制御ノードに与えられる。
【００１４】
また好ましくは、第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである。
【００１５】
また好ましくは、第１のトランジスタはノーマリーオフ型トランジスタであり、第１のトランジスタの制御電極は、第１のトランジスタのしきい値電圧よりも高い第３の電圧を受ける。
【００１６】
また好ましくは、さらに、第１のトランジスタの制御電極と第２のノードとの間に接続されたコンデンサと、カソードが第１のトランジスタの制御電極に接続され、アノードが第３の電圧を受けるダイオードとを備える。
【００１７】
また好ましくは、第１のトランジスタはノーマリーオン型トランジスタであり、第１のトランジスタの制御電極は第２のノードに接続されている。
【００１８】
また、この発明に係るコンバータは、上記半導体装置を備えたものである。
また、この発明に係るインバータは、上記半導体装置を備えたものである。
【００１９】
また、この発明に係る電力変換回路は、上記半導体装置を備えたものである。
【発明の効果】
【００２０】
この発明に係る半導体装置では、第１の電極が第１のノードに接続された第１のトランジスタと、第１のトランジスタの第２の電極と第２のノードとの間に接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、第１のトランジスタの第２の電極と第２のノードとの間に接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備え、第１のトランジスタの第１および第２の電極間の耐圧は、第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、第２のトランジスタの増幅率は第１および第３のトランジスタの各々の増幅率よりも小さい。したがって、増幅率の小さな第２のトランジスタによって高耐圧の第１のトランジスタのスイッチングを行なうことにより、第１のトランジスタのしきい値電圧のばらつきが第１のトランジスタの第１および第２の電極電流のばらつきに与える影響を小さくすることができる。このため、複数の半導体装置を並列接続した場合でも、電流センサなどを設けることなく、１つの半導体装置に電流が集中するのを防止することができ、装置構成の簡単化と、低コスト化を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の実施の形態１による半導体装置の構成を示す回路図である。
【図２】図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図３】図２に示した制御信号の波形を示すタイムチャートである。
【図４】実施の形態１の比較例を示す回路図である。
【図５】本願発明の効果を説明するためのタイムチャートである。
【図６】実施の形態１の変更例を示す回路ブロック図である。
【図７】実施の形態１の他の変更例を示す回路ブロック図である。
【図８】実施の形態１のさらに他の変更例を示す回路図である。
【図９】この発明の実施の形態２による半導体装置の構成を示す回路図である。
【図１０】図９に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１１】この発明の実施の形態３による半導体装置の構成を示す回路図である。
【図１２】図１１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１３】図１２に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。
【図１４】実施の形態３の比較例を示す回路図である。
【図１５】図１４に示した２つの高耐圧トランジスタに流れる電流の波形を示すタイムチャートである。
【図１６】この発明の実施の形態４による半導体装置の構成を示す回路図である。
【図１７】図１６に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。
【図１８】この発明の実施の形態５による降圧チョッパの構成を示す回路ブロック図である。
【図１９】実施の形態５の変更例を示す回路ブロック図である。
【発明を実施するための形態】
【００２２】
［実施の形態１］
本実施の形態１の半導体装置は、ドレインが第１のノードに接続された第１のトランジスタと、ドレインが第１のトランジスタのソースに接続され、ソースが第２のノードに接続された第２のトランジスタと、第２のトランジスタに並列接続された第３のトランジスタとを備え、第１のトランジスタのソースおよびドレイン間の耐圧は第２および第３のトランジスタの各々のソースおよびドレイン間の耐圧よりも高く、第２のトランジスタの相互コンダクタンスは第３のトランジスタの相互コンダクタンスよりも小さいものである。以下、本実施の形態１の半導体装置を図面を用いて詳細に説明する。
【００２３】
本実施の形態１の半導体装置は、図１に示すように、ノードＮ１，Ｎ２間に直列接続されたＮチャネルＭＯＳトランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタＱ２に並列接続されたＮチャネルＭＯＳトランジスタＱ３とを備える。
【００２４】
トランジスタＱ１は高耐圧トランジスタであり、トランジスタＱ２，Ｑ３の各々は低耐圧トランジスタである。市販のトランジスタＱ１のしきい値電圧ＶＴＨ１は、３Ｖ〜５Ｖの範囲でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴＨ２，ＶＴＨ３の各々は、１Ｖ〜２Ｖの範囲でばらついている。トランジスタＱ２の相互コンダクタンスＧｍ２は、トランジスタＱ１，Ｑ３の相互コンダクタンスＧｍ１，Ｇｍ３の各々よりも小さい。たとえば、Ｇｍ２＝６Ｓ（ジーメンス）、Ｇｍ１＝３５Ｓ、Ｇｍ３＝３０Ｓである。
【００２５】
ノードＮ１には直流電圧Ｖ１が与えられ、ノードＮ２には直流電圧Ｖ１よりも低い直流電圧Ｖ２が与えられ、トランジスタＱ１のゲートには直流電圧Ｖ３が与えられる。Ｖ３−Ｖ２は、トランジスタＱ１のしきい値電圧ＶＴＨ１よりも十分に大きな電圧に設定されている。トランジスタＱ２，Ｑ３のゲートには、それぞれ制御信号ＣＮＴ１，ＣＮＴ２が与えられる。
【００２６】
初期状態では、制御信号ＣＮＴ１，ＣＮＴ２がともに「Ｌ」レベルにされているものとする。この場合は、トランジスタＱ１〜Ｑ３はともにオフし、ノードＮ１，Ｎ２間は非導通状態になっている。
【００２７】
ノードＮ１，Ｎ２間を導通状態にさせる場合は、まず制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。これにより、トランジスタＱ２がオンしてトランジスタＱ１のソース電圧が低下し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴＨ１を超えると、トランジスタＱ１がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が小さくなって導通損失が小さくなる。
【００２８】
また、ノードＮ１，Ｎ２間を導通状態から非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、トランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。これにより、トランジスタＱ２がオフしてトランジスタＱ１のソース電圧が上昇し、トランジスタＱ１のゲート−ソース間電圧がトランジスタＱ１のしきい値電圧ＶＴＨ１よりも小さくなると、トランジスタＱ１がオフする。
【００２９】
この実施の形態１では、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴＨ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
【００３０】
図２は、図１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図である。図２において、昇圧チョッパは、直流電源１の出力電圧を昇圧して負荷回路６に与える回路であって、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３、制御信号源Ｓ１，Ｓ２、ゲート抵抗Ｒ１〜Ｒ３、直流電源２、ダイオード４、およびコンデンサ５を備える。
【００３１】
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２はノードＮ１，Ｎ２間に直列接続され、ＮチャネルＭＯＳトランジスタＱ３はＮチャネルＭＯＳトランジスタＱ２に並列接続される。ノードＮ２は、接地電圧ＧＮＤのラインに接続される。リアクトル３は、直流電源１の正極とノードＮ１の間に接続される。ダイオード４のアノードはノードＮ１に接続され、そのカソードはコンデンサ５を介して接地電圧ＧＮＤのラインに接続される。負荷回路６は、コンデンサ５に並列接続される。
【００３２】
ゲート抵抗Ｒ１は、直流電源２の正極とトランジスタＱ１のゲートとの間に接続される。ゲート抵抗Ｒ２は、制御信号源Ｓ１の出力ノードとトランジスタＱ２のゲートとの間に接続される。ゲート抵抗Ｒ３は、制御信号源Ｓ２の出力ノードとトランジスタＱ３のゲートとの間に接続される。直流電源１，２の負極は接地され、信号源Ｓ１，Ｓ２の接地ノードは接地される。
【００３３】
リアクトル３のリアクタンスは、たとえば５ｍＨである。ダイオード４としては、ＳｉＣショットキーバリアダイオードを使用した。コンデンサ５の容量値は、たとえば２００μＦである。負荷回路６としては、抵抗値が７．８Ωの抵抗素子を使用した。制御信号源Ｓ１，Ｓ２は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２を出力する。制御信号ＣＮＴ１，ＣＮＴ２の各々は、１０ＫＨｚの矩形波信号である。
【００３４】
トランジスタＱ１〜Ｑ３をオンさせる場合は、図３に示すように、制御信号ＣＮＴ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げた後に、制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。逆に、トランジスタＱ１〜Ｑ３をオフさせる場合は、制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げた後に、制御信号ＣＮＴ１を「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
【００３５】
図２に戻って、トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３およびトランジスタＱ１〜Ｑ３を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００３６】
図４は、本実施の形態１の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図４を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間にＮチャネルＭＯＳトランジスタＱ１０が接続される。トランジスタＱ１０のゲートは、ゲート抵抗Ｒ１０を介して制御信号源Ｓ１０の出力ノードに接続される。制御信号源Ｓ１０は、１０ＫＨｚの矩形波信号である制御信号Ｓ１０を出力する。制御信号源Ｓ１０の接地ノードは接地される。トランジスタＱ１０としては、トランジスタＱ１同じ高耐圧で高Ｇｍのトランジスタを使用した。
【００３７】
制御信号Ｓ１０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ１０がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ１０がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
【００３８】
図５は、図２に示した本願の昇圧チョッパにおいて制御信号ＣＮＴ１，ＣＮＴ２の立ち上がりエッジに応答してトランジスタＱ１に流れる電流Ｉ１の波形と、図４に示した従来の昇圧チョッパにおいて制御信号ＣＮＴ１０の立ち上がりエッジに応答してトランジスタＱ１０に流れる電流Ｉ１０の波形とを示すタイムチャートである。
【００３９】
ここでは、時間ｔ＝０（ｎｓ）のタイミングで、トランジスタＱ２，Ｑ１０のゲート電圧を「Ｌ」レベルから「Ｈ」レベルに立ち上げた。また、本願の昇圧チョッパと従来の昇圧チョッパでスイッチング中の電流変化（ｄｉ／ｄｔ）が同じになるようにゲート抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ１０の各々の抵抗値を設定した。スイッチング中の電流変化（ｄｉ／ｄｔ）はスイッチングノイズの許容量によって設定されるパラメータであり、スイッチング中の電流変化（ｄｉ／ｄｔ）が増大するとスイッチングノイズも増大する。本願の昇圧チョッパと従来の昇圧チョッパでスイッチングノイズの許容量は同じであるので、スイッチング中の電流変化（ｄｉ／ｄｔ）も同じになるように回路パラメータを設定した。
【００４０】
一般に、同じ製品であっても、トランジスタＱのしきい値電圧ＶＴＨは所定範囲内でばらついている。市販の高耐圧トランジスタＱ１，Ｑ１０では、しきい値電圧ＶＴＨは３Ｖ〜５Ｖの範囲でばらつく。また、市販の低耐圧トランジスタＱ２，Ｑ３では、しきい値電圧ＶＴＨは１Ｖ〜２Ｖの範囲でばらつく。制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとき、制御信号ＣＮＴのレベルがトランジスタＱのしきい値電圧ＶＴＨを超えるとトランジスタＱがオンする。したがって、トランジスタＱのゲートに同じ制御信号ＣＮＴを与えても、しきい値電圧ＶＴＨが低いトランジスタＱはしきい値電圧ＶＴＨが高いトランジスタＱよりも速くターンオンする。
【００４１】
従来の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１０＝３Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりは、高ＶＴＨ（ＶＴＨ１０＝５Ｖ）の高耐圧トランジスタＱ１０を使用した場合の電流Ｉ１０の立ち上がりよりも９０ｎｓ速くなった。したがって、電流Ｉ１０の立ち上がり時間は９０ｎｓの範囲でばらつく。
【００４２】
これに対して本願の昇圧チョッパでは、低ＶＴＨ（ＶＴＨ１＝３Ｖ）の高耐圧トランジスタＱ１、低ＶＴＨ（ＶＴＨ２＝１Ｖ）の低耐圧トランジスタＱ２、および低ＶＴＨ（ＶＴＨ３＝１．２Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりは、高ＶＴＨ（ＶＴＨ１＝５Ｖ）の高耐圧トランジスタＱ１、高ＶＴＨ（ＶＴＨ２＝２Ｖ）の低耐圧トランジスタＱ２、および高ＶＴＨ（ＶＴＨ３＝２Ｖ）の低耐圧トランジスタＱ３を使用した場合の電流Ｉ１の立ち上がりよりも２２ｎｓ速くなった。したがって、電流Ｉ１の立ち上がり時間は２２ｎｓの範囲でばらつく。
【００４３】
よって、本願発明の半導体装置を使用することにより、昇圧チョッパの電流の立ち上がり時間のばらつきを、従来の９０ｎｓから２２ｎｓに抑制することができた。これは、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ１のスイッチングを行なうことにより、トランジスタＱ１のしきい値電圧ＶＴＨ１のばらつきがトランジスタＱ１のドレイン電流のばらつきに与える影響を小さくすることができるからである。
【００４４】
一般に、トランジスタＱのドレイン電流Ｉｄは、ゲート電圧をＶｇとし、ドレイン電圧をＶｄとすると、数式Ｉｄ＝Ｇｍ×（Ｖｇ−ＶＴＨ）×Ｖｄで表わされる。したがって、ドレイン電圧Ｖｄを一定にして、相互コンダクタンスＧｍの小さなトランジスタＱに所定値の電流Ｉｄを流すためには、その所定値の電流Ｉｄを相互コンダクタンスＧｍの大きなトランジスタＱに流す場合よりも、（Ｖｇ−ＶＴＨ）の値を大きくする必要がある。よって、相互コンダクタンスＧｍが小さなトランジスタＱでは、しきい値電圧ＶＴＨのばらつきに比べてゲート電圧Ｖｇが大きくなり、しきい値電圧ＶＴＨのばらつきがドレイン電流Ｉｄに与える影響を小さくすることができる。
【００４５】
また、本願の昇圧チョッパでは、低ＶＴＨのトランジスタＱ２のゲート電圧が「Ｈ」レベルに立ち上げられてから約５０ｎｓ後に電流Ｉ１が立ち上がっている。これに対して従来の昇圧チョッパでは、低ＶＴＨのトランジスタＱ１０のゲート電圧が「Ｈ」レベルに立ち上げられてから約１４０ｎｓ後に電流Ｉ１０が立ち上がっている。したがって、本願の半導体装置を搭載した昇圧チョッパは、トランジスタＱ２のゲート電圧が「Ｈ」レベルに立ち上げられてから電流が立ち上がるまでの時間が短いので、従来の昇圧チョッパよりも高周波で動作することができる。
【００４６】
以下、実施の形態１の種々の変更例について説明する。図６は、実施の形態１の変更例となるインバータの構成を示す回路ブロック図である。図６において、このインバータは、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１，ＳＷ２間に設けられた出力端子Ｔ１と、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ３，ＳＷ４と、スイッチＳＷ３，ＳＷ４間に設けられた出力端子Ｔ２とを備える。また、各スイッチＳＷには、ダイオード（図示せず）が逆並列に接続される。各スイッチＳＷは、図１で示した半導体装置で構成される。出力端子Ｔ１，Ｔ２間には、負荷回路１０が接続される。
【００４７】
スイッチＳＷ１，ＳＷ４がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ１、負荷回路１０、スイッチＳＷ４を介して接地電圧ＧＮＤのラインに電流が流れる。スイッチＳＷ３，ＳＷ２がオンされると、直流電源電圧ＶＣＣのラインからスイッチＳＷ３、負荷回路１０、スイッチＳＷ２を介して接地電圧ＧＮＤのラインに電流が流れる。したがって、スイッチＳＷ１，ＳＷ４とスイッチＳＷ２，ＳＷ３とを所望の周期で交互にオンさせることにより、直流電力を交流電力に変換して負荷回路１０に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。なお、この変更例では、本実施の形態１の半導体装置が単相インバータに適用された場合について説明したが、本実施の形態１の半導体装置は複数相のインバータ（たとえば、三相インバータ）にも適用可能であることは言うまでもない。
【００４８】
図７は、実施の形態１の他の変更例となるコンバータの構成を示す回路ブロック図である。図７において、このコンバータは、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１１，ＳＷ１２と、スイッチＳＷ１，ＳＷ２間に設けられた入力端子Ｔ１１と、ノードＮ１０と接地電圧ＧＮＤのラインとの間に直列接続されたスイッチＳＷ１３，ＳＷ１４と、スイッチＳＷ１３，ＳＷ１４間に設けられた入力端子Ｔ１２と、出力端子Ｔ１３と、ノードＮ１０と出力端子Ｔ１３の間に順方向に接続されたダイオード１１と、出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間に接続された平滑コンデンサ１２とを備える。各スイッチＳＷは、図１で示した半導体装置で構成される。入力端子Ｔ１１，Ｔ１２間には、交流電源１３が接続される。出力端子Ｔ１３と接地電圧ＧＮＤのラインとの間には、負荷回路１４が接続される。
【００４９】
入力端子Ｔ１１，Ｔ１２間には、交流電源１３から交流電圧が供給される。入力端子Ｔ１１の電圧が入力端子Ｔ１２の電圧よりも高い期間はスイッチＳＷ１１，ＳＷ１４がオンされ、入力端子Ｔ１２の電圧が入力端子Ｔ１１の電圧よりも高い期間はスイッチＳＷ１２，ＳＷ１３がオンされる。
【００５０】
スイッチＳＷ１１，ＳＷ１４がオンされると、交流電源１３からスイッチＳＷ１１，ダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。また、スイッチＳＷ１２，ＳＷ１３がオンされると、交流電源１３からスイッチＳＷ１３およびダイオード１１を介して平滑コンデンサ１２に電流が流れ、平滑コンデンサ１２が充電される。したがって、スイッチＳＷ１１，ＳＷ１４とスイッチＳＷ１２，ＳＷ１３とを交流電圧に同期してオンさせることにより、交流電力を直流電力に変換して負荷回路１４に供給することができる。この変更例では、スイッチＳＷのターンオン時間のばらつきを小さく抑制することができる。
【００５１】
図８は、実施の形態１のさらに他の変更例を示す回路図であって、図１と対比される図である。図８において、この半導体装置が図１の半導体装置と異なる点は、制御信号ＣＮＴ１がＮチャネルＭＯＳトランジスタＱ２，Ｑ３のゲートに与えられ、トランジスタＱ３のしきい値電圧ＶＴＨ３がトランジスタＱ２のしきい値電圧ＶＴＨ２よりも高い点である。このため、制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がターンオンした後にトランジスタＱ３がターンオンする。また、制御信号ＣＮＴが「Ｈ」レベルから「Ｌ」レベルに立ち上げられると、トランジスタＱ３がターンオフした後にトランジスタＱ２がターンオフする。この変更例では、実施の形態１と同じ効果が得られる他、制御信号ＣＮＴの数が少なくて済む。
【００５２】
また、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の各々をバイポーラトランジスタまたはＩＧＢＴで置換してもよい。たとえば、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３の代わりにそれぞれ第１〜第３のＮＰＮバイポーラトランジスタを用いてもよい。この場合、第１のＮＰＮバイポーラトランジスタのコレクタはノードＮ１に接続され、第２のＮＰＮバイポーラトランジスタのコレクタは第１のＮＰＮバイポーラトランジスタのエミッタに接続され、第３のＮＰＮバイポーラトランジスタは第２のＮＰＮバイポーラトランジスタに並列接続される。第１のＮＰＮバイポーラトランジスタのベースは直流電圧Ｖ３を受け、第２および第３のＮＰＮバイポーラトランジスタのベースはそれぞれ制御信号ＣＮＴ１，ＣＮＴ２を受ける。第１のＮＰＮバイポーラトランジスタのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。第２のＮＰＮバイポーラトランジスタの増幅率は、第１および第３のＮＰＮバイポーラトランジスタの各々の増幅率よりも小さい。この場合も、実施の形態１と同じ効果が得られる。
【００５３】
さらに、第１のＮＰＮバイポーラトランジスタの代わりにＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)を用いてもよい。この場合、ＩＧＢＴのコレクタはノードＮ１に接続され、ＩＧＢＴのエミッタは第２および第３のＮＰＮバイポーラトランジスタのコレクタに接続され、ＩＧＢＴのゲートは直流電圧Ｖ３を受ける。ＩＧＢＴのコレクタおよびエミッタ間の耐圧は、第２および第３のＮＰＮバイポーラトランジスタの各々のコレクタおよびエミッタ間の耐圧よりも高い。第２のＮＰＮバイポーラトランジスタの増幅率は、第３のＮＰＮバイポーラトランジスタの各々の増幅率よりも小さい。この場合も、実施の形態１と同じ効果が得られる。
【００５４】
［実施の形態２］
図９は、この発明の実施の形態２による半導体装置の構成を示す回路図であって、図１と対比される図である。図９において、この半導体装置が図１の半導体装置と異なる点は、ＮチャネルＭＯＳトランジスタＱ１がノーマリーオン型トランジスタＱ４で置換されている点である。ノーマリーオン型トランジスタＱ４としては、たとえばヘテロ接合電界効果ＧａＮトランジスタが使用される。
【００５５】
ＮチャネルＭＯＳトランジスタＱ１は、正のしきい値電圧ＶＴＨ１を有し、ゲート−ソース間電圧が０Ｖであるときはオフするので、ノーマリーオフ型トランジスタと呼ばれる。これに対してノーマリーオン型トランジスタＱ４は、負のしきい値電圧ＶＴＨ４を有し、ゲート−ソース間電圧が０Ｖであるときはオンするトランジスタである。トランジスタＱ４は、高耐圧で高Ｇｍのトランジスタである。
【００５６】
市販のトランジスタＱ４のしきい値電圧ＶＴＨ４は、−３Ｖ〜−５Ｖの範囲内でばらついている。また、市販のトランジスタＱ２，Ｑ３のしきい値電圧ＶＴＨ２，ＶＴＨ３の各々は、２Ｖ〜３Ｖの範囲内でばらついている。トランジスタＱ２の相互コンダクタンスＧｍ２は、トランジスタＱ３，Ｑ４の相互コンダクタンスＧｍ３，Ｇｍ４よりも小さい。たとえば、Ｇｍ２＝６Ｓ（ジーメンス）、Ｇｍ３＝３０Ｓ、Ｇｍ４＝２０Ｓである。
【００５７】
制御信号ＣＮＴ１，ＣＮＴ２が「Ｌ」レベルである場合は、トランジスタＱ２，Ｑ３がオフしている。このとき、ノーマリーオン型トランジスタＱ４のソース（ノードＮ３）の電圧は、トランジスタＱ４の漏れ電流により、ノードＮ２の電圧にしきい値電圧ＶＴＨ４の絶対値を加算した電圧よりも高くなっている。このため、トランジスタＱ４はオフしている。
【００５８】
次に制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ２がオンし、ノードＮ３の電圧が低下する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴＨ４の絶対値よりも小さくなると、トランジスタＱ４がオンし、ノードＮ１，Ｎ２間が導通状態になる。次いで制御信号ＣＮＴ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、トランジスタＱ３がオンし、ノードＮ１，Ｎ２間の抵抗値が下がる。
【００５９】
ノードＮ１，Ｎ２間を非導通状態にさせる場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ３をオフされる。次に制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げてトランジスタＱ２をオフさせる。トランジスタＱ２，Ｑ３がオフすると、トランジスタＱ４の漏れ電流によってノードＮ３の電圧が上昇する。ノードＮ３とＮ２の電圧差がトランジスタＱ４のしきい値電圧ＶＴＨ４の絶対値よりも大きくなると、トランジスタＱ４がオフし、ノードＮ１，Ｎ２間が非導通状態になる。
【００６０】
この実施の形態２では、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴＨ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、ターンオン時間のばらつきを小さく抑制することができる。
【００６１】
また、しきい値電圧ＶＴＨ２のばらつきが小さな低耐圧のトランジスタＱ２をオンさせることによって、しきい値電圧ＶＴＨ４のばらつきが大きな高耐圧のトランジスタＱ４をオンさせるので、ターンオン時間のばらつきを小さく抑制することができる。
【００６２】
なお、この実施の形態２でも、図８に示したように、トランジスタＱ３のしきい値電圧ＶＴＨ３をトランジスタＱ２のしきい値電圧ＶＴＨ２よりも高くし、トランジスタＱ２，Ｑ３のゲートに制御信号ＣＮＴ１を与えてもよい。
【００６３】
図１０は、図９に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。ノーマリーオン型トランジスタＱ４はノードＮ１とトランジスタＱ２のドレインとの間に接続され、そのゲートはゲート抵抗Ｒ１を介して接地電圧ＧＮＤのラインに接続される。なお、ゲート抵抗Ｒ１を除去し、トランジスタＱ４のゲートを直接接地してもよい。
【００６４】
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００６５】
この昇圧チョッパでは、相互コンダクタンスＧｍ２の小さなトランジスタＱ２によって高耐圧のトランジスタＱ４のスイッチングを行なうことにより、トランジスタＱ４のしきい値電圧ＶＴＨ４のばらつきがトランジスタＱ４のドレイン電流のばらつきに与える影響を小さくすることができ、昇圧チョッパの電流の立ち上げり時間のばらつきを小さく抑制することができる。
【００６６】
また、しきい値電圧ＶＴＨ２のばらつきが小さなトランジスタＱ２をオン／オフ制御することによって、しきい値電圧ＶＴＨ４の絶対値が大きなトランジスタＱ４をオン／オフ制御するので、実施の形態１と同様に、昇圧チョッパの電流の立ち上がり時間のばらつきを小さく抑制することができる。
【００６７】
なお、ノーマリーオン型トランジスタＱ４をＩＧＢＴで置換してもよい。この場合も、実施の形態２と同じ効果が得られる。
【００６８】
［実施の形態３］
本実施の形態３の半導体装置は、複数組の第１〜第３のトランジスタを備え、複数の第１のトランジスタのゲートは互いに接続され、複数の第２のトランジスタのゲートは互いに接続され、複数の第３のトランジスタのゲートは互いに接続され、複数の第１のトランジスタのソースはともに第１のノードに接続され、複数の第２のトランジスタのソースはそれぞれ複数の第１のトランジスタのドレインに接続され、複数の第２のトランジスタのソースはともに第２のノードに接続され、複数の第３のトランジスタはそれぞれ複数の第２のトランジスタに並列接続されるものである。以下、本実施の形態３の半導体装置について図面を用いて詳細に説明する。
【００６９】
図１１は、本実施の形態３の半導体装置の構成を示す回路図であって、図９と対比される図である。図１１において、この半導体装置は、図９の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ４のドレインはともにノードＮ１に接続され、それらのゲートはともにノードＮ２に接続される。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
【００７０】
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ４がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせるので、全てのトランジスタＱ４をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ４に集中し、他のトランジスタＱ４に電流が流れない場合がある。
【００７１】
トランジスタＱ２の電流駆動能力はトランジスタＱ４の電流駆動能力よりも小さいので、このままではトランジスタＱ４の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【００７２】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ２，Ｑ４をオフさせる。
【００７３】
この実施の形態３では、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせた後に、低耐圧で高ＧｍのトランジスタＱ３をオンさせるので、全てのトランジスタＱ４に電流を分散させることができ、１つのトランジスタＱ４に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
【００７４】
図１２は、図１１に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図１０と対比される図である。図１２では、図９に示した半導体装置が３個並列接続されている。３個のノーマリーオン型トランジスタＱ４のゲートの各々は、ゲート抵抗Ｒ１を介してノードＮ２に接続されている。３個のトランジスタＱ２のゲートの各々は、ゲート抵抗Ｒ２を介して制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、ゲート抵抗Ｒ３を介して制御信号源Ｓ２の出力ノードに接続されている。
【００７５】
トランジスタＱ２，Ｑ３，Ｑ４の相互コンダクタンスＧｍは、それぞれ６Ｓ，３０Ｓ，２０Ｓである。３個のトランジスタＱ４のしきい値電圧ＶＴＨ４は、それぞれ−４．２Ｖ，−４．０Ｖ，−４．０Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴＨ２は、それぞれ２．２Ｖ，２．４Ｖ，２．４Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴＨ３は、それぞれ２．４Ｖ，２．６Ｖ，２．６Ｖである。ゲート抵抗Ｒ１の抵抗値は１０Ωであり、ゲート抵抗Ｒ２，Ｒ３の抵抗値はともに１００Ωである。
【００７６】
トランジスタＱ２〜Ｑ４をオンさせると、直流電源１からリアクトル３およびトランジスタＱ２〜Ｑ４を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。
【００７７】
図１３（ａ）は、トランジスタＱ２〜Ｑ４のターンオン時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１２中の左側のトランジスタＱ４に流れる電流ＩＡと、図１２中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１３（ａ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオンすると、ノードＮ１，Ｎ２間の電圧Ｖｄｓが急に低下し、電流ＩＡ，ＩＢがともに増大する。
【００７８】
また図１３（ｂ）は、トランジスタＱ２〜Ｑ４のターンオフ時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１２中の左側のトランジスタＱ４に流れる電流ＩＡと、図１２中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１３（ｂ）において、ある時刻にトランジスタＱ１，Ｑ２，Ｑ４がターンオフすると、ノードＮ１，Ｎ２間の電圧Ｖｄｓが急に上昇し、電流ＩＡ，ＩＢがともに減少する。図１３（ａ）（ｂ）から分かるように、ターンオン時およびターンオフ時ともに、２つのトランジスタＱ４には略同じタイミングで略同じ値の電流が流れた。
【００７９】
図１４は、本実施の形態３の比較例となる従来の昇圧チョッパの構成を示す回路図であって、図１２と対比される図である。図１４を参照して、この昇圧チョッパでは、ノードＮ１，Ｎ２間に３個のノーマリーオン型トランジスタＱ４が並列接続される。３個のトランジスタＱ４のゲートの各々は、ゲート抵抗Ｒ１を介して制御信号源Ｓ１１の出力ノードに接続される。制御信号源Ｓ１１は、１０ＫＨｚの矩形波信号である制御信号ＣＮＴ１１を出力する。制御信号源Ｓ１１の接地ノードは接地される。
【００８０】
３個のトランジスタＱ４の相互コンダクタンスＧｍは、ともに２０Ｓである。３個のトランジスタＱ４のしきい値電圧ＶＴＨ４は、それぞれ−４．２Ｖ，−４．０Ｖ，−４．０Ｖである。３個のゲート抵抗Ｒ１の抵抗値は、ともに１００Ωである。また、３個のトランジスタＱ４のゲートの寄生インダクタンスは同じであり、それらのドレインの寄生インダクタンスは同じであり、それらのソースの寄生インダクタンスは同じである。
【００８１】
制御信号Ｓ１１が「Ｌ」レベル（たとえば、−６Ｖ）から「Ｈ」レベル（たとえば、−２Ｖ）に立ち上げられると、トランジスタＱ４がオンし、リアクトル３に電磁エネルギーが蓄えられる。制御信号Ｓ１１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、トランジスタＱ４がオフし、リアクトル３の電磁エネルギーがコンデンサ５に放出される。
【００８２】
図１５（ａ）は、トランジスタＱ４のターンオン時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１４中の左側のトランジスタＱ４に流れる電流ＩＡと、図１４中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１５（ａ）において、ある時刻に制御信号ＣＮＴ１１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、しきい値電圧が低い左側のトランジスタＱ４が中央のトランジスタＱ４よりも先にオンし、左側のトランジスタＱ４の電流ＩＡが急に増大し、電圧Ｖｄｓが急に低下する。次に、しきい値電圧が高い中央のトランジスタＱ４がオンし、中央のトランジスタＱ４の電流ＩＢが増大すると、左側のトランジスタＱ４の電流ＩＡが減少する。
【００８３】
また図１５（ｂ）は、トランジスタＱ４のターンオフ時におけるノードＮ１，Ｎ２間の電圧Ｖｄｓと、図１４中の左側のトランジスタＱ４に流れる電流ＩＡと、図１４中の中央のトランジスタＱ４に流れる電流ＩＢとの波形を示すタイムチャートである。図１５（ｂ）において、ある時刻に制御信号ＣＮＴ１１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、しきい値電圧が高い中央のトランジスタＱ４が左側のトランジスタＱ４よりも先にオフし、電流ＩＢが減少するとともに電流ＩＡが急に増大する。次に、しきい値電圧が低い左側のトランジスタＱ４がオフして電流ＩＡが減少する。
【００８４】
このように、従来の昇圧チョッパでは、並列接続された複数のトランジスタＱ４のうちのしきい値電圧が低い１つのトランジスタＱ４に電流が集中してしまう。トランジスタＱ４のしきい値電圧を予め測定し、しきい値電圧が同じ複数のトランジスタＱ４を用いて昇圧チョッパを構成する方法も考えられるが、コスト高になる。また、特許文献１の方法では、上述の通り、装置構成が複雑になり、コスト高になる。
【００８５】
これに対して本願発明の昇圧チョッパでは、低コストの簡単な構成で複数のトランジスタＱ４に電流を均等に流すことができ、電流の集中によってトランジスタＱ４が破損するのを防止することができる。
【００８６】
［実施の形態４］
図１６は、この発明の実施の形態４による半導体装置の構成を示す回路図であって、図１と対比される図である。図１６において、この半導体装置は、図１の半導体装置を複数個並列接続したものである。すなわち、複数のトランジスタＱ１のドレインはともにノードＮ１に接続され、それらのゲートはともに直流電圧Ｖ３を受ける。複数のトランジスタＱ２のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１を受ける。複数のトランジスタＱ３のソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２を受ける。
【００８７】
制御信号ＣＮＴ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ１がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ１をオンさせるので、全てのトランジスタＱ１をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ１に集中し、他のトランジスタＱ１に電流が流れない場合がある。
【００８８】
トランジスタＱ２の電流駆動能力はトランジスタＱ１の電流駆動能力よりも小さいので、このままではトランジスタＱ１の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【００８９】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２を「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ１，Ｑ２をオフさせる。
【００９０】
この実施の形態４では、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ１をオンさせた後に、低耐圧で高ＧｍのトランジスタＱ３をオンさせるので、全てのトランジスタＱ１に電流を分散させることができ、１つのトランジスタＱ１に電流が集中するのを防止することができる。しかも、上記特許文献１のように電流センサなどを設ける必要がないので、装置構成の簡単化と、低コスト化を図ることができる。
【００９１】
図１７は、図１６に示した半導体装置を用いた昇圧チョッパの構成を示す回路図であって、図２と対比される図である。図１７では、図１に示した半導体装置が３個並列接続されている。３個のトランジスタＱ１のゲートの各々は、ゲート抵抗Ｒ１を介して直流電源２の正極に接続され、直流電圧Ｖ３を受ける。３個のトランジスタＱ２のゲートの各々は、制御信号源Ｓ１の出力ノードに接続されている。３個のトランジスタＱ３のゲートの各々は、制御信号源Ｓ２の出力ノードに接続されている。
【００９２】
トランジスタＱ１，Ｑ２，Ｑ３の相互コンダクタンスＧｍは、それぞれ３５Ｓ，６Ｓ，３０Ｓである。３個のトランジスタＱ１のしきい値電圧ＶＴＨ１は、それぞれ４．２Ｖ，４．０Ｖ，４．０Ｖである。３個のトランジスタＱ２のしきい値電圧ＶＴＨ２は、それぞれ１．２Ｖ，１．４Ｖ，１．４Ｖである。３個のトランジスタＱ３のしきい値電圧ＶＴＨ３は、それぞれ１．４Ｖ，１．６Ｖ，１．６Ｖである。ゲート抵抗Ｒ１の抵抗値は１０Ωであり、ゲート抵抗Ｒ２，Ｒ３の抵抗値はともに１００Ωである。
【００９３】
トランジスタＱ１〜Ｑ３をオンさせると、直流電源１からリアクトル３およびトランジスタＱ１〜Ｑ３を介して接地電圧ＧＮＤのラインに直流電流が流れ、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ１〜Ｑ３をオフさせると、リアクトル３に蓄えられた電磁エネルギーがダイオード４を介してコンデンサ５に放出される。コンデンサ５の端子間電圧、すなわち昇圧チョッパの出力電圧は、直流電源１の出力電圧にリアクトル３の端子間電圧を加算した電圧となる。この昇圧チョッパでも、実施の形態３の昇圧チョッパと同様に、３個のトランジスタＱ１に均等に電流が流れた。
【００９４】
[実施の形態５]
図１８は、この発明の実施の形態５による降圧チョッパの構成を示す回路図であって、図１２と対比される図である。図１８において、この降圧チョッパでは、図１２で示した昇圧チョッパと同様に、図９で示した半導体装置が複数個（図１８では３個）並列接続されている。また、この降圧チョッパは、３個のゲート抵抗Ｒ１、直流電源１、リアクトル３、ダイオード４、コンデンサ５、制御信号源Ｓ１，Ｓ２、およびゲートドライバ１５を備える。
【００９５】
３個のノーマリーオン型トランジスタＱ４のドレインは、ともにノードＮ１に接続される。各トランジスタＱ４のゲートは、ゲート抵抗Ｒ１を介してノードＮ２に接続される。３個のＮチャネルＭＯＳトランジスタＱ２のドレインはそれぞれ３個のトランジスタＱ４のソースに接続され、それらのソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ１Ａを受ける。３個のトランジスタＱ３のドレインはそれぞれ３個のトランジスタＱ４のソースに接続され、それらのソースはともにノードＮ２に接続され、それらのゲートはともに制御信号ＣＮＴ２Ａを受ける。
【００９６】
ノードＮ１は、直流電源１の正極に接続されて直流電圧Ｖ１（たとえば、３００Ｖ）を受ける。直流電源１の負極は、接地電圧ＧＮＤを受ける。制御信号源Ｓ１，Ｓ２は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２を生成する。ゲートドライバ１５は、ノードＮ２の電圧Ｖ２と制御信号ＣＮＴ１，ＣＮＴ２に基づいて制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａを生成する。制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａの「Ｌ」レベルの電圧は、ノードＮ２の電圧Ｖ２と同じである。制御信号ＣＮＴ１Ａ，ＣＮＴ２Ａの「Ｈ」レベルの電圧は、それぞれ制御信号ＣＮＴ１，ＣＮＴ２の電圧（１２Ｖ）にノードＮ２の電圧Ｖ２を加算した電圧と同じである。
【００９７】
ダイオード４のアノードは接地電圧ＧＮＤのラインに接続され、そのカソードはノードＮ２に接続される。リアクトル３の一方端子はノードＮ２に接続される。コンデンサ５は、リアクトル３の他方端子と接地電圧ＧＮＤのラインとの間に接続される。負荷回路６は、コンデンサ５に並列接続される。
【００９８】
制御信号ＣＮＴ１Ａが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、全てのトランジスタＱ２がオンし、全てのトランジスタＱ４がオンする。このとき、低耐圧で低ＧｍのトランジスタＱ２をオンさせて高耐圧で高ＧｍのトランジスタＱ４をオンさせるので、全てのトランジスタＱ４をオンさせることができる。なお、トランジスタＱ２として高Ｇｍのトランジスタを使用すると、電流が１つのトランジスタＱ４に集中し、他のトランジスタＱ４に電流が流れない場合がある。
【００９９】
トランジスタＱ２の電流駆動能力はトランジスタＱ４の電流駆動能力よりも小さいので、このままではトランジスタＱ４の能力を十分に発揮させることができない。そこで、次に制御信号ＣＮＴ２Ａを「Ｌ」レベルから「Ｈ」レベルに立ち上げ、低耐圧で高ＧｍのトランジスタＱ３をオンさせる。これにより、ノードＮ１，Ｎ２間が導通状態となる。
【０１００】
ノードＮ１，Ｎ２間を非導通状態にする場合は、まず制御信号ＣＮＴ２Ａを「Ｈ」レベルから「Ｌ」レベルに立ち下げ、全てのトランジスタＱ３をオフさせる。次いで制御信号ＣＮＴ２Ａを「Ｈ」レベルから「Ｌ」レベルに立ち下げて、全てのトランジスタＱ２，Ｑ４をオフさせる。
【０１０１】
上述のようにしてトランジスタＱ２〜Ｑ４をオンさせると、直流電源１の正極からトランジスタＱ４，Ｑ２，Ｑ３、リアクトル３、およびコンデンサ５を介して直流電源１の負極に至る経路に直流電流が流れ、コンデンサ５が充電されるとともに、リアクトル３に電磁エネルギーが蓄えられる。トランジスタＱ２〜Ｑ４をオフさせると、リアクトル３に蓄えられた電磁エネルギーによって、リアクトル３、コンデンサ５、およびダイオード４の経路で直流電流が流れる。コンデンサ５の端子間電圧、すなわち降圧チョッパの出力電圧は、負荷回路６に印加される。
【０１０２】
トランジスタＱ２〜Ｑ４は、所定の周期でオン／オフされる。１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を大きくするとコンデンサ５の端子間電圧が大きくなる。逆に、１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を小さくするとコンデンサ５の端子間電圧が小さくなる。したがって、１周期内におけるトランジスタＱ２〜Ｑ４のオン時間とオフ時間の比を調整することにより、コンデンサ５の端子間電圧を直流電圧Ｖ３と接地電圧ＧＮＤの間の所望の電圧に調整することができる。この降圧チョッパでも、３個のトランジスタＱ４に均等に電流が流れた。
【０１０３】
なお、図１８で示した３組のトランジスタＱ２〜Ｑ４を含む半導体装置で上側アームおよび下側アームの各々を構成して、インバータを構成することも可能である。
【０１０４】
図１９は、実施の形態５の変更例となる降圧チョッパを示す回路ブロック図であって、図１８と対比される図である。図１９を参照して、この降圧チョッパが図１８の降圧チョッパと異なる点は、各ノーマリーオン型トランジスタＱ４がＮチャネルＭＯＳトランジスタＱ１で置換され、直流電源２、ダイオード１６、および３個のコンデンサＣ１が追加されている点である。
【０１０５】
直流電源２の負極は、接地電圧ＧＮＤを受ける。ダイオード１６のアノードは、直流電源２の正極に接続されて直流電圧Ｖ３（たとえば、１２Ｖ）を受ける。直流電圧Ｖ３は、トランジスタＱ１のしきい値電圧よりも十分に高い電圧である。各コンデンサＣ１は、ダイオード１６のカソードとノードＮ２との間に接続される。各ゲート抵抗Ｒ１は、対応のトランジスタＱ１のゲートとダイオード１６のカソードとの間に接続される。これにより、トランジスタＱ１のゲートには、ノードＮ２よりも直流電圧Ｖ２だけ高い電圧が印加されるので、制御信号ＣＮＴ１Ａが「Ｈ」レベルにされてトランジスタＱ２がオンされたときにトランジスタＱ１を確実にオンさせることができる。他の構成および動作は、図１８の降圧回路と同じであるので、その説明は繰り返さない。この降圧チョッパでも、３個のトランジスタＱ１に均等に電流が流れた。
【０１０６】
なお、図１９で示した３組のトランジスタＱ１〜Ｑ３を含む半導体装置で上側アームおよび下側アームの各々を構成して、インバータを構成することも可能である。
【０１０７】
また、上記実施の形態１〜５と種々の変更例を適宜組み合わせても良いことは言うまでもない。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０９】
Ｑ１〜Ｑ３，Ｑ１０ ＮチャネルＭＯＳトランジスタ、１，２ 直流電源、３ リアクトル、４，１１，１６ ダイオード、５，１２，Ｃ１ コンデンサ、６，１０，１４ 負荷回路、１３ 交流電源、１５ ゲートドライバ、Ｓ１，Ｓ２，Ｓ１０ 制御信号源、Ｒ１〜Ｒ３ ゲート抵抗、ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４ スイッチ、Ｑ４ ノーマリーオン型トランジスタ。
【特許請求の範囲】
【請求項１】
第１の電極が第１のノードに接続された第１のトランジスタと、
第１の電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、
第１の電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のノードに接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備え、
前記第１のトランジスタの第１および第２の電極間の耐圧は前記第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、
前記第２のトランジスタの増幅率は前記第３のトランジスタの増幅率よりも小さい、半導体装置。
【請求項２】
複数組の前記第１〜第３のトランジスタを備え、
複数の前記第１のトランジスタの制御電極は互いに接続され、
複数の前記第２のトランジスタの制御電極はともに前記第１の制御ノードに接続され、
複数の前記第３のトランジスタの制御電極はともに前記第２の制御ノードに接続され、
複数の前記第１のトランジスタの第１の電極はともに前記第１のノードに接続され、
複数の前記第２のトランジスタの第１の電極はそれぞれ複数の前記第１のトランジスタの第２の電極に接続され、
複数の前記第２のトランジスタの第２の電極はともに前記第２のノードに接続され、
複数の前記第３のトランジスタの第１の電極はそれぞれ複数の前記第１のトランジスタの第２の電極に接続され、
複数の前記第３のトランジスタの第２の電極はともに前記第２のノードに接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタの増幅率は前記第１のトランジスタの増幅率よりも小さい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のノード間を導通させる場合は、前記第２のトランジスタをオンさせて前記第１のトランジスタをオンさせた後に前記第３のトランジスタをオンさせる、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記第１および第２のノード間を非導通にする場合は、前記第３のトランジスタをオフさせた後に前記第２のトランジスタをオフさせて前記第１のトランジスタをオフさせる、請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
前記第１のノードは第１の電圧を受け、
前記第２のノードは第２の電圧を受け、
前記第２のトランジスタをオン／オフ制御するための第１の制御信号が前記第１の制御ノードに与えられ、
前記第３のトランジスタをオン／オフ制御するための第２の制御信号が前記第２の制御ノードに与えられる、請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
前記第１のノードは第１の電圧を受け、
前記第２のノードは第２の電圧を受け、
前記第２のトランジスタのしきい値電圧は前記第３のトランジスタのしきい値電圧よりも低く、
前記第２および第３のトランジスタをオン／オフ制御するための制御信号が前記第１および第２の制御ノードに与えられる、請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項８】
前記第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである、請求項６または請求項７に記載の半導体装置。
【請求項９】
前記第１のトランジスタはノーマリーオフ型トランジスタであり、
前記第１のトランジスタの制御電極は、前記第１のトランジスタのしきい値電圧よりも高い第３の電圧を受ける、請求項６から請求項８までのいずれかに記載の半導体装置。
【請求項１０】
さらに、前記第１のトランジスタの制御電極と前記第２のノードとの間に接続されたコンデンサと、
カソードが前記第１のトランジスタの制御電極に接続され、アノードが前記第３の電圧を受けるダイオードとを備える、請求項９に記載の半導体装置。
【請求項１１】
前記第１のトランジスタはノーマリーオン型トランジスタであり、
前記第１のトランジスタの制御電極は前記第２のノードに接続されている、請求項６から請求項８までのいずれかに記載の半導体装置。
【請求項１２】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、コンバータ。
【請求項１３】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、インバータ。
【請求項１４】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、電力変換装置。
【請求項１】
第１の電極が第１のノードに接続された第１のトランジスタと、
第１の電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が第２のノードに接続され、制御電極が第１の制御ノードに接続された第２のトランジスタと、
第１の電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のノードに接続され、制御電極が第２の制御ノードに接続された第３のトランジスタとを備え、
前記第１のトランジスタの第１および第２の電極間の耐圧は前記第２および第３のトランジスタの各々の第１および第２の電極間の耐圧よりも高く、
前記第２のトランジスタの増幅率は前記第３のトランジスタの増幅率よりも小さい、半導体装置。
【請求項２】
複数組の前記第１〜第３のトランジスタを備え、
複数の前記第１のトランジスタの制御電極は互いに接続され、
複数の前記第２のトランジスタの制御電極はともに前記第１の制御ノードに接続され、
複数の前記第３のトランジスタの制御電極はともに前記第２の制御ノードに接続され、
複数の前記第１のトランジスタの第１の電極はともに前記第１のノードに接続され、
複数の前記第２のトランジスタの第１の電極はそれぞれ複数の前記第１のトランジスタの第２の電極に接続され、
複数の前記第２のトランジスタの第２の電極はともに前記第２のノードに接続され、
複数の前記第３のトランジスタの第１の電極はそれぞれ複数の前記第１のトランジスタの第２の電極に接続され、
複数の前記第３のトランジスタの第２の電極はともに前記第２のノードに接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタの増幅率は前記第１のトランジスタの増幅率よりも小さい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のノード間を導通させる場合は、前記第２のトランジスタをオンさせて前記第１のトランジスタをオンさせた後に前記第３のトランジスタをオンさせる、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記第１および第２のノード間を非導通にする場合は、前記第３のトランジスタをオフさせた後に前記第２のトランジスタをオフさせて前記第１のトランジスタをオフさせる、請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
前記第１のノードは第１の電圧を受け、
前記第２のノードは第２の電圧を受け、
前記第２のトランジスタをオン／オフ制御するための第１の制御信号が前記第１の制御ノードに与えられ、
前記第３のトランジスタをオン／オフ制御するための第２の制御信号が前記第２の制御ノードに与えられる、請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
前記第１のノードは第１の電圧を受け、
前記第２のノードは第２の電圧を受け、
前記第２のトランジスタのしきい値電圧は前記第３のトランジスタのしきい値電圧よりも低く、
前記第２および第３のトランジスタをオン／オフ制御するための制御信号が前記第１および第２の制御ノードに与えられる、請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項８】
前記第２および第３のトランジスタの各々はノーマリーオフ型トランジスタである、請求項６または請求項７に記載の半導体装置。
【請求項９】
前記第１のトランジスタはノーマリーオフ型トランジスタであり、
前記第１のトランジスタの制御電極は、前記第１のトランジスタのしきい値電圧よりも高い第３の電圧を受ける、請求項６から請求項８までのいずれかに記載の半導体装置。
【請求項１０】
さらに、前記第１のトランジスタの制御電極と前記第２のノードとの間に接続されたコンデンサと、
カソードが前記第１のトランジスタの制御電極に接続され、アノードが前記第３の電圧を受けるダイオードとを備える、請求項９に記載の半導体装置。
【請求項１１】
前記第１のトランジスタはノーマリーオン型トランジスタであり、
前記第１のトランジスタの制御電極は前記第２のノードに接続されている、請求項６から請求項８までのいずれかに記載の半導体装置。
【請求項１２】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、コンバータ。
【請求項１３】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、インバータ。
【請求項１４】
請求項１から請求項１１までのいずれかに記載の半導体装置を備える、電力変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２２７９６６（Ｐ２０１２−２２７９６６Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−１７５１１１（Ｐ２０１２−１７５１１１）
【出願日】平成２４年８月７日（２０１２．８．７）
【分割の表示】特願２０１２−７６６１３（Ｐ２０１２−７６６１３）の分割
【原出願日】平成２４年３月２９日（２０１２．３．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年８月７日（２０１２．８．７）
【分割の表示】特願２０１２−７６６１３（Ｐ２０１２−７６６１３）の分割
【原出願日】平成２４年３月２９日（２０１２．３．２９）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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