半導体装置とその製造方法、及び分割露光用マスク
【課題】分割露光に起因した不良を早期に簡便に発見することが可能な半導体装置とその製造方法、及び露光用マスクを提供すること。
【解決手段】導電膜42の上にフォトレジスト43を塗布する工程と、第1、第2サブフィールドSF1、SF2が画定された露光用マスク20を用いて、該第1、第2サブフィールドSF1、SF2のそれぞれに分けて形成されたモニターパターン22の像同士が繋がるようにフォトレジスト43を分割露光する工程と、フォトレジスト43を現像してレジストパターン44にする工程と、レジストパターン44をマスクにして導電膜42をエッチングすることにより、モニターパターン22に対応した導電性モニターパターン42aを形成する工程と、導電性モニターパターン42aの抵抗値Rを測定し、半導体装置が不良になるかどうかを抵抗値Rに基づいて判断する工程とを有する半導体装置の製造方法による。
【解決手段】導電膜42の上にフォトレジスト43を塗布する工程と、第1、第2サブフィールドSF1、SF2が画定された露光用マスク20を用いて、該第1、第2サブフィールドSF1、SF2のそれぞれに分けて形成されたモニターパターン22の像同士が繋がるようにフォトレジスト43を分割露光する工程と、フォトレジスト43を現像してレジストパターン44にする工程と、レジストパターン44をマスクにして導電膜42をエッチングすることにより、モニターパターン22に対応した導電性モニターパターン42aを形成する工程と、導電性モニターパターン42aの抵抗値Rを測定し、半導体装置が不良になるかどうかを抵抗値Rに基づいて判断する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置とその製造方法、及び分割露光用マスクに関する。
【背景技術】
【0002】
LSI等の半導体装置の製造工程では、フォトレジストを露光してレジストパターンを形成し、そのレジストパターンをマスクにして膜をエッチングすることにより、所望の形状のデバイスパターンを形成する。
【0003】
その露光工程では、半導体基板のチップ領域を1ショットで露光する一括転写方式の他に、複数のショットを繋いでチップ領域を露光する分割露光方式がある。その分割露光方式には、表示用デバイス等のようにチップサイズがショット領域よりも大きい場合でも露光を行うことができるという利点がある。
【0004】
図1は、分割露光方式について説明するための模式図である。
【0005】
分割露光用マスク12は、第1、第2サブフィールドSF1、SF2とが画定された透明基板10の上に、遮光パターン11を各フィールドSF1、SF2に分けて形成してなる。
【0006】
そして、オーバーラップ部Aにおいて各フィールドSF1、SF2が重なるようにこれらのフィールドSF1、SF2を別々のショットで露光することにより、デバイスパターン2に相当する像を半導体基板1の上に投影する。このようにオーバーラップ部Aを設けることにより、フィールドSF1、SF2のそれぞれに対応するショット領域S1、S2の間に隙間が発生するのが防止され、その隙間においてデバイスパターン2が途切れるのを防ぐことができる。フィールドSF1、SF2を繋いで形成する分割露光におけるデバイスパターン2の繋ぎ部分を、本明細書においては繋ぎ線と呼ぶ。
【0007】
ここで、ショット領域S1、S2が位置ずれをしていると、デバイスパターン2の形状が変形してしまう。また、位置ずれがない場合でも、オーバーラップ領域Aではフォトレジストが二回露光されるため、レジストパターンの線幅が変動し、他の部分と比較してデバイスパターン2の形状が変形し易い。
【0008】
図2は、このようにして変形したデバイスパターン2の平面図である。
【0009】
この例では、ポジ型フォトレジストを露光した場合が想定されており、オーバーラップ領域Aにおける露光量がオーバードーズとなってレジストパターンの線幅が細くなり、デバイスパターン2に図示のような細幅部2nが形成されている。
【0010】
デバイスパターン2が配線の場合、このように変形していると配線抵抗が上昇し、半導体装置が不良になる等の問題を引き起こす。
【0011】
そのため、分割露光方式では、オーバーラップ領域Aにおけるデバイスパターン2の変形をモニターし、その変形が半導体装置を不良にする程度に大きなものであるかどうかを判断する必要がある。そして、半導体装置が不良になると判断された場合には、露光量を補正する等して、デバイスパターン2の変形が小さくなるようにしていた。
【0012】
しかしながら、このように補正をしても、オーバーラップ領域Aの露光量が他の領域よりもオーバードーズになることは避けられないので、デバイスパターン2の変形を完全になくすことはできない。また、分割露光において生じる位置ずれによっても、繋ぎ部分においてデバイスパターン2の変形が生じることがある。しかし、実際には、完成した半導体装置に対する電気的試験において不良と判断されるまで、デバイスパターン2に変形があるかどうかは分からない。
【0013】
また、特許文献1では、デバイスパターンの変形を観察することにより半導体装置の検査を行っているが、これでは検査工程の分だけ半導体装置の製造工程が長引いてしまう。
【特許文献1】特開2005−285894号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明の目的は、分割露光に起因した不良を早期に簡便に発見することが可能な半導体装置とその製造方法、及び分割露光用マスクを提供することにある。
【課題を解決するための手段】
【0015】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に導電膜を形成する工程と、前記導電膜の上にフォトレジストを塗布する工程と、第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、前記フォトレジストを現像してレジストパターンにする工程と、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、前記導電性モニターパターンの電気特性を測定するする工程とを有する半導体装置の製造方法が提供される。
【0016】
また、本発明の別の観点によれば、分割露光法を用いて形成された半導体装置において、前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有する半導体装置が提供される。
【0017】
更に、本発明の他の観点によれば、第1サブフィールドと第2サブフィールドとが画定された透明基板と、分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンとを有する分割露光用マスクが提供される。
【0018】
次に、本発明の作用について説明する。
【0019】
本発明に係る半導体装置の製造方法では、モニターパターンが第1サブフィールドと第2サブフィールドとに分けて形成された露光用マスクを用い、モニターパターンに対応した導電性モニターパターンを形成する。その導電性モニターパターンは、配線等のデバイスパターンと同様に、分割露光の際に各ショットが重複するオーバーラップ領域(繋ぎ領域)において、オーバードーズ等によってその平面形状が変形することがある。
【0020】
導電性モニターパターンの変形の度合いは、繋ぎ領域に形成された導電性モニターの電気特性、例えばその抵抗値に反映されるので、デバイスパターンの過度な変形によって半導体装置が不良になるかどうかを導電性モニターパターンの抵抗値に基づいて判断することができる。
【0021】
このような判断は、半導体装置が完成する前に、導電性モニターパターンの抵抗値を測定するだけで行うことができるので、本発明では半導体装置の製造工程の早い段階で不良を簡便に発見することが可能となる。
【0022】
またモニターパターンとしては、始点から終点に蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割されたモニターパターンの一方が第1サブフィールドに形成され、他方が第2サブフィールドに形成されたものを採用するのが好ましい。
【0023】
その場合、分割線とモニターパターンとが複数の点で交差するようにすることで、幅狭部等の変形部が導電性モニターパターンに複数形成され得るようになる。そのため、変形部における導電性モニターパターンの変形の度合いを抵抗値に高い感度で反映させることが可能となり、半導体装置が不良になるかどうかの判断の精度を高くすることができる。
【0024】
また、下層導電パターン、導電性プラグ、及び上層導電性プラグをこの順に形成し、これらの積層体を導電性モニターパターンとしてもよい。その導電性モニターパターンの抵抗値には、導電性プラグのコンタクト抵抗も含まれるので、分割露光のオーバーラップ領域で発生するデバイスパターンの変形が原因となる不良の他に、導電性プラグのコンタクト抵抗が高いことで発生する不良も発見することができる。
【発明の効果】
【0025】
本発明によれば、第1、第2サブフィールドに分割して形成されたモニターパターンを用い、そのモニターパターンに対応する導電性モニターパターンの電気特性、例えば抵抗値に基づいて半導体装置が不良になるかどうかを早期に判断することができる。
【発明を実施するための最良の形態】
【0026】
(1)露光用マスクについて
図3は、本実施形態で使用される分割露光用マスクの平面図である。
【0027】
その分割露光用マスク20は、石英基板等の透明基板21の上にクロム膜等で構成される遮光帯23を有する。そして、遮光帯23の開口によって画定される第1、第2サブフィールドSF1、SF2には、クロム膜等の遮光膜よりなるモニターパターン22と補助モニターパターン26とが形成される。
【0028】
また、各サブフィールドSF1、SF2において、スクライブ領域25よりも内側の部分には、配線等の実パターンに対応した実遮光パターン24がパターン22、26から離れて形成される。
【0029】
図4(a)は、第1、第2サブフィールドSF1、SF2に分けて形成されたモニターパターン22を繋げた平面図である。
【0030】
これに示されるように、モニターパターン22は、始点Sから終点Eに蛇行しながら延在する帯状の平面形状を有する。そして、分割線Dを境にして分割されたモニターパターン22の一方が第1サブフィールドSF1に形成され、他方が第2サブフィールドSF2に形成される。
【0031】
分割線Dによるモニターパターン22の分割の仕方は特に限定されないが、本実施形態では、図示のように分割線Dがモニターパターン22と複数の点Pにおいて交差するようにモニターパターン22を分割する。
【0032】
一方、図4(b)は、第1、第2サブフィールドSF1、SF2に分けて形成された実遮光パターン24を繋げた平面図である。この例では、実遮光パターン24は、配線に対応した帯状の平面形状を有する。
【0033】
(2)露光方法について
次に、上記した分割露光用マスク20を用いた露光方法について、図5を参照しながら説明する。図5は、本実施形態に係る露光方法について説明するための模式図である。
【0034】
本実施形態では、ステッパ等の露光装置に分割露光用マスク20をセットし、ショット領域SRをずらしながら、第1、第2サブフィールドSF1、SF2に分けて形成されたモニターパターン22の像同士が繋がるようにフォトレジスト41に対して分割露光を行う。このとき、隣接するショット領域SRの間においてデバイスパターンが途切れるのを防止するために、隣接するショット領域SRの一部同士をオーバーラップ領域(繋ぎ領域)Aにおいて重ねながら露光をする。
【0035】
このような分割露光により、一つのチップ領域CRのフォトレジスト43には、オーバーラップ領域Aにおいて繋がれたモニターパターン22に対応した第1潜像43aが形成される。
【0036】
また、その第1潜像43aの横には、補助モニターパターン26に対応した第2潜像43bが形成される。
【0037】
そして、シリコン基板30のデバイス領域には、オーバーラップ領域Aにおいて繋がれた実遮光パターン24に対応した第3潜像43cが形成される。
【0038】
本例に係る分割露光では、このように複数のショットを行うことにより、一つのチップ領域CRにおけるフォトレジスト43を露光する。
【0039】
(3)半導体装置の製造方法について
次に、上記した露光方法を用いて半導体装置を製造する方法について説明する。本明細においては、導電層からなるモニターパターンの形成方法として、アルミニウム等の導電層を堆積後、エッチングによって導電パターンを形成する場合を例に説明するが、モニターパターンはこの方法によって形成する場合に限定されない。例えば、絶縁膜に形成された溝内にCu等の導電層をCMP(Chemical Mechanical polishing)によって埋め込み形成する方法を用いてもよい。
【0040】
図6〜図8は、本実施形態に係る半導体装置の製造途中の断面図であり、図9及び図10はその平面図である。
【0041】
なお、これらの図では、半導体装置の空き領域Iと、回路が形成されるデバイス領域IIとを併記してある。
【0042】
最初に、図6(a)に示す断面構造を得るまでの工程について説明する。
【0043】
まず、p型のシリコン基板30に形成された素子分離溝に素子分離絶縁膜31を埋め込み、STI(Shallow Trench Isolation)による素子分離構造を作製する。次いで、シリコン基板30の所定の深さにpウェル32を形成した後、ゲート絶縁膜33とゲート電極34とをこの順にシリコン基板30上に形成する。
【0044】
そして、シリコン基板30の上側全面に酸化シリコン膜等の絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極34の横に絶縁性サイドウォール36として残す。その後に、ゲート電極34の側方のシリコン基板30にn型不純物をイオン注入することによりソース/ドレイン領域37を形成する。そのソース/ドレイン領域37は、チタンシリサイド膜等の金属シリサイド膜38により低抵抗化される。
【0045】
以上により、シリコン基板1の活性領域に、ゲート電極34やソース/ドレイン領域37等によって構成されるMOSトランジスタTRが形成されたことになる。
【0046】
次いで、シリコン基板1の上側全面にCVD(Chemical Vapor Deposition)法によりカバー絶縁膜40と層間絶縁膜41とを順に形成する。このうち、カバー絶縁膜40は例えば厚さ約200nmの窒化シリコン膜よりなり、層間絶縁膜41は例えば厚さ約800nmの酸化シリコン膜よりなる。
【0047】
そして、これらの絶縁膜40、41をパターニングしてコンタクトホール41aを形成した後、タングステンを主にして構成される導電性プラグ39をそのコンタクトホール41a内に形成する。
【0048】
次に、図6(b)に示すように、層間絶縁膜41と導電性プラグ39のそれぞれの上に、導電膜42としてスパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、窒化チタン膜(膜厚150nm)、銅含有アルミニウム膜(膜厚550nm)、チタン膜(膜厚5nm)、及び窒化チタン膜(膜厚150nm)をこの順に形成してなる。
【0049】
その後、導電膜42の上にポジ型のフォトレジスト43を塗布する。
【0050】
次に、図7(a)に示すように、既述の分割露光用マスク20を用いてフォトレジスト43に対して分割露光を行う。その分割露光の方法は、図5で説明したのと同じなので、ここでは省略する。
【0051】
図9は、その分割露光を終えた後の平面図である。これに示されるように、この分割露光によって、空き領域Iにおけるフォトレジスト43には、モニターパターン22に対応した形状の第1潜像43aと、補助モニターパターン26に対応した第2潜像43bが形成される。
【0052】
一方、デバイス領域IIにおけるフォトレジスト43には、実遮光パターン24に対応した第3潜像43cが形成される。
【0053】
続いて、図7(b)に示すように、フォトレジスト43を現像することにより、第1〜第3潜像43a〜43c以外のフォトレジスト43を除去し、これらの潜像で構成されるレジストパターン44を形成する。
【0054】
続いて、図8に示すように、このレジストパターン44をマスクにして導電膜42をドライエッチングする。その後に、レジストパターン44は除去される。
【0055】
図10は、この工程を終了した後の平面図である。
【0056】
これに示されるように、デバイス領域IIには、分割露光用マスク20の実遮光パターン24に対応した配線(導電パターン)42cが形成される。その配線42cは、MOSトランジスタTR(図6(a)参照)と共に、デバイス領域IIにおける回路を構成する。
【0057】
なお、図4(b)に示したように、実遮光パターン24は分割線Dを境にして第1、第2サブフィールドSF1、SF2に形成されているため、実遮光パターン24に対応する配線42cも、層間絶縁膜41上において、第1サブフィールドSF1に対応する領域(オーバーラップ領域Aよりも右側の領域)と第2サブフィールドSF2に対応する領域(オーバーラップ領域Aよりも左側の領域)の両方にまたがるように形成される。
【0058】
一方、空き領域Iには、分割露光用マスク20のモニターパターン22と補助モニターパターン26のそれぞれに対応するように、導電性モニターパターン42aと補助導電性モニターパターン42bが形成される。これらのモニターパターン42a、42bは、デバイス領域IIの回路から独立しており、完成後の半導体装置では浮遊電位となる。
【0059】
なお、補助導電性モニターパターン42bは、オーバーラップ領域Aをまたがないように、第1サブフィールドSF1に対応する領域と、第2サブフィールドSF2に対応する領域のそれぞれに収まるように形成され、設計上はモニターパターン22と同じ平面レイアウトを有する。
【0060】
また、導電性モニターパターン42aと補助導電性モニターパターン43aのそれぞれの始点と終点には、後述の検査で使用される導電性試験パッド42pが設けられる。
【0061】
ここで、導電性モニターパターン42aは、分割露光の際のショットの繋ぎ目に位置しており、各ショットが二重露光されるオーバーラップ部Aにおいてその形状が変動しやすく、該オーバーラップ部Aにおいて図示のように幅狭部42nが形成されることがある。
【0062】
図4(a)で説明したように、本実施形態では分割線Dを境にしてモニターパターン22を分割したので、複数の幅狭部42nは、分割線Dに対応した仮想線(繋ぎ線)VL上に位置するように形成される。
【0063】
また、同じ理由により、デバイス領域IIに形成された配線42cにも、仮想線VLに沿って幅狭部42nが形成され得る。
【0064】
これに対し、補助導電性モニターパターン42bは、ショットの繋ぎ目に位置しておらず、仮想線(繋ぎ線)VLと交差していないので、上記のような幅狭部は形成されない。
【0065】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0066】
(4)半導体装置の検査方法について
次に、上記のように製造された半導体装置の検査方法について説明する。その検査方法には次の二通りの方法がある。いずれの方法も、半導体装置が完成する前の早期の段階、例えば、図21に示すように、導電性モニターパターン42aの上に別の層間絶縁膜90を形成する前に行うのが好ましい。
【0067】
第1例
図11は、本例に係る検査方法について説明するための平面図である。
【0068】
本例では、導電性モニターパターン42aのみを用いて検査を行い、補助導電性モニターパターン42bは使用しない。
【0069】
検査に際しては、導電性モニターパターン42aの始点と終点に設けられた導電性試験パッド42pにプローブ51、52を当接させる。次いで、これらのプローブ51、52の間に試験電流Iを流し、導電性モニターパターン42aにおける電圧降下ΔVを計測する。そして、試験電流Iと電圧降下ΔVから導電性モニターパターン42aの抵抗値Rを求める。
【0070】
この抵抗値Rが予め定めておいた基準値R0よりも大きいと、導電性モニターパターン42aの幅狭部42nが許容範囲を超えて狭くなっており、オーバーラップ部Aにおける配線42cの抵抗値も設計上の許容範囲を超えて高くなっていると推測できる。
【0071】
そこで、本例では、抵抗値Rが基準値R0よりも大きい場合には、最終的に得られる半導体装置が不良になると判断する。
【0072】
一方、この抵抗値Rが基準値R0以下である場合には、オーバーラップ部Aにおける配線42cの変形に起因した不良は発生しないと判断する。
【0073】
例えば、導電性モニターパターン42aの線幅が0.35μmの場合、プローブ51、52のそれぞれの電位が3V、2.9Vで上記の電圧降下ΔVが0.1Vとなり、抵抗値Rが数Ω程度の場合には不良が発生しないと判断する。
【0074】
このような検査は、導電性モニターパターン42aを形成した時点で、ウエハレベルで行うことができる。そのため、製品として出荷される直前の半導体装置に対して行われる電気的試験まで待たなくても、分割露光に起因した不良があるかどうかを製造工程の早い段階で簡便に発見することができる。
【0075】
しかも、本実施形態では、導電性モニターパターン42aを蛇行させることにより、導電性モニターパターン42aを仮想線VLと複数の点で交わるようにしたので、導電性モニターパターン42aに複数の幅狭部42nが形成され得るようになる。そのため、幅狭部42nにおける導電性モニターパターン42aの変形の度合いを抵抗値Rに高い感度で反映させることが可能となり、半導体装置が不良になるかどうかの判断の精度を高くすることができる。
【0076】
第2例
図12は、本例に係る検査方法について説明するための平面図である。
【0077】
本例では、導電性モニターパターン42aと補助導電性モニターパターン42bの両方を用いて検査を行う。
【0078】
検査に際しては、第1例と同様にプローブ51、52を用いることにより、導電性モニターパターン42aの抵抗値R1と、補助導電性モニターパターン42bの抵抗値R2とを求める。
【0079】
既述のように、補助導電性モニターパターン42bには幅狭部が形成されていないので、補助導電性モニターパターン42bの抵抗値R2は幅狭部がない場合の基準抵抗値として使用し得る。
【0080】
そこで、本例では、その抵抗値R2を基準抵抗値として用い、抵抗値R1、R2を比較して差R1−R2が許容値ΔRよりも大きい場合には、オーバーラップ部Aにおける配線42cの変形が原因で最終的に得られる半導体装置が不良になると判断する。
【0081】
一方、上記の差R1−R2が許容値ΔR以下の場合には、半導体装置は不良にならないと判断する。
【0082】
本例でも、各導電性モニターパターン42a、42bを形成した時点でウエハレベルで検査を行うことができるので、分割露光が原因で発生する不良を製造工程の早い段階で発見することができる。
【0083】
(5)変形例について
上記した実施形態では、導電性モニターパターン42aの抵抗を測定することで半導体装置の不良を発見するようにしたが、本発明はこれに限定されず、以下のようにして積層された導電パターンと導電性プラグを合わせた抵抗を測定するようにしてもよい。
【0084】
図13〜図15は本変形例に係る半導体装置の製造途中の断面図であり、図16〜図19はその平面図である。
【0085】
この半導体装置を形成するには、既述の図6(a)の工程に従うことにより、図13(a)に示すように、シリコン基板30の上方に層間絶縁膜41を形成する。
【0086】
そして、図6(b)〜図8で説明した導電性モニターパターン42aと配線42cの形成工程と同じ工程を行うことにより、空き領域Iとデバイス領域IIのそれぞれにおける層間絶縁膜41の上に、分割露光を用いたパターニングで下層導電パターン61aと下層配線61cとを形成する。
【0087】
図16は、この工程を終了した後の平面図である。これに示されるように、分割露光のオーバーラップ領域A1では、二重露光によるオーバードーズに起因した幅狭部61nが下層導電パターン61aや下層配線61cに形成されることがある。
【0088】
次に、図13(b)に示す断面構造を得るまでの工程について説明する。
【0089】
まず、下層導電パターン61aと下層配線61cのそれぞれの上にCVD法により層間絶縁膜62として例えば酸化シリコン膜を形成する。次いで、分割露光を用いたフォトリソグラフィとエッチングによりこの層間絶縁膜62をパターニングし、下層導電パターン61aと下層配線61cのそれぞれの上にホール62aを形成する。
【0090】
そして、ホール62a内と層間絶縁膜62のそれぞれの上に、スパッタ法によりグルー膜として例えば窒化チタン膜を形成した後、そのグルー膜の上にCVD法で例えばタングステン膜を形成し、ホール62aをタングステン膜で完全に埋め込む。その後に、層間絶縁膜62上の余分なグルー膜とタングステン膜とをCMP(Chemical Mechanical Polishing)法により研磨して除去し、これらの膜をホール62a内に導電性プラグ63として残す。
【0091】
図17は、この工程を終了した後の平面図である。
【0092】
ホール62aは分割露光により形成されるが、分割露光のオーバーラップ領域A2にホール62aは位置していないので、オーバードーズ等に起因した変形はホール62aには発生しない。
【0093】
次に、図14に示すように、下層導電パターン61aや下層配線61cと同様に、図6(b)〜図8の工程に従って、空き領域Iとデバイス領域IIのそれぞれにおける層間絶縁膜62の上に、分割露光を用いたパターニングで上層導電パターン64aと上層配線64cとを形成する。
【0094】
本例では、このようにして空き領域Iに形成された下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aの積層体が検査対象の導電性モニターパターン90となる。
【0095】
なお、この例では、下層導電パターン61aと上層導電パターン64aの両方を、分割露光を用いたパターニングで形成したが、これらのうちの一方のみに対して分割露光を採用するようにしてもよい。
【0096】
図18は、この工程を終了した後の平面図である。
【0097】
同図に示されるように、本工程の分割露光のオーバーラップ領域A3では、オーバードーズ等によって上層導電パターン64aや上層配線64cが変形し、これらに幅狭部64nが形成されることがある。
【0098】
次いで、図15に示すように、既述の層間絶縁膜62と導電性プラグ63の形成方法と同じ方法を用いて、上層導電パターン64aと上層配線64cのそれぞれの上に層間絶縁膜67と導電性プラグ68とを形成する。
【0099】
更に、層間絶縁膜67と導電性プラグ68のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングすることにより、空き領域Iに第1、第2導電性試験パッド70p、70qを形成すると共に、デバイス領域IIに最終配線70cを形成する。
【0100】
ここまでの工程により、本例に係る半導体装置の基本構造が完成する。
【0101】
図19は、その半導体装置の平面図である。
【0102】
これに示されるように、空き領域Iでは、第1、第2導電性試験パッド70p、70qがそれぞれ二つずつ形成される。
【0103】
本例では、下層(導電パターン41aと配線41b)の形成工程、ホール62aの形成工程、上層(導電パターン61aと配線61b)、及び最終層(第1、第2導電性試験パッド70p、70qと配線70c)の形成工程の全てにおいて、分割露光を用いたパターニングが行われる。そして、各パターニングでは、各々のオーバーラップ領域A1〜A4が一致するように分割露光が行われる。
【0104】
図20は、この半導体装置の検査方法について説明するための平面図である。
【0105】
検査に際しては、図示のように、二つの第1導電性試験パッド70pのうちの一つにプローブ51を当接させると共に、第2導電性試験パッド70qのうちの一つにプローブ52を当接させ、これらのプローブ51、52の間に試験電流を流す。
【0106】
その試験電流Iは、導電性モニターパターン90を構成する下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aを順に流れ、試験電流Iがこれらの要素を流れたことに伴う電圧降下ΔVがプローブ51、52の間に発生する。
【0107】
本例では、その電圧降下ΔVと試験電流Iとに基づいて、下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aの全てを合わせた抵抗値Rを求める。
【0108】
その抵抗値Rには、下層導電パターン61aと上層導電パターン64aのそれぞれの幅狭部61n、64nに起因する抵抗の他に、導電性プラグ63のコンタクト抵抗も含まれる。
【0109】
よって、本発明では、抵抗値Rが基準値R0よりも大きい場合、幅狭部61n、64nが原因で発生する不良の他に、導電性プラグ63のコンタクト抵抗が高いことで発生する不良も早期に発見することができる。
【0110】
また、抵抗値Rが基準値R0以下の場合には、幅狭部61n、64nとコンタクト抵抗が原因で半導体装置が不良になることはないと判断できる。また、繋ぎ位置に配置されたデバイスの電気特性に影響を及ぼすような位置ずれが発生していないことも確認できる。
【0111】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記では配線42cと同じ層に導電性モニターパターン42aを形成したが、これに代えて、ゲート電極34と同じ層に導電性モニターパターンを形成し、分割露光に起因したゲート電極34の不良を発見するようにしてもよい。
【0112】
また、絶縁膜に配線溝を形成し、該配線溝内に銅等の配線材料を埋め込んで配線を形成するダマシンプロセスに本発明を適用してもよい。以下に、そのダマシンプロセスについて、図22及び図23を参照しながら説明する。
【0113】
まず、既述の図6(a)の工程を行った後、図22(a)に示すように、層間絶縁膜41と導電性プラグ39のそれぞれの上に、エッチングストッパ膜80として窒化シリコン膜をCVD法により形成する。
【0114】
更に、そのエッチングストッパ膜80の上に、後で配線が埋め込まれる絶縁膜81として、CVD法により酸化シリコン膜を形成する。
【0115】
そして、図6(b)〜図7(b)で説明した工程に従い、その絶縁膜81の上にレジストパターン44を形成する。
【0116】
次いで、図22(b)に示すように、レジストパターン44をマスクにしてエッチングストッパ膜80と絶縁膜81とをドライエッチングすることにより、レジストパターン44の窓の下のこれらの膜に溝81aを形成する。
【0117】
そのドライエッチングは2ステップで行われ、第1のステップではエッチングストッパ膜80の表面上でエッチングが停止するように、絶縁膜81を選択的にエッチングする。そして、第2のステップでは、エッチングストッパ膜80をエッチングする。
【0118】
その後に、レジストパターン44は除去される。
【0119】
次に、図23(a)に示すように、溝81a内と絶縁膜81の上面に、スパッタ法によりバリアメタル膜83として窒化タンタル膜を形成する。
【0120】
更に、このバリアメタル膜83の上に電解めっきにより導電膜85として銅膜を形成し、その導電膜85で溝81aを完全に埋め込む。
【0121】
その後に、図23(b)に示すように、絶縁膜81の上の余分なバリアメタル膜83と導電膜85とをCMP法により研磨する。これにより、空き領域Iにおける溝85aにモニターパターン22(図3参照)に対応した導電性モニターパターン85aが形成されると共に、デバイス領域IIにおける溝85aに配線85cが形成される。
【0122】
以上により、ダマシンプロセスによる配線の形成が終了する。
【0123】
図24は、この工程を終了後の平面図である。
【0124】
図24に示されるように、空き領域Iには、導電性モニターパターン85aと同じ形成方法により補助導電性モニターパターン85bも形成される。そして、これらの導電性モニターパターン85a、85bのそれぞれの始点と終点には、検査で使用される導電性試験パッド85pが設けられる。
【0125】
このようなダマシン法で形成された導電性モニターパターン85a、85bでも、図11又は図12で説明した検査方法に従って検査を行うことにより、最終的に完成する半導体装置が不良になるかどうかを判断することができる。
【0126】
以下に、本発明の特徴を付記する。
【0127】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【0128】
(付記2) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッチングして、前記絶縁膜に溝を形成する工程と、
を前記溝に導電膜を形成することにより前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【0129】
(付記3) 前記電気特性は、前記導電性モニターパターンの抵抗値であることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0130】
(付記4) 前記導電性モニターパターンは、帯状パターンを有する導電性パターンであり、前記電気特性を測定する工程は、前記導電性モニターパターンの始点と終点の間の抵抗を測定して行われることを特徴とする付記1乃至3のいずれかに記載の半導体装置の製造方法。
【0131】
(付記5) 前記フォトレジストを分割露光する工程は、隣接するショットの一部同士が重なるようにして行われることを特徴とする付記1乃至4のいずれかに記載の半導体装置の製造方法。
【0132】
(付記6) 前記露光用マスクの前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする付記1乃至5に記載の半導体装置の製造方法。
【0133】
(付記7) 前記分割線と前記モニターパターンとが複数の点で交差することを特徴とする付記6に記載の半導体装置の製造方法。
【0134】
(付記8) 前記導電性モニターパターンを形成する工程において、該導電性モニターパターンを前記半導体基板の空き領域に形成すると共に、前記半導体基板のデバイス領域に、前記第1サブフィールドに対応する領域と前記第2サブフィールドに対応する領域の両方にまたがるように、回路を構成する導電パターンを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0135】
(付記9) 前記導電性モニターパターンを形成する工程において、前記第1サブフィールドに対応する領域又は前記第2サブフィールドに対応する領域に収まるように、前記導電性モニターパターンと同じ平面レイアウトを有する補助導電パターンを形成し、
前記導電性モニターパターンの電気特性を測定する工程において、前記導電性モニターパターンと前記補助導電性モニターパターンのそれぞれの抵抗値を比較することを特徴とする付記1乃至8に記載の半導体装置の製造方法。
【0136】
(付記10) 前記導電性モニターパターンとして、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体を使用し、
前記下層導電パターンと前記上層導電パターンの少なくとも一方が、繋ぎ線をまたいで形成されることを特徴とする付記1乃至9に記載の半導体装置の製造方法。
【0137】
(付記11) 前記導電性モニターパターンの前記抵抗値を測定する工程の後、前記導電性モニターパターン上に絶縁膜を形成する工程を有することを特徴とする付記1乃至10に記載の半導体装置の製造方法。
【0138】
(付記12) 分割露光法を用いて形成された半導体装置において、
前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有することを特徴とする半導体装置。
【0139】
(付記13) 前記導電性モニターパターンの平面形状は、蛇行しながら延在し、且つ、前記繋ぎ線と複数の点で交差する帯状であることを特徴とする付記12に記載の半導体装置。
【0140】
(付記14) 帯状の前記前記導電性モニターパターンの始点と終点に導電性試験パッドが設けられたことを特徴とする付記13に記載の半導体装置。
【0141】
(付記15) 前記導電性モニターパターンは、前記半導体基板の空き領域に形成され、前記半導体基板のデバイス領域に形成された回路から独立していることを特徴とする付記11乃至14に記載の半導体装置。
【0142】
(付記16) 前記導電性モニターパターンは、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体で構成されることを特徴とする付記11乃至15に記載の半導体装置。
【0143】
(付記17) 前記導電性モニターパターンと同じ平面レイアウトを有し、前記繋ぎ線と交差しない補助導電性モニターパターンを有することを特徴とする付記11乃至16に記載の半導体装置。
【0144】
(付記18) 第1サブフィールドと第2サブフィールドとが画定された透明基板と、
分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンと、
を有することを特徴とする分割露光用マスク。
【0145】
(付記19) 前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする付記18に記載の分割露光用マスク。
【0146】
(付記20) 前記分割線と前記モニターパターンとが複数の点で交差することを特徴とする付記19に記載の分割露光用マスク。
【図面の簡単な説明】
【0147】
【図1】図1は、分割露光方式について説明するための模式図である。
【図2】図2は、分割露光が原因で変形したデバイスパターンの平面図である。
【図3】図3は、本発明の実施の形態で使用される露光用マスクの平面図である。
【図4】図4(a)は、第1、第2サブフィールドに分けて形成されたモニターパターンを繋げた平面図であり、図4(b)は、第1、第2サブフィールドに分けて形成された実遮光パターンを繋げた平面図である。
【図5】図5は、本発明の実施の形態における露光方法について説明するための模式図である。
【図6】図6(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その1)である。
【図7】図7(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その2)である。
【図8】図8は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その3)である。
【図9】図9は、本発明の実施の形態に係る半導体装置の製造途中の平面図(その1)である。
【図10】図10は、本発明の実施の形態に係る半導体装置の製造途中の平面図(その2)である。
【図11】図11は、本発明の実施の形態の第1例に係る半導体装置の検査方法について説明するための平面図である。
【図12】図12は、本発明の実施の形態の第2例に係る半導体装置の検査方法について説明するための平面図である。
【図13】図13(a)、(b)は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その1)である。
【図14】図14は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その2)である。
【図15】図15は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その3)である。
【図16】図16は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その1)である。
【図17】図17は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その2)である。
【図18】図18は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その3)である。
【図19】図19は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その4)である。
【図20】図20は、本発明の実施の形態の変形例に係る半導体装置の検査方法について説明するための平面図である。
【図21】図21は、導電性モニターパターンの上に別の層間絶縁膜を形成した場合の断面図である。
【図22】図22は、ダマシンプロセスについて説明するための断面図(その1)である。
【図23】図23は、ダマシンプロセスについて説明するための断面図(その2)である。
【図24】図24は、ダマシンプロセスにより得られた導電性モニターパターンの平面図である。
【符号の説明】
【0148】
1…半導体基板、2…デバイスパターン、2n…細幅部、10…透明基板、11…遮光パターン、21…透明基板、22…モニターパターン、23…遮光帯、24…実遮光パターン、25…スクライブ領域、26…補助モニターパターン、30…シリコン基板、31…素子分離絶縁膜、32…pウェル、33…ゲート絶縁膜、34…ゲート電極、36…絶縁性サイドウォール、37…ソース/ドレイン領域、38…金属シリサイド膜、39…導電性プラグ、40…カバー絶縁膜、41…層間絶縁膜、41a…コンタクトホール、42…導電膜、42a…導電性モニターパターン、42b…補助導電性モニターパターン、42c…配線、42p…導電性試験パッド、43…フォトレジスト、43a〜43c…第1〜第3潜像、44…レジストパターン、51、52…プローブ、61a…下層導電パターン、61c…下層配線、62…層間絶縁膜、62a…ホール、63…導電性プラグ、64a…上層導電パターン、64c…上層配線、67…層間絶縁膜、70c…最終配線、70p、70q…第1、第2導電性試験パッド、80…エッチングストッパ膜、81…絶縁膜、81a…溝、83…バリアメタル膜、85…導電膜、85a…導電性モニターパターン、85b…補助導電性モニターパターン、85c…配線、A…オーバーラップ領域、SF1、SF2…第1、第2サブフィールド、SR…ショット領域、CR…チップ領域。
【技術分野】
【0001】
本発明は、半導体装置とその製造方法、及び分割露光用マスクに関する。
【背景技術】
【0002】
LSI等の半導体装置の製造工程では、フォトレジストを露光してレジストパターンを形成し、そのレジストパターンをマスクにして膜をエッチングすることにより、所望の形状のデバイスパターンを形成する。
【0003】
その露光工程では、半導体基板のチップ領域を1ショットで露光する一括転写方式の他に、複数のショットを繋いでチップ領域を露光する分割露光方式がある。その分割露光方式には、表示用デバイス等のようにチップサイズがショット領域よりも大きい場合でも露光を行うことができるという利点がある。
【0004】
図1は、分割露光方式について説明するための模式図である。
【0005】
分割露光用マスク12は、第1、第2サブフィールドSF1、SF2とが画定された透明基板10の上に、遮光パターン11を各フィールドSF1、SF2に分けて形成してなる。
【0006】
そして、オーバーラップ部Aにおいて各フィールドSF1、SF2が重なるようにこれらのフィールドSF1、SF2を別々のショットで露光することにより、デバイスパターン2に相当する像を半導体基板1の上に投影する。このようにオーバーラップ部Aを設けることにより、フィールドSF1、SF2のそれぞれに対応するショット領域S1、S2の間に隙間が発生するのが防止され、その隙間においてデバイスパターン2が途切れるのを防ぐことができる。フィールドSF1、SF2を繋いで形成する分割露光におけるデバイスパターン2の繋ぎ部分を、本明細書においては繋ぎ線と呼ぶ。
【0007】
ここで、ショット領域S1、S2が位置ずれをしていると、デバイスパターン2の形状が変形してしまう。また、位置ずれがない場合でも、オーバーラップ領域Aではフォトレジストが二回露光されるため、レジストパターンの線幅が変動し、他の部分と比較してデバイスパターン2の形状が変形し易い。
【0008】
図2は、このようにして変形したデバイスパターン2の平面図である。
【0009】
この例では、ポジ型フォトレジストを露光した場合が想定されており、オーバーラップ領域Aにおける露光量がオーバードーズとなってレジストパターンの線幅が細くなり、デバイスパターン2に図示のような細幅部2nが形成されている。
【0010】
デバイスパターン2が配線の場合、このように変形していると配線抵抗が上昇し、半導体装置が不良になる等の問題を引き起こす。
【0011】
そのため、分割露光方式では、オーバーラップ領域Aにおけるデバイスパターン2の変形をモニターし、その変形が半導体装置を不良にする程度に大きなものであるかどうかを判断する必要がある。そして、半導体装置が不良になると判断された場合には、露光量を補正する等して、デバイスパターン2の変形が小さくなるようにしていた。
【0012】
しかしながら、このように補正をしても、オーバーラップ領域Aの露光量が他の領域よりもオーバードーズになることは避けられないので、デバイスパターン2の変形を完全になくすことはできない。また、分割露光において生じる位置ずれによっても、繋ぎ部分においてデバイスパターン2の変形が生じることがある。しかし、実際には、完成した半導体装置に対する電気的試験において不良と判断されるまで、デバイスパターン2に変形があるかどうかは分からない。
【0013】
また、特許文献1では、デバイスパターンの変形を観察することにより半導体装置の検査を行っているが、これでは検査工程の分だけ半導体装置の製造工程が長引いてしまう。
【特許文献1】特開2005−285894号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明の目的は、分割露光に起因した不良を早期に簡便に発見することが可能な半導体装置とその製造方法、及び分割露光用マスクを提供することにある。
【課題を解決するための手段】
【0015】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に導電膜を形成する工程と、前記導電膜の上にフォトレジストを塗布する工程と、第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、前記フォトレジストを現像してレジストパターンにする工程と、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、前記導電性モニターパターンの電気特性を測定するする工程とを有する半導体装置の製造方法が提供される。
【0016】
また、本発明の別の観点によれば、分割露光法を用いて形成された半導体装置において、前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有する半導体装置が提供される。
【0017】
更に、本発明の他の観点によれば、第1サブフィールドと第2サブフィールドとが画定された透明基板と、分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンとを有する分割露光用マスクが提供される。
【0018】
次に、本発明の作用について説明する。
【0019】
本発明に係る半導体装置の製造方法では、モニターパターンが第1サブフィールドと第2サブフィールドとに分けて形成された露光用マスクを用い、モニターパターンに対応した導電性モニターパターンを形成する。その導電性モニターパターンは、配線等のデバイスパターンと同様に、分割露光の際に各ショットが重複するオーバーラップ領域(繋ぎ領域)において、オーバードーズ等によってその平面形状が変形することがある。
【0020】
導電性モニターパターンの変形の度合いは、繋ぎ領域に形成された導電性モニターの電気特性、例えばその抵抗値に反映されるので、デバイスパターンの過度な変形によって半導体装置が不良になるかどうかを導電性モニターパターンの抵抗値に基づいて判断することができる。
【0021】
このような判断は、半導体装置が完成する前に、導電性モニターパターンの抵抗値を測定するだけで行うことができるので、本発明では半導体装置の製造工程の早い段階で不良を簡便に発見することが可能となる。
【0022】
またモニターパターンとしては、始点から終点に蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割されたモニターパターンの一方が第1サブフィールドに形成され、他方が第2サブフィールドに形成されたものを採用するのが好ましい。
【0023】
その場合、分割線とモニターパターンとが複数の点で交差するようにすることで、幅狭部等の変形部が導電性モニターパターンに複数形成され得るようになる。そのため、変形部における導電性モニターパターンの変形の度合いを抵抗値に高い感度で反映させることが可能となり、半導体装置が不良になるかどうかの判断の精度を高くすることができる。
【0024】
また、下層導電パターン、導電性プラグ、及び上層導電性プラグをこの順に形成し、これらの積層体を導電性モニターパターンとしてもよい。その導電性モニターパターンの抵抗値には、導電性プラグのコンタクト抵抗も含まれるので、分割露光のオーバーラップ領域で発生するデバイスパターンの変形が原因となる不良の他に、導電性プラグのコンタクト抵抗が高いことで発生する不良も発見することができる。
【発明の効果】
【0025】
本発明によれば、第1、第2サブフィールドに分割して形成されたモニターパターンを用い、そのモニターパターンに対応する導電性モニターパターンの電気特性、例えば抵抗値に基づいて半導体装置が不良になるかどうかを早期に判断することができる。
【発明を実施するための最良の形態】
【0026】
(1)露光用マスクについて
図3は、本実施形態で使用される分割露光用マスクの平面図である。
【0027】
その分割露光用マスク20は、石英基板等の透明基板21の上にクロム膜等で構成される遮光帯23を有する。そして、遮光帯23の開口によって画定される第1、第2サブフィールドSF1、SF2には、クロム膜等の遮光膜よりなるモニターパターン22と補助モニターパターン26とが形成される。
【0028】
また、各サブフィールドSF1、SF2において、スクライブ領域25よりも内側の部分には、配線等の実パターンに対応した実遮光パターン24がパターン22、26から離れて形成される。
【0029】
図4(a)は、第1、第2サブフィールドSF1、SF2に分けて形成されたモニターパターン22を繋げた平面図である。
【0030】
これに示されるように、モニターパターン22は、始点Sから終点Eに蛇行しながら延在する帯状の平面形状を有する。そして、分割線Dを境にして分割されたモニターパターン22の一方が第1サブフィールドSF1に形成され、他方が第2サブフィールドSF2に形成される。
【0031】
分割線Dによるモニターパターン22の分割の仕方は特に限定されないが、本実施形態では、図示のように分割線Dがモニターパターン22と複数の点Pにおいて交差するようにモニターパターン22を分割する。
【0032】
一方、図4(b)は、第1、第2サブフィールドSF1、SF2に分けて形成された実遮光パターン24を繋げた平面図である。この例では、実遮光パターン24は、配線に対応した帯状の平面形状を有する。
【0033】
(2)露光方法について
次に、上記した分割露光用マスク20を用いた露光方法について、図5を参照しながら説明する。図5は、本実施形態に係る露光方法について説明するための模式図である。
【0034】
本実施形態では、ステッパ等の露光装置に分割露光用マスク20をセットし、ショット領域SRをずらしながら、第1、第2サブフィールドSF1、SF2に分けて形成されたモニターパターン22の像同士が繋がるようにフォトレジスト41に対して分割露光を行う。このとき、隣接するショット領域SRの間においてデバイスパターンが途切れるのを防止するために、隣接するショット領域SRの一部同士をオーバーラップ領域(繋ぎ領域)Aにおいて重ねながら露光をする。
【0035】
このような分割露光により、一つのチップ領域CRのフォトレジスト43には、オーバーラップ領域Aにおいて繋がれたモニターパターン22に対応した第1潜像43aが形成される。
【0036】
また、その第1潜像43aの横には、補助モニターパターン26に対応した第2潜像43bが形成される。
【0037】
そして、シリコン基板30のデバイス領域には、オーバーラップ領域Aにおいて繋がれた実遮光パターン24に対応した第3潜像43cが形成される。
【0038】
本例に係る分割露光では、このように複数のショットを行うことにより、一つのチップ領域CRにおけるフォトレジスト43を露光する。
【0039】
(3)半導体装置の製造方法について
次に、上記した露光方法を用いて半導体装置を製造する方法について説明する。本明細においては、導電層からなるモニターパターンの形成方法として、アルミニウム等の導電層を堆積後、エッチングによって導電パターンを形成する場合を例に説明するが、モニターパターンはこの方法によって形成する場合に限定されない。例えば、絶縁膜に形成された溝内にCu等の導電層をCMP(Chemical Mechanical polishing)によって埋め込み形成する方法を用いてもよい。
【0040】
図6〜図8は、本実施形態に係る半導体装置の製造途中の断面図であり、図9及び図10はその平面図である。
【0041】
なお、これらの図では、半導体装置の空き領域Iと、回路が形成されるデバイス領域IIとを併記してある。
【0042】
最初に、図6(a)に示す断面構造を得るまでの工程について説明する。
【0043】
まず、p型のシリコン基板30に形成された素子分離溝に素子分離絶縁膜31を埋め込み、STI(Shallow Trench Isolation)による素子分離構造を作製する。次いで、シリコン基板30の所定の深さにpウェル32を形成した後、ゲート絶縁膜33とゲート電極34とをこの順にシリコン基板30上に形成する。
【0044】
そして、シリコン基板30の上側全面に酸化シリコン膜等の絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極34の横に絶縁性サイドウォール36として残す。その後に、ゲート電極34の側方のシリコン基板30にn型不純物をイオン注入することによりソース/ドレイン領域37を形成する。そのソース/ドレイン領域37は、チタンシリサイド膜等の金属シリサイド膜38により低抵抗化される。
【0045】
以上により、シリコン基板1の活性領域に、ゲート電極34やソース/ドレイン領域37等によって構成されるMOSトランジスタTRが形成されたことになる。
【0046】
次いで、シリコン基板1の上側全面にCVD(Chemical Vapor Deposition)法によりカバー絶縁膜40と層間絶縁膜41とを順に形成する。このうち、カバー絶縁膜40は例えば厚さ約200nmの窒化シリコン膜よりなり、層間絶縁膜41は例えば厚さ約800nmの酸化シリコン膜よりなる。
【0047】
そして、これらの絶縁膜40、41をパターニングしてコンタクトホール41aを形成した後、タングステンを主にして構成される導電性プラグ39をそのコンタクトホール41a内に形成する。
【0048】
次に、図6(b)に示すように、層間絶縁膜41と導電性プラグ39のそれぞれの上に、導電膜42としてスパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、窒化チタン膜(膜厚150nm)、銅含有アルミニウム膜(膜厚550nm)、チタン膜(膜厚5nm)、及び窒化チタン膜(膜厚150nm)をこの順に形成してなる。
【0049】
その後、導電膜42の上にポジ型のフォトレジスト43を塗布する。
【0050】
次に、図7(a)に示すように、既述の分割露光用マスク20を用いてフォトレジスト43に対して分割露光を行う。その分割露光の方法は、図5で説明したのと同じなので、ここでは省略する。
【0051】
図9は、その分割露光を終えた後の平面図である。これに示されるように、この分割露光によって、空き領域Iにおけるフォトレジスト43には、モニターパターン22に対応した形状の第1潜像43aと、補助モニターパターン26に対応した第2潜像43bが形成される。
【0052】
一方、デバイス領域IIにおけるフォトレジスト43には、実遮光パターン24に対応した第3潜像43cが形成される。
【0053】
続いて、図7(b)に示すように、フォトレジスト43を現像することにより、第1〜第3潜像43a〜43c以外のフォトレジスト43を除去し、これらの潜像で構成されるレジストパターン44を形成する。
【0054】
続いて、図8に示すように、このレジストパターン44をマスクにして導電膜42をドライエッチングする。その後に、レジストパターン44は除去される。
【0055】
図10は、この工程を終了した後の平面図である。
【0056】
これに示されるように、デバイス領域IIには、分割露光用マスク20の実遮光パターン24に対応した配線(導電パターン)42cが形成される。その配線42cは、MOSトランジスタTR(図6(a)参照)と共に、デバイス領域IIにおける回路を構成する。
【0057】
なお、図4(b)に示したように、実遮光パターン24は分割線Dを境にして第1、第2サブフィールドSF1、SF2に形成されているため、実遮光パターン24に対応する配線42cも、層間絶縁膜41上において、第1サブフィールドSF1に対応する領域(オーバーラップ領域Aよりも右側の領域)と第2サブフィールドSF2に対応する領域(オーバーラップ領域Aよりも左側の領域)の両方にまたがるように形成される。
【0058】
一方、空き領域Iには、分割露光用マスク20のモニターパターン22と補助モニターパターン26のそれぞれに対応するように、導電性モニターパターン42aと補助導電性モニターパターン42bが形成される。これらのモニターパターン42a、42bは、デバイス領域IIの回路から独立しており、完成後の半導体装置では浮遊電位となる。
【0059】
なお、補助導電性モニターパターン42bは、オーバーラップ領域Aをまたがないように、第1サブフィールドSF1に対応する領域と、第2サブフィールドSF2に対応する領域のそれぞれに収まるように形成され、設計上はモニターパターン22と同じ平面レイアウトを有する。
【0060】
また、導電性モニターパターン42aと補助導電性モニターパターン43aのそれぞれの始点と終点には、後述の検査で使用される導電性試験パッド42pが設けられる。
【0061】
ここで、導電性モニターパターン42aは、分割露光の際のショットの繋ぎ目に位置しており、各ショットが二重露光されるオーバーラップ部Aにおいてその形状が変動しやすく、該オーバーラップ部Aにおいて図示のように幅狭部42nが形成されることがある。
【0062】
図4(a)で説明したように、本実施形態では分割線Dを境にしてモニターパターン22を分割したので、複数の幅狭部42nは、分割線Dに対応した仮想線(繋ぎ線)VL上に位置するように形成される。
【0063】
また、同じ理由により、デバイス領域IIに形成された配線42cにも、仮想線VLに沿って幅狭部42nが形成され得る。
【0064】
これに対し、補助導電性モニターパターン42bは、ショットの繋ぎ目に位置しておらず、仮想線(繋ぎ線)VLと交差していないので、上記のような幅狭部は形成されない。
【0065】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0066】
(4)半導体装置の検査方法について
次に、上記のように製造された半導体装置の検査方法について説明する。その検査方法には次の二通りの方法がある。いずれの方法も、半導体装置が完成する前の早期の段階、例えば、図21に示すように、導電性モニターパターン42aの上に別の層間絶縁膜90を形成する前に行うのが好ましい。
【0067】
第1例
図11は、本例に係る検査方法について説明するための平面図である。
【0068】
本例では、導電性モニターパターン42aのみを用いて検査を行い、補助導電性モニターパターン42bは使用しない。
【0069】
検査に際しては、導電性モニターパターン42aの始点と終点に設けられた導電性試験パッド42pにプローブ51、52を当接させる。次いで、これらのプローブ51、52の間に試験電流Iを流し、導電性モニターパターン42aにおける電圧降下ΔVを計測する。そして、試験電流Iと電圧降下ΔVから導電性モニターパターン42aの抵抗値Rを求める。
【0070】
この抵抗値Rが予め定めておいた基準値R0よりも大きいと、導電性モニターパターン42aの幅狭部42nが許容範囲を超えて狭くなっており、オーバーラップ部Aにおける配線42cの抵抗値も設計上の許容範囲を超えて高くなっていると推測できる。
【0071】
そこで、本例では、抵抗値Rが基準値R0よりも大きい場合には、最終的に得られる半導体装置が不良になると判断する。
【0072】
一方、この抵抗値Rが基準値R0以下である場合には、オーバーラップ部Aにおける配線42cの変形に起因した不良は発生しないと判断する。
【0073】
例えば、導電性モニターパターン42aの線幅が0.35μmの場合、プローブ51、52のそれぞれの電位が3V、2.9Vで上記の電圧降下ΔVが0.1Vとなり、抵抗値Rが数Ω程度の場合には不良が発生しないと判断する。
【0074】
このような検査は、導電性モニターパターン42aを形成した時点で、ウエハレベルで行うことができる。そのため、製品として出荷される直前の半導体装置に対して行われる電気的試験まで待たなくても、分割露光に起因した不良があるかどうかを製造工程の早い段階で簡便に発見することができる。
【0075】
しかも、本実施形態では、導電性モニターパターン42aを蛇行させることにより、導電性モニターパターン42aを仮想線VLと複数の点で交わるようにしたので、導電性モニターパターン42aに複数の幅狭部42nが形成され得るようになる。そのため、幅狭部42nにおける導電性モニターパターン42aの変形の度合いを抵抗値Rに高い感度で反映させることが可能となり、半導体装置が不良になるかどうかの判断の精度を高くすることができる。
【0076】
第2例
図12は、本例に係る検査方法について説明するための平面図である。
【0077】
本例では、導電性モニターパターン42aと補助導電性モニターパターン42bの両方を用いて検査を行う。
【0078】
検査に際しては、第1例と同様にプローブ51、52を用いることにより、導電性モニターパターン42aの抵抗値R1と、補助導電性モニターパターン42bの抵抗値R2とを求める。
【0079】
既述のように、補助導電性モニターパターン42bには幅狭部が形成されていないので、補助導電性モニターパターン42bの抵抗値R2は幅狭部がない場合の基準抵抗値として使用し得る。
【0080】
そこで、本例では、その抵抗値R2を基準抵抗値として用い、抵抗値R1、R2を比較して差R1−R2が許容値ΔRよりも大きい場合には、オーバーラップ部Aにおける配線42cの変形が原因で最終的に得られる半導体装置が不良になると判断する。
【0081】
一方、上記の差R1−R2が許容値ΔR以下の場合には、半導体装置は不良にならないと判断する。
【0082】
本例でも、各導電性モニターパターン42a、42bを形成した時点でウエハレベルで検査を行うことができるので、分割露光が原因で発生する不良を製造工程の早い段階で発見することができる。
【0083】
(5)変形例について
上記した実施形態では、導電性モニターパターン42aの抵抗を測定することで半導体装置の不良を発見するようにしたが、本発明はこれに限定されず、以下のようにして積層された導電パターンと導電性プラグを合わせた抵抗を測定するようにしてもよい。
【0084】
図13〜図15は本変形例に係る半導体装置の製造途中の断面図であり、図16〜図19はその平面図である。
【0085】
この半導体装置を形成するには、既述の図6(a)の工程に従うことにより、図13(a)に示すように、シリコン基板30の上方に層間絶縁膜41を形成する。
【0086】
そして、図6(b)〜図8で説明した導電性モニターパターン42aと配線42cの形成工程と同じ工程を行うことにより、空き領域Iとデバイス領域IIのそれぞれにおける層間絶縁膜41の上に、分割露光を用いたパターニングで下層導電パターン61aと下層配線61cとを形成する。
【0087】
図16は、この工程を終了した後の平面図である。これに示されるように、分割露光のオーバーラップ領域A1では、二重露光によるオーバードーズに起因した幅狭部61nが下層導電パターン61aや下層配線61cに形成されることがある。
【0088】
次に、図13(b)に示す断面構造を得るまでの工程について説明する。
【0089】
まず、下層導電パターン61aと下層配線61cのそれぞれの上にCVD法により層間絶縁膜62として例えば酸化シリコン膜を形成する。次いで、分割露光を用いたフォトリソグラフィとエッチングによりこの層間絶縁膜62をパターニングし、下層導電パターン61aと下層配線61cのそれぞれの上にホール62aを形成する。
【0090】
そして、ホール62a内と層間絶縁膜62のそれぞれの上に、スパッタ法によりグルー膜として例えば窒化チタン膜を形成した後、そのグルー膜の上にCVD法で例えばタングステン膜を形成し、ホール62aをタングステン膜で完全に埋め込む。その後に、層間絶縁膜62上の余分なグルー膜とタングステン膜とをCMP(Chemical Mechanical Polishing)法により研磨して除去し、これらの膜をホール62a内に導電性プラグ63として残す。
【0091】
図17は、この工程を終了した後の平面図である。
【0092】
ホール62aは分割露光により形成されるが、分割露光のオーバーラップ領域A2にホール62aは位置していないので、オーバードーズ等に起因した変形はホール62aには発生しない。
【0093】
次に、図14に示すように、下層導電パターン61aや下層配線61cと同様に、図6(b)〜図8の工程に従って、空き領域Iとデバイス領域IIのそれぞれにおける層間絶縁膜62の上に、分割露光を用いたパターニングで上層導電パターン64aと上層配線64cとを形成する。
【0094】
本例では、このようにして空き領域Iに形成された下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aの積層体が検査対象の導電性モニターパターン90となる。
【0095】
なお、この例では、下層導電パターン61aと上層導電パターン64aの両方を、分割露光を用いたパターニングで形成したが、これらのうちの一方のみに対して分割露光を採用するようにしてもよい。
【0096】
図18は、この工程を終了した後の平面図である。
【0097】
同図に示されるように、本工程の分割露光のオーバーラップ領域A3では、オーバードーズ等によって上層導電パターン64aや上層配線64cが変形し、これらに幅狭部64nが形成されることがある。
【0098】
次いで、図15に示すように、既述の層間絶縁膜62と導電性プラグ63の形成方法と同じ方法を用いて、上層導電パターン64aと上層配線64cのそれぞれの上に層間絶縁膜67と導電性プラグ68とを形成する。
【0099】
更に、層間絶縁膜67と導電性プラグ68のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングすることにより、空き領域Iに第1、第2導電性試験パッド70p、70qを形成すると共に、デバイス領域IIに最終配線70cを形成する。
【0100】
ここまでの工程により、本例に係る半導体装置の基本構造が完成する。
【0101】
図19は、その半導体装置の平面図である。
【0102】
これに示されるように、空き領域Iでは、第1、第2導電性試験パッド70p、70qがそれぞれ二つずつ形成される。
【0103】
本例では、下層(導電パターン41aと配線41b)の形成工程、ホール62aの形成工程、上層(導電パターン61aと配線61b)、及び最終層(第1、第2導電性試験パッド70p、70qと配線70c)の形成工程の全てにおいて、分割露光を用いたパターニングが行われる。そして、各パターニングでは、各々のオーバーラップ領域A1〜A4が一致するように分割露光が行われる。
【0104】
図20は、この半導体装置の検査方法について説明するための平面図である。
【0105】
検査に際しては、図示のように、二つの第1導電性試験パッド70pのうちの一つにプローブ51を当接させると共に、第2導電性試験パッド70qのうちの一つにプローブ52を当接させ、これらのプローブ51、52の間に試験電流を流す。
【0106】
その試験電流Iは、導電性モニターパターン90を構成する下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aを順に流れ、試験電流Iがこれらの要素を流れたことに伴う電圧降下ΔVがプローブ51、52の間に発生する。
【0107】
本例では、その電圧降下ΔVと試験電流Iとに基づいて、下層導電パターン61a、導電性プラグ63、及び上層導電パターン64aの全てを合わせた抵抗値Rを求める。
【0108】
その抵抗値Rには、下層導電パターン61aと上層導電パターン64aのそれぞれの幅狭部61n、64nに起因する抵抗の他に、導電性プラグ63のコンタクト抵抗も含まれる。
【0109】
よって、本発明では、抵抗値Rが基準値R0よりも大きい場合、幅狭部61n、64nが原因で発生する不良の他に、導電性プラグ63のコンタクト抵抗が高いことで発生する不良も早期に発見することができる。
【0110】
また、抵抗値Rが基準値R0以下の場合には、幅狭部61n、64nとコンタクト抵抗が原因で半導体装置が不良になることはないと判断できる。また、繋ぎ位置に配置されたデバイスの電気特性に影響を及ぼすような位置ずれが発生していないことも確認できる。
【0111】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記では配線42cと同じ層に導電性モニターパターン42aを形成したが、これに代えて、ゲート電極34と同じ層に導電性モニターパターンを形成し、分割露光に起因したゲート電極34の不良を発見するようにしてもよい。
【0112】
また、絶縁膜に配線溝を形成し、該配線溝内に銅等の配線材料を埋め込んで配線を形成するダマシンプロセスに本発明を適用してもよい。以下に、そのダマシンプロセスについて、図22及び図23を参照しながら説明する。
【0113】
まず、既述の図6(a)の工程を行った後、図22(a)に示すように、層間絶縁膜41と導電性プラグ39のそれぞれの上に、エッチングストッパ膜80として窒化シリコン膜をCVD法により形成する。
【0114】
更に、そのエッチングストッパ膜80の上に、後で配線が埋め込まれる絶縁膜81として、CVD法により酸化シリコン膜を形成する。
【0115】
そして、図6(b)〜図7(b)で説明した工程に従い、その絶縁膜81の上にレジストパターン44を形成する。
【0116】
次いで、図22(b)に示すように、レジストパターン44をマスクにしてエッチングストッパ膜80と絶縁膜81とをドライエッチングすることにより、レジストパターン44の窓の下のこれらの膜に溝81aを形成する。
【0117】
そのドライエッチングは2ステップで行われ、第1のステップではエッチングストッパ膜80の表面上でエッチングが停止するように、絶縁膜81を選択的にエッチングする。そして、第2のステップでは、エッチングストッパ膜80をエッチングする。
【0118】
その後に、レジストパターン44は除去される。
【0119】
次に、図23(a)に示すように、溝81a内と絶縁膜81の上面に、スパッタ法によりバリアメタル膜83として窒化タンタル膜を形成する。
【0120】
更に、このバリアメタル膜83の上に電解めっきにより導電膜85として銅膜を形成し、その導電膜85で溝81aを完全に埋め込む。
【0121】
その後に、図23(b)に示すように、絶縁膜81の上の余分なバリアメタル膜83と導電膜85とをCMP法により研磨する。これにより、空き領域Iにおける溝85aにモニターパターン22(図3参照)に対応した導電性モニターパターン85aが形成されると共に、デバイス領域IIにおける溝85aに配線85cが形成される。
【0122】
以上により、ダマシンプロセスによる配線の形成が終了する。
【0123】
図24は、この工程を終了後の平面図である。
【0124】
図24に示されるように、空き領域Iには、導電性モニターパターン85aと同じ形成方法により補助導電性モニターパターン85bも形成される。そして、これらの導電性モニターパターン85a、85bのそれぞれの始点と終点には、検査で使用される導電性試験パッド85pが設けられる。
【0125】
このようなダマシン法で形成された導電性モニターパターン85a、85bでも、図11又は図12で説明した検査方法に従って検査を行うことにより、最終的に完成する半導体装置が不良になるかどうかを判断することができる。
【0126】
以下に、本発明の特徴を付記する。
【0127】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【0128】
(付記2) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッチングして、前記絶縁膜に溝を形成する工程と、
を前記溝に導電膜を形成することにより前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【0129】
(付記3) 前記電気特性は、前記導電性モニターパターンの抵抗値であることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0130】
(付記4) 前記導電性モニターパターンは、帯状パターンを有する導電性パターンであり、前記電気特性を測定する工程は、前記導電性モニターパターンの始点と終点の間の抵抗を測定して行われることを特徴とする付記1乃至3のいずれかに記載の半導体装置の製造方法。
【0131】
(付記5) 前記フォトレジストを分割露光する工程は、隣接するショットの一部同士が重なるようにして行われることを特徴とする付記1乃至4のいずれかに記載の半導体装置の製造方法。
【0132】
(付記6) 前記露光用マスクの前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする付記1乃至5に記載の半導体装置の製造方法。
【0133】
(付記7) 前記分割線と前記モニターパターンとが複数の点で交差することを特徴とする付記6に記載の半導体装置の製造方法。
【0134】
(付記8) 前記導電性モニターパターンを形成する工程において、該導電性モニターパターンを前記半導体基板の空き領域に形成すると共に、前記半導体基板のデバイス領域に、前記第1サブフィールドに対応する領域と前記第2サブフィールドに対応する領域の両方にまたがるように、回路を構成する導電パターンを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0135】
(付記9) 前記導電性モニターパターンを形成する工程において、前記第1サブフィールドに対応する領域又は前記第2サブフィールドに対応する領域に収まるように、前記導電性モニターパターンと同じ平面レイアウトを有する補助導電パターンを形成し、
前記導電性モニターパターンの電気特性を測定する工程において、前記導電性モニターパターンと前記補助導電性モニターパターンのそれぞれの抵抗値を比較することを特徴とする付記1乃至8に記載の半導体装置の製造方法。
【0136】
(付記10) 前記導電性モニターパターンとして、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体を使用し、
前記下層導電パターンと前記上層導電パターンの少なくとも一方が、繋ぎ線をまたいで形成されることを特徴とする付記1乃至9に記載の半導体装置の製造方法。
【0137】
(付記11) 前記導電性モニターパターンの前記抵抗値を測定する工程の後、前記導電性モニターパターン上に絶縁膜を形成する工程を有することを特徴とする付記1乃至10に記載の半導体装置の製造方法。
【0138】
(付記12) 分割露光法を用いて形成された半導体装置において、
前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有することを特徴とする半導体装置。
【0139】
(付記13) 前記導電性モニターパターンの平面形状は、蛇行しながら延在し、且つ、前記繋ぎ線と複数の点で交差する帯状であることを特徴とする付記12に記載の半導体装置。
【0140】
(付記14) 帯状の前記前記導電性モニターパターンの始点と終点に導電性試験パッドが設けられたことを特徴とする付記13に記載の半導体装置。
【0141】
(付記15) 前記導電性モニターパターンは、前記半導体基板の空き領域に形成され、前記半導体基板のデバイス領域に形成された回路から独立していることを特徴とする付記11乃至14に記載の半導体装置。
【0142】
(付記16) 前記導電性モニターパターンは、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体で構成されることを特徴とする付記11乃至15に記載の半導体装置。
【0143】
(付記17) 前記導電性モニターパターンと同じ平面レイアウトを有し、前記繋ぎ線と交差しない補助導電性モニターパターンを有することを特徴とする付記11乃至16に記載の半導体装置。
【0144】
(付記18) 第1サブフィールドと第2サブフィールドとが画定された透明基板と、
分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンと、
を有することを特徴とする分割露光用マスク。
【0145】
(付記19) 前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする付記18に記載の分割露光用マスク。
【0146】
(付記20) 前記分割線と前記モニターパターンとが複数の点で交差することを特徴とする付記19に記載の分割露光用マスク。
【図面の簡単な説明】
【0147】
【図1】図1は、分割露光方式について説明するための模式図である。
【図2】図2は、分割露光が原因で変形したデバイスパターンの平面図である。
【図3】図3は、本発明の実施の形態で使用される露光用マスクの平面図である。
【図4】図4(a)は、第1、第2サブフィールドに分けて形成されたモニターパターンを繋げた平面図であり、図4(b)は、第1、第2サブフィールドに分けて形成された実遮光パターンを繋げた平面図である。
【図5】図5は、本発明の実施の形態における露光方法について説明するための模式図である。
【図6】図6(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その1)である。
【図7】図7(a)、(b)は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その2)である。
【図8】図8は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その3)である。
【図9】図9は、本発明の実施の形態に係る半導体装置の製造途中の平面図(その1)である。
【図10】図10は、本発明の実施の形態に係る半導体装置の製造途中の平面図(その2)である。
【図11】図11は、本発明の実施の形態の第1例に係る半導体装置の検査方法について説明するための平面図である。
【図12】図12は、本発明の実施の形態の第2例に係る半導体装置の検査方法について説明するための平面図である。
【図13】図13(a)、(b)は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その1)である。
【図14】図14は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その2)である。
【図15】図15は、本発明の実施の形態の変形例に係る半導体装置の製造途中の断面図(その3)である。
【図16】図16は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その1)である。
【図17】図17は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その2)である。
【図18】図18は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その3)である。
【図19】図19は、本発明の実施の形態の変形例に係る半導体装置の製造途中の平面図(その4)である。
【図20】図20は、本発明の実施の形態の変形例に係る半導体装置の検査方法について説明するための平面図である。
【図21】図21は、導電性モニターパターンの上に別の層間絶縁膜を形成した場合の断面図である。
【図22】図22は、ダマシンプロセスについて説明するための断面図(その1)である。
【図23】図23は、ダマシンプロセスについて説明するための断面図(その2)である。
【図24】図24は、ダマシンプロセスにより得られた導電性モニターパターンの平面図である。
【符号の説明】
【0148】
1…半導体基板、2…デバイスパターン、2n…細幅部、10…透明基板、11…遮光パターン、21…透明基板、22…モニターパターン、23…遮光帯、24…実遮光パターン、25…スクライブ領域、26…補助モニターパターン、30…シリコン基板、31…素子分離絶縁膜、32…pウェル、33…ゲート絶縁膜、34…ゲート電極、36…絶縁性サイドウォール、37…ソース/ドレイン領域、38…金属シリサイド膜、39…導電性プラグ、40…カバー絶縁膜、41…層間絶縁膜、41a…コンタクトホール、42…導電膜、42a…導電性モニターパターン、42b…補助導電性モニターパターン、42c…配線、42p…導電性試験パッド、43…フォトレジスト、43a〜43c…第1〜第3潜像、44…レジストパターン、51、52…プローブ、61a…下層導電パターン、61c…下層配線、62…層間絶縁膜、62a…ホール、63…導電性プラグ、64a…上層導電パターン、64c…上層配線、67…層間絶縁膜、70c…最終配線、70p、70q…第1、第2導電性試験パッド、80…エッチングストッパ膜、81…絶縁膜、81a…溝、83…バリアメタル膜、85…導電膜、85a…導電性モニターパターン、85b…補助導電性モニターパターン、85c…配線、A…オーバーラップ領域、SF1、SF2…第1、第2サブフィールド、SR…ショット領域、CR…チップ領域。
【特許請求の範囲】
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッチングして、前記絶縁膜に溝を形成する工程と、
を前記溝に導電膜を形成することにより前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記露光用マスクの前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
前記導電性モニターパターンを形成する工程において、該導電性モニターパターンを前記半導体基板の空き領域に形成すると共に、前記半導体基板のデバイス領域に、前記第1サブフィールドに対応する領域と前記第2サブフィールドに対応する領域の両方にまたがるように、回路を構成する導電パターンを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記導電性モニターパターンを形成する工程において、前記第1サブフィールドに対応する領域又は前記第2サブフィールドに対応する領域に収まるように、前記導電性モニターパターンと同じ平面レイアウトを有する補助導電パターンを形成し、
前記導電性モニターパターンの電気特性を測定する工程において、前記導電性モニターパターンと前記補助導電性モニターパターンのそれぞれの抵抗値を比較することを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記導電性モニターパターンとして、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体を使用し、
前記下層導電パターンと前記上層導電パターンの少なくとも一方が、繋ぎ線をまたいで形成されることを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
分割露光法を用いて形成された半導体装置において、
前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有することを特徴とする半導体装置。
【請求項8】
前記導電性モニターパターンの平面形状は、蛇行しながら延在し、且つ、前記繋ぎ線と複数の点で交差する帯状であることを特徴とする請求項7に記載の半導体装置。
【請求項9】
第1サブフィールドと第2サブフィールドとが画定された透明基板と、
分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンと、
を有することを特徴とする分割露光用マスク。
【請求項10】
前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする請求項9に記載の分割露光用マスク。
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に導電膜を形成する工程と、
前記導電膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記導電膜をエッチングすることにより、前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上にフォトレジストを塗布する工程と、
第1サブフィールドと第2サブフィールドとが画定された露光用マスクを用いて、該第1、第2サブフィールドのそれぞれに分けて形成されたモニターパターンの像同士が繋がるように、前記フォトレジストを分割露光する工程と、
前記フォトレジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記絶縁膜をエッチングして、前記絶縁膜に溝を形成する工程と、
を前記溝に導電膜を形成することにより前記モニターパターンに対応した導電性モニターパターンを形成する工程と、
前記導電性モニターパターンの電気特性を測定するする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記露光用マスクの前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
【請求項4】
前記導電性モニターパターンを形成する工程において、該導電性モニターパターンを前記半導体基板の空き領域に形成すると共に、前記半導体基板のデバイス領域に、前記第1サブフィールドに対応する領域と前記第2サブフィールドに対応する領域の両方にまたがるように、回路を構成する導電パターンを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記導電性モニターパターンを形成する工程において、前記第1サブフィールドに対応する領域又は前記第2サブフィールドに対応する領域に収まるように、前記導電性モニターパターンと同じ平面レイアウトを有する補助導電パターンを形成し、
前記導電性モニターパターンの電気特性を測定する工程において、前記導電性モニターパターンと前記補助導電性モニターパターンのそれぞれの抵抗値を比較することを特徴とする請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記導電性モニターパターンとして、下層導電パターンと、導電性プラグと、上層導電パターンとの積層体を使用し、
前記下層導電パターンと前記上層導電パターンの少なくとも一方が、繋ぎ線をまたいで形成されることを特徴とする請求項1乃至請求項5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
分割露光法を用いて形成された半導体装置において、
前記分割露光における繋ぎ線をまたいで形成された導電性モニターパターンを有することを特徴とする半導体装置。
【請求項8】
前記導電性モニターパターンの平面形状は、蛇行しながら延在し、且つ、前記繋ぎ線と複数の点で交差する帯状であることを特徴とする請求項7に記載の半導体装置。
【請求項9】
第1サブフィールドと第2サブフィールドとが画定された透明基板と、
分割線を境にして前記第1サブフィールドと前記第2サブフィールドのそれぞれに分けて形成されたモニターパターンと、
を有することを特徴とする分割露光用マスク。
【請求項10】
前記モニターパターンは蛇行しながら延在する帯状の平面形状を有し、分割線を境にして分割された前記モニターパターンの一方が前記第1サブフィールドに形成され、他方が前記第2サブフィールドに形成されたことを特徴とする請求項9に記載の分割露光用マスク。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2008−244254(P2008−244254A)
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願番号】特願2007−84440(P2007−84440)
【出願日】平成19年3月28日(2007.3.28)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成20年10月9日(2008.10.9)
【国際特許分類】
【出願日】平成19年3月28日(2007.3.28)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
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