半導体装置とその製造方法
【課題】 キャパシタ直下の導電性プラグが埋め込まれるホールの加工精度を高めることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜１１の第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂを形成する工程と、酸化防止絶縁膜１４に第１開口１４ａを形成する工程と、第１開口１４ａ内に補助導電性プラグ３６ａを形成する工程と、補助導電性プラグ３６ａ上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜４１に第３、第４ホール４１ａ、４１ｂを形成する工程と、第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂを形成する工程と、第３ホール４１ａ内に第３導電性プラグ４７ａを形成する工程と、第３ホール４１ａ内に第４導電性プラグ４７ｂを形成する工程とを有する半導体装置の製造方法による。
【解決手段】 第１絶縁膜１１の第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂを形成する工程と、酸化防止絶縁膜１４に第１開口１４ａを形成する工程と、第１開口１４ａ内に補助導電性プラグ３６ａを形成する工程と、補助導電性プラグ３６ａ上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜４１に第３、第４ホール４１ａ、４１ｂを形成する工程と、第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂを形成する工程と、第３ホール４１ａ内に第３導電性プラグ４７ａを形成する工程と、第３ホール４１ａ内に第４導電性プラグ４７ｂを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
【０００５】
FeRAMは、その構造によりスタック型とプレーナ型とに大別される。後者のプレーナ型では、半導体基板に形成されたMOSトランジスタとキャパシタ下部電極とが、キャパシタの上方の金属配線を介して電気的に接続され、キャパシタの平面形状が大きくなり易い傾向がある。
【０００６】
これに対し、スタック型のFeRAMでは、MOSトランジスタのソース／ドレイン領域に繋がる導電性プラグの直上にキャパシタ下部電極が形成され、その導電性プラグを介して下部電極とMOSトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの平面形状を小さくすることができ、今後求められるFeRAMの微細化に有利となる。
【０００７】
そのような微細化が可能となるには、キャパシタ直下の導電性プラグが埋め込まれる開口を精度良く形成する必要があるので、その開口の加工精度をいかにして高めるかが微細化を進めるための重要な要素となる。
【０００８】
なお、上記したスタック型のFeRAMについては、下記の特許文献１、２にその一例が開示されている。
【特許文献１】特開２００１−３５８３１１号公報
【特許文献２】特開２００３−６８９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、キャパシタ直下の導電性プラグが埋め込まれる開口の加工精度を高めることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、前記第１開口内に形成された補助導電性プラグと、前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、を有する半導体装置が提供される。
【００１１】
また、本発明の別の観点によれば、半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、前記キャパシタを覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１２】
本発明によれば、酸化防止絶縁膜の第１開口内に補助導電性プラグを形成し、この補助導電性プラグとその下の第１導電性プラグにより、キャパシタの下部電極を第１不純物拡散領域に電気的に接続する。その第１開口は、酸化防止絶縁膜のみをパターニングして形成されるので、例えば酸化防止絶縁膜とその下の第１絶縁膜を一括してコンタクトホールを形成する場合と比較して、パターニングにおけるエッチング量を少なくすることができる。これにより、エッチングマスクとして使用されるレジストパターンがエッチングによって膜減りし難くなり、補助導電性プラグが形成される第１開口を精度良く形成することが可能となる。
【００１３】
また、酸化防止絶縁膜に上記の第１開口を形成する工程において、該第１開口から間隔がおかれた部分の酸化防止絶縁膜にアライメント用開口を形成してもよい。その場合、第１開口内に導電膜を形成する工程においてアライメント用開口内にも導電膜を形成し、該導電膜を研磨する工程においてアライメント用開口内に導電膜をアライメントマークとして残す。
【００１４】
このアライメントマーク用開口は酸化防止絶縁膜に形成されるので、その深さが上記の第１開口と同様に浅くなり、アライメント用開口を埋め込むのに必要な導電膜の厚さを薄くすることができる。従って、導電膜を研磨する工程において、研磨残を残さないためのオーバー研磨量を少なくすることができるので、過剰な研磨によって第１開口内の補助導電性プラグの上面にリセスが発生したり、酸化防止絶縁膜にディッシングが発生したりするのを防止できる。
【００１５】
これにより、平坦性が良好に保たれた補助導電性プラグ上にキャパシタの下部電極が形成されるので、下地の凹凸によって下部電極の配向性が低下するのを抑止でき、配向性が良好に保たれた下部電極によりその上のキャパシタ誘電体膜の配向を高めることが可能となる。
【００１６】
更に、上記のように酸化防止絶縁膜にディッシングが発生せず、酸素の透過を防止するのに必要な酸化防止絶縁膜の厚さを維持することができるので、酸化防止絶縁膜の下の第２導電性プラグを酸化雰囲気から確実に保護することができ、第２導電性プラグにコンタクト不良が発生するのを防ぐことができる。
【００１７】
また、上記のアライメント用開口を完全に埋める厚さに導電膜を形成することで、研磨によりその導電膜をアライメント用開口内に残して得られるアライメントマークの上面に大きな凹部が形成されない。これにより、アライメントマーク上に形成される下部電極用導電膜に膜厚が薄い部分が形成されないので、酸素雰囲気中でキャパシタ誘電体膜に対してアニールを施しても、下部電極用導電膜によって酸素がブロックされ、酸素によってアライメントマークが酸化して飛散するのを防止することができる。
【発明の効果】
【００１８】
本発明によれば、補助導電性プラグが埋め込まれる第１開口が酸化防止絶縁膜に形成されるため、パターニングによりその第１開口を形成する際のエッチング量を少なくすることができ、パターニング時のエッチングマスクがエッチングによって膜減りするのが防止され、第１開口の加工精度を高めることが可能となる。
【００１９】
更に、上記の第１開口と同時に酸化防止絶縁膜にアライメントマーク用開口を形成する場合でも、アライメント用開口を埋め込むのに必要な導電膜の厚さを薄くできるので、その導電膜に対するオーバー研磨量を低減できる。これにより、補助導電性プラグと酸化防止絶縁膜のそれぞれの上面の平坦性が向上するので、キャパシタの下部電極の配向性を高めることができると共に、酸化防止絶縁膜の下の第２導電性プラグを酸化雰囲気から確実に保護することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２１】
（１）予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
【００２２】
図１〜図６は、仮想的な半導体装置の製造途中の断面図である。なお、これらの図では、強誘電体キャパシタが形成されるセル領域Iと、スクライブ領域等の周辺領域IIとを併記してある。
【００２３】
この半導体装置は、スタック型のFeRAMであり、以下のようにして作成される。
【００２４】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２５】
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
【００２６】
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
【００２７】
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
【００２８】
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
【００２９】
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３０】
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００３１】
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
【００３２】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３３】
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
【００３４】
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３５】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１１として酸化シリコン膜を厚さ約１１０００nmに形成する。
【００３６】
次いで、図１（ｂ）に示すように、上記の第１絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１絶縁膜１１の厚さは、シリコン基板２０の平坦面上で約８００nmとなる。
【００３７】
そして、図１（ｃ）に示すように、フォトリソグラフィによりカバー絶縁膜１０と第１絶縁膜１１とをパターニングして、二つのゲート電極５の間の第２ソース／ドレイン領域８ｂの上に第１コンタクトホール１１ｃを形成する。
【００３８】
次に、図２（ａ）に示すように、第２ソース／ドレイン領域８ｂと電気的に接続される第１コンタクトプラグ１３ｃを第１コンタクトホール１１ｃ内に形成する。その第１コンタクトプラグ１３ｃは、タングステンで主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
【００３９】
そこで、次の工程では、図２（ｂ）に示すように、第１コンタクトプラグ１３ｃを酸化雰囲気から保護するための酸化防止絶縁膜１４として、プラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約１３０nmに形成する。
【００４０】
その後に、プラズマCVD法により酸化防止絶縁膜１４上に酸化シリコン膜を厚さ約２００nmに形成し、その酸化シリコン膜を絶縁性密着膜１５とする。
【００４１】
続いて、図２（ｃ）に示すように、絶縁性密着膜１５上にフォトレジストを塗布し、それを露光、現像することにより第１レジストパターン１６を形成する。その第１レジストパターン１６は、セル領域Iにおいて第１ソース／ドレイン領域８ａ上にホール形状の第１窓１６ａを有すると共に、周辺領域IIにおいて幅の広い第２窓１６ｂを有する。
【００４２】
そして、これら第１、第２窓１６ａ、１６ｂを通じてカバー絶縁膜１０、第１絶縁膜１１、酸化防止絶縁膜１４、及び絶縁性密着膜１５をRIE(Reactive Ion Etching)でエッチングすることにより、セル領域Iにおけるこれらの絶縁膜に第２コンタクトホール１１ｄを形成すると共に、周辺領域IIにアライメントマーク用開口１１ｅを形成する。
【００４３】
これらのうち、開口１１ｅは、後述のキャパシタを形成するためのフォトリソグラフィの際、露光装置（不図示）とシリコン基板１との位置合わせを行うのに使用される。
【００４４】
ここで、第２コンタクトホール１１ｄは、酸化防止絶縁膜１４と絶縁性密着膜１５の厚さにより、その深さが既述の第１コンタクトホール１１ｃよりも深くなる。そのため、このエッチング工程におけるエッチング量は第１コンタクトホール１１ｃのそれよりも多くなり、RIEのエッチング雰囲気中に第１レジストパターン１６が長時間曝される。その結果、図示のように、エッチングの最中に第１レジストパターン１６が膜減りし、エッチングが終了する頃にはエッチングマスクとなる第１レジストパターン１６の残厚が極めて薄くなるので、上記のように深い第２コンタクトホール１１ｄを精度良く形成するのは難しい。このような問題は、第１レジストパターン１６の膜厚を薄くする必要のある微細な直径の第２コンタクトホール１１ｄを形成する場合に特に顕著に見られる。
【００４５】
その後に、第１レジストパターン１６は除去される。
【００４６】
次いで、図３（ａ）に示すように、スパッタ法によりシリコン基板１の上側全面にバリアメタル膜１７としてチタン膜と窒化チタン膜とをこの順に形成する。なお、窒化チタン膜についてはCVD法で形成してもよい。そのバリアメタル膜１７は、上記した第２コンタクトホール１１ｄと開口１１ｅのそれぞれの内面にも形成される。
【００４７】
次に、図３（ｂ）に示すように、上記のバリアメタル膜１７上にタングステン膜１８を形成し、そのタングステン膜１８で第２コンタクトホール１１ｄを完全に埋め込む。
【００４８】
タングステン膜１８は、アライメントマーク用の開口１１ｅ内にも形成されるが、本来はその厚さは第２コンタクトホール１１ｄを埋める程度で十分なため、この例では第２コンタクトホール１１ｄを埋めるのに必要な最低限の厚さでタングステン膜１８を形成する。このようにすると、第２コンタクトホール１１ｄよりも幅が広い開口１１ｅは、図示のようにタングステン膜１８によって完全には埋め込まれないことになる。
【００４９】
その後に、図３（ｃ）に示すように、絶縁性密着膜１５上の余分なバリアメタル膜１７とタングステン膜１８とをCMP法により研磨して除去し、これらの膜を第２コンタクトホール１１ｄと開口１１ｅ内にのみ残す。このようにして第２コンタクトホール１１ｄ内に残されたバリアメタル膜１７とタングステン膜１８は第２コンタクトプラグ１９として使用され、周辺領域IIの開口１１ｅ内に残されたこれらの膜はアライメントマーク２０とされる。
【００５０】
次いで、図４（ａ）に示すように、スパッタ法によりイリジウム膜を約５０〜２００nmの厚さ、例えば１００nmに形成し、それを下部電極用導電膜２１とする。
【００５１】
更に、MOCVD(Metal Organic CVD)法により、下部電極用導電膜２１上に強誘電体膜２２としてPZT(Lead Zirconate Titanate: PbZrTiO3)膜を厚さ約５０〜１５０nm、例えば１００nmに形成する。
【００５２】
その後、この強誘電体膜２２上にスパッタ法により酸化イリジウム（IrO2）膜を５０〜２００nm、例えば１００nmの厚さに形成し、それを上部電極用導電膜２３とする。
【００５３】
このようにして積層された下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３は、後でパターニングされてそれぞれキャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極とされる。
【００５４】
次に、図４（ｂ）に示すように、上部電極用導電膜２３上に第１マスク材料層２５としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成した後、更にその上にCVD法により酸化シリコン膜を約６００nmの厚さに形成し、それを第２マスク材料層２６とする。
【００５５】
その後に、第２マスク材料層２６上にフォトレジスト２７を塗布する。
【００５６】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、不図示のステッパ等の露光装置内にシリコン基板１を入れる。そして、アライメント用開口１１ｅに起因して第２マスク材料層２６の表面に形成される凹部を光学的に検出し、露光装置とシリコン基板１との位置合わせを行う。続いて、この露光装置内でフォトレジスト２７を露光した後に、それを現像することで、セル領域Iにおいてキャパシタ平面形状を有するキャパシタ用レジストパターン２７ａを形成する。また、そのキャパシタ用レジストパターン２７ａは、周辺領域Iにおいて、アライメントマーク用の開口１１ｅを上方から覆う。
【００５８】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５９】
まず、キャパシタ用レジストパターン２７ａをマスクにして第２マスク材料膜２６をエッチングすることによりハードマスク２６ａを形成する。
【００６０】
そして、キャパシタ用レジストパターン２７ａを除去した後に、ハードマスク２６ａをマスクにして第１ハードマスク層２５をエッチングし、その第１マスク材料層２５をハードマスク２６ａの下にのみ残す。
【００６１】
続いて、図６（ａ）に示すように、ハードマスク２６ａをエッチングマスクにしながら、下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３を一括してエッチングする。これにより、第２コンタクトプラグ１９上には、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQが形成されたことになる。
【００６２】
なお、周辺領域IIでは、下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３はエッチングされず、ハードマスク２６ａの下に残存する。
【００６３】
続いて、図６（ｂ）に示すように、ハードマスク２６ａと第１マスク材料層２５とをウエットエッチングとドライエッチングにより除去する。
【００６４】
その後に、キャパシタQを形成する際のエッチングやスパッタによってキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、酸素雰囲気中でキャパシタQをアニールする。そのようなアニールは、回復アニールとも呼ばれる。
【００６５】
ところで、上記の例では、コンタクトプラグ１９を構成するタングステン膜１８は、第２コンタクトホール１１ｄを埋め込む最低限の厚さで形成されているため、第２コンタクトホール１１ｄよりも幅が広い開口１１ｅに対するタングステン膜１８の埋め込みは不完全となっている。そのため、図６（ｂ）に示されるように、開口１１ｅには、キャパシタQの下部電極２１ａを構成する下部電極用導電膜２１が残っており、上記の回復アニールの際の酸素がその下部電極用導電膜２１に到達する。
【００６６】
しかし、下部電極用導電膜２１は、カバレッジの悪いスパッタ法によって形成されているので、その膜厚が開口１１ｅ内において不均一となっており、図示のような薄厚部２１ｂが下部電極用導電膜２１に発生し、その薄厚部２１ｂからタングステン膜１８に上記の酸素が侵入することになる。こうなると、他の金属に比べて非常に酸化され易いタングステン膜１８が薄厚部２１ｂの近くで酸化し、下部電極用導電膜２１によって密閉された空間において酸化されたタングステンが膨張して、その膨張により下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３のいずれかよりなる膜２５が周囲に飛散する。その膜２５は、デバイス不良を引き起こすと共に、後の工程で行われるフォトリソグラフィ工程におけるパターン不良の原因となるので、好ましくない。
【００６７】
このような膜２５の剥離を発生させないためには、周辺領域IIにおいて、タングステン膜１８によって開口１１ｅを完全に埋め込むことで、周辺領域IIに下部電極用導電膜２１を残さないようにすることが考えられる。
【００６８】
図７、図８は、このようにタングステン膜１８で開口１１ｅを完全に埋め込む場合の仮想的なFeRAMの製造途中の断面図である。なお、図７、図８において、図１〜図６で説明した要素にはこれらの図と同じ符号を付し、以下ではその説明を省略する。
【００６９】
まず、上記で説明した図１（ａ）〜図３（ａ）の工程を行った後、図７（ａ）に示すように、バリアメタル膜１７上にタングステン膜１８を形成し、そのタングステン膜１８で第２コンタクトホール１１ｄと開口１１ｅの両方を完全に埋め込む。このように、第２コンタクトホール１１ｄだけでなく、それよりも幅の広い開口１１ｅも埋め込むために、タングステン膜１８の厚さは、上記の例（図３（ｂ）参照）よりもかなり厚く、例えばシリコン基板１の平坦面上で約９００nm程度の厚さにする必要がある。
【００７０】
その後に、図７（ｂ）に示すように、絶縁性密着層１５上の余分なバリアメタル膜１７とタングステン膜１８とをCMP法により研磨して除去することにより、第２コンタクトホール１１ｄと開口１１ｅの中に残されたこれらの膜をそれぞれ第２コンタクトプラグ１９、アライメントマーク２０とする。
【００７１】
ところで、そのCMPでは、第２コンタクトホール１１ｄと開口１１ｅ以外にタングステン膜１８とバリアメタル膜１７を残さないために、これらの膜の合計膜厚よりも研磨量が多くなるようなオーバー研磨が施される。特に、この例のように研磨対象となるタングステン膜１８が厚いほどCMP後に膜が残り易いので、上記のオーバー研磨の量は、タングステン膜１８を薄くする先の例（図３（ｃ）参照）よりも多く設定される。
【００７２】
その結果、図７（ｂ）に示されるように、絶縁性密着膜１５や酸化防止絶縁膜１４が不必要に研磨され、第１コンタクトプラグ１３ｃの上のこれらの膜にディッシング（膜減り）が発生すると共に、第２コンタクトプラグ１９も過剰に研磨されてその上面にリセス（窪み）が発生する。
【００７３】
この後は、既述の図４（ａ）〜図６（ｂ）の工程を行うことで、図８に示すようなキャパシタQを第２コンタクトプラグ１９上に形成する。
【００７４】
この例では、周辺領域IIの開口１１ｅがタングステンよりなるアライメントマーク２０によって完全に埋め込まれており、その上に下部電極用導電膜２１が均一な厚さで形成されている。従って、酸素雰囲気中でキャパシタQに対して回復アニールを施しても、下部電極用導電膜２１によって酸素の透過が阻止されるので、図６（ｂ）のような膜２５が発生せず、剥離した膜２５に起因するパターン不良等の問題は回避できる。
【００７５】
しかし、図７（ｂ）で説明したように、タングステン膜１８に対するCMP時のオーバー研磨量を多くしたことで、第１コンタクトプラグ１３ｃ上の酸化防止絶縁膜１４にディッシングが発生する。これにより、キャパシタQの回復アニール時に、タングステンを主に構成される第１コンタクトプラグ１３ｃを酸化防止絶縁膜１４で酸素雰囲気から保護するのが難しくなり、第１コンタクトプラグ１３ｃが酸化してコンタクト不良を引き起こす恐れが新たに発生する。
【００７６】
しかも、上記のCMPにより、キャパシタQの直下の第２コンタクトプラグ１９の上面にリセスが形成し、その上面の平坦性が低下する。このリセスに起因する平坦性の低下により下部電極２１ａにおけるイリジウムの配向性が低下する。キャパシタ誘電体膜２２ａの配向は、下部電極２１ａの配向に大きく依存するので、このように下部電極２１ａの配向性が低下すると、キャパシタ誘電体膜２２ａの配向性も低下し、ひいてはキャパシタ誘電体膜２２ａの強誘電体特性が劣化する。
【００７７】
本願発明者はこのような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
【００７８】
（２）第１実施形態
図９〜図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、図１〜図８で説明したのと同じ要素にはこれらの図と同じ符号を付し、以下ではその説明を省略する。
【００７９】
この半導体装置はスタック型のFeRAMであり、以下のようにして作成される。
【００８０】
まず、予備的事項で説明した図１（ａ）、（ｂ）の工程を行った後に、図９（ａ）に示すように、第１絶縁膜１１の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン３０を形成する。
【００８１】
図示のように、第１、第２ソース／ドレイン領域８ａ、８ｂの上方の第２レジストパターン３０には、ホール形状の第１、第２窓３０ａ、３０ｂがそれぞれ形成される。
【００８２】
続いて、図９（ｂ）に示すように、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力をエッチング雰囲気に印加すると共に、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用するRIEにより、上記の第１、第２窓３０ａ、３０ｂを通じて第１絶縁膜１１とカバー絶縁膜１０とをエッチングして、第１、第２ソース／ドレイン領域８ａ、８ｂのそれぞれの上に第１、第２ホール１１ａ、１１ｂを形成する。なお、上記のエッチング雰囲気の圧力は特に限定されないが、本実施形態では２〜７Paとする。
【００８３】
このエッチングが終了後、第２レジストパターン３０は除去される。
【００８４】
次に、図９（ｃ）に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、第１絶縁膜１１の上面と、第１、第２ホール１１ａ、１１ｂの内面とに、スパッタ法によりチタン膜を厚さ約３０nmに形成する。更に、このチタン膜の上に、四塩化チタンガス（TiCl4）を反応ガスとして使用するCVD法により、厚さが約２０nmの窒化チタン膜を形成し、この窒化チタン膜と上記のチタン膜とを第１バリアメタル膜３１とする。
【００８６】
その後に、六フッ化タングステンガスを使用するCVD法を用いて、この第１バリアメタル膜３１上にタングステン膜３２を形成し、このタングステン膜３２により第１、第２ホール１１ａ、１１ｂを完全に埋め込む。
【００８７】
続いて、図１０（ａ）に示すように、第１絶縁膜１１が研磨ストッパとなるようなスラリー（研磨剤）、例えばCabot Microelectronics Corporation製のW2000を使用するCMP法により、第１絶縁膜１１上の余分な第１バリアメタル膜３１とタングステン膜３２とを研磨して除去し、これらの膜を第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂとして残す。
【００８８】
このように、第１、第２導電性プラグ３２ａ、３２ｂは同じプロセスによって形成されるので、それらの上面の高さは同じになる。また、第１、第２ソース／ドレイン領域８ａ、８ｂは、それぞれ第１、第２導電性プラグ３２ａ、３２ｂと電気的に接続される。
【００８９】
次いで、図１０（ｂ）に示すように、シラン（SiH4）とN2Oとを反応ガスとするプラズマCVD法により、第１、第２導電性プラグ３２ａ、３２ｂと第１絶縁膜１１のそれぞれの上面に酸窒化シリコン膜を形成し、それを酸化防止絶縁膜１４とする。その酸化防止絶縁膜１４は、第１絶縁膜１１よりも薄い厚さ、例えば約１３０nmの厚さに形成するのが好ましい。
【００９０】
酸化防止絶縁膜１４を構成する酸窒化シリコンは、他の絶縁膜に比べ、酸素の透過防止性に優れている。そのため、二つのゲート電極５の間に形成された酸化し易いタングステンで主に構成される第２導電性プラグ３２ｂは、この酸化防止絶縁膜１４によって酸化雰囲気から保護され、プロセス中に異常酸化してコンタクト不良を起こすのが防止される。
【００９１】
このように酸素の透過を防止する機能を有する絶縁膜としては、上記の酸窒化シリコン膜の他に窒化シリコン(SiN)膜とアルミナ(Al2O3)膜があり、これらの膜を単層で酸化防止絶縁膜１４として形成してもよい。その場合、窒化シリコン膜は、シランとアンモニアとを反応ガスとするプラズマCVD法によって形成される。また、アルミナ膜はスパッタ法によって形成される。
【００９２】
その後に、上記の酸化防止絶縁膜１４上に、絶縁性密着膜１５として酸化シリコン膜を約２００nmに形成する。この酸化シリコン膜の成膜方法は特に限定されないが、本実施形態ではTEOSガスを用いるプラズマCVD法によりこの酸化シリコン膜を形成する。
【００９３】
続いて、図１０（ｃ）に示すように、絶縁性密着膜１５上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン３３を形成する。この第３レジストパターン３３は、第２導電性プラグ３２ａの上方にホール形状の第３窓３３ａを有すると共に、この第３窓３３ａよりも幅が広い第４窓３３ｂを周辺領域IIに有する。
【００９４】
その後に、図１１（ａ）に示すように、上記の第３、第４窓３３ａ、３３ｂを通じてその下の絶縁性密着膜１５と酸化防止絶縁膜１４とをエッチングすることにより、各窓３３ａ、３３ｂの下の酸化防止絶縁膜１４にそれぞれ第１開口１４ａとアライメントマーク用開口１４ｃとを形成する。
【００９５】
このときのエッチング条件は特に限定されないが、本実施形態では、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用するRIEを採用する。
【００９６】
また、これにより形成された第１開口１４ａの深さは、酸化防止絶縁膜１４と絶縁性密着膜１５の合計膜厚に等しく約３３０nmとなるが、この値は第１、第２ホール１１ａ、１１ｂの深さ（約900nm）よりも浅く、この工程におけるエッチング量は図２（ｂ）のそれよりも格段に少ない。よって、エッチングによる第３レジストパターン３３の膜減りが図２（ｂ）の場合よりも低減され、エッチング終了後にも第３レジストパターン３３が厚く残存するので、第１開口１４ａを精度良く形成することができる。
【００９７】
その後に、第３レジストパターン３３は除去される。
【００９８】
次に、図１１（ｂ）に示すように、絶縁性密着膜１５の上面と各開口１４ａ、１４ｃの内面とに、第２バリアメタル膜３５として窒化チタン膜を約５０nmの厚さに形成する。
【００９９】
ここで、既述のように、第１開口１４ａの深さが約３３０nmと浅いので、カバレッジに優れた高価なCVD法で第２バリアメタル膜３５を形成する必要は無く、安価なスパッタ法により第２バリアメタル膜３５を形成することができる。但し、第２バリアメタル膜３５の成膜方法はスパッタ法に限定されず、CVD法で第２バリアメタル膜３５を形成してもよい。
その後に、六フッ化タングステンガスを用いるCVD法により、この第２バリアメタル膜３５の上に導電膜３６としてタングステン膜を形成し、この導電膜３６で上記の各開口１４ａ、１４ｃを完全に埋め込む。
【０１００】
上記のようにアライメント用開口１４ｃの深さが非常に浅いので、それを埋め込むのに必要な導電膜３６の厚さは、図７（ａ）で説明したタングステン膜１８の厚さよりも薄くて済み、本実施形態では絶縁性密着膜１５の平坦面上で例えば約３００nmとされる。
【０１０１】
続いて、図１１（ｃ）に示すように、絶縁性密着膜１５を研磨ストッパにしながら、その絶縁性密着膜１５上の余分な第２バリアメタル膜３５と導電膜３６とをCMP法により研磨して除去し、これらの膜を第１開口１４ａとアライメントマーク用開口１４ｃの中にのみ残す。そのCMPにおけるスラリーとして、例えばCabot Microelectronics Corporation製のW2000を採用する。
【０１０２】
そして、このようにして残された第２バリアメタル膜３５と導電膜３６は、第１開口１４ａ内において、第１導電性プラグ３２ａと電気的に接続される補助導電性プラグ３６ａとされると共に、アライメントマーク用開口１４ｃ内においてアライメントマーク３６ｃとされる。
【０１０３】
ところで、このCMPにおいては、開口１４ａ、１４ｃ以外の絶縁性密着膜１５上に導電膜３６や第２バリアメタル膜３５を残さないために、研磨量をこれらの膜の合計の厚さよりも多くするオーバー研磨が行われる。
【０１０４】
但し、研磨の対象となる導電膜３６の厚さが上記のように薄いので、絶縁性密着膜１５上に研磨残を残さないためのオーバー研磨量を図７（ｂ）の場合よりも少なくすることができ、過剰な研磨をしなくて済む。よって、上記のようにCMPを行っても、補助導電性プラグ３６ａの上面にリセスが発生したり、酸化防止絶縁膜１４や絶縁性密着膜１５にディッシングが発生したりすることが防止され、CMPを終了した後の絶縁性密着膜１５と補助導電性プラグ３６ａの各上面の平坦性を極めて良好にすることができる。
【０１０５】
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、スパッタ法により、補助導電性プラグ３６ａと絶縁性密着膜１５のそれぞれの上に下部電極用導電膜２１として配向性金属膜を形成する。配向性金属膜としては、例えばイリジウム膜がある。本実施形態では、そのうちのイリジウム膜を５０〜２００nmの厚さ、より好ましくは１００nmの厚さに形成する。
【０１０７】
上記したように、絶縁性密着膜１５と補助導電性プラグ３６ａの各上面の平坦性が良いので、下部電極用導電膜２１の配向性が下地の凹凸によって低下するのが防がれ、その配向性を良好に保つことができる。
【０１０８】
次いで、強誘電体膜２２として、PZT膜をMOCVD法により下部電極用導電膜２１上に５０〜１５０nmの厚さ、より好ましくは１００nmの厚さに形成する。なお、強誘電体膜２２の成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。更に、強誘電体膜２２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜２２を構成してもよい。
【０１０９】
その強誘電体膜２２の配向性は、下地の下部電極用導電膜２１の配向性に大きく依存するが、上記のように下部電極用導電膜２１の配向性が良好なので、この強誘電体膜２２の配向も高められる。
【０１１０】
その後に、強誘電体膜２２の上に、スパッタ法により酸化イリジウム(IrO2)膜を５０〜２００nmの厚さ、より好ましくは１００nmの厚さに形成し、それを上部電極用導電膜２３とする。
【０１１１】
続いて、図１２（ｂ）に示すように、上部電極用導電膜２３上に第１マスク材料層２５としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成した後、更にその上にCVD法により酸化シリコン膜を約６００nmの厚さに形成し、それを第２マスク材料層２６とする。
【０１１２】
その後に、マスク材料層２６上にフォトレジスト２７を塗布する。
【０１１３】
ところで、補助導電性プラグ３６ａよりも幅が広いアライメントマーク３６ｃの上面は、図１１（ｃ）のCMP工程におけるオーバー研磨によって、その周囲の絶縁性密着膜１５の上面よりも若干低くなっている。その結果、図１２（ｂ）の工程を終了した後では、アライメントマーク３６ｃに起因する浅い凹部（不図示）が周辺領域IIのマスク材料層２６に形成されている。その凹部の深さは、典型的には約５０〜１００nm程度と浅い。
【０１１４】
このような凹部を利用することにより、次の図１３（ａ）の工程では、まずステッパ等の露光装置（不図示）内にシリコン基板１を入れ、アライメントマーク３６ｃ上の上記の凹部を光学的に検出することで、露光装置とシリコン基板１との位置合わせを自動的に行う。
【０１１５】
次いで、露光装置内でフォトレジスト２７を露光した後に、フォトレジスト２７を現像することにより、図１３（ａ）に示されるようなキャパシタ用レジストパターン２７ａを形成する。そのキャパシタ用レジストパターン２７ａは、セル領域I上においてキャパシタ平面形状を有すると共に、周辺領域IIにおいてアライメントマーク３６ｃを覆う。
【０１１６】
次に、図１３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１１７】
まず、キャパシタ用レジストパターン２７ａをエッチングマスクに使用しながら第２マスク材料層２６をエッチングしてハードマスク２６ａを形成する。
【０１１８】
そして、キャパシタ用レジストパターン２７ａを除去した後、上記のハードマスク２６ａをマスクにして第１マスク材料層２５をエッチングすることにより、ハードマスク２６ａの下にのみ第１マスク材料層２５を残す。
【０１１９】
続いて、図１４（ａ）に示すように、ハロゲンガスを含むエッチングガスを用いて、ハードマスク２６ａで覆われていない部分の下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３を一括してドライエッチングする。これにより、セル領域Iには、補助導電性プラグ３６ａと電気的に接続された下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａを順に積層してなるキャパシタQが形成されたことになる。
【０１２０】
そのキャパシタQを構成する下部電極２１ａは、絶縁性密着膜１５によって膜剥がれが防止される。更に、絶縁性密着膜１５は、非晶質の酸化シリコンよりなるため、結晶性のある膜のように下部電極２１ａの配向を乱してしまうことが無く、下部電極２１ａの配向を良好に保つようにも機能する。
【０１２１】
その後に、ハードマスク２６ａと第１マスク材料層２５とをウエットエッチングとドライエッチングにより除去する。
【０１２２】
次いで、図１４（ｂ）に示すように、上記した図１４（ａ）のエッチング工程等でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする一回目の回復アニールをキャパシタ誘電体膜２２ａに対して約４０分間行う。
【０１２３】
ここで、アライメント用開口１４ｃ内にアライメントマーク３６ｃが略完全に埋め込まれているので、アライメントマーク３６ｃ上の下部電極用導電膜２１には、図６（ｂ）に示したような薄厚部２１ｂが形成されていない。従って、このように酸素雰囲気中で回復アニールを行っても、下部電極用導電膜２１で酸素をブロックすることができ、アライメントマーク３６ｃが酸化するのを防ぐことができる。
【０１２４】
次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１２５】
まず、水素等の還元性雰囲気からキャパシタ誘電体膜２２ａを保護するために、キャパシタ保護絶縁膜４０として水素ブロック性に優れたアルミナ膜をシリコン基板１の上側全面に約５０nmの厚さに形成する。
【０１２６】
そのキャパシタ保護絶縁膜４０の成膜方法は特に限定されない。但し、カバレッジ特性に優れたALD(Atomic Layer Deposition)法でキャパシタ保護絶縁膜４０を形成すれば、キャパシタQの側面にキャパシタ保護絶縁膜４０をカバレッジ良く形成することができるので、隣接するキャパシタQの間隔を狭めることができ、FeRAMの微細化を推し進めることができる。
【０１２７】
次いで、シランを反応ガスとして使用するHDPCVD(High Density Plasma CVD)法を用いて、キャパシタ保護絶縁膜４０上に第２絶縁膜４１を形成し、隣接する二つのキャパシタQの間の空間をその第２絶縁膜４１で埋め込む。その第２絶縁膜４１の厚さは特に限定されないが、本実施形態ではシリコン基板１の平坦面上で約７００nmとする。
【０１２８】
その後に、TEOSガスを用いるプラズマCVD法により、第２絶縁膜４１上に犠牲絶縁膜４２として酸化シリコン膜を形成する。この第２絶縁膜４１の厚さは、シリコン基板１の平坦面上で例えば８００nmである。
【０１２９】
続いて、図１５（ｂ）に示すように、CMP法により犠牲絶縁膜４２と第２絶縁膜４１の上面を研磨して平坦化した後、第２絶縁膜４１上にフォトレジストを塗布し、それを露光、現像することにより、上部電極２３ａ上にホール形状の第５窓４３ａを備えた第４レジストパターン４３を形成する。
【０１３０】
そして、図１６（ａ）に示すように、上記の第５窓４３ａを通じて第２絶縁膜４１とキャパシタ保護絶縁膜４０とをエッチングして、これらの絶縁膜４０、４１に上部電極２３ａに至る深さの第３ホール４１ａを形成する。このエッチングは、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用する平行平板型プラズマエッチング装置で行われ、エッチング時の圧力は２〜７Paとされる。また、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力がそのエッチング装置の上部電極に印加され、それにより上記のエッチングガスがプラズマ化される。
【０１３１】
そして、第４レジストパターン４３を除去した後に、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする二回目の回復アニールを約４０分間行う。
【０１３２】
次に、図１６（ｂ）に示すように、第２絶縁膜４１上にフォトレジストを再び塗布して、そのフォトレジストを露光、現像し、第５レジストパターン４５を形成する。その現像により、第２導電性プラグ３６ｂ上の第５レジストパターン４５には、ホール形状の第６窓４５ａが形成される。
【０１３３】
その後に、図１７（ａ）に示すように、第５レジストパターン４５の第６窓４５ａを通じて第２絶縁膜４１、キャパシタ保護絶縁膜４０、絶縁性密着膜１５、及び酸化防止絶縁膜１４をエッチングする。これにより、第２絶縁膜４１に第４ホール４１ｂが形成されると共に、その第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂが形成される。このようなエッチングは、例えばC4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。
【０１３４】
なお、このエッチングでは、圧力が２〜７Paに設定されると共に、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力がエッチング装置の上部電極に印加される。
【０１３５】
このように、上部電極２３ａ上の浅い第３ホール４１ａとは別に、第２ソース／ドレイン領域８ｂ上の深い第４ホール４１ｂを形成することで、浅い第３ホール４１ａの下の上部電極２３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜２２ａが劣化するのを抑制することが可能となる。
【０１３６】
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３６ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３６ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【０１３７】
その後に、図１７（ｂ）に示すように、第５レジストパターン４５を除去する。
【０１３８】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３９】
まず、第２絶縁膜４１の上面と、第３、第４ホール４１ａ、４１ｂのそれぞれの内面に、スパッタ法によりバリアメタル膜として窒化チタン膜を約５０nmの厚さに形成する。そして、このバリアメタル膜の上に、第３、第４ホール４１ａ、４１ｂを埋め込むのに十分な厚さ、例えば第２絶縁膜４１の平坦面上での厚さが３００nmとなるタングステン膜を形成する。
【０１４０】
その後に、第２絶縁膜４１上の余分なバリアメタル膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３、第４ホール４１ａ、４１ｂ内にそれぞれ第３、第４導電性プラグ４７ａ、４７ｂとして残す。
【０１４１】
これらの導電性プラグのうち、第３導電性プラグ４７ａは上部電極２３ａと電気的に接続される。そして、第４導電性プラグ４７ｂは、第２導電性プラグ３６ｂと電気的に接続され、その第２導電性プラグ３６ｂと共にビット線の一部を構成する。
【０１４２】
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４３】
まず、第２絶縁膜４１と第３、第４導電性プラグ４７ａ、４７ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、厚さ約５０nmの窒化チタン膜、厚さ約３６０nmのアルミニウム膜、及び厚さ約７０nmの窒化チタン膜をこの順に積層してなる。
【０１４４】
その後に、フォトリソグラフィによりこの金属積層膜をパターニングして、第３、第４導電性プラグ４７ａ、４７ｂのそれぞれと電気的に接続される一層目金属配線４９ａとビット線用金属パッド４９ｂとを形成する。
【０１４５】
この後は、一層目金属配線４９ａと金属パッド４９ｂの上に第３絶縁膜を形成する工程に移るが、その詳細については省略する。
【０１４６】
ここまでの工程により、本実施形態に係る半導体装置の基本構造が完成した。
【０１４７】
以上説明した半導体装置の製造方法によれば、図１８（ｂ）に示したように、キャパシタQの直下の導電性プラグを、第１導電性プラグ１２ａと補助導電性プラグ３６ａとに分割する。
【０１４８】
その補助導電性プラグ３６ａが埋め込まれる第１開口１４ａは、第１絶縁膜１１よりも薄い酸化防止絶縁膜１４に形成されるので、図１１（ａ）の工程で第１開口１４ａを形成する際のエッチング量は少なくて済む。そのため、エッチングによる第３レジストパターン３３の膜減りを低減することができ、第３レジストパターン３３をマスクにしたエッチングで第１開口１４ａを精度良く形成することができる。
【０１４９】
更に、本実施形態では、上記の第１開口１４ａと同じプロセスにより、酸化防止絶縁膜１４にアライメントマーク用開口１４ｃを形成するので、このアライメントマーク用開口１４ｃの深さも第１開口１４ａと同様に浅くすることができる。その結果、図１１（ｂ）に示したように、アライメントマーク１４ｃを完全に埋め込むのに必要な導電膜３６の膜厚を、図７（ａ）に示したタングステン膜１８よりも薄くすることができ、図１１（ｃ）のCMP工程におけるタングステン膜１８のオーバー研磨量を少なくすることができる。従って、このCMP工程では、補助導電性プラグ３６ａの上面にリセスが殆ど発生しないと共に、酸化防止絶縁膜１４と絶縁性密着膜１５のディッシングも抑制することができる。
【０１５０】
これらにより、本実施形態では、上面が平坦な補助導電性プラグ３６ａ上に下部電極２１ａが形成されるので、下地の凹凸に起因する配向性の劣化が下部電極２１ａに発生し難くなり、良好な配向性を持った下部電極２１ａによりその上のキャパシタ誘電体膜２２ａの配向性を高めることができ、キャパシタ誘電体膜２２ａの強誘電体特性が向上された高品位なFeRAMを提供することが可能になる。
【０１５１】
しかも、上記のように酸化防止絶縁膜１４にディッシングが発生しないので、プロセス中常に酸化防止絶縁膜１４の酸素透過防止能力を維持することができ、ビット線の一部を構成する第２導電性プラグ３６ｂが酸化してコンタクト不良を引き起こすのを防ぐことができる。
【０１５２】
なお、上記では、図１７（ａ）を用いて説明したように、第４ホール４１ｂと第２開口１４ｂとを同時に形成し、その後にキャパシタ誘電体膜２２ａに対して二回目の回復アニールを行ったが、本発明はこれに限定されない。
【０１５３】
例えば、図１７（ａ）の工程において、酸化防止絶縁膜１４をエッチングストッパ膜にしながら第４ホール４１ｂを形成し、第２導電性プラグ３６ｂが酸化防止絶縁膜１４で覆われた状態で上記の回復アニールを行ってもよい。その場合は、回復アニールを終了した後に、第４ホール４１ｂ下の酸化防止絶縁膜１４をエッチングすることにより第２開口１４ｂを形成する。
【０１５４】
（３）第２実施形態
上記した第１実施形態では、図１１（ｂ）、（ｃ）で説明したように、第２バリアメタル膜３５と導電膜３６との積層膜で補助導電性プラグ３６ａを構成した。これに対し、本実施形態では、導電膜３６のみで補助導電性プラグ３６ａを構成する。
【０１５５】
図１９（ａ）〜図１９（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１５６】
本実施形態に係る半導体装置を作成するには、まず、第１実施形態で説明した図９（ａ）〜図１１（ａ）の工程を行う。
【０１５７】
その後、図１９（ａ）に示すように、絶縁性密着膜１５の上面と各開口１４ａ、１４ｃのそれぞれの中に単層の導電膜３６を形成し、その導電膜３６で各開口１４ａ、１４ｃを完全に埋め込む。
【０１５８】
その導電膜３６の構成材料は特に限定されないが、本実施形態では、窒化チタン膜と窒化チタンアルミニウム膜のいずれかの単層膜をスパッタ法により導電膜３６として形成する。導電膜３６としてスパッタ法により窒化チタンアルミニウム膜を形成する場合は、例えば、チタンを５％含むアルミニウムターゲットを用い、且つ、窒素とアルゴンとの混合ガスをスパッタガスとして使用することで、ターゲット中のチタンを気相中で窒化して窒化チタンアルミニウム膜を得る。
【０１５９】
次いで、図１９（ｂ）に示すように、絶縁性密着膜１５を研磨ストッパとして使用しながら、その絶縁性密着膜１５上の余分な導電膜３６をCMP法により研磨して除去する。そのCMPでは、スラリーとして例えばCabot Microelectronics Corporation製のW2000が採用される。
【０１６０】
これにより、第１開口１４ａに導電膜３６が補助導電性プラグ３６ａとして残されると共に、アライメント用開口１４ｃ内の導電膜３６がアライメントマーク３６ｃとされる。
【０１６１】
その後は、第１実施形態で説明した図１２（ａ）〜図１８（ｂ）の工程を行うことで、図１９（ｃ）に示すように、キャパシタQを備えた半導体装置を完成させる。
【０１６２】
上記した本実施形態によれば、補助導電性プラグ３６ａが、タングステンよりも酸化し難い窒化チタン膜や窒化チタンアルミニウム膜の単層膜で構成されるので、補助導電性プラグ３６ａにタングステンを採用する第１実施形態と比較してプラグ３６ａの耐熱性が向上し、アニール等の熱プロセスを行う場合でも補助導電性プラグ３６ａのコンタクト特性を安定化させることが可能となる。
【０１６３】
以下に、本発明の特徴を付記する。
【０１６４】
（付記１） 半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
前記第１開口内に形成された補助導電性プラグと、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
を有することを特徴とする半導体装置。
【０１６５】
（付記２） 前記下部電極は配向性金属膜で構成されることを特徴とする付記１に記載の半導体装置。
【０１６６】
（付記３） 前記配向性金属膜は、イリジウムで構成されることを特徴とする付記２に記載の半導体装置。
【０１６７】
（付記４） 前記酸化防止絶縁膜は、前記第１絶縁膜よりも薄いことを特徴とする付記１に記載の半導体装置。
【０１６８】
（付記５） 前記第１導電性プラグと前記第２導電性プラグのそれぞれの上面の高さは同じ高さであることを特徴とする付記１に記載の半導体装置。
【０１６９】
（付記６） 前記補助導電性プラグは、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかで構成されることを特徴とする付記１に記載の半導体装置の製造方法。
【０１７０】
（付記７） 前記酸化防止絶縁膜は、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかであることを特徴とする付記１に記載の半導体装置。
【０１７１】
（付記８） 前記酸化防止絶縁膜上に絶縁性密着膜が形成され、該絶縁性密着膜上に前記下部電極と前記第２絶縁膜とが形成されたことを特徴とする付記１に記載の半導体装置。
【０１７２】
（付記９） 前記第２導電性プラグと前記４導電性プラグは、ビット線の一部を構成することを特徴とする付記１に記載の半導体装置。
【０１７３】
（付記１０） 前記第１、第２不純物拡散領域の間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ワード線の一部を構成するゲート電極とを有することを特徴とする付記１に記載の半導体装置。
【０１７４】
（付記１１） 半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、
前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、
前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、
前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、
前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、
前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、
前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７５】
（付記１２） 前記酸化防止絶縁膜を形成する工程において、前記第１絶縁膜よりも薄い厚さに前記酸化防止絶縁膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７６】
（付記１３） 前記導電膜を形成する工程において、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかを前記導電膜として形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７７】
（付記１４） 酸化防止絶縁膜を形成する工程において、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかを前記酸化防止絶縁膜として形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７８】
（付記１５） 前記酸化防止絶縁膜を形成した後に、該酸化防止絶縁膜上に絶縁性密着膜を形成する工程を有し、
前記絶縁性密着膜上に、前記下部電極と前記第２絶縁膜とを形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７９】
（付記１６） 前記第４ホールを形成した後に、酸素雰囲気中において前記キャパシタ誘電体膜をアニールし、その後に前記第２開口を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１８０】
【図１】図１（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、アライメント用開口をタングステン膜で完全に埋め込む場合の仮想的な半導体装置の製造途中の断面図（その１）である。
【図８】図８は、アライメント用開口をタングステン膜で完全に埋め込む場合の仮想的な半導体装置の製造途中の断面図（その２）である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１８】図１８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。
【符号の説明】
【０１８１】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、９…高融点金属シリサイド層、１０…カバー絶縁膜、１１…第１絶縁膜、１１ａ、１１ｂ…第１、第２ホール、１１ｃ…第１コンタクトホール、１１ｅ…アライメントマーク用開口、１３ｃ…第１コンタクトプラグ、１４…酸化防止絶縁膜、１５…絶縁性密着膜、１６…第１レジストパターン、１７…バリアメタル膜、１８…タングステン膜、１９…第２コンタクトプラグ、２０…アライメントマーク、２１…下部電極用導電膜、２１ａ…下部電極、２２…強誘電体膜、２２ａ…キャパシタ誘電体膜、２３…上部電極用導電膜、２３ａ…上部電極、２５…第１マスク材料層、２６…第２マスク材料層、２６ａ…ハードマスク、２７…フォトレジスト、２７ａ…キャパシタ用レジストパターン、３０…第２レジストパターン、３０ａ、３０ｂ…第１、第２窓、３１…第１バリアメタル膜、３２…タングステン膜、３２ａ、３２ｂ…第１、第２導電性プラグ、１４ａ、１４ｂ…第１、第２開口、１４ｃ…アライメントマーク用開口、３３…第３レジストパターン、３３ａ…第３窓、３３ｂ…第４窓、３５…第２バリアメタル膜、３６…導電膜、３６ａ…補助導電性プラグ、３６ｃ…アライメントマーク、４０…キャパシタ保護絶縁膜、４１…第２絶縁膜、４１ａ…第３ホール、４２…犠牲絶縁膜、４３…第４レジストパターン、４３ａ…第５窓、４５…第５レジストパターン、４５ａ…第６窓、４７ａ、４７ｂ…第３、第４導電性プラグ、４９ａ…一層目金属配線、４９ｂ…ビット線用金属パッド。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
【０００５】
FeRAMは、その構造によりスタック型とプレーナ型とに大別される。後者のプレーナ型では、半導体基板に形成されたMOSトランジスタとキャパシタ下部電極とが、キャパシタの上方の金属配線を介して電気的に接続され、キャパシタの平面形状が大きくなり易い傾向がある。
【０００６】
これに対し、スタック型のFeRAMでは、MOSトランジスタのソース／ドレイン領域に繋がる導電性プラグの直上にキャパシタ下部電極が形成され、その導電性プラグを介して下部電極とMOSトランジスタとが電気的に接続される。このような構造によれば、プレーナ型と比較してキャパシタの平面形状を小さくすることができ、今後求められるFeRAMの微細化に有利となる。
【０００７】
そのような微細化が可能となるには、キャパシタ直下の導電性プラグが埋め込まれる開口を精度良く形成する必要があるので、その開口の加工精度をいかにして高めるかが微細化を進めるための重要な要素となる。
【０００８】
なお、上記したスタック型のFeRAMについては、下記の特許文献１、２にその一例が開示されている。
【特許文献１】特開２００１−３５８３１１号公報
【特許文献２】特開２００３−６８９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、キャパシタ直下の導電性プラグが埋め込まれる開口の加工精度を高めることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、前記第１開口内に形成された補助導電性プラグと、前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、を有する半導体装置が提供される。
【００１１】
また、本発明の別の観点によれば、半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、前記キャパシタを覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１２】
本発明によれば、酸化防止絶縁膜の第１開口内に補助導電性プラグを形成し、この補助導電性プラグとその下の第１導電性プラグにより、キャパシタの下部電極を第１不純物拡散領域に電気的に接続する。その第１開口は、酸化防止絶縁膜のみをパターニングして形成されるので、例えば酸化防止絶縁膜とその下の第１絶縁膜を一括してコンタクトホールを形成する場合と比較して、パターニングにおけるエッチング量を少なくすることができる。これにより、エッチングマスクとして使用されるレジストパターンがエッチングによって膜減りし難くなり、補助導電性プラグが形成される第１開口を精度良く形成することが可能となる。
【００１３】
また、酸化防止絶縁膜に上記の第１開口を形成する工程において、該第１開口から間隔がおかれた部分の酸化防止絶縁膜にアライメント用開口を形成してもよい。その場合、第１開口内に導電膜を形成する工程においてアライメント用開口内にも導電膜を形成し、該導電膜を研磨する工程においてアライメント用開口内に導電膜をアライメントマークとして残す。
【００１４】
このアライメントマーク用開口は酸化防止絶縁膜に形成されるので、その深さが上記の第１開口と同様に浅くなり、アライメント用開口を埋め込むのに必要な導電膜の厚さを薄くすることができる。従って、導電膜を研磨する工程において、研磨残を残さないためのオーバー研磨量を少なくすることができるので、過剰な研磨によって第１開口内の補助導電性プラグの上面にリセスが発生したり、酸化防止絶縁膜にディッシングが発生したりするのを防止できる。
【００１５】
これにより、平坦性が良好に保たれた補助導電性プラグ上にキャパシタの下部電極が形成されるので、下地の凹凸によって下部電極の配向性が低下するのを抑止でき、配向性が良好に保たれた下部電極によりその上のキャパシタ誘電体膜の配向を高めることが可能となる。
【００１６】
更に、上記のように酸化防止絶縁膜にディッシングが発生せず、酸素の透過を防止するのに必要な酸化防止絶縁膜の厚さを維持することができるので、酸化防止絶縁膜の下の第２導電性プラグを酸化雰囲気から確実に保護することができ、第２導電性プラグにコンタクト不良が発生するのを防ぐことができる。
【００１７】
また、上記のアライメント用開口を完全に埋める厚さに導電膜を形成することで、研磨によりその導電膜をアライメント用開口内に残して得られるアライメントマークの上面に大きな凹部が形成されない。これにより、アライメントマーク上に形成される下部電極用導電膜に膜厚が薄い部分が形成されないので、酸素雰囲気中でキャパシタ誘電体膜に対してアニールを施しても、下部電極用導電膜によって酸素がブロックされ、酸素によってアライメントマークが酸化して飛散するのを防止することができる。
【発明の効果】
【００１８】
本発明によれば、補助導電性プラグが埋め込まれる第１開口が酸化防止絶縁膜に形成されるため、パターニングによりその第１開口を形成する際のエッチング量を少なくすることができ、パターニング時のエッチングマスクがエッチングによって膜減りするのが防止され、第１開口の加工精度を高めることが可能となる。
【００１９】
更に、上記の第１開口と同時に酸化防止絶縁膜にアライメントマーク用開口を形成する場合でも、アライメント用開口を埋め込むのに必要な導電膜の厚さを薄くできるので、その導電膜に対するオーバー研磨量を低減できる。これにより、補助導電性プラグと酸化防止絶縁膜のそれぞれの上面の平坦性が向上するので、キャパシタの下部電極の配向性を高めることができると共に、酸化防止絶縁膜の下の第２導電性プラグを酸化雰囲気から確実に保護することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２１】
（１）予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
【００２２】
図１〜図６は、仮想的な半導体装置の製造途中の断面図である。なお、これらの図では、強誘電体キャパシタが形成されるセル領域Iと、スクライブ領域等の周辺領域IIとを併記してある。
【００２３】
この半導体装置は、スタック型のFeRAMであり、以下のようにして作成される。
【００２４】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２５】
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
【００２６】
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
【００２７】
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
【００２８】
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
【００２９】
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３０】
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００３１】
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
【００３２】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３３】
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
【００３４】
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３５】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１１として酸化シリコン膜を厚さ約１１０００nmに形成する。
【００３６】
次いで、図１（ｂ）に示すように、上記の第１絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１絶縁膜１１の厚さは、シリコン基板２０の平坦面上で約８００nmとなる。
【００３７】
そして、図１（ｃ）に示すように、フォトリソグラフィによりカバー絶縁膜１０と第１絶縁膜１１とをパターニングして、二つのゲート電極５の間の第２ソース／ドレイン領域８ｂの上に第１コンタクトホール１１ｃを形成する。
【００３８】
次に、図２（ａ）に示すように、第２ソース／ドレイン領域８ｂと電気的に接続される第１コンタクトプラグ１３ｃを第１コンタクトホール１１ｃ内に形成する。その第１コンタクトプラグ１３ｃは、タングステンで主に構成されるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
【００３９】
そこで、次の工程では、図２（ｂ）に示すように、第１コンタクトプラグ１３ｃを酸化雰囲気から保護するための酸化防止絶縁膜１４として、プラズマCVD法により酸窒化シリコン(SiON)膜を厚さ約１３０nmに形成する。
【００４０】
その後に、プラズマCVD法により酸化防止絶縁膜１４上に酸化シリコン膜を厚さ約２００nmに形成し、その酸化シリコン膜を絶縁性密着膜１５とする。
【００４１】
続いて、図２（ｃ）に示すように、絶縁性密着膜１５上にフォトレジストを塗布し、それを露光、現像することにより第１レジストパターン１６を形成する。その第１レジストパターン１６は、セル領域Iにおいて第１ソース／ドレイン領域８ａ上にホール形状の第１窓１６ａを有すると共に、周辺領域IIにおいて幅の広い第２窓１６ｂを有する。
【００４２】
そして、これら第１、第２窓１６ａ、１６ｂを通じてカバー絶縁膜１０、第１絶縁膜１１、酸化防止絶縁膜１４、及び絶縁性密着膜１５をRIE(Reactive Ion Etching)でエッチングすることにより、セル領域Iにおけるこれらの絶縁膜に第２コンタクトホール１１ｄを形成すると共に、周辺領域IIにアライメントマーク用開口１１ｅを形成する。
【００４３】
これらのうち、開口１１ｅは、後述のキャパシタを形成するためのフォトリソグラフィの際、露光装置（不図示）とシリコン基板１との位置合わせを行うのに使用される。
【００４４】
ここで、第２コンタクトホール１１ｄは、酸化防止絶縁膜１４と絶縁性密着膜１５の厚さにより、その深さが既述の第１コンタクトホール１１ｃよりも深くなる。そのため、このエッチング工程におけるエッチング量は第１コンタクトホール１１ｃのそれよりも多くなり、RIEのエッチング雰囲気中に第１レジストパターン１６が長時間曝される。その結果、図示のように、エッチングの最中に第１レジストパターン１６が膜減りし、エッチングが終了する頃にはエッチングマスクとなる第１レジストパターン１６の残厚が極めて薄くなるので、上記のように深い第２コンタクトホール１１ｄを精度良く形成するのは難しい。このような問題は、第１レジストパターン１６の膜厚を薄くする必要のある微細な直径の第２コンタクトホール１１ｄを形成する場合に特に顕著に見られる。
【００４５】
その後に、第１レジストパターン１６は除去される。
【００４６】
次いで、図３（ａ）に示すように、スパッタ法によりシリコン基板１の上側全面にバリアメタル膜１７としてチタン膜と窒化チタン膜とをこの順に形成する。なお、窒化チタン膜についてはCVD法で形成してもよい。そのバリアメタル膜１７は、上記した第２コンタクトホール１１ｄと開口１１ｅのそれぞれの内面にも形成される。
【００４７】
次に、図３（ｂ）に示すように、上記のバリアメタル膜１７上にタングステン膜１８を形成し、そのタングステン膜１８で第２コンタクトホール１１ｄを完全に埋め込む。
【００４８】
タングステン膜１８は、アライメントマーク用の開口１１ｅ内にも形成されるが、本来はその厚さは第２コンタクトホール１１ｄを埋める程度で十分なため、この例では第２コンタクトホール１１ｄを埋めるのに必要な最低限の厚さでタングステン膜１８を形成する。このようにすると、第２コンタクトホール１１ｄよりも幅が広い開口１１ｅは、図示のようにタングステン膜１８によって完全には埋め込まれないことになる。
【００４９】
その後に、図３（ｃ）に示すように、絶縁性密着膜１５上の余分なバリアメタル膜１７とタングステン膜１８とをCMP法により研磨して除去し、これらの膜を第２コンタクトホール１１ｄと開口１１ｅ内にのみ残す。このようにして第２コンタクトホール１１ｄ内に残されたバリアメタル膜１７とタングステン膜１８は第２コンタクトプラグ１９として使用され、周辺領域IIの開口１１ｅ内に残されたこれらの膜はアライメントマーク２０とされる。
【００５０】
次いで、図４（ａ）に示すように、スパッタ法によりイリジウム膜を約５０〜２００nmの厚さ、例えば１００nmに形成し、それを下部電極用導電膜２１とする。
【００５１】
更に、MOCVD(Metal Organic CVD)法により、下部電極用導電膜２１上に強誘電体膜２２としてPZT(Lead Zirconate Titanate: PbZrTiO3)膜を厚さ約５０〜１５０nm、例えば１００nmに形成する。
【００５２】
その後、この強誘電体膜２２上にスパッタ法により酸化イリジウム（IrO2）膜を５０〜２００nm、例えば１００nmの厚さに形成し、それを上部電極用導電膜２３とする。
【００５３】
このようにして積層された下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３は、後でパターニングされてそれぞれキャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極とされる。
【００５４】
次に、図４（ｂ）に示すように、上部電極用導電膜２３上に第１マスク材料層２５としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成した後、更にその上にCVD法により酸化シリコン膜を約６００nmの厚さに形成し、それを第２マスク材料層２６とする。
【００５５】
その後に、第２マスク材料層２６上にフォトレジスト２７を塗布する。
【００５６】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、不図示のステッパ等の露光装置内にシリコン基板１を入れる。そして、アライメント用開口１１ｅに起因して第２マスク材料層２６の表面に形成される凹部を光学的に検出し、露光装置とシリコン基板１との位置合わせを行う。続いて、この露光装置内でフォトレジスト２７を露光した後に、それを現像することで、セル領域Iにおいてキャパシタ平面形状を有するキャパシタ用レジストパターン２７ａを形成する。また、そのキャパシタ用レジストパターン２７ａは、周辺領域Iにおいて、アライメントマーク用の開口１１ｅを上方から覆う。
【００５８】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５９】
まず、キャパシタ用レジストパターン２７ａをマスクにして第２マスク材料膜２６をエッチングすることによりハードマスク２６ａを形成する。
【００６０】
そして、キャパシタ用レジストパターン２７ａを除去した後に、ハードマスク２６ａをマスクにして第１ハードマスク層２５をエッチングし、その第１マスク材料層２５をハードマスク２６ａの下にのみ残す。
【００６１】
続いて、図６（ａ）に示すように、ハードマスク２６ａをエッチングマスクにしながら、下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３を一括してエッチングする。これにより、第２コンタクトプラグ１９上には、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQが形成されたことになる。
【００６２】
なお、周辺領域IIでは、下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３はエッチングされず、ハードマスク２６ａの下に残存する。
【００６３】
続いて、図６（ｂ）に示すように、ハードマスク２６ａと第１マスク材料層２５とをウエットエッチングとドライエッチングにより除去する。
【００６４】
その後に、キャパシタQを形成する際のエッチングやスパッタによってキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、酸素雰囲気中でキャパシタQをアニールする。そのようなアニールは、回復アニールとも呼ばれる。
【００６５】
ところで、上記の例では、コンタクトプラグ１９を構成するタングステン膜１８は、第２コンタクトホール１１ｄを埋め込む最低限の厚さで形成されているため、第２コンタクトホール１１ｄよりも幅が広い開口１１ｅに対するタングステン膜１８の埋め込みは不完全となっている。そのため、図６（ｂ）に示されるように、開口１１ｅには、キャパシタQの下部電極２１ａを構成する下部電極用導電膜２１が残っており、上記の回復アニールの際の酸素がその下部電極用導電膜２１に到達する。
【００６６】
しかし、下部電極用導電膜２１は、カバレッジの悪いスパッタ法によって形成されているので、その膜厚が開口１１ｅ内において不均一となっており、図示のような薄厚部２１ｂが下部電極用導電膜２１に発生し、その薄厚部２１ｂからタングステン膜１８に上記の酸素が侵入することになる。こうなると、他の金属に比べて非常に酸化され易いタングステン膜１８が薄厚部２１ｂの近くで酸化し、下部電極用導電膜２１によって密閉された空間において酸化されたタングステンが膨張して、その膨張により下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３のいずれかよりなる膜２５が周囲に飛散する。その膜２５は、デバイス不良を引き起こすと共に、後の工程で行われるフォトリソグラフィ工程におけるパターン不良の原因となるので、好ましくない。
【００６７】
このような膜２５の剥離を発生させないためには、周辺領域IIにおいて、タングステン膜１８によって開口１１ｅを完全に埋め込むことで、周辺領域IIに下部電極用導電膜２１を残さないようにすることが考えられる。
【００６８】
図７、図８は、このようにタングステン膜１８で開口１１ｅを完全に埋め込む場合の仮想的なFeRAMの製造途中の断面図である。なお、図７、図８において、図１〜図６で説明した要素にはこれらの図と同じ符号を付し、以下ではその説明を省略する。
【００６９】
まず、上記で説明した図１（ａ）〜図３（ａ）の工程を行った後、図７（ａ）に示すように、バリアメタル膜１７上にタングステン膜１８を形成し、そのタングステン膜１８で第２コンタクトホール１１ｄと開口１１ｅの両方を完全に埋め込む。このように、第２コンタクトホール１１ｄだけでなく、それよりも幅の広い開口１１ｅも埋め込むために、タングステン膜１８の厚さは、上記の例（図３（ｂ）参照）よりもかなり厚く、例えばシリコン基板１の平坦面上で約９００nm程度の厚さにする必要がある。
【００７０】
その後に、図７（ｂ）に示すように、絶縁性密着層１５上の余分なバリアメタル膜１７とタングステン膜１８とをCMP法により研磨して除去することにより、第２コンタクトホール１１ｄと開口１１ｅの中に残されたこれらの膜をそれぞれ第２コンタクトプラグ１９、アライメントマーク２０とする。
【００７１】
ところで、そのCMPでは、第２コンタクトホール１１ｄと開口１１ｅ以外にタングステン膜１８とバリアメタル膜１７を残さないために、これらの膜の合計膜厚よりも研磨量が多くなるようなオーバー研磨が施される。特に、この例のように研磨対象となるタングステン膜１８が厚いほどCMP後に膜が残り易いので、上記のオーバー研磨の量は、タングステン膜１８を薄くする先の例（図３（ｃ）参照）よりも多く設定される。
【００７２】
その結果、図７（ｂ）に示されるように、絶縁性密着膜１５や酸化防止絶縁膜１４が不必要に研磨され、第１コンタクトプラグ１３ｃの上のこれらの膜にディッシング（膜減り）が発生すると共に、第２コンタクトプラグ１９も過剰に研磨されてその上面にリセス（窪み）が発生する。
【００７３】
この後は、既述の図４（ａ）〜図６（ｂ）の工程を行うことで、図８に示すようなキャパシタQを第２コンタクトプラグ１９上に形成する。
【００７４】
この例では、周辺領域IIの開口１１ｅがタングステンよりなるアライメントマーク２０によって完全に埋め込まれており、その上に下部電極用導電膜２１が均一な厚さで形成されている。従って、酸素雰囲気中でキャパシタQに対して回復アニールを施しても、下部電極用導電膜２１によって酸素の透過が阻止されるので、図６（ｂ）のような膜２５が発生せず、剥離した膜２５に起因するパターン不良等の問題は回避できる。
【００７５】
しかし、図７（ｂ）で説明したように、タングステン膜１８に対するCMP時のオーバー研磨量を多くしたことで、第１コンタクトプラグ１３ｃ上の酸化防止絶縁膜１４にディッシングが発生する。これにより、キャパシタQの回復アニール時に、タングステンを主に構成される第１コンタクトプラグ１３ｃを酸化防止絶縁膜１４で酸素雰囲気から保護するのが難しくなり、第１コンタクトプラグ１３ｃが酸化してコンタクト不良を引き起こす恐れが新たに発生する。
【００７６】
しかも、上記のCMPにより、キャパシタQの直下の第２コンタクトプラグ１９の上面にリセスが形成し、その上面の平坦性が低下する。このリセスに起因する平坦性の低下により下部電極２１ａにおけるイリジウムの配向性が低下する。キャパシタ誘電体膜２２ａの配向は、下部電極２１ａの配向に大きく依存するので、このように下部電極２１ａの配向性が低下すると、キャパシタ誘電体膜２２ａの配向性も低下し、ひいてはキャパシタ誘電体膜２２ａの強誘電体特性が劣化する。
【００７７】
本願発明者はこのような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
【００７８】
（２）第１実施形態
図９〜図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、図１〜図８で説明したのと同じ要素にはこれらの図と同じ符号を付し、以下ではその説明を省略する。
【００７９】
この半導体装置はスタック型のFeRAMであり、以下のようにして作成される。
【００８０】
まず、予備的事項で説明した図１（ａ）、（ｂ）の工程を行った後に、図９（ａ）に示すように、第１絶縁膜１１の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン３０を形成する。
【００８１】
図示のように、第１、第２ソース／ドレイン領域８ａ、８ｂの上方の第２レジストパターン３０には、ホール形状の第１、第２窓３０ａ、３０ｂがそれぞれ形成される。
【００８２】
続いて、図９（ｂ）に示すように、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力をエッチング雰囲気に印加すると共に、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用するRIEにより、上記の第１、第２窓３０ａ、３０ｂを通じて第１絶縁膜１１とカバー絶縁膜１０とをエッチングして、第１、第２ソース／ドレイン領域８ａ、８ｂのそれぞれの上に第１、第２ホール１１ａ、１１ｂを形成する。なお、上記のエッチング雰囲気の圧力は特に限定されないが、本実施形態では２〜７Paとする。
【００８３】
このエッチングが終了後、第２レジストパターン３０は除去される。
【００８４】
次に、図９（ｃ）に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、第１絶縁膜１１の上面と、第１、第２ホール１１ａ、１１ｂの内面とに、スパッタ法によりチタン膜を厚さ約３０nmに形成する。更に、このチタン膜の上に、四塩化チタンガス（TiCl4）を反応ガスとして使用するCVD法により、厚さが約２０nmの窒化チタン膜を形成し、この窒化チタン膜と上記のチタン膜とを第１バリアメタル膜３１とする。
【００８６】
その後に、六フッ化タングステンガスを使用するCVD法を用いて、この第１バリアメタル膜３１上にタングステン膜３２を形成し、このタングステン膜３２により第１、第２ホール１１ａ、１１ｂを完全に埋め込む。
【００８７】
続いて、図１０（ａ）に示すように、第１絶縁膜１１が研磨ストッパとなるようなスラリー（研磨剤）、例えばCabot Microelectronics Corporation製のW2000を使用するCMP法により、第１絶縁膜１１上の余分な第１バリアメタル膜３１とタングステン膜３２とを研磨して除去し、これらの膜を第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂとして残す。
【００８８】
このように、第１、第２導電性プラグ３２ａ、３２ｂは同じプロセスによって形成されるので、それらの上面の高さは同じになる。また、第１、第２ソース／ドレイン領域８ａ、８ｂは、それぞれ第１、第２導電性プラグ３２ａ、３２ｂと電気的に接続される。
【００８９】
次いで、図１０（ｂ）に示すように、シラン（SiH4）とN2Oとを反応ガスとするプラズマCVD法により、第１、第２導電性プラグ３２ａ、３２ｂと第１絶縁膜１１のそれぞれの上面に酸窒化シリコン膜を形成し、それを酸化防止絶縁膜１４とする。その酸化防止絶縁膜１４は、第１絶縁膜１１よりも薄い厚さ、例えば約１３０nmの厚さに形成するのが好ましい。
【００９０】
酸化防止絶縁膜１４を構成する酸窒化シリコンは、他の絶縁膜に比べ、酸素の透過防止性に優れている。そのため、二つのゲート電極５の間に形成された酸化し易いタングステンで主に構成される第２導電性プラグ３２ｂは、この酸化防止絶縁膜１４によって酸化雰囲気から保護され、プロセス中に異常酸化してコンタクト不良を起こすのが防止される。
【００９１】
このように酸素の透過を防止する機能を有する絶縁膜としては、上記の酸窒化シリコン膜の他に窒化シリコン(SiN)膜とアルミナ(Al2O3)膜があり、これらの膜を単層で酸化防止絶縁膜１４として形成してもよい。その場合、窒化シリコン膜は、シランとアンモニアとを反応ガスとするプラズマCVD法によって形成される。また、アルミナ膜はスパッタ法によって形成される。
【００９２】
その後に、上記の酸化防止絶縁膜１４上に、絶縁性密着膜１５として酸化シリコン膜を約２００nmに形成する。この酸化シリコン膜の成膜方法は特に限定されないが、本実施形態ではTEOSガスを用いるプラズマCVD法によりこの酸化シリコン膜を形成する。
【００９３】
続いて、図１０（ｃ）に示すように、絶縁性密着膜１５上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン３３を形成する。この第３レジストパターン３３は、第２導電性プラグ３２ａの上方にホール形状の第３窓３３ａを有すると共に、この第３窓３３ａよりも幅が広い第４窓３３ｂを周辺領域IIに有する。
【００９４】
その後に、図１１（ａ）に示すように、上記の第３、第４窓３３ａ、３３ｂを通じてその下の絶縁性密着膜１５と酸化防止絶縁膜１４とをエッチングすることにより、各窓３３ａ、３３ｂの下の酸化防止絶縁膜１４にそれぞれ第１開口１４ａとアライメントマーク用開口１４ｃとを形成する。
【００９５】
このときのエッチング条件は特に限定されないが、本実施形態では、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用するRIEを採用する。
【００９６】
また、これにより形成された第１開口１４ａの深さは、酸化防止絶縁膜１４と絶縁性密着膜１５の合計膜厚に等しく約３３０nmとなるが、この値は第１、第２ホール１１ａ、１１ｂの深さ（約900nm）よりも浅く、この工程におけるエッチング量は図２（ｂ）のそれよりも格段に少ない。よって、エッチングによる第３レジストパターン３３の膜減りが図２（ｂ）の場合よりも低減され、エッチング終了後にも第３レジストパターン３３が厚く残存するので、第１開口１４ａを精度良く形成することができる。
【００９７】
その後に、第３レジストパターン３３は除去される。
【００９８】
次に、図１１（ｂ）に示すように、絶縁性密着膜１５の上面と各開口１４ａ、１４ｃの内面とに、第２バリアメタル膜３５として窒化チタン膜を約５０nmの厚さに形成する。
【００９９】
ここで、既述のように、第１開口１４ａの深さが約３３０nmと浅いので、カバレッジに優れた高価なCVD法で第２バリアメタル膜３５を形成する必要は無く、安価なスパッタ法により第２バリアメタル膜３５を形成することができる。但し、第２バリアメタル膜３５の成膜方法はスパッタ法に限定されず、CVD法で第２バリアメタル膜３５を形成してもよい。
その後に、六フッ化タングステンガスを用いるCVD法により、この第２バリアメタル膜３５の上に導電膜３６としてタングステン膜を形成し、この導電膜３６で上記の各開口１４ａ、１４ｃを完全に埋め込む。
【０１００】
上記のようにアライメント用開口１４ｃの深さが非常に浅いので、それを埋め込むのに必要な導電膜３６の厚さは、図７（ａ）で説明したタングステン膜１８の厚さよりも薄くて済み、本実施形態では絶縁性密着膜１５の平坦面上で例えば約３００nmとされる。
【０１０１】
続いて、図１１（ｃ）に示すように、絶縁性密着膜１５を研磨ストッパにしながら、その絶縁性密着膜１５上の余分な第２バリアメタル膜３５と導電膜３６とをCMP法により研磨して除去し、これらの膜を第１開口１４ａとアライメントマーク用開口１４ｃの中にのみ残す。そのCMPにおけるスラリーとして、例えばCabot Microelectronics Corporation製のW2000を採用する。
【０１０２】
そして、このようにして残された第２バリアメタル膜３５と導電膜３６は、第１開口１４ａ内において、第１導電性プラグ３２ａと電気的に接続される補助導電性プラグ３６ａとされると共に、アライメントマーク用開口１４ｃ内においてアライメントマーク３６ｃとされる。
【０１０３】
ところで、このCMPにおいては、開口１４ａ、１４ｃ以外の絶縁性密着膜１５上に導電膜３６や第２バリアメタル膜３５を残さないために、研磨量をこれらの膜の合計の厚さよりも多くするオーバー研磨が行われる。
【０１０４】
但し、研磨の対象となる導電膜３６の厚さが上記のように薄いので、絶縁性密着膜１５上に研磨残を残さないためのオーバー研磨量を図７（ｂ）の場合よりも少なくすることができ、過剰な研磨をしなくて済む。よって、上記のようにCMPを行っても、補助導電性プラグ３６ａの上面にリセスが発生したり、酸化防止絶縁膜１４や絶縁性密着膜１５にディッシングが発生したりすることが防止され、CMPを終了した後の絶縁性密着膜１５と補助導電性プラグ３６ａの各上面の平坦性を極めて良好にすることができる。
【０１０５】
次に、図１２（ａ）に示す断面構造を得るまでの工程について説明する。
【０１０６】
まず、スパッタ法により、補助導電性プラグ３６ａと絶縁性密着膜１５のそれぞれの上に下部電極用導電膜２１として配向性金属膜を形成する。配向性金属膜としては、例えばイリジウム膜がある。本実施形態では、そのうちのイリジウム膜を５０〜２００nmの厚さ、より好ましくは１００nmの厚さに形成する。
【０１０７】
上記したように、絶縁性密着膜１５と補助導電性プラグ３６ａの各上面の平坦性が良いので、下部電極用導電膜２１の配向性が下地の凹凸によって低下するのが防がれ、その配向性を良好に保つことができる。
【０１０８】
次いで、強誘電体膜２２として、PZT膜をMOCVD法により下部電極用導電膜２１上に５０〜１５０nmの厚さ、より好ましくは１００nmの厚さに形成する。なお、強誘電体膜２２の成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。更に、強誘電体膜２２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜２２を構成してもよい。
【０１０９】
その強誘電体膜２２の配向性は、下地の下部電極用導電膜２１の配向性に大きく依存するが、上記のように下部電極用導電膜２１の配向性が良好なので、この強誘電体膜２２の配向も高められる。
【０１１０】
その後に、強誘電体膜２２の上に、スパッタ法により酸化イリジウム(IrO2)膜を５０〜２００nmの厚さ、より好ましくは１００nmの厚さに形成し、それを上部電極用導電膜２３とする。
【０１１１】
続いて、図１２（ｂ）に示すように、上部電極用導電膜２３上に第１マスク材料層２５としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成した後、更にその上にCVD法により酸化シリコン膜を約６００nmの厚さに形成し、それを第２マスク材料層２６とする。
【０１１２】
その後に、マスク材料層２６上にフォトレジスト２７を塗布する。
【０１１３】
ところで、補助導電性プラグ３６ａよりも幅が広いアライメントマーク３６ｃの上面は、図１１（ｃ）のCMP工程におけるオーバー研磨によって、その周囲の絶縁性密着膜１５の上面よりも若干低くなっている。その結果、図１２（ｂ）の工程を終了した後では、アライメントマーク３６ｃに起因する浅い凹部（不図示）が周辺領域IIのマスク材料層２６に形成されている。その凹部の深さは、典型的には約５０〜１００nm程度と浅い。
【０１１４】
このような凹部を利用することにより、次の図１３（ａ）の工程では、まずステッパ等の露光装置（不図示）内にシリコン基板１を入れ、アライメントマーク３６ｃ上の上記の凹部を光学的に検出することで、露光装置とシリコン基板１との位置合わせを自動的に行う。
【０１１５】
次いで、露光装置内でフォトレジスト２７を露光した後に、フォトレジスト２７を現像することにより、図１３（ａ）に示されるようなキャパシタ用レジストパターン２７ａを形成する。そのキャパシタ用レジストパターン２７ａは、セル領域I上においてキャパシタ平面形状を有すると共に、周辺領域IIにおいてアライメントマーク３６ｃを覆う。
【０１１６】
次に、図１３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１１７】
まず、キャパシタ用レジストパターン２７ａをエッチングマスクに使用しながら第２マスク材料層２６をエッチングしてハードマスク２６ａを形成する。
【０１１８】
そして、キャパシタ用レジストパターン２７ａを除去した後、上記のハードマスク２６ａをマスクにして第１マスク材料層２５をエッチングすることにより、ハードマスク２６ａの下にのみ第１マスク材料層２５を残す。
【０１１９】
続いて、図１４（ａ）に示すように、ハロゲンガスを含むエッチングガスを用いて、ハードマスク２６ａで覆われていない部分の下部電極用導電膜２１、強誘電体膜２２、及び上部電極用導電膜２３を一括してドライエッチングする。これにより、セル領域Iには、補助導電性プラグ３６ａと電気的に接続された下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａを順に積層してなるキャパシタQが形成されたことになる。
【０１２０】
そのキャパシタQを構成する下部電極２１ａは、絶縁性密着膜１５によって膜剥がれが防止される。更に、絶縁性密着膜１５は、非晶質の酸化シリコンよりなるため、結晶性のある膜のように下部電極２１ａの配向を乱してしまうことが無く、下部電極２１ａの配向を良好に保つようにも機能する。
【０１２１】
その後に、ハードマスク２６ａと第１マスク材料層２５とをウエットエッチングとドライエッチングにより除去する。
【０１２２】
次いで、図１４（ｂ）に示すように、上記した図１４（ａ）のエッチング工程等でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする一回目の回復アニールをキャパシタ誘電体膜２２ａに対して約４０分間行う。
【０１２３】
ここで、アライメント用開口１４ｃ内にアライメントマーク３６ｃが略完全に埋め込まれているので、アライメントマーク３６ｃ上の下部電極用導電膜２１には、図６（ｂ）に示したような薄厚部２１ｂが形成されていない。従って、このように酸素雰囲気中で回復アニールを行っても、下部電極用導電膜２１で酸素をブロックすることができ、アライメントマーク３６ｃが酸化するのを防ぐことができる。
【０１２４】
次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１２５】
まず、水素等の還元性雰囲気からキャパシタ誘電体膜２２ａを保護するために、キャパシタ保護絶縁膜４０として水素ブロック性に優れたアルミナ膜をシリコン基板１の上側全面に約５０nmの厚さに形成する。
【０１２６】
そのキャパシタ保護絶縁膜４０の成膜方法は特に限定されない。但し、カバレッジ特性に優れたALD(Atomic Layer Deposition)法でキャパシタ保護絶縁膜４０を形成すれば、キャパシタQの側面にキャパシタ保護絶縁膜４０をカバレッジ良く形成することができるので、隣接するキャパシタQの間隔を狭めることができ、FeRAMの微細化を推し進めることができる。
【０１２７】
次いで、シランを反応ガスとして使用するHDPCVD(High Density Plasma CVD)法を用いて、キャパシタ保護絶縁膜４０上に第２絶縁膜４１を形成し、隣接する二つのキャパシタQの間の空間をその第２絶縁膜４１で埋め込む。その第２絶縁膜４１の厚さは特に限定されないが、本実施形態ではシリコン基板１の平坦面上で約７００nmとする。
【０１２８】
その後に、TEOSガスを用いるプラズマCVD法により、第２絶縁膜４１上に犠牲絶縁膜４２として酸化シリコン膜を形成する。この第２絶縁膜４１の厚さは、シリコン基板１の平坦面上で例えば８００nmである。
【０１２９】
続いて、図１５（ｂ）に示すように、CMP法により犠牲絶縁膜４２と第２絶縁膜４１の上面を研磨して平坦化した後、第２絶縁膜４１上にフォトレジストを塗布し、それを露光、現像することにより、上部電極２３ａ上にホール形状の第５窓４３ａを備えた第４レジストパターン４３を形成する。
【０１３０】
そして、図１６（ａ）に示すように、上記の第５窓４３ａを通じて第２絶縁膜４１とキャパシタ保護絶縁膜４０とをエッチングして、これらの絶縁膜４０、４１に上部電極２３ａに至る深さの第３ホール４１ａを形成する。このエッチングは、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用する平行平板型プラズマエッチング装置で行われ、エッチング時の圧力は２〜７Paとされる。また、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力がそのエッチング装置の上部電極に印加され、それにより上記のエッチングガスがプラズマ化される。
【０１３１】
そして、第４レジストパターン４３を除去した後に、ここまでの工程でキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする二回目の回復アニールを約４０分間行う。
【０１３２】
次に、図１６（ｂ）に示すように、第２絶縁膜４１上にフォトレジストを再び塗布して、そのフォトレジストを露光、現像し、第５レジストパターン４５を形成する。その現像により、第２導電性プラグ３６ｂ上の第５レジストパターン４５には、ホール形状の第６窓４５ａが形成される。
【０１３３】
その後に、図１７（ａ）に示すように、第５レジストパターン４５の第６窓４５ａを通じて第２絶縁膜４１、キャパシタ保護絶縁膜４０、絶縁性密着膜１５、及び酸化防止絶縁膜１４をエッチングする。これにより、第２絶縁膜４１に第４ホール４１ｂが形成されると共に、その第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂが形成される。このようなエッチングは、例えばC4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われる。
【０１３４】
なお、このエッチングでは、圧力が２〜７Paに設定されると共に、周波数が１３．５６MHzでパワーが１kW〜２．５kWの高周波電力がエッチング装置の上部電極に印加される。
【０１３５】
このように、上部電極２３ａ上の浅い第３ホール４１ａとは別に、第２ソース／ドレイン領域８ｂ上の深い第４ホール４１ｂを形成することで、浅い第３ホール４１ａの下の上部電極２３ａがエッチング雰囲気に長時間曝されるのを防ぐことができ、その下のキャパシタ誘電体膜２２ａが劣化するのを抑制することが可能となる。
【０１３６】
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３６ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３６ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【０１３７】
その後に、図１７（ｂ）に示すように、第５レジストパターン４５を除去する。
【０１３８】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３９】
まず、第２絶縁膜４１の上面と、第３、第４ホール４１ａ、４１ｂのそれぞれの内面に、スパッタ法によりバリアメタル膜として窒化チタン膜を約５０nmの厚さに形成する。そして、このバリアメタル膜の上に、第３、第４ホール４１ａ、４１ｂを埋め込むのに十分な厚さ、例えば第２絶縁膜４１の平坦面上での厚さが３００nmとなるタングステン膜を形成する。
【０１４０】
その後に、第２絶縁膜４１上の余分なバリアメタル膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３、第４ホール４１ａ、４１ｂ内にそれぞれ第３、第４導電性プラグ４７ａ、４７ｂとして残す。
【０１４１】
これらの導電性プラグのうち、第３導電性プラグ４７ａは上部電極２３ａと電気的に接続される。そして、第４導電性プラグ４７ｂは、第２導電性プラグ３６ｂと電気的に接続され、その第２導電性プラグ３６ｂと共にビット線の一部を構成する。
【０１４２】
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４３】
まず、第２絶縁膜４１と第３、第４導電性プラグ４７ａ、４７ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、厚さ約５０nmの窒化チタン膜、厚さ約３６０nmのアルミニウム膜、及び厚さ約７０nmの窒化チタン膜をこの順に積層してなる。
【０１４４】
その後に、フォトリソグラフィによりこの金属積層膜をパターニングして、第３、第４導電性プラグ４７ａ、４７ｂのそれぞれと電気的に接続される一層目金属配線４９ａとビット線用金属パッド４９ｂとを形成する。
【０１４５】
この後は、一層目金属配線４９ａと金属パッド４９ｂの上に第３絶縁膜を形成する工程に移るが、その詳細については省略する。
【０１４６】
ここまでの工程により、本実施形態に係る半導体装置の基本構造が完成した。
【０１４７】
以上説明した半導体装置の製造方法によれば、図１８（ｂ）に示したように、キャパシタQの直下の導電性プラグを、第１導電性プラグ１２ａと補助導電性プラグ３６ａとに分割する。
【０１４８】
その補助導電性プラグ３６ａが埋め込まれる第１開口１４ａは、第１絶縁膜１１よりも薄い酸化防止絶縁膜１４に形成されるので、図１１（ａ）の工程で第１開口１４ａを形成する際のエッチング量は少なくて済む。そのため、エッチングによる第３レジストパターン３３の膜減りを低減することができ、第３レジストパターン３３をマスクにしたエッチングで第１開口１４ａを精度良く形成することができる。
【０１４９】
更に、本実施形態では、上記の第１開口１４ａと同じプロセスにより、酸化防止絶縁膜１４にアライメントマーク用開口１４ｃを形成するので、このアライメントマーク用開口１４ｃの深さも第１開口１４ａと同様に浅くすることができる。その結果、図１１（ｂ）に示したように、アライメントマーク１４ｃを完全に埋め込むのに必要な導電膜３６の膜厚を、図７（ａ）に示したタングステン膜１８よりも薄くすることができ、図１１（ｃ）のCMP工程におけるタングステン膜１８のオーバー研磨量を少なくすることができる。従って、このCMP工程では、補助導電性プラグ３６ａの上面にリセスが殆ど発生しないと共に、酸化防止絶縁膜１４と絶縁性密着膜１５のディッシングも抑制することができる。
【０１５０】
これらにより、本実施形態では、上面が平坦な補助導電性プラグ３６ａ上に下部電極２１ａが形成されるので、下地の凹凸に起因する配向性の劣化が下部電極２１ａに発生し難くなり、良好な配向性を持った下部電極２１ａによりその上のキャパシタ誘電体膜２２ａの配向性を高めることができ、キャパシタ誘電体膜２２ａの強誘電体特性が向上された高品位なFeRAMを提供することが可能になる。
【０１５１】
しかも、上記のように酸化防止絶縁膜１４にディッシングが発生しないので、プロセス中常に酸化防止絶縁膜１４の酸素透過防止能力を維持することができ、ビット線の一部を構成する第２導電性プラグ３６ｂが酸化してコンタクト不良を引き起こすのを防ぐことができる。
【０１５２】
なお、上記では、図１７（ａ）を用いて説明したように、第４ホール４１ｂと第２開口１４ｂとを同時に形成し、その後にキャパシタ誘電体膜２２ａに対して二回目の回復アニールを行ったが、本発明はこれに限定されない。
【０１５３】
例えば、図１７（ａ）の工程において、酸化防止絶縁膜１４をエッチングストッパ膜にしながら第４ホール４１ｂを形成し、第２導電性プラグ３６ｂが酸化防止絶縁膜１４で覆われた状態で上記の回復アニールを行ってもよい。その場合は、回復アニールを終了した後に、第４ホール４１ｂ下の酸化防止絶縁膜１４をエッチングすることにより第２開口１４ｂを形成する。
【０１５４】
（３）第２実施形態
上記した第１実施形態では、図１１（ｂ）、（ｃ）で説明したように、第２バリアメタル膜３５と導電膜３６との積層膜で補助導電性プラグ３６ａを構成した。これに対し、本実施形態では、導電膜３６のみで補助導電性プラグ３６ａを構成する。
【０１５５】
図１９（ａ）〜図１９（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１５６】
本実施形態に係る半導体装置を作成するには、まず、第１実施形態で説明した図９（ａ）〜図１１（ａ）の工程を行う。
【０１５７】
その後、図１９（ａ）に示すように、絶縁性密着膜１５の上面と各開口１４ａ、１４ｃのそれぞれの中に単層の導電膜３６を形成し、その導電膜３６で各開口１４ａ、１４ｃを完全に埋め込む。
【０１５８】
その導電膜３６の構成材料は特に限定されないが、本実施形態では、窒化チタン膜と窒化チタンアルミニウム膜のいずれかの単層膜をスパッタ法により導電膜３６として形成する。導電膜３６としてスパッタ法により窒化チタンアルミニウム膜を形成する場合は、例えば、チタンを５％含むアルミニウムターゲットを用い、且つ、窒素とアルゴンとの混合ガスをスパッタガスとして使用することで、ターゲット中のチタンを気相中で窒化して窒化チタンアルミニウム膜を得る。
【０１５９】
次いで、図１９（ｂ）に示すように、絶縁性密着膜１５を研磨ストッパとして使用しながら、その絶縁性密着膜１５上の余分な導電膜３６をCMP法により研磨して除去する。そのCMPでは、スラリーとして例えばCabot Microelectronics Corporation製のW2000が採用される。
【０１６０】
これにより、第１開口１４ａに導電膜３６が補助導電性プラグ３６ａとして残されると共に、アライメント用開口１４ｃ内の導電膜３６がアライメントマーク３６ｃとされる。
【０１６１】
その後は、第１実施形態で説明した図１２（ａ）〜図１８（ｂ）の工程を行うことで、図１９（ｃ）に示すように、キャパシタQを備えた半導体装置を完成させる。
【０１６２】
上記した本実施形態によれば、補助導電性プラグ３６ａが、タングステンよりも酸化し難い窒化チタン膜や窒化チタンアルミニウム膜の単層膜で構成されるので、補助導電性プラグ３６ａにタングステンを採用する第１実施形態と比較してプラグ３６ａの耐熱性が向上し、アニール等の熱プロセスを行う場合でも補助導電性プラグ３６ａのコンタクト特性を安定化させることが可能となる。
【０１６３】
以下に、本発明の特徴を付記する。
【０１６４】
（付記１） 半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
前記第１開口内に形成された補助導電性プラグと、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
を有することを特徴とする半導体装置。
【０１６５】
（付記２） 前記下部電極は配向性金属膜で構成されることを特徴とする付記１に記載の半導体装置。
【０１６６】
（付記３） 前記配向性金属膜は、イリジウムで構成されることを特徴とする付記２に記載の半導体装置。
【０１６７】
（付記４） 前記酸化防止絶縁膜は、前記第１絶縁膜よりも薄いことを特徴とする付記１に記載の半導体装置。
【０１６８】
（付記５） 前記第１導電性プラグと前記第２導電性プラグのそれぞれの上面の高さは同じ高さであることを特徴とする付記１に記載の半導体装置。
【０１６９】
（付記６） 前記補助導電性プラグは、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかで構成されることを特徴とする付記１に記載の半導体装置の製造方法。
【０１７０】
（付記７） 前記酸化防止絶縁膜は、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかであることを特徴とする付記１に記載の半導体装置。
【０１７１】
（付記８） 前記酸化防止絶縁膜上に絶縁性密着膜が形成され、該絶縁性密着膜上に前記下部電極と前記第２絶縁膜とが形成されたことを特徴とする付記１に記載の半導体装置。
【０１７２】
（付記９） 前記第２導電性プラグと前記４導電性プラグは、ビット線の一部を構成することを特徴とする付記１に記載の半導体装置。
【０１７３】
（付記１０） 前記第１、第２不純物拡散領域の間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ワード線の一部を構成するゲート電極とを有することを特徴とする付記１に記載の半導体装置。
【０１７４】
（付記１１） 半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、
前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、
前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、
前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、
前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、
前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、
前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１７５】
（付記１２） 前記酸化防止絶縁膜を形成する工程において、前記第１絶縁膜よりも薄い厚さに前記酸化防止絶縁膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７６】
（付記１３） 前記導電膜を形成する工程において、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかを前記導電膜として形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７７】
（付記１４） 酸化防止絶縁膜を形成する工程において、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかを前記酸化防止絶縁膜として形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７８】
（付記１５） 前記酸化防止絶縁膜を形成した後に、該酸化防止絶縁膜上に絶縁性密着膜を形成する工程を有し、
前記絶縁性密着膜上に、前記下部電極と前記第２絶縁膜とを形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１７９】
（付記１６） 前記第４ホールを形成した後に、酸素雰囲気中において前記キャパシタ誘電体膜をアニールし、その後に前記第２開口を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１８０】
【図１】図１（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、仮想的な半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、アライメント用開口をタングステン膜で完全に埋め込む場合の仮想的な半導体装置の製造途中の断面図（その１）である。
【図８】図８は、アライメント用開口をタングステン膜で完全に埋め込む場合の仮想的な半導体装置の製造途中の断面図（その２）である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１８】図１８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。
【符号の説明】
【０１８１】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、９…高融点金属シリサイド層、１０…カバー絶縁膜、１１…第１絶縁膜、１１ａ、１１ｂ…第１、第２ホール、１１ｃ…第１コンタクトホール、１１ｅ…アライメントマーク用開口、１３ｃ…第１コンタクトプラグ、１４…酸化防止絶縁膜、１５…絶縁性密着膜、１６…第１レジストパターン、１７…バリアメタル膜、１８…タングステン膜、１９…第２コンタクトプラグ、２０…アライメントマーク、２１…下部電極用導電膜、２１ａ…下部電極、２２…強誘電体膜、２２ａ…キャパシタ誘電体膜、２３…上部電極用導電膜、２３ａ…上部電極、２５…第１マスク材料層、２６…第２マスク材料層、２６ａ…ハードマスク、２７…フォトレジスト、２７ａ…キャパシタ用レジストパターン、３０…第２レジストパターン、３０ａ、３０ｂ…第１、第２窓、３１…第１バリアメタル膜、３２…タングステン膜、３２ａ、３２ｂ…第１、第２導電性プラグ、１４ａ、１４ｂ…第１、第２開口、１４ｃ…アライメントマーク用開口、３３…第３レジストパターン、３３ａ…第３窓、３３ｂ…第４窓、３５…第２バリアメタル膜、３６…導電膜、３６ａ…補助導電性プラグ、３６ｃ…アライメントマーク、４０…キャパシタ保護絶縁膜、４１…第２絶縁膜、４１ａ…第３ホール、４２…犠牲絶縁膜、４３…第４レジストパターン、４３ａ…第５窓、４５…第５レジストパターン、４５ａ…第６窓、４７ａ、４７ｂ…第３、第４導電性プラグ、４９ａ…一層目金属配線、４９ｂ…ビット線用金属パッド。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
前記第１開口内に形成された補助導電性プラグと、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記下部電極は配向性金属膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電性プラグと前記第２導電性プラグのそれぞれの上面の高さは同じ高さであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記補助導電性プラグは、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかで構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止絶縁膜は、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２導電性プラグと前記４導電性プラグは、ビット線の一部を構成することを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、
前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、
前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、
前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、
前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、
前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、
前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記導電膜を形成する工程において、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかを前記導電膜として形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第４ホールを形成した後に、酸素雰囲気中において前記キャパシタ誘電体膜をアニールし、その後に前記第２開口を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
前記半導体基板上に形成され、前記第１、第２不純物拡散領域のそれぞれの上に第１、第２ホールを備えた第１絶縁膜と、
前記第１、第２ホール内にそれぞれ形成され、前記第１、第２不純物拡散領域のそれぞれと電気的に接続された第１、第２導電性プラグと、
前記第１絶縁膜の上に形成され、前記第１、第２導電性プラグのそれぞれの上に第１、第２開口を備えた酸化防止絶縁膜と、
前記第１開口内に形成された補助導電性プラグと、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記キャパシタを覆うと共に、前記上部電極の上に第３ホールを備え、且つ前記第２開口の上に第４ホールを備えた第２絶縁膜と、
前記第３ホール内に形成され、前記上部電極と電気的に接続された第３導電性プラグと、
前記第４ホール内と前記第２開口内とに形成され、前記第２導電性プラグと電気的に接続された第４導電性プラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記下部電極は配向性金属膜で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電性プラグと前記第２導電性プラグのそれぞれの上面の高さは同じ高さであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記補助導電性プラグは、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかで構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止絶縁膜は、酸窒化シリコン膜、窒化シリコン膜、及びアルミナ膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２導電性プラグと前記４導電性プラグは、ビット線の一部を構成することを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板の表層に互いに間隔をおいて第１、第２不純物拡散領域を形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をパターニングして、前記第１、第２不純物拡散領域上の該第１絶縁膜にそれぞれ第１、第２ホールを形成する工程と、
前記第１、第２ホール内に、前記第１、第２不純物拡散領域のそれぞれと電気的に接続される第１、第２導電性プラグを形成する工程と、
前記第１絶縁膜上と前記第１、第２導電性プラグ上とに酸化防止絶縁膜を形成する工程と、
前記酸化防止絶縁膜をパターニングして、前記第１導電性プラグの上の該酸化防止絶縁膜に第１開口を形成する工程と、
前記酸化防止絶縁膜上と前記第１開口内とに導電膜を形成する工程と、
前記導電膜を研磨することにより、前記酸化防止絶縁膜上から該導電膜を除去すると共に、前記第１開口内に前記導電膜を補助導電性プラグとして残す工程と、
前記補助導電性プラグ上、及び前記第１開口の周囲の前記酸化防止絶縁膜上に、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングすることにより、前記上部電極と前記第２ホールのそれぞれの上の前記第２絶縁膜に第３、第４ホールを形成すると共に、前記第４ホールの下の前記酸化防止絶縁膜に第２開口を形成する工程と、
前記第３ホール内に、前記上部電極と電気的に接続される第３導電性プラグを形成する工程と、
前記第４ホール内と前記第２開口内とに、前記第２導電性プラグと電気的に接続される第４導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記導電膜を形成する工程において、バリアメタル膜とタングステン膜との積層膜、窒化チタン膜の単層膜、及び窒化チタンアルミニウム膜の単層膜のいずれかを前記導電膜として形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第４ホールを形成した後に、酸素雰囲気中において前記キャパシタ誘電体膜をアニールし、その後に前記第２開口を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−３６１２６（Ｐ２００７−３６１２６Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２２１０１０（Ｐ２００５−２２１０１０）
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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