半導体装置とその製造方法
【課題】 寄生ダイオードを介したリーク電流を抑えること。
【解決手段】 半導体装置１は、ｃ面を表面とする窒化物半導体の半導体層１３と、厚みが減少する厚み減少部１４ａを有する窒化物半導体のｐ型の埋込み層１４と、を備える。埋込み層１４では、厚み減少部１４ａの内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部１４ａの傾斜面の間のｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。
【解決手段】 半導体装置１は、ｃ面を表面とする窒化物半導体の半導体層１３と、厚みが減少する厚み減少部１４ａを有する窒化物半導体のｐ型の埋込み層１４と、を備える。埋込み層１４では、厚み減少部１４ａの内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部１４ａの傾斜面の間のｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐ型の埋込み層を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を利用した半導体装置の開発が進められており、その一例が特許文献１に開示されている。特許文献１に開示される半導体装置の概要を図１１に示す。半導体装置４は、基板３１１、窒化ガリウムのバッファ層３１２、窒化ガリウムの半導体層３１３、ｐ型の窒化ガリウムの埋込み層３１４、ヘテロ接合層３１７、ドレイン電極３２２、ゲート部３２５、ソース電極３２６、ベース電極３２７を備えている。ヘテロ接合層３１７は、窒化ガリウムの電子走行層３１５と窒化アルミニウムガリウムの電子供給層３１６を有しており、電子走行層３１５と電子供給層３１６のヘテロ接合面に２次元電子ガス層が形成されている。ゲート部３２５は、ゲート電極３２３とゲート絶縁膜３２４を有している。
【０００３】
半導体装置４では、２次元電子ガス層を電子が走行することで、ドレイン電極３２２とソース電極３２６の間が導通する。半導体装置４では、ゲート部３２５のゲート電極３２３に印加する電圧に応じて、オンとオフが切換えられる。
【０００４】
ｐ型の埋込み層３１４は、２次元電子ガス層を走行する電子が周囲の原子に衝突したときに生じる正孔を排出するために設けられている。半導体装置４では、埋め込み層３１４が半導体層３１３の表面の一部に選択的に設けられていることを特徴としている。例えば、埋込み層３１４が半導体層３１３の表面全体に設けられていると、ドレイン電極３２２の下方において、埋込み層３１４とヘテロ接合層３１７の接合面における電界集中が問題となる。一方、埋込み層３１４が選択的に設けられていると、そのような電界集中を回避しながら、正孔の排出能を維持することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２６０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置４は、有機金属気相成長法等を利用して、シリコン基板３１１上に、バッファ層３１２、半導体層３１３、埋込み層３１４、ヘテロ接合層３１７を結晶成長して作成される。埋込み層３１４は、半導体層３１３上に成膜された後に、一部をエッチングすることで選択的に形成される。ヘテロ接合層３１７は、埋込み層３１４の一部をエッチングした後に、半導体層３１３と埋込み層３１４の表面から結晶成長される。
【０００７】
通常、窒化物半導体を利用する半導体装置は、ｃ面を成長面として採用されることが多い。このため、埋込み層３１４の一部をエッチングしたときに現れる埋込み層３１４の側面３１４Ｓは、ｃ面以外の面であり、例えばａ面、又はｍ面である。
【０００８】
本発明者らの検討の結果、ヘテロ接合層３１７を結晶成長する際に、埋込み層３１４の側面３１４Ｓに多量の酸素が導入されることが分かってきた。窒化物半導体では、ｃ面から酸素がほとんど導入されないが、ｃ面以外の面から酸素が導入され易い。半導体装置４では、埋込み層３１４の側面３１４Ｓがｃ面以外の面であり、このことが原因であると考えられる。
【０００９】
酸素は、窒化物半導体においてｎ型の不純物として機能する。このため、ｐ型の埋め込み層３１４の端部に多量の酸素が導入されると、その部分がｎ型化する。この結果、埋め込み層３１４の側面３１４Ｓの近傍に、寄生のｐｎダイオードが形成される。
【００１０】
半導体装置４がオフすると、この寄生のｐｎダイオードには逆バイアスが印加される。この逆バイアス電圧が寄生のｐｎダイオードの降伏電圧を超えると、寄生のｐｎダイオードを介してリーク電流が流れてしまう。
【００１１】
なお、上記では、半導体装置４を例にしてｐ型の埋込み層の課題を説明したが、他の種類の半導体装置にもｐ型の埋込み層を選択的に形成したいことがあり、そのような場合も同様の課題が存在する。
【００１２】
本明細書で開示される技術は、ｐ型の埋め込み層を有する半導体装置において、寄生のｐｎダイオードを介したリーク電流を抑制することを目的としている。
【課題を解決するための手段】
【００１３】
本明細書で開示される技術では、ｐ型の埋込み層の一部をエッチングした後に、側面が露出する埋込み層の端部にマストランスポートを生じさせる。これにより、埋込み層の端部は、徐々に厚みが減少する厚み減少部となる。厚み減少部の傾斜面がｃ面に近づくことから、酸素の導入が抑えられる。これにより、寄生ｐｎダイオードの動作が抑えられ、リーク電流が抑えられる。
【００１４】
本明細書で開示する半導体装置は、半導体層とｐ型の埋込み層を備えている。半導体層は、ｃ面を表面とする窒化物半導体である。埋込み層は、半導体層の表面の一部に設けられており、厚みが減少する厚み減少部を有する窒化物半導体である。埋込み層では、厚み減少部の内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部の傾斜面の間にｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。この態様によると、酸素濃度がピークとなる部分がｎ型化していても、そのピーク部分と厚み減少部の傾斜面の間がｐ型化しており、ｎ型部分が孤立した状態となっている。これにより、寄生ｐｎダイオードの動作が抑えられ、リーク電流が抑えられる。
【００１５】
本明細書で開示する半導体装置は、高電子移動度トランジスタに適用してもよい。この場合、半導体装置は、ヘテロ接合層とソース電極とドレイン電極とゲート部をさらに備えている。ヘテロ接合層は、半導体層及び埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体である。ソース電極は、へテロ接合層上の一部に設けられている。ドレイン電極も、へテロ接合層上の一部に設けられている。ゲート部は、へテロ接合層上の一部に設けられており、ソース電極とドレイン電極の間に配置されている。ここで、ゲート部は、ショットキー型であってもよく、絶縁ゲート型であってもよい。
【００１６】
高電子移動度トランジスタに設けられているへテロ接合層は、電子走行層と、電子走行層よりもバンドギャップが広い電子供給層を有していてもよい。この場合、ゲート部の下方には、埋込み層と電子走行層と電子供給層がこの順で並んでいるのが好ましい。この半導体装置は、ｐ型埋込み層によってヘテロ接合面に形成される２次元電子ガス層が空乏化され、ノーマリオフで動作することができる。
【００１７】
本明細書で開示される半導体装置の製造方法は、熱処理によるマストランスポートによって、埋込み層の厚み減少部を形成する工程を備えていてもよい。簡単な製造方法を利用して、寄生のｐｎダイオードの動作が抑制された半導体装置を製造することができる。
【発明の効果】
【００１８】
本明細書で開示される技術によると、ｐ型の埋め込み層に形成される寄生のｐｎダイオードの動作が抑えられ、リーク電流を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】実施例１の半導体装置の製造工程を示す（１）。
【図２】実施例１の半導体装置の製造工程を示す（２）。
【図３】マストランスフェーズと気相成長フェーズの基板温度の変化を示す。
【図４】実施例１の半導体装置の製造工程を示す（３）。
【図５】実施例１の半導体装置の埋込み層の要部拡大図を示す。
【図６】実施例１の半導体装置の埋込み層の不純物分布を示す。
【図７】実施例１の半導体装置の製造工程を示す（４）。
【図８】実施例１の半導体装置の製造工程を示す（５）。
【図９】実施例２の半導体装置の断面図を示す。
【図１０】実施例３の半導体装置の断面図を示す。
【図１１】従来の半導体装置の断面図を示す。
【発明を実施するための形態】
【００２０】
実施例で開示される技術的特徴の幾つかを以下に整理して記す。
（特徴１）へテロ接合層は、窒化ガリウムを材料とする電子走行層と、電子走行層上に設けられている窒化アルミニウムガリウムを材料とする電子供給層を備えているのが望ましい。電子走行層の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であるのが望ましい。電子供給層の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であるのが望ましい。ここで、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）である。
（特徴２）ｐ型の埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有しているのが望ましい。
（特徴３）半導体装置の製造方法は、ｐ型の埋込み層の一部を除去する除去工程と、除去工程の後に埋込み層を熱処理する熱処理工程を備える。熱処理工程により、埋込み層の端部をマストランスポートさせ、埋込み層に厚み減少部が形成される。
（特徴４）特徴３において、半導体装置の製造方法は、埋込み層上に半導体を結晶成長させる工程をさらに備える。前記熱処理工程は、基板温度を前記結晶成長工程よりも高い温度にすることを特徴としている。
【実施例１】
【００２１】
図１〜６を参照し、高電子移動度トランジスタを製造する方法を説明する。まず、図１に示されるように、有機金属気相成長法を利用して、基板１１上に、窒化ガリウムのバッファ層１２と、窒化ガリウムのノンドープの半導体層１３と、窒化ガリウムのｐ型の埋込み層１４を結晶成長する。基板１１の材料には、シリコン、サファイア、又は炭化珪素が用いられる。バッファ層１２は、低温成長されており、基板１１と半導体層１３の間で歪みが伝播するのを抑制する。半導体層１３と埋込み層１４は、連続成長されており、所定の厚みにまで結晶成長した後に、原料ガスにｐ型の不純物を加えることで形成される。ｐ型の不純物には、マグネシウムが用いられている。なお、これらの結晶成長の成長面には、ｃ面が採用されている。
【００２２】
次に、図２に示されるように、ドライエッチング技術を利用して、埋込み層１４の一部を除去し、半導体層１３の一部を露出させる。このとき、埋込み層１４の端部では、ｃ面以外の面方位である側面１４Ｓが露出する。なお、この例では、埋込み層１４のみを除去しているが、必要に応じて、半導体層１３の表面部の一部を除去してもよい。
【００２３】
次に、有機金属気相成長法を利用して、半導体層１３と埋込み層１４の表面から結晶成長を行う。図３に、この段階の基板温度の一例を示す。本実施例では、気相成長フェーズに先立って、マストランスポートフェーズが実施されることを特徴としている。時間ｔ１において、アンモニア雰囲気下で基板温度を上昇させる。基板温度がＡ１に達すると、その基板温度Ａ１を所定期間（時間ｔ２から時間ｔ３）維持する。基板温度Ａ１は、気相成長フェーズの基板温度Ａ２よりも高く、具体的には１０５０℃以上が好ましい。また、基板温度Ａ１を維持する所定期間（時間ｔ２から時間ｔ３）は、約５分以上が好ましい。マストランスフェーズが終了すると、図４に示されるように、埋込み層１４の端部においてマストランスポートが発生し、厚み減少部１４ａが形成される。
【００２４】
図５に、埋込み層１４の厚み減少部１４ａの拡大断面図を示す。図中の破線で囲まれる領域１４Ｏｘｙは、酸素が導入されている領域を示す。厚み減少部１４ａは、厚み減少開始点１４ｂから厚み減少終了点１４ｄまで、その厚みが徐々に減少しており、傾斜面１４ｃが形成されている。マストランスポートが開始する前は、図２に示されるように、埋込み層１４の端部において側面１４Ｓが露出している。この側面１４Ｓは、ｃ面に対して略垂直な面であり、例えば、ａ面又はｍ面である。このような面方位は、酸素が多量に導入され易い。このため、マストランスポートが進行する初期段階では、埋込み層１４の端部に多量の酸素が導入される。マストランスポートが進行し、厚み減少部１４ａの傾斜面１４ｃが徐々にｃ面に近づくように平坦化すると、埋込み層１４の端部に導入される酸素量が減少する。
【００２５】
図６に、図５のＡ−Ａ’線に沿った不純物濃度分布を示す。なお、この不純物濃度分布は、ＳＩＭＳ分析等を利用して観測することができる。埋込み層１４のｐ型不純物にはマグネシウムが用いられている。図６に示されるように、導入される酸素濃度は、ピークを有する。このピーク部分は、マストランスポートが進行する初期段階で埋込み層１４の端部に導入された酸素である。このピーク部分の酸素濃度は、マグネシウム濃度よりも高い。このため、埋込み層１４の一部はｎ型化している。埋込み層１４の厚み減少部１４ａでは、酸素濃度が急激に減少している。これは、マストランスポートが進行した後期段階では、埋込み層１４の端部に導入される酸素量が減少したことを示している。この結果、ｎ型化部分と傾斜面１４ｃの間では、酸素濃度よりもマグネシウム濃度の方が高く、この部分がｐ型化している。このため、埋込み層１４の厚み減少部１４ａでは、ｎ型化部分が傾斜面１４ｃにおいて露出していない。このように、マストランスフェーズは、厚み減少部１４ａの傾斜面がｐ型になるまで続けられる。
【００２６】
図３に戻る。マストランスポートフェーズが終了すると、基板温度を低下させる。基板温度がＡ２に達すると（時間ｔ４）、気相成長に必要な原料ガスが供給され、結晶成長が開始する。基板温度Ａ２は、約１０００〜１０５０℃が好ましい。
【００２７】
図７に示されるように、気相成長フェーズでは、半導体層１３と埋込み層１４の表面にヘテロ接合層１７が結晶成長される。ヘテロ接合層１７は、電子走行層１５と電子供給層１６を有する。電子走行層１５は、ノンドープの窒化ガリウムである。電子供給層１６は、ノンドープの窒化アルミニウムガリウムである。電子供給層１６に含まれるアルミニウム（Ａｌ）の組成比は、約０．１〜０．３に調整されていることが好ましい。
【００２８】
次に、図８に示されるように、埋込み層１４上のヘテロ接合層１７の一部をエッチングし、埋込み層１４の一部を露出させる。露出した埋込み層１４の表面にベース電極２７を形成し、ヘテロ接合層１７の表面にドレイン電極２２，ゲート部２５，ソース電極２２を形成する。ベース電極２７は、埋込み層１４にオーミック接触している。ドレイン電極２２は、ヘテロ接合層１７の表面の一部に設けられており、ヘテロ接合面に形成されている２次元電子ガス層に電気的に接続されている。ソース電極２６も、ヘテロ接合層１７の表面の一部に設けられており、ヘテロ接合面に形成されている２次元電子ガス層に電気的に接続されている。ゲート部２５は、ヘテロ接合層の表面の一部に設けられており、ドレイン電極２２とソース電極２６の間に配置されている。ゲート部２５は、ゲート電極２３とゲート絶縁膜２４を有している。ゲート電極２３がゲート絶縁膜２４を介してヘテロ接合面に形成されている２次元電子ガス層に対向している。
【００２９】
以上の工程により、高電子移動度トランジスタである半導体装置１が完成する。以下、半導体装置１の動作を説明する。
【００３０】
半導体装置１では、ドレイン電極２２が負荷を介して電源の正極性に接続されており、ソース電極２６とベース電極２７が短絡して基準電位（この例では接地電位）に固定されている。半導体装置１では、ゲート部２５の下方に、埋込み層１４の膜厚部分、電子走行層１５、電子供給層１６がこの順で並んでいる。ｐ型の埋込み層１４は、ゲート部２５のゲート電極２３にゲートオン電圧が印加されていないときに、電子走行層１５を空乏化している。このため、半導体装置１はノーマリオフ型である。
【００３１】
ゲート電極２３に閾値電圧よりも高い電圧が印加されると、半導体装置１はオン状態となる。このとき、電子走行層１５と電子供給層１６のヘテロ接合面に形成される２次元電子ガス層を介して、ドレイン電極２２とソース電極２６の間を電流が流れる。このとき、２次元電子ガス層を走行する電子が周囲の原子に衝突したときに生じる正孔は、埋込み層１４を介してベース電極２７に排出される。
【００３２】
ゲート電極２３に閾値電圧よりも低い電圧が印加されると、ゲート電極２３の下方の２次元電子ガス層の電子密度が減少し、電流の流れが遮断され、半導体装置１がオフ状態となる。半導体装置１がオフすると、ドレイン電極２２の電位が上昇する。図５を用いて説明したように、埋込み層１４の厚み減少部１４ａに形成されているｎ型化部分は、傾斜面１４ｃから露出しておらず、埋込み層１４で覆われたように構成されている。ｎ型化部分と傾斜面１４ｃとの間に存在するｐ型化部分は、ベース電極２７に電気的に接続されており、基準電位に固定されている。このため、ｎ型化部分の電位は、埋込み層１４の電位に追随して変動する。この結果、このｎ型化部分によって構成される寄生ダイオードにはバイアスが実質的に印加されないので、寄生ダイオードの動作が抑制されており、リーク電流が増大することが抑制されている。
【００３３】
半導体装置１の他の特徴を列記する。
（１）埋込み層１４の厚み減少部１４ａは、従来に比べ角部が平滑化されており、その部分での電界集中が緩和されており、より高耐圧化されていると評価できる。
（２）埋込み層１４の材料は、アルミニウムを含む窒化ガリウムでもよい。この場合、埋込み層１４に含まれるアルミニウムの濃度は、１×１０２０ｃｍ−３以下であることが好ましい。換言すれば、埋込み層１４に含まれるアルミニウムのモル比は、窒化ガリウムに対して０．００００１〜０．０１に調整されていることが好ましい。窒化ガリウムにアルミニウムを含ませることにより、マストランスポートの進行速度を遅くすることができる。この場合、マストランスポートフェーズに要する時間は長くなるが、制御性が大幅に向上し、所望の形態の厚み減少部１４ａを形成することができる。
（３）上記半導体装置１はノーマリオフ型であったが、ノーマリオン型であってもよい。
【実施例２】
【００３４】
図９に、縦型の高電子移動度トランジスタである半導体装置２を示す。半導体装置２は、ｎ型の窒化ガリウムの基板１１１と、ｎ−型の窒化ガリウムの半導体層１１３と、ｐ型の窒化ガリウムの埋込み層１１４と、ヘテロ接合層１１７を備えている。ヘテロ接合層１１７は、ｎ−型の窒化ガリウムの電子走行層１１５と、ノンドープの窒化ガリウムアルミニウムの電子供給層１１６を備えている。
【００３５】
半導体装置２はさらに、基板１１１の裏面に接続されているドレイン電極１２２と、埋込み層１１４の表面に接続されているベース電極１２７と、ヘテロ接合層１１７の表面に接続されているソース電極１２６と、ヘテロ接合層１１７の表面に接続されているゲート部１２５を備えている。ゲート部１２５は、ゲート電極１２３とゲート絶縁膜１２４を有している。
【００３６】
半導体装置２においても、埋込み層１１４の端部に厚み減少部１１４ａが形成されている。この厚み減少部１１４ａも熱処理によるマストランスポートによって作成されており、酸素が高濃度に導入された部分がｎ型化している。しかしながら、そのｎ型化部分がｐ型化部分で覆われており、寄生ダイオードの動作が抑制されている。
【実施例３】
【００３７】
図１０に、ＪＦＥＴ型の半導体装置３を示す。なお、実施例２と共通する構成要素には共通する符号を付し、その説明を省略する。図１０に示されるように、半導体装置３は、その表面構造が図９の半導体装置２と相違する。
【００３８】
半導体装置３は、半導体層１１３と埋込み層１１４上に設けられているｎ−型の高抵抗層２１５と、その高抵抗層２１５上に設けられているｎ＋型の低抵抗層２１６を備えている。半導体装置３はさらに、埋込み層３に接続するゲート電極２２５と、低抵抗層２１６に接続するソース電極２２６を備えている。
【００３９】
半導体装置３においても、埋込み層１１４の端部に厚み減少部１１４ａが形成されている。この厚み減少部１１４ａも熱処理によるマストランスポートによって作成されており、酸素が高濃度に導入された部分がｎ型化している。しかしながら、そのｎ型化部分がｐ型化部分で覆われており、寄生ダイオードの動作が抑制されている。
【００４０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４１】
１３，１１３：半導体層
１４，１１４：埋込み層
１４ａ，１１４ａ：厚み減少部
１５，１１５：電子走行層
１６，１１６：電子供給層
１７，１１７：ヘテロ接合層
【技術分野】
【０００１】
本発明は、ｐ型の埋込み層を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を利用した半導体装置の開発が進められており、その一例が特許文献１に開示されている。特許文献１に開示される半導体装置の概要を図１１に示す。半導体装置４は、基板３１１、窒化ガリウムのバッファ層３１２、窒化ガリウムの半導体層３１３、ｐ型の窒化ガリウムの埋込み層３１４、ヘテロ接合層３１７、ドレイン電極３２２、ゲート部３２５、ソース電極３２６、ベース電極３２７を備えている。ヘテロ接合層３１７は、窒化ガリウムの電子走行層３１５と窒化アルミニウムガリウムの電子供給層３１６を有しており、電子走行層３１５と電子供給層３１６のヘテロ接合面に２次元電子ガス層が形成されている。ゲート部３２５は、ゲート電極３２３とゲート絶縁膜３２４を有している。
【０００３】
半導体装置４では、２次元電子ガス層を電子が走行することで、ドレイン電極３２２とソース電極３２６の間が導通する。半導体装置４では、ゲート部３２５のゲート電極３２３に印加する電圧に応じて、オンとオフが切換えられる。
【０００４】
ｐ型の埋込み層３１４は、２次元電子ガス層を走行する電子が周囲の原子に衝突したときに生じる正孔を排出するために設けられている。半導体装置４では、埋め込み層３１４が半導体層３１３の表面の一部に選択的に設けられていることを特徴としている。例えば、埋込み層３１４が半導体層３１３の表面全体に設けられていると、ドレイン電極３２２の下方において、埋込み層３１４とヘテロ接合層３１７の接合面における電界集中が問題となる。一方、埋込み層３１４が選択的に設けられていると、そのような電界集中を回避しながら、正孔の排出能を維持することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２６０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置４は、有機金属気相成長法等を利用して、シリコン基板３１１上に、バッファ層３１２、半導体層３１３、埋込み層３１４、ヘテロ接合層３１７を結晶成長して作成される。埋込み層３１４は、半導体層３１３上に成膜された後に、一部をエッチングすることで選択的に形成される。ヘテロ接合層３１７は、埋込み層３１４の一部をエッチングした後に、半導体層３１３と埋込み層３１４の表面から結晶成長される。
【０００７】
通常、窒化物半導体を利用する半導体装置は、ｃ面を成長面として採用されることが多い。このため、埋込み層３１４の一部をエッチングしたときに現れる埋込み層３１４の側面３１４Ｓは、ｃ面以外の面であり、例えばａ面、又はｍ面である。
【０００８】
本発明者らの検討の結果、ヘテロ接合層３１７を結晶成長する際に、埋込み層３１４の側面３１４Ｓに多量の酸素が導入されることが分かってきた。窒化物半導体では、ｃ面から酸素がほとんど導入されないが、ｃ面以外の面から酸素が導入され易い。半導体装置４では、埋込み層３１４の側面３１４Ｓがｃ面以外の面であり、このことが原因であると考えられる。
【０００９】
酸素は、窒化物半導体においてｎ型の不純物として機能する。このため、ｐ型の埋め込み層３１４の端部に多量の酸素が導入されると、その部分がｎ型化する。この結果、埋め込み層３１４の側面３１４Ｓの近傍に、寄生のｐｎダイオードが形成される。
【００１０】
半導体装置４がオフすると、この寄生のｐｎダイオードには逆バイアスが印加される。この逆バイアス電圧が寄生のｐｎダイオードの降伏電圧を超えると、寄生のｐｎダイオードを介してリーク電流が流れてしまう。
【００１１】
なお、上記では、半導体装置４を例にしてｐ型の埋込み層の課題を説明したが、他の種類の半導体装置にもｐ型の埋込み層を選択的に形成したいことがあり、そのような場合も同様の課題が存在する。
【００１２】
本明細書で開示される技術は、ｐ型の埋め込み層を有する半導体装置において、寄生のｐｎダイオードを介したリーク電流を抑制することを目的としている。
【課題を解決するための手段】
【００１３】
本明細書で開示される技術では、ｐ型の埋込み層の一部をエッチングした後に、側面が露出する埋込み層の端部にマストランスポートを生じさせる。これにより、埋込み層の端部は、徐々に厚みが減少する厚み減少部となる。厚み減少部の傾斜面がｃ面に近づくことから、酸素の導入が抑えられる。これにより、寄生ｐｎダイオードの動作が抑えられ、リーク電流が抑えられる。
【００１４】
本明細書で開示する半導体装置は、半導体層とｐ型の埋込み層を備えている。半導体層は、ｃ面を表面とする窒化物半導体である。埋込み層は、半導体層の表面の一部に設けられており、厚みが減少する厚み減少部を有する窒化物半導体である。埋込み層では、厚み減少部の内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部の傾斜面の間にｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。この態様によると、酸素濃度がピークとなる部分がｎ型化していても、そのピーク部分と厚み減少部の傾斜面の間がｐ型化しており、ｎ型部分が孤立した状態となっている。これにより、寄生ｐｎダイオードの動作が抑えられ、リーク電流が抑えられる。
【００１５】
本明細書で開示する半導体装置は、高電子移動度トランジスタに適用してもよい。この場合、半導体装置は、ヘテロ接合層とソース電極とドレイン電極とゲート部をさらに備えている。ヘテロ接合層は、半導体層及び埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体である。ソース電極は、へテロ接合層上の一部に設けられている。ドレイン電極も、へテロ接合層上の一部に設けられている。ゲート部は、へテロ接合層上の一部に設けられており、ソース電極とドレイン電極の間に配置されている。ここで、ゲート部は、ショットキー型であってもよく、絶縁ゲート型であってもよい。
【００１６】
高電子移動度トランジスタに設けられているへテロ接合層は、電子走行層と、電子走行層よりもバンドギャップが広い電子供給層を有していてもよい。この場合、ゲート部の下方には、埋込み層と電子走行層と電子供給層がこの順で並んでいるのが好ましい。この半導体装置は、ｐ型埋込み層によってヘテロ接合面に形成される２次元電子ガス層が空乏化され、ノーマリオフで動作することができる。
【００１７】
本明細書で開示される半導体装置の製造方法は、熱処理によるマストランスポートによって、埋込み層の厚み減少部を形成する工程を備えていてもよい。簡単な製造方法を利用して、寄生のｐｎダイオードの動作が抑制された半導体装置を製造することができる。
【発明の効果】
【００１８】
本明細書で開示される技術によると、ｐ型の埋め込み層に形成される寄生のｐｎダイオードの動作が抑えられ、リーク電流を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】実施例１の半導体装置の製造工程を示す（１）。
【図２】実施例１の半導体装置の製造工程を示す（２）。
【図３】マストランスフェーズと気相成長フェーズの基板温度の変化を示す。
【図４】実施例１の半導体装置の製造工程を示す（３）。
【図５】実施例１の半導体装置の埋込み層の要部拡大図を示す。
【図６】実施例１の半導体装置の埋込み層の不純物分布を示す。
【図７】実施例１の半導体装置の製造工程を示す（４）。
【図８】実施例１の半導体装置の製造工程を示す（５）。
【図９】実施例２の半導体装置の断面図を示す。
【図１０】実施例３の半導体装置の断面図を示す。
【図１１】従来の半導体装置の断面図を示す。
【発明を実施するための形態】
【００２０】
実施例で開示される技術的特徴の幾つかを以下に整理して記す。
（特徴１）へテロ接合層は、窒化ガリウムを材料とする電子走行層と、電子走行層上に設けられている窒化アルミニウムガリウムを材料とする電子供給層を備えているのが望ましい。電子走行層の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であるのが望ましい。電子供給層の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であるのが望ましい。ここで、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）である。
（特徴２）ｐ型の埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有しているのが望ましい。
（特徴３）半導体装置の製造方法は、ｐ型の埋込み層の一部を除去する除去工程と、除去工程の後に埋込み層を熱処理する熱処理工程を備える。熱処理工程により、埋込み層の端部をマストランスポートさせ、埋込み層に厚み減少部が形成される。
（特徴４）特徴３において、半導体装置の製造方法は、埋込み層上に半導体を結晶成長させる工程をさらに備える。前記熱処理工程は、基板温度を前記結晶成長工程よりも高い温度にすることを特徴としている。
【実施例１】
【００２１】
図１〜６を参照し、高電子移動度トランジスタを製造する方法を説明する。まず、図１に示されるように、有機金属気相成長法を利用して、基板１１上に、窒化ガリウムのバッファ層１２と、窒化ガリウムのノンドープの半導体層１３と、窒化ガリウムのｐ型の埋込み層１４を結晶成長する。基板１１の材料には、シリコン、サファイア、又は炭化珪素が用いられる。バッファ層１２は、低温成長されており、基板１１と半導体層１３の間で歪みが伝播するのを抑制する。半導体層１３と埋込み層１４は、連続成長されており、所定の厚みにまで結晶成長した後に、原料ガスにｐ型の不純物を加えることで形成される。ｐ型の不純物には、マグネシウムが用いられている。なお、これらの結晶成長の成長面には、ｃ面が採用されている。
【００２２】
次に、図２に示されるように、ドライエッチング技術を利用して、埋込み層１４の一部を除去し、半導体層１３の一部を露出させる。このとき、埋込み層１４の端部では、ｃ面以外の面方位である側面１４Ｓが露出する。なお、この例では、埋込み層１４のみを除去しているが、必要に応じて、半導体層１３の表面部の一部を除去してもよい。
【００２３】
次に、有機金属気相成長法を利用して、半導体層１３と埋込み層１４の表面から結晶成長を行う。図３に、この段階の基板温度の一例を示す。本実施例では、気相成長フェーズに先立って、マストランスポートフェーズが実施されることを特徴としている。時間ｔ１において、アンモニア雰囲気下で基板温度を上昇させる。基板温度がＡ１に達すると、その基板温度Ａ１を所定期間（時間ｔ２から時間ｔ３）維持する。基板温度Ａ１は、気相成長フェーズの基板温度Ａ２よりも高く、具体的には１０５０℃以上が好ましい。また、基板温度Ａ１を維持する所定期間（時間ｔ２から時間ｔ３）は、約５分以上が好ましい。マストランスフェーズが終了すると、図４に示されるように、埋込み層１４の端部においてマストランスポートが発生し、厚み減少部１４ａが形成される。
【００２４】
図５に、埋込み層１４の厚み減少部１４ａの拡大断面図を示す。図中の破線で囲まれる領域１４Ｏｘｙは、酸素が導入されている領域を示す。厚み減少部１４ａは、厚み減少開始点１４ｂから厚み減少終了点１４ｄまで、その厚みが徐々に減少しており、傾斜面１４ｃが形成されている。マストランスポートが開始する前は、図２に示されるように、埋込み層１４の端部において側面１４Ｓが露出している。この側面１４Ｓは、ｃ面に対して略垂直な面であり、例えば、ａ面又はｍ面である。このような面方位は、酸素が多量に導入され易い。このため、マストランスポートが進行する初期段階では、埋込み層１４の端部に多量の酸素が導入される。マストランスポートが進行し、厚み減少部１４ａの傾斜面１４ｃが徐々にｃ面に近づくように平坦化すると、埋込み層１４の端部に導入される酸素量が減少する。
【００２５】
図６に、図５のＡ−Ａ’線に沿った不純物濃度分布を示す。なお、この不純物濃度分布は、ＳＩＭＳ分析等を利用して観測することができる。埋込み層１４のｐ型不純物にはマグネシウムが用いられている。図６に示されるように、導入される酸素濃度は、ピークを有する。このピーク部分は、マストランスポートが進行する初期段階で埋込み層１４の端部に導入された酸素である。このピーク部分の酸素濃度は、マグネシウム濃度よりも高い。このため、埋込み層１４の一部はｎ型化している。埋込み層１４の厚み減少部１４ａでは、酸素濃度が急激に減少している。これは、マストランスポートが進行した後期段階では、埋込み層１４の端部に導入される酸素量が減少したことを示している。この結果、ｎ型化部分と傾斜面１４ｃの間では、酸素濃度よりもマグネシウム濃度の方が高く、この部分がｐ型化している。このため、埋込み層１４の厚み減少部１４ａでは、ｎ型化部分が傾斜面１４ｃにおいて露出していない。このように、マストランスフェーズは、厚み減少部１４ａの傾斜面がｐ型になるまで続けられる。
【００２６】
図３に戻る。マストランスポートフェーズが終了すると、基板温度を低下させる。基板温度がＡ２に達すると（時間ｔ４）、気相成長に必要な原料ガスが供給され、結晶成長が開始する。基板温度Ａ２は、約１０００〜１０５０℃が好ましい。
【００２７】
図７に示されるように、気相成長フェーズでは、半導体層１３と埋込み層１４の表面にヘテロ接合層１７が結晶成長される。ヘテロ接合層１７は、電子走行層１５と電子供給層１６を有する。電子走行層１５は、ノンドープの窒化ガリウムである。電子供給層１６は、ノンドープの窒化アルミニウムガリウムである。電子供給層１６に含まれるアルミニウム（Ａｌ）の組成比は、約０．１〜０．３に調整されていることが好ましい。
【００２８】
次に、図８に示されるように、埋込み層１４上のヘテロ接合層１７の一部をエッチングし、埋込み層１４の一部を露出させる。露出した埋込み層１４の表面にベース電極２７を形成し、ヘテロ接合層１７の表面にドレイン電極２２，ゲート部２５，ソース電極２２を形成する。ベース電極２７は、埋込み層１４にオーミック接触している。ドレイン電極２２は、ヘテロ接合層１７の表面の一部に設けられており、ヘテロ接合面に形成されている２次元電子ガス層に電気的に接続されている。ソース電極２６も、ヘテロ接合層１７の表面の一部に設けられており、ヘテロ接合面に形成されている２次元電子ガス層に電気的に接続されている。ゲート部２５は、ヘテロ接合層の表面の一部に設けられており、ドレイン電極２２とソース電極２６の間に配置されている。ゲート部２５は、ゲート電極２３とゲート絶縁膜２４を有している。ゲート電極２３がゲート絶縁膜２４を介してヘテロ接合面に形成されている２次元電子ガス層に対向している。
【００２９】
以上の工程により、高電子移動度トランジスタである半導体装置１が完成する。以下、半導体装置１の動作を説明する。
【００３０】
半導体装置１では、ドレイン電極２２が負荷を介して電源の正極性に接続されており、ソース電極２６とベース電極２７が短絡して基準電位（この例では接地電位）に固定されている。半導体装置１では、ゲート部２５の下方に、埋込み層１４の膜厚部分、電子走行層１５、電子供給層１６がこの順で並んでいる。ｐ型の埋込み層１４は、ゲート部２５のゲート電極２３にゲートオン電圧が印加されていないときに、電子走行層１５を空乏化している。このため、半導体装置１はノーマリオフ型である。
【００３１】
ゲート電極２３に閾値電圧よりも高い電圧が印加されると、半導体装置１はオン状態となる。このとき、電子走行層１５と電子供給層１６のヘテロ接合面に形成される２次元電子ガス層を介して、ドレイン電極２２とソース電極２６の間を電流が流れる。このとき、２次元電子ガス層を走行する電子が周囲の原子に衝突したときに生じる正孔は、埋込み層１４を介してベース電極２７に排出される。
【００３２】
ゲート電極２３に閾値電圧よりも低い電圧が印加されると、ゲート電極２３の下方の２次元電子ガス層の電子密度が減少し、電流の流れが遮断され、半導体装置１がオフ状態となる。半導体装置１がオフすると、ドレイン電極２２の電位が上昇する。図５を用いて説明したように、埋込み層１４の厚み減少部１４ａに形成されているｎ型化部分は、傾斜面１４ｃから露出しておらず、埋込み層１４で覆われたように構成されている。ｎ型化部分と傾斜面１４ｃとの間に存在するｐ型化部分は、ベース電極２７に電気的に接続されており、基準電位に固定されている。このため、ｎ型化部分の電位は、埋込み層１４の電位に追随して変動する。この結果、このｎ型化部分によって構成される寄生ダイオードにはバイアスが実質的に印加されないので、寄生ダイオードの動作が抑制されており、リーク電流が増大することが抑制されている。
【００３３】
半導体装置１の他の特徴を列記する。
（１）埋込み層１４の厚み減少部１４ａは、従来に比べ角部が平滑化されており、その部分での電界集中が緩和されており、より高耐圧化されていると評価できる。
（２）埋込み層１４の材料は、アルミニウムを含む窒化ガリウムでもよい。この場合、埋込み層１４に含まれるアルミニウムの濃度は、１×１０２０ｃｍ−３以下であることが好ましい。換言すれば、埋込み層１４に含まれるアルミニウムのモル比は、窒化ガリウムに対して０．００００１〜０．０１に調整されていることが好ましい。窒化ガリウムにアルミニウムを含ませることにより、マストランスポートの進行速度を遅くすることができる。この場合、マストランスポートフェーズに要する時間は長くなるが、制御性が大幅に向上し、所望の形態の厚み減少部１４ａを形成することができる。
（３）上記半導体装置１はノーマリオフ型であったが、ノーマリオン型であってもよい。
【実施例２】
【００３４】
図９に、縦型の高電子移動度トランジスタである半導体装置２を示す。半導体装置２は、ｎ型の窒化ガリウムの基板１１１と、ｎ−型の窒化ガリウムの半導体層１１３と、ｐ型の窒化ガリウムの埋込み層１１４と、ヘテロ接合層１１７を備えている。ヘテロ接合層１１７は、ｎ−型の窒化ガリウムの電子走行層１１５と、ノンドープの窒化ガリウムアルミニウムの電子供給層１１６を備えている。
【００３５】
半導体装置２はさらに、基板１１１の裏面に接続されているドレイン電極１２２と、埋込み層１１４の表面に接続されているベース電極１２７と、ヘテロ接合層１１７の表面に接続されているソース電極１２６と、ヘテロ接合層１１７の表面に接続されているゲート部１２５を備えている。ゲート部１２５は、ゲート電極１２３とゲート絶縁膜１２４を有している。
【００３６】
半導体装置２においても、埋込み層１１４の端部に厚み減少部１１４ａが形成されている。この厚み減少部１１４ａも熱処理によるマストランスポートによって作成されており、酸素が高濃度に導入された部分がｎ型化している。しかしながら、そのｎ型化部分がｐ型化部分で覆われており、寄生ダイオードの動作が抑制されている。
【実施例３】
【００３７】
図１０に、ＪＦＥＴ型の半導体装置３を示す。なお、実施例２と共通する構成要素には共通する符号を付し、その説明を省略する。図１０に示されるように、半導体装置３は、その表面構造が図９の半導体装置２と相違する。
【００３８】
半導体装置３は、半導体層１１３と埋込み層１１４上に設けられているｎ−型の高抵抗層２１５と、その高抵抗層２１５上に設けられているｎ＋型の低抵抗層２１６を備えている。半導体装置３はさらに、埋込み層３に接続するゲート電極２２５と、低抵抗層２１６に接続するソース電極２２６を備えている。
【００３９】
半導体装置３においても、埋込み層１１４の端部に厚み減少部１１４ａが形成されている。この厚み減少部１１４ａも熱処理によるマストランスポートによって作成されており、酸素が高濃度に導入された部分がｎ型化している。しかしながら、そのｎ型化部分がｐ型化部分で覆われており、寄生ダイオードの動作が抑制されている。
【００４０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４１】
１３，１１３：半導体層
１４，１１４：埋込み層
１４ａ，１１４ａ：厚み減少部
１５，１１５：電子走行層
１６，１１６：電子供給層
１７，１１７：ヘテロ接合層
【特許請求の範囲】
【請求項１】
ｃ面を表面とする窒化物半導体の半導体層と、
前記半導体層の前記表面の一部に設けられており、厚みが減少する厚み減少部を有する窒化物半導体のｐ型の埋込み層と、を備えており、
前記埋込み層では、前記厚み減少部の内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と前記厚み減少部の傾斜面の間にｐ型不純物の濃度が酸素濃度よりも高い部分が存在する半導体装置。
【請求項２】
前記半導体層及び前記埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体のヘテロ接合層と、
前記へテロ接合層上の一部に設けられているソース電極と、
前記へテロ接合層上の一部に設けられておりドレイン電極と、
前記へテロ接合層上の一部に設けられており、前記ソース電極と前記ドレイン電極の間に配置されているゲート部と、をさらに備えている請求項１に記載の半導体装置。
【請求項３】
前記へテロ接合層は、電子走行層と、前記電子走行層よりもバンドギャップが広い電子供給層を有しており、
前記ゲート部の下方には、前記埋込み層と前記電子走行層と前記電子供給層がこの順で並んでいる請求項１又は２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置を製造する方法であって、
熱処理によるマストランスポートによって、前記埋込み層の前記厚み減少部を形成する工程を備える製造方法。
【請求項１】
ｃ面を表面とする窒化物半導体の半導体層と、
前記半導体層の前記表面の一部に設けられており、厚みが減少する厚み減少部を有する窒化物半導体のｐ型の埋込み層と、を備えており、
前記埋込み層では、前記厚み減少部の内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と前記厚み減少部の傾斜面の間にｐ型不純物の濃度が酸素濃度よりも高い部分が存在する半導体装置。
【請求項２】
前記半導体層及び前記埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体のヘテロ接合層と、
前記へテロ接合層上の一部に設けられているソース電極と、
前記へテロ接合層上の一部に設けられておりドレイン電極と、
前記へテロ接合層上の一部に設けられており、前記ソース電極と前記ドレイン電極の間に配置されているゲート部と、をさらに備えている請求項１に記載の半導体装置。
【請求項３】
前記へテロ接合層は、電子走行層と、前記電子走行層よりもバンドギャップが広い電子供給層を有しており、
前記ゲート部の下方には、前記埋込み層と前記電子走行層と前記電子供給層がこの順で並んでいる請求項１又は２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置を製造する方法であって、
熱処理によるマストランスポートによって、前記埋込み層の前記厚み減少部を形成する工程を備える製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１０６０２２（Ｐ２０１３−１０６０２２Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２５１２８１（Ｐ２０１１−２５１２８１）
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１７日（２０１１．１１．１７）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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