半導体装置とその製造方法
【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、例えばチャネル・シリコン・ゲルマニウム層を有する電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
多くのデバイス技術のうちでシリコンの大規模集積回路は、高度な情報社会を支えるために使用されている。高機能の集積回路を製造するため、ＭＯＳＦＥＴやＣＭＯＳＦＥＴ（相補的なＭＯＳＦＥＴ）のような高性能の半導体装置が利用される。
【０００３】
ＭＯＳＦＥＴやＣＭＯＳＦＥＴのようなデバイスの設計において、デバイス構造、導電型、動作電圧などの要因によってそれぞれ最適な閾値電圧を有するゲート電極の形成は、このようなデバイスの製造工程を複雑にする。そのため、デバイスの製造コストを増加させたり、デバイスの信頼性を低下させたり、効率或いはその他の有効な物の損失を招くことになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５３００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置によれば、基板と、前記基板上に設けられたｐ型電界効果トランジスタと、前記基板上に設けられたｎ型電界効果トランジスタと、を具備し、前記ｐ型電界効果トランジスタは、前記基板上に形成されたシリコン・ゲルマニウム層と、前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアース化合物を含む第１の材料としてのhigh-k誘電体を有する第１のゲート誘電体層と、前記第１のゲート誘電体層上に形成された第２の材料を有する第１のゲート電極と、を具備し、前記ｎ型電界効果トランジスタは、前記基板層上に形成された前記high-k誘電体を有する第２のゲート誘電体層と、前記第２のゲート誘電体層上に形成された前記第２の材料を有する第２のゲート電極とを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係るＭＯＳＦＥＴを示す断面図である。
【図２】種々の実施形態に係る各々の半導体装置の電圧変化を示す図である。
【図３】種々の実施形態に係る各々の半導体装置の価電子帯の変調を示す図である。
【図４】一実施形態に係る半導体装置例の一部を示す断面図である。
【図５】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図６】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図７】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図８】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図９】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１０】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１１】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１２】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１３】一実施例に係る半導体装置の製造の方法の例を示すフローダイヤグラムである。
【発明を実施するための形態】
【０００８】
本実施形態は電界効果トランジスタとその製造方法を提供する。特に、本実施形態は、チャネル・シリコン・ゲルマニウム層と、ハフニウム化合物及びレアアース化合物を含むゲート誘電体を有する電界効果トランジスタを提供する。電界効果トランジスタは、半導体基板とゲート誘電体との間にシリコン・ゲルマニウム層を含んでいる。
【０００９】
シリコン・ゲルマニウム層は、（１００）面を有する上面と底面ならびに、２つ以上の面を有する側面とを有している。シリコン・ゲルマニウム層は電界効果トランジスタのチャネル領域の上方にほぼ一定の高さを有している。一実施形態において、シリコン・ゲルマニウム層は、ゲート構造に覆われた半導体基板の一部でチャネル長方向に側面を持たない。別の実施形態において、シリコン・ゲルマニウム層は、ゲート構造で覆われない半導体基板部分で全て側面を有している。電界効果トランジスタは、オン電流（Ion）特性、線形ドレイン電流（Idlin）特性、及び閾値電圧（Ｖｔ）特性のうちの１つ以上をチャネル・シリコン・ゲルマニウム層により改善することができる。
【００１０】
電界効果トランジスタは、半導体基板内にソース／ドレイン領域、及び浅いトレンチ分離（以下、ＳＴＩと称す）を含んでいる。電界効果トランジスタは、さらにＳＴＩ間に位置する半導体基板の上面の溝内にシリコン・ゲルマニウム層と、誘電体、ゲート電極、及び側面スペーサを含むシリコン・ゲルマニウム層上のゲート構造と、ゲート構造により覆われていないシリコン・ゲルマニウム層と半導体基板の上部上の金属シリサイドを含んでいる。
【００１１】
別の実施形態において、電界効果トランジスタは、ＳＴＩ間のソース／ドレイン領域を含む半導体基板と、ＳＴＩ間の半導体基板のほぼ全上面における溝内のシリコン・ゲルマニウム層と、ハフニウム化合物及びレアアース化合物を含むゲート誘電体を含んでいるシリコン・ゲルマニウム層上のゲート構造、及びゲート電極を含んでいる。
【００１２】
電界効果トランジスタは、さらに、ゲート構造によって覆われていない半導体基板とシリコン・ゲルマニウム層の上部上に側面スペーサ及び金属シリサイドを含んでいる。シリコン・ゲルマニウム層は（１００）面を有する上面と底面、及び２面以上の側面を有している。シリコン・ゲルマニウム層は、ゲート構造の下のチャネル長方向に側面を有していない。
【００１３】
図１は、一実施形態に係る半導体装置１００の断面図を示している。図１に示すように、半導体装置１００は、金属酸化膜半導体（ＭＯＳ）トランジスタ或いはＭＯＳＦＥＴ１０２を含んでいる。半導体装置１００はシリコン基板１０４と分離構造１０６をさらに含んでいる。ＭＯＳＦＥＴ１０２は、例えばｐ型のトランジスタである（以下、ｐＭＯＳ又はｐＦＥＴと称す）。分離構造１０６は、例えばＳＴＩである。さらに、基板１０４は例えばシリコン基板である。
【００１４】
一実施形態によれば、ＭＯＳＦＥＴ１０２は、基板１０４上に形成された例えば活性領域１０８を含んでいる。さらに、ＭＯＳＦＥＴ１０２は活性領域１０８内に形成されたソース領域１１０とドレイン領域１１２を含んでおり、ソース領域１１０とドレイン領域１１２は互いに離間されている。活性領域１０８に形成されたチャネル領域１１４は、ソース領域１１０とドレイン領域１１２との間に形成されている。チャネル領域１１４は、例えばシリコン・ゲルマニウム（ＳｉＧｅ）のような材料を用いて、ゲルマニウム（Ｇｅ）を組み込み構成されている。
【００１５】
ＭＯＳＦＥＴ１０２は例えば誘電体層１１６を含んでいる。誘電体層１１６は高誘電率、ｋ（或いはhigh-k誘電体）により構成される。例えば、high-k誘電体は、レアアース（ＲＥ）化合物と様々なハフニウム（Ｈｆ）化合物との組み合わせから構成される。例えば、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含ことができる。さらに、例えば、Ｈｆ化合物は、ジルコニウム（Ｚｒ）酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含むことができ、さらに、ＲＥ化合物は、イットリウム（Ｙ）、ジスプロシウム（Ｄｙ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、マグネシウム（Ｍｇ）、ベリリウム（Be）、スカンジウム（Ｓｃ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、或いはエルビウム（Ｅｒ）のような、ＲＥ金属（ＲＥＭ）、及び（又は）ＲＥ酸化物（ＲＥＯ）を含むことができる。しかしながら、前記材料のリストは単なる例であり、他の材料を使用することも可能である。
【００１６】
ＭＯＳＦＥＴ１０２は、誘電体層１１６上に設けられたゲート電極１１８をさらに含んでいる。図示するように、ゲート電極１１８は単一の導電層ゲートを含んでいる。しかしながら、ゲート電極１１８はさらに多様な導電層ゲートを含むことが可能である。さらに、例えばゲート電極１１８は金属又は金属合金を用いて形成することも可能である。ゲート電極１１８に利用し得る材料の例としては、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Al、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び／又はＭｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び／又はＨｆＮのような窒化物及び炭化物と、ＲｕＯｘ及び／又はＲｅＯｘのような伝導性の酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び／又はＴａＡｌＮのような金属−金属合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどの前記材料の多重積層構造を含む。しかしながら、前記材料のリストは一例であり、ゲート電極に他の材料を使用することも可能である。
【００１７】
さらに別の実施形態において、ＭＯＳＦＥＴ１０２は、例えば第１のスペーサ１２０、第２のスペーサ１２２及びシリサイド層１２４を含んでいる。シリサイド層１２４はゲート電極１１８上、及び／又はソース領域１１０とドレイン領域１１２上に積層されている。シリサイド層１２４は、例えばＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘなどのようなＳｉ及び金属シリサイドで構成される。しかし、前記材料のリストは一例であり、シリサイド層１２４に他の材料を使用することが可能である。
【００１８】
ＭＯＳＦＥＴ１０２は任意の適切なチャネル幅を有している。チャネル幅は、一般に、活性領域１０８の紙面と垂直方向における活性領域１０８の長さである。チャネル幅は例えば約１００ｎｍ以上、約２０００ｎｍ以下である。ＭＯＳＦＥＴは任意の適切なチャネル長を有している。チャネル長は、一般に、対応するソース１１０とドレイン１１２領域間と定義される。チャネル長は、例えば約１０ｎｍ以上、約１００ｎｍ以下である。ＭＯＳＦＥＴ１０２は任意の適切なチャネル高さを有している。チャネル高さは、一般に、チャネル底面とチャネル上面との間で定義される。一実施形態において、チャネル高さは約２ｎｍ以上、約２５ｎｍ以下である。別の実施形態において、チャネル高さは約５ｎｍ以上、約１５ｎｍ以下である。さらに、ＭＯＳＦＥＴ１０２は、任意の適切な誘電体の高さを有している。一実施形態において、誘電体の高さは約１ｎｍ以上、約１０ｎｍ以下である。別の実施形態において、誘電体の高さは約２ｎｍ以上、約５ｎｍ以下である。
【００１９】
簡単化のため、図１に示していないが、ＭＯＳＦＥＴ１０２は電界効果トランジスタ構造で通常使用することができるあらゆる特徴を含むことができる。例えば、ゲートコンタクトプラグ、ソース−ドレインコンタクト、ゲート構造間の絶縁層などが、さらにＭＯＳＦＥＴ１０２へ含まれる。
【００２０】
チャネル１１４は底面及び側面を有する。底面は（１００）面（例えば面方位或いは面オリエンテーション）或いは、これに準ずる面（例えば、（１００）、（０１０）或いは（００１）面）（以下、総称して「（１００）面」と呼ぶ）を有する。トレンチの側面は、（１１１）面、或いはこれに準ずる面（以下、総称して「面（１１１）」と呼ぶ）と他の面を含むことができる。側面は実質的に（１１１）面のみを含むのではない。換言すれば、トレンチの側面は２つ以上の異なる面を有する。
【００２１】
シリコン・ゲルマニウム層は底面及び上面を有する。底面と上面は（１００）面を有する。シリコン・ゲルマニウム層はさらに側面を有する。シリコン・ゲルマニウム層の側面は（１１１）面及び他の面を含むことができる。シリコン・ゲルマニウム層の側面は本質的に（１１１）面だけを含むのではない。換言すれば、シリコン・ゲルマニウム層の側面は２つ以上の異なる面を有する。
【００２２】
ゲルマニウム量がチャネル領域の正孔移動度を増加させる限り、シリコン・ゲルマニウム層は任意の適切なゲルマニウム量を有する。一実施形態において、シリコン・ゲルマニウム層は、約０重量％以上、約８０重量％以下のシリコン及び約２０重量％以上約１００重量％以下のゲルマニウムを含む。別の実施形態において、シリコン・ゲルマニウム層は、約３０重量％以上、約７５重量％以下のシリコン及び約２５重量％以上、約７０重量％以下のゲルマニウムを含む。さらに別の実施形態において、シリコン・ゲルマニウム層は約６０重量％以上、約７０重量％以下のシリコン及び約３０重量％以上、約４０重量％以下のゲルマニウムを含む。
【００２３】
ここに例示されるような、ＭＯＳＦＴ１０２の構造に関しても、種々の他の半導体装置に関しても同様に、デバイス構造、導電型、オペレーション電圧などにより各々の最適な閾値電圧を有するゲート電極の構造の形成が複雑化し、否定的な効果を導くことを認識すべきである。従って、安定かつ信頼できる処理を通した半導体装置の閾値電圧の制御が望ましいと認識すべきである。このため、一実施形態によれば、半導体装置における基板の主成分ではない付加的要素をチャネル層１１４に加えることができる。一例として、チャネル層１１４に導入された付加的要素の量に、少なくとも一部分基づいて、閾値電圧を変化させることができる。このように半導体装置を構成することにより、従来方式と比較して、より少ない変数で尚且つ信頼できる処理によって仕事関数を容易に調整し、結果的にデバイス性能の改良をもたらすと認識できる。
【００２４】
図１及びここに提供される各々の他の例証が、実施形態としての半導体装置の例を示しているが、ここに記述された実施形態は、新しいチャネルデバイス（例えばＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料など）、新しいデバイス構造（例えば絶縁体（ＳＯＩ）、３−次元のトランジスタ（例えばｆｉｎＦＥＴ、ｖｅｒｔｉｃａｌＦＥＴ、ナノワイヤー、ナノチューブ、．．．）上のSiなど）、及び（又は）任意の他の適切なデバイス構造へ適用可能である。
【００２５】
一実施形態によれば、半導体装置１００に対して強化された閾値電圧制御は、チャネル層１１４へ付加的要素を導入することと、誘電体層１１６へ付加的要素を導入することにより達成できる。例として、図１に示すように、Ｇｅがチャネル層１１４へ組み入れられ、ｐ型又はｐ−ＦＥＴの半導体装置１００に対して正の閾値電圧シフトをもたらす。さらに、誘電体層１１６はＲＥ化合物を含んでいる。この手法は、LａのようなＲＥ化合物がｎ−ＦＥＴデバイスの誘電体層中へ排他的に使用される従来の半導体製造方法と対照的である、なぜならＲＥ化合物は、一般的に、ｐ−ＦＥＴデバイスへ負の閾値電圧シフトをもたらすからである。
【００２６】
例えば、図２に示すように、グラフ２００はチャネル・シリコン・ゲルマニウム（ｃ−ＳｉＧｅ）上のチャネル層シリコン（Ｓｉ）キャップ（ナノメーター（ｎｍ））に対する線形の閾値電圧（Vtlin）のシフトあるいは差分（ミリボルト（ｍＶ））を表している。Ｓｉキャップの増加に従い、線形の閾値電圧は減少する。グラフ２００は、Ｈｆ化合物とＲＥ化合物との組み合わせを用いて構成された誘電体を有するｐ−ＦＥＴのチャネル層中のｃ−Ｓｉの代わりにｃ−ＳｉＧｅを用いることに起因した負の静電荷の生成により、Ｖtlinが（１１０）面に対して約５００ｍＶ以下正方向へシフトすること、及び（１００）面に対して約４００ｍＶ以下正方向へシフトすることを示している。
【００２７】
補足例として、図３に示すように、グラフ３００は、チャネル・シリコン（ｃ−Ｓｉ）及びチャネル・シリコン・ゲルマニウム（ｃ−ＳｉＧｅ）のキャパシタンス（ｐＦ）に対するゲート電圧（Ｖ）（閾値電圧（Ｖｔ）に依存する）を表している。グラフ３００は、価電子帯の変調の効果を示しており、Ｈｆ化合物とＲＥ化合物との組み合わせを用いて構成された誘電体層を有するｐ−ＦＥＴのチャネル層中のｃ−Ｓｉの代わりにｃ−ＳｉＧｅを用いることで、（１１０）面に対して約９００ｍＶ以下のＶｔシフトと、（１００）面に対して約７５０ｍＶ以下のＶｔシフトをもたらすことを示している。
【００２８】
図４は、実施形態に係る半導体装置４００の断面図を示している。図４に示すように、半導体装置４００は第１のトランジスタ或いは金属酸化膜半導体（ＭＯＳ）トランジスタ（又はＭＯＳＦＥＴと呼ばれる）４０１、及び第２のトランジスタ或いはＭＯＳＦＴ４０３を含みうる。半導体装置４００はまた、分離構造４０８で区切られた第1の活性領域４０４と第2の活性領域４０６とを含むシリコン基板４０２を含んでいる。ＭＯＳＦＥＴ４０１は、基板４０２の第１の活性領域４０４上に構成され、ＭＯＳＦＥＴ４０３は第2の活性領域４０６上に構成される。分離構造は、浅いトレンチ分離（ＳＴＩｓ）である。さらに、基板４０２はシリコン基板である。
【００２９】
一実施形態によれば、ＭＯＳＦＥＴ４０１及びＭＯＳＦＥＴ４０３は異なる導電型である。例えば、ＭＯＳＦＥＴ４０１はｐ型トランジスタ（又はｐＭＯＳ又はｐ-ＦＥＴと呼ぶ）であり、ＭＯＳＦＥＴ４０３はｎ型トランジスタ（又はｎＭＯＳ又はｎ-ＦＥＴと呼ぶ）である。この実施形態において、半導体装置４００は相補型ＭＯＳＦＥＴデバイス（又はＣＭＯＳデバイスと呼ぶ）であり、ｐ−ＦＥＴ４０１とｎ−ＦＥＴ４０３は相補であり、かつ同じ基板４０２に構築される。ＭＯＳＦＴ４０１は、ほぼ図１のＭＯＳＦＥＴ１０２と同じである。
【００３０】
活性領域４０４内に形成され、互いに分離されているソース領域４１０とドレイン領域４１１を、ｐ−ＦＥＴ４０１はさらに含んでいる。アクティブ領域４０４内に形成されたチャネル領域４１２は、ソース領域４１０とドレイン領域４１１を分離し得る。非限定的な例において、チャネル領域４１２はチャネル・シリコンゲル・マニウム（ｃ−ＳｉＧｅ）のようなチャネル材を含むことができる。
【００３１】
さらに、ｐ−ＦＥＴ４０１は、誘電体層４１４を含んでいる。誘電体層４１４は、high-k誘電体を有する。例えば、high-k誘電体は様々なハフニウム化合物とレアアース（ＲＥ）化合物との組み合わせで構成される。非限定的な例において、high-k誘電体は、Ｈｆ酸化物及びランタン（Ｈｆ０２＋Ｌａ）を含むことができる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物はＹ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、或いはＥｒのようなＲＥ金属（ＲＥＭ）及び／又はＲＥ酸化物（ＲＥO）を含むことができる。しかし、前のリストは単なる例であり、他の構成を利用し得ることは勿論である。
【００３２】
ｐ−ＦＥＴ４０１は、誘電体層４１４上に設けられたゲート電極４１６をさらに含んでいる。一実施形態において、ゲート電極４１６は単一の導電層ゲートを含んでいる。しかし、ゲート電極４１６が様々な導電層ゲートを含み得ることは勿論である。さらに非限定的な例において、ゲート電極４１６は金属又は金属合金を用いて形成することも可能である。ゲート電極４１６へ適用し得る構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Aｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び（又は）Ｍｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び（又は）ＨｆＮのような窒化物、及び炭化物と、RｕＯｘ及び（又は）ＲｅＯｘのような伝導性酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び（又は）ＴａＡＩＮのような金属−金属合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどのような前述の構成の多重積層構造を含む。しかし、前のリストは単なる例であり、他の構成を利用し得ることは勿論である。
【００３３】
さらに、ｐ−ＦＥＴ４０１は第１のスペーサ４１８と、第２のスペーサ４２０と、シリサイド層４２２を含んでいる。シリサイド層４２２は、ゲート電極４１６上、及び（又は）ソース領域４１０ならびにドレイン領域４１１上に積層される。シリサイド層４２２は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘなどのようなＳｉ及び金属シリサイドで構成される。しかし、前のリストは例示であり、シリサイド層４２２へ他の構成を適用かなことは言うまでもない。
【００３４】
ｐ−ＦＥＴ４０１と同様に、ｎ−ＦＥＴ４０３は互いに分離された活性領域４０６内に形成されたソース領域４２６及びドレイン領域４２８を含んでいる。活性領域４０６内に形成された図示せぬチャネル領域は、ソース領域４２６とドレイン領域４２８とを分離し得る。
【００３５】
さらに、ｎ−ＦＥＴ４０３は、誘電体層４３２を含んでいる。誘電体層４３２は、誘電体層４１４中のhigh-k誘電体と実質的に同一又は類似したhigh-k誘電体を有する。例えば、誘電体層４１４と誘電体層４３２は、ＨｆＯ2ゲート+ＬａのようなRE化合物とハフニウム化合物とを同一の組み合わせで用いて構成される。n-ＦＥＴ４０３は、誘電体層４３２上に設けられたゲート電極４３４をさらに含んでいる。一実施形態において、ゲート電極４３４は、単一の導電層ゲートを含んでいる。しかし、ゲート電極４３４は種々の導電層を含むことが可能である。さらに、非限定的な例において、ゲート電極４３４は、ゲート電極４１６と同一の金属あるいは金属合金を用いて形成することも可能である。
【００３６】
さらに、ｎ−ＦＥＴ４０３は、第１のスペーサ４３８と、第２のスペーサ４４０と、シリサイド層４４２を含んでいる。シリサイド層４２２と同様に、シリサイド層４４２はゲート電極４３４上、及び（又は）ソース領域４２６とドレイン領域４２８上に積層され、Ｓｉ及び金属シリサイドで構成される。
【００３７】
図４に示すように、基板４０２の最表面におけるシリコン（Ｓｉ）に対するゲルマニウム（Ｇｅ）の濃度は、n-ＦＥＴ４０３に比べてp-ＦＥＴ４０１の方が高い。チャネル４１２中のＳｉＧｅは、誘電体層４１４におけるハフニウム化合物とＲＥ化合物の組み合わせの使用を可能にする。例えば、ＬａのようなＲＥ化合物は、一般的にn-ＦＥＴ中でのみ用いられる。なぜなら、Ｌａは一般的にp-ＦＥＴのＶｔを負の方向へシフトする。このため、p-ＦＥＴのhigh-k誘電体中では使用できない。しかし、ｐ−ＦＥＴ４０１のＶｔは、チャネル４１２中でＳｉＧｅをＳｉに置換することにより、正方向（例えばプラス）へシフトできる（図２−３参照）。
【００３８】
チャネルＳｉＧｅ上に設けられる誘電体層４１４として、Ｈｆ化合物とＲＥ化合物との組み合わせからなるhigh-k誘電体を用いることで、p-ＦＥＴ４０１のＶｔが正方向へシフトし、誘電体層４１４と誘電体層４３２へ、例えばＨｆＯ2＋Ｌａのような、単一のhigh-k誘電体を用いることを可能とする。さらに、ゲート電極４１６とゲート電極４３４は、前述した同一のゲート電極材料を用いることができる。したがって、上記は、異なる金属ゲート材料と異なるhigh-k誘電体材をp-ＦＥＴとn-ＦＥＴへ典型的に用いるＣＭＯＳデバイスに関して、単純な構造を提供できる。
【００３９】
半導体装置４００の構造に関して、ここで例示した他の半導体装置と同様に、デバイス構造、導電型、動作電圧などに従う各々の適切な閾値電圧を有するゲート電極の構造が複雑化し、否定的な効果を導くことを認識できる。したがって、安定性と信頼性の高い処理を通じて半導体装置の閾値電圧を制御するためのメカニズムが望まれると認識できる。
【００４０】
図５乃至図１２は、電界効果トランジスタの形成に関する多くの実施形態の一つを具体的に示している。図５は、典型的な電界効果トランジスタ５００の中間状態の断面を示している。
【００４１】
電界効果トランジスタ５００は、基板、例えばシリコン基板５０２と、半導体基板中の複数のＳＴＩ５０８により分離された、第１の活性領域５０４と第２の活性領域５０６とを含んでいる。ＳＴＩは、化学気相成長（ＣＶＤ）と、リソグラフィと、エッチング技術により形成される。半導体基板上にパターニングされたハードマスクが形成される。パターニングされたハードマスクに覆われていない半導体基板の一部は、半導体基板中に開口部を形成するため、例えばエッチングにより除去される。ＳＴＩは、ＳＴＩ材料で開口部を満たすことにより形成される。
【００４２】
図５には図示していないが、ウェルとチャネルは、ＳＴＩ間の半導体基板間の活性領域５０４及び５０６内に形成される。例えば電界効果トランジスタがｐ型のトランジスタである場合、ウェルは１つ以上のＮ型ドーパント（例えばリン）の注入によって形成され、さらにチャネルは１つ以上のＮ型ドーパント（例えばヒ素）の注入によって形成される。一実施形態において、ｐ型トランジスタ（又はｐＭＯＳかｐ−ＦＥＴ）は、活性領域５０４に形成され、さらにｎ型トランジスタ（又はｎＭＯＳかｎ−ＦＥＴ）は、活性領域５０６に形成される。
【００４３】
図６は、複数のＳＴＩ５０８間の半導体基板５０２の一部分を除去することにより、活性領域５０４の最上部で、半導体基板５０２の上部のほぼ全面で窪み６００が形成されることを示している。この窪みは異方性化学ウェットエッチングにより形成される。異方性化学ウェットエッチングの前に、酸化物が半導体基板上に形成される場合、酸化物は希釈された沸化水素酸（ＨＦ）により除去することができる。半導体基板は希釈ＨＦに少しの間、浸される。
【００４４】
（１００）面を有し底面６０２を有する窪みをエッチングにより形成する間、窪みは任意の適切な異方性化学ウェットエッチングにより形成できる。異方性化学ウェットエッチングは、一般に（１００）の底面及び（１１１）面を有する側面６０４（又は、サイドファセット）を形成する。
【００４５】
異方性化学ウェットエッチングのエッチャントの例は、水酸化テトラアルキルアンモニウム（例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ））及び水酸化アンモニウム（ＮＨ４ＯＨ）のような基礎液を含んでいる。一例として、ＴＭＡＨ溶液を用いた窪みの形成を下記に述べる。ＴＭＡＨ溶液を用いた窪みの形成は、ＴＭＡＨ溶液中へ半導体構造５００を浸すか、半導体構造５００の上部にＴＭＡＨ溶液を霧散又は散布することにより一般的に処理される。
【００４６】
ＴＭＡH溶液は、他の構成要素を実質的に破損あるいはエッチングすることなく、半導体構造５００の一部を除去するために十分な量のＴＭＡＨを含んでいる。一実施形態において、ＴＭＡＨ溶液は、ＴＭＡＨの約０．５重量％以上、約４０重量％以下を含んでいる。別の実施形態において、ＴＭＡＨ溶液は、ＴＭＡＨの約１重量％以上、約２５重量％以下を含んでいる。所望のＴＭＡＨの濃度を生成するため、ＴＭＡＨは脱イオン水のような水で希釈される。
【００４７】
半導体基板５０２は、窪みの形成を促進するために適切な温度でＴＭＡＨ溶液と接触される。一実施形態において、半導体基板は、摂氏約２０度以上、摂氏約１００度以下の温度でＴＭＡＨ溶液と接触される。別の実施形態において、半導体基板は、摂氏約３０度以上、摂氏約６０度以下の温度でＴＭＡＨ溶液と接触される。半導体基板は、窪みの形成を促進するのに適切な時間でＴＭＡＨ溶液と接触される。一実施形態において、半導体基板は、約５秒以上、約２０分以下の間、ＴＭＡＨ溶液と接触される。また、一実施形態において、半導体基板は、約１０秒以上、約１５分以下の間、ＴＭＡＨ溶液と接触される。例えば、半導体基板は、２．５分の間、摂氏約４５度の温度で、ＴＭＡＨの約２．５重量％を含むＴＭＡＨ溶液と接触される。
【００４８】
別の実施形態において、腐食液はＮＨ４ＯＨ溶液である。ＮＨ４ＯＨの所望の濃度（例えば、ＮＨ４ＯＨ： Ｈ２Ｏ＝１： ３，０００（ｗｔ／ｗｔ））を生成するため、ＮＨ４ＯＨは脱イオン水のような水で希釈される。半導体基板は、約１００秒間、摂氏約４５度の温度でＮＨ４ＯＨ溶液と接触される。
【００４９】
窪み６００は任意の適切な深さを有する。この窪みはほぼ一定の深さを有している。深さは変化するかもしれないし、本実施形態に重要ではないかもしれない。深さは、例えば製造した電界効果トランジスタの希望する実施形態に依存し得る。一実施形態において、溝の深さは約５ｎｍ以上、約１５ｎｍ以下である。別の実施形態において、深さは約２ｎｍ以上、２５ｎｍ以下である。さらに別の実施形態において、深さは約１０ｎｍである。
【００５０】
図７は、窪み６００の側面の面方位を変えるために半導体基板を熱することを示している。側面が単一の面方位を有している場合、熱処理は単一の面方位を２つ以上の面方位へ変える。側面が単一の（１１１）面を有する場合、熱処理は、単一の（１１１）面を２つ以上の面、例えば、（１１１）面、（１１２）面、（２００）面、（１０１）面、（０１１）面などへ変える。熱処理により、窪み６００は側面７０４に関して２つ以上の面を含む。（１００）面の底面は変化せずに残存する。半導体基板は熱処理によって再結晶化される。
【００５１】
窪みの側面に二つ以上の面を形成することを促進するため、及び（又は）半導体基板の再結晶化のため、任意の適切な条件の下で、半導体基板５０２は加熱される。一実施形態において、半導体基板は、約１分以上、約１０分以下の間、摂氏約７００度以上、摂氏約９００度以下の温度で水素中にて加熱される。別の実施例において、半導体基板は、約１０秒以上、約３０分以下の間、摂氏約５００度以上、摂氏約９００度以下の温度で水素中にて加熱される。
【００５２】
図８は窪み中へシリコン・ゲルマニウム層８００を形成することを示している。シリコン・ゲルマニウム層はエピタキシャル技術によって形成される。シリコン・ゲルマニウム・エピタキシャル成長は、任意の適切な条件、例えば、シリコン原料ガス（例えばＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４など）、ゲルマニウム原料ガス（例えばＧｅＨ４、ＧｅＦ４など）及び任意のキャリアガスを使用して、高温（例えば摂氏１１００度）の下で進められる。シリコン・ゲルマニウムの上部が半導体基板及び（又は）ＳＴＩの上部とほぼ同一面である時、シリコン・ゲルマニウム・エピタキシャル成長は終了する。
【００５３】
一実施形態において、溝が（１００）面の底面を有する場合、シリコン・ゲルマニウム層は（１００）面の底面６０２を有する。シリコン・ゲルマニウム層は、（１００）面の上面８０２を有している。別の実施形態において、溝が２つ以上の異なる面を有する側面を有する場合、シリコン・ゲルマニウム層は側面７０４に２つ以上の異なる面を有する。さらに別の実施形態において、溝がほぼ一定の深さを有する場合、シリコン・ゲルマニウム層はほぼ一定の高さを有する。
【００５４】
図９は、シリコン・ゲルマニウム層８００上の第１のゲート誘電体層９０２と、第２の活性領域５０６の最上部上の第２のゲート誘電体層９０４を含んでいるゲート形状９００の形成を示している。さらに、第１のゲート電極９０６は第１のゲート誘電体層９０２上に配置され、また、第２のゲート電極９０８は第２のゲート誘電体層９０４上に配置される。ゲート構造は、半導体装置５００上のゲート誘電体層と、ゲート誘電体層上のゲート電極層の形成と、ゲート誘電体層とゲート電極層のパターンニングにより形成される。
【００５５】
ゲート誘電体層９０２及び９０４はhigh-k誘電体を有する。例えば、high-k誘電体はレアアース（ＲＥ）化合物と様々なハフニウム（Ｈｆ）化合物との組み合わせを含むことができる。非限定的な例において、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含むことができる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、或いはＥｒのようなＲＥ金属（ＲＥＭ）及び／又はＲＥ酸化物（ＲＥＯ）を含むことができる。しかし、前記リストは単なる例示であり、他の構成をとり得ることは言うまでもない。
【００５６】
ゲート誘電体層９０２と９０４、及びゲート電極９０６と９０８は、任意の適切な技術により形成できる。例えば、ゲート誘電体層９０２と９０４、及びゲート電極９０６と９０８は、堆積（例えばＣＶＤ、スピン・オン技術など）、リソグラフィ、そしてエッチング技術により形成できる。さらに、ゲート誘電体層９０２と９０４はエピタキシャル成長技術（例えばシリコン・エピタキシャル成長）及び酸化技術（例えば熱酸化、プラズマ支援酸化など）によって形成できる。さらに、ＲＥ化合物は注入、ドーピング或いは任意の適切な技術によって、誘電体層中のＨｆ化合物と結合するか、加えられるか、別の方法で連結できる。
【００５７】
誘電体層９０２と９０４及びゲート電極９０６と９０８は、ほぼ一定の高さを有している。この高さは、変わる可能性があり、本実施形態において、重要ではない。高さは、例えば製造される電界効果トランジスタの希望の実施形態に依存する可能性がある。一実施形態において、誘電体層９０２と９０４の高さは約１ｎｍ以上、約１０ｎｍ以下である。別の実施形態において、高さは約２ｎｍ以上、約５ｎｍ以下である。さらに別の実施形態において、高さは約２ｎｍである。
【００５８】
図１０は、ゲート誘電体層９０２と９０４及びゲート電極９０６と９０８の隣接側面と、シリコン・ゲルマニウム層８００の上面或いは活性領域５０６の最上面上へ側面スペーサ（例えば側壁層）１００２を形成することを示している。側面スペーサは、酸化物のような任意の適切な絶縁材料を含んでいる。酸化物の例は、シリコン酸化物、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成された酸化物など（例えばシリコン酸化物）を含んでいる。側面スペーサ材料の他の例は、窒化物（例えば窒化シリコン、シリコンオキシナイトライド及びシリコンリッチ窒化シリコン）、ケイ酸塩、ダイヤモンド−ライクカーボン、炭化物などを含む。
【００５９】
側面スペーサは、任意の適切な技術、例えば半導体基板を覆うスペーサ材を含む層の形成と、次に、ゲート構造の側面近くでないスペーサ材層の一部を除去することで形成される。スペーサ材層は堆積技術（例えばＣＶＤ、スピン・オン技術など）により、少なくともゲート構造の側面を覆って形成される。
【００６０】
スペーサ材層を形成した後、スペーサ材層の一部は例えばエッチングにより除去される。エッチングがシリコン・ゲルマニウム層上のゲート絶縁層及びゲート電極の側面に隣接するスペーサを除去する間、任意の適切なエッチングが使用される。ウェットエッチング及び（又は）ドライエッチングが適用可能である。エッチングの例は、反応性イオン・エッチング（ＲＩＥ）、化学プラズマ・エッチング、或いは適切な化学的性質を用いた適切な異方性エッチングを含む。
【００６１】
図示されていないが、ソース／ドレイン拡張領域、及び（又は）ポケット領域は側面スペーサ１００２及び１００４の形成の前後に形成される。任意の適切な注入構成及び濃度は、ソース／ドレイン拡張領域に適用される。ソース／ドレイン拡張領域は任意の適切な技術によって形成することができる。ソース／ドレイン拡張領域は、１つ以上のドーパントの注入により形成される。ドーパントは、ゲート構造によってカバーされない半導体基板の部分へ注入される。ゲート構造は注入スクリーンとして機能する。ソース／ドレイン拡張領域は、比較的低いエネルギー準位、及び（又は）比較的低いドーパント量を備えた注入によって形成される。一実施形態において、ソース／ドレイン拡張領域は、約０．１ＫｅＶ以上、約１ＫｅＶ以下のエネルギー準位、及び１Ｅ１４ atoms／cm2以上、３Ｅ１５ atoms／cm2以下の量で形成される。別の実施形態において、ソース／ドレイン拡張領域は、約１ＫｅＶ以上、約５ＫｅＶ以下のエネルギー準位、ならびに５Ｅ１３ atoms／cm2以上、３Ｅ１５ atoms／cm2以下の量で形成される。
【００６２】
同様に、任意の適切な注入構成及び濃度は、ポケット領域へ適用される。ポケット注入は、電界効果トランジスタのＶｔ特性を改善する。ポケット領域が、メモリ装置のコンタクトパンチスルー特性を改善するという条件で、ポケット領域は、任意の適切なサイズ、形、注入構成と濃度を有する。一実施形態において、ポケット領域は半導体基板の表面に垂直な軸から半導体基板の方向に、約０度以上、約４０度以下の傾斜注入角度を有している。ポケット領域は、任意の適切な注入角度において、１つ以上のドーパントの注入によって形成される。
【００６３】
一実施形態において、ポケット領域は、約２５ＫｅＶ以上、約６０ＫｅＶ以下のエネルギー準位で形成される。別の実施形態において、ポケット領域は、約３０ＫｅＶ以上、約７０ＫｅＶ以下のエネルギー準位で形成される。一実施形態において、ポケット領域は約５Ｅ１２ atoms／cm2以上、８Ｅ１３ atoms／cm2以下の量で形成される。別の実施形態において、ポケット領域は５Ｅ１２ atoms／cm2以上、１Ｅ１４ atoms／cm2以下の量で形成される。
【００６４】
図１１は、半導体基板５０２中において、ゲート構造に隣接するソース／ドレイン領域１１００及び１１０２の形成と、ソース／ドレイン領域１１０２間の半導体基板の活性領域５０６中における、図示せぬ第２のチャネル領域を示している。任意の適切な注入構成及び濃度は、ソース／ドレイン領域へ適用される。例えば、ソース／ドレイン領域１１００は１つ以上のｎ−typeドーパント（例えばヒ素）を含む。図示されていないが、注入されたドーパントは、半導体基板をアニールすることで活性化される。
【００６５】
ソース／ドレイン領域１１００及び１１０２は、任意の適切な技術によって形成される。ソース／ドレイン領域１１００及び１１０２は、１つ以上のドーパントの注入によって形成することができる。ドーパントは、ゲート構造及び側面スペーサによってカバーされない、半導体基板の部分へ注入される。ゲート構造及び側面のスペーサは注入スクリーンとして機能する。ソース／ドレイン領域１１００及び１１０２は、比較的高いエネルギー準位、及び（又は）比較的高いドーパント量を備えた注入により形成される。一実施形態において、ソース／ドレイン領域は約５ＫｅＶ以上、２０ＫｅＶ以下のエネルギー準位、及び８Ｅ１４ atoms／cm2以上、１Ｅ１６ atoms／cm2以下の量で形成される。別の実施形態において、ソース／ドレイン領域は、約２ＫｅＶ以上、約８ＫｅＶ以下のエネルギー準位、及び１Ｅ１４ atoms／cm2以上、１Ｅ１６ atoms／cm2以下の量で形成される。さらに別の実施形態において、ソース／ドレイン領域は、埋め込まれたエピタキシャルＳｉＧｅにより形成される。ドーパントはイン−サイト（in-situ）・ドープド・エピタキシャルにより形成される。
【００６６】
図１２は、ゲート構造（例えばゲート構造及び側面スペーサ）によってカバーされないシリコン・ゲルマニウム層８００及び半導体基板５０２の部分上の図示せぬ金属シリサイドの形成を示している。ゲート電極がシリコンを含んでいる場合、金属シリサイド１２００及び１２０２はゲート電極上に形成される。金属シリサイドは、ゲート構造によってカバーされない電界効果トランジスタの部分を備えた電界効果トランジスタ上に形成された金属層の化学反応によって形成される。金属シリサイドは、金属層が電界効果トランジスタのシリコンを含む層又は構成要素と接触しない所では形成されない。
【００６７】
図１２に示していないが、金属層は電界効果トランジスタ上に形成される。金属層は、後のプロセスで金属シリサイドへ変換される任意の適切な金属化合物を含んでいる。金属の例は、タングステン、タンタル、モリブデンなどの超硬合金、及びプラチナ、パラジウム、コバルト・ニッケルなどのような周期表のグループＶＩＩＩの金属を含む。金属層は、後の熱処理において、シリコン基板、及び（又は）ゲート電極中に潜んだシリコンと金属シリサイド化合物を生ずるために変換される。金属層は任意の適切な技術、例えばＣＶＤ、物理気相蒸着法（ＰＶＤ）などにより形成される。金属層は、例えば後のプロセスで形成された金属シリサイドの所望の厚さに依存する任意の適切な厚さを有する。
【００６８】
電界効果トランジスタの層／構成要素に含まれているシリコンと金属層との間の化学反応を起こすため、金属層を加熱することにより、金属層は金属シリサイドへ変換される。一実施形態において、金属シリサイドは、金属層とシリコン基板に潜在しているシリコン及び（又は）ゲート電極のポリシリコンとの化学反応により形成される。シリサイド化プロセス中、金属層の金属は、層／構成要素に含まれている潜在シリコンへ拡散し、金属シリサイドを形成する。この結果、金属シリサイドは、選択的に電界効果トランジスタ上に形成される。
【００６９】
金属シリサイドは、例えば、所望の実装及び（又は）製造した電界効果トランジスタに依存する任意の適切な高さを有している。一実施形態において、金属シリサイドは約５ｎｍ以上、約３０ｎｍ以下の高さを有する。別の実施形態において、金属シリサイドは約１０ｎｍ以上、約２５ｎｍ以下の高さを有する。
【００７０】
シリサイド化プロセスの適切な条件やパラメーター（例えば、温度、熱処理の継続時間など）の選択は、例えば、金属シリサイドの望ましい次元（例えば高さ）や、要素／層に含まれている潜在シリコン及び（又は）金属層の配置及び（又は）要素と、希望の実装、及び（又は）製造した電界効果トランジスタなどに依存する。例えば、金属シリサイドはラッピド・サーマル・アニール（ＲＴＡ）により形成される。
【００７１】
金属層の一部は、例えば側面スペーサ及びＳＴＩ上に反応せずに残り、例えばエッチングによって除去される。金属層の未反応部分は、金属層の未反応部分と任意の適切な金属エッチャントを接触することにより除去される。金属シリサイドのような電界効果トランジスタのその他の層／構成要素の全てにほぼ影響あるいは損傷を与えない。
【００７２】
金属エッチャントの例は、酸化エッチャント液を含む。酸化エッチャント液の例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣＩ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを含んだ酸性溶液を含む。他の金属エッチャント液が、電界効果トランジスタのその他の構成要素／層に対して金属層の未反応部分を選択的に除去することが可能な限り、他の金属エッチャント液も使用可能である。
【００７３】
金属シリサイドは、シリコンとポリシリコンよりも著しく低いシート抵抗を有している。ポリシリコンを含むゲート上に形成された金属シリサイドは、一般にポリサイドゲートと呼ばれ、ポリシリコン・ゲートと比較してゲート構造の抵抗を著しく低下する。その結果、ゲート電極の全体的な伝導性が増加される。
【００７４】
図１３は、半導体装置を形成する例示的な方法１３００を示している。１３０２において、窪みはＳＴＩ間の半導体基板上において、ｐ−ＦＥＴのほぼ全上部に形成される。前述したように、ＣＭＯＳデバイスを含む半導体基板上に、ｎ−ＦＥＴも存在する。一実施形態において、窪みは底面の（１００）面及び側面の（１１１）面を有する。別の実施形態において、半導体基板は窪みの側面の（１１１）面を、２つ以上の異なる面に変更するために加熱される。１３０４において、シリコン・ゲルマニウム層は窪みの中に形成される。一実施形態において、シリコン・ゲルマニウム層は底面及び上面の（１００）面と、側面の２つ以上の面を有する。
【００７５】
１３０６において、ゲート誘電体及びゲート電極を含むゲート構造が、シリコン・ゲルマニウム層上に形成される。ゲート誘電体は、high-k誘電体を有する。例えば、high-k誘電体は、様々なハフニウム（Ｈｆ）化合物とレアアース（ＲＥ）化合物との組み合わせを含むことができる。非限定的な例において、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含んでいる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ或いはＥｒのようなＲＥ金属（ＲＥＭ）及び（又は）ＲＥ酸化物（ＲＥＯ）を含むことができる。しかし、前記リストは単なる例示であり、他の構成を利用可能なことは勿論である。
【００７６】
さらに、ゲート電極１１８に利用される構成の非限定的な例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び（又は）Ｍｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び（又は）ＨｆＮのような窒化物及び炭化物と、ＲｕＯｘ及び（又は）ＲｅＯｘのような伝導性の酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び（又は）ＴａＡＩＮのような金属−金属−合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどのような前述の構成の多層構造を含む。しかし、前記リストは例示であり、他の構成もゲート電極へ適用できることを認識すべきである。
【００７７】
１３０８において、ソース／ドレイン領域が半導体基板の中に形成される。一実施形態において、ソース／ドレイン拡張領域及びソース／ドレインポケットも半導体基板中で形成される。１３１０において、金属シリサイドがシリコン・ゲルマニウム層の上部及びゲート構造によってカバーされない半導体基板に形成される。
【００７８】
図１３には示していないが、窪みは異方性化学ウェットエッチングにより形成される。別の実施形態において、溝は、水酸化テトラメチルアンモニウム溶液、或いは水酸化アンモニウム溶液を用いて形成される。さらに別の実施形態において、シリコン・ゲルマニウムはシリコン・ゲルマニウム・エピタキシャル・プロセスにより形成される。さらに別の実施形態において、窪みの側面の（１１１）面は、約５分以上、約１００分以下の間摂氏約７００度以上、摂氏約１，３００度以下の温度で水素中の半導体基板を熱することにより、２つ以上の異なる面に変更される。
【００７９】
図１３には示していないが、コンタクトホール、導電線及び他の適切な要素は、任意の適切な半導体装置製造プロセスにより形成される。半導体装置製造プロセスの一般的な例は、半導体装置を形成するために通常使用される、マスキング、パターンニング、エッチング、クリーニング、平坦化、熱酸化、注入、アニール、熱処理、及び堆積技術を含んでいる。
【００８０】
図１３には示していないが、１３０６中のゲート構造に類似のゲート構造は、半導体基板上のｎ−ＦＥＴ上に形成される。ｎ−ＦＥＴ上に形成されたゲート構造は、ｐ−ＦＥＴ上に形成したゲート構造と同じhigh-ｋ誘電率及び同じゲート電極材料を有する。さらに、１３０８に類似のソース／ドレイン領域はｎ−ＦＥＴ上で形成され、１３１０に類似の金属シリサイドは、ゲート構造によってカバーされないｎ−ＦＥＴ上部に形成される。前述したように、ｐ−ＦＥＴの溝中のシリコン・ゲルマニウム層に関する実施例は、適切な閾値電圧を得るために、ｐ−ＦＥＴ及びｎ−ＦＥＴの両方へ単一のhigh-k誘電体及び金属ゲートの使用を可能にすると認識すべきである。
【００８１】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００８２】
（付記）
（４） 前記レアアース化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、又はMｇのうちの少なくとも１つを含むことを特徴とする３記載の半導体装置。
【００８３】
（５） 前記レアアース化合物は、Ｂｅ、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうちの少なくとも１つを含むことを特徴とする請求項１記載の半導体装置。
【００８４】
（６） 前記シリコン・ゲルマニウム層上に形成された前記high-k誘電体を有する前記第１のゲート誘電体層は、ｐ型電界効果トランジスタ中に負の静電荷を生成することを特徴とする５記載の半導体装置。
【００８５】
（７） 前記シリコン・ゲルマニウム層上に形成された前記high-k誘電体を有する前記第１のゲート誘電体層は、前記ｐ型の電界効果トランジスタの閾値電圧を正の方向にシフトすることを特徴とする６記載の半導体装置。
【００８６】
（８） 前記閾値電圧の前記シフトは前記シリコン・ゲルマニウム層におけるシリコンに対するゲルマニウムの割合に少なくとも一部分基づくことを特徴とする７記載の半導体装置。
【００８７】
（９） 前記基板の前記ｐ型電界効果トランジスタ形成領域の表面は窪みを有し、前記窪み内に前記シリコン・ゲルマニウム層が形成され、前記窪みは、約２ｎｍ以上約２５ｎｍ以下の深さを有することを特徴とする８記載半導体装置。
【００８８】
（１３） 前記シリコン・ゲルマニウムと、ハフニウム化合物及びレアアースを含む前記第１の材料との組み合わせは、ｐ型電界効果トランジスタ中に負の静電荷を生成することを特徴とする１２記載の半導体装置。
【００８９】
（１４） 前記シリコン・ゲルマニウムと、ハフニウム化合物とレアアースを含む前記第１の材料との組み合わせは、ｐ型電界効果トランジスタの閾値電圧をシフトすることを特徴とする１３記載の半導体装置。
【００９０】
（１５） 前記閾値電圧に関する前記シフトは、正の方向に約５００ｍＶ以下であることを特徴とする１４記載の半導体装置。
【００９１】
（1６） 前記基板は、第１の材料により構成された第２のゲート誘電体と、前記第２のゲート誘電体上に設けられた第２の材料により構成された第２のゲート電極とを有するｎ型電界効果トランジスタをさらに含むことを特徴とする１５記載の半導体装置。
【００９２】
（１９） 前記シリコン・ゲルマニウム層中のゲルマニウム濃度を制御することにより前記ｐ型電界効果トランジスタの閾値電圧が正の方向へ移動することを特徴とする１８記載の半導体装置の製造方法。
【００９３】
（２０） 前記半導体基板上のｎ型電界効果トランジスタ領域に、第１のゲート誘電体層と同じハフニウム化合物及びレアアース化合物を用い第２のゲート誘電体を形成することと、
前記ｎ型電界効果トランジスタ領域において、前記第２のゲート誘電体上に第２のゲート電極を形成することをさらに含むことを特徴とする１９記載の半導体装置の製造方法。
【符号の説明】
【００９４】
１０４、４０２…シリコン基板、１０２…ＭＯＳＦＥＴ、ｐ−ＦＥＴ…４０１、ｎ−ＦＥＴ…４０３、１１０、４１０、４２６…ソース領域、１１２、４１１、４２８…ドレイン領域、１１６、４１４、４３２…誘電体層、１１８、４１６、４３４…ゲート電極、１２４、４２２、４４２…シリサイド層、４１２…チャネル、６０２…窪み。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、例えばチャネル・シリコン・ゲルマニウム層を有する電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
多くのデバイス技術のうちでシリコンの大規模集積回路は、高度な情報社会を支えるために使用されている。高機能の集積回路を製造するため、ＭＯＳＦＥＴやＣＭＯＳＦＥＴ（相補的なＭＯＳＦＥＴ）のような高性能の半導体装置が利用される。
【０００３】
ＭＯＳＦＥＴやＣＭＯＳＦＥＴのようなデバイスの設計において、デバイス構造、導電型、動作電圧などの要因によってそれぞれ最適な閾値電圧を有するゲート電極の形成は、このようなデバイスの製造工程を複雑にする。そのため、デバイスの製造コストを増加させたり、デバイスの信頼性を低下させたり、効率或いはその他の有効な物の損失を招くことになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５３００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置によれば、基板と、前記基板上に設けられたｐ型電界効果トランジスタと、前記基板上に設けられたｎ型電界効果トランジスタと、を具備し、前記ｐ型電界効果トランジスタは、前記基板上に形成されたシリコン・ゲルマニウム層と、前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアース化合物を含む第１の材料としてのhigh-k誘電体を有する第１のゲート誘電体層と、前記第１のゲート誘電体層上に形成された第２の材料を有する第１のゲート電極と、を具備し、前記ｎ型電界効果トランジスタは、前記基板層上に形成された前記high-k誘電体を有する第２のゲート誘電体層と、前記第２のゲート誘電体層上に形成された前記第２の材料を有する第２のゲート電極とを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】一実施形態に係るＭＯＳＦＥＴを示す断面図である。
【図２】種々の実施形態に係る各々の半導体装置の電圧変化を示す図である。
【図３】種々の実施形態に係る各々の半導体装置の価電子帯の変調を示す図である。
【図４】一実施形態に係る半導体装置例の一部を示す断面図である。
【図５】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図６】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図７】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図８】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図９】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１０】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１１】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１２】一実施形態に係る半導体装置製造の方法の例を示す図である。
【図１３】一実施例に係る半導体装置の製造の方法の例を示すフローダイヤグラムである。
【発明を実施するための形態】
【０００８】
本実施形態は電界効果トランジスタとその製造方法を提供する。特に、本実施形態は、チャネル・シリコン・ゲルマニウム層と、ハフニウム化合物及びレアアース化合物を含むゲート誘電体を有する電界効果トランジスタを提供する。電界効果トランジスタは、半導体基板とゲート誘電体との間にシリコン・ゲルマニウム層を含んでいる。
【０００９】
シリコン・ゲルマニウム層は、（１００）面を有する上面と底面ならびに、２つ以上の面を有する側面とを有している。シリコン・ゲルマニウム層は電界効果トランジスタのチャネル領域の上方にほぼ一定の高さを有している。一実施形態において、シリコン・ゲルマニウム層は、ゲート構造に覆われた半導体基板の一部でチャネル長方向に側面を持たない。別の実施形態において、シリコン・ゲルマニウム層は、ゲート構造で覆われない半導体基板部分で全て側面を有している。電界効果トランジスタは、オン電流（Ion）特性、線形ドレイン電流（Idlin）特性、及び閾値電圧（Ｖｔ）特性のうちの１つ以上をチャネル・シリコン・ゲルマニウム層により改善することができる。
【００１０】
電界効果トランジスタは、半導体基板内にソース／ドレイン領域、及び浅いトレンチ分離（以下、ＳＴＩと称す）を含んでいる。電界効果トランジスタは、さらにＳＴＩ間に位置する半導体基板の上面の溝内にシリコン・ゲルマニウム層と、誘電体、ゲート電極、及び側面スペーサを含むシリコン・ゲルマニウム層上のゲート構造と、ゲート構造により覆われていないシリコン・ゲルマニウム層と半導体基板の上部上の金属シリサイドを含んでいる。
【００１１】
別の実施形態において、電界効果トランジスタは、ＳＴＩ間のソース／ドレイン領域を含む半導体基板と、ＳＴＩ間の半導体基板のほぼ全上面における溝内のシリコン・ゲルマニウム層と、ハフニウム化合物及びレアアース化合物を含むゲート誘電体を含んでいるシリコン・ゲルマニウム層上のゲート構造、及びゲート電極を含んでいる。
【００１２】
電界効果トランジスタは、さらに、ゲート構造によって覆われていない半導体基板とシリコン・ゲルマニウム層の上部上に側面スペーサ及び金属シリサイドを含んでいる。シリコン・ゲルマニウム層は（１００）面を有する上面と底面、及び２面以上の側面を有している。シリコン・ゲルマニウム層は、ゲート構造の下のチャネル長方向に側面を有していない。
【００１３】
図１は、一実施形態に係る半導体装置１００の断面図を示している。図１に示すように、半導体装置１００は、金属酸化膜半導体（ＭＯＳ）トランジスタ或いはＭＯＳＦＥＴ１０２を含んでいる。半導体装置１００はシリコン基板１０４と分離構造１０６をさらに含んでいる。ＭＯＳＦＥＴ１０２は、例えばｐ型のトランジスタである（以下、ｐＭＯＳ又はｐＦＥＴと称す）。分離構造１０６は、例えばＳＴＩである。さらに、基板１０４は例えばシリコン基板である。
【００１４】
一実施形態によれば、ＭＯＳＦＥＴ１０２は、基板１０４上に形成された例えば活性領域１０８を含んでいる。さらに、ＭＯＳＦＥＴ１０２は活性領域１０８内に形成されたソース領域１１０とドレイン領域１１２を含んでおり、ソース領域１１０とドレイン領域１１２は互いに離間されている。活性領域１０８に形成されたチャネル領域１１４は、ソース領域１１０とドレイン領域１１２との間に形成されている。チャネル領域１１４は、例えばシリコン・ゲルマニウム（ＳｉＧｅ）のような材料を用いて、ゲルマニウム（Ｇｅ）を組み込み構成されている。
【００１５】
ＭＯＳＦＥＴ１０２は例えば誘電体層１１６を含んでいる。誘電体層１１６は高誘電率、ｋ（或いはhigh-k誘電体）により構成される。例えば、high-k誘電体は、レアアース（ＲＥ）化合物と様々なハフニウム（Ｈｆ）化合物との組み合わせから構成される。例えば、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含ことができる。さらに、例えば、Ｈｆ化合物は、ジルコニウム（Ｚｒ）酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含むことができ、さらに、ＲＥ化合物は、イットリウム（Ｙ）、ジスプロシウム（Ｄｙ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、マグネシウム（Ｍｇ）、ベリリウム（Be）、スカンジウム（Ｓｃ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、或いはエルビウム（Ｅｒ）のような、ＲＥ金属（ＲＥＭ）、及び（又は）ＲＥ酸化物（ＲＥＯ）を含むことができる。しかしながら、前記材料のリストは単なる例であり、他の材料を使用することも可能である。
【００１６】
ＭＯＳＦＥＴ１０２は、誘電体層１１６上に設けられたゲート電極１１８をさらに含んでいる。図示するように、ゲート電極１１８は単一の導電層ゲートを含んでいる。しかしながら、ゲート電極１１８はさらに多様な導電層ゲートを含むことが可能である。さらに、例えばゲート電極１１８は金属又は金属合金を用いて形成することも可能である。ゲート電極１１８に利用し得る材料の例としては、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Al、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び／又はＭｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び／又はＨｆＮのような窒化物及び炭化物と、ＲｕＯｘ及び／又はＲｅＯｘのような伝導性の酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び／又はＴａＡｌＮのような金属−金属合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどの前記材料の多重積層構造を含む。しかしながら、前記材料のリストは一例であり、ゲート電極に他の材料を使用することも可能である。
【００１７】
さらに別の実施形態において、ＭＯＳＦＥＴ１０２は、例えば第１のスペーサ１２０、第２のスペーサ１２２及びシリサイド層１２４を含んでいる。シリサイド層１２４はゲート電極１１８上、及び／又はソース領域１１０とドレイン領域１１２上に積層されている。シリサイド層１２４は、例えばＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘなどのようなＳｉ及び金属シリサイドで構成される。しかし、前記材料のリストは一例であり、シリサイド層１２４に他の材料を使用することが可能である。
【００１８】
ＭＯＳＦＥＴ１０２は任意の適切なチャネル幅を有している。チャネル幅は、一般に、活性領域１０８の紙面と垂直方向における活性領域１０８の長さである。チャネル幅は例えば約１００ｎｍ以上、約２０００ｎｍ以下である。ＭＯＳＦＥＴは任意の適切なチャネル長を有している。チャネル長は、一般に、対応するソース１１０とドレイン１１２領域間と定義される。チャネル長は、例えば約１０ｎｍ以上、約１００ｎｍ以下である。ＭＯＳＦＥＴ１０２は任意の適切なチャネル高さを有している。チャネル高さは、一般に、チャネル底面とチャネル上面との間で定義される。一実施形態において、チャネル高さは約２ｎｍ以上、約２５ｎｍ以下である。別の実施形態において、チャネル高さは約５ｎｍ以上、約１５ｎｍ以下である。さらに、ＭＯＳＦＥＴ１０２は、任意の適切な誘電体の高さを有している。一実施形態において、誘電体の高さは約１ｎｍ以上、約１０ｎｍ以下である。別の実施形態において、誘電体の高さは約２ｎｍ以上、約５ｎｍ以下である。
【００１９】
簡単化のため、図１に示していないが、ＭＯＳＦＥＴ１０２は電界効果トランジスタ構造で通常使用することができるあらゆる特徴を含むことができる。例えば、ゲートコンタクトプラグ、ソース−ドレインコンタクト、ゲート構造間の絶縁層などが、さらにＭＯＳＦＥＴ１０２へ含まれる。
【００２０】
チャネル１１４は底面及び側面を有する。底面は（１００）面（例えば面方位或いは面オリエンテーション）或いは、これに準ずる面（例えば、（１００）、（０１０）或いは（００１）面）（以下、総称して「（１００）面」と呼ぶ）を有する。トレンチの側面は、（１１１）面、或いはこれに準ずる面（以下、総称して「面（１１１）」と呼ぶ）と他の面を含むことができる。側面は実質的に（１１１）面のみを含むのではない。換言すれば、トレンチの側面は２つ以上の異なる面を有する。
【００２１】
シリコン・ゲルマニウム層は底面及び上面を有する。底面と上面は（１００）面を有する。シリコン・ゲルマニウム層はさらに側面を有する。シリコン・ゲルマニウム層の側面は（１１１）面及び他の面を含むことができる。シリコン・ゲルマニウム層の側面は本質的に（１１１）面だけを含むのではない。換言すれば、シリコン・ゲルマニウム層の側面は２つ以上の異なる面を有する。
【００２２】
ゲルマニウム量がチャネル領域の正孔移動度を増加させる限り、シリコン・ゲルマニウム層は任意の適切なゲルマニウム量を有する。一実施形態において、シリコン・ゲルマニウム層は、約０重量％以上、約８０重量％以下のシリコン及び約２０重量％以上約１００重量％以下のゲルマニウムを含む。別の実施形態において、シリコン・ゲルマニウム層は、約３０重量％以上、約７５重量％以下のシリコン及び約２５重量％以上、約７０重量％以下のゲルマニウムを含む。さらに別の実施形態において、シリコン・ゲルマニウム層は約６０重量％以上、約７０重量％以下のシリコン及び約３０重量％以上、約４０重量％以下のゲルマニウムを含む。
【００２３】
ここに例示されるような、ＭＯＳＦＴ１０２の構造に関しても、種々の他の半導体装置に関しても同様に、デバイス構造、導電型、オペレーション電圧などにより各々の最適な閾値電圧を有するゲート電極の構造の形成が複雑化し、否定的な効果を導くことを認識すべきである。従って、安定かつ信頼できる処理を通した半導体装置の閾値電圧の制御が望ましいと認識すべきである。このため、一実施形態によれば、半導体装置における基板の主成分ではない付加的要素をチャネル層１１４に加えることができる。一例として、チャネル層１１４に導入された付加的要素の量に、少なくとも一部分基づいて、閾値電圧を変化させることができる。このように半導体装置を構成することにより、従来方式と比較して、より少ない変数で尚且つ信頼できる処理によって仕事関数を容易に調整し、結果的にデバイス性能の改良をもたらすと認識できる。
【００２４】
図１及びここに提供される各々の他の例証が、実施形態としての半導体装置の例を示しているが、ここに記述された実施形態は、新しいチャネルデバイス（例えばＳｉＣ、ＳｉＧｅＣ、ＩＩＩ−Ｖ材料など）、新しいデバイス構造（例えば絶縁体（ＳＯＩ）、３−次元のトランジスタ（例えばｆｉｎＦＥＴ、ｖｅｒｔｉｃａｌＦＥＴ、ナノワイヤー、ナノチューブ、．．．）上のSiなど）、及び（又は）任意の他の適切なデバイス構造へ適用可能である。
【００２５】
一実施形態によれば、半導体装置１００に対して強化された閾値電圧制御は、チャネル層１１４へ付加的要素を導入することと、誘電体層１１６へ付加的要素を導入することにより達成できる。例として、図１に示すように、Ｇｅがチャネル層１１４へ組み入れられ、ｐ型又はｐ−ＦＥＴの半導体装置１００に対して正の閾値電圧シフトをもたらす。さらに、誘電体層１１６はＲＥ化合物を含んでいる。この手法は、LａのようなＲＥ化合物がｎ−ＦＥＴデバイスの誘電体層中へ排他的に使用される従来の半導体製造方法と対照的である、なぜならＲＥ化合物は、一般的に、ｐ−ＦＥＴデバイスへ負の閾値電圧シフトをもたらすからである。
【００２６】
例えば、図２に示すように、グラフ２００はチャネル・シリコン・ゲルマニウム（ｃ−ＳｉＧｅ）上のチャネル層シリコン（Ｓｉ）キャップ（ナノメーター（ｎｍ））に対する線形の閾値電圧（Vtlin）のシフトあるいは差分（ミリボルト（ｍＶ））を表している。Ｓｉキャップの増加に従い、線形の閾値電圧は減少する。グラフ２００は、Ｈｆ化合物とＲＥ化合物との組み合わせを用いて構成された誘電体を有するｐ−ＦＥＴのチャネル層中のｃ−Ｓｉの代わりにｃ−ＳｉＧｅを用いることに起因した負の静電荷の生成により、Ｖtlinが（１１０）面に対して約５００ｍＶ以下正方向へシフトすること、及び（１００）面に対して約４００ｍＶ以下正方向へシフトすることを示している。
【００２７】
補足例として、図３に示すように、グラフ３００は、チャネル・シリコン（ｃ−Ｓｉ）及びチャネル・シリコン・ゲルマニウム（ｃ−ＳｉＧｅ）のキャパシタンス（ｐＦ）に対するゲート電圧（Ｖ）（閾値電圧（Ｖｔ）に依存する）を表している。グラフ３００は、価電子帯の変調の効果を示しており、Ｈｆ化合物とＲＥ化合物との組み合わせを用いて構成された誘電体層を有するｐ−ＦＥＴのチャネル層中のｃ−Ｓｉの代わりにｃ−ＳｉＧｅを用いることで、（１１０）面に対して約９００ｍＶ以下のＶｔシフトと、（１００）面に対して約７５０ｍＶ以下のＶｔシフトをもたらすことを示している。
【００２８】
図４は、実施形態に係る半導体装置４００の断面図を示している。図４に示すように、半導体装置４００は第１のトランジスタ或いは金属酸化膜半導体（ＭＯＳ）トランジスタ（又はＭＯＳＦＥＴと呼ばれる）４０１、及び第２のトランジスタ或いはＭＯＳＦＴ４０３を含みうる。半導体装置４００はまた、分離構造４０８で区切られた第1の活性領域４０４と第2の活性領域４０６とを含むシリコン基板４０２を含んでいる。ＭＯＳＦＥＴ４０１は、基板４０２の第１の活性領域４０４上に構成され、ＭＯＳＦＥＴ４０３は第2の活性領域４０６上に構成される。分離構造は、浅いトレンチ分離（ＳＴＩｓ）である。さらに、基板４０２はシリコン基板である。
【００２９】
一実施形態によれば、ＭＯＳＦＥＴ４０１及びＭＯＳＦＥＴ４０３は異なる導電型である。例えば、ＭＯＳＦＥＴ４０１はｐ型トランジスタ（又はｐＭＯＳ又はｐ-ＦＥＴと呼ぶ）であり、ＭＯＳＦＥＴ４０３はｎ型トランジスタ（又はｎＭＯＳ又はｎ-ＦＥＴと呼ぶ）である。この実施形態において、半導体装置４００は相補型ＭＯＳＦＥＴデバイス（又はＣＭＯＳデバイスと呼ぶ）であり、ｐ−ＦＥＴ４０１とｎ−ＦＥＴ４０３は相補であり、かつ同じ基板４０２に構築される。ＭＯＳＦＴ４０１は、ほぼ図１のＭＯＳＦＥＴ１０２と同じである。
【００３０】
活性領域４０４内に形成され、互いに分離されているソース領域４１０とドレイン領域４１１を、ｐ−ＦＥＴ４０１はさらに含んでいる。アクティブ領域４０４内に形成されたチャネル領域４１２は、ソース領域４１０とドレイン領域４１１を分離し得る。非限定的な例において、チャネル領域４１２はチャネル・シリコンゲル・マニウム（ｃ−ＳｉＧｅ）のようなチャネル材を含むことができる。
【００３１】
さらに、ｐ−ＦＥＴ４０１は、誘電体層４１４を含んでいる。誘電体層４１４は、high-k誘電体を有する。例えば、high-k誘電体は様々なハフニウム化合物とレアアース（ＲＥ）化合物との組み合わせで構成される。非限定的な例において、high-k誘電体は、Ｈｆ酸化物及びランタン（Ｈｆ０２＋Ｌａ）を含むことができる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物はＹ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、或いはＥｒのようなＲＥ金属（ＲＥＭ）及び／又はＲＥ酸化物（ＲＥO）を含むことができる。しかし、前のリストは単なる例であり、他の構成を利用し得ることは勿論である。
【００３２】
ｐ−ＦＥＴ４０１は、誘電体層４１４上に設けられたゲート電極４１６をさらに含んでいる。一実施形態において、ゲート電極４１６は単一の導電層ゲートを含んでいる。しかし、ゲート電極４１６が様々な導電層ゲートを含み得ることは勿論である。さらに非限定的な例において、ゲート電極４１６は金属又は金属合金を用いて形成することも可能である。ゲート電極４１６へ適用し得る構成の具体例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Aｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び（又は）Ｍｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び（又は）ＨｆＮのような窒化物、及び炭化物と、RｕＯｘ及び（又は）ＲｅＯｘのような伝導性酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び（又は）ＴａＡＩＮのような金属−金属合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどのような前述の構成の多重積層構造を含む。しかし、前のリストは単なる例であり、他の構成を利用し得ることは勿論である。
【００３３】
さらに、ｐ−ＦＥＴ４０１は第１のスペーサ４１８と、第２のスペーサ４２０と、シリサイド層４２２を含んでいる。シリサイド層４２２は、ゲート電極４１６上、及び（又は）ソース領域４１０ならびにドレイン領域４１１上に積層される。シリサイド層４２２は、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＷＳｉｘなどのようなＳｉ及び金属シリサイドで構成される。しかし、前のリストは例示であり、シリサイド層４２２へ他の構成を適用かなことは言うまでもない。
【００３４】
ｐ−ＦＥＴ４０１と同様に、ｎ−ＦＥＴ４０３は互いに分離された活性領域４０６内に形成されたソース領域４２６及びドレイン領域４２８を含んでいる。活性領域４０６内に形成された図示せぬチャネル領域は、ソース領域４２６とドレイン領域４２８とを分離し得る。
【００３５】
さらに、ｎ−ＦＥＴ４０３は、誘電体層４３２を含んでいる。誘電体層４３２は、誘電体層４１４中のhigh-k誘電体と実質的に同一又は類似したhigh-k誘電体を有する。例えば、誘電体層４１４と誘電体層４３２は、ＨｆＯ2ゲート+ＬａのようなRE化合物とハフニウム化合物とを同一の組み合わせで用いて構成される。n-ＦＥＴ４０３は、誘電体層４３２上に設けられたゲート電極４３４をさらに含んでいる。一実施形態において、ゲート電極４３４は、単一の導電層ゲートを含んでいる。しかし、ゲート電極４３４は種々の導電層を含むことが可能である。さらに、非限定的な例において、ゲート電極４３４は、ゲート電極４１６と同一の金属あるいは金属合金を用いて形成することも可能である。
【００３６】
さらに、ｎ−ＦＥＴ４０３は、第１のスペーサ４３８と、第２のスペーサ４４０と、シリサイド層４４２を含んでいる。シリサイド層４２２と同様に、シリサイド層４４２はゲート電極４３４上、及び（又は）ソース領域４２６とドレイン領域４２８上に積層され、Ｓｉ及び金属シリサイドで構成される。
【００３７】
図４に示すように、基板４０２の最表面におけるシリコン（Ｓｉ）に対するゲルマニウム（Ｇｅ）の濃度は、n-ＦＥＴ４０３に比べてp-ＦＥＴ４０１の方が高い。チャネル４１２中のＳｉＧｅは、誘電体層４１４におけるハフニウム化合物とＲＥ化合物の組み合わせの使用を可能にする。例えば、ＬａのようなＲＥ化合物は、一般的にn-ＦＥＴ中でのみ用いられる。なぜなら、Ｌａは一般的にp-ＦＥＴのＶｔを負の方向へシフトする。このため、p-ＦＥＴのhigh-k誘電体中では使用できない。しかし、ｐ−ＦＥＴ４０１のＶｔは、チャネル４１２中でＳｉＧｅをＳｉに置換することにより、正方向（例えばプラス）へシフトできる（図２−３参照）。
【００３８】
チャネルＳｉＧｅ上に設けられる誘電体層４１４として、Ｈｆ化合物とＲＥ化合物との組み合わせからなるhigh-k誘電体を用いることで、p-ＦＥＴ４０１のＶｔが正方向へシフトし、誘電体層４１４と誘電体層４３２へ、例えばＨｆＯ2＋Ｌａのような、単一のhigh-k誘電体を用いることを可能とする。さらに、ゲート電極４１６とゲート電極４３４は、前述した同一のゲート電極材料を用いることができる。したがって、上記は、異なる金属ゲート材料と異なるhigh-k誘電体材をp-ＦＥＴとn-ＦＥＴへ典型的に用いるＣＭＯＳデバイスに関して、単純な構造を提供できる。
【００３９】
半導体装置４００の構造に関して、ここで例示した他の半導体装置と同様に、デバイス構造、導電型、動作電圧などに従う各々の適切な閾値電圧を有するゲート電極の構造が複雑化し、否定的な効果を導くことを認識できる。したがって、安定性と信頼性の高い処理を通じて半導体装置の閾値電圧を制御するためのメカニズムが望まれると認識できる。
【００４０】
図５乃至図１２は、電界効果トランジスタの形成に関する多くの実施形態の一つを具体的に示している。図５は、典型的な電界効果トランジスタ５００の中間状態の断面を示している。
【００４１】
電界効果トランジスタ５００は、基板、例えばシリコン基板５０２と、半導体基板中の複数のＳＴＩ５０８により分離された、第１の活性領域５０４と第２の活性領域５０６とを含んでいる。ＳＴＩは、化学気相成長（ＣＶＤ）と、リソグラフィと、エッチング技術により形成される。半導体基板上にパターニングされたハードマスクが形成される。パターニングされたハードマスクに覆われていない半導体基板の一部は、半導体基板中に開口部を形成するため、例えばエッチングにより除去される。ＳＴＩは、ＳＴＩ材料で開口部を満たすことにより形成される。
【００４２】
図５には図示していないが、ウェルとチャネルは、ＳＴＩ間の半導体基板間の活性領域５０４及び５０６内に形成される。例えば電界効果トランジスタがｐ型のトランジスタである場合、ウェルは１つ以上のＮ型ドーパント（例えばリン）の注入によって形成され、さらにチャネルは１つ以上のＮ型ドーパント（例えばヒ素）の注入によって形成される。一実施形態において、ｐ型トランジスタ（又はｐＭＯＳかｐ−ＦＥＴ）は、活性領域５０４に形成され、さらにｎ型トランジスタ（又はｎＭＯＳかｎ−ＦＥＴ）は、活性領域５０６に形成される。
【００４３】
図６は、複数のＳＴＩ５０８間の半導体基板５０２の一部分を除去することにより、活性領域５０４の最上部で、半導体基板５０２の上部のほぼ全面で窪み６００が形成されることを示している。この窪みは異方性化学ウェットエッチングにより形成される。異方性化学ウェットエッチングの前に、酸化物が半導体基板上に形成される場合、酸化物は希釈された沸化水素酸（ＨＦ）により除去することができる。半導体基板は希釈ＨＦに少しの間、浸される。
【００４４】
（１００）面を有し底面６０２を有する窪みをエッチングにより形成する間、窪みは任意の適切な異方性化学ウェットエッチングにより形成できる。異方性化学ウェットエッチングは、一般に（１００）の底面及び（１１１）面を有する側面６０４（又は、サイドファセット）を形成する。
【００４５】
異方性化学ウェットエッチングのエッチャントの例は、水酸化テトラアルキルアンモニウム（例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ））及び水酸化アンモニウム（ＮＨ４ＯＨ）のような基礎液を含んでいる。一例として、ＴＭＡＨ溶液を用いた窪みの形成を下記に述べる。ＴＭＡＨ溶液を用いた窪みの形成は、ＴＭＡＨ溶液中へ半導体構造５００を浸すか、半導体構造５００の上部にＴＭＡＨ溶液を霧散又は散布することにより一般的に処理される。
【００４６】
ＴＭＡH溶液は、他の構成要素を実質的に破損あるいはエッチングすることなく、半導体構造５００の一部を除去するために十分な量のＴＭＡＨを含んでいる。一実施形態において、ＴＭＡＨ溶液は、ＴＭＡＨの約０．５重量％以上、約４０重量％以下を含んでいる。別の実施形態において、ＴＭＡＨ溶液は、ＴＭＡＨの約１重量％以上、約２５重量％以下を含んでいる。所望のＴＭＡＨの濃度を生成するため、ＴＭＡＨは脱イオン水のような水で希釈される。
【００４７】
半導体基板５０２は、窪みの形成を促進するために適切な温度でＴＭＡＨ溶液と接触される。一実施形態において、半導体基板は、摂氏約２０度以上、摂氏約１００度以下の温度でＴＭＡＨ溶液と接触される。別の実施形態において、半導体基板は、摂氏約３０度以上、摂氏約６０度以下の温度でＴＭＡＨ溶液と接触される。半導体基板は、窪みの形成を促進するのに適切な時間でＴＭＡＨ溶液と接触される。一実施形態において、半導体基板は、約５秒以上、約２０分以下の間、ＴＭＡＨ溶液と接触される。また、一実施形態において、半導体基板は、約１０秒以上、約１５分以下の間、ＴＭＡＨ溶液と接触される。例えば、半導体基板は、２．５分の間、摂氏約４５度の温度で、ＴＭＡＨの約２．５重量％を含むＴＭＡＨ溶液と接触される。
【００４８】
別の実施形態において、腐食液はＮＨ４ＯＨ溶液である。ＮＨ４ＯＨの所望の濃度（例えば、ＮＨ４ＯＨ： Ｈ２Ｏ＝１： ３，０００（ｗｔ／ｗｔ））を生成するため、ＮＨ４ＯＨは脱イオン水のような水で希釈される。半導体基板は、約１００秒間、摂氏約４５度の温度でＮＨ４ＯＨ溶液と接触される。
【００４９】
窪み６００は任意の適切な深さを有する。この窪みはほぼ一定の深さを有している。深さは変化するかもしれないし、本実施形態に重要ではないかもしれない。深さは、例えば製造した電界効果トランジスタの希望する実施形態に依存し得る。一実施形態において、溝の深さは約５ｎｍ以上、約１５ｎｍ以下である。別の実施形態において、深さは約２ｎｍ以上、２５ｎｍ以下である。さらに別の実施形態において、深さは約１０ｎｍである。
【００５０】
図７は、窪み６００の側面の面方位を変えるために半導体基板を熱することを示している。側面が単一の面方位を有している場合、熱処理は単一の面方位を２つ以上の面方位へ変える。側面が単一の（１１１）面を有する場合、熱処理は、単一の（１１１）面を２つ以上の面、例えば、（１１１）面、（１１２）面、（２００）面、（１０１）面、（０１１）面などへ変える。熱処理により、窪み６００は側面７０４に関して２つ以上の面を含む。（１００）面の底面は変化せずに残存する。半導体基板は熱処理によって再結晶化される。
【００５１】
窪みの側面に二つ以上の面を形成することを促進するため、及び（又は）半導体基板の再結晶化のため、任意の適切な条件の下で、半導体基板５０２は加熱される。一実施形態において、半導体基板は、約１分以上、約１０分以下の間、摂氏約７００度以上、摂氏約９００度以下の温度で水素中にて加熱される。別の実施例において、半導体基板は、約１０秒以上、約３０分以下の間、摂氏約５００度以上、摂氏約９００度以下の温度で水素中にて加熱される。
【００５２】
図８は窪み中へシリコン・ゲルマニウム層８００を形成することを示している。シリコン・ゲルマニウム層はエピタキシャル技術によって形成される。シリコン・ゲルマニウム・エピタキシャル成長は、任意の適切な条件、例えば、シリコン原料ガス（例えばＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ８、ＳｉＦ４など）、ゲルマニウム原料ガス（例えばＧｅＨ４、ＧｅＦ４など）及び任意のキャリアガスを使用して、高温（例えば摂氏１１００度）の下で進められる。シリコン・ゲルマニウムの上部が半導体基板及び（又は）ＳＴＩの上部とほぼ同一面である時、シリコン・ゲルマニウム・エピタキシャル成長は終了する。
【００５３】
一実施形態において、溝が（１００）面の底面を有する場合、シリコン・ゲルマニウム層は（１００）面の底面６０２を有する。シリコン・ゲルマニウム層は、（１００）面の上面８０２を有している。別の実施形態において、溝が２つ以上の異なる面を有する側面を有する場合、シリコン・ゲルマニウム層は側面７０４に２つ以上の異なる面を有する。さらに別の実施形態において、溝がほぼ一定の深さを有する場合、シリコン・ゲルマニウム層はほぼ一定の高さを有する。
【００５４】
図９は、シリコン・ゲルマニウム層８００上の第１のゲート誘電体層９０２と、第２の活性領域５０６の最上部上の第２のゲート誘電体層９０４を含んでいるゲート形状９００の形成を示している。さらに、第１のゲート電極９０６は第１のゲート誘電体層９０２上に配置され、また、第２のゲート電極９０８は第２のゲート誘電体層９０４上に配置される。ゲート構造は、半導体装置５００上のゲート誘電体層と、ゲート誘電体層上のゲート電極層の形成と、ゲート誘電体層とゲート電極層のパターンニングにより形成される。
【００５５】
ゲート誘電体層９０２及び９０４はhigh-k誘電体を有する。例えば、high-k誘電体はレアアース（ＲＥ）化合物と様々なハフニウム（Ｈｆ）化合物との組み合わせを含むことができる。非限定的な例において、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含むことができる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、或いはＥｒのようなＲＥ金属（ＲＥＭ）及び／又はＲＥ酸化物（ＲＥＯ）を含むことができる。しかし、前記リストは単なる例示であり、他の構成をとり得ることは言うまでもない。
【００５６】
ゲート誘電体層９０２と９０４、及びゲート電極９０６と９０８は、任意の適切な技術により形成できる。例えば、ゲート誘電体層９０２と９０４、及びゲート電極９０６と９０８は、堆積（例えばＣＶＤ、スピン・オン技術など）、リソグラフィ、そしてエッチング技術により形成できる。さらに、ゲート誘電体層９０２と９０４はエピタキシャル成長技術（例えばシリコン・エピタキシャル成長）及び酸化技術（例えば熱酸化、プラズマ支援酸化など）によって形成できる。さらに、ＲＥ化合物は注入、ドーピング或いは任意の適切な技術によって、誘電体層中のＨｆ化合物と結合するか、加えられるか、別の方法で連結できる。
【００５７】
誘電体層９０２と９０４及びゲート電極９０６と９０８は、ほぼ一定の高さを有している。この高さは、変わる可能性があり、本実施形態において、重要ではない。高さは、例えば製造される電界効果トランジスタの希望の実施形態に依存する可能性がある。一実施形態において、誘電体層９０２と９０４の高さは約１ｎｍ以上、約１０ｎｍ以下である。別の実施形態において、高さは約２ｎｍ以上、約５ｎｍ以下である。さらに別の実施形態において、高さは約２ｎｍである。
【００５８】
図１０は、ゲート誘電体層９０２と９０４及びゲート電極９０６と９０８の隣接側面と、シリコン・ゲルマニウム層８００の上面或いは活性領域５０６の最上面上へ側面スペーサ（例えば側壁層）１００２を形成することを示している。側面スペーサは、酸化物のような任意の適切な絶縁材料を含んでいる。酸化物の例は、シリコン酸化物、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成された酸化物など（例えばシリコン酸化物）を含んでいる。側面スペーサ材料の他の例は、窒化物（例えば窒化シリコン、シリコンオキシナイトライド及びシリコンリッチ窒化シリコン）、ケイ酸塩、ダイヤモンド−ライクカーボン、炭化物などを含む。
【００５９】
側面スペーサは、任意の適切な技術、例えば半導体基板を覆うスペーサ材を含む層の形成と、次に、ゲート構造の側面近くでないスペーサ材層の一部を除去することで形成される。スペーサ材層は堆積技術（例えばＣＶＤ、スピン・オン技術など）により、少なくともゲート構造の側面を覆って形成される。
【００６０】
スペーサ材層を形成した後、スペーサ材層の一部は例えばエッチングにより除去される。エッチングがシリコン・ゲルマニウム層上のゲート絶縁層及びゲート電極の側面に隣接するスペーサを除去する間、任意の適切なエッチングが使用される。ウェットエッチング及び（又は）ドライエッチングが適用可能である。エッチングの例は、反応性イオン・エッチング（ＲＩＥ）、化学プラズマ・エッチング、或いは適切な化学的性質を用いた適切な異方性エッチングを含む。
【００６１】
図示されていないが、ソース／ドレイン拡張領域、及び（又は）ポケット領域は側面スペーサ１００２及び１００４の形成の前後に形成される。任意の適切な注入構成及び濃度は、ソース／ドレイン拡張領域に適用される。ソース／ドレイン拡張領域は任意の適切な技術によって形成することができる。ソース／ドレイン拡張領域は、１つ以上のドーパントの注入により形成される。ドーパントは、ゲート構造によってカバーされない半導体基板の部分へ注入される。ゲート構造は注入スクリーンとして機能する。ソース／ドレイン拡張領域は、比較的低いエネルギー準位、及び（又は）比較的低いドーパント量を備えた注入によって形成される。一実施形態において、ソース／ドレイン拡張領域は、約０．１ＫｅＶ以上、約１ＫｅＶ以下のエネルギー準位、及び１Ｅ１４ atoms／cm2以上、３Ｅ１５ atoms／cm2以下の量で形成される。別の実施形態において、ソース／ドレイン拡張領域は、約１ＫｅＶ以上、約５ＫｅＶ以下のエネルギー準位、ならびに５Ｅ１３ atoms／cm2以上、３Ｅ１５ atoms／cm2以下の量で形成される。
【００６２】
同様に、任意の適切な注入構成及び濃度は、ポケット領域へ適用される。ポケット注入は、電界効果トランジスタのＶｔ特性を改善する。ポケット領域が、メモリ装置のコンタクトパンチスルー特性を改善するという条件で、ポケット領域は、任意の適切なサイズ、形、注入構成と濃度を有する。一実施形態において、ポケット領域は半導体基板の表面に垂直な軸から半導体基板の方向に、約０度以上、約４０度以下の傾斜注入角度を有している。ポケット領域は、任意の適切な注入角度において、１つ以上のドーパントの注入によって形成される。
【００６３】
一実施形態において、ポケット領域は、約２５ＫｅＶ以上、約６０ＫｅＶ以下のエネルギー準位で形成される。別の実施形態において、ポケット領域は、約３０ＫｅＶ以上、約７０ＫｅＶ以下のエネルギー準位で形成される。一実施形態において、ポケット領域は約５Ｅ１２ atoms／cm2以上、８Ｅ１３ atoms／cm2以下の量で形成される。別の実施形態において、ポケット領域は５Ｅ１２ atoms／cm2以上、１Ｅ１４ atoms／cm2以下の量で形成される。
【００６４】
図１１は、半導体基板５０２中において、ゲート構造に隣接するソース／ドレイン領域１１００及び１１０２の形成と、ソース／ドレイン領域１１０２間の半導体基板の活性領域５０６中における、図示せぬ第２のチャネル領域を示している。任意の適切な注入構成及び濃度は、ソース／ドレイン領域へ適用される。例えば、ソース／ドレイン領域１１００は１つ以上のｎ−typeドーパント（例えばヒ素）を含む。図示されていないが、注入されたドーパントは、半導体基板をアニールすることで活性化される。
【００６５】
ソース／ドレイン領域１１００及び１１０２は、任意の適切な技術によって形成される。ソース／ドレイン領域１１００及び１１０２は、１つ以上のドーパントの注入によって形成することができる。ドーパントは、ゲート構造及び側面スペーサによってカバーされない、半導体基板の部分へ注入される。ゲート構造及び側面のスペーサは注入スクリーンとして機能する。ソース／ドレイン領域１１００及び１１０２は、比較的高いエネルギー準位、及び（又は）比較的高いドーパント量を備えた注入により形成される。一実施形態において、ソース／ドレイン領域は約５ＫｅＶ以上、２０ＫｅＶ以下のエネルギー準位、及び８Ｅ１４ atoms／cm2以上、１Ｅ１６ atoms／cm2以下の量で形成される。別の実施形態において、ソース／ドレイン領域は、約２ＫｅＶ以上、約８ＫｅＶ以下のエネルギー準位、及び１Ｅ１４ atoms／cm2以上、１Ｅ１６ atoms／cm2以下の量で形成される。さらに別の実施形態において、ソース／ドレイン領域は、埋め込まれたエピタキシャルＳｉＧｅにより形成される。ドーパントはイン−サイト（in-situ）・ドープド・エピタキシャルにより形成される。
【００６６】
図１２は、ゲート構造（例えばゲート構造及び側面スペーサ）によってカバーされないシリコン・ゲルマニウム層８００及び半導体基板５０２の部分上の図示せぬ金属シリサイドの形成を示している。ゲート電極がシリコンを含んでいる場合、金属シリサイド１２００及び１２０２はゲート電極上に形成される。金属シリサイドは、ゲート構造によってカバーされない電界効果トランジスタの部分を備えた電界効果トランジスタ上に形成された金属層の化学反応によって形成される。金属シリサイドは、金属層が電界効果トランジスタのシリコンを含む層又は構成要素と接触しない所では形成されない。
【００６７】
図１２に示していないが、金属層は電界効果トランジスタ上に形成される。金属層は、後のプロセスで金属シリサイドへ変換される任意の適切な金属化合物を含んでいる。金属の例は、タングステン、タンタル、モリブデンなどの超硬合金、及びプラチナ、パラジウム、コバルト・ニッケルなどのような周期表のグループＶＩＩＩの金属を含む。金属層は、後の熱処理において、シリコン基板、及び（又は）ゲート電極中に潜んだシリコンと金属シリサイド化合物を生ずるために変換される。金属層は任意の適切な技術、例えばＣＶＤ、物理気相蒸着法（ＰＶＤ）などにより形成される。金属層は、例えば後のプロセスで形成された金属シリサイドの所望の厚さに依存する任意の適切な厚さを有する。
【００６８】
電界効果トランジスタの層／構成要素に含まれているシリコンと金属層との間の化学反応を起こすため、金属層を加熱することにより、金属層は金属シリサイドへ変換される。一実施形態において、金属シリサイドは、金属層とシリコン基板に潜在しているシリコン及び（又は）ゲート電極のポリシリコンとの化学反応により形成される。シリサイド化プロセス中、金属層の金属は、層／構成要素に含まれている潜在シリコンへ拡散し、金属シリサイドを形成する。この結果、金属シリサイドは、選択的に電界効果トランジスタ上に形成される。
【００６９】
金属シリサイドは、例えば、所望の実装及び（又は）製造した電界効果トランジスタに依存する任意の適切な高さを有している。一実施形態において、金属シリサイドは約５ｎｍ以上、約３０ｎｍ以下の高さを有する。別の実施形態において、金属シリサイドは約１０ｎｍ以上、約２５ｎｍ以下の高さを有する。
【００７０】
シリサイド化プロセスの適切な条件やパラメーター（例えば、温度、熱処理の継続時間など）の選択は、例えば、金属シリサイドの望ましい次元（例えば高さ）や、要素／層に含まれている潜在シリコン及び（又は）金属層の配置及び（又は）要素と、希望の実装、及び（又は）製造した電界効果トランジスタなどに依存する。例えば、金属シリサイドはラッピド・サーマル・アニール（ＲＴＡ）により形成される。
【００７１】
金属層の一部は、例えば側面スペーサ及びＳＴＩ上に反応せずに残り、例えばエッチングによって除去される。金属層の未反応部分は、金属層の未反応部分と任意の適切な金属エッチャントを接触することにより除去される。金属シリサイドのような電界効果トランジスタのその他の層／構成要素の全てにほぼ影響あるいは損傷を与えない。
【００７２】
金属エッチャントの例は、酸化エッチャント液を含む。酸化エッチャント液の例は、例えば、Ｈ２ＳＯ４／Ｈ２Ｏ２、ＨＮＯ３／Ｈ２Ｏ２、ＨＣＩ／Ｈ２Ｏ２、Ｈ２Ｏ２／ＮＨ４ＯＨ／Ｈ２Ｏ、Ｈ３ＰＯ４、ＨＮＯ３、ＣＨ３ＣＯＯＨなどを含んだ酸性溶液を含む。他の金属エッチャント液が、電界効果トランジスタのその他の構成要素／層に対して金属層の未反応部分を選択的に除去することが可能な限り、他の金属エッチャント液も使用可能である。
【００７３】
金属シリサイドは、シリコンとポリシリコンよりも著しく低いシート抵抗を有している。ポリシリコンを含むゲート上に形成された金属シリサイドは、一般にポリサイドゲートと呼ばれ、ポリシリコン・ゲートと比較してゲート構造の抵抗を著しく低下する。その結果、ゲート電極の全体的な伝導性が増加される。
【００７４】
図１３は、半導体装置を形成する例示的な方法１３００を示している。１３０２において、窪みはＳＴＩ間の半導体基板上において、ｐ−ＦＥＴのほぼ全上部に形成される。前述したように、ＣＭＯＳデバイスを含む半導体基板上に、ｎ−ＦＥＴも存在する。一実施形態において、窪みは底面の（１００）面及び側面の（１１１）面を有する。別の実施形態において、半導体基板は窪みの側面の（１１１）面を、２つ以上の異なる面に変更するために加熱される。１３０４において、シリコン・ゲルマニウム層は窪みの中に形成される。一実施形態において、シリコン・ゲルマニウム層は底面及び上面の（１００）面と、側面の２つ以上の面を有する。
【００７５】
１３０６において、ゲート誘電体及びゲート電極を含むゲート構造が、シリコン・ゲルマニウム層上に形成される。ゲート誘電体は、high-k誘電体を有する。例えば、high-k誘電体は、様々なハフニウム（Ｈｆ）化合物とレアアース（ＲＥ）化合物との組み合わせを含むことができる。非限定的な例において、high-k誘電体はＨｆ酸化物及びランタン（ＨｆＯ２＋Lａ）を含んでいる。さらに非限定的な例において、Ｈｆ化合物は、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、あるいはＨｆＺｒケイ酸塩を含み、さらにＲＥ化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ或いはＥｒのようなＲＥ金属（ＲＥＭ）及び（又は）ＲＥ酸化物（ＲＥＯ）を含むことができる。しかし、前記リストは単なる例示であり、他の構成を利用可能なことは勿論である。
【００７６】
さらに、ゲート電極１１８に利用される構成の非限定的な例は、Ｔｉ、Ｈｆ、Ｔａ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ｒｅ、Ｃｕ、Ｎｉ、Ｐｄ、Ｉｒ及び（又は）Ｍｏのような金属と、ＴｉＮ、ＴａＮ、ＴｉＣ、ＴａＣ、ＷＮ、ＷＣ及び（又は）ＨｆＮのような窒化物及び炭化物と、ＲｕＯｘ及び（又は）ＲｅＯｘのような伝導性の酸化物と、Ｔｉ−Ａｌ、Ｈｆ−Ａｌ、Ｔａ−Ａｌ及び（又は）ＴａＡＩＮのような金属−金属−合金と、ＴｉＮ／Ｗ、ＴｉＮ／Ｔｉ−Ａｌ、Ｔａ／ＴｉＮ／Ｔｉ−Ａｌなどのような前述の構成の多層構造を含む。しかし、前記リストは例示であり、他の構成もゲート電極へ適用できることを認識すべきである。
【００７７】
１３０８において、ソース／ドレイン領域が半導体基板の中に形成される。一実施形態において、ソース／ドレイン拡張領域及びソース／ドレインポケットも半導体基板中で形成される。１３１０において、金属シリサイドがシリコン・ゲルマニウム層の上部及びゲート構造によってカバーされない半導体基板に形成される。
【００７８】
図１３には示していないが、窪みは異方性化学ウェットエッチングにより形成される。別の実施形態において、溝は、水酸化テトラメチルアンモニウム溶液、或いは水酸化アンモニウム溶液を用いて形成される。さらに別の実施形態において、シリコン・ゲルマニウムはシリコン・ゲルマニウム・エピタキシャル・プロセスにより形成される。さらに別の実施形態において、窪みの側面の（１１１）面は、約５分以上、約１００分以下の間摂氏約７００度以上、摂氏約１，３００度以下の温度で水素中の半導体基板を熱することにより、２つ以上の異なる面に変更される。
【００７９】
図１３には示していないが、コンタクトホール、導電線及び他の適切な要素は、任意の適切な半導体装置製造プロセスにより形成される。半導体装置製造プロセスの一般的な例は、半導体装置を形成するために通常使用される、マスキング、パターンニング、エッチング、クリーニング、平坦化、熱酸化、注入、アニール、熱処理、及び堆積技術を含んでいる。
【００８０】
図１３には示していないが、１３０６中のゲート構造に類似のゲート構造は、半導体基板上のｎ−ＦＥＴ上に形成される。ｎ−ＦＥＴ上に形成されたゲート構造は、ｐ−ＦＥＴ上に形成したゲート構造と同じhigh-ｋ誘電率及び同じゲート電極材料を有する。さらに、１３０８に類似のソース／ドレイン領域はｎ−ＦＥＴ上で形成され、１３１０に類似の金属シリサイドは、ゲート構造によってカバーされないｎ−ＦＥＴ上部に形成される。前述したように、ｐ−ＦＥＴの溝中のシリコン・ゲルマニウム層に関する実施例は、適切な閾値電圧を得るために、ｐ−ＦＥＴ及びｎ−ＦＥＴの両方へ単一のhigh-k誘電体及び金属ゲートの使用を可能にすると認識すべきである。
【００８１】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００８２】
（付記）
（４） 前記レアアース化合物は、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、又はMｇのうちの少なくとも１つを含むことを特徴とする３記載の半導体装置。
【００８３】
（５） 前記レアアース化合物は、Ｂｅ、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうちの少なくとも１つを含むことを特徴とする請求項１記載の半導体装置。
【００８４】
（６） 前記シリコン・ゲルマニウム層上に形成された前記high-k誘電体を有する前記第１のゲート誘電体層は、ｐ型電界効果トランジスタ中に負の静電荷を生成することを特徴とする５記載の半導体装置。
【００８５】
（７） 前記シリコン・ゲルマニウム層上に形成された前記high-k誘電体を有する前記第１のゲート誘電体層は、前記ｐ型の電界効果トランジスタの閾値電圧を正の方向にシフトすることを特徴とする６記載の半導体装置。
【００８６】
（８） 前記閾値電圧の前記シフトは前記シリコン・ゲルマニウム層におけるシリコンに対するゲルマニウムの割合に少なくとも一部分基づくことを特徴とする７記載の半導体装置。
【００８７】
（９） 前記基板の前記ｐ型電界効果トランジスタ形成領域の表面は窪みを有し、前記窪み内に前記シリコン・ゲルマニウム層が形成され、前記窪みは、約２ｎｍ以上約２５ｎｍ以下の深さを有することを特徴とする８記載半導体装置。
【００８８】
（１３） 前記シリコン・ゲルマニウムと、ハフニウム化合物及びレアアースを含む前記第１の材料との組み合わせは、ｐ型電界効果トランジスタ中に負の静電荷を生成することを特徴とする１２記載の半導体装置。
【００８９】
（１４） 前記シリコン・ゲルマニウムと、ハフニウム化合物とレアアースを含む前記第１の材料との組み合わせは、ｐ型電界効果トランジスタの閾値電圧をシフトすることを特徴とする１３記載の半導体装置。
【００９０】
（１５） 前記閾値電圧に関する前記シフトは、正の方向に約５００ｍＶ以下であることを特徴とする１４記載の半導体装置。
【００９１】
（1６） 前記基板は、第１の材料により構成された第２のゲート誘電体と、前記第２のゲート誘電体上に設けられた第２の材料により構成された第２のゲート電極とを有するｎ型電界効果トランジスタをさらに含むことを特徴とする１５記載の半導体装置。
【００９２】
（１９） 前記シリコン・ゲルマニウム層中のゲルマニウム濃度を制御することにより前記ｐ型電界効果トランジスタの閾値電圧が正の方向へ移動することを特徴とする１８記載の半導体装置の製造方法。
【００９３】
（２０） 前記半導体基板上のｎ型電界効果トランジスタ領域に、第１のゲート誘電体層と同じハフニウム化合物及びレアアース化合物を用い第２のゲート誘電体を形成することと、
前記ｎ型電界効果トランジスタ領域において、前記第２のゲート誘電体上に第２のゲート電極を形成することをさらに含むことを特徴とする１９記載の半導体装置の製造方法。
【符号の説明】
【００９４】
１０４、４０２…シリコン基板、１０２…ＭＯＳＦＥＴ、ｐ−ＦＥＴ…４０１、ｎ−ＦＥＴ…４０３、１１０、４１０、４２６…ソース領域、１１２、４１１、４２８…ドレイン領域、１１６、４１４、４３２…誘電体層、１１８、４１６、４３４…ゲート電極、１２４、４２２、４４２…シリサイド層、４１２…チャネル、６０２…窪み。
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたｐ型電界効果トランジスタと、
前記基板上に設けられたｎ型電界効果トランジスタと、
を具備し、
前記ｐ型電界効果トランジスタは、
前記基板上に形成されたシリコン・ゲルマニウム層と、
前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアース化合物を含む第１の材料としてのhigh-k誘電体を有する第１のゲート誘電体層と、
前記第１のゲート誘電体層上に形成された第２の材料を有する第１のゲート電極と、を具備し、
前記ｎ型電界効果トランジスタは、
前記基板層上に形成された前記high-k誘電体を有する第２のゲート誘電体層と、
前記第２のゲート誘電体層上に形成された前記第２の材料を有する第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の材料に含まれる前記ハフニウム化合物は、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩或いはＨｆＺｒケイ酸塩のうち、少なくとも１つを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記レアアース化合物は、Ｌａであることを特徴とする請求項２記載の半導体装置。
【請求項４】
基板と
前記基板上に設けられたｐ型電界効果トランジスタと、を具備し、
前記ｐ型電界効果トランジスタは、
前記基板上に形成されたシリコン・ゲルマニウム層と、
前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアースとを含む高誘電率を有する第１の材料から形成されたゲート誘電体と、
前記ゲート誘電体上に第２の材料から形成されたゲート電極と
を具備する半導体装置。
【請求項５】
前記第１の材料に含まれる前記ハフニウム化合物は、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩或いはＨｆＺｒケイ酸塩のうち少なくとも１つを含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の材料に含まれる前記レアアース化合物は、Lａ、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Ｂｅ、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうち少なくとも１つを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
浅いトレンチ分離間の半導体基板上でｐ型電界効果トランジスタ領域のほぼ全上部に窪みを形成し、
前記窪み内にシリコン・ゲルマニウム層を形成し、
前記ｐ型電界効果トランジスタ領域中の前記シリコン・ゲルマニウム層上へハフニウム化合物とレアアース化合物により構成された高誘電率を有するゲート誘電体を形成し、
前記ｐ型電界効果トランジスタ領域中に前記ゲート誘電体上にゲート電極を形成すること
を具備した半導体装置の製造方法。
【請求項８】
前記ハフニウム化合物と前記レアアース化合物から高誘電率ｋを有するゲート誘電体を形成することは、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、又はＨｆＺｒケイ酸塩のうち少なくとも１つを含む前記ハフニウム化合物の形成と、Lａ、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうち少なくとも１つを含む前記レアアース化合物の形成を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられたｐ型電界効果トランジスタと、
前記基板上に設けられたｎ型電界効果トランジスタと、
を具備し、
前記ｐ型電界効果トランジスタは、
前記基板上に形成されたシリコン・ゲルマニウム層と、
前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアース化合物を含む第１の材料としてのhigh-k誘電体を有する第１のゲート誘電体層と、
前記第１のゲート誘電体層上に形成された第２の材料を有する第１のゲート電極と、を具備し、
前記ｎ型電界効果トランジスタは、
前記基板層上に形成された前記high-k誘電体を有する第２のゲート誘電体層と、
前記第２のゲート誘電体層上に形成された前記第２の材料を有する第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の材料に含まれる前記ハフニウム化合物は、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩或いはＨｆＺｒケイ酸塩のうち、少なくとも１つを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記レアアース化合物は、Ｌａであることを特徴とする請求項２記載の半導体装置。
【請求項４】
基板と
前記基板上に設けられたｐ型電界効果トランジスタと、を具備し、
前記ｐ型電界効果トランジスタは、
前記基板上に形成されたシリコン・ゲルマニウム層と、
前記シリコン・ゲルマニウム層上に形成され、ハフニウム化合物とレアアースとを含む高誘電率を有する第１の材料から形成されたゲート誘電体と、
前記ゲート誘電体上に第２の材料から形成されたゲート電極と
を具備する半導体装置。
【請求項５】
前記第１の材料に含まれる前記ハフニウム化合物は、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩或いはＨｆＺｒケイ酸塩のうち少なくとも１つを含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の材料に含まれる前記レアアース化合物は、Lａ、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Ｂｅ、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうち少なくとも１つを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
浅いトレンチ分離間の半導体基板上でｐ型電界効果トランジスタ領域のほぼ全上部に窪みを形成し、
前記窪み内にシリコン・ゲルマニウム層を形成し、
前記ｐ型電界効果トランジスタ領域中の前記シリコン・ゲルマニウム層上へハフニウム化合物とレアアース化合物により構成された高誘電率を有するゲート誘電体を形成し、
前記ｐ型電界効果トランジスタ領域中に前記ゲート誘電体上にゲート電極を形成すること
を具備した半導体装置の製造方法。
【請求項８】
前記ハフニウム化合物と前記レアアース化合物から高誘電率ｋを有するゲート誘電体を形成することは、Ｈｆ酸化物、Ｚｒ酸化物、ＨｆＺｒ酸化物、Ｈｆケイ酸塩、Ｚｒケイ酸塩、又はＨｆＺｒケイ酸塩のうち少なくとも１つを含む前記ハフニウム化合物の形成と、Lａ、Ｙ、Ｄｙ、Ｓｒ、Ｂａ、Ｙｂ、Ｌｕ、Ｍｇ、Be、Ｓｃ、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｇｄ、Ｔｂ、又はＥｒのうち少なくとも１つを含む前記レアアース化合物の形成を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４９６８（Ｐ２０１３−４９６８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１２−１２４４９７（Ｐ２０１２−１２４４９７）
【出願日】平成２４年５月３１日（２０１２．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２４年５月３１日（２０１２．５．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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